JP2001053077A - Semiconductor integrated circuit device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ダマシンプロセス
によって形成される銅（Ｃｕ）配線を有する半導体集積
回路装置に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a semiconductor integrated circuit device having a copper (Cu) wiring formed by a damascene process. is there.
【０００２】[0002]
【従来の技術】Ｃｕ配線は、低抵抗化が図れること、高
いエレクトロマイグレーション耐性を有することから、
０. ２μｍ以下のプロセスの配線層として有望視されて
いる。2. Description of the Related Art Cu wiring has a low resistance and a high electromigration resistance.
Promising as a wiring layer for processes of 0.2 μm or less.
【０００３】Ｃｕ配線の形成には、Ｃｕのエッチングま
たは層間絶縁膜の埋め込みの難しさから、ダマシンプロ
セスが採用されている。すなわち、半導体基板上に層間
絶縁膜を形成した後、この層間絶縁膜に配線の溝形状ま
たは孔形状を形成し、次いでスパッタリフロー法または
めっき法などによって層間絶縁膜の上層にＣｕ膜を成膜
し、この後、化学的機械研磨（Chemical Mechanical Po
lishing ；ＣＭＰ）技術でその表面を平坦化することで
溝または孔にＣｕ膜を埋め込み、Ｃｕ配線を形成する。In order to form Cu wiring, a damascene process is employed because of difficulty in etching Cu or embedding an interlayer insulating film. That is, after forming an interlayer insulating film on a semiconductor substrate, a trench or hole shape of a wiring is formed in the interlayer insulating film, and then a Cu film is formed on the interlayer insulating film by a sputter reflow method or a plating method. After this, chemical mechanical polishing (Chemical Mechanical Po
The surface is flattened by a lishing (CMP) technique to bury a Cu film in a groove or a hole to form a Cu wiring.
【０００４】なお、ダマシンプロセスに関しては、例え
ば株式会社プレスジャーナル発行「セミコンダクター・
ワールド（Semiconductor World ）」１９９７年１２月
号、Ｐ８１〜Ｐ１１４などに記載されている。The damascene process is described in, for example, “Semiconductor.
World (Semiconductor World) ", December 1997, P81-P114.
【０００５】[0005]
【発明が解決しようとする課題】Ｃｕ拡散およびＣｕ自
体の酸化などを防ぐために、Ｃｕ配線を層間絶縁膜と完
全に隔離する必要があり、このためＣｕ配線と層間絶縁
膜との間には窒素化合物、例えばＴｉＮ、ＴａＮ、ＷＮ
などからなるバリア層が形成される。In order to prevent Cu diffusion and oxidation of Cu itself, it is necessary to completely isolate the Cu wiring from the interlayer insulating film. Compounds such as TiN, TaN, WN
Is formed.
【０００６】しかしながら、本発明者が検討したとこ
ろ、スパッタリフロー法で成膜されたＣｕ膜は上記窒素
化合物との接着性が悪く、リフロー処理時にＣｕがはじ
かれる、あるいは溝または孔へＣｕが流入しにくくなる
などの問題が生じて、Ｃｕ膜に空洞ができることが明ら
かとなった。However, the present inventor has examined that the Cu film formed by the sputter reflow method has poor adhesion to the above-mentioned nitrogen compound, so that Cu is repelled at the time of reflow treatment, or Cu flows into a groove or a hole. It has been found that a problem such as difficulty in forming occurs and a cavity is formed in the Cu film.
【０００７】また、電解めっき法によるＣｕ膜の成膜で
は、バリア層を構成する窒素化合物の上層に、例えば指
向性スパッタリング法でＣｕのシード（種）レイアを形
成する必要がある。これは溝または孔の内側壁およびボ
トムまで電気を確実に通してＣｕを成長させるためのも
のである。ところが、バリアメタルとスパッタリング法
で堆積されたシードレイアとの接着性が悪いことから、
めっき中に空洞ができたり、めっき後の熱処理でＣｕ膜
にはがれが生じて空洞ができるなどの問題が考えられ
た。In the formation of a Cu film by electrolytic plating, it is necessary to form a Cu seed layer on the nitrogen compound constituting the barrier layer by, for example, directional sputtering. This is for growing Cu by reliably passing electricity to the inner wall and the bottom of the groove or hole. However, due to poor adhesion between the barrier metal and the seed layer deposited by the sputtering method,
Problems such as the formation of cavities during plating and peeling of the Cu film due to heat treatment after plating to form cavities were considered.
【０００８】さらに、Ｃｕ膜の成膜時に前記空洞ができ
なくても、例えばＣＭＰ工程などで半導体ウエハに応力
が加わるとＣｕ膜とバリアメタルとの界面がはがれる可
能性もある。Further, even if the cavity is not formed when the Cu film is formed, the interface between the Cu film and the barrier metal may be peeled off when a stress is applied to the semiconductor wafer in, for example, a CMP process.
【０００９】本発明の目的は、Ｃｕ配線の信頼性を向上
することのできる技術を提供することにある。An object of the present invention is to provide a technique capable of improving the reliability of Cu wiring.
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１１】[0011]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上の
絶縁層に複数の凹パターンが形成され、この凹パターン
の内部に、下層から窒素化合物と導体膜とが埋め込まれ
ており、前記導体膜と前記窒素化合物との間に、化学量
論的組成よりも窒素が不足した化合物または金属膜が介
在するものである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, (1) In the semiconductor integrated circuit device of the present invention, a plurality of concave patterns are formed in an insulating layer on a semiconductor substrate, and a nitrogen compound and a conductive film are embedded from the lower layer inside the concave patterns, A compound or metal film having a nitrogen deficiency lower than the stoichiometric composition is interposed between the conductor film and the nitrogen compound.
【００１２】（２）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置において、前記化学
量論的組成よりも窒素が不足した化合物または前記金属
膜の厚さを１〜１０ｎｍ程度とするものである。(2) In the semiconductor integrated circuit device according to the present invention, in the semiconductor integrated circuit device according to the above (1), the thickness of the compound or the metal film whose nitrogen is less than the stoichiometric composition is 1 to 5. It is about 10 nm.
【００１３】（３）本発明の半導体集積回路装置は、前
記（１）または（２）記載の半導体集積回路装置におい
て、前記化学量論的組成よりも窒素が不足した化合物を
ＴｉxＮy （ｘ＞ｙ）またはＴａx Ｎy （ｘ＞ｙ）で構
成するものである。(3) The semiconductor integrated circuit device according to the present invention is the semiconductor integrated circuit device according to the above (1) or (2), wherein the compound having a nitrogen deficiency lower than the stoichiometric composition is replaced by Ti x N y ( and it constitutes with x> y), or Ta x N y (x> y ).
【００１４】（４）本発明の半導体集積回路装置は、前
記（１）または（２）記載の半導体集積回路装置におい
て、前記金属膜をＴｉまたはＴａで構成するものであ
る。(4) In the semiconductor integrated circuit device according to the present invention, in the semiconductor integrated circuit device according to the above (1) or (2), the metal film is made of Ti or Ta.
【００１５】（５）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置において、前記窒素
化合物をＴｉＮ、ＴａＮまたはＷＮで構成するものであ
る。(5) In the semiconductor integrated circuit device according to the present invention, in the semiconductor integrated circuit device according to the above (1), the nitrogen compound is composed of TiN, TaN or WN.
【００１６】（６）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置において、前記導体
膜をＣｕ、Ａｕ、Ａｇまたはこれらの合金で構成するも
のである。(6) In the semiconductor integrated circuit device according to the present invention, in the semiconductor integrated circuit device according to the above (1), the conductor film is made of Cu, Au, Ag, or an alloy thereof.
【００１７】（７）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置において、前記窒素
化合物を前記導体膜の構成原子の拡散を防ぐバリア層と
するものである。(7) In the semiconductor integrated circuit device according to the present invention, in the semiconductor integrated circuit device according to the above (1), the nitrogen compound is used as a barrier layer for preventing diffusion of atoms constituting the conductive film.
【００１８】（８）本発明の半導体集積回路装置は、前
記（１）記載の半導体集積回路装置において、前記窒素
化合物がスパッタリング法で形成された場合は、前記凹
パターンの側面の前記窒素化合物の厚さが、前記凹パタ
ーンの底面の前記窒素化合物の厚さと概ね等しいか、ま
たは薄いものであり、前記窒素化合物が化学的気相成長
（Chemical Vapor Deposition ；ＣＶＤ）法で形成され
た場合は、前記凹パターンの側面の前記窒素化合物の厚
さが、前記凹パターンの底面の前記窒素化合物の厚さと
概ね等しいか、または厚いものである。(8) In the semiconductor integrated circuit device according to the present invention, when the nitrogen compound is formed by a sputtering method in the semiconductor integrated circuit device according to the above (1), the nitrogen compound on the side face of the concave pattern is When the thickness is substantially equal to or smaller than the thickness of the nitrogen compound on the bottom surface of the concave pattern, and the nitrogen compound is formed by a chemical vapor deposition (CVD) method, The thickness of the nitrogen compound on the side surface of the concave pattern is substantially equal to or greater than the thickness of the nitrogen compound on the bottom surface of the concave pattern.
【００１９】（９）本発明の半導体集積回路装置は、前
記（６）記載の半導体集積回路装置において、前記合金
は、Ｃｕ、ＡｕまたはＡｇを９０％以上含有しているも
のである。(9) The semiconductor integrated circuit device according to the present invention is the semiconductor integrated circuit device according to the above (6), wherein the alloy contains 90% or more of Cu, Au or Ag.
【００２０】（１０）本発明の半導体集積回路装置の製
造方法は、半導体基板上の絶縁層に凹パターンを形成す
る工程と、前記半導体基板上に窒素化合物と、化学量論
的組成よりも窒素が不足した化合物または金属膜と、導
体膜とを順次形成する工程と、前記導体膜の表面、露出
した前記化学量論的組成よりも窒素が不足した化合物ま
たは前記金属膜、さらに露出した前記窒素化合物を除去
することによって、前記導体膜、前記化学量論的組成よ
りも窒素が不足した化合物または前記金属膜、および前
記窒素化合物を凹パターンの内部に埋め込む工程とを有
するものである。(10) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, a step of forming a concave pattern in an insulating layer on a semiconductor substrate, a step of forming a nitrogen compound on the semiconductor substrate, A step of sequentially forming a compound or metal film lacking, and a conductor film; and a compound or metal film lacking nitrogen more than the surface of the conductor film, the exposed stoichiometric composition, and further exposing the nitrogen. Removing the compound to bury the conductor film, the compound having a nitrogen deficiency lower than the stoichiometric composition or the metal film, and the nitrogen compound in the concave pattern.
【００２１】（１１）本発明の半導体集積回路装置の製
造方法は、前記（１０）記載の半導体集積回路装置の製
造方法において、前記化学量論的組成よりも窒素が不足
した化合物および前記金属膜は、スパッタリング法また
は化学的気相成長（Chemical Vapor Deposition ；ＣＶ
Ｄ）法で形成するものである。(11) The method for manufacturing a semiconductor integrated circuit device according to the present invention is the method for manufacturing a semiconductor integrated circuit device according to the above (10), wherein the compound having a nitrogen deficiency lower than the stoichiometric composition and the metal film Is a sputtering method or a chemical vapor deposition (CV) method.
It is formed by the method D).
【００２２】（１２）本発明の半導体集積回路装置の製
造方法は、前記（１０）記載の半導体集積回路装置の製
造方法において、前記窒素化合物を第１の条件を用いて
スパッタリング法で成膜し、続いて前記化学量論的組成
よりも窒素が不足した化合物または前記金属膜を第２の
条件を用いてスパッタリング法で成膜するものである。(12) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, in the method for manufacturing a semiconductor integrated circuit device according to (10), the nitrogen compound is formed by a sputtering method under the first condition. Subsequently, a compound having a nitrogen deficiency lower than the stoichiometric composition or the metal film is formed by a sputtering method under the second condition.
【００２３】（１３）本発明の半導体集積回路装置の製
造方法は、前記（１０）記載の半導体集積回路装置の製
造方法において、窒素を含んだ雰囲気でスパッタリング
法によって前記窒素化合物を成膜した後、窒素の供給を
止めてスパッタリング法によって前記金属膜を成膜する
ものである。(13) The method for manufacturing a semiconductor integrated circuit device according to the present invention is the method for manufacturing a semiconductor integrated circuit device according to the above (10), wherein the nitrogen compound is formed by a sputtering method in an atmosphere containing nitrogen. The supply of nitrogen is stopped, and the metal film is formed by a sputtering method.
【００２４】（１４）本発明の半導体集積回路装置の製
造方法は、前記（１０）記載の半導体集積回路装置の製
造方法において、窒素を含んだ雰囲気でスパッタリング
法によって前記窒素化合物を成膜した後、窒素の供給を
徐々に減少させながらスパッタリング法によって前記化
学量論的組成よりも窒素が不足した化合物を成膜するも
のである。(14) The method for manufacturing a semiconductor integrated circuit device according to the present invention is the method for manufacturing a semiconductor integrated circuit device according to the above (10), wherein the nitrogen compound is formed by a sputtering method in an atmosphere containing nitrogen. And forming a film of a compound having a nitrogen deficiency lower than the stoichiometric composition by a sputtering method while gradually reducing the supply of nitrogen.
【００２５】（１５）本発明の半導体集積回路装置の製
造方法は、前記（１０）記載の半導体集積回路装置の製
造方法において、前記窒素化合物は、スパッタリング法
またはＣＶＤ法によって形成するものである。(15) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, in the method of manufacturing a semiconductor integrated circuit device described in (10), the nitrogen compound is formed by a sputtering method or a CVD method.
【００２６】（１６）本発明の半導体集積回路装置の製
造方法は、前記（１０）記載の半導体集積回路装置の製
造方法において、前記導体膜は、スパッタリング法、ま
たはスパッタリング法とこれに続く電解めっき法とによ
って形成されるものである。(16) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, in the method for manufacturing a semiconductor integrated circuit device according to (10), the conductive film may be formed by a sputtering method or a sputtering method followed by electrolytic plating. It is formed by the law.
【００２７】（１７）本発明の半導体集積回路装置の製
造方法は、前記（１０）記載の半導体集積回路装置の製
造方法において、前記化学量論的組成よりも窒素が不足
した化合物または前記金属膜、および前記導体膜を同一
装置内の異なるチャンバでそれぞれ成膜するものであ
る。(17) The method for manufacturing a semiconductor integrated circuit device according to the present invention is the method for manufacturing a semiconductor integrated circuit device according to (10), wherein the compound or the metal film has a nitrogen deficiency lower than the stoichiometric composition. , And the conductor film are formed in different chambers in the same apparatus.
【００２８】上記した手段によれば、導体膜とバリア層
を構成する窒素化合物との間に、１〜１０μｍ程度の厚
さの化学量論的組成よりも窒素が不足した化合物または
金属膜を介在させることによって、導体膜とバリア層と
の接着性を向上させることができるので、空洞やはがれ
のない導体層からなる配線を形成することが可能とな
る。According to the above means, a compound or a metal film having a nitrogen deficiency lower than the stoichiometric composition having a thickness of about 1 to 10 μm is interposed between the conductor film and the nitrogen compound constituting the barrier layer. By doing so, the adhesiveness between the conductor film and the barrier layer can be improved, so that it is possible to form a wiring made of a conductor layer without voids or peeling.
【００２９】[0029]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００３０】図１は、本発明の一実施の形態であるシン
グルダマシンＣｕ配線を示す半導体基板の要部断面図で
ある。なお、実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。FIG. 1 is a sectional view of a principal part of a semiconductor substrate showing a single damascene Cu wiring according to an embodiment of the present invention. In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００３１】図１に示すように、半導体素子（図示せ
ず）が形成された半導体基板１上に第１絶縁膜２が形成
されており、さらにこの第１絶縁膜２の上層に、第１絶
縁膜２に対してエッチング選択比がとれる第２絶縁膜３
が形成されている。この第２絶縁膜３に溝パターン４が
設けられており、溝パターン４には約５０ｎｍ程度の厚
さのＴｉＮ膜５、化学量論的組成よりも窒素が不足した
約５ｎｍ程度の厚さのＴｉx Ｎy （ｘ＞ｙ）膜６および
Ｃｕ膜７が順次埋め込まれている。As shown in FIG. 1, a first insulating film 2 is formed on a semiconductor substrate 1 on which a semiconductor element (not shown) is formed, and a first insulating film 2 is formed on the first insulating film 2. Second insulating film 3 having an etching selectivity with respect to insulating film 2
Are formed. The second insulating film 3 is provided with a groove pattern 4. The groove pattern 4 has a TiN film 5 having a thickness of about 50 nm, and a thickness of about 5 nm in which nitrogen is less than the stoichiometric composition. A Ti x N y (x> y) film 6 and a Cu film 7 are sequentially buried.
【００３２】ＴｉＮ膜５はＣｕ拡散およびＣｕ酸化など
を防ぐバリア層を構成しており、溝パターン４に埋め込
まれたＣｕ膜７によってＣｕ配線ＭＬが構成されてい
る。Ｔｉx Ｎy （ｘ＞ｙ）膜６はＴｉＮ膜５とＣｕ膜７
との接着性を向上させるために設けられている。The TiN film 5 constitutes a barrier layer for preventing Cu diffusion, Cu oxidation and the like, and the Cu wiring ML is constituted by the Cu film 7 embedded in the groove pattern 4. The Ti x N y (x> y) film 6 is a TiN film 5 and a Cu film 7
It is provided in order to improve the adhesiveness with the substrate.
【００３３】次に、本実施の形態であるＣｕ配線ＭＬの
製造方法を図２〜図６を用いて説明する。Next, a method of manufacturing the Cu wiring ML according to the present embodiment will be described with reference to FIGS.
【００３４】まず、図２に示すように、半導体素子（図
示せず）が形成された半導体基板１上に第１絶縁膜２を
形成する。次いで、この第１絶縁膜２の上層に、第１絶
縁膜２に対してエッチング選択比がとれる第２絶縁膜３
を形成する。この第２絶縁膜３は、例えばＳＯＧ（Spin
On Glass ）膜などの塗布膜、ＣＶＤ法で成膜された酸
化シリコン膜、塗布法またはＣＶＤ法で成膜された有機
絶縁膜あるいはＣＶＤ法で成膜されたフッ酸が添加され
た酸化シリコン膜などの低誘電率膜、窒化シリコン膜、
複数種類の絶縁膜からなる積層膜によって構成される。First, as shown in FIG. 2, a first insulating film 2 is formed on a semiconductor substrate 1 on which a semiconductor element (not shown) is formed. Next, a second insulating film 3 having an etching selectivity with respect to the first insulating film 2 is formed on the first insulating film 2.
To form The second insulating film 3 is made of, for example, SOG (Spin
Coating film such as On Glass) film, silicon oxide film formed by CVD method, organic insulating film formed by coating method or CVD method, or silicon oxide film added with hydrofluoric acid formed by CVD method Such as low dielectric constant film, silicon nitride film,
It is composed of a laminated film composed of a plurality of types of insulating films.
【００３５】次に、図３に示すように、レジストパター
ンをマスクとして第２絶縁膜３をエッチングすることに
より、溝パターン４を形成する。溝パターン４の幅は、
例えば約０. ３μｍ程度であり、その深さは、例えば約
０. ４５μｍ程度である。Next, as shown in FIG. 3, a groove pattern 4 is formed by etching the second insulating film 3 using the resist pattern as a mask. The width of the groove pattern 4 is
For example, it is about 0.3 μm, and its depth is about 0.45 μm, for example.
【００３６】次に、図４に示すように、半導体基板１上
に、Ｃｕの拡散を防止することのできるバリアメタル、
例えばＴｉＮ膜５を堆積する。ＴｉＮ膜５は、例えばＴ
ｉターゲットを用いてアルゴンと窒素との混合雰囲気中
で反応性スパッタリングを行うことによって形成され
る。ＴｉＮ膜５の厚さは平坦部で約５０ｎｍ程度である
が、溝パターン４の側面での厚さと底面での厚さは概ね
等しいか、あるいは側面での厚さの方が薄く設けられて
いる。なお、ＴｉＮ膜５をＣＶＤ法で形成した場合は、
溝パターン４の側面での厚さの方が、底面での厚さより
も厚くなる。Next, as shown in FIG. 4, a barrier metal capable of preventing the diffusion of Cu is formed on the semiconductor substrate 1.
For example, a TiN film 5 is deposited. The TiN film 5 is made of, for example, T
It is formed by performing reactive sputtering in a mixed atmosphere of argon and nitrogen using an i target. Although the thickness of the TiN film 5 is about 50 nm in the flat portion, the thickness on the side surface and the thickness on the bottom surface of the groove pattern 4 are substantially equal, or the thickness on the side surface is thinner. . When the TiN film 5 is formed by the CVD method,
The thickness on the side surface of the groove pattern 4 is larger than the thickness on the bottom surface.
【００３７】続いて、図５に示すように、所定の厚さの
上記ＴｉＮ膜５の成膜が終了した時点で、窒素の供給を
徐々に減少させて、窒素不足の雰囲気中で短時間のスパ
ッタリングを行い、ＴｉリッチのＴｉx Ｎy （ｘ＞ｙ）
膜６をＴｉＮ膜５の上層に連続して成膜する。Subsequently, as shown in FIG. 5, when the formation of the TiN film 5 having a predetermined thickness is completed, the supply of nitrogen is gradually reduced, and the supply of nitrogen is briefly performed in an atmosphere lacking nitrogen. Sputtering and Ti-rich Ti x N y (x> y)
A film 6 is continuously formed on the TiN film 5.
【００３８】さらに、同一装置内の別チャンバで、Ｔｉ
x Ｎy （ｘ＞ｙ）膜６の上層にＣｕ膜７を成膜する。同
一装置内でこれら一連の成膜を行うことにより、Ｔｉの
酸化防止とＣｕの密着性向上を図ることができ、さら
に、上記Ｃｕ膜７は、Ｔｉx Ｎy （ｘ＞ｙ）膜６のＴｉ
によって良好な接着性を有することができる。なお、Ｃ
ｕ膜７はスパッタリング法、スパッタリング法とこれに
続く電解めっき法との連続成膜、あるいはＣＶＤ法によ
って堆積されて、平坦部での膜厚は、例えば約４００ｎ
ｍ程度である。Further, in another chamber in the same apparatus, Ti
the upper layer of the x N y (x> y) film 6 forming a Cu film 7. By performing these series of film formation in the same apparatus, it is possible to prevent the oxidation of Ti and to improve the adhesion of Cu. Further, the Cu film 7 is formed of a Ti x N y (x> y) film 6. Ti
Thereby, good adhesiveness can be obtained. Note that C
The u film 7 is deposited by a sputtering method, a continuous film formation of a sputtering method and a subsequent electrolytic plating method, or a CVD method.
m.
【００３９】次いで、図６に示すように、半導体基板１
に熱処理を施して、Ｃｕ膜７を構成するＣｕ原子を流動
現象によって溝パターン４の内部へ流し込む（リフロー
処理）。リフロー処理は、例えば水素雰囲気中で約４５
０℃程度に半導体基板１を加熱して約２分間行われる。
ここで、ＴｉＮ膜５とＣｕ膜７との間にＴｉx Ｎy （ｘ
＞ｙ）膜６が介在してＴｉＮ膜５とＣｕ膜７との接着性
が良好であることから、リフロー処理時において、表面
張力の不均一によって発生するＣｕの溝パターン４外部
への流出が抑えられるので、空洞の発生を防ぐことがで
きる。Next, as shown in FIG.
Is subjected to a heat treatment to flow Cu atoms constituting the Cu film 7 into the groove pattern 4 by a flow phenomenon (reflow treatment). The reflow treatment is performed, for example, in a hydrogen atmosphere for about 45 minutes.
Heating the semiconductor substrate 1 to about 0 ° C. is performed for about 2 minutes.
Here, between the TiN film 5 and the Cu film 7, Ti x N y (x
> Y) Since the adhesion between the TiN film 5 and the Cu film 7 is good with the film 6 interposed, the outflow of Cu generated due to uneven surface tension during the reflow treatment to the outside of the groove pattern 4 is prevented. Since it is suppressed, the generation of a cavity can be prevented.
【００４０】この後、Ｃｕ膜７の表面、ならびにＴｉx
Ｎy （ｘ＞ｙ）膜６およびＴｉＮ膜５の露出したそれぞ
れの表面をＣＭＰ法によって平坦化することによって、
前記図１に示すように、溝パターン４の内部にＴｉＮ膜
５、Ｔｉx Ｎy （ｘ＞ｙ）膜６およびＣｕ膜７を埋め込
み、Ｃｕ膜７によってＣｕ配線ＭＬを構成する。Thereafter, the surface of the Cu film 7 and the Ti x
By flattening the exposed surfaces of the N y (x> y) film 6 and the TiN film 5 by the CMP method,
As shown in FIG. 1, a TiN film 5, a Ti x N y (x> y) film 6 and a Cu film 7 are buried in the groove pattern 4, and the Cu film 7 forms a Cu wiring ML.
【００４１】なお、本実施の形態では、バリア層をＴｉ
Ｎ膜５で構成したが、ＴａＮ膜またはＷＮ膜などの窒素
化合物で構成してもよく、同様な効果が得られる。In this embodiment, the barrier layer is made of Ti.
Although composed of the N film 5, it may be composed of a nitrogen compound such as a TaN film or a WN film, and similar effects can be obtained.
【００４２】また、本実施の形態では、接着層を化学量
論的組成よりも窒素が不足したＴｉx Ｎy （ｘ＞ｙ）膜
６で構成したが、その他の窒素が不足した化合物、例え
ばＴａx Ｎy （ｘ＞ｙ）膜で構成してもよく、あるいは
金属膜、例えばＴｉまたはＴａで構成してもよい。In this embodiment, the adhesive layer is composed of the Ti x N y (x> y) film 6 deficient in nitrogen more than the stoichiometric composition, but other compounds deficient in nitrogen, for example, Ta x N y (x> y ) may be constituted by film or a metal film may be formed, for example, Ti or Ta.
【００４３】また、本実施の形態では、ＴｉＮ膜５によ
って構成されるバリア層およびＴｉx Ｎy （ｘ＞ｙ）膜
６によって構成される接着層はそれぞれスパッタリング
法で成膜したが、ＣＶＤ法で堆積してもよく、これら膜
の良好なカバレジが得られて、ＴｉＮ膜５のバリア性ま
たはＣｕ膜７の接着性が向上する。In the present embodiment, the barrier layer composed of the TiN film 5 and the adhesive layer composed of the Ti x N y (x> y) film 6 are formed by sputtering, respectively. And a good coverage of these films is obtained, and the barrier properties of the TiN film 5 or the adhesion of the Cu film 7 are improved.
【００４４】また、本実施の形態では、配線材料にＣｕ
膜７を用いたが、配線層をその他の金属膜、例えば金
（Ａｕ）または銀（Ａｇ）、あるいはＣｕ、Ａｕまたは
Ａｇを９０％程度含有する合金膜で構成してもよい。In this embodiment, the wiring material is Cu
Although the film 7 is used, the wiring layer may be formed of another metal film, for example, gold (Au) or silver (Ag), or an alloy film containing about 90% of Cu, Au, or Ag.
【００４５】また、本実施の形態では、半導体素子に接
続される最下層のＣｕ配線ＭＬに適用した場合について
説明したが、多層配線における２層目以上の配線にも適
用可能である。In the present embodiment, the case where the present invention is applied to the lowermost Cu wiring ML connected to the semiconductor element has been described. However, the present invention can also be applied to the wiring of the second layer or more in the multilayer wiring.
【００４６】このように、本実施の形態によれば、Ｃｕ
膜７とバリア層を構成するＴｉＮ膜５との間に、化学量
論的組成よりも窒素が不足したＴｉx Ｎy （ｘ＞ｙ）膜
６を介在させることによって、Ｃｕ膜７とＴｉＮ膜５と
の接着性を向上させることができるので、空洞やはがれ
のないＣｕ膜７からなるＣｕ配線ＭＬを形成することが
可能となる。As described above, according to the present embodiment, Cu
By interposing a Ti x N y (x> y) film 6 deficient in nitrogen more than the stoichiometric composition between the film 7 and the TiN film 5 constituting the barrier layer, the Cu film 7 and the TiN film 5, the Cu wiring ML made of the Cu film 7 without voids or peeling can be formed.
【００４７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００４８】例えば、前記実施の形態では、溝に埋め込
まれる配線に適用した場合について説明したが、半導体
素子と配線とを接続する孔または上層配線と下層配線と
を接続する孔に埋め込まれるプラグにも適用可能であ
る。For example, in the above-described embodiment, the case where the present invention is applied to the wiring buried in the groove has been described, but the plug buried in the hole connecting the semiconductor element and the wiring or the hole connecting the upper wiring and the lower wiring is used. Is also applicable.
【００４９】また、前記実施の形態では、シングルダマ
シンプロセスに適用した場合について説明したが、デュ
アルダマシンプロセスにも適用可能である。In the above embodiment, the case where the present invention is applied to a single damascene process has been described. However, the present invention is also applicable to a dual damascene process.
【００５０】[0050]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【００５１】本発明によれば、空洞やはがれのない導体
膜、例えばＣｕ膜を形成することが可能となり、上記導
体膜によって構成される配線の断線不良等を防ぐことが
できるので、配線の信頼性を向上することができる。According to the present invention, it is possible to form a conductor film without cavities or peeling, for example, a Cu film, and it is possible to prevent a disconnection failure or the like of the wiring constituted by the above-mentioned conductor film. Performance can be improved.
【図１】本発明の一実施の形態であるＣｕ配線を示す半
導体基板の要部断面図である。FIG. 1 is a cross-sectional view of a main part of a semiconductor substrate showing a Cu wiring according to an embodiment of the present invention.
【図２】本発明の一実施の形態であるＣｕ配線の製造方
法を示す半導体基板の要部断面図を示す。FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a Cu wiring according to an embodiment of the present invention.
【図３】本発明の一実施の形態であるＣｕ配線の製造方
法を示す半導体基板の要部断面図を示す。FIG. 3 is a cross-sectional view of a main part of a semiconductor substrate, illustrating a method for manufacturing a Cu wiring according to an embodiment of the present invention.
【図４】本発明の一実施の形態であるＣｕ配線の製造方
法を示す半導体基板の要部断面図を示す。FIG. 4 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a Cu wiring according to an embodiment of the present invention.
【図５】本発明の一実施の形態であるＣｕ配線の製造方
法を示す半導体基板の要部断面図を示す。FIG. 5 is a cross-sectional view of a main part of a semiconductor substrate showing a method for manufacturing a Cu wiring according to an embodiment of the present invention.
【図６】本発明の一実施の形態であるＣｕ配線の製造方
法を示す半導体基板の要部断面図を示す。FIG. 6 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method for manufacturing a Cu wiring according to an embodiment of the present invention.
１ 半導体基板 ２ 第１絶縁膜 ３ 第２絶縁膜 ４ 溝パターン ５ ＴｉＮ膜 ６ Ｔｉx Ｎy （ｘ＞ｙ）膜 ７ Ｃｕ膜 ＭＬ Ｃｕ配線Reference Signs List 1 semiconductor substrate 2 first insulating film 3 second insulating film 4 groove pattern 5 TiN film 6 Ti x N y (x> y) film 7 Cu film ML Cu wiring
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芦原 洋司 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 今井 俊則 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山口 日出 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 大橋 直史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH11 HH12 HH13 HH14 HH18 HH21 HH32 HH33 HH34 JJ11 JJ12 JJ13 JJ14 JJ18 JJ21 JJ32 JJ33 JJ34 LL10 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP16 PP27 QQ09 QQ48 QQ73 QQ75 QQ98 RR04 RR06 RR09 RR11 RR21 SS11 SS21 XX01 XX13 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yoji Ashihara 6-16-16 Shinmachi, Ome-shi, Tokyo 3 Inside the Device Development Center, Hitachi, Ltd. (72) Inventor Toshinori Imai 6--16 Shinmachi, Ome-shi, Tokyo 3 Inside Hitachi, Ltd. Device Development Center (72) Inventor Hide Hide Yamaguchi 6-16, Shinmachi, Ome-shi, Tokyo 3 Inside Hitachi Device Co., Ltd. (72) Inventor Naofumi Ohashi 6-chome, Shinmachi, Ome-shi, Tokyo F-term (reference) at Hitachi, Ltd. Device Development Center at No. 16 (Reference) QQ98 RR04 RR06 RR09 RR11 RR21 SS11 SS21 XX01 XX13
Claims (9)
ンが形成され、前記凹パターンの内部に、下層から窒素
化合物と導体膜とが埋め込まれており、前記導体膜と前
記窒素化合物との間に、化学量論的組成よりも窒素が不
足した化合物または金属膜が介在していることを特徴と
する半導体集積回路装置。A plurality of concave patterns are formed in an insulating layer on a semiconductor substrate, and a nitrogen compound and a conductive film are embedded in the concave pattern from a lower layer. A semiconductor integrated circuit device having a compound or a metal film having a nitrogen deficiency lower than the stoichiometric composition interposed therebetween.
いて、前記化学量論的組成よりも窒素が不足した化合物
または前記金属膜の厚さが１〜１０ｎｍ程度であること
を特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the compound having a nitrogen deficiency lower than the stoichiometric composition or the metal film has a thickness of about 1 to 10 nm. Circuit device.
装置において、前記化学量論的組成よりも窒素が不足し
た化合物は、Ｔｉx Ｎy （ｘ＞ｙ）またはＴａx Ｎ
y （ｘ＞ｙ）で構成されることを特徴とする半導体集積
回路装置。3. A semiconductor integrated circuit device according to claim 1 or 2 wherein the compound of nitrogen is insufficient than the stoichiometric composition, Ti x N y (x> y) , or Ta x N
A semiconductor integrated circuit device comprising: y (x> y).
装置において、前記金属膜は、ＴｉまたはＴａで構成さ
れることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein said metal film is made of Ti or Ta.
いて、前記窒素化合物は、ＴｉＮ、ＴａＮまたはＷＮで
構成されることを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein said nitrogen compound is composed of TiN, TaN or WN.
いて、前記導体膜は、Ｃｕ、Ａｕ、Ａｇまたはこれらの
合金で構成されることを特徴とする半導体集積回路装
置。6. The semiconductor integrated circuit device according to claim 1, wherein said conductor film is made of Cu, Au, Ag, or an alloy thereof.
ーンを形成する工程と、(b).前記半導体基板上に窒素化
合物と、化学量論的組成よりも窒素が不足した化合物ま
たは金属膜と、導体膜とを順次形成する工程と、(c).前
記導体膜の表面、露出した前記化学量論的組成よりも窒
素が不足した化合物または前記金属膜、さらに露出した
前記窒素化合物を除去することによって、前記導体膜、
前記化学量論的組成よりも窒素が不足した化合物または
前記金属膜、および前記窒素化合物を凹パターンの内部
に埋め込む工程とを有することを特徴とする半導体集積
回路装置の製造方法。7. A step of forming a plurality of concave patterns in an insulating layer on a semiconductor substrate; and (b) a nitrogen compound on the semiconductor substrate and a nitrogen deficiency lower than the stoichiometric composition. A step of sequentially forming a compound or a metal film and a conductor film, and (c) a surface of the conductor film, a compound or a metal film deficient in nitrogen than the exposed stoichiometric composition, and further exposed By removing the nitrogen compound, the conductor film,
Embedding a compound having a nitrogen deficiency lower than the stoichiometric composition or the metal film, and the nitrogen compound in the concave pattern.
造方法において、前記化学量論的組成よりも窒素が不足
した化合物および前記金属膜は、スパッタリング法また
は化学的気相成長法で形成することを特徴とする半導体
集積回路装置の製造方法。8. The method for manufacturing a semiconductor integrated circuit device according to claim 7, wherein the compound having a nitrogen deficiency lower than the stoichiometric composition and the metal film are formed by a sputtering method or a chemical vapor deposition method. A method for manufacturing a semiconductor integrated circuit device.
造方法において、前記窒素化合物を第１の条件を用いて
スパッタリング法で成膜し、続いて前記化学量論的組成
よりも窒素が不足した化合物または前記金属膜を第２の
条件を用いてスパッタリング法で成膜することを特徴と
する半導体集積回路装置の製造方法。9. The method for manufacturing a semiconductor integrated circuit device according to claim 7, wherein said nitrogen compound is formed by a sputtering method under a first condition, and subsequently nitrogen is less than said stoichiometric composition. A method of manufacturing a semiconductor integrated circuit device, wherein the compound or the metal film is formed by a sputtering method under the second condition.
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|---|---|---|---|
| JP11229160A JP2001053077A (en) | 1999-08-13 | 1999-08-13 | Semiconductor integrated circuit device and its manufacture |
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| JP11229160A JP2001053077A (en) | 1999-08-13 | 1999-08-13 | Semiconductor integrated circuit device and its manufacture |
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|---|---|
| JP2001053077A true JP2001053077A (en) | 2001-02-23 |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004253780A (en) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
| JP2004253781A (en) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
| JP2005512322A (en) * | 2001-12-05 | 2005-04-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Wiring with improved barrier layer adhesion |
| US6900539B2 (en) | 2001-10-19 | 2005-05-31 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| JP2005203569A (en) * | 2004-01-15 | 2005-07-28 | Semiconductor Leading Edge Technologies Inc | Fabrication process of semiconductor device and semiconductor device |
| JP2008047886A (en) * | 2006-07-21 | 2008-02-28 | Toshiba Corp | Method for manufacturing semiconductor device, and semiconductor device |
| JP2008098424A (en) * | 2006-10-12 | 2008-04-24 | Rohm Co Ltd | Semiconductor device and semiconductor device manufacturing method |
| US7372163B2 (en) | 2003-08-11 | 2008-05-13 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US7659209B2 (en) | 2001-11-14 | 2010-02-09 | Canon Anelva Corporation | Barrier metal film production method |
| JP2010153487A (en) * | 2008-12-24 | 2010-07-08 | Panasonic Corp | Semiconductor device, and method for manufacturing the same |
| US7977243B2 (en) | 2001-11-14 | 2011-07-12 | Canon Anelva Corporation | Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus |
-
1999
- 1999-08-13 JP JP11229160A patent/JP2001053077A/en active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6900539B2 (en) | 2001-10-19 | 2005-05-31 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US7977243B2 (en) | 2001-11-14 | 2011-07-12 | Canon Anelva Corporation | Barrier metal film production apparatus, barrier metal film production method, metal film production method, and metal film production apparatus |
| US7659209B2 (en) | 2001-11-14 | 2010-02-09 | Canon Anelva Corporation | Barrier metal film production method |
| JP2005512322A (en) * | 2001-12-05 | 2005-04-28 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Wiring with improved barrier layer adhesion |
| JP4740538B2 (en) * | 2001-12-05 | 2011-08-03 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | Manufacturing method of semiconductor device |
| JP2004253781A (en) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
| JP2004253780A (en) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | Semiconductor device and its manufacturing method |
| US7943506B2 (en) | 2003-08-11 | 2011-05-17 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| US7372163B2 (en) | 2003-08-11 | 2008-05-13 | Rohm Co., Ltd. | Semiconductor device and production method therefor |
| JP2005203569A (en) * | 2004-01-15 | 2005-07-28 | Semiconductor Leading Edge Technologies Inc | Fabrication process of semiconductor device and semiconductor device |
| JP4498391B2 (en) * | 2006-07-21 | 2010-07-07 | 株式会社東芝 | Manufacturing method of semiconductor device |
| JP2008047886A (en) * | 2006-07-21 | 2008-02-28 | Toshiba Corp | Method for manufacturing semiconductor device, and semiconductor device |
| JP2008098424A (en) * | 2006-10-12 | 2008-04-24 | Rohm Co Ltd | Semiconductor device and semiconductor device manufacturing method |
| JP2010153487A (en) * | 2008-12-24 | 2010-07-08 | Panasonic Corp | Semiconductor device, and method for manufacturing the same |
| US8310052B2 (en) | 2008-12-24 | 2012-11-13 | Panasonic Corporation | Semiconductor device and method for manufacturing same |
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