JP4005269B2

JP4005269B2 - Manufacturing method of semiconductor device

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Publication number: JP4005269B2
Application number: JP15547599A
Authority: JP
Inventors: 薫西郷; 文彦井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-06-02
Filing date: 1999-06-02
Publication date: 2007-11-07
Anticipated expiration: 2019-06-02
Also published as: JP2000349167A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、さらに詳しくは同一基板上にｐチャネルトランジスタとｎチャネルトランジスタとが形成された半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年の半導体デバイスでは、同一基板内に種類の異なるトランジスタを有する半導体装置が広く用いられている。しかしながら、一般に、ｐ型拡散層の形成に使われるＢ⁺の拡散係数はｎ型拡散層の形成に使われるＡｓ⁺の拡散係数に比べて大きいため、これらの半導体装置において種類の異なるトランジスタのゲート電極の側壁絶縁膜（以下において、「サイドウオール絶縁膜」ともいう。）を同一の厚さで形成することとすると、自己整合工程により拡散層を形成する場合にｐ型拡散層のＢ⁺がゲート電極直下のチャネル領域へ拡散してチャネル領域を狭めるためショートチャネル効果が生じてしまい、ひいては所要のトランジスタ特性が得られないという問題がおこった。
【０００３】
したがって、従来において１つの半導体基板上にｐチャネルトランジスタとｎチャネルトランジスタとを形成する場合には、まずＬＤＤ（Lightly Doped Drain ）注入工程まで終わった全てのトランジスタのゲート電極上に厚いサイドウオール絶縁膜を形成する。そして、かかる厚いサイドウオール絶縁膜を有するゲート電極を自己整合マスクとしてＢ⁺のイオン注入を行い、ｐ型拡散領域を形成するＢ⁺のゲート電極直下への拡散を抑止することとした。そしてその後、サイドウオール絶縁膜の厚さを薄くしたいゲート電極以外のゲート電極をマスクした上で、サイドウオール絶縁膜をトリミングする方法がとられていた。また、かかるトリミングがなされたサイドウオール絶縁膜を有するゲート電極を自己整合マスクとして、ｎ型拡散領域を形成するためのイオン注入が行われる。以下において、この方法を具体的に説明する。
【０００４】
図１（ａ）〜（ｃ）と図２（ｄ）〜（ｆ）、図３（ｇ）〜（ｈ）及び図４（ｉ）〜（ｊ）は、従来の半導体装置の製造方法を説明する図である。
図１（ａ）を参照すると、シリコン基板５０上には、典型的に厚さ５ｎｍのゲート酸化膜１が成膜され、その上に厚さ約１８０ｎｍのポリシリコン膜２が成膜される。そしてその後、ｐ型ゲート不純物としてＢ⁺が加速電圧５ｋｅｖ, 面密度３×１０¹⁵ｃｍ^-2で、ｎ型ゲート不純物としてＰ⁺が加速電圧２０ｋｅｖ, 面密度４×１０¹⁵ｃｍ^-2でポリシリコン膜２に注入される。
【０００５】
次の図１（ｂ）の工程では、図１（ａ）のポリシリコン膜２の上に厚さ約３０ｎｍの窒化膜３が形成された後、フォトリソグラフィーにてゲート電極２Ａ, ２ａが形成される。そしてその後、ゲート電極２ａをマスクした状態でｐ型不純物ＢＦ₂ ⁺を例えば加速電圧５ｋｅｖ, 面密度５×１０¹⁴ｃｍ^-2でシリコン基板５０に注入してゲート電極２Ａに自己整合したｐ^-型ＬＤＤ領域４を形成し、さらにゲート電極２Ａをレジスト膜（図示していない）によりマスクした状態でｎ型不純物Ａｓ⁺を例えば加速電圧１０ｋｅｖ, 面密度５×１０¹⁴ｃｍ^-2で同じくシリコン基板５０に注入してゲート電極２ａに自己整合したｎ^-型ＬＤＤ領域５を形成する。なお、ｎ型不純物はＰ⁺でも良い。
【０００６】
次に図１（ｃ）の工程では、典型的には一様な厚さ１００ｎｍを有する酸化膜６が、ＨＴＯ（High Temperature Oxidation）プロセスによりシリコン基板５０の表面及びゲート電極２Ａ, ２ａを覆うように形成される。
次に、図２（ｄ）の工程では、酸化膜６に対してシリコン基板５０の主面に略垂直な方向に作用する異方性エッチングが施され、酸化膜６をシリコン基板５０の表面から除去することにより酸化膜６からなるサイドウオール絶縁膜６Ａ,6Ｂが、それぞれゲート電極２Ａ, ２ａの側壁に形成される。
【０００７】
そして次に図２（ｅ）の工程では、サイドウオール絶縁膜を厚くしたいｐチャネルトランジスタのゲート電極２Ａをレジスト膜７でマスクしたうえで、ゲート電極２ａのサイドウオール絶縁膜６Ｂについてドライエッチング等によりトリミングをおこない、サイドウオール絶縁膜６Ｂの厚さを薄くする。
次に図２（ｆ）の工程では、ｐチャネルトランジスタのゲート電極２Ａを覆っているレジスト膜７を除去し、図３（ｇ）の工程で、ソース／ドレイン領域を形成するｐ型あるいはｎ型の不純物がシリコン基板５０に注入される。
【０００８】
その際、ｐ型不純物をｐ型のゲート電極２Ａ及びサイドウオール絶縁膜６Ａをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６Ａの両外側にｐ⁺型拡散領域８が形成される。また、ｎ型不純物をｎ型ゲート電極２ａ及びサイドウオール絶縁膜６Ｂをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６Ｂの両外側にｎ⁺型拡散領域９が形成される。その際、サイドウオール絶縁膜６Ａはサイドウオール絶縁膜６Ｂよりも厚いため、ｐ⁺型拡散領域８はｎ⁺型拡散領域９よりゲート電極２Ａから離間して形成され、イオン注入工程に引き続いて熱拡散工程を行っても、ホウ素等のｐ型不純物がゲート電極２Ａ直下のチャネル領域に侵入する問題が軽減される。
【０００９】
次に、図３（ｈ）の工程では、図３（ｇ）の構造上に層間絶縁膜としてＳｉＯ₂膜１０がプラズマＣＶＤ法により成膜され、化学機械研磨（ＣＭＰ）によって層間絶縁膜が平坦化される。
さらに、図４（ｉ）の工程では、図３（ｈ）の構造におけるＳｉＯ₂膜１０中に、フォトリソグラフィーによってｐ⁺型拡散領域８あるいはｎ⁺型拡散領域９を露出するよう、コンタクトホール１０Ａ〜１０Ｄが開孔される。
【００１０】
さらに、図４（ｊ）の工程においては、コンタクトホール１０Ａ〜１０ＤにそれぞれＷ（タングステン）プラグ１１Ａ〜１１Ｄが埋め込まれ、図５（ｋ）の工程において図４（ｊ）の構造上にＡｌ膜が成膜される。そしてこれをフォトリソグラフィーによりパターニングすることにより、Ｗプラグ１１に対応した配線パターン１２Ａ〜１２ＤがＳｉＯ₂膜１０上に形成される。
【００１１】
一方上記のような方法のほかに、従来においては、全てのトランジスタに二重のサイドウオール絶縁膜を形成したうえで、サイドウオール絶縁膜を薄くしたいゲート電極以外のゲート電極をマスクし、外側のサイドウオール絶縁膜を選択的にエッチング除去することによってより薄いサイドウオール絶縁膜を生成する方法などがある。
【００１２】
しかし、かかるエッチングを用いる従来の製造方法では、エッチングによって拡散領域や素子分離領域が侵食されたり、工程数も増加するという問題があった。またさらに、トリミングを用いる従来の方法では、製造工程の数が増加するのみならず、トリミングの際のエッチングのコントロールが難しいという問題もある。また、基板を長時間薬液にさらすことによる基板荒れも問題となる。一方、二重のサイドウオール絶縁膜を形成する場合においては、製造工程の数が大幅に増加することが問題となる。
【００１３】
【発明が解決しようとする課題】
本発明は、上述の問題を解消するためになされたもので、従来より数少ない製造工程によって厚さの異なるサイドウオール絶縁膜を形成する半導体装置の製造方法と、その方法によって製造された半導体装置を提供することで、高品質な半導体装置の生産効率を簡易な方法により向上させることを目的とする。
【００１４】
【課題を解決するための手段】
上記の目的は、半導体基板と、該半導体基板上に形成されたｐチャネルＭＯＳトランジスタを構成する第一のゲート電極と、前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタを構成する第二のゲート電極とを有する半導体装置を製造する方法において、前記第一及び第二のゲート電極を、それぞれｐ型およびｎ型の導電型に形成する工程と、オゾンとテトラエトキシシランを原料とした熱分解ＣＶＤ法を用いて、前記第一のゲート電極の側壁を覆う部分における膜厚が、前記第二のゲート電極の側壁を覆う部分における膜厚よりも厚い絶縁膜を形成する工程と、前記絶縁膜をエッチバックすることにより、前記第一及び第二のゲート電極のそれぞれの側壁に、前記第一のゲート電極の方が相対的に膜厚が厚くなっている側壁絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法を提供することにより達成される。
【００１７】
また本発明の目的は、絶縁膜を形成する工程の前に、ｐチャネルＭＯＳトランジスタを構成するｐ型の第一のＬＤＤ領域を形成する工程と、ｎチャネルＭＯＳトランジスタを構成するｎ型の第二のＬＤＤ領域を形成する工程とをさらに含む半導体装置の製造方法を提供することによって達成される。
【００１８】
本発明における上記の手段によれば、ゲート電極の導電型に応じてゲート電極上に厚さの異なるサイドウオール絶縁膜を形成し、かかる厚さの異なったサイドウオール絶縁膜をマスクにｎ⁺型あるいはｐ⁺型拡散層を形成するためのイオン注入を行うことにより、従来よりも数少ない製造工程によって高品質な半導体装置を得ることができる。
【００１９】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は、同一または相当部分を示す。
［実施の形態１］
以下において、本発明の実施の形態１に係る半導体装置の製造方法を説明する。図６（ａ）〜（ｃ）、図７（ｄ）,(ｅ）、図８（ｆ）,(ｇ）、図９（ｈ）,(ｉ）は、本発明の実施の形態１に係る半導体装置の製造方法を説明する図である。
【００２０】
図６（ａ）を参照すると、シリコン基板５０上には、典型的には厚さ５ｎｍのゲート酸化膜１が成膜され、その上に厚さ約１８０ｎｍのポリシリコン膜２が成膜される。そしてその後、ｎチャネルＭＯＳトランジスタ形成領域がレジストで遮蔽された上でｐ型ゲート不純物Ｂ⁺が例えば加速電圧５ｋｅｖ, 面密度３×１０¹⁵ｃｍ^-2でポリシリコン膜２に注入される。次に、ｐチャネルＭＯＳトランジスタ形成領域がレジストで遮蔽された上でｎ型ゲート不純物Ｐ⁺が例えば加速電圧２０ｋｅｖ, 面密度４×１０¹⁵ｃｍ^-2でポリシリコン膜２に注入される。
【００２１】
そして図６（ｂ）の工程では、ポリシリコン膜２の上に厚さ約３０ｎｍのＳｉＮ膜３が形成されたのち、フォトリソグラフィーにてパターニングされ、ｐチャネルＭＯＳトランジスタのゲート電極２Ａと、ｎチャネルＭＯＳトランジスタのゲート電極２Ｂとが形成される。そしてその後、ｐ型不純物ＢＦ₂ ⁺を例えば加速電圧５ｋｅｖ, 面密度５×１０¹⁴ｃｍ^-2でシリコン基板５０に注入することによって、ゲート電極２Ａに隣接したｐ⁺型ＬＤＤ領域４を形成し、さらにｎ型不純物Ａｓ⁺を例えば加速電圧１０ｋｅｖ, 面密度５×１０¹⁴ｃｍ^-2で同じくシリコン基板５０に注入することによって、ゲート電極２Ｂに隣接したｎ⁺型ＬＤＤ層５を形成する。なお、ｎ型不純物はＰ⁺でも良い。
【００２２】
次の図６（ｃ）の工程では、Ｏ₃（オゾン）とＴＥＯＳ（テトラエトキシシラン）を原料とした熱分解ＣＶＤ法により、ＳｉＯ₂膜６０を図６（ｂ）の構造上に成膜する。典型的な例では、ＴＥＯＳの流量を1.5 （ＳＬＭ）、Ｏ２／Ｏ３の比率を7.5 、Ｏ３_concの密度を115 ｇ／ｃｍ³とし、堆積は常圧、かつ温度400 ℃で行う。そしてさらに、堆積の後800 ℃の熱処理がなされる。
【００２３】
なお、ゲート不純物の種類の違いに起因したサイドウオール絶縁膜厚の相違は、一例として、ｐチャネルＭＯＳトランジスタを構成するゲート電極２Ａに成膜されたサイドウオール絶縁膜の厚さが135 ｎｍの時、ｎチャネルＭＯＳトランジスタを構成するゲート電極２Ｂに成膜されたサイドウオール絶縁膜の厚さは78ｎｍであり、ノンドープのゲート電極に成膜されたサイドウオール絶縁膜の厚さは97ｎｍであるという実験結果が得られた。
【００２４】
また、ＳｉＯ₂膜６０の膜厚は成長時のＯ₃−ＴＥＯＳ雰囲気の圧力によっても変えることができる。この膜厚の圧力依存性は、以下の表１に示される。
【００２５】
【表１】

【００２６】
なお、上記表１は、平坦なＳｉ基板上に一様に堆積したＳｉＯ₂膜の膜厚データを示すものであり、Ａｓを注入したｎ^-型ＬＤＤ領域５上に堆積したＨＴＯ膜の厚さを100 ％とした時の相対的な膜厚に対応する。そして、この表１によれば、ＳｉＯ₂膜６０の厚さはホウ素を注入したｐ型領域上において厚く、砒素を注入したｎ型領域上において薄くなることがわかる。ここで、ｐ型領域上におけるＳｉＯ₂膜６０の膜厚とｎ型領域上におけるＳｉＯ₂膜６０の膜厚の差は、前記ＳｉＯ₂膜６０を通常の高温ＣＶＤ（ＨＴＯ）法によって１００ｎｍ堆積させた場合には１ｎｍ程度でわずかであるが、Ｏ₃−ＴＥＯＳを原料とする減圧ＣＶＤ法（４５０Ｔｏｒｒ）で形成した場合には６ｎｍにまで増大し、さらにこれをＯ₃−ＴＥＯＳを原料に常圧ＣＶＤ法（７６０Ｔｏｒｒ）において形成した場合には３１ｎｍに達することがわかる。このように、図６（ｃ）の工程において、ＳｉＯ₂膜６０をＯ₃−ＴＥＯＳを原料としたＣＶＤ法により形成する場合には、Ｏ₃−ＴＥＯＳ雰囲気の圧力が高いほど、堆積する膜の膜厚差はｐ型領域上とｎ型領域上とで大きくなることがわかる。また、ＳｉＯ₂膜をＯ₃−ＴＥＯＳを原料として常圧ＣＶＤにより形成した場合には、Ａｓ注入領域上において堆積速度が通常の高温ＣＶＤ（ＨＴＯ）形成した場合よりも、３５％も減少することがわかる。この結果は、ゲート電極にＡｓをドープすることにより、形成されるＳｉＯ₂膜の膜厚を効果的に減少させることができることを示している。
【００２７】
次に、図７（ｄ）の工程では、シリコン基板５０に略垂直に作用する異方性エッチングがＳｉＯ₂膜６０に対して施され、ゲート電極２Ａの両側壁面上にサイドウオール絶縁膜６０Ａが、またゲート電極２Ｂの両側壁面上にはサイドウオール絶縁膜６０Ｂがそれぞれ形成される。先にも説明したように、ＳｉＯ₂膜６０はｐ型にドープされたゲート電極２Ａ上において、ｎ型にドープされたゲート電極２Ｂ上におけるよりも大きな膜厚を有するため、サイドウオール絶縁膜６０Ａはサイドウオール絶縁膜６０Ｂよりも大きな厚さを有する。なお、この場合のドライエッチングは、圧力を1000ｍＴｏｒｒ、高周波電力を300 Ｗ、ＣＦ₄の流量を40ＳＣＣＭ、ＣＨＦ₃の流量を35ＳＣＣＭ、Ａｒの流量を645 ＳＣＣＭとして、約18秒間実行するのが好ましい。
【００２８】
図７（ｅ）の工程では、ソース／ドレイン領域を形成するｐ型あるいはｎ型の不純物がシリコン基板５０に注入される。
その際、ｐ型不純物をｐ型のゲート電極２Ａ及びサイドウオール絶縁膜６０Ａをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６０Ａの両外側にｐ⁺型拡散領域８が形成される。また、ｎ型不純物をｎ型ゲート電極２Ｂ及びサイドウオール絶縁膜６０Ｂをマスクにイオン注入することにより、シリコン基板５０においてサイドウオール絶縁膜６０Ｂの両外側にｎ⁺型拡散領域９が形成される。その際、サイドウオール絶縁膜６０Ａはサイドウオール絶縁膜６０Ｂよりも厚いため、ｐ⁺型拡散領域８はｎ⁺型拡散領域９よりゲート電極２Ａから離間して形成され、イオン注入工程に引き続いて熱拡散工程を行っても、ホウ素等のｐ型不純物がゲート電極２Ａ直下のチャネル領域に侵入する問題が軽減される。
【００２９】
図８（ｆ）の工程では、図７（ｅ）の構造上に層間絶縁膜としてＳｉＯ₂膜１０がプラズマＣＶＤ法により成膜され、化学機械研磨（ＣＭＰ）によって層間絶縁膜が平坦化される。
図８（ｇ）の工程では、図８（ｆ）の構造におけるＳｉＯ₂膜１０中に、フォトリソグラフィーによってｐ⁺型拡散領域８あるいはｎ⁺型拡散領域９を露出するよう、コンタクトホール１０Ａ〜１０Ｄが開孔される。
【００３０】
さらに、図９（ｈ）の工程では、コンタクトホール１０Ａ〜１０ＤにそれぞれＷ（タングステン）プラグ１１Ａ〜１１Ｄが埋め込まれ、図９（ｉ）の工程において図９（ｈ）の構造上にＡｌ膜が成膜される。そしてこれをフォトリソグラフィーによりパターニングすることによって、Ｗプラグ１１Ａ〜１１Ｄに対応した配線パターン１２Ａ〜１２ＤがＳｉＯ₂膜１０上に形成される。
【００３１】
以上が、本発明の実施の形態１に係る半導体装置の製造方法であるが、以下において、この半導体装置のゲート電極２Ａ_,２Ｂの構造についてさらに説明する。
図１０（ａ）_,( ｂ）は、本発明の実施の形態１に係る半導体装置のゲート電極２Ａ, ２Ｂの構造を示す図であり、このうち図１０（ａ）はｐチャネルＭＯＳトランジスタのゲート電極２Ａ、図１０（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極２Ｂをそれぞれ示すものである。先にも図６（ｃ）において説明したが、ここで図１０（ａ）に示されるｐチャネルＭＯＳトランジスタにおけるゲート電極２Ａ上のサイドウオール絶縁膜６０Ａの厚さは、ｎチャネルＭＯＳトランジスタのゲート電極２Ｂ上のサイドウオール絶縁膜６０Ｂの厚さよりも大きくなる。特に図６（ｃ）の工程でＳｉＯ₂膜６０をＯ₃−ＴＥＯＳを原料とした常圧ＣＶＤにより形成した場合、サイドウオール絶縁膜６０Ａの厚さとサイドウオール絶縁膜６０Ｂの厚さの差は、表１の結果をみると３１％程度に達すると考えられる。このように、ゲート電極２Ａとゲート電極２Ｂとでは、導電型の差異に起因してサイドウオール絶縁膜６０Ａとサイドウオール絶縁膜６０Ｂとで膜厚が大きく異なるが、これに伴って拡散領域間の距離も変化する。先にも表１に関連して説明したが、Ａｓドープされたゲート電極２Ｂ上に形成されるＳｉＯ₂膜６０の厚さは、ゲート電極がドープされない場合よりも著しく減少する。この効果は特に、ＳｉＯ₂膜６０をＯ₃ーＴＥＯＳを原料に使った常圧ＣＶＤ法により形成した場合に非常に顕著に現れる。
【００３２】
換言すると、図１０（ｂ）の構造においては、二つのｎ⁺型拡散領域９間の距離が図１０（ａ）に示された二つのｐ⁺型拡散領域８間の距離よりも非常に小さくなっている。一方、両者の差があまり大きくない方が望ましい場合には、表１に示すように図６（ｃ）のＳｉＯ₂膜６０の堆積工程を減圧環境下で行えばよい。
【００３３】
次に図１１乃至図１３を参照して、ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響について説明する。図１１（ａ），（ｂ）は、ｎ型のゲート電極２Ｂとｎ^-型ＬＤＤ領域５とを備えたｎチャネルＭＯＳトランジスタにおいて形成されるサイドウオール絶縁膜を示す図である。
図１１（ａ）に示されるトランジスタにおいては、サイドウオール絶縁膜６０の他にサイドウオール絶縁膜６０Ｃが形成される。ここでｎ^-型ＬＤＤ領域５の上に堆積するサイドウオール絶縁膜６０の厚さを１とすると、ゲート電極２Ｂの側壁に形成されるサイドウオール絶縁膜６０の厚さもおよそ１となるが、図１１（ａ）に示されるように、この時サイドウオール絶縁膜６０Ｃの断面は縦と横の辺の比が１対１の直角三角形のようになる。
【００３４】
また、図１２（ａ），（ｂ）は、ｐ型のゲート電極２Ａとｎ^-型ＬＤＤ領域５とを備えたｎチャネルＭＯＳトランジスタにおいて形成されるサイドウオール絶縁膜を示す図である。
図１２（ａ）に示されるトランジスタにおいては、サイドウオール絶縁膜６０の他にサイドウオール絶縁膜６０Ｄが形成される。ここでｎ^-型ＬＤＤ領域５の上に堆積するサイドウオール絶縁膜６０の厚さを１とし、ゲート電極２Ａの側壁に形成されるサイドウオール絶縁膜６０の厚さをおよそ２とすると、図１２（ａ）に示されるように、この時サイドウオール絶縁膜６０Ｄの断面は縦と横の辺の比が２対１の直角三角形のようになる。
【００３５】
また、図１３（ａ），（ｂ）は、ｐ型のゲート電極２Ａとｐ^-型ＬＤＤ領域４とを備えたｐチャネルＭＯＳトランジスタにおいて形成されるサイドウオール絶縁膜を示す図である。
図１３（ａ）に示されるトランジスタにおいては、サイドウオール絶縁膜６０の他にサイドウオール絶縁膜６０Ｅが形成される。ここでｐ^-型ＬＤＤ領域４の上に堆積するサイドウオール絶縁膜６０の厚さを２とすると、ゲート電極２Ａの側壁に形成されるサイドウオール絶縁膜６０の厚さもおよそ２となり、図１３（ａ）に示されるように、この時サイドウオール絶縁膜６０Ｅの断面は縦と横の辺の比が２対２の直角三角形のようになる。
【００３６】
以上のような場合において、図１１（ａ），図１２（ａ），図１３（ａ）に示されたトランジスタは同じシリコン基板上に形成されているため、いずれも図１３（ａ）に示されたサイドウオール絶縁膜６０の厚さより少しオーバーエッチングされることになるが、そのようなエッチングがなされた後に生成されたサイドウオール絶縁膜６０Ａ，６０Ｂがそれぞれ図１１（ｂ），図１２（ｂ），図１３（ｂ）に示される。
【００３７】
ここで図１１（ｂ），図１２（ｂ）に示されるように、ＬＤＤ領域がｎ^-型の場合には結果的にサイドウオール絶縁膜６０Ａ，６０Ｂの厚さの増加に寄与しないが、図１３（ｂ）に示されるようにＬＤＤ領域がｐ^-型の場合には結果的にサイドウオール絶縁膜６０Ａの厚さを増加させることになる。なお、ＬＤＤ領域の不純物濃度の相違によってもサイドウオール絶縁膜６０Ａ，６０Ｂの厚さへの寄与の程度が異なり、例えば図１３（ｂ）においてｐ^-型ＬＤＤ領域４の不純物濃度が高ければ結果的にサイドウオール絶縁膜６０Ａの厚さがそれだけ増加することとなる。
【００３８】
以上より、本発明の実施の形態１に係る半導体装置の製造方法によれば、サイドウオール絶縁膜材料として下地依存性の大きい常圧Ｏ３−ＴＥＯＳや低減圧Ｏ３−ＴＥＯＳを用いることにより、例えばｐ型とｎ型のように種類の異なるトランジスタにおいて、厚さの異なるサイドウオール絶縁膜を一工程で形成することができる。
［実施の形態２］
本発明の実施の形態２に係る半導体装置は、上記実施の形態１に係る半導体装置と同様な構成を有し、かつ、同様な方法により製造されるものであるが、ゲート電極の構造が相違するものである。
【００３９】
図１４は、本発明の実施の形態２に係る半導体装置のゲート電極の構造を示す図であり、図１４（ａ）はｐチャネルＭＯＳトランジスタのゲート電極２Ａの構造、図１４（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極２Ｂの構造をそれぞれ示すものである。
図１４（ａ）,(ｂ）に示されるように、本実施の形態２に係る半導体装置のゲート電極２Ａ, ２Ｂのサイドウオール絶縁膜は、その絶縁性を向上させるため、二重サイドウオール構造とされる。具体的には、サイドウオール絶縁膜６０Ａ，６０Ｂの外側にＳｉＮサイドウオール絶縁膜６３が形成される。なお、図１４（ａ）に示されるｐ^-型ＬＤＤ領域４を形成する不純物は、一層目のサイドウオール絶縁膜６０Ａの形成後に注入することもできる。またさらに、このｐ^-型ＬＤＤ領域４の不純物は、二層目を成す窒化膜サイドウオール６３の形成後に注入することもできる。一方、図１４（ｂ）に示されるｎ⁺型拡散層９の不純物は、一層目のサイドウオール絶縁膜６０Ｂの形成後に注入することもできる。またさらに、このｎ⁺型拡散層９の不純物は、二層目を成すＳｉＮサイドウオール絶縁膜６３の形成後に注入することもできる。
【００４０】
図１５は、ＳＡＣ（Self Align Contact）構造を有する本実施の形態２に係る半導体装置の構造を示す図である。ただし、図１５中先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１５を参照すると、本実施の形態２に係る半導体装置では、ＳｉＮサイドウオール絶縁膜６３が、コンタクトホール１０Ａ〜１０Ｄの形成時にエッチングストッパとして作用し、その結果コンタクトホール１０Ａ〜１０Ｄの底部には、ＳｉＮサイドウオール絶縁膜６３により画成された微細な自己整合コンタクトホールが形成される。
【００４１】
図１５に示された構成においては、メモリキャパシタあるいはビット線コンタクトのために深いコンタクトホール１０Ａ〜１０Ｄを形成することが要求され、さらに、ＤＲＡＭとＬＤＤ構造が要求される論理素子、あるいは高速アナログ素子を混載した半導体装置に対して特に有効である。
なお本発明の目的は、さらに上記絶縁膜を、テトラエトキシシランとオゾンを含む酸素の熱分解反応によって形成する半導体装置の製造方法を提供することにより達成され、上記熱分解反応が常圧下で行われる場合と、減圧下で行われる場合が考えられる。
【００４２】
また本発明の目的は、さらに第一のゲート電極はホウ素がドープされたポリシリコンからなり、第二のゲート電極は砒素がドープされたポリシリコンからなる半導体装置の製造方法を提供することにより達成される。
【００４３】
【発明の効果】
上述の如く、本発明によれば高品質な半導体装置の生産効率を簡易な方法により向上させることができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法を説明する図である。
【図２】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図３】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図４】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図５】従来の半導体装置の製造方法をさらに続けて説明する図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を説明する図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法をさらに続けて説明する図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法をさらに続けて説明する図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法をさらに続けて説明する図である。
【図１０】本発明の実施の形態１に係る半導体装置のゲート電極の構造を示す図であり、（ａ）はｐチャネルＭＯＳトランジスタのゲート電極、（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極をそれぞれ示すものである。
【図１１】ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響を説明する第一の図である。
【図１２】ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響を説明する第二の図である。
【図１３】ＬＤＤ領域の不純物の種類や濃度がサイドウオール絶縁膜の形成に与える影響を説明する第三の図である。
【図１４】本発明の実施の形態２に係る半導体装置のゲート電極の構造を示す図であり、（ａ）はｐチャネルＭＯＳトランジスタのゲート電極、（ｂ）はｎチャネルＭＯＳトランジスタのゲート電極をそれぞれ示すものである。
【図１５】ＳＡＣ（Self Align Contact）構造を有する本実施の形態２に係る半導体装置の構造を示す図である。
【符号の説明】
１ゲート酸化膜
２ポリシリコン膜
２ａ, ２Ａ, ２Ｂゲート電極
３ＳｉＮ膜
４ｐ^-型ＬＤＤ領域
５ｎ^-型ＬＤＤ領域
６酸化膜
６Ａ,6Ｂ, ６０Ａ〜６０Ｅサイドウオール絶縁膜
７レジスト膜
８ｐ⁺型拡散層
９ｎ⁺型拡散層
１０, ６０ＳｉＯ₂膜
１０Ａ〜１０Ｄコンタクトホール
１１, １１Ａ〜１１Ｄタングステンプラグ
１２Ａ〜１２Ｄ配線パターン
５０シリコン基板
６３ＳｉＮサイドウオール絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device.Manufacturing methodMore specifically, a p-channel transistor and an n-channel transistor are formed on the same substrate.Manufacturing method of semiconductor deviceIt is about.
[0002]
[Prior art]
In recent semiconductor devices, semiconductor devices having different types of transistors in the same substrate are widely used. However, in general, B used for forming a p-type diffusion layer is used.⁺The diffusion coefficient of As is used to form the n-type diffusion layer.⁺Therefore, the sidewall insulating films (hereinafter also referred to as “sidewall insulating films”) of the gate electrodes of different types of transistors in these semiconductor devices are formed with the same thickness. When the diffusion layer is formed by the self-alignment process, B of the p-type diffusion layer⁺As a result, the channel region is narrowed by being diffused into the channel region immediately below the gate electrode, resulting in a short channel effect, resulting in a problem that required transistor characteristics cannot be obtained.
[0003]
Therefore, when p-channel transistors and n-channel transistors are conventionally formed on one semiconductor substrate, first, a thick sidewall insulating film is formed on the gate electrodes of all the transistors that have been subjected to the LDD (Lightly Doped Drain) implantation process. Form. Then, using the gate electrode having such a thick sidewall insulating film as a self-aligned mask, B⁺To form a p-type diffusion region⁺Was prevented from being diffused directly under the gate electrode. After that, a method of trimming the sidewall insulating film after masking a gate electrode other than the gate electrode whose thickness is desired to be reduced is employed. Further, ion implantation for forming the n-type diffusion region is performed using the gate electrode having the trimmed sidewall insulating film as a self-alignment mask. Hereinafter, this method will be described in detail.
[0004]
1 (a) to 1 (c) and FIGS. 2 (d) to (f), FIGS. 3 (g) to (h) and FIGS. 4 (i) to (j) illustrate a conventional method for manufacturing a semiconductor device. It is a figure to do.
Referring to FIG. 1A, a gate oxide film 1 typically having a thickness of 5 nm is formed on a silicon substrate 50, and a polysilicon film 2 having a thickness of about 180 nm is formed thereon. After that, B is used as a p-type gate impurity.⁺Is acceleration voltage 5 keV, surface density 3 × 10¹⁵cm^-2P as an n-type gate impurity⁺Is acceleration voltage 20 kev, surface density 4 × 10¹⁵cm^-2Is injected into the polysilicon film 2.
[0005]
In the next step of FIG. 1B, a nitride film 3 having a thickness of about 30 nm is formed on the polysilicon film 2 of FIG. 1A, and then

gate electrodes

2A and 2a are formed by photolithography. The After that, the p-type impurity BF is masked with the gate electrode 2a masked.₂ ⁺For example, acceleration voltage 5 keV, surface density 5 × 10¹⁴cm^-2P is self-aligned with the gate electrode 2A after being injected into the silicon substrate 50.^-The n-type impurity As is formed in a state where the type LDD region 4 is formed and the gate electrode 2A is masked by a resist film (not shown).⁺For example, acceleration voltage 10 kev, surface density 5 × 10¹⁴cm^-2In the same manner, n is injected into the silicon substrate 50 and self-aligned with the gate electrode 2a.^-A mold LDD region 5 is formed. The n-type impurity is P⁺But it ’s okay.
[0006]
Next, in the step of FIG. 1C, an oxide film 6 having a uniform thickness of 100 nm typically covers the surface of the silicon substrate 50 and the

gate electrodes

2A, 2a by an HTO (High Temperature Oxidation) process. Formed.
Next, in the step of FIG. 2D, anisotropic etching is performed on the oxide film 6 in a direction substantially perpendicular to the main surface of the silicon substrate 50, and the oxide film 6 is removed from the surface of the silicon substrate 50. By removing,

sidewall insulating films

6A and 6B made of oxide film 6 are formed on the side walls of

gate electrodes

2A and 2a, respectively.
[0007]
Next, in the step of FIG. 2E, the gate electrode 2A of the p-channel transistor whose thickness is desired to be thickened is masked with the resist film 7, and then the side wall insulating film 6B of the gate electrode 2a is subjected to dry etching or the like. Trimming is performed to reduce the thickness of the sidewall insulating film 6B.
Next, in the step of FIG. 2F, the resist film 7 covering the gate electrode 2A of the p-channel transistor is removed, and in the step of FIG. 3G, the p-type or n-type for forming the source / drain regions is formed. Impurities are implanted into the silicon substrate 50.
[0008]
At this time, p-type impurities are ion-implanted using the p-type gate electrode 2A and the sidewall insulating film 6A as a mask, thereby forming p on both sides of the sidewall insulating film 6A in the silicon substrate 50.⁺A mold diffusion region 8 is formed. Further, n-type impurities are ion-implanted using the n-type gate electrode 2a and the sidewall insulating film 6B as a mask, so that n is formed on both sides of the sidewall insulating film 6B in the silicon substrate 50.⁺A mold diffusion region 9 is formed. At this time, since the sidewall insulating film 6A is thicker than the sidewall insulating film 6B, p⁺The mold diffusion region 8 is n⁺Even if a thermal diffusion step is performed subsequent to the ion implantation step, the problem of p-type impurities such as boron entering the channel region immediately below the gate electrode 2A is reduced. The
[0009]
Next, in the process of FIG. 3H, SiO 2 is formed as an interlayer insulating film on the structure of FIG.₂The film 10 is formed by plasma CVD, and the interlayer insulating film is planarized by chemical mechanical polishing (CMP).
Further, in the process of FIG. 4I, SiO in the structure of FIG.₂P in the film 10 by photolithography.⁺Mold diffusion region 8 or n⁺Contact holes 10 A to 10 D are opened so as to expose the mold diffusion region 9.
[0010]
Further, in the step of FIG. 4 (j), W (tungsten) plugs 11A to 11D are embedded in the contact holes 10A to 10D, respectively, and in the step of FIG. 5 (k), an Al film is formed on the structure of FIG. 4 (j). Is deposited. Then, by patterning this by photolithography, the wiring patterns 12A to 12D corresponding to the W plug 11 become SiO 2.₂It is formed on the film 10.
[0011]
On the other hand, in addition to the above method, conventionally, after forming a double side wall insulating film on all transistors, masking the gate electrode other than the gate electrode for which the side wall insulating film is desired to be thinned, There is a method of generating a thinner sidewall insulating film by selectively etching away the sidewall insulating film.
[0012]
However, in the conventional manufacturing method using such etching, there is a problem that the diffusion region and the element isolation region are eroded by the etching and the number of processes is increased. Furthermore, the conventional method using trimming not only increases the number of manufacturing processes, but also has a problem that it is difficult to control etching during trimming. Further, substrate roughening caused by exposing the substrate to a chemical solution for a long time also becomes a problem. On the other hand, in the case of forming a double sidewall insulating film, there is a problem that the number of manufacturing steps is greatly increased.
[0013]
[Problems to be solved by the invention]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. A method for manufacturing a semiconductor device in which sidewall insulating films having different thicknesses are formed by a few manufacturing steps compared to the conventional method, and a semiconductor device manufactured by the method. By providing, it aims at improving the production efficiency of a high quality semiconductor device with a simple method.
[0014]
[Means for Solving the Problems]
The above purpose isSemiconductor having a semiconductor substrate, a first gate electrode constituting a p-channel MOS transistor formed on the semiconductor substrate, and a second gate electrode constituting an n-channel MOS transistor formed on the semiconductor substrate In the method for manufacturing the device, the first and second gate electrodes are formed into p-type and n-type conductivity types, respectively, and a thermal decomposition CVD method using ozone and tetraethoxysilane as raw materials, A step of forming an insulating film having a film thickness in a portion covering the side wall of the first gate electrode larger than a film thickness in a portion covering the side wall of the second gate electrode; and etching back the insulating film. A process for forming a sidewall insulating film on the respective sidewalls of the first and second gate electrodes, wherein the first gate electrode is relatively thicker. The method of manufacturing a semiconductor device characterized by having betsIs achieved by providing
[0017]
Another object of the present invention is to construct a p-channel MOS transistor before the step of forming the insulating film.p-typeForming a first LDD region and forming an n-channel MOS transistor;n-typeThis is achieved by providing a method for manufacturing a semiconductor device, further comprising the step of forming a second LDD region.
[0018]
According to the above means of the present invention, the sidewall insulating films having different thicknesses are formed on the gate electrode according to the conductivity type of the gate electrode, and the sidewall insulating films having different thicknesses are used as masks.⁺Type or p⁺By performing ion implantation for forming the mold diffusion layer, a high-quality semiconductor device can be obtained with fewer manufacturing steps than in the past.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same code | symbol in a figure shows the same or an equivalent part.
[Embodiment 1]
Hereinafter, a method for manufacturing the semiconductor device according to the first embodiment of the present invention will be described. FIGS. 6A to 6C, FIGS. 7D and 7E, FIGS. 8F and 8G, and FIGS. 9H and 9I relate to the first embodiment of the present invention. It is a figure explaining the manufacturing method of a semiconductor device.
[0020]
Referring to FIG. 6A, a gate oxide film 1 typically having a thickness of 5 nm is formed on a silicon substrate 50, and a polysilicon film 2 having a thickness of approximately 180 nm is formed thereon. . After that, the n-channel MOS transistor formation region is shielded by a resist, and then the p-type gate impurity B⁺For example, acceleration voltage 5 kev, surface density 3 × 10¹⁵cm^-2Is injected into the polysilicon film 2. Next, the p-channel MOS transistor formation region is shielded with a resist and then an n-type gate impurity P⁺For example, acceleration voltage 20 kev, surface density 4 × 10¹⁵cm^-2Is injected into the polysilicon film 2.
[0021]
6B, a SiN film 3 having a thickness of about 30 nm is formed on the polysilicon film 2 and then patterned by photolithography to form the gate electrode 2A of the p-channel MOS transistor and the n-channel. A gate electrode 2B of the MOS transistor is formed. After that, p-type impurity BF₂ ⁺For example, acceleration voltage 5 keV, surface density 5 × 10¹⁴cm^-2P is adjacent to the gate electrode 2A.⁺Type LDD region 4 and n-type impurity As⁺For example, acceleration voltage 10 kev, surface density 5 × 10¹⁴cm^-2In the same manner, by injecting into the silicon substrate 50, n adjacent to the gate electrode 2B is obtained.⁺A mold LDD layer 5 is formed. The n-type impurity is P⁺But it ’s okay.
[0022]
In the next step of FIG._Three(Ozone) and TEOS (tetraethoxysilane) as raw materials by thermal decomposition CVD,₂A film 60 is formed on the structure of FIG. In a typical example, the flow rate of TEOS is 1.5 (SLM), the ratio of O2 / O3 is 7.5, O3_concDensity of 115 g / cm^ThreeThe deposition is performed at normal pressure and at a temperature of 400 ° C. Further, a heat treatment at 800 ° C. is performed after the deposition.
[0023]
The difference in the sidewall insulation film thickness due to the difference in the type of gate impurity is, for example, when the thickness of the sidewall insulation film formed on the gate electrode 2A constituting the p-channel MOS transistor is 135 nm. An experiment in which the thickness of the sidewall insulating film formed on the gate electrode 2B constituting the n-channel MOS transistor is 78 nm and the thickness of the sidewall insulating film formed on the non-doped gate electrode is 97 nm. Results were obtained.
[0024]
In addition, SiO₂The film thickness of the film 60 is O during growth._Three-It can also be changed by the pressure of the TEOS atmosphere. The pressure dependence of the film thickness is shown in Table 1 below.
[0025]
[Table 1]

[0026]
The above Table 1 shows that SiO deposited uniformly on a flat Si substrate.₂The film thickness data of the film is shown, and n with As implanted^-This corresponds to the relative film thickness when the thickness of the HTO film deposited on the mold LDD region 5 is 100%. And according to this Table 1, SiO₂It can be seen that the thickness of the film 60 is thicker on the p-type region implanted with boron and thinner on the n-type region implanted with arsenic. Here, SiO on the p-type region₂The film thickness of the film 60 and SiO on the n-type region₂The difference in film thickness of the film 60 is due to the SiO 2₂When the film 60 is deposited to a thickness of 100 nm by a normal high temperature CVD (HTO) method, the thickness is about 1 nm, which is slight._Three-When formed by a low pressure CVD method (450 Torr) using TEOS as a raw material, the thickness increases to 6 nm._ThreeIt can be seen that the film thickness reaches 31 nm when TEOS is used as a raw material in the atmospheric pressure CVD method (760 Torr). Thus, in the process of FIG.₂Membrane 60 is O_Three-When forming by the CVD method using TEOS as a raw material, O_ThreeIt can be seen that the higher the pressure in the -TEOS atmosphere, the greater the difference in film thickness of the deposited film between the p-type region and the n-type region. In addition, SiO₂O membrane_ThreeWhen -TEOS is used as a raw material and is formed by atmospheric pressure CVD, it can be seen that the deposition rate on the As implantation region is reduced by 35% compared to the case where normal high temperature CVD (HTO) is formed. The result is that SiO is formed by doping As to the gate electrode.₂It shows that the film thickness can be effectively reduced.
[0027]
Next, in the step of FIG. 7D, anisotropic etching that acts substantially perpendicularly to the silicon substrate 50 is performed using SiO.₂A sidewall insulating film 60A is formed on both side wall surfaces of the gate electrode 2A, and a sidewall insulating film 60B is formed on both side wall surfaces of the gate electrode 2B. As explained earlier, SiO₂Since the film 60 has a larger film thickness on the p-type doped gate electrode 2A than on the n-type doped gate electrode 2B, the sidewall insulating film 60A has a larger thickness than the sidewall insulating film 60B. Have In this case, the dry etching is performed at a pressure of 1000 mTorr, a high-frequency power of 300 W, CF_FourFlow rate of 40 SCCM, CHF_ThreeIt is preferable that the flow rate is set to 35 SCCM and the flow rate of Ar is set to 645 SCCM for about 18 seconds.
[0028]
In the step of FIG. 7E, p-type or n-type impurities forming source / drain regions are implanted into the silicon substrate 50.
At this time, p-type impurities are ion-implanted using the p-type gate electrode 2A and the sidewall insulating film 60A as a mask, so that p is formed on both sides of the sidewall insulating film 60A in the silicon substrate 50.⁺A mold diffusion region 8 is formed. Further, n-type impurities are ion-implanted using the n-type gate electrode 2B and the sidewall insulating film 60B as a mask, so that n is formed on both sides of the sidewall insulating film 60B in the silicon substrate 50.⁺A mold diffusion region 9 is formed. At this time, since the sidewall insulating film 60A is thicker than the sidewall insulating film 60B, p⁺The mold diffusion region 8 is n⁺Even if a thermal diffusion step is performed subsequent to the ion implantation step, the problem of p-type impurities such as boron entering the channel region immediately below the gate electrode 2A is reduced. The
[0029]
In the step of FIG. 8F, SiO 2 is formed as an interlayer insulating film on the structure of FIG.₂The film 10 is formed by plasma CVD, and the interlayer insulating film is planarized by chemical mechanical polishing (CMP).
In the step of FIG. 8G, SiO in the structure of FIG.₂P in the film 10 by photolithography.⁺Mold diffusion region 8 or n⁺Contact holes 10 A to 10 D are opened so as to expose the mold diffusion region 9.
[0030]
Further, in the process of FIG. 9H, W (tungsten) plugs 11A to 11D are buried in the contact holes 10A to 10D, respectively, and in the process of FIG. 9I, an Al film is formed on the structure of FIG. A film is formed. Then, by patterning this by photolithography, the wiring patterns 12A to 12D corresponding to the W plugs 11A to 11D become SiO.₂It is formed on the film 10.
[0031]
The above is the manufacturing method of the semiconductor device according to the first embodiment of the present invention. Hereinafter, the gate electrode 2A of this semiconductor device will be described._,The structure of 2B will be further described.
FIG. 10 (a)_,FIG. 10B is a diagram showing the structure of the

gate electrodes

2A and 2B of the semiconductor device according to the first embodiment of the present invention. FIG. 10A shows the gate electrode 2A of the p-channel MOS transistor and FIG. b) shows the gate electrode 2B of the n-channel MOS transistor, respectively. As described above with reference to FIG. 6C, the thickness of the sidewall insulating film 60A on the gate electrode 2A in the p-channel MOS transistor shown in FIG. 10A depends on the gate electrode of the n-channel MOS transistor. It becomes larger than the thickness of the sidewall insulating film 60B on 2B. Especially in the process of FIG.₂Membrane 60 is O_ThreeWhen formed by atmospheric pressure CVD using TEOS as a raw material, the difference between the thickness of the sidewall insulating film 60A and the thickness of the sidewall insulating film 60B is considered to reach about 31% according to the results of Table 1. As described above, the gate insulating film 60A and the sidewall insulating film 60B are greatly different in film thickness due to the difference in conductivity type between the gate electrode 2A and the gate electrode 2B. The distance also changes. As described above with reference to Table 1, the SiO formed on the As-doped gate electrode 2B.₂The thickness of the film 60 is significantly reduced than when the gate electrode is not doped. This effect is especially evident in SiO₂Membrane 60 is O_Three-It appears very remarkably when it is formed by atmospheric pressure CVD method using TEOS as a raw material.
[0032]
In other words, in the structure of FIG.⁺The distance between the mold diffusion regions 9 is two ps shown in FIG.⁺It is much smaller than the distance between the mold diffusion regions 8. On the other hand, when it is desirable that the difference between the two is not so large, as shown in Table 1, the SiO 2 in FIG.₂The deposition process of the film 60 may be performed under a reduced pressure environment.
[0033]
Next, with reference to FIG. 11 to FIG. 13, the influence of the type and concentration of impurities in the LDD region on the formation of the sidewall insulating film will be described. 11A and 11B show an n-type gate electrode 2B and n^-4 is a view showing a sidewall insulating film formed in an n-channel MOS transistor having a type LDD region 5. FIG.
In the transistor shown in FIG. 11A, a sidewall insulating film 60 C is formed in addition to the sidewall insulating film 60. Where n^-When the thickness of the sidewall insulating film 60 deposited on the type LDD region 5 is 1, the thickness of the sidewall insulating film 60 formed on the side wall of the gate electrode 2B is also approximately 1, but FIG. At this time, the cross section of the sidewall insulating film 60C becomes a right triangle having a ratio of vertical to horizontal sides of 1: 1.
[0034]
12A and 12B show the p-type gate electrode 2A and n^-4 is a view showing a sidewall insulating film formed in an n-channel MOS transistor having a type LDD region 5. FIG.
In the transistor shown in FIG. 12A, a sidewall insulating film 60 D is formed in addition to the sidewall insulating film 60. Where n^-Assuming that the thickness of the sidewall insulating film 60 deposited on the type LDD region 5 is 1, and the thickness of the sidewall insulating film 60 formed on the side wall of the gate electrode 2A is approximately 2, FIG. As shown in the drawing, the cross section of the sidewall insulating film 60D is like a right triangle having a ratio of vertical to horizontal sides of 2: 1.
[0035]
FIGS. 13A and 13B show p-type gate electrodes 2A and p.^-4 is a view showing a sidewall insulating film formed in a p-channel MOS transistor provided with a type LDD region 4. FIG.
In the transistor illustrated in FIG. 13A, a sidewall insulating film 60 E is formed in addition to the sidewall insulating film 60. Where p^-If the thickness of the sidewall insulating film 60 deposited on the type LDD region 4 is 2, the thickness of the sidewall insulating film 60 formed on the side wall of the gate electrode 2A is also approximately 2, as shown in FIG. At this time, the cross-section of the sidewall insulating film 60E becomes a right triangle having a ratio of vertical and horizontal sides of 2 to 2.
[0036]
In the above case, since the transistors shown in FIGS. 11A, 12A, and 13A are formed on the same silicon substrate, all are shown in FIG. 13A. The

sidewall insulating films

60A and 60B generated after such etching is slightly over-etched than the thickness of the etched sidewall insulating film 60, respectively, as shown in FIGS. ), As shown in FIG.
[0037]
Here, as shown in FIGS. 11B and 12B, the LDD region is n^-In the case of the mold, as a result, it does not contribute to the increase in the thickness of the

sidewall insulating films

60A and 60B. However, as shown in FIG.^-In the case of the mold, as a result, the thickness of the sidewall insulating film 60A is increased. Note that the degree of contribution to the thickness of the

sidewall insulating films

60A and 60B varies depending on the difference in the impurity concentration of the LDD region. For example, in FIG.^-If the impurity concentration of the type LDD region 4 is high, as a result, the thickness of the sidewall insulating film 60A increases accordingly.
[0038]
From the above, according to the method for manufacturing a semiconductor device according to the first embodiment of the present invention, by using atmospheric pressure O3-TEOS or reduced pressure O3-TEOS having a large base dependency as the sidewall insulating film material, for example, p In different types of transistors such as n-type and n-type, sidewall insulating films having different thicknesses can be formed in one step.
[Embodiment 2]
The semiconductor device according to the second embodiment of the present invention has the same configuration as the semiconductor device according to the first embodiment and is manufactured by the same method, but the structure of the gate electrode is different. To do.
[0039]
14A and 14B are diagrams showing the structure of the gate electrode of the semiconductor device according to the second embodiment of the present invention. FIG. 14A shows the structure of the gate electrode 2A of the p-channel MOS transistor, and FIG. This shows the structure of the gate electrode 2B of the channel MOS transistor.
As shown in FIGS. 14A and 14B, the sidewall insulating films of the

gate electrodes

2A and 2B of the semiconductor device according to the second embodiment have a double sidewall structure in order to improve the insulating property. It is said. Specifically, the SiN sidewall insulating film 63 is formed outside the

sidewall insulating films

60A and 60B. Note that p shown in FIG.^-The impurity forming the type LDD region 4 can also be implanted after the formation of the first sidewall insulating film 60A. Furthermore, this p^-The impurities in the type LDD region 4 can also be implanted after the formation of the nitride film sidewall 63 constituting the second layer. On the other hand, n shown in FIG.⁺The impurity of the mold diffusion layer 9 can be implanted after the formation of the first sidewall insulating film 60B. Furthermore, this n⁺The impurities in the mold diffusion layer 9 can be implanted after the formation of the second SiN sidewall insulating film 63.
[0040]
FIG. 15 is a diagram showing a structure of a semiconductor device according to the second embodiment having a SAC (Self Align Contact) structure. However, portions corresponding to the portions described above in FIG. 15 are denoted by the same reference numerals, and description thereof is omitted.
Referring to FIG. 15, in the semiconductor device according to the second embodiment, SiN sidewall insulating film 63 acts as an etching stopper when forming contact holes 10A to 10D, and as a result, at the bottom of contact holes 10A to 10D A fine self-aligned contact hole defined by the SiN sidewall insulating film 63 is formed.
[0041]
In the configuration shown in FIG. 15, it is required to form deep contact holes 10A to 10D for a memory capacitor or bit line contact, and a logic element or a high-speed analog element that requires a DRAM and LDD structure. This is particularly effective for a semiconductor device in which is embedded.
The object of the present invention is further achieved by providing a method of manufacturing a semiconductor device in which the insulating film is formed by a thermal decomposition reaction of oxygen containing tetraethoxysilane and ozone, and the thermal decomposition reaction is performed under normal pressure. And the case where it is performed under reduced pressure.
[0042]
The object of the present invention is further achieved by providing a method of manufacturing a semiconductor device in which the first gate electrode is made of polysilicon doped with boron and the second gate electrode is made of polysilicon doped with arsenic. Is done.
[0043]
【The invention's effect】
As described above, according to the present invention, the production efficiency of a high-quality semiconductor device can be improved by a simple method.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a conventional method for manufacturing a semiconductor device.
FIG. 2 is a diagram for further explaining the conventional method of manufacturing a semiconductor device.
FIG. 3 is a diagram for further explaining the conventional method of manufacturing a semiconductor device.
FIG. 4 is a diagram for further explaining the conventional method of manufacturing a semiconductor device.
FIG. 5 is a diagram for further explaining the conventional method of manufacturing a semiconductor device.
6 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention; FIG.
7 is a diagram for further explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention; FIG.
8 is a diagram for further explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention; FIG.
FIG. 9 is a diagram for further explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention;
10A and 10B are diagrams showing the structure of a gate electrode of the semiconductor device according to the first embodiment of the present invention, where FIG. 10A shows a gate electrode of a p-channel MOS transistor, and FIG. 10B shows a gate electrode of an n-channel MOS transistor. Each is shown.
FIG. 11 is a first diagram for explaining the influence of the type and concentration of impurities in an LDD region on the formation of a sidewall insulating film.
FIG. 12 is a second diagram for explaining the influence of the type and concentration of impurities in the LDD region on the formation of the sidewall insulating film.
FIG. 13 is a third diagram for explaining the influence of the type and concentration of impurities in the LDD region on the formation of the sidewall insulating film.
14A and 14B are diagrams showing a structure of a gate electrode of a semiconductor device according to a second embodiment of the present invention, where FIG. 14A shows a gate electrode of a p-channel MOS transistor, and FIG. 14B shows a gate electrode of an n-channel MOS transistor. Each is shown.
15 is a diagram showing a structure of a semiconductor device according to the second embodiment having a SAC (Self Align Contact) structure; FIG.
[Explanation of symbols]
1 Gate oxide film
2 Polysilicon film
2a, 2A, 2B gate electrode
3 SiN film
4 p^-Type LDD region
5 n^-Type LDD region
6 Oxide film
6A, 6B, 60A-60E Side wall insulation film
7 resist film
8 p⁺Mold diffusion layer
9 n⁺Mold diffusion layer
10, 60 SiO₂film
10A-10D contact hole
11, 11A-11D Tungsten plug
12A-12D wiring pattern
50 Silicon substrate
63 SiN sidewall insulating film

Claims

Semiconductor having a semiconductor substrate, a first gate electrode constituting a p-channel MOS transistor formed on the semiconductor substrate, and a second gate electrode constituting an n-channel MOS transistor formed on the semiconductor substrate In a method of manufacturing a device,
Forming the first and second gate electrodes in p-type and n-type conductivity types, respectively;
Using the thermal decomposition CVD method using ozone and tetraethoxysilane as raw materials, the film thickness in the part covering the side wall of the first gate electrode is thicker than the film thickness in the part covering the side wall of the second gate electrode. Forming a first insulating film;
By etching back said first insulating film, said each of the side walls of the first and second gate electrodes, the first first side wall insulating the relatively thickness direction of the gate electrode is thicker in A method of manufacturing a semiconductor device, comprising: forming a film.

Before the step of forming the first insulating film,
Forming a p-type first LDD region constituting the p-channel MOS transistor;
The method of manufacturing a semiconductor device according to claim 1, further comprising: forming an n-type second LDD region constituting the n-channel MOS transistor.

3. The method of manufacturing a semiconductor device according to claim 1 , further comprising a step of forming a second sidewall insulating film made of a second insulating film on the first sidewall insulating film.