JP3996859B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に関し、特に多層配線構造を有する半導体装置およびその製造方法に関する。
【０００２】
従来より、半導体装置を微細化することにより、スケーリング則に沿った動作速度の高速化が図られている。一方、最近の半導体集積回路装置では、個々の半導体装置間を配線するのに一般に多層配線構造が使用されるが、かかる多層配線構造では、半導体装置が非常に微細化された場合、多層配線構造中の配線パターンが近接しすぎ、配線パターン間の寄生容量による配線遅延の問題が生じる。
【０００３】
そこで、従来より、前記多層配線構造中における配線遅延の問題を解決すべく、多層配線構造中で層間絶縁膜を構成する絶縁膜に、従来より使われているＳｉＯ２ 系の絶縁膜の代わりに炭化水素系の有機絶縁膜を使い、また配線パターンに、従来より使われているＡｌの代わりにＣｕを使うことが研究されている。かかる有機絶縁膜は誘電率が約２．５であるが、この値は従来のＳｉＯ２ 層間絶縁膜より４０％も低い。また、配線パターンにＣｕを使う場合、従来より使われていたドライエッチング工程によるパターニングが非常に困難であるため、Ｃｕ配線パターンはダマシン法により形成する必要がある。
【０００４】
【従来の技術】
図１（Ａ），（Ｂ）は、従来の有機絶縁膜を層間絶縁膜に使った多層配線構造を有する半導体装置の製造工程を示す図である。
【０００５】
図１（Ａ）を参照するに、半導体装置を構成する拡散領域等（図示せず）が形成されている基板１１上には、炭化水素系の有機絶縁材料、例えばダウケミカル社製のＳｉＬＫ（商品名）がスピンコーティングにより形成され、さらにそれをパターニングすることにより、前記基板１１上に、配線パターンを収容する溝を含む層間絶縁膜１２を形成する。さらに、前記層間絶縁膜１２上にＴｉＮ膜１３をスパッタリングにより略一様な厚さに形成し、さらに前記ＴｉＮ膜１３上にスパッタリングを行うことにより、前記層間絶縁膜１２上にＣｕ層１４を、前記層間絶縁膜１２中の溝を埋めるように形成する。さらに、図１（Ｂ）の工程で、前記Ｃｕ層１４を化学機械研磨（ＣＭＰ）法により研磨することにより、前記層間絶縁膜１２上に残留するＣｕ層が除去され、図１（Ｂ）に示す、前記層間絶縁膜１２中の溝がＣｕパターン１４Ａにより埋められた、いわゆるダマシン構造を有する多層配線構造が、前記基板１１上に得られる。
【０００６】
かかる図１（Ａ），（Ｂ）に示した構成の多層配線構造の形成においては、前記ＣＭＰ工程の際に前記有機層間絶縁膜１２が研磨されてしまい、その結果、図１（Ｂ）に示すように、前記Ｃｕパターン１４Ａを設計通りの寸法に形成することが困難である。
【０００７】
これに対し、従来より、前記有機層間絶縁膜１２の表面上にＳｉＯ２ 膜１２ＡをＣＶＤ法等により形成し、かかるＳｉＯ２ 膜１２Ａをストッパとして前記ＣＭＰ工程を実行することが提案されている。例えば前記Ｃｕ層１４をＡｌ２ Ｏ３ を主体とするスラリを使って研磨する場合、前記ＳｉＯ２ 膜は実質的に研磨されないので、図１（Ｃ）に示すように、前記Ｃｕパターン１４Ａおよび層間絶縁膜１２の厚さを設計値通りに制御することができる。
【０００８】
【発明が解決しようとする課題】
しかし、図１（Ｃ）の工程により多層配線構造を形成する場合、図２（Ａ）〜（Ｄ）に示すように特に下層の配線パターンの幅が広い場合に、かかる下層配線パターンに生じるディッシングの結果、上層の配線パターンに短絡が生じる危険がある。ただし、図２（Ａ）〜（Ｄ）中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０００９】
図２（Ａ）を参照するに、前記Ｃｕ層１４は、前記有機層間絶縁膜１２中に形成された溝１２Ｇを埋めるように形成されているが、図１（Ｃ）の工程に対応する図２（Ｂ）の工程においてＣＭＰを行うことにより、前記溝１２Ｇを埋めるＣｕパターン１４Ａには、溝１２Ｇの幅が広いため、ある程度のディッシングが生じることが避けられない。そこで、このような、配線パターン１４Ａにディッシングが生じている構造上に図２（Ｃ）の工程において層間絶縁膜１５を形成すると、前記層間絶縁膜１５上にも前記配線パターン１４Ａのディッシングに対応した凹部１５Ａが形成される。
【００１０】
そこで、図２（Ｄ）の工程において前記層間絶縁膜１５上にさらに有機層間絶縁膜１６を形成し、前記有機層間絶縁膜中に、前記パターン１４Ａに対応して溝１６Ａ，１６Ｂを形成し、前記溝１６Ａ，１６ＢをＣｕ層１８により埋め、さらに前記層間絶縁膜１６上のＣｕ層１８をＣＭＰ法により研磨・除去することにより、前記溝１６Ａ，１６Ｂを埋める、幅の狭い配線パターン１８Ａ，１８Ｂが得られる。
【００１１】
しかし、図２（Ｄ）の状態では、前記層間絶縁膜１６の下の層間絶縁膜１５が前記配線パターン１４Ａのディッシングに対応してくぼんでいるため前記溝１８Ａ，１８Ｂの底部の位置も対応して深くなり、その結果、前記溝１８Ａと１８Ｂとの間にＣｕ層よりなる架橋部１８Ｃが残ってしまう。換言すると、図２（Ｄ）の構造では配線パターン１８Ａと１８Ｂとが短絡してしまう。
【００１２】
そこで、本発明は上記の課題を解決した新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００１３】
本発明のその他の課題は、有機層間絶縁膜中に形成された溝を導体パターンで埋めたダマシン多層配線構造を有する半導体装置において、ディッシングを生じている下側配線パターン上に重なって形成される別の配線パターンの短絡を解消した半導体装置、およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は上記の課題を、
請求項１に記載したように、
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を埋めるように導体層を形成する工程と、
前記導体層のうち、前記層間絶縁膜を覆う部分を化学機械研磨により除去し、前記配線溝を埋める導体パターンを形成する工程と、を含む半導体装置の製造方法において、
前記導体パターンを覆うように、前記層間絶縁膜上に液体状原料を用いたスピンコーティングにより絶縁膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法により、または
請求項２に記載したように、
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を埋めるように導体層を形成する工程と、
前記導体層のうち、前記層間絶縁膜を覆う部分を化学機械研磨により除去し、前記配線溝を埋める導体パターンを形成する工程とを含む半導体装置の製造方法において、
前記導体パターンを覆うように、前記層間絶縁膜上に別の層間絶縁膜を形成する工程と、
さらに前記別の層間絶縁膜を化学機械研磨により平坦化する工程とを含むことを特徴とする半導体装置の製造方法により、または
請求項３に記載したように、
基板と、
前記基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜中に形成された第１の凹部と、
前記第１の凹部を埋め、表面にくぼみを有する第１の導体パターンと、
前記第１の層間絶縁膜上に、前記第１の導体パターンを覆うように形成された、平坦化主面を有する第２の層間絶縁膜と、
前記第２の層間絶縁膜中に形成された第２の凹部と、
前記第２の凹部を埋める第２の導体パターンとよりなることを特徴とする半導体装置により、または
請求項４に記載したように、
前記第２の層間絶縁膜は有機絶縁膜よりなることを特徴とする請求項３記載の半導体装置により、または
請求項５に記載したように、
前記第２の層間絶縁膜は、平坦な主面を有する有機絶縁膜よりなる第１の膜と、前記第１の膜上に形成された第２の膜とよりなることを特徴とする請求項３記載の半導体装置により、または
請求項６に記載したように、
前記第１の層間絶縁膜中に形成された第１の導体パターンは第１の方向に延在し、前記第２の層間絶縁膜中に形成された第２の導体パターンは前記第１の方向とは異なる第２の方向に延在することを特徴とする請求項３〜５のうち、いずれか一項記載の半導体装置により、または
請求項７に記載したように、
前記第１の層間絶縁膜中に形成された第１の導体パターンは第１の方向に延在し、前記第２の層間絶縁膜中に形成された第２の導体パターンも、前記第１の方向に延在することを特徴とする請求項３〜５のうち、いずれか一項記載の半導体装置により、または
請求項８に記載したように、
前記第２の層間絶縁膜は、平坦な主面を有する無機絶縁膜よりなることを特徴とする請求項３記載の半導体装置により、解決する。
［作用］
本発明の特徴によれば、ダマシン構造を有する多層配線構造において、下層の配線パターンに発生するディッシング、およびディッシングに伴う上層の配線パターンの短絡の問題が、かかるディッシングを生じている下層配線パターン上に平坦化層間絶縁膜を形成し、前記上層の配線パターンをかかる平坦化層間絶縁膜上に形成することにより、解消される。かかる平坦化層間絶縁膜の形成は、例えば液体状の有機層間絶縁膜を塗布する、あるいは形成された層間絶縁膜の表面を化学機械研磨により平坦化する等により実行できる。
【００１５】
本発明ではまた、有機ＳＯＧ膜を研磨ストッパとして形成する。かかる有機ＳＯＧが金属層の化学機械研磨の際に有効な研磨ストッパとして作用することは、本発明の発明者が、本発明の基礎となる研究において初めて発見したものである。
【００１６】
以下の表１は、前記有機ＳＯＧ膜を含む様々な絶縁膜に対して、様々な研磨剤を使って化学機械研磨を行った場合の研磨速度を示す。ただし、表１中、「Ｃｕ研磨条件」とあるのはＣｕ層に最適な研磨を行った場合で、研磨剤としてＡｌ２Ｏ３ を、また酸化剤としてＨ２ Ｏ２ を使い、回転数を６０ｒｐｍに、また圧力を４．０ｐｓｉに設定して研磨を行った場合に対応する。同様に、「Ａｌ研磨条件」とあるのはＡｌ層に最適な研磨を行った場合で、研磨剤としてＡｌ２ Ｏ３ を、また酸化剤としてＨ２ Ｏ２ を使い、回転数を５０ｒｐｍに、さらに圧力を５．０ｐｓｉに設定して研磨を行った場合を、また「Ｗ研磨条件」とあるのはＷ層に最適な研磨を行った場合で、研磨剤としてＡｌ２ Ｏ３ を、また酸化剤として硝酸鉄を使い、回転数を６０ｒｐｍに、さらに圧力を５．０ｐｓｉに設定して研磨を行った場合を示す。
【００１７】
【表１】

Figure 0003996859
表１よりわかるように、いずれの研磨条件においても有機ＳＯＧ膜の研磨速度はせいぜい１０〜１３／ｍｉｎ程度で、他の酸化膜例えばプラズマＳｉＯ２ 膜あるいはプラズマＳｉＮ膜の研磨速度とは桁違いに小さいことがわかる。また、有機ＳＯＧ膜を研磨した場合、プラズマＳｉＯ２ 膜の研磨で発生しやすいスクラッチもほとんど見られないことが確認された。
【００１８】
【発明の実施の形態】
［第１実施例］
図３（Ａ）〜（Ｃ），図４（Ｄ）〜（Ｆ），図５（Ｇ）〜（Ｉ），図６（Ｊ），（Ｋ）および図７（Ｌ）〜（Ｎ）は、本発明の第１実施例による半導体装置の製造工程を示す。
【００１９】
図３（Ａ）を参照するに、ＭＯＳＦＥＴ等の活性素子が形成されたＳｉ基板２１上にＳｉＯ２ 膜２２をプラズマＣＶＤ法により、例えば３００ｎｍの厚さに堆積し、さらに前記ＳｉＯ２ 膜２２上にＳｉＮ膜２３を約５０ｎｍの厚さに堆積する。
【００２０】
次に、図３（Ｂ）の工程において、前記ＳｉＮ膜２３上に典型的にはアライドシグナル社製のＦＬＡＲＥ２．０（商品名）等の芳香族系ポリマー、あるいはダウケミカル社製のＳｉＬＫ（商品名）等の炭化水素系ポリマーよりなる有機層間絶縁膜２４を、典型的には４００ｎｍの厚さにスピンコーティングにより形成し、さらに前記有機層間絶縁膜２４上に有機ＳＯＧ膜２５を、スピンコーティングにより約５０ｎｍの厚さに形成する。図３（Ｂ）の工程では、前記層間絶縁膜２４およびＳＯＧ膜２５を形成した後、４００°ＣのＮ２ 雰囲気中で約１時間熱処理し、前記膜２４および２５を硬化させる。通常のＳｉＯ２ 膜が４．１程度の誘電率を有するのに対し、前記有機層間絶縁膜は２．８程度の非常に低い誘電率を有する。また、前記有機ＳＯＧ膜２５も３．０程度の非常に低い誘電率を有する。
【００２１】
次に、図３（Ｃ）の工程において、図３（Ｂ）の構造上にレジスト膜２６Ａを形成し、これを露光・現像して、前記有機層間絶縁膜２４中に形成される導体パターンに対応したレジスト開口部２６Ｂを形成し、さらに図４（Ｄ）の工程で、前記レジスト膜２６Ａをマスクに、前記有機ＳＯＧ膜２５および有機層間絶縁膜２４をプラズマエッチングによりそれぞれエッチングし、前記有機層間絶縁膜２４中に多数の溝２４Ａを形成する。その際、前記有機ＳＯＧ膜２５のエッチングにはＣＦ４ とＡｒの混合ガスを使い、また前記有機層間絶縁膜２４のエッチングにはＯ２ を使う。前記有機層間絶縁膜２４のエッチングではＯ２ を使うため、前記レジスト膜２６Ａは層間絶縁膜２４のエッチングの際に除去されてしまうが、前記有機ＳＯＧ膜２５はＯ２ プラズマを使ったエッチングに対して耐性を有するため、前記有機ＳＯＧ膜２５は層間絶縁膜２４のエッチングの際にエッチングマスクとして作用する。
【００２２】
さらに、図４（Ｅ）の工程において、図４（Ｄ）の構造上にＴｉＮ膜２６をスパッタリングにより典型的には５０ｎｍの厚さに形成し、さらに前記ＴｉＮ膜２６上にＣｕ層２７をスパッタリングにより、約８００ｎｍの厚さに形成する。
【００２３】
さらに、図４（Ｆ）の工程で、前記図４（Ｅ）の構造をＨ２ 中、４００°Ｃで約５分間熱処理し、前記Ｃｕ層２７をリフローさせる。リフローの結果、前記Ｃｕ層２７は前記溝２４Ａを完全に充填する。
【００２４】
次に、図５（Ｇ）の工程で、前記Ｃｕ層２７のうち、前記有機ＳＯＧ膜２５よりも上の部分をＡｌ２ Ｏ３ をスラリとした化学機械研磨により、研磨・除去する。前記Ｃｕ層２７の化学機械研磨は、例えば酸化剤としてＨ２ Ｏ２ を使い、回転数を６０ｒｐｍに設定し、また圧力を４．０ｐｓｉに設定して行う。その結果、先に表１で説明したように、前記有機ＳＯＧ膜２５はほとんど研磨されず、研磨は図５（Ｇ）に示すように、前記有機ＳＯＧ膜２５が露出した時点で実質的に停止する。換言すると、前記有機ＳＯＧ膜２５は化学機械研磨工程に対して有効な研磨ストッパとなる。図５（Ｇ）の工程において、前記導体パターン２７Ａは、前記有機層間絶縁膜２４およびその上の有機ＳＯＧ膜２５中に埋設したダマシン構造の配線パターンを形成する。
【００２５】
次に、図５（Ｈ）の工程で、図５（Ｇ）の構造上に前記有機層間絶縁膜２４と同じ組成の有機層間絶縁膜２８をスピンコーティングにより典型的には１００ｎｍの厚さに形成し、さらに４００°Ｃで約１時間、Ｎ２ 雰囲気中での熱処理により硬化させた後、前記層間絶縁膜２８上にＳｉＯ２ 膜２９をプラズマＣＶＤ法により、典型的には５００ｎｍの厚さに堆積する。ただし、前記ＳｉＯ２ 膜２９は、例えば前記有機ＳＯＧ膜により形成してもよい。
【００２６】
さらに、図５（Ｉ）の工程において、前記ＳｉＯ２ 膜２９上にレジスト膜３０を形成し、さらにこれを露光・現像して開口部３０Ａを形成した後、図６（Ｊ）の工程で前記レジスト膜３０をマスクに前記ＳｉＯ２ 膜２９およびその下の有機層間絶縁膜２８をプラズマエッチングによりパターニングし、前記導体パターン２７Ａに対応したコンタクトホール２９Ａを前記ＳｉＯ２ 膜２９中に形成する。図６（Ｊ）の工程では、前記ＳｉＯ２ 膜２９中に前記開口部２９Ａを形成するのにＣＦ４ とＣＨ2 Ｆ2 混合ガスとＡｒの混合ガスをエッチングガスとして使い、一方前記有機層間絶縁膜２８をプラズマエッチングするのにはＯ２ とＡｒ混合ガスをエッチングガスとして使う。前記有機層間絶縁膜２８をエッチングする際には前記レジスト膜３０はエッチングガスにより除去されるが、前記ＳｉＯ２ 膜２９中に形成された前記開口部２９Ａがエッチングマスクの働きをなす。
【００２７】
さらに図６（Ｋ）の工程において図６（Ｊ）の構造上に前記コンタクトホール２９Ａの形状に沿ってＴｉＮ膜３１をスパッタリングにより約５０ｎｍの厚さに堆積し、さらに前記ＴｉＮ膜３１を電極にＣｕ層３２をスパッタリングにより、典型的には１０００ｎｍの厚さに形成する。
【００２８】
さらに図７（Ｌ）の工程で前記図６（Ｋ）の構造をＨ２ 中、４００°Ｃで約５分間熱処理することにより、前記Ｃｕ層３２がリフローし、さらに図７（Ｍ）の工程において、前記Ｃｕ層３２のうち、前記ＳｉＯ２ 膜２９上にある部分を化学機械研磨により除去し、前記コンタクトホール２９Ａを埋める導体プラグ３２Ａを形成する。さらに、図７（Ｍ）の構造上に、図３（Ａ）〜図５（Ｇ）の工程を繰り返すことにより、図７（Ｎ）に示す有機ＳＯＧ膜３４で覆われた有機層間絶縁膜３３中に形成されたダマシン構造を有する導体パターン３３Ａが形成される。
【００２９】
図８は、図７（Ｎ）の多層配線構造における配線の寄生容量を、配線間隔を変化させながら測定した結果を、前記有機ＳＯＧ膜２５あるいは３４のかわりに通常のプラズマＣＶＤ−ＳｉＯ2 膜を使った場合と比較対照しながら示す。ただし、図８中、○は前記有機ＳＯＧ膜を使った場合を、また●は前記プラズマＣＶＤ−ＳｉＯ2 膜を使った場合を示す。ただし、いずれの場合も配線幅は０．４μｍとしている。
【００３０】
図８を参照するに、配線間隔が０．７μｍ以上では両者の差は小さいが、配線間隔が短くなるにつれて、本発明の構成の多層配線構造の方が優れた結果を示すことがわかる。
［第２実施例］
先にも図２（Ａ）〜（Ｄ）で説明したように、従来のダマシン構造を有する多層配線構造では、下層配線パターンの幅が広い場合、かかる下層配線パターンにはディッシングが生じやすいが、かかるディッシングが生じた場合、上層の配線パターンに短絡が生じて半導体装置の製造歩留まりが低下する問題があった。
【００３１】
以下、上記ディッシングの問題を解決した、本発明の第２実施例による半導体装置の製造方法を、図９（Ａ）〜（Ｃ），図１０（Ｄ）〜（Ｆ），図１１（Ｇ）〜（Ｉ），図１２（Ｊ）〜（Ｋ）および図１３（Ｌ）〜（Ｍ）を参照しながら説明する。
【００３２】
図９（Ａ）を参照するに、ＭＯＳＦＥＴ等の活性素子（図示せず）が形成されたＳｉ基板上にはＳｉＯ２ 膜４２がプラズマＣＶＤ法により約２００ｎｍの厚さに形成され、さらに前記ＳｉＯ２ 膜４２上にはアライドシグナル社製ＦＬＡＲＥ２．０（商品名）等の芳香族ポリマー、あるいはダウケミカル社製ＳｉＬＫ等の炭化水素系ポリマーよりなる有機層間絶縁膜４３が約４００ｎｍの厚さに、スピンコーティングにより形成される。先にも説明したように、かかる有機層間絶縁膜４３は約２．８程度の非常に低い誘電率を有し、高速半導体装置の層間絶縁膜として好適である。図９（Ａ）の構造では、さらに前記有機層間絶縁膜４３上に有機ＳＯＧよりなる研磨ストッパ膜４４を、スピンコーティングにより、典型的には５０ｎｍの厚さに形成する。また、前記有機ＳＯＧ膜の代わりに、前記研磨ストッパ膜４４を厚さが約１００ｎｍのプラズマＣＶＤ−ＳｉＯ２ 膜により形成してもよい。
【００３３】
次に、図９（Ｂ）の工程において、図９（Ａ）の構造上に開口部４５Ｂを有するレジストパターン４５Ａを形成し、さらに図９（Ｃ）の工程で前記レジストパターン４５をマスクに、前記研磨ストッパ膜４４を前記開口部４５Ａに対応して、ＣＦ４ とＣＨ２ Ｆ２ とＡｒの混合ガスを使ったプラズマエッチング工程によりエッチングし、前記研磨ストッパ膜４４中に開口部４４Ａを形成する。
【００３４】
次に、図１０（Ｄ）の工程においてエッチングガスをＯ２ とＡｒの混合ガスに切り替え、前記研磨ストッパ膜４４をマスクに前記有機層間絶縁膜４３をプラズマエッチングし、前記有機層間絶縁膜４３中に前記開口部４４Ａに対応した開口部４３Ａを、前記ＳｉＯ２ 膜４２が露出されるように形成する。また、前記Ｏ２ ガスを使った有機層間絶縁膜４３のプラズマエッチングの際に前記レジストパターン４５も除去される。
【００３５】
さらに、図１０（Ｅ）の工程において、図１０（Ｄ）の構造上にＴｉＮ等の高融点金属化合物膜４５をスパッタリングにより約５０ｎｍの厚さに堆積し、さらに前記高融点金属化合物膜４５上にＣｕ層４６を約８００ｎｍの厚さにスパッタリングにより堆積する。
【００３６】
次に、図１０（Ｆ）の工程において図１０（Ｅ）の構造を約４００°ＣのＨ２雰囲気中、約０．１Ｔｏｒｒの圧力下で約５分間熱処理することにより前記Ｃｕ層４６をリフローさせ、さらに図１１（Ｇ）の工程においてＡｌ２ Ｏ３ をスラリとする化学機械研磨を行い、前記研磨ストッパ層４４上のＣｕ層部分を研磨・除去する。先に表１で説明したように、かかるＣｕ層４６の化学機械研磨は、前記研磨ストッパ層４４として有機ＳＯＧを使った場合に、図１１（Ｇ）に示す研磨ストッパ層４４が露出した状態で非常に高い選択性を持って停止させることができる。また、通常のプラズマＣＶＤ−ＳｉＯ２ 膜を前記研磨ストッパ層４４として使っても、図１１（Ｇ）の状態で研磨を効果的に停止させることができる。かかるＣｕ層４６の化学機械研磨の結果、前記開口部４３Ａを埋める、いわゆるダマシン構造のＣｕパターン４６Ａが形成される。先にも図２（Ｂ）で説明したように、このようにして形成されたＣｕパターン４６Ａでは、特にパターン４６Ａの幅が広い場合、その表面４６Ｂに顕著なディッシングが生じる。
【００３７】
次に、図１１（Ｈ）の工程において、本実施例では図１１（Ｇ）の構造上に別の有機層間絶縁膜４７を、スピンコーティングにより約２００ｎｍの厚さに形成し、さらに図１１（Ｉ）の工程において前記有機層間絶縁膜４７上にプラズマＣＶＤ法により、厚さが約５００ｎｍのＳｉＯ２ 層間絶縁膜４８を形成する。前記有機層間絶縁膜４７としては、先に層間絶縁膜４３を形成するのに使った芳香族系ポリマーあるいは炭化水素系ポリマーを使うことができる。層間絶縁膜４７は液体状原料のスピンコーティングにより形成されるため、前記配線パターン４６Ａの表面４６Ｂにディッシングが生じていても、平坦化された表面を形成する。また、これに伴い、前記層間絶縁膜４７上に形成される層間絶縁膜４８も平坦化した表面を有する。
【００３８】
次に、図１２（Ｊ）の工程において、前記層間絶縁膜４８およびその下の層間絶縁膜４７を貫通して、前記導体パターン４６Ａの表面４６Ｂを露出するコンタクトホール４８Ａが形成され、さらに図１２（Ｋ）の工程で図１２（Ｊ）の構造上にＴｉＮ等の高融点金属化合物膜４９が約５０ｎｍの厚さに形成され、さらにその上にＣｕ層５０がスパッタリングにより、約８００ｎｍの厚さに堆積される。前記コンタクトホール４８Ａの形成は、前記ＳｉＯ２ 膜４８をＣＦ４ ，ＣＨ２ Ｆ２ とＡｒの混合ガスを使ったプラズマエッチングによりエッチングし、次にその下の有機層間絶縁膜４７をＯ２ とＡｒの混合ガスプラズマによりエッチングすることにより実行される。
【００３９】
前記Ｃｕ層５０は、次に図１３（Ｌ）の工程で、約４００°ＣのＨ２ 雰囲気中で約０．１Ｔｏｒｒの圧力下、約５分間熱処理することによりリフローされ、さらに図１３（Ｍ）の工程において前記ＳｉＯ２ 層間絶縁膜４８より上のＣｕ層５０を化学機械研磨することにより、前記コンタクトホール４８Ａを埋めるＣｕプラグ５０Ａが形成される。
【００４０】
さらに、図１３（Ｍ）の構造上に、先に説明した図３（Ａ）〜５（Ｇ）と同様な工程を繰り返すことにより、図１３（Ｎ）に示す、有機層間絶縁膜５１中に導体パターン５４Ａを埋設したダマシン構造の多層配線構造が得られる。図１３（Ｎ）の構造では、前記有機層間絶縁膜５１は、有機ＳＯＧあるいはプラズマＣＶＤ−ＳｉＯ２ よりなる研磨ストッパ層５２を担持している。また、図１３（Ｎ）の構造を形成するに当たり、図１３（Ｍ）の構造上に図９（Ａ）〜図１１（Ｇ）の工程を行ってもよい。図１３（Ｎ）の構造において、ダマシン導体パターン５４Ａは導体プラグ５０Ａを介して下側の導体パターン４６Ａにコンタクトする。
【００４１】
本実施例では、前記導体パターン５４Ａが平坦化された層間絶縁膜４８上に形成されるため、かりに前記下側導体パターン４６Ａの表面４６Ｂに顕著なディッシングが存在しても、導体パターン５４Ａどうしが短絡する等の問題は生じない。
【００４２】
また、本実施例において、前記導体パターン５４Ａは下側導体パターン４６Ａと同一方向に延在しても、また他の方向、例えば直交する方向に延在してもよい。
［第３実施例］
図１４（Ａ）〜（Ｃ），図１５（Ｄ）〜（Ｅ），図１６（Ｆ）〜（Ｇ）および図１７（Ｈ）は、本発明の第３実施例による半導体装置の製造工程を示す。
【００４３】
図１４（Ａ）を参照するに、図１４（Ａ）の工程は図１１（Ｇ）の工程に対応しており、ＭＯＳＦＥＴ等の活性素子が形成されたＳｉ基板６１上にＳｉＯ２ 膜６２を介して有機層間絶縁膜６３が形成される。前記有機層間絶縁膜６３上には有機ＳＯＧあるいはプラズマＣＶＤ−ＳｉＯ２ 等よりなる研磨ストッパ膜６４が形成されており、研磨ストッパ膜６４および前記有機層間絶縁膜６３中に形成された溝中に、ＴｉＮ等の高融点金属膜６５を介してダマシン構造のＣｕパターン６６Ａが、Ｃｕ層の堆積および化学機械研磨により、先の実施例と同様に形成される。前記化学機械研磨の結果、前記Ｃｕパターン６６Ａの表面６６Ｂにはディッシングが生じる。
【００４４】
次に、図１４（Ｂ）の工程で、図１４（Ａ）の構造上にＳｉＮ膜６７をプラズマＣＶＤ法により約５０ｎｍの厚さに形成し、さらに前記ＳｉＮ膜６７上にプラズマＣＶＤ法により、ＳｉＯ２ 層間絶縁膜６８を約１０００ｎｍの厚さに堆積する。図１４（Ｂ）の工程において、前記ＳｉＮ膜６７はＣｕパターン６６ＡからＣｕが前記ＳｉＯ２ 層間絶縁膜６８に拡散するのを阻止する拡散障壁として作用する。
【００４５】
次に、図１４（Ｃ）の工程で、図１４（Ｂ）の前記ＳｉＯ２ 層間絶縁膜６８を、シリカをスラリとしたＣＭＰ工程により、平坦化する。さらに図１５（Ｄ）の工程において、前記層間絶縁膜６８にＣＦ４ とＣＨ２ Ｆ２ とＡｒとの混合ガスをエッチングガスとしたプラズマエッチング工程を行い、前記層間絶縁膜６８およびその下のＳｉＮ膜６７を貫通して前記導体パターン６６Ａの表面６６Ｂを露出するコンタクトホール６８Ａを形成する。
【００４６】
さらに、図１５（Ｅ）の工程で、図１５（Ｄ）の構造上にＴｉＮ膜等の高融点金属膜６９をスパッタリングにより約５０ｎｍの厚さに堆積し、続いてＣｕ層７０をスパッタリングにより、約８００ｎｍの厚さに堆積する。
【００４７】
次に、図１６（Ｆ）の工程において、図１５（Ｄ）の構造を、約０．１ＴｏｒｒのＨ２ 雰囲気中、約４００°Ｃで約５分間の熱処理を行うことにより前記Ｃｕ層７０をリフローさせ、さらに図１６（Ｇ）の工程において前記Ｃｕ層７０をＡｌ２ Ｏ３ をスラリとした化学機械研磨工程により前記ＳｉＯ２ 層間絶縁膜６８上から除去する。前記Ｃｕ層７０の化学機械研磨工程は、前記ＳｉＯ２ 層間絶縁膜６８が露出した時点で研磨の選択性により、自動的に停止する。前記化学機械研磨の結果、前記ＳｉＯ２ 層間絶縁膜６８は、下側の導体パターン６６Ａにディッシングが生じているにもかかわらず、平坦な主面を有する。
【００４８】
さらに、図１７（Ｈ）の工程において、前記ＳｉＯ２ 層間絶縁膜６８上において先に説明した図３（Ａ）〜図５（Ｇ）の工程を実行することにより、有機層間絶縁膜７１中の溝に保持されたダマシン構造の導体パターン７３Ａを有する多層配線構造が得られる。前記有機層間絶縁膜７１上には、有機ＳＯＧ膜あるいはプラズマＣＶＤ−ＳｉＯ２ 膜よりなる研磨ストッパ膜７２が形成されているのがわかる。
【００４９】
本実施例においても、前記上側導体パターン７３Ａが相互に短絡する問題は、前記下側導体パターン６６Ａにディッシングが生じていても、前記層間絶縁膜６８を平坦化することにより、効果的に回避される。
【００５０】
図１８は、先に説明した本発明の第２実施例および第３実施例により半導体装置を製造した場合の歩留まりを、同じ半導体装置を図２（Ａ）〜（Ｄ）に説明した従来の方法により製造した場合と比較して示す図である。
【００５１】
図１８を参照するに、本発明の構成を採用することにより、従来は４０〜５０％に過ぎなかった歩留まりが、ほぼ１００％まで向上することがわかる。また、従来見られていた歩留まりが配線幅の減少と共に低下する傾向が、本発明では見られなくなっている。
【００５２】
また、本実施例において、前記導体パターン７３Ａは下側導体パターン６６Ａと同一方向に延在しても、また他の方向、例えば直交する方向に延在してもよい。
【００５３】
以上に説明した本発明の実施例において、前記導体層２７、３２あるいは４６、５０は、スパッタリング以外にも、電解めっきや無電解めっき、あるいはＣＶＤ法により形成してもよい。また、前記導体層としては、Ｃｕ以外にＡｌ等を使うことも可能である。
【００５４】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨内において様々な変形・変更が可能である。
【００５５】
【発明の効果】
請求項１〜９記載の本発明の特徴によれば、ダマシン構造を有する多層配線構造において、下層配線パターンにディッシングが生じていても、前記下層配線パターンを覆う層間絶縁膜を平坦化することにより、上層の配線パターン相互間に生じる短絡の問題を解消することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は従来のダマシン構造を有する多層配線構造の形成工程を示す図である。
【図２】従来のダマシン構造を有する多層配線構造において生じていた問題点を説明する図である。
【図３】（Ａ）〜（Ｃ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その１）である。
【図４】（Ｄ）〜（Ｆ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その２）である。
【図５】（Ｇ）〜（Ｉ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その３）である。
【図６】（Ｊ）〜（Ｋ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その４）である。
【図７】（Ｌ）〜（Ｎ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その５）である。
【図８】本発明の第１実施例による多層配線構造における配線容量を、従来の多層配線構造と比較して示す図である。
【図９】（Ａ）〜（Ｃ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その１）である。
【図１０】（Ｄ）〜（Ｆ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その２）である。
【図１１】（Ｇ）〜（Ｉ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その３）である。
【図１２】（Ｊ）〜（Ｋ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その４）である。
【図１３】（Ｌ）〜（Ｎ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その５）である。
【図１４】（Ａ）〜（Ｃ）は、本発明の第３実施例による半導体装置の製造工程を示す図（その１）である。
【図１５】（Ｄ）〜（Ｅ）は、本発明の第３実施例による半導体装置の製造工程を示す図（その２）である。
【図１６】（Ｆ）〜（Ｇ）は、本発明の第３実施例による半導体装置の製造工程を示す図（その３）である。
【図１７】（Ｈ）は、本発明の第３実施例による半導体装置の製造工程を示す図（その４）である。
【図１８】本発明の第２および第３実施例の効果を説明する図である。
【符号の説明】
１１，２１，４１，６１ 基板
１２，２４，２８，３３，４３，４７，５１，６３，６８，７１ 有機層間絶縁膜
１２Ａ 研磨ストッパ膜
１３ 高融点金属化合物膜
１４ Ｃｕ層
１４Ａ Ｃｕパターン
１５ 層間絶縁膜
１５Ａ 凹部
２２，２９，４２，４８，６２ ＳｉＯ２ 膜
２３，６７ ＳｉＮ膜
２４Ａ，４３Ａ 溝
２５，３４ 有機ＳＯＧ膜
２６，３１，４５，４９，５３，６５，６９ ＴｉＮ膜
２６Ａ，３０，４５Ａ レジスト膜
２６Ｂ，３０Ａ，４５Ｂ レジスト開口部
２７，３２，４６，５０，７０ Ｃｕ層
２７Ａ，３３Ａ，４６Ａ，５４Ａ，６６Ａ，７３Ａ Ｃｕパターン
２９Ａ，４８Ａ，６８Ａ コンタクトホール
３２Ａ，５０Ａ，７０Ａ Ｃｕプラグ
４４，５２，７２ 研磨ストッパ層
４４Ａ 研磨ストッパ層開口部
４６Ｂ，６６Ｂ Ｃｕパターン表面[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to semiconductor devices, and more particularly to a semiconductor device having a multilayer wiring structure and a method for manufacturing the same.
[0002]
Conventionally, by miniaturizing a semiconductor device, the operation speed has been increased in accordance with the scaling law. On the other hand, in recent semiconductor integrated circuit devices, a multilayer wiring structure is generally used for wiring between individual semiconductor devices. In such a multilayer wiring structure, when the semiconductor device is very miniaturized, the multilayer wiring structure is used. The wiring patterns inside are too close, causing a problem of wiring delay due to parasitic capacitance between the wiring patterns.
[0003]
Therefore, conventionally, in order to solve the problem of wiring delay in the multilayer wiring structure, the insulating film constituting the interlayer insulating film in the multilayer wiring structure is carbonized instead of the conventionally used SiO2 type insulating film. Research has been conducted on the use of hydrogen-based organic insulating films and the use of Cu in the wiring pattern instead of conventionally used Al. Such an organic insulating film has a dielectric constant of about 2.5, which is 40% lower than that of a conventional SiO2 interlayer insulating film. Further, when Cu is used for the wiring pattern, it is very difficult to perform patterning by a dry etching process that has been conventionally used, and therefore the Cu wiring pattern needs to be formed by a damascene method.
[0004]
[Prior art]
1A and 1B are diagrams showing a manufacturing process of a semiconductor device having a multilayer wiring structure using a conventional organic insulating film as an interlayer insulating film.
[0005]
Referring to FIG. 1A, a hydrocarbon organic insulating material such as SiLK (manufactured by Dow Chemical Co., Ltd.) is formed on a substrate 11 on which a diffusion region (not shown) constituting a semiconductor device is formed. (Trade name) is formed by spin coating and further patterned to form an interlayer insulating film 12 including a groove for accommodating a wiring pattern on the substrate 11. Further, a TiN film 13 is formed on the interlayer insulating film 12 to a substantially uniform thickness by sputtering, and further, the Cu layer 14 is formed on the interlayer insulating film 12 by performing sputtering on the TiN film 13. It is formed so as to fill the trench in the interlayer insulating film 12. Further, in the step of FIG. 1B, the Cu layer 14 is polished by a chemical mechanical polishing (CMP) method, whereby the Cu layer remaining on the interlayer insulating film 12 is removed, and FIG. A multilayer wiring structure having a so-called damascene structure in which a groove in the interlayer insulating film 12 is filled with a Cu pattern 14 </ b> A is obtained on the substrate 11.
[0006]
In the formation of the multilayer wiring structure having the structure shown in FIGS. 1A and 1B, the organic interlayer insulating film 12 is polished during the CMP process, and as a result, the structure shown in FIG. As shown, it is difficult to form the Cu pattern 14A with the designed dimensions.
[0007]
On the other hand, conventionally, it has been proposed to form a SiO2 film 12A on the surface of the organic interlayer insulating film 12 by a CVD method or the like, and execute the CMP process using the SiO2 film 12A as a stopper. For example, when the Cu layer 14 is polished using a slurry mainly composed of Al2O3, the SiO2 film is not substantially polished. Therefore, as shown in FIG. 1C, the Cu pattern 14A and the interlayer insulating film 12 are polished. Can be controlled as designed.
[0008]
[Problems to be solved by the invention]
However, when the multilayer wiring structure is formed by the process of FIG. 1C, the dishing that occurs in the lower wiring pattern particularly when the width of the lower wiring pattern is wide as shown in FIGS. As a result, there is a risk that a short circuit may occur in the upper wiring pattern. However, in FIGS. 2A to 2D, the same reference numerals are given to the portions described above, and the description thereof is omitted.
[0009]
Referring to FIG. 2A, the Cu layer 14 is formed so as to fill the groove 12G formed in the organic interlayer insulating film 12, but corresponds to the step of FIG. By performing CMP in the step 2 (B), the Cu pattern 14A filling the groove 12G has a wide width of the groove 12G, and thus it is inevitable that dishing will occur to some extent. Therefore, if the interlayer insulating film 15 is formed in the step of FIG. 2C on the structure in which the wiring pattern 14A is dished, the dishing of the wiring pattern 14A can be handled also on the interlayer insulating film 15. A recessed portion 15A is formed.
[0010]
2D, an organic interlayer insulating film 16 is further formed on the interlayer insulating film 15, and grooves 16A and 16B corresponding to the pattern 14A are formed in the organic interlayer insulating film. The trenches 16A and 16B are filled with a Cu layer 18, and the Cu layer 18 on the interlayer insulating film 16 is polished and removed by a CMP method to fill the trenches 16A and 16B. Is obtained.
[0011]
However, in the state of FIG. 2D, since the interlayer insulating film 15 under the interlayer insulating film 16 is depressed corresponding to the dishing of the wiring pattern 14A, the positions of the bottoms of the grooves 18A and 18B also correspond. As a result, a bridge portion 18C made of a Cu layer remains between the grooves 18A and 18B. In other words, in the structure of FIG. 2D, the wiring patterns 18A and 18B are short-circuited.
[0012]
Accordingly, it is a general object of the present invention to provide a new and useful semiconductor device that solves the above-described problems and a method for manufacturing the same.
[0013]
Another problem of the present invention is that a semiconductor device having a damascene multilayer wiring structure in which a groove formed in an organic interlayer insulating film is filled with a conductor pattern is formed to overlap with a lower wiring pattern causing dishing. Another object of the present invention is to provide a semiconductor device in which a short circuit of another wiring pattern is eliminated, and a manufacturing method thereof.
[0014]
[Means for Solving the Problems]
  The present invention solves the above problems.
  As described in claim 1,
  Forming an interlayer insulating film on the substrate;
  Forming a wiring trench in the interlayer insulating film;
  Forming a conductor layer so as to fill the wiring groove;
  A step of removing a portion of the conductor layer that covers the interlayer insulating film by chemical mechanical polishing, and forming a conductor pattern that fills the wiring groove.
  A method of manufacturing a semiconductor device, further comprising a step of forming an insulating film on the interlayer insulating film by spin coating using a liquid raw material so as to cover the conductor pattern; or
  As described in claim 2,
  Forming an interlayer insulating film on the substrate;
  Forming a wiring trench in the interlayer insulating film;
  Forming a conductor layer so as to fill the wiring groove;
  In the method of manufacturing a semiconductor device, including a step of removing a portion of the conductor layer covering the interlayer insulating film by chemical mechanical polishing and forming a conductor pattern filling the wiring groove,
  Forming another interlayer insulating film on the interlayer insulating film so as to cover the conductor pattern;
  A step of planarizing the other interlayer insulating film by chemical mechanical polishing, or a method of manufacturing a semiconductor device, or
  As described in claim 3,
  A substrate,
  A first interlayer insulating film formed on the substrate;
  A first recess formed in the first interlayer insulating film;
  A first conductor pattern filling the first recess and having a depression on the surface;
  A second interlayer insulating film having a planarized main surface formed on the first interlayer insulating film so as to cover the first conductor pattern;
  A second recess formed in the second interlayer insulating film;
  A semiconductor device comprising: a second conductor pattern filling the second recess; or
  As described in claim 4,
  The semiconductor device according to claim 3, wherein the second interlayer insulating film is made of an organic insulating film, or
  As described in claim 5,
  The second interlayer insulating film includes a first film made of an organic insulating film having a flat main surface and a second film formed on the first film. According to the semiconductor device described in 3,Is
  ContractClaim6As described in
  The first conductor pattern formed in the first interlayer insulating film extends in the first direction, and the second conductor pattern formed in the second interlayer insulating film is in the first direction. Extending in a second direction different from5Or a semiconductor device according to any one of
  Claim7As described in
  The first conductor pattern formed in the first interlayer insulating film extends in the first direction, and the second conductor pattern formed in the second interlayer insulating film is also the first conductor pattern. 3. extending in a direction5Or a semiconductor device according to any one of
  Claim8As described in
  4. The semiconductor device according to claim 3, wherein the second interlayer insulating film is made of an inorganic insulating film having a flat main surface.
[Action]
  According to a feature of the present invention, in a multilayer wiring structure having a damascene structure, the problem of dishing that occurs in the lower wiring pattern and the short circuit of the upper wiring pattern that accompanies the dishing may be caused by This is solved by forming a planarization interlayer insulating film on the planarization layer and forming the upper wiring pattern on the planarization interlayer insulating film. The planarization interlayer insulating film can be formed, for example, by applying a liquid organic interlayer insulating film or planarizing the surface of the formed interlayer insulating film by chemical mechanical polishing.
[0015]
In the present invention, an organic SOG film is also formed as a polishing stopper. The inventors of the present invention have discovered for the first time in the research underlying the present invention that such organic SOG acts as an effective polishing stopper during chemical mechanical polishing of a metal layer.
[0016]
Table 1 below shows polishing rates when chemical mechanical polishing is performed on various insulating films including the organic SOG film using various abrasives. However, in Table 1, “Cu polishing condition” refers to the case where the Cu layer is optimally polished, using Al 2 O 3 as the polishing agent, H 2 O 2 as the oxidizing agent, rotating at 60 rpm, and pressure Corresponds to the case where the polishing is performed with 4.0 psi set to 4.0 psi. Similarly, “Al polishing condition” means that the Al layer is optimally polished. Al2 O3 is used as the polishing agent, H2 O2 is used as the oxidizing agent, the rotation speed is 50 rpm, and the pressure is 5 When polishing is performed at 0.0 psi, and “W polishing conditions” are those when polishing is optimal for the W layer, using Al 2 O 3 as the polishing agent and iron nitrate as the oxidizing agent. This shows a case where polishing was performed with the rotation speed set to 60 rpm and the pressure set to 5.0 psi.
[0017]
[Table 1]
Figure 0003996859
As can be seen from Table 1, the polishing rate of the organic SOG film is at most about 10 to 13 / min under any polishing condition, and is significantly smaller than the polishing rate of other oxide films such as a plasma SiO2 film or a plasma SiN film. I understand that. In addition, when the organic SOG film was polished, it was confirmed that almost no scratches that are likely to occur in the polishing of the plasma SiO2 film were observed.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
[First embodiment]
3 (A) to (C), FIGS. 4 (D) to (F), FIGS. 5 (G) to (I), FIGS. 6 (J) and (K), and FIGS. 7 (L) to (N) The manufacturing process of the semiconductor device by 1st Example of this invention is shown.
[0019]
Referring to FIG. 3A, a SiO2 film 22 is deposited to a thickness of, for example, 300 nm on a Si substrate 21 on which an active element such as a MOSFET is formed by plasma CVD, and further SiN is deposited on the SiO2 film 22. Film 23 is deposited to a thickness of about 50 nm.
[0020]
Next, in the step of FIG. 3B, typically, an aromatic polymer such as FLARE 2.0 (trade name) manufactured by Allied Signal, or SiLK (product manufactured by Dow Chemical Co., Ltd.) is formed on the SiN film 23. The organic interlayer insulating film 24 made of a hydrocarbon-based polymer such as No. 1) is typically formed by spin coating to a thickness of 400 nm, and the organic SOG film 25 is further formed on the organic interlayer insulating film 24 by spin coating. It is formed to a thickness of about 50 nm. In the step of FIG. 3B, after the interlayer insulating film 24 and the SOG film 25 are formed, the films 24 and 25 are cured by heat treatment in a N 2 atmosphere at 400 ° C. for about 1 hour. While the ordinary SiO2 film has a dielectric constant of about 4.1, the organic interlayer insulating film has a very low dielectric constant of about 2.8. The organic SOG film 25 also has a very low dielectric constant of about 3.0.
[0021]
Next, in the step of FIG. 3C, a resist film 26A is formed on the structure of FIG. 3B, and this is exposed and developed to form a conductor pattern formed in the organic interlayer insulating film 24. A corresponding resist opening 26B is formed, and the organic SOG film 25 and the organic interlayer insulating film 24 are respectively etched by plasma etching using the resist film 26A as a mask in the step of FIG. A large number of grooves 24 </ b> A are formed in the insulating film 24. At this time, a mixed gas of CF 4 and Ar is used for etching the organic SOG film 25, and O 2 is used for etching the organic interlayer insulating film 24. Since the etching of the organic interlayer insulating film 24 uses O2, the resist film 26A is removed during the etching of the interlayer insulating film 24. However, the organic SOG film 25 is resistant to etching using O2 plasma. Therefore, the organic SOG film 25 functions as an etching mask when the interlayer insulating film 24 is etched.
[0022]
4E, a TiN film 26 is typically formed to a thickness of 50 nm on the structure of FIG. 4D by sputtering, and a Cu layer 27 is sputtered on the TiN film 26. To a thickness of about 800 nm.
[0023]
Further, in the step of FIG. 4F, the structure of FIG. 4E is heat-treated in H 2 at 400 ° C. for about 5 minutes to reflow the Cu layer 27. As a result of the reflow, the Cu layer 27 completely fills the groove 24A.
[0024]
Next, in the step of FIG. 5G, a portion of the Cu layer 27 above the organic SOG film 25 is polished and removed by chemical mechanical polishing using Al 2 O 3 as a slurry. The chemical mechanical polishing of the Cu layer 27 is performed, for example, using H 2 O 2 as an oxidizing agent, setting the rotation speed to 60 rpm, and setting the pressure to 4.0 psi. As a result, as described in Table 1, the organic SOG film 25 is hardly polished, and the polishing is substantially stopped when the organic SOG film 25 is exposed as shown in FIG. To do. In other words, the organic SOG film 25 becomes an effective polishing stopper for the chemical mechanical polishing process. In the step of FIG. 5G, the conductor pattern 27A forms a damascene wiring pattern embedded in the organic interlayer insulating film 24 and the organic SOG film 25 thereon.
[0025]
Next, in the step of FIG. 5H, an organic interlayer insulating film 28 having the same composition as the organic interlayer insulating film 24 is formed on the structure of FIG. 5G by spin coating to a thickness of typically 100 nm. Further, after being hardened by heat treatment in an N 2 atmosphere at 400 ° C. for about 1 hour, a SiO 2 film 29 is deposited on the interlayer insulating film 28 to a thickness of typically 500 nm by plasma CVD. . However, the SiO2 film 29 may be formed by the organic SOG film, for example.
[0026]
Further, in the step of FIG. 5I, a resist film 30 is formed on the SiO2 film 29, and this is exposed and developed to form an opening 30A. Then, in the step of FIG. Using the film 30 as a mask, the SiO2 film 29 and the underlying organic interlayer insulating film 28 are patterned by plasma etching, and contact holes 29A corresponding to the conductor pattern 27A are formed in the SiO2 film 29. In the step of FIG. 6J, a mixed gas of CF4, CH2 F2 and Ar is used as an etching gas to form the opening 29A in the SiO2 film 29, while the organic interlayer insulating film 28 is plasma-processed. For etching, a mixed gas of O 2 and Ar is used as an etching gas. When the organic interlayer insulating film 28 is etched, the resist film 30 is removed by an etching gas, but the opening 29A formed in the SiO2 film 29 serves as an etching mask.
[0027]
6K, a TiN film 31 is deposited on the structure of FIG. 6J along the shape of the contact hole 29A by sputtering to a thickness of about 50 nm, and the TiN film 31 is used as an electrode. The Cu layer 32 is typically formed to a thickness of 1000 nm by sputtering.
[0028]
Furthermore, the Cu layer 32 is reflowed by heat-treating the structure of FIG. 6K in H2 at 400 ° C. for about 5 minutes in the process of FIG. 7L, and further in the process of FIG. A portion of the Cu layer 32 on the SiO2 film 29 is removed by chemical mechanical polishing to form a conductor plug 32A filling the contact hole 29A. Further, by repeating the steps of FIGS. 3A to 5G on the structure of FIG. 7M, the organic interlayer insulating film 33 covered with the organic SOG film 34 shown in FIG. A conductor pattern 33A having a damascene structure formed therein is formed.
[0029]
FIG. 8 shows the result of measuring the parasitic capacitance of the wiring in the multilayer wiring structure of FIG. 7 (N) while changing the wiring interval, using a normal plasma CVD-SiO2 film instead of the organic SOG film 25 or 34. This is shown in comparison with the case. In FIG. 8, ◯ indicates the case where the organic SOG film is used, and ● indicates the case where the plasma CVD-SiO2 film is used. However, in any case, the wiring width is 0.4 μm.
[0030]
Referring to FIG. 8, it can be seen that when the wiring interval is 0.7 μm or more, the difference between the two is small.
[Second Embodiment]
As described above with reference to FIGS. 2A to 2D, in the multilayer wiring structure having the conventional damascene structure, when the lower wiring pattern is wide, dishing is likely to occur in the lower wiring pattern. When such dishing occurs, there is a problem that a short circuit occurs in the upper wiring pattern and the manufacturing yield of the semiconductor device decreases.
[0031]
Hereinafter, a method of manufacturing a semiconductor device according to the second embodiment of the present invention that solves the above-described dishing problem will be described with reference to FIGS. This will be described with reference to (I), FIGS. 12 (J) to (K) and FIGS. 13 (L) to (M).
[0032]
Referring to FIG. 9A, a SiO2 film 42 is formed to a thickness of about 200 nm by a plasma CVD method on a Si substrate on which an active element (not shown) such as a MOSFET is formed. Further, the SiO2 film An organic interlayer insulating film 43 made of an aromatic polymer such as FLARE 2.0 (trade name) manufactured by Allied Signal or a hydrocarbon-based polymer such as SiLK manufactured by Dow Chemical Co. is spin coated to a thickness of about 400 nm. It is formed by. As described above, the organic interlayer insulating film 43 has a very low dielectric constant of about 2.8 and is suitable as an interlayer insulating film of a high-speed semiconductor device. In the structure of FIG. 9A, a polishing stopper film 44 made of organic SOG is further formed on the organic interlayer insulating film 43 to a thickness of typically 50 nm by spin coating. Further, instead of the organic SOG film, the polishing stopper film 44 may be formed of a plasma CVD-SiO2 film having a thickness of about 100 nm.
[0033]
Next, in the step of FIG. 9B, a resist pattern 45A having an opening 45B is formed on the structure of FIG. 9A, and in the step of FIG. 9C, the resist pattern 45 is used as a mask. The polishing stopper film 44 is etched by a plasma etching process using a mixed gas of CF 4, CH 2 F 2, and Ar corresponding to the opening 45 A to form the opening 44 A in the polishing stopper film 44.
[0034]
Next, in the step of FIG. 10D, the etching gas is switched to a mixed gas of O 2 and Ar, and the organic interlayer insulating film 43 is plasma etched using the polishing stopper film 44 as a mask. An opening 43A corresponding to the opening 44A is formed so that the SiO2 film 42 is exposed. The resist pattern 45 is also removed during the plasma etching of the organic interlayer insulating film 43 using the O2 gas.
[0035]
Further, in the step of FIG. 10E, a refractory metal compound film 45 such as TiN is deposited on the structure of FIG. 10D by sputtering to a thickness of about 50 nm, and further on the refractory metal compound film 45. A Cu layer 46 is deposited by sputtering to a thickness of about 800 nm.
[0036]
Next, in the step of FIG. 10F, the Cu layer 46 is reflowed by heat-treating the structure of FIG. 10E in a H 2 atmosphere at about 400 ° C. under a pressure of about 0.1 Torr for about 5 minutes. Further, in the step of FIG. 11G, chemical mechanical polishing using Al 2 O 3 as a slurry is performed, and the Cu layer portion on the polishing stopper layer 44 is polished and removed. As described above in Table 1, the chemical mechanical polishing of the Cu layer 46 is performed in a state where the polishing stopper layer 44 shown in FIG. 11G is exposed when organic SOG is used as the polishing stopper layer 44. Can be stopped with very high selectivity. Even if a normal plasma CVD-SiO2 film is used as the polishing stopper layer 44, the polishing can be effectively stopped in the state of FIG. As a result of the chemical mechanical polishing of the Cu layer 46, a so-called damascene Cu pattern 46A is formed to fill the opening 43A. As described above with reference to FIG. 2B, in the Cu pattern 46A formed in this way, remarkable dishing occurs on the surface 46B particularly when the width of the pattern 46A is wide.
[0037]
Next, in the step of FIG. 11H, in this embodiment, another organic interlayer insulating film 47 is formed on the structure of FIG. 11G by spin coating to a thickness of about 200 nm. In step I), a SiO2 interlayer insulating film 48 having a thickness of about 500 nm is formed on the organic interlayer insulating film 47 by plasma CVD. As the organic interlayer insulating film 47, the aromatic polymer or hydrocarbon polymer used to form the interlayer insulating film 43 previously can be used. Since the interlayer insulating film 47 is formed by spin coating of a liquid raw material, even if dishing occurs on the surface 46B of the wiring pattern 46A, a flattened surface is formed. Accordingly, the interlayer insulating film 48 formed on the interlayer insulating film 47 also has a planarized surface.
[0038]
Next, in the step of FIG. 12J, a contact hole 48A is formed through the interlayer insulating film 48 and the underlying interlayer insulating film 47 to expose the surface 46B of the conductor pattern 46A. In the step (K), a refractory metal compound film 49 such as TiN is formed to a thickness of about 50 nm on the structure of FIG. 12J, and a Cu layer 50 is further sputtered thereon to a thickness of about 800 nm. It is deposited on. The contact hole 48A is formed by etching the SiO2 film 48 by plasma etching using a mixed gas of CF4, CH2F2 and Ar, and then forming the organic interlayer insulating film 47 below the mixed gas plasma of O2 and Ar. This is done by etching.
[0039]
The Cu layer 50 is then reflowed in the step of FIG. 13 (L) by heat treatment for about 5 minutes in a H 2 atmosphere at about 400 ° C. under a pressure of about 0.1 Torr. In this process, the Cu layer 50 above the SiO2 interlayer insulating film 48 is subjected to chemical mechanical polishing to form a Cu plug 50A filling the contact hole 48A.
[0040]
Further, by repeating the steps similar to those shown in FIGS. 3A to 5G described above on the structure of FIG. 13M, the organic interlayer insulating film 51 shown in FIG. A damascene multilayer wiring structure in which the conductor pattern 54A is embedded is obtained. In the structure of FIG. 13N, the organic interlayer insulating film 51 carries a polishing stopper layer 52 made of organic SOG or plasma CVD-SiO2. In forming the structure of FIG. 13N, the steps of FIG. 9A to FIG. 11G may be performed on the structure of FIG. In the structure of FIG. 13N, the damascene conductor pattern 54A is in contact with the lower conductor pattern 46A through the conductor plug 50A.
[0041]
In this embodiment, since the conductor pattern 54A is formed on the planarized interlayer insulating film 48, even if there is significant dishing on the surface 46B of the lower conductor pattern 46A, the conductor patterns 54A are not connected. There is no problem of short circuit.
[0042]
In the present embodiment, the conductor pattern 54A may extend in the same direction as the lower conductor pattern 46A, or may extend in another direction, for example, a perpendicular direction.
[Third embodiment]
14A to 14C, FIGS. 15D to 15E, FIGS. 16F to 16G, and FIG. 17H illustrate a semiconductor device manufacturing process according to the third embodiment of the present invention. Indicates.
[0043]
Referring to FIG. 14A, the process of FIG. 14A corresponds to the process of FIG. 11G, and a SiO 2 film 62 is interposed on a Si substrate 61 on which an active element such as a MOSFET is formed. Thus, the organic interlayer insulating film 63 is formed. A polishing stopper film 64 made of organic SOG, plasma CVD-SiO 2 or the like is formed on the organic interlayer insulating film 63, and TiN is formed in the groove formed in the polishing stopper film 64 and the organic interlayer insulating film 63. A Cu pattern 66A having a damascene structure is formed through the deposition of a Cu layer and chemical mechanical polishing through a refractory metal film 65 such as the same as in the previous embodiment. As a result of the chemical mechanical polishing, dishing occurs on the surface 66B of the Cu pattern 66A.
[0044]
Next, in the step of FIG. 14B, a SiN film 67 is formed on the structure of FIG. 14A to a thickness of about 50 nm by plasma CVD, and further on the SiN film 67 by plasma CVD. A SiO2 interlayer insulating film 68 is deposited to a thickness of about 1000 nm. In the step of FIG. 14B, the SiN film 67 functions as a diffusion barrier that prevents Cu from diffusing from the Cu pattern 66A into the SiO 2 interlayer insulating film 68.
[0045]
Next, in the step of FIG. 14C, the SiO 2 interlayer insulating film 68 of FIG. 14B is flattened by a CMP step using silica as a slurry. Further, in the step of FIG. 15D, a plasma etching process using a mixed gas of CF 4, CH 2 F 2 and Ar as an etching gas is performed on the interlayer insulating film 68, and the interlayer insulating film 68 and the SiN film 67 therebelow are formed. A contact hole 68A that penetrates and exposes the surface 66B of the conductor pattern 66A is formed.
[0046]
Further, in the step of FIG. 15E, a refractory metal film 69 such as a TiN film is deposited on the structure of FIG. 15D to a thickness of about 50 nm by sputtering, and then the Cu layer 70 is sputtered. Deposit to a thickness of about 800 nm.
[0047]
Next, in the step of FIG. 16F, the structure of FIG. 15D is subjected to a heat treatment at about 400 ° C. for about 5 minutes in an H 2 atmosphere of about 0.1 Torr to reflow the Cu layer 70. Further, in the step of FIG. 16G, the Cu layer 70 is removed from the SiO2 interlayer insulating film 68 by a chemical mechanical polishing step using Al2O3 as a slurry. The chemical mechanical polishing process of the Cu layer 70 is automatically stopped due to the selectivity of polishing when the SiO2 interlayer insulating film 68 is exposed. As a result of the chemical mechanical polishing, the SiO 2 interlayer insulating film 68 has a flat main surface despite the occurrence of dishing in the lower conductor pattern 66A.
[0048]
Further, in the step of FIG. 17H, the trenches in the organic interlayer insulating film 71 are obtained by executing the steps of FIGS. 3A to 5G described above on the SiO 2 interlayer insulating film 68. A multi-layer wiring structure having a damascene conductor pattern 73A held in the substrate is obtained. It can be seen that a polishing stopper film 72 made of an organic SOG film or a plasma CVD-SiO2 film is formed on the organic interlayer insulating film 71.
[0049]
Also in this embodiment, the problem that the upper conductor pattern 73A is short-circuited to each other can be effectively avoided by flattening the interlayer insulating film 68 even if dishing occurs in the lower conductor pattern 66A. The
[0050]
FIG. 18 shows the yield when semiconductor devices are manufactured according to the second and third embodiments of the present invention described above, and the conventional method described with reference to FIGS. 2A to 2D for the same semiconductor device. It is a figure shown in comparison with the case where it manufactured by.
[0051]
Referring to FIG. 18, it can be seen that by adopting the configuration of the present invention, the yield, which was conventionally only 40 to 50%, is improved to almost 100%. Further, the tendency of the yield, which has been conventionally seen, to decrease as the wiring width decreases is not observed in the present invention.
[0052]
In the present embodiment, the conductor pattern 73A may extend in the same direction as the lower conductor pattern 66A, or may extend in another direction, for example, an orthogonal direction.
[0053]
In the embodiment of the present invention described above, the conductor layers 27, 32, 46, and 50 may be formed by electrolytic plating, electroless plating, or CVD, in addition to sputtering. In addition to Cu, Al or the like can be used as the conductor layer.
[0054]
Although the present invention has been described with reference to the preferred embodiments, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the present invention described in the claims. is there.
[0055]
【The invention's effect】
According to the features of the present invention described in claims 1 to 9, in a multilayer wiring structure having a damascene structure, even if dishing occurs in the lower layer wiring pattern, the interlayer insulating film covering the lower layer wiring pattern is planarized. The problem of a short circuit occurring between the upper wiring patterns can be solved.
[Brief description of the drawings]
FIGS. 1A to 1C are diagrams showing a process of forming a multilayer wiring structure having a conventional damascene structure.
FIG. 2 is a diagram illustrating a problem that has occurred in a multilayer wiring structure having a conventional damascene structure.
FIGS. 3A to 3C are views (No. 1) showing a manufacturing process of a semiconductor device according to the first embodiment of the invention; FIGS.
FIGS. 4D to 4F are views (No. 2) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention; FIGS.
FIGS. 5G to 5I are views (No. 3) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention; FIGS.
FIGS. 6J to 6K are views (No. 4) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention; FIGS.
FIGS. 7L to 7N are views (No. 5) showing a manufacturing step of the semiconductor device according to the first embodiment of the invention; FIGS.
FIG. 8 is a diagram showing the wiring capacitance in the multilayer wiring structure according to the first embodiment of the present invention in comparison with the conventional multilayer wiring structure.
FIGS. 9A to 9C are views (No. 1) showing a manufacturing process of a semiconductor device according to a second embodiment of the invention; FIGS.
FIGS. 10D to 10F are views (No. 2) illustrating the manufacturing steps of the semiconductor device according to the second embodiment of the invention; FIGS.
FIGS. 11G to 11I are views (No. 3) showing a manufacturing step of the semiconductor device according to the second embodiment of the invention; FIGS.
FIGS. 12J to 12K are views (No. 4) showing a manufacturing step of the semiconductor device according to the second embodiment of the invention; FIGS.
FIGS. 13L to 13N are views (No. 5) showing a manufacturing step of the semiconductor device according to the second embodiment of the invention; FIGS.
FIGS. 14A to 14C are views (No. 1) showing a manufacturing process of a semiconductor device according to a third embodiment of the invention; FIGS.
FIGS. 15D to 15E are views (No. 2) showing the manufacturing steps of the semiconductor device according to the third embodiment of the invention; FIGS.
FIGS. 16F to 16G are views (No. 3) showing a manufacturing step of the semiconductor device according to the third embodiment of the invention; FIGS.
FIG. 17H is a view (No. 4) showing a step of manufacturing the semiconductor device according to the third example of the invention;
FIG. 18 is a diagram for explaining the effects of the second and third embodiments of the present invention.
[Explanation of symbols]
11, 21, 41, 61 substrate
12, 24, 28, 33, 43, 47, 51, 63, 68, 71 Organic interlayer insulating film
12A Polishing stopper film
13 High melting point metal compound film
14 Cu layer
14A Cu pattern
15 Interlayer insulation film
15A recess
22, 29, 42, 48, 62 SiO2 film
23,67 SiN film
24A, 43A groove
25, 34 Organic SOG film
26, 31, 45, 49, 53, 65, 69 TiN film
26A, 30, 45A resist film
26B, 30A, 45B resist opening
27, 32, 46, 50, 70 Cu layer
27A, 33A, 46A, 54A, 66A, 73A Cu pattern
29A, 48A, 68A Contact hole
32A, 50A, 70A Cu plug
44, 52, 72 Polishing stopper layer
44A Polishing stopper layer opening
46B, 66B Cu pattern surface

Claims (8)

基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を埋めるように導体層を形成する工程と、
前記導体層のうち、前記層間絶縁膜を覆う部分を化学機械研磨により除去し、前記配線溝を埋める導体パターンを形成する工程と、を含む半導体装置の製造方法において、
前記導体パターンを覆うように、前記層間絶縁膜上に液体状原料を用いたスピンコーティングにより絶縁膜を形成する工程をさらに含むことを特徴とする半導体装置の製造方法。Forming an interlayer insulating film on the substrate;
Forming a wiring trench in the interlayer insulating film;
Forming a conductor layer so as to fill the wiring groove;
A step of removing a portion of the conductor layer that covers the interlayer insulating film by chemical mechanical polishing, and forming a conductor pattern that fills the wiring groove.
A method of manufacturing a semiconductor device, further comprising a step of forming an insulating film on the interlayer insulating film by spin coating using a liquid raw material so as to cover the conductor pattern. 基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に配線溝を形成する工程と、
前記配線溝を埋めるように導体層を形成する工程と、
前記導体層のうち、前記層間絶縁膜を覆う部分を化学機械研磨により除去し、前記配線溝を埋める導体パターンを形成する工程とを含む半導体装置の製造方法において、
前記導体パターンを覆うように、前記層間絶縁膜上に別の層間絶縁膜を形成する工程と、
さらに前記別の層間絶縁膜を化学機械研磨により平坦化する工程とを含むことを特徴とする半導体装置の製造方法。Forming an interlayer insulating film on the substrate;
Forming a wiring trench in the interlayer insulating film;
Forming a conductor layer so as to fill the wiring groove;
In the method of manufacturing a semiconductor device, including a step of removing a portion of the conductor layer covering the interlayer insulating film by chemical mechanical polishing and forming a conductor pattern filling the wiring groove,
Forming another interlayer insulating film on the interlayer insulating film so as to cover the conductor pattern;
And a step of planarizing the other interlayer insulating film by chemical mechanical polishing. 基板と、
前記基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜中に形成された第１の凹部と、
前記第１の凹部を埋め、表面にくぼみを有する第１の導体パターンと、
前記第１の層間絶縁膜上に、前記第１の導体パターンを覆うように形成された、平坦化主面を有する第２の層間絶縁膜と、
前記第２の層間絶縁膜中に形成された第２の凹部と、
前記第２の凹部を埋める第２の導体パターンとよりなることを特徴とする半導体装置。A substrate,
A first interlayer insulating film formed on the substrate;
A first recess formed in the first interlayer insulating film;
A first conductor pattern filling the first recess and having a depression on the surface;
A second interlayer insulating film having a planarized main surface formed on the first interlayer insulating film so as to cover the first conductor pattern;
A second recess formed in the second interlayer insulating film;
A semiconductor device comprising: a second conductor pattern filling the second recess. 前記第２の層間絶縁膜は有機絶縁膜よりなることを特徴とする請求項３記載の半導体装置。  4. The semiconductor device according to claim 3, wherein the second interlayer insulating film is made of an organic insulating film. 前記第２の層間絶縁膜は、平坦な主面を有する有機絶縁膜よりなる第１の膜と、前記第１の膜上に形成された第２の膜とよりなることを特徴とする請求項３記載の半導体装置。  The second interlayer insulating film includes a first film made of an organic insulating film having a flat main surface and a second film formed on the first film. 3. The semiconductor device according to 3. 前記第１の層間絶縁膜中に形成された第１の導体パターンは第１の方向に延在し、前記第２の層間絶縁膜中に形成された第２の導体パターンは前記第１の方向とは異なる第２の方向に延在することを特徴とする請求項３〜５のうち、いずれか一項記載の半導体装置。The first conductor pattern formed in the first interlayer insulating film extends in the first direction, and the second conductor pattern formed in the second interlayer insulating film is in the first direction. one of claims 3-5, characterized in that extending in a second direction different from the semiconductor apparatus according to any one claim. 前記第１の層間絶縁膜中に形成された第１の導体パターンは第１の方向に延在し、前記第２の層間絶縁膜中に形成された第２の導体パターンも、前記第１の方向に延在することを特徴とする請求項３〜５のうち、いずれか一項記載の半導体装置。The first conductor pattern formed in the first interlayer insulating film extends in the first direction, and the second conductor pattern formed in the second interlayer insulating film is also the first conductor pattern. one of claims 3-5, characterized in that extending in the direction, the semiconductor apparatus according to any one claim. 前記第２の層間絶縁膜は、平坦な主面を有する無機絶縁膜よりなることを特徴とする請求項３記載の半導体装置。  4. The semiconductor device according to claim 3, wherein the second interlayer insulating film is made of an inorganic insulating film having a flat main surface.
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