JP3988368B2

JP3988368B2 - Manufacturing method of TFT panel

Info

Publication number: JP3988368B2
Application number: JP2000253891A
Authority: JP
Inventors: 俊明東
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2000-08-24
Filing date: 2000-08-24
Publication date: 2007-10-10
Anticipated expiration: 2020-08-24
Also published as: JP2002072228A

Description

【０００１】
【発明の属する技術分野】
この発明はＴＦＴ（薄膜トランジスタ）パネルの製造方法に関する。
【０００２】
【従来の技術】
例えば、アクティブマトリクス型の液晶表示装置には、ＩＴＯ（インジウム−錫酸化物）からなる画素電極をスイッチング素子としてのＴＦＴのトップ側に位置させた構造のもの、つまりＴＯＰ−ＩＴＯ構造といわれるものが開発されている。このような構造の液晶表示装置において、画素電極およびＴＦＴ等を備えたＴＦＴパネルを製造する場合、配向膜の形成等もあるが、一応、画素電極の形成が最後となる。
【０００３】
一方、ＴＦＴパネルの基板上に走査信号ラインやデータ信号ライン等をＡｌ（アルミニウム）系金属によって形成しているが、これらの一端部からなる接続パッドを露出させた状態で、ＩＴＯ層をウェットエッチングによりパターニングして画素電極を形成すると、露出された接続パッドがＩＴＯのエッチング液と反応して容易に溶解してしまう。また、Ａｌ系金属層およびＩＴＯ層とＩＴＯのエッチング液とが接触共存すると、Ａｌ系金属層が酸化されるとともにＩＴＯ層が還元され（Ａｌ−ＩＴＯ電池反応）、両者が共に激しく腐食されてしまう。
【０００４】
【発明が解決しようとする課題】
このように、ＴＯＰ−ＩＴＯ構造のＴＦＴパネルの場合、露出されたＡｌ系金属からなる接続パッドがＩＴＯのエッチング液と反応して容易に溶解したり、Ａｌ−ＩＴＯ電池反応によりＡｌ系金属層およびＩＴＯ層が共に激しく腐食されたりするので、何らかの対策を講じることが重要な課題となっている。また、ウェットエッチングの場合、高精細化に限界がある。そこで、ＩＴＯ層をドライエッチングによりパターニングして画素電極を形成することが考えられるが、ドライエッチングの場合、プラズマダメージにより画素電極下のＴＦＴの特性が変動してしまう。
この発明の課題は、画素電極をドライエッチングにより形成しても、画素電極下のＴＦＴに対するプラズマダメージを低減することである。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明は、ＴＦＴパネル複数個分に対応する大きさの大型基板上に形成されたＴＦＴを含む前記大型基板上の絶縁膜の上面全体に形成されたＩＴＯ層をドライエッチングして画素電極を形成する際に、ＴＦＴパネル非形成領域における前記ＩＴＯ層も同時にドライエッチングするようにしたものである。請求項２に記載の発明は、請求項１に記載の発明において、ＩＴＯエッチング合計面積が基板面積の５０％以上となるようにしたものである。請求項３に記載の発明は、請求項２に記載の発明において、前記大型基板の周辺部におけるＴＦＴパネル非形成領域の幅を２ｃｍ以上としたものである。請求項４に記載の発明は、請求項１に記載の発明において、ドライエッチング用反応容器内に配置された下部電極の周囲に誘電体を配置したものである。請求項５に記載の発明は、請求項１に記載の発明において、ドライエッチング用反応容器内に配置された下部電極の表面を誘電体で覆ったものである。請求項６に記載の発明は、請求項４または５に記載の発明において、前記大型基板の周辺部におけるＴＦＴパネル非形成領域の幅を１ｃｍ以下としたものである。請求項７に記載の発明は、請求項１〜８のいずれかに記載の発明において、前記ドライエッチングを、ハロゲン化水素ガスと不活性ガスとの混合ガスを用いた反応性イオンエッチングにより行うようにしたものである。そして、請求項１に記載の発明によれば、ＩＴＯ層をドライエッチングして画素電極を形成する際に、同時にＴＦＴパネル非形成領域におけるＩＴＯ層をドライエッチングしているので、ＩＴＯエッチング合計面積が比較的大きくなり、これにより、画素電極をドライエッチングにより形成しても、画素電極下のＴＦＴに対するプラズマダメージを低減することができる。
【０００６】
【発明の実施の形態】
図１はこの発明の第１実施形態におけるＴＦＴパネルの製造方法を説明するために示すもので、ＩＴＯ層ドライエッチング装置つまりＲＩＥ（反応性イオンエッチング）装置の概略構成図を示したものである。このＲＩＥ装置は、カソードカップリング方式であり、反応容器１を備えている。反応容器１内の下部には下部電極（陰極）２が設けられ、上部には上部電極（陽極）３が設けられている。下部電極２はブロッキングコンデンサ４を介してＲＦ電源５に接続されている。上部電極３は接地されている。反応容器１の上部の所定の箇所にはガス導入口６が設けられ、下部の所定の箇所にはガス排出口７が設けられている。ガス導入口６は、ヨウ化水素ガス（ハロゲン化水素ガス）とヘリウムガス（不活性ガス）との混合ガスを供給するガス供給手段（図示せず）に接続されている。
【０００７】
下部電極２上には、ＴＦＴパネル複数個分に対応する大きさのガラス等からなる大型基板１１が載置されるようになっている。大型基板１１は、例えば図２において一点鎖線で示すように、３行３列の合計９つのＴＦＴパネル形成領域１２を備えている。この場合、大型基板１１の周辺部におけるＴＦＴパネル非形成領域の幅Ｄ１は２ｃｍ（またはそれ以上）、ＴＦＴパネル形成領域１２間のＴＦＴパネル非形成領域の幅Ｄ２は１ｃｍ（またはそれ以上）となっている。また、ＴＦＴパネル形成領域１２内の二点鎖線で示す領域は表示領域１３である。大型基板１１は、図示しないが、大型基板１１と同じ大きさの共通電極基板と、表示領域１３に対応して形成された枠状のシール材によって接着された後、各ＴＦＴパネル形成領域１２の外周縁に沿って切断され、各シール材に形成された封入口から液晶が注入されて個々のＴＦＴパネルが得られる。
【０００８】
次に、大型基板１１上の具体的な構造の一例の一部について、図３を参照して説明する。大型基板１１の表示領域１３内の上面の所定の箇所にはＡｌ系金属やクロムからなるゲート電極２１および走査信号ライン（図示せず）等が形成されている。大型基板１１のＴＦＴパネル形成領域１２内の非表示領域の上面の所定の箇所にはＡｌ系金属やクロムからなる走査信号用下部接続パッド２２が形成されている。ゲート電極２１等を含む大型基板１１の上面全体にはゲート絶縁膜２３が形成されている。
【０００９】
ゲート電極２１上におけるゲート絶縁膜２３の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜２４が形成されている。半導体薄膜２４の上面中央部にはチャネル保護膜２５が形成されている。チャネル保護膜２５上面両側およびその両側における半導体薄膜２４の各上面にはｎ型アモルファスシリコンからなるオーミックコンタクト２６、２７が形成されている。オーミックコンタクト２６、２７の上面にはＡｌ系金属やクロムからなるソース電極２８およびドレイン電極２９が形成されている。そして、ゲート電極２１、ゲート絶縁膜２３、半導体薄膜２４、チャネル保護膜２５、オーミックコンタクト２６、２７、ソース電極２８およびドレイン電極２９により、ＴＦＴ３０が構成されている。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、ＴＦＴパネル複数個分に対応する大きさの大型基板上に形成されたＴＦＴを含む前記大型基板上の絶縁膜の上面全体に形成されたＩＴＯ層をドライエッチングして画素電極を形成する際に、ＴＦＴパネル非形成領域における前記ＩＴＯ層も同時にドライエッチングし、ＩＴＯ層のドライエッチングにおけるエッチング合計面積が前記大型基板の面積の５０％以上となるようにしたものである。請求項２に記載の発明は、請求項１に記載の発明において、前記大型基板の周辺部におけるＴＦＴパネル非形成領域の幅を２ｃｍ以上としたものである。請求項３に記載の発明は、請求項１または２に記載の発明において、前記ドライエッチングを、ハロゲン化水素ガスと不活性ガスとの混合ガスを用いた反応性イオンエッチングにより行うようにしたものである。そして、請求項１に記載の発明によれば、ＩＴＯ層をドライエッチングして画素電極を形成する際に、同時にＴＦＴパネル非形成領域におけるＩＴＯ層もドライエッチングして、ＩＴＯ層のドライエッチングにおけるエッチング合計面積が基板の面積の５０％以上となるようにしているので、ＩＴＯエッチング合計面積が比較的大きくなり、これにより、画素電極をドライエッチングにより形成しても、画素電極下のＴＦＴに対するプラズマダメージを低減することができる。
【００１１】
ＴＦＴ３０等を含むゲート絶縁膜２３の上面全体にはオーバーコート膜３２が形成されている。オーバーコート膜３２のソース電極２８に対応する部分およびデータ信号用下部接続パッド３１に対応する部分にはコンタクトホール３３、３４が形成されている。また、オーバーコート膜３２およびゲート絶縁膜２３の走査信号用接続パッド２２に対応する部分にはコンタクトホール３５が形成されている。コンタクトホール３３、３４、３５を含むオーバーコート膜３２の上面全体にはＩＴＯ層３６が形成されている。ＩＴＯ層３６の上面の所定の箇所にはレジストパターン３７ａ、３７ｂ、３７ｃが形成されている。この場合、レジストパターン３７ａは画素電極を形成するためのものであり、レジストパターン３７ｂはデータ信号用上部接続パッドを形成するためのものであり、レジストパターン３７ｃは走査信号用上部接続パッドを形成するためのものである。
【００１２】
次に、図１に示すＲＩＥ装置を用いて大型基板１１のＩＴＯ層３６をドライエッチングして画素電極等を形成する場合について説明する。まず、反応容器１内のガスをガス排出口７から排出して反応容器１内を真空状態にした後、ガス供給手段から供給されるヨウ化水素ガスとヘリウムガスとの混合ガスをガス導入口６から反応容器１内に導入する。すると、ヨウ化水素ガスとヘリウムガスとの混合ガスを用いた反応性イオンエッチングにより、レジストパターン３７ａ、３７ｂ、３７ｃをマスクとしてＩＴＯ層３６がドライエッチングされる。
【００１３】
この結果、図４に示すように、レジストパターン３７ａ下にＩＴＯ層からなる画素電極３８がコンタクトホール３３を介してソース電極２８に接続されて形成され、レジストパターン３７ｂ下にＩＴＯ層からなるデータ信号用上部接続パッド３９がコンタクトホール３４を介してデータ信号用下部接続パッド３１に接続されて形成され、レジストパターン３７ｃ下にＩＴＯ層からなる走査信号用上部接続パッド４０がコンタクトホール３５を介して走査信号用下部接続パッド２２に接続されて形成される。この後、レジストパターン３７ａ、３７ｂ、３７ｃを剥離すると、図５に示すようになる。
【００１４】
ここで、この実施形態の場合、図２において、ＩＴＯ層３６のＴＦＴパネル非形成領域の上面にレジストパターンを形成しなかった（以下、本実施形態品という。）。一方、比較のために、図２において、ＩＴＯ層３６のＴＦＴパネル非形成領域の上面にレジストパターンを形成したものを用意した（以下、比較品という。）。また、ヨウ化水素ガスの流量を２００ｃｃｍとし、ヘリウムガスの流量を２５ｃｃｍとし、反応容器１内の圧力を５Ｐａとし、ＲＦ電源６から１３．５６ＭＨｚのＲＦ電力２．５ｋＷを印加した。
【００１５】
すると、本実施形態品の場合には、図２において、ＩＴＯ層３６のＴＦＴパネル非形成領域の上面にレジストパターンが形成されていないので、ＴＦＴパネル非形成領域におけるＩＴＯ層３６はドライエッチングされる。一方、比較品の場合には、図２において、ＩＴＯ層３６のＴＦＴパネル非形成領域の上面にレジストパターンが形成されているので、ＴＦＴパネル非形成領域におけるＩＴＯ層３６はドライエッチングされない。
【００１６】
そして、本実施形態品および比較品のＴＦＴ３０のＶＧ（ゲート電圧）−ＩＤ（ドレイン電流）特性を調べたところ、本実施形態品の場合、図６に示す結果が得られ、比較品の場合、図７に示す結果が得られた。図７に示す比較品の場合、オフ領域（サブスレッショルド領域）が悪化しているが、図６に示す本実施形態品の場合、そのような悪化は見られない。
【００１７】
これを考察するに、反応容器１内に導入されたヨウ化水素ガスはプラズマ中で解離され、これにより生じた荷電粒子はプラズマシーズにおいてプラズマ電位と大型基板１１の負の自己バイアスにより加速されてＩＴＯ層３６に照射される。この照射された荷電粒子はこのときの運動エネルギによりＩＴＯ層３６の表面粒子と反応し、これにより生じた副生成物ＩｎＩｘがガス排出口７から排出されることにより、ドライエッチングが進行する。
【００１８】
しかるに、比較品の場合、図２において、ＩＴＯ層３６のＴＦＴパネル非形成領域の上面にレジストパターンが形成されているので、ＩＴＯエッチング合計面積が基板面積の３０％程度と比較的小さい。このため、荷電粒子は比較的小さい面積のＩＴＯ層３６に対して集中して攻撃し、プラズマシーズ中に荷電粒子密度の偏りが生じ、ＩＴＯ層３６のエッチング部分（特に、画素電極３８の周囲面となる部分）に荷電粒子が過剰に集中し、ＩＴＯ層３６を介してＴＦＴ３０に電荷がチャージされてしまう。この結果、画素電極３８下のＴＦＴ３０はプラズマダメージを受け、図７に示すように、オフ領域が悪化する。
【００１９】
これに対して、本実施形態品の場合、図２において、ＩＴＯ層３６のＴＦＴパネル非形成領域の上面にレジストパターンが形成されていないので、ＩＴＯエッチング合計面積が基板面積の５０％以上と比較的大きい。このため、荷電粒子は比較的大きい面積のＩＴＯ層３６に対して分散して攻撃し、プラズマシーズ中の荷電粒子密度が平均化し、ＩＴＯ層３６のエッチング部分（特に、画素電極３８の周囲面となる部分）に荷電粒子が過剰に集中することがなく、ＩＴＯ層３６を介してＴＦＴ３０に電荷がチャージされにくい。この結果、画素電極３８下のＴＦＴ３０はプラズマダメージを受けにくく、図６に示すように、オフ領域が良好となる。
【００２０】
ところで、従来、ＩＴＯ層をウェットエッチングによりパターニングして画素電極を形成する場合、図２に示す幅Ｄ１およびＤ２を１ｃｍ程度としている。これは、大型基板に占めるＴＦＴ非形成領域の面積をなるべく小さくし、歩留を向上するためである。そして、この従来の大型基板の場合には、例えば図２において、ＩＴＯ層３６のＴＦＴパネル非形成領域の上面にレジストパターンを形成しないとしても、ＩＴＯエッチング合計面積が基板面積の５０％未満となる。このため、ドライエッチングの場合、プラズマダメージにより画素電極下のＴＦＴの特性が変動してしまう。上記の観点から、本発明者は、基板面積に対するＩＴＯエッチング合計面積の臨界的な条件を求めたところ、ＩＴＯエッチング合計面積が基板面積の５０％以上の場合には、図６に示すような特性が良好なＴＦＴが得られ、それ未満の場合には、図７に示すような悪化した特性を示すものであることが確認された。
【００２１】
一方、上記実施形態の場合には、図２に示す幅Ｄ１を２ｃｍ（またはそれ以上）としているので、大型基板１１に占めるＴＦＴ非形成領域の面積が大きくなり、画素電極３８下のＴＦＴ３０に対するプラズマダメージを低減することができるが、その反面、歩留上好ましくない。そこで、次に、大型基板に占めるＴＦＴ非形成領域の面積を小さくすることができる場合について説明する。
【００２２】
図８はこの発明の第２実施形態におけるＴＦＴパネルの製造方法を説明するために示すもので、ＲＩＥ装置の概略構成図を示し、図９はその一部の平面図を示したものである。このＲＩＥ装置では、下部電極１１の周囲に４つの雲母、アルミナ、セラミック等からなる誘電体４１が配置されている。この場合、誘電体４１は下部電極１１と同電位となっている。
【００２３】
したがって、このＲＩＥ装置では、プラズマシーズ中の荷電粒子の一部が大型基板１１の周囲における誘電体４１に導かれ、大型基板１１上のＩＴＯ層のエッチング部分（特に、画素電極の周囲面となる部分）に荷電粒子が過剰に集中することがなく、画素電極下のＴＦＴに対するプラズマダメージを低減することができる。この結果、例えば図２に示す幅Ｄ１およびＤ２を１ｃｍ（またはそれ以下）とすることができる。また、この場合、プラズマシーズ中の荷電粒子が大型基板１１上のＩＴＯ層形成領域よりも広範囲にわたって分散されるため、エッチレート均一性を良くすることができる。
【００２４】
ところで、一般的なＲＩＥ装置の場合には、エッチング時の副生成物が反応容器の内壁に付着するのを防止するために、下部電極の周囲に石英等からなる防着板が配置されている。しかし、石英等からなる防着板の場合には、プラズマシーズ中の荷電粒子が大型基板１１上のＩＴＯ層のエッチング部分（特に、画素電極の周囲面となる部分）に過剰に集中するのを回避することができず、画素電極下のＴＦＴに対するプラズマダメージを低減することができない。
【００２５】
次に、図１０はこの発明の第３実施形態におけるＴＦＴパネルの製造方法を説明するために示すもので、ＲＩＥ装置の概略構成図を示し、図１１はその一部の平面図を示したものである。このＲＩＥ装置では、やや大きめの下部電極１１の表面に雲母、アルミナ、セラミック等からなる誘電体４２が被覆されている。
【００２６】
したがって、このＲＩＥ装置でも、プラズマシーズ中の荷電粒子の一部が大型基板１１の周囲における誘電体４２に導かれ、大型基板１１上のＩＴＯ層のエッチング部分（特に、画素電極の周囲面となる部分）に荷電粒子が過剰に集中することがなく、画素電極下のＴＦＴに対するプラズマダメージを低減することができる。この結果、例えば図２に示す幅Ｄ１およびＤ２を１ｃｍ（またはそれ以下）とすることができる。また、この場合も、プラズマシーズ中の荷電粒子が大型基板１１上のＩＴＯ層形成領域よりも広範囲にわたって分散されるため、エッチレート均一性を良くすることができる。
【００２７】
なお、上記実施形態では、走査信号用上部接続パッドおよびデータ信号用上部接続パッドをＩＴＯ層によって形成する場合について説明したが、これに限らず、いずれか一方の上部接続パッドまたは双方の上部接続パッドを形成しないようにしてもよい。特に、走査信号用下部接続パッドがアルミニウム系金属で形成されている場合には、ＩＴＯ層が積層されるとコンタクト抵抗が増大するのでＩＴＯ層は無くてもよい。この場合、アルミニウム系金属の表面に自然酸化膜が形成されるが、走査信号用上部接続パッド上に、直接、ドライバー用ＩＣをフェースダウンボンディングする場合には、確実なコンタクトが得られることが確認された。また、ソース・ドレイン電極は、ソース電極が画素電極に接続されるため、表面に自然酸化膜が形成され易いアルミニウム系金属でなく、クロム等のアルミニウム系金属以外の金属で形成することが望ましいが、その場合には、ドレイン電極上にＩＴＯ層が積層されてもコンタクト抵抗は増大しないので、ＩＴＯ層を形成しても差し支えない。また、上記実施形態では、カソードカップリング方式のＲＩＥ装置を用いた場合について説明したが、これに限らず、マイクロ波高密度プラズマエッチング装置あるいはアノードカップリング方式のプラズマエッチング装置を用いるようにしてもよい。
【００２８】
【発明の効果】
以上説明したように、この発明によれば、ＩＴＯ層をドライエッチングして画素電極を形成する際に、同時にＴＦＴパネル非形成領域におけるＩＴＯ層もドライエッチングして、ＩＴＯ層のドライエッチングにおけるエッチング合計面積が基板の面積の５０％以上となるようにしているので、ＩＴＯエッチング合計面積が比較的大きくなり、これにより、画素電極をドライエッチングにより形成しても、画素電極下のＴＦＴに対するプラズマダメージを低減することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態におけるＴＦＴパネルの製造方法を説明するために示すもので、ＩＴＯ層ドライエッチング装置つまりＲＩＥ装置の概略構成図。
【図２】ＴＦＴパネル複数個分に対応する大きさの大型基板等の平面図。
【図３】大型基板上の具体的な構造の一例の一部のＩＴＯ層エッチング前の状態における断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】本実施形態品の場合のＶＧ−ＩＤ特性図。
【図７】比較品の場合のＶＧ−ＩＤ特性図。
【図８】この発明の第２実施形態におけるＴＦＴパネルの製造方法を説明するために示すもので、ＲＩＥ装置の概略構成図。
【図９】図８に示すＲＩＥ装置の一部の平面図。
【図１０】この発明の第３実施形態におけるＴＦＴパネルの製造方法を説明するために示すもので、ＲＩＥ装置の概略構成図。
【図１１】図１０に示すＲＩＥ装置の一部の平面図。
【符号の説明】
１反応容器
２下部電極
３上部電極
６ガス導入口
７ガス排出口
１１大型基板
１２ＴＦＴパネル形成領域
１３表示領域
３６ＩＴＯ層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a TFT (Thin Film Transistor) panel.
[0002]
[Prior art]
For example, an active matrix type liquid crystal display device has a structure in which a pixel electrode made of ITO (indium-tin oxide) is positioned on the top side of a TFT as a switching element, that is, a so-called TOP-ITO structure. Has been developed. In a liquid crystal display device having such a structure, when a TFT panel including a pixel electrode and a TFT is manufactured, an alignment film is formed, but the formation of the pixel electrode is the last.
[0003]
On the other hand, scanning signal lines, data signal lines, etc. are made of Al (aluminum) metal on the TFT panel substrate, but the ITO layer is wet-etched with the connection pads consisting of one end thereof exposed. When the pixel electrode is formed by patterning, the exposed connection pad reacts with the ITO etching solution and is easily dissolved. In addition, when the Al-based metal layer and the ITO layer and the ITO etching solution coexist, the Al-based metal layer is oxidized and the ITO layer is reduced (Al-ITO battery reaction), and both are severely corroded. .
[0004]
[Problems to be solved by the invention]
As described above, in the case of a TFT panel having a TOP-ITO structure, the exposed connection pad made of Al-based metal reacts with the etching solution of ITO and dissolves easily, or Al-ITO battery reaction causes the Al-based metal layer and Since both ITO layers are severely corroded, it is important to take some measures. In the case of wet etching, there is a limit to high definition. Therefore, it is conceivable to form the pixel electrode by patterning the ITO layer by dry etching. However, in the case of dry etching, the characteristics of the TFT under the pixel electrode vary due to plasma damage.
An object of the present invention is to reduce plasma damage to a TFT under a pixel electrode even if the pixel electrode is formed by dry etching.
[0005]
[Means for Solving the Problems]
According to the first aspect of the present invention, the ITO layer formed on the entire upper surface of the insulating film on the large substrate including the TFT formed on the large substrate having a size corresponding to a plurality of TFT panels is dry-etched. When the pixel electrode is formed, the ITO layer in the TFT panel non-formation region is simultaneously dry etched. The invention according to claim 2 is the invention according to claim 1, wherein the total ITO etching area is 50% or more of the substrate area. The invention described in claim 3 is the invention described in claim 2, wherein the width of the TFT panel non-formation region in the peripheral portion of the large substrate is set to 2 cm or more. According to a fourth aspect of the present invention, in the first aspect of the present invention, a dielectric is disposed around the lower electrode disposed in the dry etching reaction vessel. According to a fifth aspect of the present invention, in the first aspect of the present invention, the surface of the lower electrode disposed in the dry etching reaction vessel is covered with a dielectric. The invention described in claim 6 is the invention described in claim 4 or 5, wherein the width of the TFT panel non-formation region in the peripheral portion of the large substrate is 1 cm or less. According to a seventh aspect of the invention, in the invention according to any one of the first to eighth aspects, the dry etching is performed by reactive ion etching using a mixed gas of a hydrogen halide gas and an inert gas. It is a thing. According to the first aspect of the present invention, when the ITO layer is dry-etched to form the pixel electrode, the ITO layer in the TFT panel non-formation region is simultaneously dry-etched. Accordingly, even if the pixel electrode is formed by dry etching, plasma damage to the TFT under the pixel electrode can be reduced.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a schematic diagram of an ITO layer dry etching apparatus, that is, a RIE (reactive ion etching) apparatus, for explaining a method of manufacturing a TFT panel according to the first embodiment of the present invention. This RIE apparatus is a cathode coupling system and includes a reaction vessel 1. A lower electrode (cathode) 2 is provided in the lower part of the reaction vessel 1, and an upper electrode (anode) 3 is provided in the upper part. The lower electrode 2 is connected to an RF power source 5 through a blocking capacitor 4. The upper electrode 3 is grounded. A gas introduction port 6 is provided at a predetermined location on the upper portion of the reaction vessel 1, and a gas discharge port 7 is provided at a predetermined location on the lower portion. The gas inlet 6 is connected to a gas supply means (not shown) for supplying a mixed gas of hydrogen iodide gas (hydrogen halide gas) and helium gas (inert gas).
[0007]
On the lower electrode 2, a large substrate 11 made of glass or the like having a size corresponding to a plurality of TFT panels is placed. The large substrate 11 includes a total of nine TFT panel formation regions 12 in three rows and three columns, for example, as shown by a one-dot chain line in FIG. In this case, the width D1 of the TFT panel non-formation region in the periphery of the large substrate 11 is 2 cm (or more), and the width D2 of the TFT panel non-formation region between the TFT panel formation regions 12 is 1 cm (or more). ing. A region indicated by a two-dot chain line in the TFT panel formation region 12 is a display region 13. Although not shown, the large substrate 11 is bonded to the common electrode substrate having the same size as the large substrate 11 by a frame-shaped sealing material formed corresponding to the display region 13, and then the TFT panel forming region 12 is formed. The TFT panel is obtained by cutting along the outer peripheral edge and injecting liquid crystal from the sealing opening formed in each sealing material.
[0008]
Next, a part of an example of a specific structure on the large substrate 11 will be described with reference to FIG. A gate electrode 21 made of Al metal or chromium, a scanning signal line (not shown), and the like are formed at predetermined locations on the upper surface in the display region 13 of the large substrate 11. A scanning signal lower connection pad 22 made of Al metal or chromium is formed at a predetermined position on the upper surface of the non-display area in the TFT panel forming area 12 of the large substrate 11. A gate insulating film 23 is formed on the entire top surface of the large substrate 11 including the gate electrode 21 and the like.
[0009]
A semiconductor thin film 24 made of intrinsic amorphous silicon is formed at a predetermined position on the upper surface of the gate insulating film 23 on the gate electrode 21. A channel protective film 25 is formed at the center of the upper surface of the semiconductor thin film 24. Ohmic contacts 26 and 27 made of n-type amorphous silicon are formed on both sides of the upper surface of the channel protective film 25 and on each upper surface of the semiconductor thin film 24 on both sides thereof. A source electrode 28 and a drain electrode 29 made of Al metal or chromium are formed on the upper surfaces of the ohmic contacts 26 and 27. The gate electrode 21, the gate insulating film 23, the semiconductor thin film 24, the channel protective film 25, the ohmic contacts 26 and 27, the source electrode 28 and the drain electrode 29 constitute a TFT 30.
[0010]
[Means for Solving the Problems]
According to the first aspect of the present invention, the ITO layer formed on the entire upper surface of the insulating film on the large substrate including the TFT formed on the large substrate having a size corresponding to a plurality of TFT panels is dry-etched. When the pixel electrode is formed, the ITO layer in the TFT panel non-formation region is also dry etched at the same time so that the total etching area in the dry etching of the ITO layer is 50% or more of the area of the large substrate. is there. The invention according to claim 2 is the invention according to claim 1, wherein the width of the TFT panel non-formation region in the peripheral portion of the large substrate is set to 2 cm or more. The invention described in claim 3 is the invention described in claim 1 or 2 , wherein the dry etching is performed by reactive ion etching using a mixed gas of hydrogen halide gas and inert gas. It is. According to the first aspect of the present invention, when the pixel electrode is formed by dry etching the ITO layer, the ITO layer in the TFT panel non-formation region is also dry etched, and etching in the dry etching of the ITO layer is performed. Since the total area is 50% or more of the area of the substrate, the total ITO etching area is relatively large, and even if the pixel electrode is formed by dry etching, plasma damage to the TFT under the pixel electrode Can be reduced.
[0011]
An overcoat film 32 is formed on the entire top surface of the gate insulating film 23 including the TFT 30 and the like. Contact holes 33 and 34 are formed in a portion corresponding to the source electrode 28 and a portion corresponding to the data signal lower connection pad 31 of the overcoat film 32. Further, contact holes 35 are formed in portions of the overcoat film 32 and the gate insulating film 23 corresponding to the scanning signal connection pads 22. An ITO layer 36 is formed on the entire upper surface of the overcoat film 32 including the contact holes 33, 34, and 35. Resist patterns 37a, 37b, and 37c are formed at predetermined locations on the upper surface of the ITO layer. In this case, the resist pattern 37a is for forming a pixel electrode, the resist pattern 37b is for forming an upper connection pad for data signals, and the resist pattern 37c is for forming an upper connection pad for scanning signals. Is for.
[0012]
Next, a case where a pixel electrode or the like is formed by dry etching the ITO layer 36 of the large substrate 11 using the RIE apparatus shown in FIG. 1 will be described. First, the gas in the reaction vessel 1 is discharged from the gas discharge port 7 to make the reaction vessel 1 in a vacuum state, and then a mixed gas of hydrogen iodide gas and helium gas supplied from the gas supply means is supplied to the gas introduction port. 6 is introduced into the reaction vessel 1. Then, the ITO layer 36 is dry-etched using the resist patterns 37a, 37b, and 37c as a mask by reactive ion etching using a mixed gas of hydrogen iodide gas and helium gas.
[0013]
As a result, as shown in FIG. 4, a pixel electrode 38 made of an ITO layer is formed under the resist pattern 37a and connected to the source electrode 28 through the contact hole 33, and a data signal made of the ITO layer is formed under the resist pattern 37b. The upper connection pad 39 is connected to the data signal lower connection pad 31 through the contact hole 34, and the scan signal upper connection pad 40 made of an ITO layer is scanned through the contact hole 35 below the resist pattern 37 c. It is formed by being connected to the signal lower connection pad 22. Thereafter, when the resist patterns 37a, 37b, and 37c are peeled off, the result is as shown in FIG.
[0014]
Here, in the case of this embodiment, no resist pattern was formed on the upper surface of the TFT panel non-formation region of the ITO layer 36 in FIG. 2 (hereinafter referred to as the present embodiment product). On the other hand, for comparison, a resist pattern formed on the upper surface of the TFT panel non-formation region of the ITO layer 36 in FIG. 2 was prepared (hereinafter referred to as a comparative product). Further, the flow rate of hydrogen iodide gas was 200 ccm, the flow rate of helium gas was 25 ccm, the pressure in the reaction vessel 1 was 5 Pa, and RF power of 2.5 kW of 13.56 MHz was applied from the RF power source 6.
[0015]
Then, in the case of the product of the present embodiment, since the resist pattern is not formed on the upper surface of the TFT panel non-formation region of the ITO layer 36 in FIG. 2, the ITO layer 36 in the TFT panel non-formation region is dry-etched. . On the other hand, in the case of the comparative product, since the resist pattern is formed on the upper surface of the TFT panel non-formation region of the ITO layer 36 in FIG. 2, the ITO layer 36 in the TFT panel non-formation region is not dry-etched.
[0016]
When the VG (gate voltage) -ID (drain current) characteristics of the TFT 30 of the present embodiment product and the comparison product were examined, the results shown in FIG. 6 were obtained in the case of the present embodiment product, The result shown in FIG. 7 was obtained. In the case of the comparative product shown in FIG. 7, the off-region (subthreshold region) is deteriorated. However, in the case of the present embodiment product shown in FIG. 6, such deterioration is not observed.
[0017]
Considering this, the hydrogen iodide gas introduced into the reaction vessel 1 is dissociated in the plasma, and the charged particles generated thereby are accelerated by the plasma potential and the negative self-bias of the large substrate 11 in the plasma seeds. The ITO layer 36 is irradiated. The irradiated charged particles react with the surface particles of the ITO layer 36 by the kinetic energy at this time, and the by-product InIx generated thereby is discharged from the gas discharge port 7 so that dry etching proceeds.
[0018]
However, in the case of the comparative product, since the resist pattern is formed on the upper surface of the TFT panel non-formation region of the ITO layer 36 in FIG. 2, the total ITO etching area is relatively small, about 30% of the substrate area. For this reason, the charged particles concentrate and attack the ITO layer 36 having a relatively small area, and the charged particle density is biased in the plasma seeds, so that the etched portion of the ITO layer 36 (particularly, the peripheral surface of the pixel electrode 38). The charged particles are excessively concentrated on the portion), and the TFT 30 is charged through the ITO layer 36. As a result, the TFT 30 under the pixel electrode 38 is damaged by plasma, and the off-region is deteriorated as shown in FIG.
[0019]
On the other hand, in the case of the product of this embodiment, since the resist pattern is not formed on the upper surface of the TFT panel non-formation region of the ITO layer 36 in FIG. 2, the total ITO etching area is compared with 50% or more of the substrate area. Big. For this reason, the charged particles are dispersed and attacked with respect to the ITO layer 36 having a relatively large area, the density of the charged particles in the plasma seeds is averaged, and the etched portion of the ITO layer 36 (in particular, the peripheral surface of the pixel electrode 38). The charged particles are not concentrated excessively in the portion), and the TFT 30 is not easily charged with the charge via the ITO layer 36. As a result, the TFT 30 under the pixel electrode 38 is not easily damaged by plasma, and the off-region is good as shown in FIG.
[0020]
Conventionally, when the pixel electrode is formed by patterning the ITO layer by wet etching, the widths D1 and D2 shown in FIG. 2 are about 1 cm. This is for reducing the area of the TFT non-formation region in the large substrate as much as possible and improving the yield. In the case of this conventional large substrate, for example, in FIG. 2, even if the resist pattern is not formed on the upper surface of the TFT panel non-formation region of the ITO layer 36, the total ITO etching area is less than 50% of the substrate area. . For this reason, in the case of dry etching, the characteristics of the TFT under the pixel electrode vary due to plasma damage. From the above point of view, the present inventor obtained a critical condition of the ITO etching total area with respect to the substrate area. When the ITO etching total area is 50% or more of the substrate area, the characteristics shown in FIG. It was confirmed that a good TFT was obtained, and when the TFT was less than that, the deteriorated characteristics as shown in FIG. 7 were exhibited.
[0021]
On the other hand, in the case of the above embodiment, since the width D1 shown in FIG. 2 is 2 cm (or more), the area of the TFT non-formation region occupying the large substrate 11 becomes large, and the plasma for the TFT 30 below the pixel electrode 38 Although damage can be reduced, it is not preferable in terms of yield. Therefore, the case where the area of the TFT non-formation region occupying the large substrate can be reduced will be described next.
[0022]
FIG. 8 is a view for explaining a method of manufacturing a TFT panel according to the second embodiment of the present invention. FIG. 8 shows a schematic configuration diagram of the RIE apparatus, and FIG. 9 shows a partial plan view thereof. In this RIE apparatus, a dielectric 41 made of four mica, alumina, ceramic and the like is disposed around the lower electrode 11. In this case, the dielectric 41 has the same potential as the lower electrode 11.
[0023]
Therefore, in this RIE apparatus, a part of the charged particles in the plasma seed is guided to the dielectric 41 around the large substrate 11 and becomes an etched portion of the ITO layer on the large substrate 11 (particularly, the peripheral surface of the pixel electrode). The charged particles are not excessively concentrated on the portion), and plasma damage to the TFT under the pixel electrode can be reduced. As a result, for example, the widths D1 and D2 shown in FIG. 2 can be 1 cm (or less). In this case, since the charged particles in the plasma seed are dispersed over a wider range than the ITO layer forming region on the large substrate 11, the etch rate uniformity can be improved.
[0024]
By the way, in the case of a general RIE apparatus, in order to prevent the by-product at the time of etching from adhering to the inner wall of the reaction vessel, a deposition plate made of quartz or the like is disposed around the lower electrode. . However, in the case of a deposition plate made of quartz or the like, the charged particles in the plasma seeds are excessively concentrated on the etching portion of the ITO layer on the large substrate 11 (particularly, the portion that becomes the peripheral surface of the pixel electrode). This cannot be avoided and plasma damage to the TFT under the pixel electrode cannot be reduced.
[0025]
Next, FIG. 10 is shown for explaining the manufacturing method of the TFT panel in the third embodiment of the present invention, showing a schematic configuration diagram of the RIE apparatus, and FIG. 11 showing a partial plan view thereof. It is. In this RIE apparatus, the surface of the slightly larger lower electrode 11 is covered with a dielectric 42 made of mica, alumina, ceramic or the like.
[0026]
Therefore, also in this RIE apparatus, a part of the charged particles in the plasma seed is guided to the dielectric 42 around the large substrate 11 and becomes an etching portion of the ITO layer on the large substrate 11 (particularly, the peripheral surface of the pixel electrode). The charged particles are not excessively concentrated on the portion), and plasma damage to the TFT under the pixel electrode can be reduced. As a result, for example, the widths D1 and D2 shown in FIG. 2 can be 1 cm (or less). Also in this case, since the charged particles in the plasma seed are dispersed over a wider range than the ITO layer forming region on the large substrate 11, the etch rate uniformity can be improved.
[0027]
In the above embodiment, the case where the scan signal upper connection pad and the data signal upper connection pad are formed of the ITO layer has been described. However, the present invention is not limited to this, and either one of the upper connection pads or both of the upper connection pads is used. May not be formed. In particular, when the scan signal lower connection pad is made of an aluminum-based metal, the contact resistance increases when the ITO layer is laminated, so the ITO layer may be omitted. In this case, a natural oxide film is formed on the surface of the aluminum-based metal, but it is confirmed that a reliable contact can be obtained when the driver IC is face-down bonded directly on the upper connection pad for the scanning signal. It was done. Further, since the source electrode is connected to the pixel electrode, it is desirable that the source / drain electrodes be formed of a metal other than an aluminum-based metal such as chromium, instead of an aluminum-based metal on which a natural oxide film is easily formed. In that case, even if an ITO layer is laminated on the drain electrode, the contact resistance does not increase, so an ITO layer may be formed. In the above embodiment, the case where the cathode coupling type RIE apparatus is used has been described. However, the present invention is not limited to this, and a microwave high density plasma etching apparatus or an anode coupling type plasma etching apparatus may be used. .
[0028]
【The invention's effect】
As described above, according to the present invention, when the ITO layer is dry etched to form the pixel electrode, the ITO layer in the TFT panel non-formation region is also dry etched, and the etching total in the dry etching of the ITO layer is simultaneously performed. Since the area is set to be 50% or more of the area of the substrate, the total ITO etching area becomes relatively large, so that even if the pixel electrode is formed by dry etching, plasma damage to the TFT under the pixel electrode is caused. Can be reduced.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of an ITO layer dry etching apparatus, that is, an RIE apparatus, for illustrating a method for manufacturing a TFT panel according to a first embodiment of the present invention.
FIG. 2 is a plan view of a large substrate having a size corresponding to a plurality of TFT panels.
FIG. 3 is a cross-sectional view of an example of a specific structure on a large substrate in a state before etching an ITO layer.
FIG. 4 is a sectional view of a step following FIG. 3;
FIG. 5 is a sectional view of a step following FIG. 4;
FIG. 6 is a VG-ID characteristic diagram in the case of the present embodiment product.
FIG. 7 is a VG-ID characteristic diagram in the case of a comparative product.
FIG. 8 is a schematic configuration diagram of an RIE apparatus shown for explaining a manufacturing method of a TFT panel according to a second embodiment of the present invention.
9 is a plan view of a part of the RIE apparatus shown in FIG.
FIG. 10 is a schematic configuration diagram of an RIE apparatus shown for explaining a manufacturing method of a TFT panel according to a third embodiment of the present invention.
11 is a plan view of a part of the RIE apparatus shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Reaction container 2 Lower electrode 3 Upper electrode 6 Gas inlet 7 Gas outlet 11 Large substrate 12 TFT panel formation area 13 Display area 36 ITO layer

Claims

When forming the pixel electrode by dry etching the ITO layer formed on the entire upper surface of the insulating film on the large substrate including the TFT formed on the large substrate having a size corresponding to a plurality of TFT panels, A manufacturing method of a TFT panel, wherein the ITO layer in the TFT panel non-formation region is simultaneously dry-etched so that the total etching area in the dry etching of the ITO layer becomes 50% or more of the area of the large substrate.

2. The method of manufacturing a TFT panel according to claim 1, wherein the width of the TFT panel non-formation region in the peripheral portion of the large substrate is 2 cm or more.

3. The method of manufacturing a TFT panel according to claim 1, wherein the dry etching is performed by reactive ion etching using a mixed gas of a hydrogen halide gas and an inert gas.