JP3985085B2

JP3985085B2 - DMA controller

Info

Publication number: JP3985085B2
Application number: JP07318199A
Authority: JP
Inventors: 賢一守田; 猛南; 和則塩野谷; 伸雄亀井
Original assignee: Konica Minolta Business Technologies Inc
Current assignee: Konica Minolta Business Technologies Inc
Priority date: 1999-03-18
Filing date: 1999-03-18
Publication date: 2007-10-03
Anticipated expiration: 2019-03-18
Also published as: JP2000267993A

Description

【０００１】
【発明の属する技術分野】
本発明は、直接メモリアクセス制御（以下、「ＤＭＡ制御」ともいう）に関する。さらに詳細には、共有バスに接続された複数のデバイスの動作状況の如何にかかわらず、特定のデバイスにより共有バスが占有され、共有バスにアクセスできないデバイスが発生するのを防止したＤＭＡ制御装置に関するものである。例えば、複写機のように、ＣＰＵと他のデバイス（スキャナ、プリンタ等）とでバスを共用する機器に用いて好適なものである。
【０００２】
【従来の技術】
従来のＤＭＡ制御装置では、複数のデバイスからバスアクセスのリクエストがあった場合に、バスアクセスを調停するためのバス調停部を備えるものが知られている。そのシステムの一例を図１１に示す。図１１に示すシステムは、基本的に、メモリ１０７と、各ＤＭＡ制御部１０１，１０２，１０３、およびアクセス制御部１０４とを有し、ＤＭＡ制御部１０１〜１０３、およびアクセス制御部１０４が共用のバス１０５を介してメモリ１０７にアクセスするものである。そして、各ＤＭＡ制御部１０１〜１０３、およびアクセス制御部１０４からバス１０５へのアクセスを調停するバス調停部１０６が設けられている。また、ＤＭＡ制御部１０１にはプリンタ装置１１１が接続され、ＤＭＡ制御部１０２にはスキャナ装置１１２が接続され、ＤＭＡ制御部１０３にはハードディスク１１３が接続され、アクセス制御部１０４にはＣＰＵ１１４が接続されている。
【０００３】
このシステムは次のように動作する。この動作について図１２を参照して説明する。例えば、ＤＭＡ制御部１０１においてバス１０５へのアクセスが必要になると、ＤＭＡ制御部１０１はバス調停部１０６に対しリクエスト信号req1を出力する。このリクエスト信号req1に対してバス調停部１０６は、可能ならばバス使用許可信号ack1を返信する。この許可信号ack1がアクティブである期間中、ＤＭＡ制御部１０１を介してプリンタ装置１１１がバス１０５にアクセスできるのである。他の制御部（デバイス）でも同様である。
【０００４】
ここで、複数の制御部からリクエストが同時にあった場合には、バス調停部１０６は所定の優先順位にしたがってバス使用許可信号を返信するようになっている。優先順位の一例を図１３に示す。この優先順位の場合、バス調停部１０６に対してリクエスト信号req1,req2,req3,req4が同時に出力されたときには、バス調停部１０６は、最も優先順位が高いバス使用許可信号ack1のみを返信する。これにより、ＤＭＡ制御部１０１が他の制御部１０２〜１０４よりも優先してバス１０５にアクセスする。同様に、リクエスト信号req2,req3,req4が同時に出力されたときには、バス調停部１０６はその中で最も優先順位の高いバス使用許可信号ack2のみを返信する。このため、ＤＭＡ制御部１０２が他の制御部１０３，１０４よりも優先してバス１０５にアクセスする。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記した従来のＤＭＡ制御装置１００では、バス調停部１０６において常に図１３に示す優先順位のみにしたがってバス調停制御が行われるため、ＤＭＡ制御部１０１〜１０３、およびアクセス制御部１０４からのリクエスト信号req1,req2,req3,req4が一時期に集中してバス調停部１０６に対して出力されると、優先順位の低いアクセス制御部１０４（ＣＰＵ１１４）がバス１０５にアクセスできないおそれがあった。かかる場合にはＣＰＵ１１４がバス１０５にアクセスできずにシステムのプログラムが停止してしまうという問題があった。
【０００６】
そこで、本発明は上記した問題点を解決するためになされたものであり、デバイスの動作状況を検出し、その結果検出に応じてバス調停制御の内容を変更することにより、ＣＰＵによる共有バスへのアクセスを確保することができるＤＭＡ制御装置を提供することを課題とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため本発明に係るＤＭＡ制御装置によれば、ＣＰＵと、メモリと、前記ＣＰＵおよび前記メモリが接続された共有バスと、前記共有バスに接続されるとともに前記メモリにアクセスする、少なくともプリンタとスキャナを有する複数のデバイスと、前記各デバイスによる前記共有バスへのアクセス後、次のアクセスが可能となるまでの最低アクセス間隔時間を記録した複数の異なるアクセス間隔テーブルと、少なくとも前記プリンタとスキャナの動作状況を検出するデバイスモニタ手段と、前記デバイスモニタ手段による検出の結果、前記プリンタが動作中であるか前記スキャナが動作中であるかに基づいて前記アクセス間隔テーブルのうち１つを選択するアクセス間隔テーブル選択手段と、前記アクセス間隔テーブル選択手段により選択されたアクセス間隔テーブルに従い前記各デバイスによる前記共有バスへのアクセスの許否を決定するアクセス許否決定手段とを有し、前記バス調停手段は、前記アクセス許否決定手段の決定に従い前記ＣＰＵおよび前記各デバイスによる前記共有バスへのアクセスを調停することを特徴とする。
【０００８】
なお、デバイス（少なくともプリンタとスキャナを含む）の動作状況とは、各デバイスによる共有バスへのアクセス状態（アクセスしているか否か）を示すものである。
【０００９】
このＤＭＡ制御装置では、デバイスモニタ手段により、少なくともプリンタとスキャナの動作状況が検出されている。そして、アクセス間隔テーブル選択手段により、デバイスモニタ手段による検出の結果、プリンタが動作中であるかスキャナが動作中であるか、すなわち異なるデバイスの動作状況に基づいて複数の異なるアクセス間隔テーブルのうち１つが選択される。さらに、アクセス許否決定手段により、アクセス間隔テーブル選択手段で選択されたアクセス間隔テーブルに従い各デバイスによる共有バスへのアクセスの許否が決定される。その後、アクセス許否決定手段の決定に従い各デバイスおよびＣＰＵのリクエストに対して、共有バスの使用許可の調停が行われる。
【００１０】
これにより、デバイスの動作状況に応じて適切に各デバイスおよびＣＰＵによる共有バスへのアクセスが調停される。従って、複数のデバイスからリクエストが一時期に集中した場合に、優先順位の高いデバイスによる共有バスの独占が防止され、優先順位の低いＣＰＵにも必要なアクセス時間が確保される。なお、アクセス間隔テーブルに、ＣＰＵによる共有バスへの最低アクセス間隔を含めてもよい。
【００１１】
【００１２】
【００１３】
【発明の実施の形態】
以下、本発明のＤＭＡ制御装置を具体化した実施の形態について図面に基づいて詳細に説明する。本実施の形態は、複写機におけるＣＰＵおよび各種周辺デバイスによるバスへのアクセスを制御するＤＭＡ制御装置である。
【００１４】
（第１の実施の形態）
まず、第１の実施の形態について説明する。このＤＭＡ制御装置２００は、図１に示すように、メモリ７と、各ＤＭＡ制御部１，２，３、およびアクセス制御部４と、デバイスモニタ部２０８とを有し、ＤＭＡ制御部１〜３、およびアクセス制御部４が共用のバス５を介してメモリ７にアクセスするものである。そして、デバイスモニタ部２０８の検出結果に応じて各ＤＭＡ制御部１〜３、およびアクセス制御部４からバス５へのアクセスを調停するバス調停部２０６が設けられている。
【００１５】
また、ＤＭＡ制御部１にはプリンタ装置１１が接続され、ＤＭＡ制御部２にはスキャナ装置１２が接続され、ＤＭＡ制御部３にはハードディスク１３が接続され、アクセス制御部４にはＣＰＵ１４が接続されている。ＣＰＵ１４は、このシステムを含めた複写機全体の制御を統括するものである。なお、プリンタ装置１１、スキャナ装置１２、およびハードディスク１３はそれぞれＤＭＡ制御部１，２、および３によりＣＰＵ１４を介さずメモリ７に直接アクセス（ＤＭＡ）できるようになっている。また、各ＤＭＡ制御部１〜３のアクセス状況を検出するデバイスモニタ部２０８が備わっている。
【００１６】
バス調停部２０６は、図２に示すように、各ＤＭＡ制御部１〜３、およびアクセス制御部４からそれぞれリクエスト信号req1,req2,req3,req4が出力されると、各ＤＭＡ制御部１〜３、およびアクセス制御部４に対して適宜バス使用許可信号ack1,ack2,ack3,ack4を返信するものである。これらのバス使用許可信号がアクティブである期間中だけ、バス使用許可信号が返信された制御部がバス５にアクセスできる。このときバス５にアクセスしている制御部は、ＤＭＡ処理信号dmaをデバイスモニタ部２０８に発するようになっている。そして、バス調停部２０６は、図３に示すように、ＤＭＡ制御部１〜３の動作状況に応じてバス調停制御を行うための優先順位テーブルを選択しリクエスト信号req1〜4を処理する優先順位テーブル選択部２１８と、バス使用許可信号ack1〜4を送出するバス応答制御部１７とを備える。
【００１７】
優先順位テーブル選択部２１８は、予め格納されている複数（本実施の形態では２つ）の優先順位テーブルのうち１つを、後述するデバイスモニタ部２０８の検出結果に応じて選択するものである。この優先順位テーブルの選択は、図４に示す選択テーブルＴｃｒに基づき行われる。例えば、プリンタ装置１１（ＤＭＡ制御部１）が動作中である場合には、優先順位テーブル選択部２１８では第２優先順位テーブルＴｒ２が選択される。なお、優先順位テーブル選択部２１８に格納されている優先順位テーブルは、図５に示すものが格納されている。すなわち、第１優先順位テーブルＴｒ１としては、従来のＤＭＡ制御装置１００で用いられている優先順位テーブル（優先順位は上から順に、ＤＭＡ制御部１、ＤＭＡ制御部２、ＤＭＡ制御部３、アクセス制御部４となっている）と同じものが格納されている。また、第２優先順位テーブルＴｒ２としては、優先順位が上から順にＤＭＡ制御部１、ＤＭＡ制御部２、アクセス制御部４、ＤＭＡ制御部３となっているものが格納されている。
【００１８】
バス応答制御部１７は、優先順位テーブル選択部２１８により選択された優先順位テーブルに従いバス使用許可が付与された制御部に対し、バス使用許可信号を送出するものである。
【００１９】
また、デバイスモニタ部２０８は、各ＤＭＡ制御部１〜３が発するＤＭＡ処理信号dma1〜3に基づきＤＭＡ制御部１〜３の動作状況を検出するものである。ここで、ＤＭＡ制御部１〜３の動作状況とは、バス５へアクセスしているＤＭＡ制御部の組み合わせのことを意味する。この動作状況の検出は、各ＤＭＡ制御部が発するＤＭＡ処理信号がアクティブである期間中は、そのＤＭＡ制御部が動作している、つまりバス５にアクセスしてＤＭＡ処理を行っているものと判断することにより行われる。具体的に、デバイスモニタ部２０８で検出される動作状況には、図４に示すような３つのパターンがある。すなわち、（１）プリンタ装置１１が動作中である場合、（２）スキャナ装置１２が動作中である場合、および（３）前記（１）（２）以外の場合の３パターンである。
【００２０】
続いて、上記のように構成されたＤＭＡ制御装置２００の動作について、図６に示すフローチャートを用いて説明する。このフローチャートは、バス調停部２０６におけるバス調停制御ルーチンを示したものである。まず、Ｓ１において、デバイスモニタ部２０８により、ＤＭＡ制御部１〜３の動作状況が検出される。つまり、各ＤＭＡ制御部１〜３が発するＤＭＡ処理信号dma1〜3の状態（アクティブ／インアクティブ）から各ＤＭＡ制御部１〜３のそれぞれの動作状態が判断される。
【００２１】
次いでＳ２において、デバイスモニタ部２０８検出結果により、優先順位テーブル選択部２１８で選択テーブルＴｃｒ（図４参照）に基づき、バス調停制御を行うための優先順位テーブルが選択される。そしてＳ３において、リクエスト信号が発生しているか否かが判断される。このとき、リクエスト信号が発生している場合には（Ｓ３：ＹＥＳ）、Ｓ４の処理に進む。一方、リクエスト信号が発生していない場合には（Ｓ３：ＮＯ）、Ｓ１に戻りＳ１〜Ｓ３の処理を繰り返す。
【００２２】
Ｓ３でリクエスト信号が発生しておりＳ４へ進むと、Ｓ４では、優先順位テーブル選択部２１８で選択された優先順位テーブルに従いバス調停制御が実行される。その結果、Ｓ５において、バス使用許可信号を付与する制御部が選択される。そうすると、Ｓ６において、バス応答制御部１７によってＳ５で選択された制御部に対してバス使用許可信号が送出される。これにより、バス使用許可信号を受信した制御部がバス５にアクセスする。以後、Ｓ１〜Ｓ６の処理を繰り返す。
【００２３】
このように、バス調停部２０６において、ＤＭＡ制御部１〜３の動作状況に応じてバス調停制御に使用する優先順位テーブルが選択され、そして、その優先順位テーブルに従い各制御部１〜４のリクエスト信号req1〜4に対するバス５へのアクセスが調停される。つまり、ＤＭＡ制御部１〜３の動作状況に応じた適切なバス調停制御が行われる。
【００２４】
以上、詳細に説明したように第１の実施の形態に係るＤＭＡ制御装置２００によれば、デバイスモニタ部２０８により、ＤＭＡ処理信号dma1〜3に基づきＤＭＡ制御部１〜３の動作状態が検出される。そして、デバイスモニタ部２０８の検出結果に応じて優先順位テーブル選択部２１８により優先順位テーブルが選択される。これにより、ＤＭＡ制御部１〜３の動作状況に応じた優先順位テーブルに従いバス調停制御が行われる。従って、ＤＭＡ制御部１〜３によるバス５の独占が防止され、ＣＰＵ１４にも必要なアクセス時間が確保される。よって、システムプログラムが停止するような事態は確実に回避される。
【００２５】
（第２の実施の形態）
次に、第２の実施の形態について説明する。第２の実施の形態に係るＤＭＡ制御装置は、第１の実施の形態に係るＤＭＡ制御装置２００と基本的にほぼ同じ構成のものであるが、図７に示すように、バス調停部２５６にアクセス間隔テーブル選択部２６８を備えるものである。すなわち、このアクセス間隔テーブル選択部２６８により、各ＤＭＡ制御部１〜３のリクエスト信号req1〜3の受付の遅延が実行されるようになっている。そこで、第２の実施の形態では、第１の実施の形態と同じところについての説明は省略し、アクセス間隔テーブル選択部２６８を中心に異なるところについて説明する。なお、第１の実施の形態と同じ構成のものについては、同一符号を付するものとする。
【００２６】
第２の実施の形態に係るＤＭＡ制御装置２５０も、第１の実施の形態と同様、メモリ７と、各ＤＭＡ制御部１，２，３、およびアクセス制御部４と、デバイスモニタ部２０８を有し、ＤＭＡ制御部１〜３、およびアクセス制御部４が共用のバス５を介してメモリ７にアクセスするものである。そして、デバイスモニタ部２０８が検出した各ＤＭＡ制御部１〜３の動作状況に応じて、各ＤＭＡ制御部１〜３、およびアクセス制御部４からバス５へのアクセスを調停するバス調停部２０６が設けられている（図１参照）。
【００２７】
デバイスモニタ部２０８は、各ＤＭＡ制御部１〜３が発するＤＭＡ処理信号dma1〜3に基づきＤＭＡ制御部１〜３の動作状況を検出するものである。また、バス調停部２５６は、アクセス間隔テーブルを選択するアクセス間隔テーブル選択部２６８と、リクエスト信号req1〜4の受付を遅延するアクセス許否決定部２６９と、遅延リクエスト信号dreq1〜4の調停制御を行うための優先順位テーブルＴと、バス使用許可信号ack1〜4を各制御部１〜４へ送出するバス応答制御部１７とを備え、デバイスモニタ部２０８の検出結果に応じたバス調停制御を実行するものである。
【００２８】
ここで、アクセス間隔テーブル選択部２６８は、予め格納されている複数（本実施の形態では２つ）のアクセス間隔テーブルのうち１つを、デバイスモニタ部２０８の検出結果に応じて選択するものである。この優先順位テーブルの選択は、図８に示す選択テーブルＴｃａに基づいて行われる。例えば、スキャナ装置１２（ＤＭＡ制御部２）が動作中である場合には、アクセス間隔テーブル選択部２６８により、第１アクセス間隔テーブルＴａ１が選択される。
【００２９】
そして、アクセス間隔テーブル選択部２６８には、図９に示すアクセス間隔テーブルが格納されている。すなわち、第１アクセス間隔テーブルＴａ１として、最低アクセス間隔時間が、リクエスト信号req1に対しては２０００nsec、リクエスト信号req2に対しては３０００nsec、リクエスト信号req3に対しては５０００nsecのものが格納されている。また、第２アクセス間隔テーブルＴｒ２として、最低アクセス間隔時間が、リクエスト信号req1に対しては２０００nsec、リクエスト信号req2に対しては３０００nsec、リクエスト信号req3に対しては５００００nsecのものが格納されている。従って、第２アクセス間隔テーブルＴａ２が選択されると、ハードディスク装置１３（ＤＭＡ制御装置３）によるバス５へのアクセス間隔が広くなる（１０倍以上になる）。また、ＣＰＵ１４（アクセス制御部４）のリクエスト信号req4の受付は遅延されない。なお、バス調停制御を行うための優先順位テーブルＴは、従来のＤＭＡ制御装置１００に格納されている優先順位テーブルと同じものである（図１３参照）。
【００３０】
また、アクセス許否決定部２６９は、アクセス間隔テーブル選択部２６８により選択されたアクセス間隔テーブルに従い、各制御部からのリクエスト信号req1〜4の受付を遅延し、遅延リクエスト信号dreq1〜4を発するものである。このアクセス許否決定部２６９により、リクエスト信号req1〜4の受付が遅延されるため各制御部のアクセス間隔が調整される。
【００３１】
続いて、上記のように構成されたＤＭＡ制御装置２５０の動作について、図１０に示すフローチャートを用いて説明する。このフローチャートは、バス調停部２５６におけるバス調停制御ルーチンを示したものである。なお、ＤＭＡ制御装置２５０には、各制御部のアクセス間隔を調整するために、各制御部のリクエストの受付の遅延時間（アクセス間隔）をカウントする残り待ち時間カウンタが備わっている。
【００３２】
まず、Ｓ１１において、デバイスモニタ部２０８により、ＤＭＡ制御部１〜３の動作状況が検出される。つまり、各ＤＭＡ制御部１〜３が発するＤＭＡ処理信号dma1〜3の状態（アクティブ／インアクティブ）から各ＤＭＡ制御部１〜３のそれぞれの動作状態の組み合わせパターンが判断される。
【００３３】
次いでＳ１２では、アクセス間隔テーブル選択部２６８により、選択テーブルＴｃａ（図８参照）に基づいてアクセス間隔テーブルが選択される。そうすると、残り待ち時間カウンタに、選択されたアクセス間隔テーブルのアクセス間隔の値が書き込まれる。なお、この残り待ち時間カウンタへの書き込みは、最初のサイクルにおける処理のみ行われる。それ以降のサイクルにおいては、次のようにして処理される。まず、前サイクルの処理で選択されたものと同じアクセス間隔テーブルが選択された場合、つまりアクセス間隔テーブルに変更がなった場合には、残り待ち時間カウンタの値は変更されない。一方、前サイクルの処理で選択されたものと異なるアクセス間隔テーブルが選択された場合、つまりアクセス間隔テーブルが変更になった場合には、残り待ち時間カウンタにアクセス間隔の時間差が加算される。
【００３４】
具体的には、アクセス間隔テーブルがＴａ１からＴａ２に変更された場合には、ＤＭＡ制御部３（ハードディスク１３）に関する残り待ち時間カウンタに「４５０００（＝５００００−５０００）」が加算される。逆に、アクセス間隔テーブルがＴａ２からＴａ１に変更された場合には、ＤＭＡ制御部３（ハードディスク１３）に関する残り待ち時間カウンタに「−４５０００（＝５０００−５００００）」が加算される。他の制御部においても同様の処理が行われるが、実際にはアクセス間隔テーブルＴａ１とＴａ２とにおいてデータ値に変化がないため、残り待ち時間カウンタの値は変化しない。
【００３５】
続いて、Ｓ１３において、残り待ち時間カウンタが一律に減算される。ただし、残り待ち時間カウンタがゼロになっているものについては減算されない。そして、Ｓ１４において、残り待ち時間カウンタがゼロになった制御部の許可フラグがONにされる。次いで、Ｓ１５において、リクエスト信号が発生しているか否かが確認される。リクエスト信号が発生している場合には（Ｓ１５：ＹＥＳ）、Ｓ１６の処理に進む。一方、リクエスト信号が発生していない場合には（Ｓ１５：ＮＯ）、Ｓ１１に戻りＳ１１〜Ｓ１５の処理を繰り返す。
【００３６】
Ｓ１５でリクエスト信号が発生しておりＳ１６へ進むと、Ｓ１６ではアクセス許否決定部２６９により、リクエスト信号を発している制御部であって、その許可フラグがONになっているものがあるか否かが判断される。許可フラグがONになっているものがある場合には（Ｓ１６：ＹＥＳ）、Ｓ１７以降の調停制御が実行される。一方、該当する許可フラグがすべてOFFの場合には（Ｓ１６：ＮＯ）、Ｓ１１に戻りＳ１１〜Ｓ１６の処理を繰り返す。
【００３７】
その後、Ｓ１７において、優先順位テーブルＴが参照される。そして、Ｓ１８において、この優先順位テーブルＴに従ってバス調停制御が行われ、バス使用許可を付与する制御部が選択される。そうすると、バス応答制御部１７によって、Ｓ１８で選択された制御部に対してバス使用許可信号が送出される。これにより、バス使用許可信号を受信した制御部がバス５にアクセスする。すると、Ｓ２０において、バス５にアクセスした制御部の許可フラグがOFFにされる。また、許可フラグがOFFにされた制御部の残り待ち時間カウンタが更新、つまりアクセス間隔テーブルのデータが書き込まれる。以後、Ｓ１１〜Ｓ２０の処理を繰り返す。
【００３８】
このように、バス調停部２５６において、ＤＭＡ制御部１〜３の動作状況に応じてＤＭＡ制御部１〜３のリクエスト信号req1〜3の受付の遅延が行われる。例えば、プリンタ装置１１がバス５にアクセスしておりバス５の占有率が高い場合には、第２アクセス間隔テーブルＴａ２によってリクエスト信号の受付の遅延が行われる。これにより、ハードディスク装置１３（ＤＭＡ制御部３）からのリクエスト信号req3の受付が大幅に遅延される。すなわち、アクセス間隔が５０００nsecから５００００nsecになるため、ハードディスク装置１３によるバス５へのアクセス間隔が１０倍以上に広くなる。従って、ＤＭＡ制御部３の優先順位が実質的に下げられ、アクセス制御部４の優先順位が引き上げられる。よって、バス５の占有率が高い場合にも、ＣＰＵ１４が確実にバス５にアクセスすることができる。つまり、ＤＭＡ制御部１〜３の動作状況に応じた適切なバス調停制御が行われ、各制御部によるバス５への適切なアクセス時間が確実に確保される。
【００３９】
以上、詳細に説明したように第２の実施の形態に係るＤＭＡ制御装置２５０によれば、デバイスモニタ部２０８により、ＤＭＡ処理信号dma1〜3に基づきＤＭＡ制御部１〜３の動作状態が検出される。すると、アクセス間隔テーブル選択部２６８により、デバイスモニタ部２０８の検出結果に応じたアクセス間隔テーブルが選択される。次いで、アクセス許否決定部２６９により、アクセス間隔テーブル選択部２６８で選択されたアクセス間隔テーブルに基づき、各制御部のリクエスト信号req1〜4の受付が遅延される。そして、その受付の遅延が行われた遅延リクエスト信号dreq1〜4に対し、優先順位テーブルＴに従いバス調停制御が行われる。すなわち、ＤＭＡ制御部１〜３の動作状態に応じたバス調停制御が行われるため、ＤＭＡ制御部１〜３によるバス５の独占が防止され、ＣＰＵ１４にも必要なアクセス時間が確保される。よって、システムプログラムが停止するような事態は確実に回避される。
【００４０】
なお、上記実施の形態は単なる例示にすぎず、本発明を何ら限定するものではない。従って本発明は当然に、その要旨を逸脱しない範囲内で種々の改良、変形が可能である。上記した第１および第２の実施の形態として複写機におけるＤＭＡ制御装置を例示したが、これに限らずＤＭＡ制御を行うものであればいずれのものにも本発明を適用することができる。また、デバイスモニタ部２０８を独立して設けているが、もちろんバス調停部２０６あるいは２５６の内部に組み込むことも可能である。さらに、デバイスモニタ部２０８では、各ＤＭＡ制御部１〜３のＤＭＡ処理信号dma1〜3に基づき各ＤＭＡ制御部１〜３の動作状況を検出しているが、バス使用許可信号ack1〜3に基づき各ＤＭＡ制御部１〜３の動作状況を検出するようにしても良い。これにより、各ＤＭＡ制御部１〜３が出力する信号数を減少させられる。また、上記第２に実施の形態においては、優先順位テーブルを１つしか有していないが、第１の実施の形態のように、複数の異なる優先順位テーブルを備え、各ＤＭＡ制御部１〜３の動作状況に応じてそのうちの１つを選択するようにしてもよい。
【００４１】
【発明の効果】
以上、説明した通り本発明のＤＭＡ制御装置によれば、共有バスに接続された各デバイスの動作状況が検出され、その検出結果に基づきバス調停制御の内容が変更される。これにより、デバイスによる共有バスの独占が防止され、ＣＰＵによる共有バスへのアクセスが確実に確保される。
【図面の簡単な説明】
【図１】第１の実施の形態に係るＤＭＡ制御装置の構成を示すブロック図である。
【図２】図１のバス調停部およびデバイスモニタ部の動作について説明するための説明図である。
【図３】図１のバス調停部の構成を示すブロック図である。
【図４】優先順位テーブルを選択するための選択テーブルを説明するための説明図である。
【図５】優先順位テーブル選択部に格納されている優先順位テーブルを説明するための説明図である。
【図６】バス調停部における調停制御ルーチンを示すフローチャートである。
【図７】第２の実施の形態に係るＤＭＡ制御装置におけるバス調停部の構成を示すブロック図である。
【図８】アクセス間隔テーブルを選択するための選択テーブルを説明するための説明図である。
【図９】アクセス間隔テーブル選択部に格納されているアクセス間隔テーブルを説明するための説明図である。
【図１０】バス調停部における調停制御ルーチンを示すフローチャートである。
【図１１】従来のＤＭＡ制御装置の概略構成を示すブロック図である。
【図１２】従来のバス調停部におけるバス調停制御を説明するための説明図である。
【図１３】従来のバス調停部におけるバス調停制御の優先順位を説明するための説明図である。
【符号の説明】
１，２，３ＤＭＡ制御部
４アクセス制御部
５バス
７メモリ
８，バスモニタ部
１７バス応答制御部
２００，２５０ＤＭＡ制御装置
２０６，２５６バス調停部
２０８デバイスモニタ部
２１８優先順位テーブル選択部
２６８アクセス間隔テーブル選択部
２６９アクセス許否決定部
dma ＤＭＡ処理信号
req リクエスト信号
dreq 遅延リクエスト信号
ack バス使用許可信号[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to direct memory access control (hereinafter also referred to as “DMA control”). More specifically, the present invention relates to a DMA control apparatus that prevents a device that cannot access a shared bus from being occupied by a specific device regardless of the operation status of a plurality of devices connected to the shared bus. Is. For example, it is suitable for a device such as a copying machine that shares a bus between a CPU and other devices (scanner, printer, etc.).
[0002]
[Prior art]
  A conventional DMA control apparatus is known that includes a bus arbitration unit for arbitrating bus access when there is a request for bus access from a plurality of devices. An example of the system is shown in FIG. The system shown in FIG. 11 basically includes a memory 107, each of the DMA control units 101, 102, 103, and an access control unit 104. The DMA control units 101 to 103 and the access control unit 104 are shared. The memory 107 is accessed via the bus 105. Each DMA control unit 101 to 103 and a bus arbitration unit 106 that arbitrates access from the access control unit 104 to the bus 105 are provided. Also, a printer device 111 is connected to the DMA control unit 101, a scanner device 112 is connected to the DMA control unit 102, a hard disk 113 is connected to the DMA control unit 103, and a CPU 114 is connected to the access control unit 104. ing.
[0003]
  This system operates as follows. This operation will be described with reference to FIG. For example, when the DMA control unit 101 needs to access the bus 105, the DMA control unit 101 outputs a request signal req 1 to the bus arbitration unit 106. In response to the request signal req1, the bus arbitration unit 106 returns a bus use permission signal ack1 if possible. During the period in which the permission signal ack1 is active, the printer apparatus 111 can access the bus 105 via the DMA control unit 101. The same applies to other control units (devices).
[0004]
  When there are requests from a plurality of control units at the same time, the bus arbitration unit 106 returns a bus use permission signal according to a predetermined priority. An example of the priority order is shown in FIG. In the case of this priority, when the request signals req1, req2, req3, and req4 are simultaneously output to the bus arbitration unit 106, the bus arbitration unit 106 returns only the bus use permission signal ack1 having the highest priority. Thereby, the DMA control unit 101 accesses the bus 105 with priority over the other control units 102 to 104. Similarly, when the request signals req2, req3, and req4 are output simultaneously, the bus arbitration unit 106 returns only the bus use permission signal ack2 having the highest priority among them. For this reason, the DMA control unit 102 accesses the bus 105 with priority over the other control units 103 and 104.
[0005]
[Problems to be solved by the invention]
  However, in the conventional DMA control device 100 described above, the bus arbitration unit 106 always performs bus arbitration control according to only the priority order shown in FIG. 13, and therefore requests from the DMA control units 101 to 103 and the access control unit 104. If the signals req1, req2, req3, and req4 are concentrated and output to the bus arbitration unit 106 at one time, the access control unit 104 (CPU 114) having a low priority may not be able to access the bus 105. In such a case, there is a problem that the CPU 114 cannot access the bus 105 and the system program stops.
[0006]
  Therefore, the present invention has been made to solve the above-described problems. By detecting the operation status of the device and changing the contents of the bus arbitration control according to the detection result, the CPU can share the bus. It is an object of the present invention to provide a DMA control device that can ensure the access to the network.
[0007]
[Means for Solving the Problems]
  In order to solve the above problems, according to the DMA control device of the present invention,A CPU, a memory, a shared bus to which the CPU and the memory are connected, a plurality of devices having at least a printer and a scanner connected to the shared bus and accessing the memory, and the sharing by the devices A plurality of different access interval tables that record the minimum access interval time until the next access becomes possible after accessing the bus, device monitor means for detecting at least the operating status of the printer and scanner, and the device monitor means The access interval table selecting means for selecting one of the access interval tables based on whether the printer is operating or the scanner is operating, and the access interval table selecting means Each device according to the access interval table Access permission / rejection determination means for determining permission / prohibition of access to the shared bus by the bus, and the bus arbitration means allows the CPU and each device to access the shared bus according to the determination of the access permission / rejection determination means. It is characterized by mediation.
[0008]
  Device(Including at least printer and scanner)The operation status indicates an access state (whether access is made) to the shared bus by each device.
[0009]
  In this DMA control apparatus, at least the operating statuses of the printer and the scanner are detected by the device monitor means. Then, as a result of detection by the device monitor means by the access interval table selection means, whether the printer is operating or the scanner is operating, that is, one of a plurality of different access interval tables based on the operating status of different devices. Is selected. Further, the access permission / non-permission determining unit determines whether each device can access the shared bus according to the access interval table selected by the access interval table selecting unit. Thereafter, arbitration of permission to use the shared bus is performed for each device and CPU request according to the determination of the access permission determination means.
[0010]
As a result, the shared bar by each device and CPU can be appropriately selected according to the operation status of the device. Access to the service is arbitrated. Therefore, when requests from a plurality of devices are concentrated at one time, monopolization of the shared bus by devices with higher priority is prevented, and necessary access time is secured even for CPUs with lower priority. The access interval table may include the minimum access interval to the shared bus by the CPU.
[0011]
[0012]
[0013]
DETAILED DESCRIPTION OF THE INVENTION
  DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying a DMA control device of the present invention will be described below in detail with reference to the drawings. The present embodiment is a DMA control device that controls access to a bus by a CPU and various peripheral devices in a copying machine.
[0014]
(First embodiment)
  First, the first embodiment will be described. As shown in FIG. 1, the DMA control device 200 includes a memory 7, DMA control units 1, 2 and 3, an access control unit 4, and a device monitor unit 208. , And the access control unit 4 accesses the memory 7 via the shared bus 5. Then, the DMA control units 1 to 3 and the bus arbitration unit 206 that arbitrates access from the access control unit 4 to the bus 5 according to the detection result of the device monitor unit 208 are provided.
[0015]
  A printer device 11 is connected to the DMA control unit 1, a scanner device 12 is connected to the DMA control unit 2, a hard disk 13 is connected to the DMA control unit 3, and a CPU 14 is connected to the access control unit 4. ing. The CPU 14 controls the entire copying machine including this system. Note that the printer device 11, the scanner device 12, and the hard disk 13 can directly access (DMA) the memory 7 by the DMA control units 1, 2, and 3 without using the CPU. Further, a device monitor unit 208 that detects the access status of each of the DMA control units 1 to 3 is provided.
[0016]
  As shown in FIG. 2, when the request signals req1, req2, req3, and req4 are output from the DMA control units 1 to 3 and the access control unit 4, respectively, the bus arbitration unit 206, as shown in FIG. The bus use permission signals ack1, ack2, ack3, and ack4 are appropriately returned to the access control unit 4. Only during the period when these bus use permission signals are active, the control unit to which the bus use permission signal is returned can access the bus 5. At this time, the control unit accessing the bus 5 issues a DMA processing signal dma to the device monitor unit 208. Then, as shown in FIG. 3, the bus arbitration unit 206 selects a priority table for performing bus arbitration control according to the operation status of the DMA control units 1 to 3, and processes the request signals req1 to req4. A table selection unit 218 and a bus response control unit 17 for sending bus use permission signals ack1 to ack4 are provided.
[0017]
  The priority table selection unit 218 selects one of a plurality of (two in this embodiment) priority table stored in advance according to the detection result of the device monitor unit 208 described later. . The selection of the priority table is performed based on the selection table Tcr shown in FIG. For example, when the printer device 11 (DMA control unit 1) is operating, the priority table selection unit 218 selects the second priority table Tr2. Note that the priority table stored in the priority table selection unit 218 is the one shown in FIG. That is, as the first priority table Tr1, the priority table used in the conventional DMA control device 100 (priority is in order from the top, DMA control unit 1, DMA control unit 2, DMA control unit 3, access control) The same data is stored. Further, the second priority order table Tr2 is stored with the priority order from the top to the DMA control unit 1, DMA control unit 2, access control unit 4, and DMA control unit 3.
[0018]
  The bus response control unit 17 sends a bus use permission signal to a control unit that has been granted bus use permission according to the priority table selected by the priority table selection unit 218.
[0019]
  The device monitor 208 detects the operation status of the DMA controllers 1 to 3 based on the DMA processing signals dma1 to 3 issued by the DMA controllers 1 to 3. Here, the operation status of the DMA controllers 1 to 3 means a combination of DMA controllers accessing the bus 5. This operation status is detected when the DMA processing signal issued by each DMA control unit is active and that the DMA control unit is operating, that is, accessing the bus 5 and performing DMA processing. Is done. Specifically, the operation status detected by the device monitor unit 208 has three patterns as shown in FIG. That is, there are three patterns: (1) when the printer device 11 is in operation, (2) when the scanner device 12 is in operation, and (3) cases other than (1) and (2).
[0020]
  Next, the operation of the DMA control device 200 configured as described above will be described using the flowchart shown in FIG. This flowchart shows a bus arbitration control routine in the bus arbitration unit 206. First, in S1, the device monitor unit 208 detects the operation status of the DMA control units 1 to 3. That is, the respective operation states of the DMA control units 1 to 3 are determined from the states (active / inactive) of the DMA processing signals dma1 to 3 issued by the DMA control units 1 to 3.
[0021]
  Next, in S2, the priority table for performing bus arbitration is selected by the priority table selection unit 218 based on the selection table Tcr (see FIG. 4) based on the detection result of the device monitor unit 208. In S3, it is determined whether or not a request signal is generated. At this time, if a request signal is generated (S3: YES), the process proceeds to S4. On the other hand, when the request signal is not generated (S3: NO), the process returns to S1 and the processes of S1 to S3 are repeated.
[0022]
  When a request signal is generated in S3 and the process proceeds to S4, bus arbitration control is executed in S4 according to the priority table selected by the priority table selection unit 218. As a result, in S5, the control unit to which the bus use permission signal is given is selected. Then, in S6, a bus use permission signal is sent to the control unit selected in S5 by the bus response control unit 17. As a result, the control unit that has received the bus use permission signal accesses the bus 5. Thereafter, the processes of S1 to S6 are repeated.
[0023]
  As described above, the bus arbitration unit 206 selects the priority order table used for the bus arbitration control in accordance with the operation status of the DMA control units 1 to 3, and requests the control units 1 to 4 according to the priority order table. Access to bus 5 for signals req1-4 is arbitrated. That is, appropriate bus arbitration control is performed according to the operation status of the DMA control units 1 to 3.
[0024]
  As described above in detail, according to the DMA control apparatus 200 according to the first embodiment, the device monitor unit 208 detects the operation states of the DMA control units 1 to 3 based on the DMA processing signals dma1 to dma3. The Then, the priority table is selected by the priority table selection unit 218 according to the detection result of the device monitor unit 208. Thereby, the bus arbitration control is performed according to the priority order table corresponding to the operation status of the DMA control units 1 to 3. Accordingly, the monopoly of the bus 5 by the DMA control units 1 to 3 is prevented, and the necessary access time is also secured for the CPU 14. Therefore, a situation where the system program stops is surely avoided.
[0025]
(Second Embodiment)
  Next, a second embodiment will be described. The DMA control device according to the second embodiment has basically the same configuration as the DMA control device 200 according to the first embodiment. However, as shown in FIG. An access interval table selection unit 268 is provided. That is, the access interval table selection unit 268 delays reception of the request signals req1 to req3 of each of the DMA control units 1 to 3. Therefore, in the second embodiment, description of the same parts as those in the first embodiment will be omitted, and different parts will be described focusing on the access interval table selection unit 268. In addition, the same code | symbol shall be attached | subjected about the thing of the same structure as 1st Embodiment.
[0026]
  Similarly to the first embodiment, the DMA control device 250 according to the second embodiment also includes the memory 7, the DMA control units 1, 2, and 3, the access control unit 4, and the device monitor unit 208. The DMA control units 1 to 3 and the access control unit 4 access the memory 7 through the shared bus 5. A bus arbitration unit 206 that arbitrates access from the DMA control units 1 to 3 and the access control unit 4 to the bus 5 in accordance with the operation status of the DMA control units 1 to 3 detected by the device monitor unit 208. Provided (see FIG. 1).
[0027]
  The device monitor unit 208 detects the operation status of the DMA control units 1 to 3 based on the DMA processing signals dma1 to 3 issued by the DMA control units 1 to 3. The bus arbitration unit 256 performs arbitration control of the access interval table selection unit 268 that selects the access interval table, the access permission determination unit 269 that delays reception of the request signals req1 to req4, and the delayed request signals dreq1 to dreq4. And a bus response control unit 17 that sends bus use permission signals ack1 to ack4 to the control units 1 to 4, and executes bus arbitration control according to the detection result of the device monitor unit 208. Is.
[0028]
  Here, the access interval table selection unit 268 selects one of a plurality of (two in this embodiment) access interval tables stored in advance according to the detection result of the device monitor unit 208. is there. The selection of the priority table is performed based on the selection table Tca shown in FIG. For example, when the scanner device 12 (DMA control unit 2) is operating, the access interval table selection unit 268 selects the first access interval table Ta1.
[0029]
  The access interval table selection unit 268 stores the access interval table shown in FIG. That is, the first access interval table Ta1 stores the minimum access interval time of 2000 nsec for the request signal req1, 3000 nsec for the request signal req2, and 5000 nsec for the request signal req3. The second access interval table Tr2 stores the minimum access interval time of 2000 nsec for the request signal req1, 3000 nsec for the request signal req2, and 50000 nsec for the request signal req3. Therefore, when the second access interval table Ta2 is selected, the access interval to the bus 5 by the hard disk device 13 (DMA control device 3) becomes wide (10 times or more). Further, the acceptance of the request signal req4 by the CPU 14 (access control unit 4) is not delayed. Note that the priority order table T for performing bus arbitration control is the same as the priority order table stored in the conventional DMA control apparatus 100 (see FIG. 13).
[0030]
  The access permission / rejection determination unit 269 delays reception of the request signals req1 to 4 from each control unit according to the access interval table selected by the access interval table selection unit 268, and issues delayed request signals dreq1 to dreq4. is there. The access permission / rejection determination unit 269 adjusts the access interval of each control unit because reception of the request signals req1 to req4 is delayed.
[0031]
  Next, the operation of the DMA controller 250 configured as described above will be described using the flowchart shown in FIG. This flowchart shows a bus arbitration control routine in the bus arbitration unit 256. The DMA controller 250 is provided with a remaining waiting time counter that counts a delay time (access interval) for receiving a request from each control unit in order to adjust an access interval of each control unit.
[0032]
  First, in S11, the device monitor unit 208 detects the operation status of the DMA control units 1 to 3. That is, the combination pattern of the respective operation states of the DMA controllers 1 to 3 is determined from the states (active / inactive) of the DMA processing signals dma1 to 3 generated by the DMA controllers 1 to 3.
[0033]
  Next, in S12, the access interval table selection unit 268 selects an access interval table based on the selection table Tca (see FIG. 8). Then, the value of the access interval of the selected access interval table is written in the remaining waiting time counter. Note that writing to the remaining waiting time counter is performed only in the first cycle. In subsequent cycles, processing is performed as follows. First, when the same access interval table as that selected in the processing of the previous cycle is selected, that is, when the access interval table is changed, the value of the remaining waiting time counter is not changed. On the other hand, when an access interval table different from that selected in the processing of the previous cycle is selected, that is, when the access interval table is changed, the time difference of the access intervals is added to the remaining waiting time counter.
[0034]
  Specifically, when the access interval table is changed from Ta1 to Ta2, “45000 (= 50000−5000)” is added to the remaining waiting time counter relating to the DMA control unit 3 (hard disk 13). Conversely, when the access interval table is changed from Ta2 to Ta1, “−45000 (= 5000−50000)” is added to the remaining waiting time counter relating to the DMA control unit 3 (hard disk 13). Similar processing is performed in the other control units, but since the data value does not change in the access interval tables Ta1 and Ta2, the value of the remaining waiting time counter does not change.
[0035]
  Subsequently, in S13, the remaining waiting time counter is uniformly subtracted. However, those for which the remaining waiting time counter is zero are not subtracted. In S14, the permission flag of the control unit whose remaining waiting time counter has become zero is turned ON. Next, in S15, it is confirmed whether or not a request signal is generated. If the request signal is generated (S15: YES), the process proceeds to S16. On the other hand, when the request signal is not generated (S15: NO), the process returns to S11 and the processes of S11 to S15 are repeated.
[0036]
  When a request signal is generated in S15 and the process proceeds to S16, in S16, whether or not there is a control unit that has issued a request signal by the access permission determination unit 269 and whose permission flag is ON. Is judged. If there is one for which the permission flag is ON (S16: YES), the arbitration control after S17 is executed. On the other hand, when all the corresponding permission flags are OFF (S16: NO), the process returns to S11 and the processes of S11 to S16 are repeated.
[0037]
  Thereafter, the priority order table T is referred to in S17. In S18, bus arbitration control is performed in accordance with the priority table T, and a control unit that grants bus use permission is selected. Then, the bus response control unit 17 sends a bus use permission signal to the control unit selected in S18. As a result, the control unit that has received the bus use permission signal accesses the bus 5. Then, in S20, the permission flag of the control unit that has accessed the bus 5 is turned OFF. Further, the remaining waiting time counter of the control unit in which the permission flag is turned off is updated, that is, the data of the access interval table is written. Thereafter, the processes of S11 to S20 are repeated.
[0038]
  As described above, the bus arbitration unit 256 delays the reception of the request signals req1 to req3 of the DMA control units 1 to 3 in accordance with the operation status of the DMA control units 1 to 3. For example, when the printer device 11 is accessing the bus 5 and the occupation rate of the bus 5 is high, the request signal reception is delayed by the second access interval table Ta2. As a result, the reception of the request signal req3 from the hard disk device 13 (DMA control unit 3) is greatly delayed. That is, since the access interval is changed from 5000 nsec to 50000 nsec, the access interval to the bus 5 by the hard disk device 13 becomes ten times or more. Therefore, the priority order of the DMA control unit 3 is substantially lowered, and the priority order of the access control unit 4 is raised. Therefore, even when the occupation rate of the bus 5 is high, the CPU 14 can reliably access the bus 5. That is, appropriate bus arbitration control according to the operation status of the DMA controllers 1 to 3 is performed, and an appropriate access time to the bus 5 by each controller is ensured.
[0039]
  As described above in detail, according to the DMA control apparatus 250 according to the second embodiment, the device monitor unit 208 detects the operation states of the DMA control units 1 to 3 based on the DMA processing signals dma1 to dma3. The Then, the access interval table selection unit 268 selects an access interval table corresponding to the detection result of the device monitor unit 208. Next, based on the access interval table selected by the access interval table selection unit 268, the access permission / rejection determination unit 269 delays reception of the request signals req1 to req4 of each control unit. Then, bus arbitration control is performed according to the priority table T for the delayed request signals dreq1 to dreq4 for which the reception delay has been performed. That is, since bus arbitration control according to the operation state of the DMA control units 1 to 3 is performed, monopolization of the bus 5 by the DMA control units 1 to 3 is prevented, and the necessary access time is also secured for the CPU 14. Therefore, a situation where the system program stops is surely avoided.
[0040]
  In addition, the said embodiment is only a mere illustration and does not limit this invention at all. Accordingly, the present invention can be variously improved and modified without departing from the scope of the invention. Although the DMA control device in the copying machine has been exemplified as the first and second embodiments described above, the present invention is not limited to this and can be applied to any device that performs DMA control. Further, although the device monitor unit 208 is provided independently, it is of course possible to incorporate it in the bus arbitration unit 206 or 256. Further, the device monitoring unit 208 detects the operation status of each DMA control unit 1 to 3 based on the DMA processing signals dma1 to 3 of each DMA control unit 1 to 3, but based on the bus use permission signals ack1 to 3 The operation status of each of the DMA control units 1 to 3 may be detected. As a result, the number of signals output from the DMA controllers 1 to 3 can be reduced. In the second embodiment, only one priority table is provided. However, as in the first embodiment, a plurality of different priority tables are provided, and each of the DMA controllers 1 to One of them may be selected in accordance with the three operation situations.
[0041]
【The invention's effect】
  As described above, according to the DMA control device of the present invention, the operation status of each device connected to the shared bus is detected, and the contents of the bus arbitration control are changed based on the detection result. This prevents the device from monopolizing the shared bus and ensures the access to the shared bus by the CPU.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a DMA control apparatus according to a first embodiment.
FIG. 2 is an explanatory diagram for explaining operations of a bus arbitration unit and a device monitor unit of FIG. 1;
FIG. 3 is a block diagram illustrating a configuration of a bus arbitration unit in FIG. 1;
FIG. 4 is an explanatory diagram for explaining a selection table for selecting a priority order table;
FIG. 5 is an explanatory diagram for explaining a priority table stored in a priority table selection unit;
FIG. 6 is a flowchart showing an arbitration control routine in a bus arbitration unit.
FIG. 7 is a block diagram showing a configuration of a bus arbitration unit in the DMA control device according to the second embodiment.
FIG. 8 is an explanatory diagram for explaining a selection table for selecting an access interval table;
FIG. 9 is an explanatory diagram for explaining an access interval table stored in an access interval table selection unit;
FIG. 10 is a flowchart showing an arbitration control routine in a bus arbitration unit.
FIG. 11 is a block diagram showing a schematic configuration of a conventional DMA control device.
FIG. 12 is an explanatory diagram for explaining bus arbitration control in a conventional bus arbitration unit;
FIG. 13 is an explanatory diagram for explaining priorities of bus arbitration control in a conventional bus arbitration unit.
[Explanation of symbols]
  1,2,3 DMA controller
  4 Access control unit
  5 Bus
  7 memory
  8. Bus monitor section
  17 Bus response controller
  200,250 DMA controller
  206,256 Bus arbitration section
  208 Device monitor
  218 Priority table selection unit
  268 Access interval table selection unit
  269 Access permission / rejection determination unit
  dma DMA processing signal
  req request signal
  dreq Delay request signal
  ack Bus use permission signal

Claims

CPU,
Memory,
A shared bus to which the CPU and the memory are connected;
A plurality of devices having at least a printer and a scanner connected to the shared bus and accessing the memory;
A plurality of different access interval tables that record the minimum access interval time until the next access is possible after each device accesses the shared bus;
Device monitor means for detecting at least the operating status of the printer and scanner;
An access interval table selecting unit that selects one of the access interval tables based on whether the printer is operating or the scanner is operating as a result of detection by the device monitoring unit;
Access permission / non-permission determining means for determining permission / non-permission of access to the shared bus by each device according to the access interval table selected by the access interval table selecting means;
The bus arbitration means arbitrates access to the shared bus by the CPU and each device according to the determination of the access permission / rejection determination means.