JP3983450B2

JP3983450B2 - Playback device and playback circuit

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Publication number: JP3983450B2
Application number: JP2000094721A
Authority: JP
Inventors: 博司久保
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-03-30
Filing date: 2000-03-30
Publication date: 2007-09-26
Anticipated expiration: 2020-03-30
Also published as: JP2001283523A

Description

【０００１】
【発明の属する技術分野】
この発明は、情報記録媒体である光ディスク上に光ビームを照射することによって情報の記録と再生を行う光ディスク記録再生装置，光ディスク上の情報の再生のみを行う光ディスク再生専用装置等の再生装置と、再生された情報のアナログ信号をデジタル信号に変換するための再生回路とに関する。
【０００２】
【従来の技術】
光ディスクドライブ等の情報記録再生装置や情報再生装置において使用される光ディスクには、ＲＯＭと呼ばれる再生専用のものと、ＲＡＭもしくはＲＷと呼ばれる書込みができるものとがある。
【０００３】
図９は、書込みができる光ディスクのデータ記録後の状態例を示す図である。
光ディスク上のトラック５０には、書き込みデータが“１”の時は、強いレーザビームの照射によって記録膜が相変化し、低反射領域であるマーク５１が形成される。
また、データの“０”に対応するマーク５１がない領域は反射率が高い領域のスペース５２が形成される。
【０００４】
データ再生時には、弱いレーザビームスポット５３がトラック５０に沿って移動し、反射してくる光の量の多少により、データを読み出す。
マーク５１およびスペース５２の長さは読み出しクロックの周期を“Ｔ”として、３Ｔから１１Ｔまでの９通りの離散的値をとるように符号化されている。
なお、ＲＯＭについては上記説明のマーク５１のところがピットと呼ばれる窪みになっており、書込みが出来ない点以外は同じである。
【０００５】
図１０は、従来のスライス回路を含む光ディスク再生装置の構成例を示すブロック図である。
この光ディスク再生装置では、ピックアップ２内にある半導体レーザから出たレーザ光Ｌは光ディスク１で反射され、ピックアップ２内の４分割受光素子（図示を省略）で電気信号に変換されてＡ〜Ｄの４つの信号が出力される。
【０００６】
この後、Ｉ／Ｖアンプ３を通った後、アナログ演算器４で（Ａ＋Ｂ＋Ｃ＋Ｄ）のアナログ加算が行われ、その加算結果を再生信号ＲＦとして再生回路１１へ出力する。
【０００７】
また、アナログ演算器４からトラック誤差信号（ＴＥ）とフォーカス誤差信号（ＦＥ）を表わす別の２つのアナログ演算結果がサーボ制御回路５に対して出力される。
【０００８】
再生ＲＦ信号は容量ＰによるＡＣカップリング２５でＤＣ成分が除去された後、再生回路１１において、アナログ波形等化器（アナログＥＱ）７で周波数に対してゲイン調整が行われ、その後、スライス回路８で固定した基準電圧（Ｖｒｅｆ）と比較され、２値化される。
この後、ＰＬＬ９で再生信号から同期クロック成分を抽出する。
【０００９】
その抽出された同期クロックの立ち下がりエッジを使ってサンプリング回路１０で２値化された再生信号から２値化データが取り出される。
ここで、スライス回路８としては１個のコンパレータを設け、固定電圧レベルの基準電圧（Ｖｒｅｆ）と比較することによって２値化する処理方法が通常用いられている。
【００１０】
また、再生回路１１から出力される２値化データは、外部の図示を省略した８／１６復調回路及びエラー検出・訂正回路において８／１６復調とエラー検出及びエラー訂正が行われる。
【００１１】
そのエラー検出・訂正回路は、３７，８５６バイトを１ブロックとして、この中に３３，０２４バイトのデータと一緒に４，８３２バイトの冗長符号が光ディスク上に記録されており、再生時に再生したデータと冗長符号を合わせて演算を行うことによってエラーの検出と訂正を行うものである。
【００１２】
図１１は、図１０に示した再生回路の他の構成例を示すブロック図である。
図１０に示した再生回路１１と共通する部分には同一符号を付している。
図１１に示した再生回路では、再生信号ＲＦはアナログＥＱ７においてある程度波形等化された後、Ａ／Ｄ変換器６とスライス回路８に入力される。
【００１３】
スライス回路８で２値化された後、ＰＬＬ９で再生信号から同期クロック成分を抽出する。
一方、Ａ／Ｄ変換器６は、ＰＬＬ９からのクロック信号に基づいて再生信号をサンプリングし、ディジタル値に変換する。
【００１４】
次に、Ａ／Ｄ変換器６の出力はフィルタ回路（ＦＩＲ）１２に入力される。
ＦＩＲ１２は、パーシャルレスポンス（ＰＲ）等化を実行するための有限インパルス応答型フィルタ回路である。
【００１５】
以下、ＰＲ（ａ１，ａ２，ａ３，ａ４）を例にとって説明する。
図１２は、ＰＲ（ａ１，ａ２，ａ３，ａ４）等化を行うＦＩＲ１２の内部構成を示すブロック図である。
【００１６】
同図中の各遅延回路３０ａ〜３０ｄと、乗算回路３１ａ〜３１ｄはそれぞれ同一の回路であり、遅延回路３０ａ〜３０ｄはそれぞれ１Ｔ時間データを遅延させるための回路であり、乗算回路３１ａ〜３１ｄはそれぞれ遅延回路３０ａ〜３０ｄからの出力値と係数ａ１〜ａ４との乗算を行う乗算回路であり、加算回路３２は乗算回路３１ａ〜３１ｄによる４つの乗算結果を加算する加算回路である。
【００１７】
ＦＩＲ１２のフィルタ回路に対応するインパルス応答ｈ（ｔ）は次の数１及び数２で表わされる。
【００１８】
【数１】
ｈ((２ｋ−１)Ｔ／２)＝ａ１,ａ２,ａ３,ａ４ (ｋ＝−１,０,１,２)
【００１９】
【数２】
ｈ((２ｋ−１)Ｔ／２)＝０（ｋ≠−１,０,１,２）
【００２０】
上記ａ１，ａ２，ａ３，ａ４はこのフィルタ回路の各タップの乗算係数であり、これらの値は所定の周波数帯域の入力信号に対して出力信号の振幅ができるだけ等化されるように選択する。
【００２１】
そして、図１１のデジタル比較器１３は、ＦＩＲ１２の出力値と基準値との比較を行って２値化データを出力する。
【００２２】
さらに、別の従来例として、上記デジタル比較器１３の代わりにビタビ復号回路を設けて２値化を行うものがある。
ビタビ復号回路におけるビタビ復号方式とは、例えば特開平９−１６１４１０号公報に記載されているように、再生信号の振幅期待値とそれに対応する複数の状態を想定し、かつ各状態にそれぞれ固定した２値化データを割り当て、想定した各状態遷移について再生信号振幅値と振幅期待値の差を累算し、その累算値の絶対値のもっとも小さい状態遷移列（パス）を最も確からしいパスとしてデータを再生する方式である。
【００２３】
【発明が解決しようとする課題】
しかしながら、上述のような従来の技術では、ＦＩＲ１２による波形等化を行っても３Ｔ，４Ｔ長さのスペース及びマークの振幅は小さく、例えば、高密度の４ＧＢ以上の書き込みが出来る光ディスクでは、記録時の各種条件の変動、例えばレーザパワー，マーク生成に伴う熱の拡散速度等の変動のため信号振幅が変動し、特に３Ｔ，４Ｔ長さのスペース及びマークの振幅変動が問題になる。
【００２４】
図１３は、３Ｔスペースの場合の振幅変動の一例を示す図であり、図中に黒丸印で３Ｔスペースを示している。
このように、スライスレベルＳＬに対してプラスであるべき振幅がマイナスになっているため、固定したスライスレベルＳＬで２値化すると誤った再生が行われるという問題があった。
この再生信号とスライスレベルＳＬがクロスする点をエッジと呼び、この問題を特にエッジシフトと呼ぶ。
【００２５】
また、ビタビ復号回路を使った再生方式では、再生信号にホワイトノイズが乗っている場合に、誤り率を下げるのには有効であるが、上記のような再生信号振幅自身の振幅変動に対しては効果がないという問題があった。
【００２６】
このように、光ディスク再生装置、例えばＤＶＤ−ＲＷおよびＤＶＤ−ＲＡＭの再生装置において、ピックアップから出力されるアナログ信号から２値化データを再生するときにデータ誤りが発生するという問題があった。
【００２７】
この発明は上記の課題を解決するためになされたものであり、情報をアナログ信号から２値化データに再生するときのデータ誤りを防止することを目的とする。
【００２８】
【課題を解決するための手段】
この発明は上記の目的を達成するため、情報記録媒体上に記録された情報を再生する再生装置において、上記情報記録媒体から再生した再生信号を一定のクロック周期でサンプリングしてデジタル値に変換するアナログ−デジタル変換手段と、そのアナログ−デジタル変換手段によって変換されたデジタル値をパーシャルレスポンス等化する有限インパルス応答型フィルタ手段と、その有限インパルス応答型フィルタ手段の出力値を毎クロック時に前の出力値と減算し、その減算結果と変量期待値との比較結果に基づいて制御する複数のステート間の遷移を行うと共に、各ステート毎に確定した２値化データを出力する制御を行うステート制御手段を設けたものである。
【００２９】
【００３０】
また、上記のような再生装置において、上記２値化データの中から規定に満たない長さのマーク及びスペースを検出する検出手段と、その手段によって規定に満たない長さのマーク及びスペースを検出したとき、上記変量期待値を更新する変量期待値更新手段を設けるとよい。
【００３１】
さらに、上記のような再生装置において、上記有限インパルス応答型フィルタ手段の出力値と振幅期待値との減算結果を累算した累積値が０に近くなるように上記有限インパルス応答型フィルタ手段の各タップの乗算係数を制御する手段を設けるとよい。
【００３２】
また、上記のような再生装置において、上記変量期待値更新手段に、上記有限インパルス応答型フィルタ手段の各タップの乗算係数ａｉと、上記有限インパルス応答型フィルタ手段の出力値と振幅期待値との減算結果を所定の期間累算した累積値Ａと、所定の定数ｋｉとに基づく関係式：ａｉ_ｔ＝ａｉ_ｔ−１＋ｋｉ×Ａ（ｔ：クロックサイクル）にしたがって上記変量期待値を更新する手段を設けるとよい。
【００３３】
さらに、上記のような再生装置において、上記２値化データの中から規定に満たない長さのマーク及びスペースを検出する検出手段と、その手段によって規定に満たない長さのマーク及びスペースを検出したとき、上記有限インパルス応答型フィルタ手段の各タップの乗算係数を上記累算値が０になるように制御する手段を設けるとよい。
【００３４】
また、情報記録媒体に記録された情報を再生する再生装置において、アナログ型有限インパルス応答フィルタ手段と、上記アナログ型有限インパルス応答フィルタ手段の出力値を毎クロック時に前の出力値と減算し、その減算結果とアナログ変量期待値とを比較し、その比較結果に基づいて制御する複数のステート間の遷移を行うと共に、各ステート毎に確定した２値化データを出力するステート制御手段を設けるとよい。
【００３５】
【００３６】
さらに、情報の再生信号を一定のクロック周期でサンプリングしてデジタル値に変換するアナログ−デジタル変換回路と、そのアナログ−デジタル変換回路によって変換されたデジタル値をパーシャルレスポンス等化する有限インパルス応答型フィルタ回路と、その有限インパルス応答型フィルタ回路の出力値を毎クロック時に前の出力値と減算し、その減算結果と変量期待値との比較結果に基づいて制御する複数のステート間の遷移を行うと共に、各ステート毎に確定した２値化データを出力する制御を行うステート制御回路を備えた再生回路を提供する。
【００３７】
【００３８】
また、上記のような再生回路において、上記２値化データの中から規定に満たない長さのマーク及びスペースを検出する検出回路と、その回路によって規定に満たない長さのマーク及びスペースを検出したとき、上記変量期待値を更新する変量期待値更新回路を設けるとよい。
【００３９】
さらに、上記のような再生回路において、上記有限インパルス応答型フィルタ回路の出力値と振幅期待値との減算結果を累算した累積値が０に近くなるように上記有限インパルス応答型フィルタ回路の各タップの乗算係数を制御する回路を設けるとよい。
【００４０】
また、上記のような再生回路において、上記変量期待値更新回路に、上記有限インパルス応答型フィルタ回路の各タップの乗算係数ａｉと、上記有限インパルス応答型フィルタ回路の出力値と振幅期待値との減算結果を所定の期間累算した累積値Ａと、所定の定数ｋｉとに基づく関係式：ａｉ_ｔ＝ａｉ_ｔ−１＋ｋｉ×Ａ（ｔ：クロックサイクル）にしたがって上記変量期待値を更新する回路を設けるとよい。
【００４１】
さらに、上記のような再生回路において、上記２値化データの中から規定に満たない長さのマーク及びスペースを検出する検出回路と、その回路によって規定に満たない長さのマーク及びスペースを検出したとき、上記有限インパルス応答型フィルタ回路の各タップの乗算係数を上記累算値が０になるように制御する回路を設けるとよい。
【００４２】
また、アナログ型有限インパルス応答フィルタ回路と、そのアナログ型有限インパルス応答フィルタ回路の出力値を毎クロック時に前の出力値と減算し、その減算結果とアナログ変量期待値とを比較し、その比較結果に基づいて制御する複数のステート間の遷移を行うと共に、各ステート毎に確定した２値化データを出力するステート制御回路を備えた再生回路にするとよい。
【００４３】
【００４４】
この発明の請求項１の再生装置は、光ディスク等の情報記録媒体上に記録された情報を再生するための再生装置であって、再生信号を一定のクロック周期でサンプリングしてデジタル値に変換するアナログ−デジタル変換手段と上記デジタル値を入力とする有限インパルス応答型フィルタ手段を備え、上記有限インパルス応答型フィルタ手段が出力値を毎クロック時に前の出力値との減算を行い、その結果と変量期待値との比較結果に基づいて制御される複数のステート間の遷移を行うステート制御手段を備え、そのステート制御手段が各ステート毎に確定した２値化データを出力するので、再生信号のエッジシフトを効果的に防止し、正確なデータ再生を行うことができる。
【００４５】
【００４６】
この発明の請求項２の再生装置は、上記２値化データの中に規定に満たない長さのマーク及びスペースを検出するための検出手段を備え、上記検出手段が一つまたは複数連続してエラーを検出した時に、上記変量期待値を更新することによって正確なデータ再生を行える。
【００４７】
この発明の請求項３の再生装置は、上記有限インパルス応答型フィルタ手段の各タップの乗算係数を、上記有限インパルス応答型フィルタ手段の出力値と振幅期待値との減算結果を累算した値が０に近くなるように制御することによって正確なデータ再生を行える。
【００４８】
この発明の請求項４の再生装置は、上記有限インパルス応答型フィルタ回路の出力値と振幅期待値との減算結果を所定の期間累算した値をＡ、所定の定数をｋｉとして、関係式：ａｉ_ｔ＝ａｉ_ｔ−１＋ｋｉ×Ａにしたがって、上記有限インパルス応答型フィルタ回路の各タップの乗算係数ａｉを更新する制御を行うことによって正確なデータ再生を行える。
【００４９】
この発明の請求項５の再生装置は、上記２値化データの中に規定に満たない長さのマーク及びスペースを検出するための検出手段を備え、上記検出手段が一つまたは複数連続してエラーを検出した時に、上記有限インパルス応答型フィルタ手段の各タップの乗算係数を上記累算結果が０になるように制御することによって正確なデータ再生を行える。
【００５０】
この発明の請求項６の再生装置は、光ディスク等の情報記録媒体上に記録された情報を再生するための再生装置であって、アナログ型有限インパルス応答フィルタ手段を備え、上記アナログ型有限インパルス応答フィルタ手段の出力値を毎クロック時に前の出力値との減算を行い、その減算結果とアナログ変量期待値との比較を行い、その比較結果に基づいて制御される複数のステート間の遷移を行うステート制御手段を備え、上記ステート制御手段が各ステート毎に確定した２値化データを出力することによって正確なデータ再生を行える。
【００５１】
【００５２】
さらに、この発明の請求項７〜１２の再生回路は、それぞれ上記請求項１〜６の各手段を具体的な回路で構成したものであり、情報の再生信号を２値化データに変換する際にそれぞれ上述した作用効果を得ることができる。
【００５３】
【発明の実施の形態】
以下、この発明の実施形態を図面に基づいて具体的に説明する。
図１は、この発明の再生装置及び再生回路の一実施形態である再生回路の構成を示すブロック図である。
【００５４】
図２は、パーシャルレスポンス等化後の再生信号と振幅期待値との関係を示す波形図である。
図３は、図１に示した再生回路の動作の説明に供する状態遷移図である。
【００５５】
図１に示した再生回路では、ＦＩＲ１２でパーシャルレスポンス等化された後の再生信号に対して振幅期待値を想定する。
アナログＥＱ７において再生信号ＲＦをある程度波形等化した後、Ａ／Ｄ変換器６とスライス回路８へ出力する。
スライス回路８は、アナログＥＱ７からの出力値を２値化した後にＰＬＬ９へ出力し、ＰＬＬ９はスライス回路８から出力された再生信号から同期クロック成分を抽出する。
【００５６】
一方、Ａ／Ｄ変換器６は、ＰＬＬ９からのクロック信号に基づいて再生信号をサンプリングし、ディジタル値に変換する。
ＦＩＲ１２は、有限インパルス応答型フィルタ回路であり、Ａ／Ｄ変換器６からのディジタル値にパーシャルレスポンス（ＰＲ）等化を実行する。
そして、２値化回路１４がＦＩＲ１２からの出力値にこの発明に係わる制御を加えて２値化データを出力する。
【００５７】
すなわち、上記Ａ／Ｄ変換器６が上記情報記録媒体から再生した再生信号を一定のクロック周期でサンプリングしてデジタル値に変換するアナログ−デジタル変換手段（アナログ−デジタル変換回路）の機能を果たす。
【００５８】
上記ＦＩＲ１２が、上記アナログ−デジタル変換手段（アナログ−デジタル変換回路）によって変換されたデジタル値をパーシャルレスポンス等化する有限インパルス応答型フィルタ手段（有限インパルス応答型フィルタ回路）の機能を果たす。
【００５９】
上記２値化回路１４が、上記有限インパルス応答型フィルタ手段（有限インパルス応答型フィルタ回路）の出力値を毎クロック時に前の出力値と減算し、その減算結果と変量期待値との比較結果に基づいて制御する複数のステート間の遷移を行うと共に、各ステート毎に確定した２値化データを出力する制御を行うステート制御手段（ステート制御回路）の機能を果たす。
【００６０】
【００６１】
次に、図２と図３に基づいてこの再生回路の動作について説明する。
図２に示すように、数字（０，３，７，１０）は振幅期待値Ｅ_ｔであり、数字５は従来のスライスレベルに対応するレベルを示している。
図３に示すように、振幅期待値Ｅｔに対応する８つの状態Ｓ０，Ｓ１，Ｓ１ｈ，Ｓ２，Ｓ３，Ｓ４，Ｓ４ｈ，Ｓ５を想定する。
【００６２】
また、ＦＩＲ１２の出力を再生信号振幅値Ｙ_ｔとし、２値化回路１４は、各クロック毎に１Ｔ前の値との減算結果（Ｙ_ｔ−Ｙ_ｔ−１）を各状態間の遷移時に期待される変量期待値と比較を行って状態間の遷移を決定する。
８つの状態は２値化出力ｂ_ｔとして、それぞれ確定した値を出力する。
【００６３】
図３において、各状態を示す記号Ｓｎの横の（Ｅ，ｂ）のＥは対応する振幅期待値を、ｂは２値化データをそれぞれ表わす。
また、状態Ｓ１，Ｓ１ｈ，Ｓ２は信号波形の立ち上がりに対応し、Ｓ４，Ｓ４ｈ，Ｓ５は信号波形の立ち下がりに対応する。
【００６４】
さらに、Ｓ１ｈとＳ４ｈはそれぞれＳ０からＳ１の遷移の前またはＳ３からＳ４の遷移の前においてノイズがあり、それぞれＳ１，Ｓ４に遷移した場合でも正しく２値化を行うためのものである。
【００６５】
図２において、ｂ_ｔとＳ_ｔはそれぞれ２値化データと状態番号を表わす。
このように、３Ｔスペースの場合であっても、正確に２値化を実行することが出来る。
したがって、固定スライスレベルに比べて、再生時のデータ誤り率を低減することができる。
【００６６】
次に、この発明の他の実施形態の再生回路を説明する。
図４は、この発明の他の実施形態の再生回路の構成を示すブロック図である。
この再生回路では、図１に示した各部に対して新たにエラー検出回路１６，カウンタ１７，及びＲＯＭ１８を設けており、２値化回路１５の動作が上記２値化回路１４とは異なる。
【００６７】
エラー検出回路１６は、２値化データに１Ｔまたは２Ｔの長さのマークまたはスペースが含まれていないかを検出するための回路であり、１Ｔまたは２Ｔのスペースまたはマークを検出した場合は、エラー信号をアクティブにすると共にスペースかマークかによってＤｉｒ信号の“１”と“０”を制御する。
【００６８】
カウンタ１７は、エラーの数とＤｉｒ信号の“１”の数をカウントするためのカウンタである。
ＲＯＭ１８は、カウンタ１７のエラーカウント出力が所定の値を越えた時、Ｄｉｒカウント出力をアドレス入力として、１組の変量期待値を２値化回路１５へ出力する。
例えば、Ｄｉｒカウント出力が４ビットであれば、ＲＯＭ１８に記録されている変量期待値の組の数は１６である。
【００６９】
すなわち、上記エラー検出回路１６が上記２値化データの中から規定に満たない長さのマーク及びスペースを検出する検出手段（検出回路）の機能を果たす。
また、上記カウンタ１７及びＲＯＭ１８が、上記検出手段（検出回路）によって規定に満たない長さのマーク及びスペースを検出したとき、上記変量期待値を更新する変量期待値更新手段（変量期待値更新回路）の機能を果たす。
【００７０】
この再生回路は、エラー検出回路１６でエラーを検出し、カウンタ１７におけるエラーカウントが所定の値を越えた時、ＲＯＭ１８に格納された値によって２値化回路１５の変量期待値を更新することにより、さらに誤り率を低減することができる。
なお、ここでＲＯＭ１８の代わりにＲＡＭを使って外部から変量期待値を書き換えるようにしてもよい。
【００７１】
次に、この発明のさらに他の実施形態の再生回路を説明する。
図５は、この発明のさらに他の実施形態の再生回路の構成を示すブロック図である。
この再生回路の構成は、図１に示した再生回路とほぼ同じであるが、２値化回路２０の機能と動作が上記２値化回路１４とは異なる。
【００７２】
すなわち、上記２値化回路２０が、上記有限インパルス応答型フィルタ回路の出力値と振幅期待値との減算結果を累算した累積値が０に近くなるように上記有限インパルス応答型フィルタ回路の各タップの乗算係数を制御する手段（回路）の機能も果たす。
【００７３】
また、上記有限インパルス応答型フィルタ回路の各タップの乗算係数ａｉと、上記有限インパルス応答型フィルタ回路の出力値と振幅期待値との減算結果を所定の期間累算した累積値Ａと、所定の定数ｋｉとに基づく関係式：ａｉ_ｔ＝ａｉ_ｔ−１＋ｋｉ×Ａ（ｔ：クロックサイクル）にしたがって乗算係数ａｉを更新する手段（回路）の機能も果たす。
【００７４】
この再生回路では、図２に示した再生信号振幅値Ｙ_ｔと振幅期待値の減算結果を累算し、ある期間の累算値が“０”に近くなるように乗算係数を制御する。
具体的には、次の数３に従って、例えば数十Ｔ間の累算値Ａに所定の係数ｋｉを掛けたものを各係数に加算し更新することによって０に近くなるように制御する。
【００７５】
【数３】

【００７６】
このようにして、パーシャルレスポンス等化を最適化するので、状態遷移を使った２値化をより正確に実行することができる。
【００７７】
なお、この実施形態の再生回路では、有限インパルス応答型フィルタ回路として４タップの場合を説明したが、３タップまたは５タップ以上の有限インパルス応答型フィルタ回路であっても同様に適用することができる。
【００７８】
次に、この発明のさらに他の実施形態の再生回路を説明する。
図６は、この発明のさらに他の実施形態の再生回路の構成を示すブロック図である。
この再生回路の構成は、図４に示した再生回路とほぼ同じであるが、２値化回路２１の動作が上記２値化回路１５と異なる。
【００７９】
すなわち、上記２値化回路２１が、上記検出手段（検出回路）によって規定に満たない長さのマーク及びスペースを検出したとき、上記有限インパルス応答型フィルタ回路の各タップの乗算係数を上記累算値が０になるように制御する手段（回路）の機能を果たす。
【００８０】
この再生回路は、エラー検出回路１６でエラーを検出し、カウンタ１７におけるエラーカウントが所定の値を越えた時、再生信号振幅値Ｙ_ｔと振幅期待値の減算結果の累算値が０でない場合に、乗算係数を更新することにより、さらに誤り率を低減することができる。
【００８１】
したがって、この再生回路によれば、データエラーがない場合、誤って乗算係数を更新することがなく、より精度の高い再生が可能になる。
【００８２】
次に、この発明のさらに他の実施形態の再生回路を説明する。
図７は、この発明のさらに他の実施形態の再生回路の構成を示すブロック図で
この再生回路は、上述したアナログＥＱ７，スライス回路８及びＰＬＬ９と、上述とは異なる動作を行うＦＩＲ２２及び２値化回路２３とからなる。
【００８３】
すなわち、この再生回路が、アナログ型有限インパルス応答フィルタ回路と、そのアナログ型有限インパルス応答フィルタ回路の出力値を毎クロック時に前の出力値と減算し、その減算結果とアナログ変量期待値とを比較し、その比較結果に基づいて制御する複数のステート間の遷移を行うと共に、各ステート毎に確定した２値化データを出力するステート制御回路の機能を果たす。
【００８４】
【００８５】
図８は、ＰＲ（ａ１，ａ２，ａ３，ａ４）等化を行うＦＩＲ２２の内部構成を示すブロック図である。
同図中の各遅延回路４０ａ〜４０ｄと、乗算回路４１ａ〜４１ｄはそれぞれ同一の回路であり、遅延回路４０ａ〜４０ｄはそれぞれ１Ｔ時間アナログ値を遅延させるための回路であり、アナログ乗算回路４１ａ〜４１ｄはそれぞれ遅延回路４０ａ〜４０ｄからの出力値と係数ａ１〜ａ４との乗算を行うアナログ乗算回路であり、アナログ加算回路４２はアナログ乗算回路４１ａ〜４１ｄによる４つの乗算結果を加算するアナログ加算回路である。
【００８６】
この再生回路は、上述の再生回路の処理とは、再生信号振幅値Ｙ_ｔと振幅期待値がアナログ値であることが異なるが、８つの状態を想定し、各クロック毎に１Ｔ前の値との減算結果（Ｙ_ｔ−Ｙ_ｔ−１）を各状態間の遷移時に期待される変量期待値と比較を行い、状態間の遷移を決定することは同じであり、それ以降は上述と同様の動作を行う。
【００８７】
したがって、上述した再生回路と同様の効果があるが、Ａ／Ｄ変換器を使用しないので、ＬＳＩ化した時にチップを小さくすることができ、低消費電流で駆動させることができる。
【００８８】
このようにして、この実施形態の再生回路では、パーシャルレスポンス等化された再生信号に対する振幅期待値Ｅｔに対応する複数の状態を想定し、かつ各状態にそれぞれ固定した２値化データを割り当て、再生信号振幅値Ｙ_ｔと１Ｔ前の値との減算結果（Ｙ_ｔ−Ｙ_ｔ−１）を各状態間の遷移時に期待される変量期待値と比較を行って状態間の遷移を決定するので、正確なデータ再生を行うことができる。
【００８９】
また、再生信号振幅値Ｙ_ｔと振幅期待値との減算結果を所定の期間累算した累算結果が０に近くなるようにパーシャルレスポンス等化回路の乗算係数を制御することを合わせて実行するようにすれば、さらに正確なデータ再生が可能になる。
【００９０】
【発明の効果】
以上説明してきたように、この発明の再生装置と再生回路によれば、情報をアナログ信号から２値化データに再生するときのデータ誤りを防止することができる。
【図面の簡単な説明】
【図１】この発明の再生装置及び再生回路の一実施形態である再生回路の構成を示すブロック図である。
【図２】パーシャルレスポンス等化後の再生信号と振幅期待値との関係を示す波形図である。
【図３】図１に示した再生回路の動作の説明に供する状態遷移図である。
【図４】この発明の他の実施形態の再生回路の構成を示すブロック図である。
【図５】この発明のまた他の実施形態の再生回路の構成を示すブロック図である。
【図６】この発明のさらに他の実施形態の再生回路の構成を示すブロック図である。
【図７】この発明のさらにまた他の実施形態の再生回路の構成を示すブロック図である。
【図８】図７に示したアナログ有限インパルス応答型フィルタ回路であるＦＩＲ２２の内部構成を示すブロック図である。
【図９】データの書込みができる光ディスクのデータ記録後の状態例を示す図である。
【図１０】従来のスライス回路を含む光ディスク再生装置の構成例を示すブロック図である。
【図１１】図１０に示した従来の再生回路の他の構成例を示すブロック図である。
【図１２】図１１に示した有限インパルス応答型フィルタ回路であるＦＩＲ１２の内部構成を示すブロック図である。
【図１３】パーシャルレスポンス等化後のサンプリングされた再生信号を示す波形図である。
【符号の説明】
１：光ディスク２：ピックアップ
３：Ｉ／Ｖアンプ４：アナログ演算器
５：サーボ制御部６：Ａ／Ｄ変換器
７：アナログＥＱ８：スライス回路
９：ＰＬＬ１０：サンプリング回路
１１：再生回路１２，１９，２２：ＦＩＲ
１３：デジタル比較器
１４，１５，２０，２１，２３：２値化回路
１６：エラー検出回路１７：カウンタ
１８：ＲＯＭ
３０ａ〜３０ｄ，４０ａ〜４０ｄ：遅延回路
３１ａ〜３１ｄ：乗算回路３２：加算回路
４１ａ〜４１ｄ：アナログ乗算回路
４２：アナログ加算回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an optical disk recording / reproducing apparatus for recording and reproducing information by irradiating a light beam onto an optical disk as an information recording medium, line The present invention relates to a reproduction apparatus such as an optical disk reproduction-dedicated apparatus and a reproduction circuit for converting an analog signal of reproduced information into a digital signal.
[0002]
[Prior art]
An information recording / reproducing apparatus such as an optical disk drive and an optical disk used in the information reproducing apparatus include a read-only type called ROM and a type capable of writing called RAM or RW.
[0003]
FIG. 9 is a diagram illustrating an example of a state after data recording on the writable optical disc.
When the write data is “1” on the track 50 on the optical disc, the recording film undergoes a phase change by irradiation with a strong laser beam, and a mark 51 which is a low reflection region is formed.
In addition, in a region where there is no mark 51 corresponding to data “0”, a space 52 having a high reflectance is formed.
[0004]
At the time of data reproduction, the weak laser beam spot 53 moves along the track 50, and data is read according to the amount of reflected light.
The lengths of the mark 51 and the space 52 are encoded so as to take nine discrete values from 3T to 11T, where the period of the read clock is “T”.
Note that the ROM is the same except that the mark 51 described above is a depression called a pit and writing is not possible.
[0005]
FIG. 10 is a block diagram showing a configuration example of an optical disc reproducing apparatus including a conventional slice circuit.
In this optical disk reproducing apparatus, the laser light L emitted from the semiconductor laser in the pickup 2 is reflected by the optical disk 1 and converted into an electric signal by a four-divided light receiving element (not shown) in the pickup 2 to be A to D. Four signals are output.
[0006]
Thereafter, after passing through the I / V amplifier 3, the analog arithmetic unit 4 performs an analog addition of (A + B + C + D). line The addition result is output to the reproduction circuit 11 as a reproduction signal RF.
[0007]
Two other analog calculation results representing the track error signal (TE) and the focus error signal (FE) are output from the analog calculator 4 to the servo control circuit 5.
[0008]
After the DC component is removed from the reproduction RF signal by the AC coupling 25 by the capacitor P, the reproduction circuit 11 performs gain adjustment with respect to the frequency by the analog waveform equalizer (analog EQ) 7. line Then, it is compared with a reference voltage (Vref) fixed by the slice circuit 8 and binarized.
Thereafter, the PLL 9 extracts a synchronous clock component from the reproduction signal.
[0009]
Binary data is extracted from the reproduction signal binarized by the sampling circuit 10 using the extracted falling edge of the synchronous clock.
Here, as the slicing circuit 8, there is usually used a processing method in which one comparator is provided and binarized by comparison with a reference voltage (Vref) at a fixed voltage level.
[0010]
The binarized data output from the reproduction circuit 11 is subjected to 8/16 demodulation, error detection and error correction in an 8/16 demodulation circuit and error detection / correction circuit (not shown). line Is called.
[0011]
The error detection / correction circuit has 37,856 bytes as one block, in which 4,832 bytes of redundant code is recorded on the optical disc together with 33,024 bytes of data. And redundant code line Error detection and correction line Is Umono.
[0012]
FIG. 11 is a block diagram showing another configuration example of the reproducing circuit shown in FIG.
Portions common to the reproducing circuit 11 shown in FIG.
In the reproduction circuit shown in FIG. 11, the reproduction signal RF is equalized to some extent in the analog EQ 7 and then input to the A / D converter 6 and the slice circuit 8.
[0013]
After being binarized by the slice circuit 8, the PLL 9 extracts a synchronous clock component from the reproduction signal.
On the other hand, the A / D converter 6 samples the reproduction signal based on the clock signal from the PLL 9 and converts it into a digital value.
[0014]
Next, the output of the A / D converter 6 is input to a filter circuit (FIR) 12.
The FIR 12 is a finite impulse response type filter circuit for executing partial response (PR) equalization.
[0015]
Hereinafter, PR (a1, a2, a3, a4) will be described as an example.
FIG. 12 shows PR (a1, a2, a3, a4) equalization. line It is a block diagram which shows the internal structure of the FIR12.
[0016]
The delay circuits 30a to 30d and the multiplier circuits 31a to 31d in the figure are the same circuit, the delay circuits 30a to 30d are circuits for delaying 1T time data, and the multiplier circuits 31a to 31d are Multiplication of the output values from the delay circuits 30a to 30d and the coefficients a1 to a4, respectively. line The addition circuit 32 is an addition circuit that adds four multiplication results obtained by the multiplication circuits 31a to 31d.
[0017]
The impulse response h (t) corresponding to the filter circuit of the FIR 12 is expressed by the following

equations

1 and 2.
[0018]
[Expression 1]
h ((2k-1) T / 2) = a1, a2, a3, a4 (k = -1,0,1,2)
[0019]
[Expression 2]
h ((2k-1) T / 2) = 0 (k ≠ -1,0,1,2)
[0020]
The a1, a2, a3, and a4 are multiplication coefficients of the taps of the filter circuit, and these values are selected so that the amplitude of the output signal is equalized as much as possible with respect to the input signal in a predetermined frequency band.
[0021]
11 compares the output value of the FIR 12 with the reference value. line To output binarized data.
[0022]
In addition, as another conventional example, a Viterbi decoding circuit is provided in place of the digital comparator 13 for binarization. line There is a thing.
The Viterbi decoding method in the Viterbi decoding circuit is, for example, as described in Japanese Patent Application Laid-Open No. 9-161410, assuming an amplitude expected value of a reproduction signal and a plurality of states corresponding thereto, and fixed to each state. Assign binary data, accumulate the difference between the reproduced signal amplitude value and the expected amplitude value for each assumed state transition, and use the state transition sequence (path) with the smallest absolute value of the accumulated value as the most likely path This is a method for reproducing data.
[0023]
[Problems to be solved by the invention]
However, in the conventional technology as described above, waveform equalization by FIR 12 is performed. line However, the space of 3T and 4T lengths and the amplitude of the mark are small. For example, in an optical disc capable of writing at a high density of 4 GB or more, fluctuations in various conditions during recording, for example, laser power, heat diffusion accompanying mark generation The signal amplitude fluctuates due to fluctuations in speed or the like, and especially the 3T and 4T length spaces and mark amplitude fluctuations are problematic.
[0024]
FIG. 13 is a diagram showing an example of amplitude fluctuation in the case of 3T space, and the 3T space is indicated by black circles in the drawing.
Thus, since the amplitude that should be positive with respect to the slice level SL is negative, there is a problem that erroneous reproduction is performed when binarization is performed at the fixed slice level SL.
The point where the reproduction signal and the slice level SL cross is called an edge, and this problem is called an edge shift.
[0025]
In addition, the reproduction method using the Viterbi decoding circuit is effective for reducing the error rate when white noise is added to the reproduction signal, but it is effective against the amplitude fluctuation of the reproduction signal amplitude itself as described above. Had the problem of not being effective.
[0026]
As described above, in an optical disk reproducing apparatus, for example, a DVD-RW and DVD-RAM reproducing apparatus, there is a problem that a data error occurs when binarized data is reproduced from an analog signal output from a pickup.
[0027]
The present invention has been made to solve the above-described problem, and an object of the present invention is to prevent a data error when information is reproduced from an analog signal to binary data.
[0028]
[Means for Solving the Problems]
In order to achieve the above object, in the reproducing apparatus for reproducing the information recorded on the information recording medium, the reproduction signal reproduced from the information recording medium is sampled at a constant clock period and converted into a digital value. Analog-to-digital conversion means and its Analog-to-digital conversion A finite impulse response type filter means for partial response equalization of the digital value converted by the means, and its Finite impulse response filter Subtract the output value of the means from the previous output value at every clock, and based on the comparison result of the subtraction result and the expected variable State control means for performing transition between a plurality of states to be controlled and performing control for outputting binarized data determined for each state Is provided.
[0029]
[0030]
Also In the reproducing apparatus as described above, detection means for detecting a mark and space having a length less than a specified value from the binarized data, and a mark and space having a length less than the specified value are detected by the means. At this time, it is preferable to provide a variable expected value updating means for updating the variable expected value.
[0031]
further In the reproducing apparatus as described above, each tap of the finite impulse response type filter means so that the accumulated value obtained by accumulating the subtraction result between the output value of the finite impulse response type filter means and the expected amplitude value becomes close to zero. It is preferable to provide means for controlling the multiplication coefficient.
[0032]
Also In the reproducing apparatus as described above, the variable expected value update means subtracts the multiplication coefficient ai of each tap of the finite impulse response type filter means and the output value of the finite impulse response type filter means and the expected amplitude value. Relational expression based on cumulative value A obtained by accumulating results for a predetermined period and predetermined constant ki: ai _t = Ai _t-1 It is preferable to provide means for updating the variable expected value according to + ki × A (t: clock cycle).
[0033]
further In the reproducing apparatus as described above, detection means for detecting a mark and space having a length less than a specified value from the binarized data, and a mark and space having a length less than the specified value are detected by the means. At this time, it is preferable to provide means for controlling the multiplication coefficient of each tap of the finite impulse response type filter means so that the accumulated value becomes zero.
[0034]
Also In the reproducing apparatus for reproducing the information recorded on the information recording medium, the analog type finite impulse response filter means and the output value of the analog type finite impulse response filter means are subtracted from the previous output value at every clock, and the subtraction is performed. Compare the result with the expected value of the analog variable, and based on the comparison result State control means for performing transition between a plurality of controlled states and outputting binarized data determined for each state It is good to provide.
[0035]
[0036]
further An analog-to-digital conversion circuit that samples a reproduced signal of information at a constant clock period and converts it into a digital value; and Analog-to-digital conversion A finite impulse response type filter circuit for partial response equalization of the digital value converted by the circuit, and its Finite impulse response filter Subtract the output value of the circuit from the previous output value at every clock, and based on the comparison result of the subtraction result and the expected variable value State control circuit for performing control between a plurality of states to be controlled and outputting binarized data determined for each state A reproduction circuit having the above is provided.
[0037]
[0038]
Further, in the reproduction circuit as described above, a detection circuit for detecting a mark and a space having a length less than a specified value from the binarized data, and a mark and a space having a length that is not a specified value are detected by the circuit. Then, a variable expected value update circuit for updating the variable expected value may be provided.
[0039]
Further, in the reproduction circuit as described above, each value of the finite impulse response filter circuit is such that the cumulative value obtained by accumulating the subtraction result between the output value of the finite impulse response filter circuit and the expected amplitude value is close to zero. A circuit for controlling the multiplication coefficient of the tap may be provided.
[0040]
In the reproducing circuit as described above, the variable expected value update circuit includes a multiplication coefficient ai of each tap of the finite impulse response filter circuit, an output value of the finite impulse response filter circuit, and an expected amplitude value. Relational expression based on cumulative value A obtained by accumulating the subtraction result for a predetermined period and predetermined constant ki: ai _t = Ai _t-1 It is preferable to provide a circuit that updates the variable expected value according to + ki × A (t: clock cycle).
[0041]
Further, in the reproduction circuit as described above, a detection circuit for detecting a mark and a space having a length less than a specified value from the binarized data, and a mark and a space having a length that does not meet the specification are detected by the circuit. Then, it is preferable to provide a circuit for controlling the multiplication coefficient of each tap of the finite impulse response filter circuit so that the accumulated value becomes zero.
[0042]
Also, the analog type finite impulse response filter circuit and the output value of the analog type finite impulse response filter circuit are subtracted from the previous output value at every clock, and the subtraction result is compared with the expected value of the analog variable, and the comparison result On the basis of the State control circuit that performs transition between multiple states to be controlled and outputs binarized data determined for each state A reproduction circuit having
[0043]
[0044]
According to a first aspect of the present invention, there is provided a reproducing apparatus for reproducing information recorded on an information recording medium such as an optical disk, wherein the reproduced signal is sampled at a constant clock period and converted into a digital value. An analog-digital conversion means and a finite impulse response type filter means for inputting the digital value, and the finite impulse response type filter means subtracts the output value from the previous output value at every clock. line Based on the comparison result with the expected value of the variable Provided with state control means for transitioning between a plurality of controlled states, and the state control means outputs binarized data determined for each state This effectively prevents edge shifts in the playback signal and ensures accurate data playback. line I can.
[0045]
[0046]
Claims of the invention 2 The reproducing apparatus includes a detecting unit for detecting a mark and a space having a length less than a standard in the binarized data, and when the detecting unit detects one or more consecutive errors, Accurate data reproduction by updating the above variable expected value line Yeah.
[0047]
Claims of the invention 3 In the reproducing apparatus, the multiplication coefficient of each tap of the finite impulse response filter means is accumulated so that the value obtained by accumulating the subtraction result between the output value of the finite impulse response filter means and the expected amplitude value is close to zero. Accurate data reproduction by controlling line Yeah.
[0048]
Claims of the invention 4 The reproduction apparatus of FIG. 4A is a relational expression: ai, where A is a value obtained by accumulating a subtraction result between the output value of the finite impulse response filter circuit and the expected amplitude value for a predetermined period, and ki is a predetermined constant. _t = Ai _t-1 According to + ki × A, accurate data reproduction is performed by performing control to update the multiplication coefficient ai of each tap of the finite impulse response filter circuit. line Yeah.
[0049]
Claims of the invention 5 The reproducing apparatus includes a detecting unit for detecting a mark and a space having a length less than a standard in the binarized data, and when the detecting unit detects one or more consecutive errors, Accurate data reproduction is achieved by controlling the multiplication coefficient of each tap of the finite impulse response type filter means so that the accumulated result becomes zero. line Yeah.
[0050]
Claims of the invention 6 The reproducing apparatus is a reproducing apparatus for reproducing information recorded on an information recording medium such as an optical disk, and includes an analog type finite impulse response filter means, and outputs an output value of the analog type finite impulse response filter means. Subtract from previous output value at every clock line Compare the result of subtraction with the expected value of the analog variable. line Based on the comparison result Provided with state control means for performing transition between a plurality of controlled states, and the state control means outputs binarized data determined for each state Accurate data reproduction by line Yeah.
[0051]
[0052]
Further claims of the invention 7 ~ 12 Each of the reproduction circuits of claim 1 to claim 2, respectively. 6 Each means is configured by a specific circuit, and the above-described operational effects can be obtained when the information reproduction signal is converted into binary data.
[0053]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be specifically described below with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a reproducing circuit which is an embodiment of a reproducing apparatus and a reproducing circuit of the present invention.
[0054]
FIG. 2 is a waveform diagram showing the relationship between the reproduced signal after partial response equalization and the expected amplitude value.
FIG. 3 is a state transition diagram for explaining the operation of the reproducing circuit shown in FIG.
[0055]
In the reproduction circuit shown in FIG. 1, an expected amplitude value is assumed for the reproduction signal after partial response equalization by the FIR 12.
The analog signal EQ 7 is used to equalize the reproduction signal RF to some extent, and then output it to the A / D converter 6 and the slice circuit 8.
The slice circuit 8 binarizes the output value from the analog EQ 7 and outputs the binarized value to the PLL 9. The PLL 9 extracts a synchronous clock component from the reproduction signal output from the slice circuit 8.
[0056]
On the other hand, the A / D converter 6 samples the reproduction signal based on the clock signal from the PLL 9 and converts it into a digital value.
The FIR 12 is a finite impulse response type filter circuit, and performs partial response (PR) equalization on the digital value from the A / D converter 6.
The binarization circuit 14 adds the control according to the present invention to the output value from the FIR 12 and outputs binarized data.
[0057]
That is, the A / D converter 6 functions as an analog-digital conversion means (analog-digital conversion circuit) that samples a reproduction signal reproduced from the information recording medium at a constant clock period and converts it into a digital value.
[0058]
The FIR 12 functions as a finite impulse response type filter means (finite impulse response type filter circuit) that performs partial response equalization on the digital value converted by the analog-digital conversion means (analog-digital conversion circuit).
[0059]
The binarization circuit 14 subtracts the output value of the finite impulse response type filter means (finite impulse response type filter circuit) from the previous output value at every clock, and compares the subtraction result with the expected variable value. On the basis of State control means (state control circuit) that performs transition between a plurality of states to be controlled and performs control to output binarized data determined for each state Fulfills the function.
[0060]
[0061]
Next, the operation of this reproducing circuit will be described with reference to FIGS.
As shown in FIG. 2, the numbers (0, 3, 7, 10) represent the expected amplitude E _t The numeral 5 indicates a level corresponding to the conventional slice level.
As shown in FIG. 3, eight states S0, S1, S1h, S2, S3, S4, S4h, and S5 corresponding to the expected amplitude Et are assumed.
[0062]
Further, the output of the FIR 12 is changed to the reproduction signal amplitude value Y _t The binarization circuit 14 subtracts the result (Y) from the value 1T before every clock. _t -Y _t-1 ) Compared with the expected variable value at the transition between each state line To determine the transition between states.
Eight states are binarized output b _t Respectively, the determined values are output.
[0063]
In FIG. 3, E in (E, b) next to the symbol Sn indicating each state represents the corresponding amplitude expected value, and b represents binarized data.
States S1, S1h, and S2 correspond to the rising edge of the signal waveform, and S4, S4h, and S5 correspond to the falling edge of the signal waveform.
[0064]
Furthermore, S1h and S4h have noise before the transition from S0 to S1 or before the transition from S3 to S4, respectively, and correctly binarize even when transitioning to S1 and S4 respectively. line It is intended for use.
[0065]
In FIG. 2, b _t And S _t Represents binary data and a state number, respectively.
Thus, even in the case of 3T space, binarization can be executed accurately.
Therefore, the data error rate at the time of reproduction can be reduced compared to the fixed slice level.
[0066]
Next, a reproducing circuit according to another embodiment of the present invention will be described.
FIG. 4 is a block diagram showing a configuration of a reproducing circuit according to another embodiment of the present invention.
In this reproduction circuit, an error detection circuit 16, a counter 17, and a ROM 18 are newly provided for each unit shown in FIG. 1, and the operation of the binarization circuit 15 is different from that of the binarization circuit 14.
[0067]
The error detection circuit 16 is a circuit for detecting whether the binarized data does not include a 1T or 2T length mark or space. If a 1T or 2T space or mark is detected, an error is detected. The signal is activated and “1” and “0” of the Dir signal are controlled depending on whether it is a space or a mark.
[0068]
The counter 17 is a counter for counting the number of errors and the number of “1” s in the Dir signal.
When the error count output of the counter 17 exceeds a predetermined value, the ROM 18 outputs a set of variable expected values to the binarization circuit 15 using the Dir count output as an address input.
For example, if the Dir count output is 4 bits, the number of sets of variable expected values recorded in the ROM 18 is 16.
[0069]
That is, the error detection circuit 16 functions as detection means (detection circuit) for detecting marks and spaces having a length less than a specified length from the binarized data.
In addition, when the counter 17 and the ROM 18 detect a mark and space having a length less than the standard by the detection means (detection circuit), a variable expectation value update means (variable expectation value update circuit) that updates the variable expectation value. ).
[0070]
This reproduction circuit detects an error by the error detection circuit 16, and updates the variable expected value of the binarization circuit 15 with the value stored in the ROM 18 when the error count in the counter 17 exceeds a predetermined value. Further, the error rate can be reduced.
Here, the variable expected value may be rewritten from the outside by using a RAM instead of the ROM 18.
[0071]
Next, a reproducing circuit according to still another embodiment of the present invention will be described.
FIG. 5 is a block diagram showing a configuration of a reproducing circuit according to still another embodiment of the present invention.
This regeneration circuit of The configuration is almost the same as that of the reproduction circuit shown in FIG. 1, but the function and operation of the binarization circuit 20 are different from those of the binarization circuit 14.
[0072]
That is, the binarization circuit 20 is configured so that the accumulated value obtained by accumulating the subtraction result between the output value of the finite impulse response filter circuit and the expected amplitude value is close to 0. It also functions as means (circuit) for controlling the multiplication coefficient of the tap.
[0073]
Further, the multiplication coefficient ai of each tap of the finite impulse response filter circuit, a cumulative value A obtained by accumulating a subtraction result between the output value of the finite impulse response filter circuit and the expected amplitude value for a predetermined period, and a predetermined value Relational expression based on constant ki: ai _t = Ai _t-1 It also functions as means (circuit) for updating the multiplication coefficient ai according to + ki × A (t: clock cycle).
[0074]
In this reproduction circuit, the reproduction signal amplitude value Y shown in FIG. _t And the amplitude subtraction result are accumulated, and the multiplication coefficient is controlled so that the accumulated value in a certain period is close to “0”.
Specifically, according to the following Equation 3, for example, an accumulation value A of several tens of T multiplied by a predetermined coefficient ki is added to each coefficient and updated so as to be close to 0.
[0075]
[Equation 3]

[0076]
Since the partial response equalization is optimized in this way, the binarization using the state transition can be executed more accurately.
[0077]
In the reproduction circuit of this embodiment, the case of 4 taps has been described as the finite impulse response type filter circuit, but the present invention can be similarly applied to a finite impulse response type filter circuit having 3 taps or 5 taps or more. .
[0078]
Next, a reproducing circuit according to still another embodiment of the present invention will be described.
FIG. 6 is a block diagram showing a configuration of a reproducing circuit according to still another embodiment of the present invention.
The configuration of this reproduction circuit is almost the same as that of the reproduction circuit shown in FIG. 4, but the operation of the binarization circuit 21 is different from that of the binarization circuit 15.
[0079]
That is, when the binarization circuit 21 detects a mark and space having a length less than a specified length by the detection means (detection circuit), the multiplication coefficient of each tap of the finite impulse response filter circuit is accumulated. It functions as a means (circuit) for controlling the value to be zero.
[0080]
In this reproduction circuit, when the error detection circuit 16 detects an error and the error count in the counter 17 exceeds a predetermined value, the reproduction signal amplitude value Y _t When the accumulated value of the subtraction result of the expected amplitude value is not 0, the error rate can be further reduced by updating the multiplication coefficient.
[0081]
Therefore, according to this reproducing circuit, when there is no data error, the multiplication coefficient is not erroneously updated, and more accurate reproduction can be performed.
[0082]
Next, a reproducing circuit according to still another embodiment of the present invention will be described.
FIG. 7 is a block diagram showing a configuration of a reproducing circuit according to still another embodiment of the present invention.
This reproduction circuit includes the above-described analog EQ 7, slice circuit 8, and PLL 9, and the FIR 22 and binarization circuit 23 that perform operations different from those described above.
[0083]
That is, this regeneration circuit subtracts the output value of the analog finite impulse response filter circuit and the analog finite impulse response filter circuit from the previous output value at every clock, and compares the subtraction result with the expected analog variable value. And based on the comparison results State control circuit that performs transition between multiple states to be controlled and outputs binarized data determined for each state Fulfills the function.
[0084]
[0085]
FIG. 8 shows PR (a1, a2, a3, a4) equalization. line It is a block diagram which shows the internal structure of the FIR22.
The delay circuits 40a to 40d and the multiplication circuits 41a to 41d in the figure are the same circuit, and the delay circuits 40a to 40d are circuits for delaying analog values for 1T time, respectively. 41d multiplies the output values from the delay circuits 40a to 40d and the coefficients a1 to a4, respectively. line The analog adder circuit 42 is an analog adder circuit that adds four multiplication results from the analog multiplier circuits 41a to 41d.
[0086]
This reproduction circuit is different from the processing of the reproduction circuit described above in the reproduction signal amplitude value Y. _t The expected amplitude value is different from the analog value, but assuming eight states, the subtraction result (Y _t -Y _t-1 ) Compared with the expected variable value at the transition between each state line It is the same to determine the transition between states, and after that, the same operation as above is performed. line Yeah.
[0087]
Therefore, the same effect as that of the above-described reproducing circuit is obtained. However, since the A / D converter is not used, the chip can be made small when the LSI is formed and can be driven with low current consumption.
[0088]
In this way this In the reproduction circuit according to the embodiment, a plurality of states corresponding to the amplitude expectation value Et for the reproduction signal subjected to partial response equalization are assumed, and binarized data fixed to each state are allocated, and the reproduction signal amplitude value Y _t And the subtraction result (Y _t -Y _t-1 ) Compared with the expected variable value at the transition between states line Determines the transition between states, so accurate data reproduction line I can.
[0089]
Also Re Raw signal amplitude value Y _t And controlling the multiplication coefficient of the partial response equalization circuit so that the accumulated result obtained by accumulating the subtraction result between the amplitude and the amplitude expected value is close to 0. If you do In addition, more accurate data reproduction becomes possible.
[0090]
【The invention's effect】
As described above, according to the reproducing apparatus and the reproducing circuit of the present invention, it is possible to prevent a data error when reproducing information from an analog signal to binary data.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a reproducing circuit which is an embodiment of a reproducing apparatus and a reproducing circuit of the present invention.
FIG. 2 is a waveform diagram showing a relationship between a reproduction signal after partial response equalization and an expected amplitude value.
FIG. 3 is a state transition diagram for explaining the operation of the reproducing circuit shown in FIG. 1;
FIG. 4 is a block diagram showing a configuration of a reproducing circuit according to another embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a reproducing circuit according to still another embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a reproducing circuit according to still another embodiment of the present invention.
FIG. 7 is a block diagram showing a configuration of a reproducing circuit according to still another embodiment of the present invention.
8 is a block diagram showing an internal configuration of an FIR 22 that is the analog finite impulse response type filter circuit shown in FIG. 7;
FIG. 9 is a diagram showing an example of a state after data recording on an optical disc on which data can be written.
FIG. 10 is a block diagram illustrating a configuration example of an optical disc reproducing device including a conventional slice circuit.
11 is a block diagram showing another configuration example of the conventional reproducing circuit shown in FIG.
12 is a block diagram showing an internal configuration of an FIR 12 that is the finite impulse response type filter circuit shown in FIG. 11;
FIG. 13 is a waveform diagram showing a sampled reproduction signal after partial response equalization.
[Explanation of symbols]
1: Optical disc 2: Pickup
3: I / V amplifier 4: Analog computing unit
5: Servo controller 6: A / D converter
7: Analog EQ 8: Slice circuit
9: PLL 10: Sampling circuit
11:

Reproduction circuit

12, 19, 22: FIR
13: Digital comparator
14, 15, 20, 21, 23: Binarization circuit
16: Error detection circuit 17: Counter
18: ROM
30a-30d, 40a-40d: delay circuit
31a to 31d: multiplication circuit 32: addition circuit
41a to 41d: analog multiplier circuits
42: Analog addition circuit

Claims

In a reproducing apparatus for reproducing information recorded on an information recording medium,
Analog-to-digital conversion means for sampling a reproduction signal reproduced from the information recording medium at a constant clock period and converting it into a digital value;
A finite impulse response type filter means for performing partial response equalization on the digital value converted by the analog-digital conversion means;
The finite impulse the output value of the response type filter means subtracts the output value before the time of each clock, the subtraction result and line transitions between a plurality of states to be controlled based on the result of comparison between variables expected value Utotomoni, each A reproducing apparatus comprising: state control means for performing control to output binarized data determined for each state.

The playback apparatus according to claim 1 , wherein
Detection means for detecting marks and spaces having a length less than a specified length from the binarized data;
A reproducing apparatus comprising: a variable expected value updating means for updating the variable expected value when a mark and space having a length less than a specified length are detected by the means.

The playback apparatus according to claim 1 , wherein
Means is provided for controlling the multiplication coefficient of each tap of the finite impulse response type filter means so that the cumulative value obtained by accumulating the subtraction result between the output value of the finite impulse response type filter means and the expected amplitude value becomes close to zero. A playback device characterized by that.

The playback apparatus according to claim 2 , wherein
The variable expected value update means accumulates a subtraction result of the multiplication coefficient ai of each tap of the finite impulse response type filter means and the output value of the finite impulse response type filter means and the expected amplitude value for a predetermined period. A reproducing apparatus comprising means for updating the variable expected value according to a relational expression based on the value A and a predetermined constant ki: ai _t = ai _t-1 + ki × A (t: clock cycle) .

The playback apparatus according to claim 3 or 4 ,
Detection means for detecting marks and spaces having a length less than a specified length from the binarized data;
Means for controlling the multiplication coefficient of each tap of the finite impulse response type filter means so that the accumulated value becomes zero when a mark and space having a length less than a specified length are detected by the means; A playback device.

In a playback device for playing back information recorded on an information recording medium,
The analog type finite impulse response filter means and the output value of the analog type finite impulse response filter means are subtracted from the previous output value at every clock, and the subtraction result and the analog variable expected value are compared. Based on the comparison result line transitions between a plurality of states for controlling Te Utotomoni, reproducing apparatus, characterized in that a state control means for outputting the binary data that was determined for each state.

An analog-to-digital conversion circuit that samples an information reproduction signal at a fixed clock period and converts it into a digital value;
A finite impulse response type filter circuit for partial response equalization of the digital value converted by the analog-digital conversion circuit;
The finite impulse the output value of the response type filter circuit subtracts the output value before the time of each clock, the subtraction result and line transitions between a plurality of states to be controlled based on the result of comparison between variables expected value Utotomoni, each A reproduction circuit comprising a state control circuit for performing control to output binarized data determined for each state.

The reproduction circuit according to claim 7 , wherein
A detection circuit for detecting a mark and a space having a length less than a specified value from the binarized data;
A reproduction circuit comprising a variable expectation value update circuit for updating the variable expectation value when a mark and space having a length less than a specified length are detected by the circuit.

The reproduction circuit according to claim 7 , wherein
Provided is a circuit for controlling a multiplication coefficient of each tap of the finite impulse response type filter circuit so that a cumulative value obtained by accumulating the subtraction result between the output value of the finite impulse response type filter circuit and the expected amplitude value becomes close to zero. A reproduction circuit characterized by that.

The reproduction circuit according to claim 8 , wherein
The variable expected value update circuit accumulates a result obtained by accumulating a subtraction result between the multiplication coefficient ai of each tap of the finite impulse response filter circuit and the output value and the amplitude expected value of the finite impulse response filter circuit for a predetermined period. A reproduction circuit comprising a circuit for updating the expected variable value according to a relational expression based on the value A and a predetermined constant ki: ai _t = ai _t-1 + ki * A (t: clock cycle) .

The reproducing circuit according to claim 9 or 10 ,
A detection circuit for detecting a mark and a space having a length less than a specified value from the binarized data;
A circuit for controlling a multiplication coefficient of each tap of the finite impulse response type filter circuit so that the accumulated value becomes 0 when a mark and a space having a length less than a specified length are detected by the circuit; A reproduction circuit characterized.

The analog type finite impulse response filter circuit and the output value of the analog type finite impulse response filter circuit are subtracted from the previous output value at every clock, and the subtraction result and the analog variable expected value are compared. Based on the comparison result multiple rows transitions between states Utotomoni, regeneration circuit, characterized in that a state control circuit for outputting binary data determined for each state to control Te.