JP3967879B2

JP3967879B2 - Copper plating solution and method for manufacturing semiconductor integrated circuit device using the same

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Publication number: JP3967879B2
Application number: JP2000349060A
Authority: JP
Inventors: 登志雄端場; 武之板橋; 晴夫赤星; 晋一深田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2000-11-16
Filing date: 2000-11-16
Publication date: 2007-08-29
Anticipated expiration: 2020-11-16
Also published as: JP2002155390A; US20020084191A1; US20050087447A1

Description

【０００１】
【発明の属する技術分野】
本発明は、銅めっき液、特に絶縁層中の微細な開口部内に電気めっきで銅を埋め込むために使用する電気銅めっき液、及びそれを用いて多層配線を形成した半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置内の配線として用いられている材料としてはアルミニウムやアルミニウムと銅の合金などがある。ＬＳＩの高集積化に伴い配線の微細化が進むと、配線抵抗と容量の増加による信号伝達の遅延やエレクトロマイグレーションによる信頼性の低下が問題となる。この問題を解決する手段としては、金、銀、銅などのより抵抗の低い金属で配線を形成し、配線抵抗を低減させる方法がある。中でも銅はアルミニウムやその合金に代わる材料として期待されている。
【０００３】
銅ではアルミニウムとは異なり蒸気圧の高い化合物を作ることができないため、ドライエッチングで微細な配線パターンを形成することは困難である。このため、まず絶縁体層の配線パターンに相当する箇所に溝や穴を形成し、次いでその溝や穴を銅で充填する方法（ダマシン法）が用いられる。一般的には基板の溝や穴部分を含めた表面全体をメタライズした後、化学機械研磨（ＣＭＰ）により余分な金属を取り除いて配線を形成する。
【０００４】
更に具体的には、配線を形成する際には、溝や穴を形成した層間絶縁膜表面に拡散防止層（バリヤー層）及び銅シード層をスパッタ法により形成し、シード層を給電層として電気めっきによって配線金属を埋め込む。バリヤー層としてはタンタル、タングステンなどの高融点金属とその合金や窒化チタン、窒化タンタルなどの窒化物が用いられる。
【０００５】
金属による溝や穴の充填方法としてはスパッタなどの物理的気相成長（ＰＶＤ）法、化学的気相成長（ＣＶＤ）法、めっき法などがある。ＰＶＤ法では溝や穴の側壁に対する金属のカバレジ性が悪く、アスペクト比が大きくなる（即ち、溝や穴が微細で深くなる）と充填される金属内に気泡（ボイド）が発生してしまう。ＣＶＤ法ではカバレジ性は比較的良いが、原料物質のコストが高いという問題がある。これらに比べめっき法はコストが低く、埋め込み性も良いことから注目されている。特に電気めっき法は埋め込み性に優れ、スループットも高く、量産性がよいことから溝や穴の充填方法としては最も有力である。
【０００６】
例えば、特開平１１−２６３９４号公報では、シード層上によう素被着層を形成した後、電気めっき法により配線溝を充填する方法が開示されている。
【０００７】
特開平１１−９７３９１号公報では、添加剤を含まないめっき液によってパルス電流を用いた電気めっき法により配線を形成する方法が開示されている。
【０００８】
また、特開平１１−３１０８９６号公報では、支持電解質をほとんど含まないめっき液で配線を形成する方法が開示されている。
【０００９】
【発明が解決しようとする課題】
上述したように、電気めっきを用いて微細な溝や穴を金属で充填する方法が種々検討されているが、それぞれ問題点を有する。
【００１０】
特開平１１−２６３９４号公報に示す方法では、めっきがコンフォーマルに成長するので、シード層表面に凹凸が存在する場合には、めっきが進行して溝や穴の側壁の凸部同士が接触するとボイドが発生してしまう。よう素によってめっき膜の表面が平坦化された場合でも、膜が完全に平坦になることはないため溝や穴の中央にはシームが発生してしまう。
【００１１】
特開平１１−９７３９１号公報に示す方法では、パルス電流を用いて拡散層を薄くすることで、微細な溝や穴への均一な析出が期待できるが、前述のようにコンフォーマルに析出するだけでは、ボイドやシームが発生する。添加剤を含まないめっき液では、めっき膜は下地であるシード層の凹凸を反映して成長するため、平坦な膜を形成することは困難である。
【００１２】
また、特開平１１−３１０８９６号公報に示す方法では、めっき液中の支持電解質を著しく減少させて微小な溝や穴内への銅の拡散量を増加させている。しかし、十分な量の銅が供給される場合であっても、溝や穴内ではコンフォーマルな析出となり、ボイドやシームが発生する。
【００１３】
このように、上に述べた従来の電気めっきではアスペクト比の大きい溝や穴の完全な充填は困難である。ボイド・シームが存在する配線では、配線抵抗の上昇、電気信号の伝達の遅延等の問題が起きることから、このような微細な溝や穴でも完全に充填することが可能な技術が切望されていた。
【００１４】
最近、１９９９年１０月１３日のＡＤＭＥＴＡ（Advanced Metallization Conference）、Ｐ６５〜１０２で「Copper Electrodeposition for IC Interconnect Formation」と題してＪ．Ｒｅｉｄ氏がボトムアップフィリング技術、即ち溝の底部での銅めっきを促進する技術、によって溝内を銅で埋めることを発表したように、そのメカニズムやそれに適しためっき液に関する研究が盛んに行われてきている。
【００１５】
本発明の目的は、かかる高アスペクト比を有する溝や穴内に銅を再現性よく充填するのに適した電気銅めっき液を提供することである。
【００１６】
本発明の更に具体的な目的は、かかる高アスペクト比を有する溝や穴内にボイドやシームを発生させずに銅を再現性よく充填するのに適した電気銅めっき液を提供することである。
【００１７】
また、本発明の他の目的は、微細な溝や穴内をかかるめっき液を用いて間隙なく（即ち、ボイドもシームも存在させずに）銅で埋め込んだエレクトロマイグレーション耐性が高い配線層を有する配線密度の高い半導体集積回路装置を提供することである。
【００１８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば次の通りである。
【００１９】
即ち、本発明におけるめっき液の特徴とするところは、配線基板表面に形成された高アスペクト比の溝や穴等の開口部の底部から銅めっきが優先的に進行するに適した添加剤を電気銅めっき液に加えたことである。
【００２０】
そのための本発明の電気銅めっき液は、銅イオン及び電解質を含むめっき液にシアニン染料が添加されていることを特徴としている。
【００２１】
具体的な本発明の電気銅めっき液は、銅イオン及び電解質を含むめっき液に添加物として次の化学構造式（１）で表されるシアニン染料のうち少なくとも一種類を含むことを特徴としている。ただし、化学構造式（１）中で、Ｘ^―は陰イオンであり、ｎは０、１、２、又は３（以下、ｎ＝０〜３と記す）である。
【００２２】
【化２】

【００２３】
本発明の電気銅めっき液は、例えば、銅イオン及び電解質を含むめっき液にインドリウム化合物（indolium compound）が添加されていることを特徴としている。
【００２４】
また好ましくは、上記電気銅めっき液において、めっき液中に含まれる前記シアニン染料又はインドリウム化合物の濃度が１〜１５ｍｇ／liter(以下ｍｇ／Ｌと記すことがある)であることを特徴としている。
【００２５】
更に好ましくは、上記電気銅めっき液にはポリエーテル類、有機硫黄化合物、ハロゲン化物イオンの一つ又は複数が更に添加されている。
【００２６】
また本発明に係わる半導体集積回路装置の製造方法は、複数の回路素子領域が形成された半導体ウエハの主表面の上部に開口部を有する絶縁層を設け、開口部内の底部及び側壁表面及び絶縁層の上表面にバリヤ金属層及びシード金属層を堆積し、上記した電気銅めっき液を用いた電気めっきにより開口部内をボイドやシームの存在しない銅で充填することによって配線層を形成することを特徴としているものであり、信頼性の優れた高集積密度のＬＳＩを再現性よく製造することができる。
【００２７】
【発明の実施の形態】
前述したように電気めっきによって微細な溝や穴を低抵抗金属で充填する場合、使用可能な金属は金、銀、銅などである。これらの金属は隣接する絶縁体層や半導体層中に拡散して回路素子特性を劣化させるため、前記金属の下にバリヤ層を設けてその拡散を防止する必要がある。バリヤ層として機能する導電体としては窒化チタン、窒化タングステン、窒化タンタル等の金属窒化物、及びタンタル、タングステン等の高融点金属とその合金が挙げられる。また、このバリヤ層は溝や穴の内部だけではなく、溝や穴を形成している絶縁層の表面上にも連続して設けられる。
【００２８】
これら金属窒化物や高融点金属とその合金からなるバリヤ層は、比較的抵抗が高く、また表面に安定な酸化物を形成することから、直接電気めっきを施すことは困難である。このため、前記バリヤ層上にＰＶＤ法、ＣＶＤ法、無電解めっき法などを用いて給電層となるシード層（例えば、銅膜）を更に形成する。
【００２９】
次に、上記溝や穴の内部も含めてシード層上に電気銅めっきにより本願の対象としている銅の膜を電気めっきして上記溝や穴の内部をその銅の膜で充填するが、この形成された銅膜の特性はシード層の形状や膜厚によって非常に敏感に影響を受ける。
【００３０】
例えば、シード層が不連続な場合にはシード層の存在しない場所からのめっき速度は非常に遅いか、またはめっきが析出しないため、ボイドの発生原因となる。また、シード層の厚さが均一でなくその表面に凹凸がある場合には電気銅めっき時に成長する銅膜の均一性がなくなり（即ち、銅膜の厚さが異なり）、溝や穴の内部を埋め込む銅膜中にシーム（所謂、縫い目のような境界線）が形成されてしまう。このようなボイドやシームが存在するとその個所にめっき液成分や空気や水分が閉じ込められた状態となるため、できあがった微細で高密度な配線を有する半導体集積回路装置の信頼性を低下せしめることになる。従って、上記シード層は絶縁体層の表面及び溝や穴内の全表面に均一に形成することが必要であるが、極めて多数の開口部を有するＬＳＩにおいてはそのバラツキは無視できず結局良品率、即ち歩留に影響を与えることになる。
【００３１】
更にまた、全面にシード層が形成されても、開口部付近で優先的に電気銅めっきが成長した場合には、開口部がその銅めっき膜でふさがれることとなり開口部の内部ではめっきが進まなくなるため、めっき液が残留したボイドが発生する。また、電気銅めっきがコンフォーマルに成長した場合でも、めっき膜が完全に平坦になることはないため、中央部分にボイドやシームが発生することは避けられない。
【００３２】
したがって、溝や穴をボイドやシームのない銅膜で充填するためには、溝や穴の底部から優先的に電気銅めっきを成長させる必要がある。しかも、上述したように、シード層の有する特性バラツキに影響を受けることなく再現性よくそれを実行することが必要である。
【００３３】
本発明者等は、上記したように適切な添加剤を用いることによって、底部から優先的にめっきを再現性よく成長させることが可能であることを見いだした。即ち、前記添加剤はめっき反応を抑制し、めっきが進行する際に消耗される物質である。つまり、めっきを開始すると、めっき反応が起こっている表面では添加剤の濃度が減少する。添加剤の拡散速度が反応速度に比べて遅い場合には、その反応は拡散律速となる。よって、添加剤が拡散によって表面へ供給される量に応じて、めっき反応の抑制の程度が決まることになる。このとき、溝や穴の開口部付近と底部付近では拡散による添加剤の供給量に差が生じる。開口部付近では溶液中から添加剤が頻繁に供給され、めっき反応は抑制される。一方、底部付近では添加剤が途中で反応してめっき反応を抑制する効果を持たない物質に変化してしまうため、開口部付近に比べて相対的にめっき反応が抑制されなくなる。つまり、底部ほどめっき反応を抑制する添加剤の供給量は少なくなり、底部から優先的にめっきが進行することになる。
【００３４】
添加剤の反応速度が非常に遅い、または拡散速度が非常に速い場合には、溝や穴の底部にも十分に添加剤が供給されるため、開口部との抑制効果の差は少なくなる。また、添加剤の反応速度が非常に速い、または拡散速度が非常に遅い場合には、溝や穴に添加剤の供給がほとんど行われないため、開口部と底部で抑制効果の差は少なくなる。したがって、添加剤は溝や穴の開口部付近と底部付近でその濃度差が発生する適切な範囲に拡散速度と反応速度を持つ分子を有していることが好ましい。結局、このことは上記したシード層の特性バラツキによる電気銅めっきの特性への影響に対する極めて有効な対策となる。
【００３５】
そのような添加剤として有効な物質には、2-[(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-methyl]-1,3,3-trimethyl-3H-indolium perchlorate、2-[3-(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-1-propenyl]-1,3,3-trimethyl-3H-indolium chloride、2-[5-(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-1,3-pentadienyl]-1,3,3-trimethyl-3H-indolium iodide、2-[7-(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-1,3,5-heptatrienyl]-1,3,3-trimethyl-3H-indolium iodideがある。濃度としては、１〜１５ｍｇ／liter（以下、ｍｇ／Ｌと記すことがある）程度が好ましい。この範囲外の添加物濃度でも添加物の効果は現れると思われるが、１ｍｇ／Ｌよりも少ない場合には効果が十分ではなく、１５ｍｇ／Ｌよりも多い場合には銅層中の不純物濃度が上昇する可能性がある。
【００３６】
また、この電気銅めっきの後は絶縁体層表面上の余分な金属層（即ち、電気銅めっき層、シード層及びバリヤ層）をＣＭＰによって除去するが、この際ウエハ面内での膜厚の均一性及び平坦性が要求されるため、前述のシアニン染料の他にポリエーテル類、有機硫黄化合物、ハロゲン化物イオンの一つ又は複数を更に添加して、面内の膜厚分布を向上させることが好ましい。
【００３７】
そのようなポリエーテル類としては、平均分子量が１０００〜１００００のポリエチレングリコール、ポリプロピレングリコール、又はポリオキシプロピレングリコールが望ましい。
【００３８】
また、有機硫黄化合物としては、3-mercapto-1-propanesulfonic acid、2-mercapto ethane sulfonic acid、bis (4-sulfobuthyl) disulfide、bis (3-sulfopropyl) disulfide、bis (2-sulfoethyl) disulfide、又はbis(p-sulfophenyl) disulfideが望ましい。
【００３９】
本発明の電気銅めっき液は、添加剤の過剰な分解を避けるため、１５〜３５℃の範囲で操作を行う。好ましい銅イオン濃度は０．２ｍｏｌ／Ｌ以上であり、通常０．２〜３．０Ａ／ｄｍ²（平方デシメートル）の電流密度範囲で使用する。電気銅めっきの際には、表面への添加剤の供給を一定に保つように、めっき液をポンプ又は空気によって攪拌するか、もしくは基板を回転又は揺動することが好ましい。
【００４０】
（実施例１）
最初に、本発明に係わる電気銅めっき液の組成とそれを用いた配線基板構造部への電気銅めっき方法並びにその評価方法について図１の（ａ）から（ｃ）をもとに説明する。
【００４１】
（配線基板構造部の作成）
種々のめっき液における特性をできるだけ正確に測定できるようにするために、ベースとなる試料としての配線基板構造部を次のように共通に作成した。
【００４２】
即ち、図１の（ａ）に示すように、φ２００ｍｍのシリコン基板１の平坦な主表面上にＳｉＯ２からなる絶縁体層２を１．０μｍ（ミクロンメータ）の厚さで形成し、そこに通常のドライエッチングによりφ０．２５μｍ（ミクロンメータ）、深さ１μｍ（ミクロンメータ）の穴３を加工して形成した。
【００４３】
次に、スパッタ法により、上部の全表面にバリヤ層４としてタンタルを５０ｎｍ（ナノメータ）、シード層５として銅を１５０ｎｍ（ナノメータ）堆積させた。銅シード層５は、銅スパッタ用長距離スパッタ装置Ceraus ZX-1000（日本真空技術社製）を用い、２００〜４００ｎｍ／ｍｉｎ（ナノメータ／分）の速度で成膜を行った。図１の（ｂ）はバリヤ層４および銅シード層５を形成した後の断面図である。
【００４４】
（電気銅めっき方法）
次の表１に示す種々の組成からなるめっき液を調整し、図１の（ｂ）に示した配線構造体の表面に電気銅めっきを行ない、図１の（ｃ）に示すように電気銅めっき膜６を形成した。上記方法によってめっきした基板を電気銅めっき液から取り出し、純水で3分間洗浄した。
【００４５】
【表１】

【００４６】
なお、表１中の左サイドのめっき液Ｎ０の欄に記した実例１〜実例８は本発明に係わる電気銅めっき液を示し、比較例１は比較のために試作実験した本発明とは異なる電気銅めっき液を示している。
【００４７】
また、この表１中の「添加剤種類」の欄に記載されている種々の記号は次の化学物質を意味している。
Ａ−１：2-[(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-methyl]-1,3,3-trimethyl-3H-indolium perchlorate
Ａ−２：2-[3-(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-1-propenyl]-1,3,3-trimethyl-3H-indolium chloride
Ａ−３：2-[5-(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-1,3-pentadienyl]-1,3,3-trimethyl-3H-indolium iodide
Ａ−４：2-[7-(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene)-1,3,5-heptatrienyl]-1,3,3-trimethyl-3H-indolium iodide
Ｂ−１：ポリエチレングリコール（平均分子量３０００）
Ｂ−２：ポリエチレングリコール（平均分子量１０００）
Ｂ−３：ポリプロピレングリコール（平均分子量３０００）
Ｂ−４：ポリプロピレングリコール（平均分子量１０００）
Ｃ−１：3-mercapto-1-propanesulfonic acid
Ｃ−２：2-mercapto ethane sulfonic acid
Ｃ−３：bis (3-sulfopropyl) disulfide
Ｃ−４：bis (2-sulfoethyl) disulfide 。
【００４８】
電流密度は表１に示す値で膜厚が１．０μｍ（ミクロンメータ）に相当する電気量が流れる時間めっきを行なった。また、めっき膜の成長過程を観察する場合には、膜厚０．０３μｍ（ミクロンメータ）に相当する電気量が流れる時間めっきを行なった。
【００４９】
液温は２４℃、液総量は２０liter（Ｌ）とした。アノード電極としては含リン銅を用い、めっき液はめっき槽外部のポンプにより、濾過フィルターを通して毎分１５liter／minで循環させた。
【００５０】
（電気銅めっき膜の評価）
めっき膜の断面はめっき終了後の基板（図１の（ｃ））をＦＩＢ（Focused Ion Beam）により加工し、１００個の穴の断面をＳＥＭ（走査型電子顕微鏡）により観察した。めっき膜の成長過程を観察する場合には、図３にその配線構造体の要部断面図を示すように、めっきの途中段階で基板表面部上でのめっき膜の厚さＡと穴の底部におけるめっき膜の厚さＢを測定し、その比Ｂ／Ａを計算した。また、銅めっき膜のシート抵抗の面内均一性は四短針抵抗測定により、面内４９点の測定値から求めた。更に、エレクトロマイグレーション耐性（ＥＭ耐性）の試験は次の方法で行った。即ち、本発明によって作った配線に直流電流を流して、抵抗値の経時変化を測定した。配線抵抗が初期値より３０％増加した時点を寿命とし、各条件での比較を行った。銅配線のＥＭ耐性が高いことから、半導体装置自体の耐久性が向上する。これらの結果を次の表２にまとめて示す。
【００５１】
【表２】

【００５２】
この表２中の「シアニン染料の種類」の欄に記載された記号はそれぞれ表１の記号と同じものを意味しており、判りやすくするために再度記載されている。また、表２中のＢ／Ａは、表面でのめっき膜厚Ａに対する溝や穴の底部でのめっき膜厚Ｂの比を示している。
【００５３】
比較例１のめっき液では後述するようにボイドが存在しているのに対し、本発明に係わる実例１〜８のめっき液ではめっき液にシアニン染料が添加されていることにより、図３に示すように穴の底部が優先的にめっきされ、めっき後にはボイドやシームは観察されず、良好な埋め込み特性を得ることができている。更に、配線のＥＭ耐性も向上しており、本発明によって製造した半導体集積回路装置の信頼性が向上することがわかる。
【００５４】
また、実例３〜８では、シアニン染料に加えてポリエーテル類、及び有機硫黄化合物、及びハロゲン化物イオンが更に添加されていることで、良好な埋め込み特性に加え、シート抵抗の面内均一性が３〜５％と極めてよいことから基板面内において再現性よく良好な膜厚均一特性を得ていることがわかる。更に、配線のＥＭ耐性も一層向上しており、信頼性の優れた半導体集積回路装置の製造が可能となることがわかった。
【００５５】
実例５〜８では、Ｂ／Ａ比が４．５〜６．１と大きいことからわかるように、シアニン染料を適切な濃度にすることにより図３に示した底部からの優先的めっきがより一層強化された成長が可能となっている。
【００５６】
次に、本発明の効果を更に理解しやすくするために、本実施例１での表１に記載した比較例の銅めっき液と比較して説明する。
【００５７】
本発明の特徴である前記した添加剤を用いない場合の例として、表１の下部に記載した比較例１の電気銅めっき液を用いて図１の（ａ）から（ｃ）の工程を経て銅めっきをしてみた。
【００５８】
そのめっきされた基板を前記と同様にＦＩＢにより加工し、それぞれ１００個の穴の断面をＳＥＭにより観察した。その結果、図４にその断面図を示すように、穴内の銅膜中にボイドが認められ、穴内部に銅で充填されていない部分ができていることがわかった。また、ボイドが小さくなりシーム状になっているものも確認された。
【００５９】
また、めっき膜の成長過程を観察した結果、全ての穴で図５に示すように、穴内部の表面に銅めっきがほぼ均一に成長しており、底部から優先的には進行していないことがわかった。このとき、Ｂ／Ａを計算すると１．０となった。
【００６０】
このことから、めっきが底部から優先的に進行することにより、穴内を完全に銅で充填できるという本発明の優位性が明らかとなった。
【００６１】
（実施例２）
次に本発明に係わる電気銅めっき液を用いて多層配線を構成した半導体集積回路装置の製造方法について再び図１を用いて説明する。
【００６２】
図１は、内部に複数の半導体回路素子領域（図示省略）が形成された半導体集積回路装置の製造方法を説明するための工程毎の要部断面図であり、高さレベルの異なる複数の配線層の間を接続するための層間接続用の穴の内部を充填する銅めっきに本発明を適用した例を示している。
【００６３】
即ち、図１の（ａ）での基板１は内部に複数の半導体回路素子領域（図示省略）が形成されたφ２００ｍｍのシリコンウエハの主表面を被覆する絶縁膜の上に上記半導体回路素子領域に接続された配線層（図示省略）を有しており、その上に厚さ１μｍ（ミクロンメータ）のＳｉＯ２等の層間絶縁層２が堆積され、底部が配線層の表面に達し（即ち、そこで終端し）その表面を露出するようにφ０．２５μｍ（ミクロンメータ）、深さ１μｍ（ミクロンメータ）の高アスペクト比を有する配線層間接続用の穴３が設けられている。
【００６４】
次いで、実施例１でも説明し図１の（ｂ）に示すように、穴３の内部表面及び絶縁層２の上表面に連続的にバリヤ層４が設けられ、更にその上にシード層５が設けられている。ここでは、穴の底部に露出された配線層の表面部分がバリヤ層４で被覆され電気的に接続されている。
【００６５】
次いで、図１の（ｃ）に示すように、前記した通り本発明に係わる電気銅めっき液を用いてシード層５の表面上に銅めっき層６を形成し、その銅膜によって穴３の内部を埋め込む。
【００６６】
上記めっき方法によってめっきした基板を電気銅めっき液から取り出し、純水で3分間洗浄した。更にＦＩＢにより加工し、１００個の穴の断面をＳＥＭにより観察した結果、図１の（ｃ）に示すようにボイド（気泡）やシームは認められず、穴３が銅で完全に充填されていることがわかった。
【００６７】
次に、図１の（ｄ）に示すように、基板表面上の電気めっき析出金属６を除去するため、化学機械研磨（ＣＭＰ）を行う。化学機械研磨には、SpeedFam-IPEC社製CMP装置AVANTI472型化学機械研磨装置で、過酸化水素を１〜２％含むアルミナ分散砥粒とパッド（ロデール社製ＩＣ−１０００）を用いた。研磨圧力を１５０ｇ/ｃｍ²として、絶縁体層に達する研磨を行った結果、各界面とも剥離は発生せず、化学機械研磨により、絶縁層２の表面上のバリヤ層４、シード層５、電気めっき析出金属層６からなる導体層の除去ができ、埋め込み銅膜９の表面レベルと共通の平坦な主表面レベルを有する層間絶縁層２を得ることができる。
【００６８】
次に、銅の拡散を防止するためにかくして得られた共通の平坦な主表面上にＳｉＮ等の絶縁層（図示せず）を被着し、更にその上にＳｉＯ２等の絶縁膜（図示せず）を堆積する。そして必要に応じて、上記埋め込み銅膜上部の絶縁膜（ＳｉＯ２膜）や絶縁層（ＳｉＮ層）をドライエッチングで選択的に除去し図１の（ａ）に示すような複数の穴を有する配線構造体を形成する。
【００６９】
更に、この配線構造体に対して図１の（ｂ）〜（ｄ）までの工程を繰り返すことによって微細なパターンの多層配線構造を有する半導体集積回路装置を作ることができる。
【００７０】
なお、このようにして本発明によって作られた半導体集積回路装置においては、微細なパターンの多層配線構造を構成するためのキーとなる穴３内に埋め込まれた銅膜中にはボイドやシームが存在しないので信頼性の高い多層配線構造を持った半導体集積回路装置が再現性よく高歩留まりで得られる。
【００７１】
（実施例３）
図２は、内部に複数の半導体回路素子領域（図示省略）が形成された半導体集積回路装置の製造方法を説明するためのものであり、高さレベルの異なる複数の配線層やその間を接続する層間接続部を形成するための溝や穴の内部をそれぞれ銅で充填する際に本発明を適用した例を示している。なお、図２の（ａ）〜（ｄ）は製造工程毎の要部断面図である。
【００７２】
図２の（ａ）に示されているように、実施例２と同様に内部に複数の半導体回路素子領域（図示省略）が形成されたφ２００ｍｍのシリコンウエハの主表面を被覆する絶縁膜の上に上記半導体回路素子領域に接続された第１の配線層（図示省略）を有している基板１の上にそれぞれ厚さ０．５μｍ（ミクロンメータ）のＳｉＯ２等の層間絶縁層８及び２が堆積され、これら絶縁層８及び２にまたがって断面が階段状の、即ち底部が第１配線層の表面に達しその表面を露出するφ０．２５μｍ（ミクロンメータ）、深さ１μｍ（ミクロンメータ）の穴と絶縁層２の表面で終端する幅又はφが０，２５μｍ（ミクロンメータ）、深さ０．５μｍ（ミクロンメータ）の溝又は穴とが階段状に結合された、高アスペクト比を有する配線層間接続用の穴３が設けられており、またそこから離れた別の位置で絶縁層２内に絶縁層８に達し細長く絶縁層２の上表面に延在する配線形成用のφ０．２５μｍ（ミクロンメータ）、深さ０．５μｍ（ミクロンメータ）の高アスペクト比を有する溝７が設けられている。即ち、絶縁層内に配線形成用の細長い溝７が設けられていること、深さが異なる複数の開口部が設けられていること、及びその内の一つが深さの異なる連続した開口部とされていること等が前記した実施例２と異なっている。
【００７３】
かかる配線構造体に対して前記実施例２と同様に、バリヤ層４及びシード層５を設け（図２の（ｂ））、更に本発明の電気銅めっき液を用いて銅めっき層６をシード層５上に被着し（図２の（ｃ））、絶縁層２の主表面上の金属層をＣＭＰ技術によって除去し開口部３，７内に埋め込まれた銅層１１，１２と共通の表面レベルを有する平坦な絶縁層表面を形成する（図２の（ｄ））。
【００７４】
なお、前記実施例２と同様に図２の（ｃ）の工程終了後のウエーハをサンプルとして抜き出して、ＦＩＢにより加工し１００個の開口部３の断面と１００個の溝（開口部）７の断面をＳＥＭにより観察した結果、これら開口部内の銅層のいずれにもボイドやシームは認められず、銅で完全に充填されていることがわかった。
【００７５】
また、めっき時間を短くしてめっき膜の成長過程を観察した結果、全ての開口部で開口部付近に比べて底部での膜厚が厚くなっており、図３で説明したように、めっきが底部から優先的に進行していることがわかった。更に、銅めっき膜６は開口部の最も深い底部から優先的に堆積されていることも確認できた。なお、浅い開口部７の上部及びその近傍には深い開口部３の上部及びその近傍よりも厚い銅層が形成され、配線構造体の全体としてはその表面に多少の起伏（凹凸）が見られたが、それらは図２の（ｄ）のようにＣＭＰによって再現性よく平坦な主表面とされ問題がないことも確認した。
【００７６】
以上のことから、図２の（ａ）に示したように深さの異なる複数の開口部、或いは開口径の異なる複数の開口部、或いは連続した階段状の底部を有する開口部であっても、実施例２と同様にそれら開口部内をボイドやシームを発生させずに銅で再現性よく高い歩留で充填できることが判った。
【００７７】
また、大規模集積回路装置（ＬＳＩ）においては今後ますます多数の複雑な回路機能ブロックを１枚の半導体基板に搭載することが要求されるが、そのようなＬＳＩにおいては回路構成や製造プロセスと関連して本実施例３のように形状や深さの異なる多数の開口部とその中に埋め込まれた銅めっき層によって形成された微細パターンの多層配線構造が必要となるので、本発明を適用することによって信頼性の高いＬＳＩを高歩留まりで大量に製造することができる。
【００７８】
【発明の効果】
本発明によれば、開口部の底部から優先的に銅めっきを進行させることによって、開口部内をボイドやシーム等の間隙のない銅で再現性よく充填することができる。また、ボイドやシーム等の間隙を有しない微細な穴や溝を形成可能なため、微細な埋め込み銅配線を有する高密度な半導体集積回路装置の信頼性及びその製造歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係わる配線構造体要部の製造工程毎の断面図である。
【図２】本発明の他の実施例に係わる配線構造体要部の製造工程毎の断面図である。
【図３】本発明に係わる銅めっき膜の成長過程を示す配線構造体要部の断面図である。
【図４】本発明の効果を説明するための比較例での配線構造体要部の断面図である。
【図５】本発明の効果を説明するための比較例での銅めっき膜の成長過程を示す配線構造体要部の断面図である。
【符号の説明】
１…シリコンウエーハを含む配線構造体の基板、２…絶縁体層、３…穴、４…バリヤ層、５…シード層、６…電気銅めっき層、７…溝、１０…配線層、１３…ボイド（気泡）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a copper plating solution, particularly an electrolytic copper plating solution used for embedding copper in a fine opening in an insulating layer by electroplating, and a method for manufacturing a semiconductor integrated circuit device using the same to form a multilayer wiring About.
[0002]
[Prior art]
Conventionally, materials used for wiring in a semiconductor device include aluminum and an alloy of aluminum and copper. When the miniaturization of wiring advances with the high integration of LSI, signal transmission delay due to increase in wiring resistance and capacitance and deterioration in reliability due to electromigration become problems. As a means for solving this problem, there is a method of reducing the wiring resistance by forming a wiring with a metal having a lower resistance such as gold, silver or copper. In particular, copper is expected as a material to replace aluminum and its alloys.
[0003]
Unlike aluminum, copper cannot form a compound having a high vapor pressure, so it is difficult to form a fine wiring pattern by dry etching. For this reason, a method (damascene method) is used in which grooves and holes are first formed at locations corresponding to the wiring pattern of the insulator layer, and then the grooves and holes are filled with copper. In general, after metallizing the entire surface including the groove and hole portion of the substrate, excess metal is removed by chemical mechanical polishing (CMP) to form wiring.
[0004]
More specifically, when forming the wiring, a diffusion prevention layer (barrier layer) and a copper seed layer are formed by sputtering on the surface of the interlayer insulating film in which grooves and holes are formed, and the seed layer is used as a power feeding layer. The wiring metal is embedded by plating. As the barrier layer, refractory metals such as tantalum and tungsten and alloys thereof, and nitrides such as titanium nitride and tantalum nitride are used.
[0005]
As a method for filling grooves and holes with metal, there are a physical vapor deposition (PVD) method such as sputtering, a chemical vapor deposition (CVD) method, and a plating method. In the PVD method, the metal coverage with respect to the side walls of the grooves and holes is poor, and when the aspect ratio becomes large (that is, the grooves and holes become fine and deep), bubbles are generated in the filled metal. The CVD method has relatively good coverage, but has a problem that the cost of the raw material is high. Compared with these, the plating method is attracting attention because of its low cost and good embedding. In particular, the electroplating method is most effective as a filling method for grooves and holes because it has excellent embeddability, high throughput, and good mass productivity.
[0006]
For example, Japanese Patent Application Laid-Open No. 11-26394 discloses a method of filling a wiring groove by electroplating after forming an iodine deposition layer on a seed layer.
[0007]
Japanese Patent Application Laid-Open No. 11-97391 discloses a method of forming a wiring by an electroplating method using a pulse current with a plating solution containing no additive.
[0008]
Japanese Patent Application Laid-Open No. 11-310896 discloses a method of forming a wiring with a plating solution that hardly contains a supporting electrolyte.
[0009]
[Problems to be solved by the invention]
As described above, various methods for filling fine grooves and holes with metal using electroplating have been studied, but each has its own problems.
[0010]
In the method shown in Japanese Patent Application Laid-Open No. 11-26394, since the plating grows conformally, if the seed layer surface has irregularities, the plating proceeds and the convex portions on the side walls of the grooves and holes come into contact with each other. A void will occur. Even when the surface of the plating film is flattened by iodine, the film is not completely flattened, so that a seam is generated at the center of the groove or hole.
[0011]
In the method disclosed in Japanese Patent Laid-Open No. 11-97391, uniform diffusion into fine grooves and holes can be expected by thinning the diffusion layer using a pulse current. However, as described above, it only deposits conformally. Then, voids and seams occur. In a plating solution that does not contain an additive, the plating film grows reflecting the irregularities of the seed layer that is the base, and thus it is difficult to form a flat film.
[0012]
In the method disclosed in Japanese Patent Application Laid-Open No. 11-310896, the supporting electrolyte in the plating solution is significantly reduced to increase the amount of copper diffused into minute grooves and holes. However, even when a sufficient amount of copper is supplied, conformal precipitation occurs in the grooves and holes, and voids and seams are generated.
[0013]
Thus, it is difficult to completely fill grooves and holes having a large aspect ratio by the conventional electroplating described above. Wiring with voids and seams causes problems such as increased wiring resistance and delays in the transmission of electrical signals. Therefore, a technology that can completely fill even such fine grooves and holes is eagerly desired. It was.
[0014]
Recently, in ADMETA (Advanced Metallization Conference) on October 13, 1999, P65-102, entitled “Copper Electrodeposition for IC Interconnect Formation” As Reid announced that the inside of the groove is filled with copper by bottom-up filling technology, that is, technology that promotes copper plating at the bottom of the groove, research on the mechanism and plating solution suitable for it has been actively conducted. It is coming.
[0015]
An object of the present invention is to provide an electrolytic copper plating solution suitable for filling copper in a groove or hole having such a high aspect ratio with good reproducibility.
[0016]
A more specific object of the present invention is to provide an electrolytic copper plating solution suitable for filling copper with good reproducibility without generating voids and seams in grooves and holes having such a high aspect ratio.
[0017]
Another object of the present invention is a wiring having a wiring layer having high electromigration resistance embedded in copper with no gaps (that is, without voids or seams) using such plating solution in fine grooves and holes. To provide a semiconductor integrated circuit device having a high density.
[0018]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0019]
That is, the feature of the plating solution in the present invention is that an additive suitable for preferentially proceeding copper plating from the bottom of an opening such as a high aspect ratio groove or hole formed on the surface of the wiring board is electrically used. It was added to the copper plating solution.
[0020]
For this purpose, the electrolytic copper plating solution of the present invention is characterized in that a cyanine dye is added to a plating solution containing copper ions and an electrolyte.
[0021]
A specific electrolytic copper plating solution of the present invention is characterized in that it contains at least one of the cyanine dyes represented by the following chemical structural formula (1) as an additive in a plating solution containing copper ions and an electrolyte. . However, in the chemical structural formula (1), X ^- Is an anion, and n is 0, 1, 2, or 3 (hereinafter referred to as n = 0-3).
[0022]
[Chemical 2]

[0023]
The electrolytic copper plating solution of the present invention is characterized in that, for example, an indolium compound is added to a plating solution containing copper ions and an electrolyte.
[0024]
Preferably, the electrolytic copper plating solution is characterized in that the concentration of the cyanine dye or indolium compound contained in the plating solution is 1 to 15 mg / liter (hereinafter sometimes referred to as mg / L). .
[0025]
More preferably, one or more of polyethers, organic sulfur compounds, and halide ions are further added to the electrolytic copper plating solution.
[0026]
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor integrated circuit device, comprising: providing an insulating layer having an opening on a main surface of a semiconductor wafer on which a plurality of circuit element regions are formed; A wiring metal layer is formed by depositing a barrier metal layer and a seed metal layer on the upper surface, and filling the opening with copper having no voids or seams by electroplating using the above-described electrolytic copper plating solution. Therefore, a highly integrated LSI with excellent reliability can be manufactured with good reproducibility.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
As described above, when filling fine grooves and holes with a low resistance metal by electroplating, usable metals are gold, silver, copper, and the like. Since these metals diffuse into adjacent insulator layers and semiconductor layers and degrade circuit element characteristics, it is necessary to provide a barrier layer under the metal to prevent its diffusion. Examples of the conductor functioning as the barrier layer include metal nitrides such as titanium nitride, tungsten nitride, and tantalum nitride, and refractory metals such as tantalum and tungsten and alloys thereof. Further, this barrier layer is continuously provided not only inside the grooves and holes but also on the surface of the insulating layer forming the grooves and holes.
[0028]
A barrier layer made of these metal nitrides, refractory metals and alloys thereof has a relatively high resistance and forms a stable oxide on the surface, so that it is difficult to perform direct electroplating. For this reason, a seed layer (for example, a copper film) serving as a power feeding layer is further formed on the barrier layer using a PVD method, a CVD method, an electroless plating method, or the like.
[0029]
Next, the copper layer which is the subject of the present application is electroplated on the seed layer including the inside of the groove and hole by electro copper plating, and the inside of the groove and hole is filled with the copper film. The characteristics of the formed copper film are very sensitively influenced by the shape and film thickness of the seed layer.
[0030]
For example, when the seed layer is discontinuous, the plating rate from a place where the seed layer does not exist is very slow, or the plating does not precipitate, which causes generation of voids. Also, if the seed layer thickness is not uniform and the surface is uneven, the uniformity of the copper film grown during electro copper plating is lost (ie, the copper film thickness is different), and the inside of the groove or hole A seam (a so-called boundary line such as a seam) is formed in the copper film in which the material is embedded. If such voids and seams exist, the plating solution component, air, and moisture are confined at those locations, so that the reliability of the semiconductor integrated circuit device having the fine and high-density wirings is reduced. Become. Therefore, it is necessary to form the seed layer uniformly on the surface of the insulator layer and all the surfaces in the grooves and holes. However, in an LSI having an extremely large number of openings, the variation cannot be ignored and the yield rate is high. That is, the yield is affected.
[0031]
Furthermore, even if a seed layer is formed on the entire surface, if electrolytic copper plating grows preferentially in the vicinity of the opening, the opening will be blocked by the copper plating film, and plating will proceed inside the opening. As a result, voids in which the plating solution remains are generated. Further, even when the electrolytic copper plating grows conformally, the plating film is not completely flat, and it is inevitable that a void or seam is generated in the central portion.
[0032]
Therefore, in order to fill the grooves and holes with the copper film without voids and seams, it is necessary to preferentially grow the copper electroplating from the bottom of the grooves and holes. Moreover, as described above, it is necessary to execute it with good reproducibility without being affected by the characteristic variation of the seed layer.
[0033]
The present inventors have found that plating can be preferentially grown from the bottom with good reproducibility by using an appropriate additive as described above. That is, the additive is a substance that suppresses the plating reaction and is consumed when the plating proceeds. That is, when plating is started, the concentration of the additive decreases on the surface where the plating reaction occurs. When the diffusion rate of the additive is slower than the reaction rate, the reaction is diffusion-limited. Therefore, the degree of suppression of the plating reaction is determined according to the amount of the additive supplied to the surface by diffusion. At this time, there is a difference in the amount of additive supplied by diffusion between the vicinity of the opening and the bottom of the groove or hole. In the vicinity of the opening, the additive is frequently supplied from the solution, and the plating reaction is suppressed. On the other hand, since the additive reacts in the vicinity of the bottom and changes to a substance that does not have an effect of suppressing the plating reaction, the plating reaction is not relatively suppressed as compared with the vicinity of the opening. That is, the supply amount of the additive that suppresses the plating reaction is reduced toward the bottom, and plating proceeds preferentially from the bottom.
[0034]
When the reaction rate of the additive is very slow or the diffusion rate is very fast, the additive is sufficiently supplied to the bottoms of the grooves and holes, so that the difference in the suppression effect from the opening is reduced. In addition, when the reaction rate of the additive is very fast or the diffusion rate is very slow, since the additive is hardly supplied to the groove or hole, the difference in the suppression effect between the opening and the bottom is reduced. . Therefore, it is preferable that the additive has molecules having a diffusion rate and a reaction rate in an appropriate range in which a difference in concentration occurs near the opening and the bottom of the groove or hole. After all, this is a very effective measure against the influence on the characteristics of the electrolytic copper plating due to the above-described variation in characteristics of the seed layer.
[0035]
Substances effective as such additives include 2-[(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -methyl] -1,3,3-trimethyl- 3H-indolium perchlorate, 2- [3- (1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -1-propenyl] -1,3,3-trimethyl-3H-indolium chloride, 2- [5- (1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -1,3-pentadienyl] -1,3,3-trimethyl-3H-indolium iodide , 2- [7- (1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -1,3,5-heptatrienyl] -1,3,3-trimethyl-3H-indolium There is iodide. The concentration is preferably about 1 to 15 mg / liter (hereinafter sometimes referred to as mg / L). Even if the additive concentration is outside this range, the effect of the additive is likely to appear. However, if the concentration is less than 1 mg / L, the effect is not sufficient. If the concentration is more than 15 mg / L, the impurity concentration in the copper layer is not sufficient. May rise.
[0036]
Further, after this electrolytic copper plating, an excess metal layer on the surface of the insulator layer (that is, an electrolytic copper plating layer, a seed layer and a barrier layer) is removed by CMP. Since uniformity and flatness are required, in addition to the above-mentioned cyanine dye, one or more of polyethers, organic sulfur compounds and halide ions may be added to improve the in-plane film thickness distribution. Is preferred.
[0037]
As such polyethers, polyethylene glycol, polypropylene glycol, or polyoxypropylene glycol having an average molecular weight of 1000 to 10,000 is desirable.
[0038]
Examples of organic sulfur compounds include 3-mercapto-1-propanesulfonic acid, 2-mercapto ethane sulfonic acid, bis (4-sulfobuthyl) disulfide, bis (3-sulfopropyl) disulfide, bis (2-sulfoethyl) disulfide, or bis (p-sulfophenyl) disulfide is preferred.
[0039]
The electrolytic copper plating solution of the present invention is operated in the range of 15 to 35 ° C. in order to avoid excessive decomposition of the additive. A preferable copper ion concentration is 0.2 mol / L or more, usually 0.2 to 3.0 A / dm. ² Use in a current density range of (square decimeter). In the electrolytic copper plating, it is preferable to stir the plating solution with a pump or air, or rotate or swing the substrate so that the supply of the additive to the surface is kept constant.
[0040]
Example 1
First, the composition of the electrolytic copper plating solution according to the present invention, the electrolytic copper plating method for the wiring board structure using the electrolytic copper plating solution, and the evaluation method thereof will be described with reference to FIGS.
[0041]
(Creation of wiring board structure)
In order to be able to measure the characteristics of various plating solutions as accurately as possible, a wiring board structure as a base sample was created in common as follows.
[0042]
That is, as shown in FIG. 1A, an insulator layer 2 made of SiO 2 is formed with a thickness of 1.0 μm (micron meter) on a flat main surface of a silicon substrate 1 having a diameter of 200 mm. A hole 3 having a diameter of 0.25 μm (micrometer) and a depth of 1 μm (micrometer) was formed by dry etching.
[0043]
Next, 50 nm (nanometer) of tantalum as the barrier layer 4 and 150 nm (nanometer) of copper as the seed layer 5 were deposited on the entire upper surface by sputtering. The copper seed layer 5 was formed at a rate of 200 to 400 nm / min (nanometer / min) using a long-distance sputtering apparatus for copper sputtering, Ceraus ZX-1000 (manufactured by Nippon Vacuum Technology Co., Ltd.). FIG. 1B is a cross-sectional view after the barrier layer 4 and the copper seed layer 5 are formed.
[0044]
(Electro copper plating method)
The plating solutions having various compositions shown in Table 1 below are prepared, and the surface of the wiring structure shown in FIG. 1B is subjected to electrolytic copper plating. As shown in FIG. A plating film 6 was formed. The substrate plated by the above method was taken out of the electrolytic copper plating solution and washed with pure water for 3 minutes.
[0045]
[Table 1]

[0046]
Examples 1 to 8 shown in the column of the plating solution N0 on the left side in Table 1 show the electrolytic copper plating solution according to the present invention, and Comparative Example 1 is different from the present invention experimentally manufactured for comparison. An electrolytic copper plating solution is shown.
[0047]
In addition, various symbols described in the column of “additive type” in Table 1 mean the following chemical substances.
A-1: 2-[(1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -methyl] -1,3,3-trimethyl-3H-indolium perchlorate
A-2: 2- [3- (1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -1-propenyl] -1,3,3-trimethyl-3H-indolium chloride
A-3: 2- [5- (1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -1,3-pentadienyl] -1,3,3-trimethyl-3H- indolium iodide
A-4: 2- [7- (1,3-Dihydro-1,3,3-trimethyl-2H-indol-2-ylidene) -1,3,5-heptatrienyl] -1,3,3-trimethyl- 3H-indolium iodide
B-1: Polyethylene glycol (average molecular weight 3000)
B-2: Polyethylene glycol (average molecular weight 1000)
B-3: Polypropylene glycol (average molecular weight 3000)
B-4: Polypropylene glycol (average molecular weight 1000)
C-1: 3-mercapto-1-propanesulfonic acid
C-2: 2-mercapto ethane sulfonic acid
C-3: bis (3-sulfopropyl) disulfide
C-4: bis (2-sulfoethyl) disulfide.
[0048]
The current density was the value shown in Table 1, and plating was performed for a period of time during which an amount of electricity corresponding to a film thickness of 1.0 μm (micrometer) flows. Further, when observing the growth process of the plating film, plating was performed for a period of time during which an amount of electricity corresponding to a film thickness of 0.03 μm (micrometer) flows.
[0049]
The liquid temperature was 24 ° C., and the total liquid volume was 20 liter (L). Phosphorous copper was used as the anode electrode, and the plating solution was circulated at a rate of 15 liter / min per minute through a filter by a pump outside the plating tank.
[0050]
(Evaluation of electrolytic copper plating film)
As for the cross section of the plating film, the substrate (FIG. 1 (c)) after plating was processed by FIB (Focused Ion Beam), and the cross section of 100 holes was observed by SEM (scanning electron microscope). When observing the growth process of the plating film, as shown in the cross-sectional view of the main part of the wiring structure in FIG. The thickness B of the plating film was measured and the ratio B / A was calculated. Further, the in-plane uniformity of the sheet resistance of the copper plating film was determined from the measured values at 49 points in the plane by measuring the resistance of the four short needles. Further, the electromigration resistance (EM resistance) test was performed by the following method. That is, a direct current was passed through the wiring made according to the present invention, and the change over time in the resistance value was measured. The time when the wiring resistance increased by 30% from the initial value was regarded as the life, and the comparison was made under each condition. Since the EM resistance of the copper wiring is high, the durability of the semiconductor device itself is improved. These results are summarized in Table 2 below.
[0051]
[Table 2]

[0052]
The symbols described in the column of “Types of cyanine dyes” in Table 2 are the same as the symbols in Table 1, and are described again for easy understanding. B / A in Table 2 represents the ratio of the plating film thickness B at the bottom of the groove or hole to the plating film thickness A on the surface.
[0053]
In the plating solution of Comparative Example 1, voids are present as described later, whereas in the plating solutions of Examples 1 to 8 according to the present invention, a cyanine dye is added to the plating solution, which is shown in FIG. In this way, the bottom of the hole is preferentially plated, and voids and seams are not observed after plating, and good embedding characteristics can be obtained. Furthermore, it can be seen that the EM resistance of the wiring is improved, and the reliability of the semiconductor integrated circuit device manufactured according to the present invention is improved.
[0054]
In Examples 3 to 8, in addition to the cyanine dye, polyethers, organic sulfur compounds, and halide ions are further added, so that in-plane uniformity of sheet resistance is achieved in addition to good embedding characteristics. From 3 to 5%, which is very good, it can be seen that good film thickness uniformity characteristics are obtained with good reproducibility within the substrate surface. Further, it has been found that the EM resistance of the wiring is further improved, and it becomes possible to manufacture a highly reliable semiconductor integrated circuit device.
[0055]
In Examples 5 to 8, as can be seen from the large B / A ratio of 4.5 to 6.1, the preferential plating from the bottom shown in FIG. Enhanced growth is possible.
[0056]
Next, in order to make it easier to understand the effects of the present invention, a description will be given in comparison with the copper plating solution of the comparative example described in Table 1 in the present Example 1.
[0057]
As an example of the case where the above-described additive which is a feature of the present invention is not used, the steps (a) to (c) of FIG. 1 are performed using the electrolytic copper plating solution of Comparative Example 1 described in the lower part of Table 1. I tried copper plating.
[0058]
The plated substrate was processed by FIB in the same manner as described above, and cross sections of 100 holes were observed by SEM. As a result, as shown in the cross-sectional view of FIG. 4, it was found that voids were observed in the copper film in the hole, and a portion not filled with copper was formed inside the hole. In addition, it was confirmed that the voids were reduced to have a seam shape.
[0059]
In addition, as a result of observing the growth process of the plating film, as shown in FIG. 5, copper plating grows almost uniformly on the surface inside the hole and does not proceed preferentially from the bottom. I understood. At this time, B / A was calculated to be 1.0.
[0060]
From this, the advantage of the present invention that the inside of the hole can be completely filled with copper by plating proceeding preferentially from the bottom has been clarified.
[0061]
(Example 2)
Next, a method for manufacturing a semiconductor integrated circuit device in which a multilayer wiring is constructed using the electrolytic copper plating solution according to the present invention will be described with reference to FIG.
[0062]
FIG. 1 is a cross-sectional view of an essential part for each step for explaining a method of manufacturing a semiconductor integrated circuit device in which a plurality of semiconductor circuit element regions (not shown) are formed, and a plurality of wirings having different height levels. The example which applied this invention to the copper plating which fills the inside of the hole for interlayer connection for connecting between layers is shown.
[0063]
That is, the substrate 1 in FIG. 1A is formed on the semiconductor circuit element region on the insulating film covering the main surface of a φ200 mm silicon wafer in which a plurality of semiconductor circuit element regions (not shown) are formed. It has a connected wiring layer (not shown), and an interlayer insulating layer 2 such as SiO 2 having a thickness of 1 μm (micrometer) is deposited thereon, and the bottom reaches the surface of the wiring layer (that is, terminates there). A wiring layer connection hole 3 having a high aspect ratio of φ0.25 μm (micron meter) and a depth of 1 μm (micron meter) is provided so as to expose the surface.
[0064]
Next, as described in Example 1 and shown in FIG. 1B, a barrier layer 4 is continuously provided on the inner surface of the hole 3 and the upper surface of the insulating layer 2, and a seed layer 5 is further formed thereon. Is provided. Here, the surface portion of the wiring layer exposed at the bottom of the hole is covered with the barrier layer 4 and electrically connected.
[0065]
Next, as shown in FIG. 1C, as described above, the copper plating layer 6 is formed on the surface of the seed layer 5 using the electrolytic copper plating solution according to the present invention, and the inside of the hole 3 is formed by the copper film. Embed.
[0066]
The substrate plated by the above plating method was taken out from the electrolytic copper plating solution and washed with pure water for 3 minutes. Furthermore, as a result of processing by FIB and observing the cross section of 100 holes by SEM, as shown in FIG. 1 (c), voids (bubbles) and seams were not recognized, and hole 3 was completely filled with copper. I found out.
[0067]
Next, as shown in FIG. 1D, chemical mechanical polishing (CMP) is performed in order to remove the electroplated deposited metal 6 on the substrate surface. For chemical mechanical polishing, alumina dispersed abrasive grains containing 1-2% hydrogen peroxide and pad (IC-1000 manufactured by Rodel) were used in a CMP machine AVANTI472 chemical mechanical polishing apparatus manufactured by SpeedFam-IPEC. Polishing pressure 150g / cm ² As a result of polishing that reaches the insulator layer, no peeling occurs at each interface, and the barrier layer 4, the seed layer 5, and the electroplating deposited metal layer 6 on the surface of the insulating layer 2 are formed by chemical mechanical polishing. The conductor layer can be removed, and the interlayer insulating layer 2 having a flat main surface level common to the surface level of the buried copper film 9 can be obtained.
[0068]
Next, in order to prevent copper diffusion, an insulating layer (not shown) such as SiN is deposited on the common flat main surface thus obtained, and further an insulating film (not shown) such as SiO 2 is further formed thereon. D). Then, if necessary, the insulating film (SiO2 film) and insulating layer (SiN layer) above the buried copper film are selectively removed by dry etching, and wiring having a plurality of holes as shown in FIG. Form a structure.
[0069]
Further, by repeating the steps (b) to (d) of FIG. 1 for this wiring structure, a semiconductor integrated circuit device having a fine pattern multilayer wiring structure can be manufactured.
[0070]
In the semiconductor integrated circuit device manufactured according to the present invention in this way, voids and seams are formed in the copper film embedded in the hole 3 which is a key for forming a multilayer wiring structure having a fine pattern. Since it does not exist, a semiconductor integrated circuit device having a highly reliable multilayer wiring structure can be obtained with high reproducibility and high yield.
[0071]
(Example 3)
FIG. 2 is a diagram for explaining a method of manufacturing a semiconductor integrated circuit device in which a plurality of semiconductor circuit element regions (not shown) are formed, and a plurality of wiring layers having different height levels and connections between them are connected. An example is shown in which the present invention is applied when the inside of a groove or hole for forming an interlayer connection portion is filled with copper. In addition, (a)-(d) of FIG. 2 is principal part sectional drawing for every manufacturing process.
[0072]
As shown in FIG. 2 (a), an insulating film covering the main surface of a φ200 mm silicon wafer having a plurality of semiconductor circuit element regions (not shown) formed therein as in the second embodiment. On the substrate 1 having a first wiring layer (not shown) connected to the semiconductor circuit element region,

interlayer insulating layers

8 and 2 such as SiO 2 having a thickness of 0.5 μm (micrometer) are respectively formed. It is deposited and has a stepped cross section across the insulating

layers

8 and 2, that is, the bottom reaches the surface of the first wiring layer and the surface is exposed, φ0.25 μm (micron meter), 1 μm (micron meter) deep A wiring having a high aspect ratio in which a hole and a groove or a hole having a width or φ of 0.25 μm (micron meter) and a depth of 0.5 μm (micron meter) are connected stepwise. Hole 3 for interlayer connection is provided In addition, it reaches the insulating layer 8 in the insulating layer 2 at a position apart from the insulating layer 2 and extends to the upper surface of the insulating layer 2 .phi.0.25 .mu.m (micrometer), depth 0 A groove 7 having a high aspect ratio of .5 μm (micrometer) is provided. That is, a long and narrow groove 7 for wiring formation is provided in the insulating layer, a plurality of openings having different depths are provided, and one of them is a continuous opening having different depths. This is different from the second embodiment described above.
[0073]
Similar to the second embodiment, a barrier layer 4 and a seed layer 5 are provided on the wiring structure (FIG. 2B), and the copper plating layer 6 is seeded using the electrolytic copper plating solution of the present invention. The metal layer on the main surface of the insulating layer 2 is removed by the CMP technique and is common to the copper layers 11 and 12 embedded in the openings 3 and 7 (FIG. 2C). A flat insulating layer surface having a surface level is formed (FIG. 2D).
[0074]
As in Example 2, the wafer after completion of the step (c) in FIG. 2 was extracted as a sample and processed by FIB to obtain a cross section of 100 openings 3 and 100 grooves (openings) 7. As a result of observing the cross section by SEM, it was found that no voids or seams were observed in any of the copper layers in these openings, and the copper layers were completely filled with copper.
[0075]
In addition, as a result of observing the growth process of the plating film by shortening the plating time, the film thickness at the bottom portion is thicker than the vicinity of the opening portion in all the opening portions, and as described in FIG. It turned out that it progressed preferentially from the bottom. It was also confirmed that the copper plating film 6 was preferentially deposited from the deepest bottom of the opening. In addition, a copper layer thicker than the upper part of the deep opening 3 and the vicinity thereof is formed at the upper part of the shallow opening 7 and the vicinity thereof, and the surface of the wiring structure as a whole has some undulations (unevenness). However, as shown in FIG. 2 (d), it was confirmed that there was no problem because the main surface was flat with good reproducibility by CMP.
[0076]
From the above, even with a plurality of openings having different depths, a plurality of openings having different opening diameters, or an opening having a continuous stepped bottom as shown in FIG. As in Example 2, it was found that the openings could be filled with copper with high reproducibility and high yield without generating voids or seams.
[0077]
In addition, in large-scale integrated circuit devices (LSIs), it will be required to mount more and more complex circuit function blocks on a single semiconductor substrate in the future. In connection with this, the present invention is applied to a multilayer wiring structure having a fine pattern formed by a large number of openings having different shapes and depths and a copper plating layer embedded therein as in the third embodiment. As a result, highly reliable LSIs can be manufactured in large quantities with a high yield.
[0078]
【The invention's effect】
According to the present invention, the copper plating is preferentially advanced from the bottom of the opening, whereby the opening can be filled with copper having no gaps such as voids and seams with good reproducibility. Further, since it is possible to form a fine hole or groove having no gap such as a void or a seam, it is possible to improve the reliability of a high-density semiconductor integrated circuit device having a fine embedded copper wiring and its manufacturing yield.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for each manufacturing process of a main part of a wiring structure according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view for each manufacturing process of a main part of a wiring structure according to another embodiment of the present invention.
FIG. 3 is a cross-sectional view of a main part of a wiring structure showing a growth process of a copper plating film according to the present invention.
FIG. 4 is a cross-sectional view of a main part of a wiring structure in a comparative example for explaining the effect of the present invention.
FIG. 5 is a cross-sectional view of a main part of a wiring structure showing a growth process of a copper plating film in a comparative example for explaining the effect of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Substrate of wiring structure including silicon wafer, 2 ... Insulator layer, 3 ... Hole, 4 ... Barrier layer, 5 ... Seed layer, 6 ... Electro copper plating layer, 7 ... Groove, 10 ... Wiring layer, 13 ... Void (bubble).

Claims

At least one of the compounds represented by the following chemical structural formula (1) (X ⁻ is an anion and n is any of 0, 1, 2, 3) is added to a solution containing copper ions and an electrolyte. An electrolytic copper plating solution characterized by being made.

2. The electrolytic copper plating solution according to claim 1, wherein one or more of polyethers, organic sulfur compounds, and halide ions are further added to the electrolytic copper plating solution.

Copper electroplating solution according to claim 1 or 2 above compounds Stories chemical formula (1) is characterized in that it is added at a concentration of 1-15 mg / liter.

An insulating layer having an opening is provided on the main surface of the semiconductor wafer on which a plurality of circuit element regions are formed. 4. A method of manufacturing a semiconductor integrated circuit device, comprising depositing and filling the opening with copper by electroplating using the copper electroplating solution according to any one of claims 1 to 3.