JP3963259B2

JP3963259B2 - Semiconductor device

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Publication number: JP3963259B2
Application number: JP2002072350A
Authority: JP
Inventors: 祐司新山
Original assignee: スパンションインク
Priority date: 2002-03-15
Filing date: 2002-03-15
Publication date: 2007-08-22
Anticipated expiration: 2022-03-15
Also published as: JP2003270302A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを１つのパッケージに実装したマルチチップパッケージ（Multi Chip Package；以下、ＭＣＰと称す）に関する。また、本発明は、ＭＣＰに実装された半導体チップの端子とＭＣＰの外部端子との接続を確認するための試験回路に関する。
【０００２】
【従来の技術】
一般に、半導体装置は、動作を確認した半導体チップをパッケージに実装して形成されている。半導体チップの端子は、半導体チップをパッケージに実装する際に（半導体装置の組立時）、ボンディングワイヤ等によりパッケージの外部端子に接続される。
半導体装置の組立後、半導体チップの端子とパッケージの外部端子との接続試験は、半導体チップの端子に接続されている保護回路を利用して行われる。すなわち、保護回路の電気的特性を測定することにより、半導体チップの端子と外部端子との接続が確認される。この種の測定手法および試験回路は、例えば、特開平１１−３９８９８号公報に開示されている。
【０００３】
一方、近年、複数の半導体チップを１つのパッケージに実装した半導体装置（ＭＣＰ）が開発されている。
図５は、この種のＭＣＰの一例を示している。この例では、ＭＣＰは、パッケージ基板上に、２つの半導体チップを搭載して形成されている。各半導体チップは、パッケージの外部端子に接続される端子と、保護回路と、端子に供給される信号を受ける内部回路とを有している。保護回路は、端子と電源線・接地線との間にそれぞれ配置されたダイオードと、端子と内部回路との間に配置された抵抗とを有している。この例では、ＭＣＰの外部端子には、２つの半導体チップに共通の信号が供給される。このため、各半導体チップの端子は、共通端子として互いに接続されている。
【０００４】
【発明が解決しようとする課題】
ところで、ＭＣＰに搭載される複数の半導体チップの端子が共通端子として互いに接続される場合、ＭＣＰに組立後の接続試験において、保護回路を利用した従来の方法では、共通端子と外部端子との接続不良を検出できない。具体的には、例えば、図の左側の半導体チップに接続不良が発生し（図の×印）、共通端子と外部端子とが接続されていない場合にも、右側の半導体チップの保護回路のダイオード特性は、正常に測定できる。このため、外部端子に複数の端子が接続される場合、一方の端子の接続が不良でも、その不良は、検出できない。
【０００５】
上述した接続不良は、ＭＣＰに実装された半導体チップが正常に動作することを確認するための機能試験において、半導体チップの動作不良として検出される。
このように、従来は、ＭＣＰを組み立てた時点で不良が発生しているにもかかわらず、その不良は機能試験まで検出されない。この結果、不良の発生工程へのフィードバックが遅れ、その間に多数の不良品が製造されてしまう。
【０００６】
また、本来、機能試験で多数のＭＣＰが不良品と判明した場合、規格を変更して再度機能試験を実行するか、ウエハ製造工程へのフィードバックが必要かを判断する必要がある。しかし、機能不良品に組立不良品が含まれている可能性がある場合、不良の原因が、半導体製造工程にあるのか組立工程にあるのかを最初に判断しなくてはならない。このため、最悪の場合には、製品の出荷時期が遅れてしまう。
【０００７】
さらに、本来、機能試験を実施しなくてもよい組立不良品について、機能試験を実施するため、試験コストは増加する。この結果、ＭＣＰの製造コストは増大する。
本発明の目的は、複数の半導体チップを実装したＭＣＰにおいて、半導体チップの端子とＭＣＰの外部端子の接続不良を容易かつ確実に検出できる半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
請求項１の半導体装置は、複数の半導体チップを実装して構成されている。半導体装置は、半導体チップのそれぞれに固有に接続される専用端子と、半導体チップの少なくとも２つに共通に接続される共通端子と、を含む第１端子を有している。半導体チップは、接続試験回路とスイッチ回路とを有している。接続試験回路は、第１端子から受けるレベルに応じて、半導体チップ内の第１ノードを第１電圧線に接続する。スイッチ回路は、専用端子から受けるレベルに応じてオンし、専用端子及び共通端子を含む端子のいずれかに第１ノードを接続する。
【０００９】
すなわち、複数の半導体チップに形成されている接続試験回路は、第１端子ごとのレベルに応じて動作し、スイッチ回路は、各半導体チップの専用端子のレベルに応じて半導体チップ毎にオンする。このため、試験対象の半導体チップの専用端子に所定のレベルを供給し、その半導体チップのスイッチ回路をオンさせた上で、第１端子ごとに所定のレベルを供給する。これにより、接続試験回路において、第１端子ごとに選択される経路で、第１ノードが第１電圧線に接続され、試験対象の半導体チップの端子と外部端子との接続を個別に確認できる。具体的には、試験対象の半導体チップのスイッチ回路に流れる電流を測定することで、各半導体チップ毎に、半導体チップの端子と外部端子との接続試験を実施できる。この結果、半導体装置の組立不良を簡易な回路で確実に検出できる。
【００１０】
請求項２の半導体装置では、スイッチ回路により第１ノードと接続される端子は、スイッチ回路をオンする専用端子である。すなわち、専用端子は、接続試験時に、スイッチ回路をオンする端子として機能するとともに、接続試験の結果を確認する端子として機能する。このため、半導体チップに専用端子が１つしかない場合にも、確実に接続試験を実施できる。
【００１１】
請求項３の半導体装置では、スイッチ回路により第１ノードと接続される端子は、スイッチ回路をオンする専用端子とは別の端子である。このため、１回の接続試験で、２つの専用端子の接続を確認できる。従って、１つの半導体チップが複数の専用端子を有する場合に、接続試験の時間を短縮できる。
請求項４の半導体装置では、接続試験回路は、第１ノードと第１電圧線との間に並列に接続されている複数のスイッチを有する。これらスイッチは、第１端子から受けるレベルに応じて第１ノードを第1電圧線にそれぞれ接続する。すなわち、接続試験回路は、各第１端子のレベルに応じてオンする。このため、接続試験により、接続不良を起こしている第１端子を特定できる。
【００１２】
請求項５の半導体装置では、接続試験回路は、第１ノードと第１電圧線との間に直列に接続されている複数のスイッチを有する。これらスイッチは、第１端子から受けるレベルに応じてそれぞれ動作する。接続試験回路は、第１端子からそれぞれ所定の電圧を受けているときのみ、全てのスイッチをオンし、第１ノードと第１電圧線とを接続する。このため、１回の接続試験で、複数の共通端子の接続を同時に確認できる。
【００１３】
端子の接続不良が１つでも見つかったとき、半導体装置は不良品と判定される。このため、組立工程後の接続試験において、不良品の判定を短時間でできる。すなわち、試験時間を短縮できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体装置の第１の実施形態を示している。この実施形態は、請求項１、請求項２、請求項４に対応している。
半導体装置は、パッケージ基板１０上にＤＲＡＭ１２（半導体チップ）とＮＯＲ型フラッシュメモリ１４（半導体チップ）とを搭載し、マルチチップパッケージ１６（以下、ＭＣＰと称す）として形成されている。
【００１５】
ＤＲＡＭ１２は、コマンド端子／ＲＡＳ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、ＤＲＡＭ１２は、スイッチ回路２０、接続試験回路２２、制御回路２４及びメモリセルアレイ２６を有している。スイッチ回路２０及び接続試験回路２２は、後述するように、ＤＲＡＭ１２の端子とＭＣＰ１６の外部端子との接続を確認するための試験回路として動作する。
【００１６】
スイッチ回路２０は、ｎＭＯＳトランジスタ２０ａにより構成されている。ｎＭＯＳトランジスタ２０ａは、ゲート及びドレインをコマンド端子／ＲＡＳに接続し、ソースを第１ノード１２ａに接続している。
接続試験回路２２は、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎＭＯＳトランジスタ２２ａを有している。各ｎＭＯＳトランジスタ２２ａのゲートは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７に接続されている。各ｎＭＯＳトランジスタ２２ａは、ドレインを第１ノード１２ａに接続し、ソースを接地線ＶＳＳ（第１電圧線）に接続している。すなわち、各ｎＭＯＳトランジスタ２２ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７の電圧レベルに応じてオンし、第１ノード１２ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００１７】
なお、ＤＲＡＭ１２は、図示した端子以外にも、コマンド端子／ＣＡＳ、／ＷＥ等を有している。コマンド端子／ＣＡＳ、／ＷＥ等は、接続試験回路２２における図示していない別のｎＭＯＳトランジスタ２２ａのゲートにそれぞれ接続されており、第１端子として機能する。
メモリセルアレイ２６は、マトリックス状に配置された複数の揮発性のメモリセル（図示せず）を有している。制御回路２４は、コマンド端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス端子Ａ０〜Ａ７及びデータ端子ＤＱ０〜ＤＱ７端子から供給される信号に応じて動作し、メモリセルアレイ２６の動作を制御する。
【００１８】
より詳細には、読み出し動作時に、メモリセルアレイ２６からの読み出しデータは、データ端子ＤＱ０〜ＤＱ７に出力される。また、書き込み動作時に、データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモリセルアレイ２６に書き込まれる。
フラッシュメモリ１４は、レディビジー端子Ｒ／Ｂ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、フラッシュメモリ１４は、スイッチ回路３０、接続試験回路３２、制御回路３４及びメモリセルアレイ３６を有している。スイッチ回路３０及び接続試験回路３２は、後述するように、フラッシュメモリ１４の端子とＭＣＰ１６の外部端子との接続を確認するための試験回路として動作する。
【００１９】
スイッチ回路３０は、ｎＭＯＳトランジスタ３０ａにより構成されている。ｎＭＯＳトランジスタ３０ａは、ゲート及びドレインをレディビジー端子Ｒ／Ｂに接続し、ソースを第１ノード１４ａに接続している。
接続試験回路３２は、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ対応する複数のｎＭＯＳトランジスタ３２ａを有している。各ｎＭＯＳトランジスタ３２ａのゲートは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７に接続されている。各ｎＭＯＳトランジスタ３２ａは、ドレインを第１ノード１４ａに接続し、ソースを接地線ＶＳＳ（第１電圧線）に接続している。すなわち、各ｎＭＯＳトランジスタ３２ａは、各アドレス端子Ａ０〜Ａｎ及び各データ端子ＤＱ０〜ＤＱ７の電圧レベルに応じてオンし、第１ノード１４ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００２０】
なお、フラッシュメモリ１４は、図示した端子以外にも、コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等を有している。コマンド端子／ＣＥ、／ＯＥ、／ＷＥ等は、接続試験回路３２における図示していない別のｎＭＯＳトランジスタ３２ａのゲートにそれぞれ接続されており、第１端子として機能する。
メモリセルアレイ３６は、マトリックス状に配置された複数の不揮発性のメモリセル（図示せず）を有している。これらメモリセルは、フローティングゲートと制御ゲートとを有している。制御回路３４は、レディビジー端子Ｒ／Ｂ、コマンド端子／ＣＥ、／ＯＥ、／ＷＥ、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７から供給される信号に応じて動作し、メモリセルアレイ３６の動作を制御する。
【００２１】
より詳細には、読み出し動作時に、メモリセルアレイ３６からの読み出しデータは、データ端子ＤＱ０〜ＤＱ７に出力される。また、書き込み動作時に、データ端子ＤＱ０〜ＤＱ７に入力されるデータは、メモリセルアレイ３６に書き込まれる。
パッケージ基板１０には、ＤＲＡＭ１２のコマンド端子／ＲＡＳに対応する外部端子／ＲＡＳ（ＤＲＡＭ１２の専用端子）、フラッシュメモリ１４のレディビジー端子Ｒ／Ｂに対応する外部端子Ｒ／Ｂ（フラッシュメモリ１４の専用端子）が形成されている。また、パッケージ基板１０には、ＤＲＡＭ１２及びフラッシュメモリ１４に共通のアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７に対応する外部端子Ａ０〜Ａｎ（共通端子、第１端子）、ＤＱ０〜ＤＱ７（共通端子、第１端子）が形成されている。さらに、パッケージ基板１０には、ＤＲＡＭ１２のコマンド端子／ＣＡＳ、／ＷＥ等に対応する外部端子／ＣＡＳ、／ＷＥ等（第１端子、図示せず）、フラッシュメモリ１４のコマンド端子／ＣＥ、／ＯＥ、／ＷＥ等に対応する外部端子／ＣＥ、／ＯＥ、／ＷＥ等（第１端子、図示せず）が形成されている。
【００２２】
図２は、ＭＣＰ１６の構造の概要を示している。パッケージ基板１０の外部端子は、ボンディングワイヤを介して、ＤＲＡＭ１２の端子及びフラッシュメモリ１４の端子に接続されている。外部端子は、パッケージ基板１０内の配線を介して、パッケージ基板１０の裏面に形成されたはんだボールに接続されている。
以下、上述した図１を用いて、マルチチップパッケージ１６の接続試験の手順を示す。この実施形態では、ＤＲＡＭ１２とフラッシュメモリ１４の接続試験が順次行われる。接続試験は、ＬＳＩテスタを用いて実施される。
【００２３】
ＤＲＡＭ１２とパッケージ基板１０との接続試験を行う場合、まず、パッケージ基板１０の外部端子／ＲＡＳに高レベルが供給され、スイッチ回路２０はオンする。すなわち、ｎＭＯＳトランジスタ２０ａのドレインとソースは導通し、第１ノード１２ａは高レベルに変化する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＡＳ、／ＷＥ（第１端子）に順次高レベルが供給され、外部端子／ＲＡＳから流れる電流が順次測定される。
【００２４】
例えば、ＤＲＡＭ１２のアドレス端子Ａ０が外部端子Ａ０に正常に接続されているとき、アドレス端子Ａ０に接続されているｎＭＯＳトランジスタ２２ａは、外部端子Ａ０の高レベルをゲートに受けてオンする。このため、第１ノード１２ａは、接地線ＶＳＳに接続され、外部端子／ＲＡＳから接地線ＶＳＳに電流が流れる。一方、外部端子Ａ０とアドレス端子Ａ０との間に接続不良があるとき、アドレス端子Ａ０に接続されているｎＭＯＳトランジスタ２２ａはオンしないので、電流は流れない。
【００２５】
このように、ＭＣＰ１６の外部端子をそれぞれ高レベルにした状態で電流が測定され、ＤＲＡＭ１２の第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＡＳ、／ＷＥの接続不良が検出される。すなわち、接続不良の検出は、接続試験回路２２のｎＭＯＳトランジスタ２２ａに接続されている第１端子ごとに行われる。
また、接続試験において、第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７、／ＣＡＳ、／ＷＥの全てが接続不良と検出された場合、コマンド端子／ＲＡＳ及び接地端子ＶＳＳの少なくともいずれかが接続不良を起こしていると判定される。
【００２６】
フラッシュメモリ１４とパッケージ基板１０との接続試験を行う場合も、ＤＲＡＭ１２の接続試験と同様に行われる。まず、パッケージ基板１０の外部端子Ｒ／Ｂに高レベルが供給される。このため、スイッチ回路３０はオンし、第１ノード１４ａは高レベルに変化する。この状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＥ、／ＯＥ、／ＷＥ（第１端子）に順次高レベルが供給され、外部端子Ｒ／Ｂから流れる電流が順次測定される。そして、フラッシュメモリ１４の第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＣＥ、／ＯＥ、／ＷＥの接続不良が検出される。すなわち、接続不良の検出は、接続試験回路３２のｎＭＯＳトランジスタ３２ａに接続されている第１端子ごとに行われる。
【００２７】
また、接続試験において、第１端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７、／ＣＥ、／ＯＥ、／ＷＥの全てが接続不良と検出された場合、レディビジー端子Ｒ／Ｂ及び接地端子ＶＳＳの少なくともいずれかが接続不良を起こしていると判定される。
なお、ＤＲＡＭ１２の接続試験の際、共通端子である外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７に高レベルが供給されるので、フラッシュメモリ１４の接続試験回路３２のｎＭＯＳトランジスタ３２ａもオンする。しかし、フラッシュメモリ１４のスイッチ回路３０は、専用端子である外部端子Ｒ／Ｂの低レベルを受け、オフしている。このため、ＤＲＡＭ１２の接続試験と、フラッシュメモリ１４の接続試験を独立に実施できる。従って、複数の半導体チップの端子がパッケージ基板の外部端子に共通に接続されている場合でも、従来のように、１つの半導体チップの接続試験時に、別の半導体チップの回路動作が影響することはない。
【００２８】
以上、本実施形態では、ＭＣＰ１６に搭載されるＤＲＡＭ１２及びフラッシュメモリ１４に、スイッチ回路２０、３０及び接続試験回路２２、３２をそれぞれ形成した。このため、専用端子である外部端子／ＲＡＳに高レベルを供給した状態で、第１端子である外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端子／ＲＡＳから流れる電流を順次測定することで、ＤＲＡＭ１２の接続試験を実施できる。同様に、専用端子である外部端子Ｒ／Ｂに高レベルを供給した状態で、第１端子である外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端子Ｒ／Ｂから流れる電流を順次測定することで、フラッシュメモリ１４の接続試験を実施できる。従って、ＭＣＰ１６の組立不良を確実に検出できる。さらに、接続試験後の機能試験に、組立不良品が混入することを防止できる。この結果、ＭＣＰの製造コストの増大を防止できる。
【００２９】
専用端子である外部端子／ＲＡＳを介してＤＲＡＭ１２のスイッチ回路２０の動作を制御することで、接続試験回路２２を活性化した。同様に、専用端子である外部端子Ｒ／Ｂを介してフラッシュメモリ１４のスイッチ回路３０の動作を制御することで、接続試験回路３２を活性化した。すなわち、ＭＣＰに実装される各半導体チップに専用端子がある場合、ＭＣＰの接続試験を確実に実施できる。
【００３０】
接続試験回路２２は、ゲートをアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及びコマンド端子／ＲＡＳ、／ＷＥ等にそれぞれ接続したｎＭＯＳトランジスタ２２ａを、第１ノード１２ａと接地線ＶＳＳとの間に並列に接続することにより形成されている。このため、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及びコマンド端子／ＲＡＳ、／ＷＥ等を順次高レベルにし、これら端子に接続されているｎＭＯＳトランジスタ２２ａがオンしていることを順次確認することで、接続不良を起こしているＤＲＡＭ１２の端子を特定できる。
【００３１】
同様に、接続試験回路３２のｎＭＯＳトランジスタ３２ａを動作させることで、接続不良を起こしているフラッシュメモリ１４の端子を特定できる。
スイッチ回路２０、３０及び接続試験回路２２、３２は、ｎＭＯＳトランジスタにより構成されている簡単な回路である。このため、スイッチ回路及び接続試験回路の形成によるチップサイズの増加は殆どない。すなわち、製造コストを増加させることなく、ＭＣＰの組立不良の検出を可能にできる。
【００３２】
図３は、本発明の半導体装置の第２の実施形態を示している。この実施形態は、請求項１、請求項３、請求項５に対応している。第１の実施形態と同じ要素には同じ符号を付し、これ等要素については詳細な説明を省略する。
半導体装置は、パッケージ基板４０上にＤＲＡＭ４２（半導体チップ）とＮＯＲ型フラッシュメモリ４４（半導体チップ）とを搭載し、ＭＣＰ４６として形成されている。
【００３３】
ＤＲＡＭ４２は、コマンド端子／ＲＡＳ、／ＣＡＳ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、ＤＲＡＭ４２は、電圧変換回路４８、スイッチ回路５０、接続試験回路５２、制御回路２４及びメモリセルアレイ２６を有している。電圧変換回路４８、スイッチ回路５０及び接続試験回路５２は、後述するように、ＤＲＡＭ４２の端子とＭＣＰ４６の外部端子との接続を確認するための試験回路として動作する。
【００３４】
電圧変換回路４８は、入力をコマンド端子／ＣＡＳに接続し、出力をスイッチ回路５０の入力に接続している。電圧変換回路４８は、ＤＲＡＭ４２の通常動作時において使用される電圧範囲を超える電圧をコマンド端子／ＣＡＳから受けたときに、スイッチ回路５０をオンさせる電圧を出力する。
スイッチ回路５０は、ｎＭＯＳトランジスタ５０ａにより構成されている。ｎＭＯＳトランジスタ５０ａは、ゲートを電圧変換回路４８の出力に接続し、ドレインをコマンド端子／ＲＡＳに接続し、ソースを第１ノード４２ａに接続している。
【００３５】
接続試験回路５２は、ゲートをアドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ接続したｎＭＯＳトランジスタ５２ａを、第１ノード４２ａと接地線ＶＳＳ（第１電圧線）との間に直列に接続することにより形成されている。すなわち、ｎＭＯＳトランジスタ５２ａは、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７の全てが高レベルのときに、第１ノード４２ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００３６】
なお、ＤＲＡＭ４２は、図示した端子以外にも、コマンド端子／ＷＥ等を有している。コマンド端子／ＷＥ等は、接続試験回路５２における図示していない別のｎＭＯＳトランジスタ５２ａのゲートにそれぞれ接続されており、第１端子として機能する。
フラッシュメモリ４４は、レディビジー端子Ｒ／Ｂ、コマンド端子／ＣＥ、アドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７及び接地端子ＶＳＳ等を有している。また、フラッシュメモリ４４は、電圧変換回路５８、スイッチ回路６０、接続試験回路６２、制御回路３４及びメモリセルアレイ３６を有している。電圧変換回路５８、スイッチ回路６０及び接続試験回路６２は、後述するように、フラッシュメモリ４４の端子とＭＣＰ４６の外部端子との接続を確認するための試験回路として動作する。
【００３７】
電圧変換回路５８は、入力をレディビジー端子Ｒ／Ｂに接続し、出力をスイッチ回路６０に接続していることを除いて、電圧変換回路４８と同じである。電圧変換回路５８は、フラッシュメモリ４４の通常動作時において使用される電圧範囲を超える電圧をコマンド端子／ＣＥから受けたときに、スイッチ回路６０をオンさせる電圧を出力する。
【００３８】
スイッチ回路６０は、ｎＭＯＳトランジスタ６０ａにより構成されている。ｎＭＯＳトランジスタ６０ａは、ゲートを電圧変換回路５８の出力に接続し、ドレインをレディビジー端子Ｒ／Ｂに接続し、ソースを第１ノード４４ａに接続している。
接続試験回路６２は、ゲートをアドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７にそれぞれ接続したｎＭＯＳトランジスタ６２ａを、第１ノード４４ａと接地線ＶＳＳ（第１電圧線）との間に直列に接続することにより形成されている。すなわち、ｎＭＯＳトランジスタ６２ａは、アドレス端子Ａ０〜Ａｎ及びデータ端子ＤＱ０〜ＤＱ７の全てが高レベルのときに、第１ノード４４ａを接地線ＶＳＳに接続するスイッチとして動作する。
【００３９】
なお、フラッシュメモリ４４は、図示した端子以外にも、コマンド端子／ＯＥ、／ＷＥ等を有している。コマンド端子／ＯＥ、／ＷＥ等は、接続試験回路６２における図示していない別のｎＭＯＳトランジスタ６２ａのゲートにそれぞれ接続されており、第１端子として機能する。
パッケージ基板４０には、第１の実施形態と同様に、ＤＲＡＭ４２の端子及びフラッシュメモリ４４の端子に対応する外部端子が形成されている。パッケージ基板４０の外部端子は、ボンディングワイヤを介して、ＤＲＡＭ４２の端子及びフラッシュメモリ４４の端子と接続されている。
【００４０】
図４は、電圧変換回路４８、５８の詳細を示している。電圧変換回路４８、５８は、コマンド端子／ＣＡＳ（または／ＣＥ）と接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタ４８ａ、４８ｂ、ｎＭＯＳトランジスタ４８ｃ、４８ｄ、４８ｅ及びＣＭＯＳインバータ４８ｆ、４８ｇにより構成されている。
ｐＭＯＳトランジスタ４８ａは、ソースをコマンド端子／ＣＡＳ（または／ＣＥ）に接続し、ゲート及びドレインをｐＭＯＳトランジスタ４８ｂのソースに接続している。ｎＭＯＳトランジスタ４８ｃのゲート及びドレインは互いに接続されている。ｐＭＯＳトランジスタ４８ｂ、ｎＭＯＳトランジスタ４８ｄ、４８ｅのゲートは、電源線ＶＣＣに接続されている。ＣＭＯＳインバータ４８ｆは、入力をｎＭＯＳトランジスタ４８ｄのドレインに接続し、出力をＣＭＯＳインバータ４８ｇの入力に接続している。ＣＭＯＳインバータ４８ｇは、出力をスイッチ回路５０（または６０）の入力に接続している。
【００４１】
上述した電圧変換回路４８、５８では、ｐＭＯＳトランジスタ４８ａ及びｎＭＯＳトランジスタ４８ｃはダイオードとして作用し、ｐＭＯＳトランジスタ４８ｂ及びｎＭＯＳトランジスタ４８ｄ、４８ｅは抵抗として作用する。コマンド端子／ＣＡＳのレベルが、ＤＲＡＭ４２（またはフラッシュメモリ４４）の通常動作時に使用される電圧範囲のとき、ＣＭＯＳインバータ４８ｆの入力は低レベルを受ける。このため、ＣＭＯＳインバータ４８ｇの出力（スイッチ回路５０，６０の入力）は低レベルを保持する。従って、ＤＲＡＭ４２及びフラッシュメモリ４４の通常動作時に、スイッチ回路５０、６０がオンすることはない。
【００４２】
一方、コマンド端子／ＣＡＳ（または／ＣＥ）に高電圧（例えば７Ｖ）が供給されたとき、ＣＭＯＳインバータ４８ｆの入力は高レベルを受け、ＣＭＯＳインバータ４８ｇの出力は高レベルになる。従って、スイッチ回路５０（または６０）はオンし、接続試験の実施は可能になる。
以下、上述した図３を用いて、ＭＣＰ４６の接続試験の手順を示す。この実施形態では、ＤＲＡＭ４２とフラッシュメモリ４４の接続試験が順次行われる。接続試験は、ＬＳＩテスタを用いて実施される。
【００４３】
ＤＲＡＭ４２とパッケージ基板４０との接続試験を行う場合、まず、パッケージ基板４０の外部端子／ＣＡＳに高電圧（例えば７Ｖ）が供給され、外部端子／ＲＡＳに高レベル（例えば３Ｖ）が供給される。電圧変換回路４８の出力は高レベルになり、スイッチ回路５０はオンする。スイッチ回路５０がオンすることで、外部端子／ＲＡＳは第１ノード４２ａに接続され、第１ノード４２ａは高レベルに変化する。
【００４４】
また、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＷＥに、高レベル（例えば３Ｖ）が供給される。この高レベルにより、接続試験回路５２の全てのｎＭＯＳトランジスタ５２ａはオンし、第１ノード４２ａは接地線ＶＳＳに接続される。
この状態で、外部端子／ＲＡＳに流れる電流が測定される。ＤＲＡＭ４２の端子とパッケージ基板４０の外部端子との間に１箇所でも接続不良があれば、対応するｎＭＯＳトランジスタ５２ａはオンしないため、外部端子／ＲＡＳは接地線ＶＳＳに接続されない。このため、外部端子／ＲＡＳには電流は流れない。従って、ＤＲＡＭ４２とパッケージ基板４０との間に接続不良があることが検出される。このように、本実施形態では、ＤＲＡＭ４２における全ての端子の接続試験を１回で実施できる。
【００４５】
フラッシュメモリ４４とパッケージ基板４０との接続試験を行う場合も、ＤＲＡＭ４２の接続試験と同様に行われる。電圧変換回路５８、スイッチ回路６０、接続試験回路６２の動作は、ＤＲＡＭ４２の接続試験の場合と同様であるため、詳細な説明を省略する。
まず、パッケージ基板４０の外部端子／ＣＥに高電圧（例えば７Ｖ）が供給され、外部端子Ｒ／Ｂに高レベル（例えば３Ｖ）が供給される。また、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７及び／ＯＥ、／ＷＥに高レベル（例えば３Ｖ）が供給される。この状態で、外部端子Ｒ／Ｂに流れる電流が測定される。電流が流れなかった場合、フラッシュメモリ４４とパッケージ基板４０との間に接続不良があることが検出される。
【００４６】
以上、本実施形態のＭＣＰ４６においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、本実施形態では、ＤＲＡＭ４２のスイッチ回路５０により第１ノード４２ａに接続される端子は、スイッチ回路５０をオンする専用端子／ＣＡＳとは別の専用端子／ＲＡＳである。同様に、フラッシュメモリ４４のスイッチ回路６０により第１ノード４４ａに接続される端子は、スイッチ回路６０をオンする専用端子／ＣＥとは別の専用端子Ｒ／Ｂである。このため、１回の接続試験で、２つの専用端子の接続を確認できる。従って、一般の半導体メモリのように、半導体チップが複数の専用端子を有する場合に、接続試験の時間を短縮できる。
【００４７】
ＤＲＡＭ４２において、ゲートがアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等にそれぞれ接続されたｎＭＯＳトランジスタ５２ａを直列に接続することにより、接続試験回路５２を形成した。このため、外部端子／ＲＡＳから流れる電流を測定するだけで、ＤＲＡＭ４２の全ての端子の接続を同時に確認できる。同様に、フラッシュメモリ４４において、ゲートがアドレス端子Ａ０〜Ａｎ、データ端子ＤＱ０〜ＤＱ７等にそれぞれ接続されたｎＭＯＳトランジスタ６２ａを直列に接続することにより、接続試験回路６２を形成した。このため、外部端子Ｒ／Ｂから流れる電流を測定するだけで、フラッシュメモリ４４の全ての端子の接続を同時に確認できる。すなわち、接続試験を２回実施することで、ＭＣＰ４６に搭載されているＤＲＡＭ４２及びフラッシュメモリ４４の端子と、ＭＣＰ４６の外部端子とが接続されているかどうかを判定できる。従って、接続試験において、不良品を短時間で判別できる。
【００４８】
ＤＲＡＭ４２において、通常動作で使用される電圧範囲を超える電圧を電圧変換回路４８が受けたときのみ、スイッチ回路５０をオンさせた。このため、ＤＲＡＭ４２の通常動作時に、スイッチ回路５０が誤ってオンし、ＤＲＡＭ４２が誤動作することを防止できる。同様に、フラッシュメモリ４４において、通常動作で使用される電圧範囲を超える電圧を電圧変換回路５８が受けたときのみ、スイッチ回路６０をオンさせた。このため、フラッシュメモリ４４の通常動作時に、スイッチ回路６０が誤ってオンし、フラッシュメモリ４４が誤動作することを防止できる。
【００４９】
なお、上述した第１の実施形態では、ＤＲＡＭ１２の接続試験及びフラッシュメモリ１４の接続試験を別々に実施した例について述べた。本発明はかかる実施形態に限定されるものではない。ＤＲＡＭ１２の接続試験とフラッシュメモリ１４の接続試験を同時に行うこともできる。具体的には、外部端子／ＲＡＳ、Ｒ／Ｂに共に高レベルを供給した状態で、外部端子Ａ０〜Ａｎ、ＤＱ０〜ＤＱ７等に順次高レベルを供給し、外部端子／ＲＡＳ、Ｒ／Ｂから流れる電流をそれぞれ測定すればよい。ＤＲＡＭ１２の接続試験とフラッシュメモリ１４の接続試験を同時に行う場合、接続試験の時間をさらに短縮できる。第２の実施形態においても、上述と同様にして、ＤＲＡＭ４２の接続試験とフラッシュメモリ４４の接続試験を同時に実施できる。
【００５０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）複数の半導体チップを実装した半導体装置であって、
前記半導体チップにそれぞれ接続される専用端子と、前記半導体チップに共通に接続される共通端子を含む第１端子とを備え、
前記半導体チップの少なくとも２つは、前記第１端子のレベルに応じて前記半導体チップ内の第1ノードを第１電圧線に接続する接続試験回路と、前記専用端子のレベルに応じてオンし、前記第１ノードを前記専用端子及び前記第１端子を含む端子のいずれかに接続するスイッチ回路とをそれぞれ有することを特徴とする半導体装置。
【００５１】
（付記２）付記１記載の半導体装置において、
前記スイッチ回路により前記第１ノードに接続される前記端子は、前記スイッチ回路をオンする前記専用端子であることを特徴とする半導体装置。
（付記３）付記１記載の半導体装置において、
前記スイッチ回路により前記第１ノードに接続される前記端子は、前記スイッチ回路をオンする前記専用端子とは別の端子であることを特徴とする半導体装置。
【００５２】
（付記４）付記１記載の半導体装置において、
前記接続試験回路は、前記第１ノードと前記第１電圧線との間に並列に接続され、前記第１端子のレベルに応じてそれぞれオンする複数のスイッチを有することを特徴とする半導体装置。
（付記５）付記１記載の半導体装置において、
前記接続試験回路は、前記第１ノードと前記第１電圧線との間に直列に接続され、前記第１端子がそれぞれ所定のレベルのときにオンする複数のスイッチを有することを特徴とする半導体装置。
【００５３】
（付記６）付記１記載の半導体装置において、
前記スイッチ回路を有する前記半導体チップは、通常動作で使用する電圧範囲を超える電圧を前記専用端子を介して受けたときに、前記スイッチ回路をオンさせる電圧を前記スイッチ回路に出力する電圧変換回路を、前記専用端子と前記スイッチ回路との間に備えていることを特徴とする半導体装置。
【００５４】
（付記７）付記１記載の半導体装置において、
前記複数の半導体チップは、半導体メモリであることを特徴とする半導体装置。
付記６の半導体装置では、電圧変換回路は、専用端子とスイッチ回路との間に接続されている。電圧変換回路は、通常動作で使用される電圧範囲を超える電圧を専用端子から受けたときのみ、スイッチ回路をオンする電圧を出力する。スイッチ回路は、電圧変換回路からの出力に応じてオンする。このため、半導体チップの通常動作時に、スイッチ回路が誤ってオンし、半導体チップが誤動作することを防止できる。
【００５５】
付記７の半導体装置では、半導体チップは、半導体メモリとして形成されている。一般に、半導体メモリは、制御端子より多くのアドレス端子およびデータ端子を有する。また、半導体メモリのアドレス端子およびデータ端子は、半導体装置をアクセスするシステムバスに接続されることが多い。このため、半導体装置に複数の半導体メモリが搭載される場合、これら半導体メモリにおけるアドレス端子の一部およびデータ端子の一部は、共通端子として機能する。換言すれば、複数の半導体メモリを実装する半導体装置は、ロジックチップ等を実装する他の半導体装置に比べて、多くの共通端子を有する。すなわち、多くの共通端子を有する半導体装置においても、簡易な回路で確実に接続試験を実施できる。
【００５６】
【発明の効果】
請求項１の半導体装置では、専用端子及び第１端子に所定のレベルを供給した状態で、スイッチ回路に流れる電流を測定することで、各半導体チップ毎に、半導体チップの端子と半導体装置の外部端子との接続試験を実施できる。半導体装置の組立不良を容易な回路で確実に検出できる。
請求項２の半導体装置では、半導体チップに専用端子が１つしかない場合にも、確実に接続試験を実施できる。
【００５７】
請求項３の半導体装置では、１回の接続試験で、２つの専用端子の接続を確認できる。従って、１つの半導体チップが複数の専用端子を有する場合に、接続試験の時間を短縮できる。
請求項４の半導体装置では、接続試験により、接続不良を起こしている第１端子を特定できる。
【００５８】
請求項５の半導体装置では、１回の接続試験で、複数の共通端子の接続を同時に確認できる。
【図面の簡単な説明】
【図１】本発明のＭＣＰの第１の実施形態を示すブロック図である。
【図２】ＭＣＰの構造の概要を示す断面図である。
【図３】本発明のＭＣＰの第２の実施形態を示すブロック図である。
【図４】図３の電圧変換回路の詳細を示すブロック図である。
【図５】従来のＭＣＰの一例を示すブロック図である。
【符号の説明】
１０パッケージ基板
１２ＤＲＡＭ
１２ａ第１ノード
１４フラッシュメモリ
１４ａ第１ノード
１６ＭＣＰ
２０スイッチ回路
２０ａｎＭＯＳトランジスタ
２２接続試験回路
２２ａｎＭＯＳトランジスタ
２４制御回路
２６メモリセルアレイ
３０スイッチ回路
３０ａｎＭＯＳトランジスタ
３２接続試験回路
３２ａｎＭＯＳトランジスタ
３４制御回路
３６メモリセルアレイ
４０パッケージ基板
４２ＤＲＡＭ
４４フラッシュメモリ
４６ＭＣＰ
４８電圧変換回路
４８ａ、４８ｂｐＭＯＳトランジスタ
４８ｃ、４８ｄ、４８ｅｎＭＯＳトランジスタ
４８ｆ、４８ｇＣＭＯＳインバータ
５０スイッチ回路
５０ａｎＭＯＳトランジスタ
５２接続試験回路
５２ａｎＭＯＳトランジスタ
５８電圧変換回路
６０スイッチ回路
６０ａｎＭＯＳトランジスタ
６２接続試験回路
６２ａｎＭＯＳトランジスタ
Ａ０〜Ａｎアドレス端子（第１端子、共通端子）
／ＣＡＳコマンド端子（専用端子）
／ＣＥコマンド端子（専用端子）
ＤＱ０〜ＤＱ７データ端子（第１端子、共通端子）
／ＯＥコマンド端子（第１端子）
／ＲＡＳコマンド端子（専用端子）
Ｒ／Ｂレディビジー端子（専用端子）
／ＷＥコマンド端子（第１端子）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multi-chip package (hereinafter referred to as MCP) in which a plurality of semiconductor chips are mounted in one package. The present invention also relates to a test circuit for confirming a connection between a terminal of a semiconductor chip mounted on the MCP and an external terminal of the MCP.
[0002]
[Prior art]
Generally, a semiconductor device is formed by mounting a semiconductor chip whose operation has been confirmed in a package. The terminals of the semiconductor chip are connected to external terminals of the package by bonding wires or the like when the semiconductor chip is mounted on the package (when assembling the semiconductor device).
After the semiconductor device is assembled, a connection test between the terminals of the semiconductor chip and the external terminals of the package is performed using a protection circuit connected to the terminals of the semiconductor chip. That is, the connection between the terminal of the semiconductor chip and the external terminal is confirmed by measuring the electrical characteristics of the protection circuit. This type of measurement technique and test circuit is disclosed in, for example, Japanese Patent Application Laid-Open No. 11-39898.
[0003]
On the other hand, in recent years, a semiconductor device (MCP) in which a plurality of semiconductor chips are mounted in one package has been developed.
FIG. 5 shows an example of this type of MCP. In this example, the MCP is formed by mounting two semiconductor chips on a package substrate. Each semiconductor chip has a terminal connected to an external terminal of the package, a protection circuit, and an internal circuit that receives a signal supplied to the terminal. The protection circuit includes a diode disposed between the terminal and the power supply line / ground line, and a resistor disposed between the terminal and the internal circuit. In this example, a signal common to two semiconductor chips is supplied to the external terminal of the MCP. For this reason, the terminals of each semiconductor chip are connected to each other as a common terminal.
[0004]
[Problems to be solved by the invention]
By the way, when the terminals of a plurality of semiconductor chips mounted on the MCP are connected to each other as a common terminal, in the connection test after assembly to the MCP, the conventional method using a protection circuit connects the common terminal and the external terminal. A defect cannot be detected. Specifically, for example, even when a connection failure occurs in the left semiconductor chip (marked by x in the figure) and the common terminal and the external terminal are not connected, the diode of the protection circuit of the right semiconductor chip Characteristics can be measured normally. For this reason, when a plurality of terminals are connected to the external terminal, even if the connection of one terminal is defective, the defect cannot be detected.
[0005]
The above-mentioned connection failure is detected as an operation failure of the semiconductor chip in a function test for confirming that the semiconductor chip mounted on the MCP operates normally.
Thus, conventionally, although a defect has occurred when the MCP is assembled, the defect is not detected until the functional test. As a result, feedback to the defect generation process is delayed, and many defective products are produced during that time.
[0006]
In addition, when a large number of MCPs are found to be defective in the functional test, it is necessary to change the standard and execute the functional test again or determine whether feedback to the wafer manufacturing process is necessary. However, when there is a possibility that an assembly failure product is included in the function failure product, it must be first determined whether the cause of the failure is in the semiconductor manufacturing process or the assembly process. For this reason, in the worst case, the shipping time of the product is delayed.
[0007]
Furthermore, since the functional test is performed on a defective assembly that does not necessarily need to be subjected to the functional test, the test cost increases. As a result, the manufacturing cost of MCP increases.
An object of the present invention is to provide a semiconductor device capable of easily and reliably detecting a connection failure between a terminal of a semiconductor chip and an external terminal of the MCP in an MCP mounted with a plurality of semiconductor chips.
[0008]
[Means for Solving the Problems]
The semiconductor device of claim 1 is configured by mounting a plurality of semiconductor chips. Semiconductor device, semiconductor chip of Respectively Specific to Dedicated terminal to be connected and semiconductor chip At least two of Common terminal connected in common When, 1st end including Child Have. Semiconductor chip Is And a connection test circuit and a switch circuit. The connection test circuit connects the first node in the semiconductor chip to the first voltage line according to the level received from the first terminal. The switch circuit is turned on according to the level received from the dedicated terminal, and connects the first node to one of the terminal including the dedicated terminal and the common terminal.
[0009]
That is, the connection test circuit formed on the plurality of semiconductor chips has the first terminal. Every Depending on the level of Move The switch circuit Of each semiconductor chip Turns on for each semiconductor chip according to the level of the dedicated terminal. For this reason, Of the semiconductor chip to be tested Predetermined level on dedicated terminal Offer And Of the semiconductor chip Switch circuit The Let On , 1st terminal Every Supply a predetermined level to . Thus, in the connection test circuit, the first node is connected to the first voltage line in the path selected for each first terminal, and the test target The connection between the terminal of the semiconductor chip and the external terminal can be confirmed individually. In particular, Of the semiconductor chip to be tested By measuring the current flowing through the switch circuit, a connection test between the terminal of the semiconductor chip and the external terminal can be performed for each semiconductor chip. As a result, the assembly failure of the semiconductor device can be reliably detected with a simple circuit.
[0010]
According to another aspect of the semiconductor device of the present invention, the terminal connected to the first node by the switch circuit is a dedicated terminal for turning on the switch circuit. That is, the dedicated terminal functions as a terminal for turning on the switch circuit during the connection test and also functions as a terminal for confirming the result of the connection test. For this reason, even when the semiconductor chip has only one dedicated terminal, the connection test can be reliably performed.
[0011]
According to another aspect of the semiconductor device of the present invention, the terminal connected to the first node by the switch circuit is a terminal different from the dedicated terminal that turns on the switch circuit. For this reason, the connection of two exclusive terminals can be confirmed by one connection test. Therefore, when one semiconductor chip has a plurality of dedicated terminals, it is possible to shorten the time for the connection test.
According to another aspect of the semiconductor device of the present invention, the connection test circuit includes a plurality of switches connected in parallel between the first node and the first voltage line. These switches connect the first node to the first voltage line according to the level received from the first terminal. That is, the connection test circuit is turned on according to the level of each first terminal. For this reason, the 1st terminal which has caused connection failure can be specified by a connection test.
[0012]
According to another aspect of the semiconductor device of the present invention, the connection test circuit includes a plurality of switches connected in series between the first node and the first voltage line. These switches operate in accordance with the level received from the first terminal. The connection test circuit turns on all the switches and connects the first node and the first voltage line only when receiving a predetermined voltage from the first terminal. For this reason, the connection of a plurality of common terminals can be simultaneously confirmed by one connection test.
[0013]
When even one terminal connection failure is found, the semiconductor device is determined to be defective. For this reason, in the connection test after an assembly process, a defective product can be determined in a short time. That is, the test time can be shortened.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a first embodiment of a semiconductor device of the present invention. This embodiment corresponds to claims 1, 2, and 4.
The semiconductor device includes a DRAM 12 (semiconductor chip) and a NOR flash memory 14 (semiconductor chip) mounted on a package substrate 10 and is formed as a multi-chip package 16 (hereinafter referred to as MCP).
[0015]
The DRAM 12 includes a command terminal / RAS, address terminals A0 to An, data terminals DQ0 to DQ7, a ground terminal VSS, and the like. The DRAM 12 includes a switch circuit 20, a connection test circuit 22, a control circuit 24, and a memory cell array 26. As will be described later, the switch circuit 20 and the connection test circuit 22 operate as a test circuit for confirming the connection between the terminal of the DRAM 12 and the external terminal of the MCP 16.
[0016]
The switch circuit 20 includes an nMOS transistor 20a. The nMOS transistor 20a has a gate and a drain connected to the command terminal / RAS, and a source connected to the first node 12a.
The connection test circuit 22 has a plurality of nMOS transistors 22a corresponding to the address terminals A0 to An and the data terminals DQ0 to DQ7, respectively. The gate of each nMOS transistor 22a is connected to each address terminal A0 to An and each data terminal DQ0 to DQ7. Each nMOS transistor 22a has a drain connected to the first node 12a and a source connected to the ground line VSS (first voltage line). That is, each nMOS transistor 22a is turned on according to the voltage level of each address terminal A0 to An and each data terminal DQ0 to DQ7, and operates as a switch that connects the first node 12a to the ground line VSS.
[0017]
The DRAM 12 has command terminals / CAS, / WE, etc. in addition to the terminals shown in the figure. The command terminals / CAS, / WE, etc. are respectively connected to the gates of other nMOS transistors 22a (not shown) in the connection test circuit 22, and function as first terminals.
The memory cell array 26 has a plurality of volatile memory cells (not shown) arranged in a matrix. The control circuit 24 operates in accordance with signals supplied from the command terminals / RAS, / CAS, / WE, address terminals A0 to A7 and data terminals DQ0 to DQ7, and controls the operation of the memory cell array 26.
[0018]
More specifically, during the read operation, read data from the memory cell array 26 is output to the data terminals DQ0 to DQ7. In addition, during the write operation, data input to the data terminals DQ0 to DQ7 is written to the memory cell array 26.
The flash memory 14 includes a ready / busy terminal R / B, address terminals A0 to An, data terminals DQ0 to DQ7, a ground terminal VSS, and the like. Further, the flash memory 14 includes a switch circuit 30, a connection test circuit 32, a control circuit 34, and a memory cell array 36. The switch circuit 30 and the connection test circuit 32 operate as a test circuit for confirming the connection between the terminal of the flash memory 14 and the external terminal of the MCP 16, as will be described later.
[0019]
The switch circuit 30 includes an nMOS transistor 30a. The nMOS transistor 30a has a gate and a drain connected to the ready / busy terminal R / B and a source connected to the first node 14a.
The connection test circuit 32 has a plurality of nMOS transistors 32a respectively corresponding to the address terminals A0 to An and the data terminals DQ0 to DQ7. The gate of each nMOS transistor 32a is connected to each address terminal A0 to An and each data terminal DQ0 to DQ7. Each nMOS transistor 32a has a drain connected to the first node 14a and a source connected to the ground line VSS (first voltage line). That is, each nMOS transistor 32a is turned on according to the voltage level of each address terminal A0 to An and each data terminal DQ0 to DQ7, and operates as a switch that connects the first node 14a to the ground line VSS.
[0020]
Note that the flash memory 14 has command terminals / CE, / OE, / WE and the like in addition to the illustrated terminals. Command terminals / CE, / OE, / WE, etc. are respectively connected to the gates of other nMOS transistors 32a (not shown) in the connection test circuit 32, and function as first terminals.
The memory cell array 36 has a plurality of nonvolatile memory cells (not shown) arranged in a matrix. These memory cells have a floating gate and a control gate. The control circuit 34 operates in response to signals supplied from the ready / busy terminal R / B, the command terminals / CE, / OE, / WE, the address terminals A0 to An, and the data terminals DQ0 to DQ7, and operates the memory cell array 36. Control.
[0021]
More specifically, during the read operation, read data from the memory cell array 36 is output to the data terminals DQ0 to DQ7. Further, during the write operation, data input to the data terminals DQ0 to DQ7 is written to the memory cell array 36.
The package substrate 10 includes an external terminal / RAS (dedicated terminal for DRAM 12) corresponding to the command terminal / RAS of the DRAM 12 and an external terminal R / B (dedicated terminal for the flash memory 14) corresponding to the ready / busy terminal R / B of the flash memory 14. ) Is formed. The package substrate 10 includes address terminals A0 to An common to the DRAM 12 and the flash memory 14, external terminals A0 to An (common terminals, first terminals) corresponding to the data terminals DQ0 to DQ7, and DQ0 to DQ7 (common terminals). , First terminal) is formed. Further, the package substrate 10 has external terminals / CAS, / WE and the like (first terminal, not shown) corresponding to the command terminals / CAS and / WE of the DRAM 12, and command terminals / CE and / OE of the flash memory 14. , / WE etc. corresponding to external terminals / CE, / OE, / WE etc. (first terminal, not shown) are formed.
[0022]
FIG. 2 shows an outline of the structure of the MCP 16. External terminals of the package substrate 10 are connected to the terminals of the DRAM 12 and the flash memory 14 through bonding wires. The external terminals are connected to solder balls formed on the back surface of the package substrate 10 via wiring in the package substrate 10.
Hereinafter, a connection test procedure of the multichip package 16 will be described with reference to FIG. 1 described above. In this embodiment, a connection test between the DRAM 12 and the flash memory 14 is sequentially performed. The connection test is performed using an LSI tester.
[0023]
When a connection test between the DRAM 12 and the package substrate 10 is performed, first, a high level is supplied to the external terminal / RAS of the package substrate 10 and the switch circuit 20 is turned on. That is, the drain and source of the nMOS transistor 20a are conducted, and the first node 12a changes to a high level. In this state, high levels are sequentially supplied to the external terminals A0 to An, DQ0 to DQ7, and / CAS and / WE (first terminal), and the current flowing from the external terminal / RAS is sequentially measured.
[0024]
For example, when the address terminal A0 of the DRAM 12 is normally connected to the external terminal A0, the nMOS transistor 22a connected to the address terminal A0 receives the high level of the external terminal A0 at the gate and turns on. Therefore, the first node 12a is connected to the ground line VSS, and a current flows from the external terminal / RAS to the ground line VSS. On the other hand, when there is a connection failure between the external terminal A0 and the address terminal A0, the nMOS transistor 22a connected to the address terminal A0 is not turned on, so no current flows.
[0025]
As described above, the current is measured in a state where the external terminals of the MCP 16 are set to the high level, and the connection failure of the first terminals A0 to An, DQ0 to DQ7 and / CAS and / WE of the DRAM 12 is detected. That is, the connection failure is detected for each first terminal connected to the nMOS transistor 22a of the connection test circuit 22.
In the connection test, if all of the first terminals A0 to An, DQ0 to DQ7, / CAS, / WE are detected as being poorly connected, at least one of the command terminal / RAS and the ground terminal VSS causes a poor connection. It is determined that
[0026]
The connection test between the flash memory 14 and the package substrate 10 is performed in the same manner as the DRAM 12 connection test. First, a high level is supplied to the external terminal R / B of the package substrate 10. For this reason, the switch circuit 30 is turned on, and the first node 14a changes to a high level. In this state, the high level is sequentially supplied to the external terminals A0 to An, DQ0 to DQ7, and / CE, / OE, / WE (first terminal), and the current flowing from the external terminal R / B is sequentially measured. Then, connection failures of the first terminals A0 to An, DQ0 to DQ7, and / CE, / OE, / WE of the flash memory 14 are detected. That is, the connection failure is detected for each first terminal connected to the nMOS transistor 32a of the connection test circuit 32.
[0027]
Further, in the connection test, when all of the first terminals A0 to An, DQ0 to DQ7, / CE, / OE, and / WE are detected as poor connections, at least one of the ready busy terminal R / B and the ground terminal VSS is detected. It is determined that a connection failure has occurred.
In the connection test of the DRAM 12, since the high level is supplied to the external terminals A0 to An and DQ0 to DQ7 which are common terminals, the nMOS transistor 32a of the connection test circuit 32 of the flash memory 14 is also turned on. However, the switch circuit 30 of the flash memory 14 is turned off in response to the low level of the external terminal R / B which is a dedicated terminal. Therefore, the DRAM 12 connection test and the flash memory 14 connection test can be performed independently. Therefore, even when the terminals of a plurality of semiconductor chips are commonly connected to the external terminals of the package substrate, the circuit operation of another semiconductor chip is affected during the connection test of one semiconductor chip as in the prior art. Absent.
[0028]
As described above, in this embodiment, the switch circuits 20 and 30 and the connection test circuits 22 and 32 are formed in the DRAM 12 and the flash memory 14 mounted on the MCP 16, respectively. For this reason, in a state where a high level is supplied to the external terminal / RAS that is a dedicated terminal, a high level is sequentially supplied to the external terminals A0 to An, DQ0 to DQ7, etc. that are the first terminals, and the current flowing from the external terminal / RAS The DRAM 12 connection test can be performed by sequentially measuring. Similarly, in a state where a high level is supplied to the external terminal R / B, which is a dedicated terminal, a high level is sequentially supplied to the external terminals A0 to An, DQ0 to DQ7, etc., which are the first terminals, from the external terminal R / B. The connection test of the flash memory 14 can be performed by sequentially measuring the flowing current. Accordingly, it is possible to reliably detect an assembly failure of the MCP 16. Furthermore, it is possible to prevent a defective assembly from being mixed in the function test after the connection test. As a result, an increase in MCP manufacturing cost can be prevented.
[0029]
The connection test circuit 22 was activated by controlling the operation of the switch circuit 20 of the DRAM 12 via the external terminal / RAS which is a dedicated terminal. Similarly, the connection test circuit 32 is activated by controlling the operation of the switch circuit 30 of the flash memory 14 via the external terminal R / B which is a dedicated terminal. That is, when each semiconductor chip mounted on the MCP has a dedicated terminal, the MCP connection test can be reliably performed.
[0030]
In the connection test circuit 22, nMOS transistors 22a whose gates are connected to the address terminals A0 to An, the data terminals DQ0 to DQ7, the command terminals / RAS, / WE, etc. are connected in parallel between the first node 12a and the ground line VSS. It is formed by connecting to. Therefore, the address terminals A0 to An, the data terminals DQ0 to DQ7, the command terminals / RAS, / WE, etc. are sequentially set to the high level, and it is sequentially confirmed that the nMOS transistor 22a connected to these terminals is turned on. Thus, the terminal of the DRAM 12 causing the connection failure can be specified.
[0031]
Similarly, by operating the nMOS transistor 32a of the connection test circuit 32, it is possible to identify the terminal of the flash memory 14 in which connection failure has occurred.
The switch circuits 20 and 30 and the connection test circuits 22 and 32 are simple circuits configured by nMOS transistors. For this reason, there is almost no increase in the chip size due to the formation of the switch circuit and the connection test circuit. That is, it is possible to detect an MCP assembly failure without increasing the manufacturing cost.
[0032]
FIG. 3 shows a second embodiment of the semiconductor device of the present invention. This embodiment corresponds to claims 1, 3, and 5. The same elements as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted.
The semiconductor device is formed as an MCP 46 by mounting a DRAM 42 (semiconductor chip) and a NOR flash memory 44 (semiconductor chip) on a package substrate 40.
[0033]
The DRAM 42 has command terminals / RAS, / CAS, address terminals A0 to An, data terminals DQ0 to DQ7, a ground terminal VSS, and the like. The DRAM 42 includes a voltage conversion circuit 48, a switch circuit 50, a connection test circuit 52, a control circuit 24, and a memory cell array 26. The voltage conversion circuit 48, the switch circuit 50, and the connection test circuit 52 operate as a test circuit for confirming the connection between the terminal of the DRAM 42 and the external terminal of the MCP 46, as will be described later.
[0034]
The voltage conversion circuit 48 has an input connected to the command terminal / CAS and an output connected to the input of the switch circuit 50. The voltage conversion circuit 48 outputs a voltage for turning on the switch circuit 50 when a voltage exceeding the voltage range used in the normal operation of the DRAM 42 is received from the command terminal / CAS.
The switch circuit 50 includes an nMOS transistor 50a. The nMOS transistor 50a has a gate connected to the output of the voltage conversion circuit 48, a drain connected to the command terminal / RAS, and a source connected to the first node 42a.
[0035]
The connection test circuit 52 connects nMOS transistors 52a, whose gates are connected to the address terminals A0 to An and the data terminals DQ0 to DQ7, in series between the first node 42a and the ground line VSS (first voltage line). It is formed by. That is, the nMOS transistor 52a operates as a switch that connects the first node 42a to the ground line VSS when all of the address terminals A0 to An and the data terminals DQ0 to DQ7 are at a high level.
[0036]
The DRAM 42 has a command terminal / WE and the like in addition to the illustrated terminals. The command terminal / WE and the like are respectively connected to the gate of another nMOS transistor 52a (not shown) in the connection test circuit 52 and function as a first terminal.
The flash memory 44 includes a ready / busy terminal R / B, a command terminal / CE, address terminals A0 to An, data terminals DQ0 to DQ7, a ground terminal VSS, and the like. The flash memory 44 includes a voltage conversion circuit 58, a switch circuit 60, a connection test circuit 62, a control circuit 34, and a memory cell array 36. The voltage conversion circuit 58, the switch circuit 60, and the connection test circuit 62 operate as a test circuit for confirming the connection between the terminal of the flash memory 44 and the external terminal of the MCP 46, as will be described later.
[0037]
The voltage conversion circuit 58 is the same as the voltage conversion circuit 48 except that the input is connected to the ready / busy terminal R / B and the output is connected to the switch circuit 60. The voltage conversion circuit 58 outputs a voltage for turning on the switch circuit 60 when a voltage exceeding the voltage range used in the normal operation of the flash memory 44 is received from the command terminal / CE.
[0038]
The switch circuit 60 is composed of an nMOS transistor 60a. The nMOS transistor 60a has a gate connected to the output of the voltage conversion circuit 58, a drain connected to the ready / busy terminal R / B, and a source connected to the first node 44a.
The connection test circuit 62 connects nMOS transistors 62a whose gates are connected to address terminals A0 to An and data terminals DQ0 to DQ7, respectively, in series between the first node 44a and the ground line VSS (first voltage line). It is formed by. That is, the nMOS transistor 62a operates as a switch that connects the first node 44a to the ground line VSS when all of the address terminals A0 to An and the data terminals DQ0 to DQ7 are at a high level.
[0039]
The flash memory 44 has command terminals / OE, / WE, etc. in addition to the terminals shown in the figure. The command terminals / OE, / WE, etc. are respectively connected to the gate of another nMOS transistor 62a (not shown) in the connection test circuit 62, and function as a first terminal.
As in the first embodiment, external terminals corresponding to the terminals of the DRAM 42 and the terminals of the flash memory 44 are formed on the package substrate 40. The external terminals of the package substrate 40 are connected to the terminals of the DRAM 42 and the flash memory 44 through bonding wires.
[0040]
FIG. 4 shows details of the voltage conversion circuits 48 and 58. The voltage conversion circuits 48 and 58 include pMOS transistors 48a and 48b, nMOS transistors 48c, 48d and 48e, and CMOS inverters 48f and 48g connected in series between the command terminal / CAS (or / CE) and the ground line VSS. It is configured.
The pMOS transistor 48a has a source connected to the command terminal / CAS (or / CE), and a gate and a drain connected to the source of the pMOS transistor 48b. The gate and drain of the nMOS transistor 48c are connected to each other. The gates of the pMOS transistor 48b and the nMOS transistors 48d and 48e are connected to the power supply line VCC. The CMOS inverter 48f has an input connected to the drain of the nMOS transistor 48d and an output connected to the input of the CMOS inverter 48g. The CMOS inverter 48g has an output connected to the input of the switch circuit 50 (or 60).
[0041]
In the voltage conversion circuits 48 and 58 described above, the pMOS transistor 48a and the nMOS transistor 48c function as diodes, and the pMOS transistor 48b and the nMOS transistors 48d and 48e function as resistors. When the level of command terminal / CAS is in the voltage range used during normal operation of DRAM 42 (or flash memory 44), the input of CMOS inverter 48f receives a low level. For this reason, the output of the CMOS inverter 48g (the inputs of the switch circuits 50 and 60) is kept at a low level. Accordingly, the switch circuits 50 and 60 are not turned on during the normal operation of the DRAM 42 and the flash memory 44.
[0042]
On the other hand, when a high voltage (for example, 7V) is supplied to the command terminal / CAS (or / CE), the input of the CMOS inverter 48f receives a high level, and the output of the CMOS inverter 48g becomes a high level. Accordingly, the switch circuit 50 (or 60) is turned on, and the connection test can be performed.
Hereinafter, the connection test procedure of the MCP 46 will be described with reference to FIG. 3 described above. In this embodiment, a connection test between the DRAM 42 and the flash memory 44 is sequentially performed. The connection test is performed using an LSI tester.
[0043]
When a connection test between the DRAM 42 and the package substrate 40 is performed, first, a high voltage (for example, 7V) is supplied to the external terminal / CAS of the package substrate 40, and a high level (for example, 3V) is supplied to the external terminal / RAS. The output of the voltage conversion circuit 48 becomes a high level, and the switch circuit 50 is turned on. When the switch circuit 50 is turned on, the external terminal / RAS is connected to the first node 42a, and the first node 42a changes to a high level.
[0044]
Further, a high level (for example, 3 V) is supplied to the external terminals A0 to An, DQ0 to DQ7, and / WE. Due to this high level, all the nMOS transistors 52a of the connection test circuit 52 are turned on, and the first node 42a is connected to the ground line VSS.
In this state, the current flowing through the external terminal / RAS is measured. If there is a connection failure between the terminal of the DRAM 42 and the external terminal of the package substrate 40, the corresponding nMOS transistor 52a is not turned on, so that the external terminal / RAS is not connected to the ground line VSS. For this reason, no current flows through the external terminal / RAS. Therefore, it is detected that there is a connection failure between the DRAM 42 and the package substrate 40. As described above, in this embodiment, the connection test of all terminals in the DRAM 42 can be performed at one time.
[0045]
The connection test between the flash memory 44 and the package substrate 40 is also performed in the same manner as the DRAM 42 connection test. Since the operations of the voltage conversion circuit 58, the switch circuit 60, and the connection test circuit 62 are the same as those in the connection test of the DRAM 42, detailed description thereof is omitted.
First, a high voltage (for example, 7V) is supplied to the external terminal / CE of the package substrate 40, and a high level (for example, 3V) is supplied to the external terminal R / B. Further, a high level (for example, 3 V) is supplied to the external terminals A0 to An, DQ0 to DQ7, and / OE and / WE. In this state, the current flowing through the external terminal R / B is measured. When no current flows, it is detected that there is a connection failure between the flash memory 44 and the package substrate 40.
[0046]
As described above, also in the MCP 46 of the present embodiment, the same effects as those of the first embodiment described above can be obtained. Further, in the present embodiment, the terminal connected to the first node 42 a by the switch circuit 50 of the DRAM 42 is a dedicated terminal / RAS that is different from the dedicated terminal / CAS that turns on the switch circuit 50. Similarly, the terminal connected to the first node 44 a by the switch circuit 60 of the flash memory 44 is a dedicated terminal R / B different from the dedicated terminal / CE for turning on the switch circuit 60. For this reason, the connection of two exclusive terminals can be confirmed by one connection test. Therefore, when the semiconductor chip has a plurality of dedicated terminals as in a general semiconductor memory, the connection test time can be shortened.
[0047]
In the DRAM 42, an nMOS transistor 52a whose gates are connected to the address terminals A0 to An, the data terminals DQ0 to DQ7, and the like are connected in series to form a connection test circuit 52. For this reason, the connection of all the terminals of the DRAM 42 can be simultaneously confirmed only by measuring the current flowing from the external terminal / RAS. Similarly, in the flash memory 44, the nMOS transistors 62a whose gates are connected to the address terminals A0 to An, the data terminals DQ0 to DQ7, and the like are connected in series to form the connection test circuit 62. For this reason, the connection of all the terminals of the flash memory 44 can be confirmed simultaneously only by measuring the current flowing from the external terminal R / B. That is, by performing the connection test twice, it is possible to determine whether the terminals of the DRAM 42 and the flash memory 44 mounted on the MCP 46 and the external terminals of the MCP 46 are connected. Therefore, in the connection test, defective products can be identified in a short time.
[0048]
In the DRAM 42, the switch circuit 50 is turned on only when the voltage conversion circuit 48 receives a voltage exceeding the voltage range used in normal operation. Therefore, it is possible to prevent the switch circuit 50 from being erroneously turned on during the normal operation of the DRAM 42 and malfunctioning of the DRAM 42. Similarly, in the flash memory 44, the switch circuit 60 is turned on only when the voltage conversion circuit 58 receives a voltage exceeding the voltage range used in the normal operation. Therefore, it is possible to prevent the switch circuit 60 from being erroneously turned on during the normal operation of the flash memory 44 and causing the flash memory 44 to malfunction.
[0049]
In the first embodiment described above, the example in which the connection test of the DRAM 12 and the connection test of the flash memory 14 are separately performed has been described. The present invention is not limited to such an embodiment. The DRAM 12 connection test and the flash memory 14 connection test can be performed simultaneously. Specifically, in a state where a high level is supplied to both the external terminals / RAS and R / B, a high level is sequentially supplied to the external terminals A0 to An, DQ0 to DQ7, and the like from the external terminals / RAS and R / B. What is necessary is just to measure each flowing current. When the connection test of the DRAM 12 and the connection test of the flash memory 14 are performed simultaneously, the time for the connection test can be further shortened. Also in the second embodiment, the DRAM 42 connection test and the flash memory 44 connection test can be simultaneously performed in the same manner as described above.
[0050]
The invention described in the above embodiments is organized and disclosed as an appendix.
(Appendix 1) A semiconductor device having a plurality of semiconductor chips mounted thereon,
A dedicated terminal connected to each of the semiconductor chips, and a first terminal including a common terminal commonly connected to the semiconductor chip,
At least two of the semiconductor chips are turned on according to a connection test circuit for connecting a first node in the semiconductor chip to a first voltage line according to a level of the first terminal, and according to a level of the dedicated terminal, A semiconductor device comprising: a switch circuit that connects the first node to either the dedicated terminal or a terminal including the first terminal.
[0051]
(Appendix 2) In the semiconductor device according to Appendix 1,
The semiconductor device, wherein the terminal connected to the first node by the switch circuit is the dedicated terminal that turns on the switch circuit.
(Supplementary note 3) In the semiconductor device according to supplementary note 1,
The semiconductor device, wherein the terminal connected to the first node by the switch circuit is a terminal different from the dedicated terminal that turns on the switch circuit.
[0052]
(Appendix 4) In the semiconductor device according to Appendix 1,
The connection test circuit includes a plurality of switches connected in parallel between the first node and the first voltage line, each of which is turned on in accordance with the level of the first terminal.
(Appendix 5) In the semiconductor device according to Appendix 1,
The connection test circuit includes a plurality of switches connected in series between the first node and the first voltage line and turned on when the first terminal is at a predetermined level. apparatus.
[0053]
(Appendix 6) In the semiconductor device described in Appendix 1,
The semiconductor chip having the switch circuit includes a voltage conversion circuit that outputs a voltage for turning on the switch circuit to the switch circuit when a voltage exceeding a voltage range used in normal operation is received through the dedicated terminal. A semiconductor device provided between the dedicated terminal and the switch circuit.
[0054]
(Supplementary note 7) In the semiconductor device according to supplementary note 1,
The semiconductor device, wherein the plurality of semiconductor chips are semiconductor memories.
In the semiconductor device of appendix 6, the voltage conversion circuit is connected between the dedicated terminal and the switch circuit. The voltage conversion circuit outputs a voltage for turning on the switch circuit only when a voltage exceeding the voltage range used in normal operation is received from the dedicated terminal. The switch circuit is turned on in response to the output from the voltage conversion circuit. For this reason, it is possible to prevent the switch circuit from being erroneously turned on during the normal operation of the semiconductor chip and malfunctioning of the semiconductor chip.
[0055]
In the semiconductor device of appendix 7, the semiconductor chip is formed as a semiconductor memory. In general, a semiconductor memory has more address terminals and data terminals than control terminals. Further, the address terminals and data terminals of the semiconductor memory are often connected to a system bus that accesses the semiconductor device. Therefore, when a plurality of semiconductor memories are mounted on a semiconductor device, a part of address terminals and a part of data terminals in these semiconductor memories function as a common terminal. In other words, a semiconductor device on which a plurality of semiconductor memories are mounted has more common terminals than other semiconductor devices on which a logic chip or the like is mounted. That is, even in a semiconductor device having many common terminals, a connection test can be reliably performed with a simple circuit.
[0056]
【The invention's effect】
According to another aspect of the semiconductor device of the present invention, the current flowing through the switch circuit is measured in a state where a predetermined level is supplied to the dedicated terminal and the first terminal. A terminal connection test can be performed. An assembly failure of the semiconductor device can be reliably detected with an easy circuit.
In the semiconductor device according to the second aspect, even when the semiconductor chip has only one dedicated terminal, the connection test can be reliably performed.
[0057]
In the semiconductor device according to the third aspect, the connection of the two dedicated terminals can be confirmed by one connection test. Therefore, when one semiconductor chip has a plurality of dedicated terminals, it is possible to shorten the time for the connection test.
According to another aspect of the semiconductor device of the present invention, the first terminal causing the connection failure can be specified by the connection test.
[0058]
In the semiconductor device according to the fifth aspect, the connection of a plurality of common terminals can be simultaneously confirmed by one connection test.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of an MCP according to the present invention.
FIG. 2 is a cross-sectional view showing an outline of the structure of an MCP.
FIG. 3 is a block diagram showing a second embodiment of the MCP of the present invention.
4 is a block diagram showing details of the voltage conversion circuit of FIG. 3;
FIG. 5 is a block diagram showing an example of a conventional MCP.
[Explanation of symbols]
10 Package substrate
12 DRAM
12a First node
14 Flash memory
14a first node
16 MCP
20 Switch circuit
20a nMOS transistor
22 Connection test circuit
22a nMOS transistor
24 Control circuit
26 Memory cell array
30 switch circuit
30a nMOS transistor
32 Connection test circuit
32a nMOS transistor
34 Control circuit
36 Memory cell array
40 Package substrate
42 DRAM
44 flash memory
46 MCP
48 Voltage conversion circuit
48a, 48b pMOS transistors
48c, 48d, 48e nMOS transistors
48f, 48g CMOS inverter
50 switch circuit
50a nMOS transistor
52 Connection test circuit
52a nMOS transistor
58 Voltage conversion circuit
60 switch circuit
60a nMOS transistor
62 Connection test circuit
62a nMOS transistor
A0 to An Address terminal (first terminal, common terminal)
/ CAS command terminal (dedicated terminal)
/ CE command terminal (dedicated terminal)
DQ0 to DQ7 Data terminal (first terminal, common terminal)
/ OE command terminal (first terminal)
/ RAS command terminal (dedicated terminal)
R / B ready busy terminal (dedicated terminal)
/ WE Command terminal (first terminal)

Claims

A semiconductor device mounted with a plurality of semiconductor chips,
Wherein comprising a dedicated terminal connected to a unique to each of the semiconductor chips, and a common terminal connected in common to at least two of said semiconductor chip, the first pin including,
The semiconductor chip includes a connection test circuit connecting the first node in the semiconductor chip to the first voltage line in response to the level of the first terminal, and turned on in response to the level of the dedicated terminal, the first A semiconductor device comprising: a switch circuit that connects a node to any one of the dedicated terminal and the terminal including the first terminal.

The semiconductor device according to claim 1,
The semiconductor device, wherein the terminal connected to the first node by the switch circuit is the dedicated terminal that turns on the switch circuit.

The semiconductor device according to claim 1,
The semiconductor device, wherein the terminal connected to the first node by the switch circuit is a terminal different from the dedicated terminal that turns on the switch circuit.

The semiconductor device according to claim 1,
The connection test circuit includes a plurality of switches connected in parallel between the first node and the first voltage line, each of which is turned on in accordance with the level of the first terminal.

The semiconductor device according to claim 1,
The connection test circuit includes a plurality of switches connected in series between the first node and the first voltage line and turned on when the first terminal is at a predetermined level. apparatus.