JP3962296B2 - Ferroelectric memory device and manufacturing method thereof - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に順次形成された、下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向にマトリックス状に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリ装置としては、例えばＳｒＢｉ2Ｔａ2Ｏ9 （以下、ＳＢＴと記す）又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 （以下、ＰＺＴと記す）等のヒステリシス特性を有する強誘電体材料膜よりなる容量絶縁膜を有する不揮発性の強誘電体メモリ装置が開発されている。このような強誘電体メモリ装置に用いられるＳＢＴ及びＰＺＴ等の強誘電体材料は強誘電体酸化物である。
【０００３】
このため、複数の強誘電体キャパシタの上に層間絶縁膜を介してアルミ配線を形成した後に、半導体基板に形成されているＭＯＳトランジスタの特性を確保するために行なわれる水素を含む雰囲気中での熱処理、又は半導体メモリ装置の微細化に伴うアスペクト比が高いコンタクトホールにタングステン膜を埋め込むために行なわれるＣＶＤ法において、強誘電体酸化物が還元性雰囲気、特に水素雰囲気に曝されると、強誘電体酸化物は還元される。このため、強誘電体酸化物の結晶組成が崩れてしまうので、容量絶縁膜の絶縁特性又は強誘電体酸化物の特性が大きく劣化してしまう。
【０００４】
そこで、強誘電体キャパシタを形成した後に、該強誘電体キャパシタに対して水素雰囲気中での熱処理を施しても、強誘電体キャパシタの容量絶縁膜が水素に曝されて還元されることがないように、容量絶縁膜への水素の侵入を防止する水素バリア膜を強誘電体キャパシタを覆うように形成する。
【０００５】
ところが、強誘電体キャパシタと該強誘電体キャパシタの上に形成される層間絶縁膜との間に水素バリア膜を設ける場合、水平方向からの水素の侵入を遮断するためには、水素バリア膜の面積を強誘電体キャパシタの面積よりも少なくとも数μｍ以上大きくする必要がある。また、水素バリア膜は層間絶縁膜に埋め込まれたコンタクトプラグの上にも形成されるため、コンタクトプラグをＣＶＤ法により形成されるタングステン膜により形成する場合には、水素バリア膜が有する容量絶縁膜への水素の侵入を防止する効果は低減する。
【０００６】
特に、近年、強誘電体メモリ装置の微細化に伴って強誘電体キャパシタの面積の縮小化（１μｍ2 以下）が図られているが、前述の理由により、水素バリア膜により強誘電体キャパシタを覆うだけでは、容量絶縁膜への水素の侵入を確実に防止することができない。
【０００７】
そこで、特開平１１−１３５７３６号公報においては、図６に示すような構造を有する強誘電体メモリ装置が提案されている。
【０００８】
以下、従来例として、図６に示す強誘電体メモリ装置について説明する。
【０００９】
シリコン基板１０の表面部には、素子分離領域１１が形成されていると共にソース又はドレインとなる不純物拡散層１２が形成されている。シリコン基板１０の上における不純物拡散領域１２同士の間には、ゲート絶縁膜を介してゲート電極１３が形成されており、これらゲート電極１３及び不純物拡散層１２により電界効果型トランジスタが構成されている。
【００１０】
電界効果型トランジスタ及び素子分離領域１１の上には第１の層間絶縁膜１４が形成されており、該第１の層間絶縁膜１４の上における素子分離領域１１の上方には第１の絶縁性水素バリア膜１５が形成されている。第１の絶縁性水素バリア膜１５の上には、下部電極１６、強誘電体膜よりなる容量絶縁膜１７及び上部電極１８から構成される強誘電体キャパシタが形成されている。上部電極１８の上には導電性水素バリア膜１９が形成され、該導電性水素バリア膜１９の上面、並びに下部電極１６、容量絶縁膜１７及び上部電極１８の側面を覆うように第２の絶縁性水素バリア膜２０が形成されており、強誘電体キャパシタは、第１の絶縁性水素バリア膜１５、導電性水素バリア膜１９及び第２の絶縁性水素バリア膜２０により完全に覆われている。
【００１１】
第１の層間絶縁膜１４及び第２の絶縁性水素バリア膜２０の上には第２の層間絶縁膜２１が形成されている。第２の層間絶縁膜２１の上には金属配線２２が形成されており、該金属配線２２は、第１の層間絶縁膜１４及び第２の層間絶縁膜２１に埋め込まれたコンタクトプラグ２３と接続している。
【００１２】
【発明が解決しようとする課題】
前述のように、強誘電体キャパシタは、第１の絶縁性水素バリア膜１５、導電性水素バリア膜１９及び第２の絶縁性水素バリア膜２０により完全に覆われているため、容量絶縁膜１７に水素が侵入する事態は防止できる。
【００１３】
ところが、前記従来の強誘電体メモリ装置においては、第２の絶縁性水素バリア膜２０をパターニングする際のマスクずれにより、第２の絶縁性水素バリア膜２０の側部が消滅してしまったり、膜厚が薄くなってしまったりする事態が発生する。
【００１４】
そこで、第２の絶縁性水素バリア膜２０の膜厚を厚くすると共に、第２の絶縁性水素バリア膜２０をパターニングするためのマスクのマージンを大きくする必要がある。
【００１５】
このため、強誘電体キャパシタ同士の間隔を大きくする必要があるので、強誘電体メモリ装置の微細化が困難になるという問題がある。
【００１６】
前記に鑑み、本発明は、強誘電体キャパシタの容量絶縁膜に水素が侵入する事態の確実な防止と、強誘電体メモリ装置の微細化との両立を図ることを目的とする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明の請求項１に係る強誘電体メモリ装置は、半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
複数の前記上部電極を覆うように設けられ、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を備え、
前記第２の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列毎に分離して形成され、
前記複数の強誘電体キャパシタのうち、前記一方向に並ぶ複数の強誘電体キャパシタの前記下部電極同士の間に埋め込まれ、上面が前記下部電極の上面とほぼ面一に形成された絶縁性の第１の水素バリア膜と、
前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に形成されている導電性水素バリア膜とをさらに備え、
前記第２の水素バリア膜の周縁部は、前記第１の水素バリア膜の上面と接続され、
前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われている。
【００１８】
本発明の請求項１に係る強誘電体メモリ装置によると、上部電極を覆うように第２の水素バリア膜が形成されているため、強誘電体キャパシタを形成した後において水素雰囲気中での熱処理が施された場合、強誘電体キャパシタの容量絶縁膜に対して上方から侵入する水素を防止できるので、容量絶縁膜を構成する強誘電体膜の還元を防止することができる。
また、ワード線方向及びビット線方向のうちの一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間に第１の絶縁性水素バリア膜が埋め込まれているため、第１の絶縁性水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間の領域ではパターニングする必要はない。このため、パターニングを行なうためのマスクの位置ずれを考慮して、下部電極同士の間に寸法マージンを確保する必要がないので、強誘電体キャパシタ同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。
【００１９】
本発明の請求項２に係る強誘電体メモリ装置は、半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
複数の前記上部電極を覆うように設けられ、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を備え、
前記第２の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成され、
前記複数の強誘電体キャパシタのうち、前記一対のキャパシタ列の前記複数の強誘電体キャパシタの前記下部電極同士の間に埋め込まれ、上面が前記下部電極の上面とほぼ面一に形成された絶縁性の第１の水素バリア膜と、
前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に形成されている導電性水素バリア膜とをさらに備え、
前記第２の水素バリア膜の周縁部は、前記第１の水素バリア膜の上面と接続され、
前記複数の強誘電体キャパシタよりなる前記一対のキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われている。
【００２１】
本発明の請求項２に係る強誘電体メモリ装置によると、第２の水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタよりなる一対のキャパシタ列同士の間において寸法マージンを確保する必要がないので、一対のキャパシタ列同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。また、強誘電体メモリ装置の選択用トランジスタの近傍に、水素バリア膜が形成されていない領域が存在するため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確保することができる。
【００２２】
本発明の請求項３に係る強誘電体メモリ装置は、請求項１または請求項２記載の強誘電体メモリ装置において、前記上部電極は、前記一方向に並ぶ前記複数の強誘電体キャパシタに共通に形成されていることを特徴とする。
【００２８】
本発明の請求項４に係る強誘電体メモリ装置によると、請求項３に記載の強誘電体メモリ装置において、前記共通の上部電極と前記第２の水素バリア膜との間に形成され、前記共通の上部電極の周縁部に形成される段差を緩和する段差緩和膜が形成されていることが好ましい。
【００２９】
このようにすると、パターニングされた上部電極の周端部に形成される角張った段差が緩和されるため、第２の水素バリア膜の上部電極の周端部におけるカバレッジを向上させることができる。
【００３０】
本発明の請求項５に係る強誘電体メモリ装置によると、請求項１または請求項２に記載の強誘電体メモリ装置において、前記第１の水素バリア膜としては、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物を用いることができる。
【００３２】
本発明の請求項６に係る強誘電体メモリ装置によると、請求項１または２に記載の強誘電体メモリ装置において、前記導電性水素バリア膜としては、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜を用いることができる。
【００３３】
本発明の請求項７に係る強誘電体メモリ装置の製造方法は、半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
前記層間絶縁膜に形成されているコンタクトプラグの上に導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
前記層間絶縁膜及び前記下部電極の上に絶縁性の第１の水素バリア膜を堆積した後、該第１の水素バリア膜を平坦化して、前記複数の強誘電体キャパシタのうち、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタの前記下部電極同士の間に前記第１の水素バリア膜を埋め込んで、前記下部電極の上面と前記第１の水素バリア膜の上面をほぼ面一に形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード線方向及びビット線方向のうちの前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列毎に分離して形成するとともに、周縁部は前記第１の水素バリア膜の上面と接続するように形成する工程とを備え、
前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われている。
【００３４】
本発明の請求項７に係る強誘電体メモリ装置の製造方法によると、上部電極を覆うように第２の水素バリア膜を形成する工程を備えているため、強誘電体キャパシタを形成した後において水素雰囲気中での熱処理が施された場合、強誘電体キャパシタの容量絶縁膜に対して上方から侵入する水素を防止できるので、容量絶縁膜を構成する強誘電体膜の還元を防止することができる。
また、一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間に第１の絶縁性水素バリア膜が埋め込まれているため、第１の絶縁性水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間の領域ではパターニングする必要はない。このため、パターニングを行なうためのマスクの位置ずれを考慮して、下部電極同士の間に寸法マージンを確保する必要がないので、強誘電体キャパシタ同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。
【００３６】
本発明の請求項８に係る強誘電体メモリ装置の製造方法は、半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
前記層間絶縁膜に形成されているコンタクトプラグの上に導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
前記層間絶縁膜及び前記下部電極の上に絶縁性の第１の水素バリア膜を堆積した後、該第１の水素バリア膜を平坦化して、前記複数の強誘電体キャパシタのうち、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列の前記複数の強誘電体キャパシタの前記下部電極同士の間に前記第１の水素バリア膜を埋め込んで、前記下部電極の上面と前記第１の水素バリア膜の上面をほぼ面一に形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード線方向及びビット線方向のうちの前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成するとともに、周縁部は前記第１の水素バリア膜の上面と接続するように形成する工程とを備え、
前記複数の強誘電体キャパシタよりなる前記一対のキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われている。
【００３７】
このようにすると、第２の水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタよりなる一対のキャパシタ列同士の間において寸法マージンを確保する必要がないので、一対のキャパシタ列同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。また、強誘電体メモリ装置の選択用トランジスタの近傍に、水素バリア膜が形成されていない領域が存在するため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確保することができる。
【００４４】
本発明の請求項９に係る強誘電体メモリ装置の製造方法は、共通の上部電極を形成する工程と第２の水素バリア膜を形成する工程との間に、共通の上部電極と第１の水素バリア膜との間に介在し、共通の上部電極の周縁部に形成される段差を緩和する段差緩和膜を形成する工程をさらに備えていることが好ましい。
【００４５】
このようにすると、パターニングされた上部電極の周端部に形成される角張った段差が緩和されるので、第２の水素バリア膜の上部電極の周端部におけるカバレッジを向上させることができる。
【００４６】
本発明の請求項１０に係る強誘電体メモリ装置の製造方法において、前記第１の水素バリア膜としては、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ3膜、ＴｉＯ2 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物を用いることができる。
【００４８】
本発明の請求項１１に係る強誘電体メモリ装置の製造方法において、前記導電性水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜を用いることができる。
【００４９】
【発明の実施の形態】
以下、本発明の一実施形態に係る強誘電体メモリ装置の構造について、図１及び図２を参照しながら説明する。
【００５０】
本発明の一実施形態に係る強誘電体メモリ装置は、ワード線方向及びビット線方向にマトリックス状に配置された複数のメモリセルよりなるメモリセルアレイを備えている。図１は強誘電体メモリ装置におけるワード線に平行な面の断面構造を示し、図２は強誘電体メモリ装置におけるビット線に平行な面の断面構造を示している。
【００５１】
図１及び図２に示すように、シリコンよりなる半導体基板１００の表面部には素子分離領域１０１が形成されており、半導体基板１００上における素子分離領域１０１により囲まれた領域には、ゲート絶縁膜を介してゲート電極１０２が形成されている。半導体基板１００の表面部におけるゲート電極１０２の両側には、ソース又はドレインとなる第１の高濃度不純物拡散層１０３Ａ、１０３Ｂが形成されており、ゲート電極１０２及び第１の不純物拡散層１０３Ａ、１０３Ｂによって電界効果型トランジスタが構成されている。尚、半導体基板１００の表面部におけるメモリセルアレイの周縁部には、第２の高濃度不純物拡散層１０４が形成されている。
【００５２】
半導体基板１００の上には、電界効果型トランジスタを覆うように第１の層間絶縁膜１０５が形成されている。第１の層間絶縁膜１０５には、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７がそれぞれ埋め込まれており、第１のコンタクトプラグ１０６の下端は第１の高濃度不純物拡散層１０３Ａに接続されていると共に、第２のコンタクトプラグ１０７の下端は第２の高濃度不純物拡散層１０４に接続されている。
【００５３】
第１の層間絶縁膜１０５の上には、第１のコンタクトプラグ１０６の上端又は第２のコンタクトプラグ１０７の上端と接続するように導電性水素バリア膜１０８がそれぞれ形成されており、第１のコンタクトプラグ１０６の上に位置する導電性水素バリア膜１０８の上には下部電極１０９が形成されていると共に、第２のコンタクトプラグ１０７の上に位置する導電性水素バリア膜１０８の上には上部電極中継部１１０が形成されている。
【００５４】
第１の層間絶縁膜１０５の上には、下部電極１０９及び上部電極中継部１１０を取り囲むように絶縁性の第１の水素バリア膜１１１が形成されており、下部電極１０９の上面、上部電極中継部１１０の上面及び絶縁性の第１の水素バリア膜１１１の上面は、ほぼ面一に形成されている。本実施形態においては、図１に示すように、ワード線方向に並ぶ下部電極１０９同士の間には絶縁性の第１の水素バリア膜１１１が隙間なく埋め込まれているが、図２に示すように、ビット線方向に並ぶ下部電極１０９同士の間に形成されている絶縁性の第１の水素バリア膜１１１同士の間には隙間が形成されている。
【００５５】
ワード線方向に並ぶ下部電極１０９及び絶縁性の第１の水素バリア膜１１１の上には、強誘電体膜よりなり、ワード線方向に並ぶ強誘電体キャパシタに共通の容量絶縁膜１１２が形成されており、該容量絶縁膜１１２における上部電極中継部１１０の上には開口部が形成されている。容量絶縁膜１１２の上には、ワード線方向に並ぶ強誘電体キャパシタに共通の上部電極１１３が形成されており、該上部電極１１３は容量絶縁膜の開口部を介して上部電極中継部１１０と接続している。以上説明した、下部電極１０９、容量絶縁膜１１２及び上部電極１１３によって強誘電体キャパシタが構成されていると共に、容量絶縁膜１１２及び上部電極１１３は、ワード線方向に並ぶ複数の強誘電体キャパシタよりなるキャパシタ列に共通に設けられている。
【００５６】
上部電極１１３の上には、段差緩和膜１１４を介して第２の水素バリア膜１１５が形成されており、該第２の水素バリア膜１１５の周縁部は絶縁性の第１の水素バリア膜１１１の上面と接続している。これによって、ワード線方向に並ぶ複数の強誘電体キャパシタよりなるキャパシタ列は、導電性水素バリア膜１０８、絶縁性の第１の水素バリア膜１１１及び第２の水素バリア膜１１５によって完全に覆われている。
【００５７】
第１の層間絶縁膜１０５の上には、第２の水素バリア膜１１５を覆うように第２の層間絶縁膜１１６が形成され、該第２の層間絶縁膜１１６の上には第１の金属配線１１７及び第２の金属配線１１８が形成されている。第１の金属配線１１７と第１の高濃度不純物拡散層１０３Ｂとは、第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に埋め込まれた第３のコンタクトプラグ１１９によって接続されていると共に、第２の金属配線１１８と第２の高濃度不純物拡散層１０４とは第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に埋め込まれた第４のコンタクトプラグ１２０によって接続されている。
【００５８】
本発明の一実施形態に係る強誘電体メモリ装置によると、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間には絶縁性の第１の素バリア膜１１１が埋め込まれている構造であって、絶縁性の第１の水素バリア膜１１１における、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間の領域ではパターニングする必要はない。このため、パターニングを行なうためのマスクの位置ずれを考慮して、下部電極１０９同士の間に寸法マージンを確保する必要がないので、強誘電体キャパシタ同士の間隔を狭くしてメモリセルアレイの面積を低減することができる。
【００５９】
また、ワード線方向に並ぶ複数の強誘電体キャパシタよりなるキャパシタ列は、導電性水素バリア膜１０８、絶縁性の第１の水素バリア膜１１１及び第２の水素バリア膜１１５によって完全に覆われているため、強誘電体キャパシタを形成した後において水素雰囲気中での熱処理が施されても、強誘電体キャパシタの容量絶縁膜１１２に水素が侵入する事態を確実に防止することができる。このため、容量絶縁膜１１２を構成する強誘電体膜の還元が防止されるので、容量絶縁膜１１２の特性の劣化を防止することができる。
【００６０】
以下、本発明の一実施形態の変形例に係る強誘電体メモリ装置について、図３を参照しながら説明する。尚、該変形例においては、本発明の一実施形態と共通する部材については同一の符号を付すことにより、説明を省略する。
【００６１】
本発明の一実施形態においては、図２に示すように、ワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列同士の間には隙間が形成されており、該隙間に第２の層間絶縁膜１１６が埋め込まれている構造であったが、変形例においては、第３のコンタクトプラグ１１９を介することなくビット線方向に隣り合う一対のキャパシタ列同士の間には隙間が形成されておらず、該一対のキャパシタ列同士の間においては、絶縁性の第１の水素バリア膜１１１、段差緩和膜１１４及び第２の水素バリア膜１１５は連続している。
【００６２】
本発明の一実施形態の変形例に係る強誘電体メモリ装置によると、絶縁性の第１の水素バリア膜１１１における、ビット線方向に隣り合う強誘電体キャパシタの下部電極１０９同士の間においてもパターニングする必要はない。このため、ビット線方向に隣り合う下部電極１０９同士の間隔をも小さくしてメモリセルアレイの面積を一層低減することができる。
【００６３】
また、強誘電体メモリ装置の選択用トランジスタの近傍に、水素バリア膜が形成されていない領域が存在するため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確保することができる。特に、強誘電体キャパシタをトランジスタの上に形成するスタック型強誘電体メモリ装置の場合、水素が選択トランジスタに拡散するための経路をトランジスタ形成領域の近傍に設けることが可能となる。このため、金属配線を形成した後にトランジスタの特性を回復するために行なう水素雰囲気中での熱処理において、水素が選択トランジスタに拡散するための経路を確実に確保できるので、トランジスタの特性確保をも実現できる。
【００６４】
以下、本発明の一実施形態に係る強誘電体メモリ装置の製造方法について、図４(a) 〜(c) 及び図５(a) 〜(c) を参照しながら説明する。
【００６５】
まず、図４(a) に示すように、周知のＳＴＩ（Shallow Trench Isolation）技術等により、シリコンよりなる半導体基板１００の表面部に素子分離領域１０１を形成した後、周知のＣＭＯＳプロセスにより、半導体基板１００上における素子分離領域１０１で囲まれた領域に、ゲート絶縁膜を介してゲート電極１０２を形成し（図２を参照）、その後、半導体基板１００の表面部におけるゲート電極１０２の両側に、ソース又はドレインとなる第１の高濃度不純物拡散層１０３Ａ、１０３Ｂを形成すると共に、半導体基板１００の表面部におけるメモリセルアレイの周縁部に第２の高濃度不純物拡散層１０４を形成する。これにより、ゲート電極１０２及び第１の不純物拡散層１０３Ａ、１０３Ｂよりなる電界効果型トランジスタが形成される。
【００６６】
次に、半導体基板１００の上に、電界効果型トランジスタを覆うように、ＢＰＳＧ膜よりなる第１の層間絶縁膜１０５を形成した後、第１の層間絶縁膜１０５に、下端が第１の高濃度不純物拡散層１０３Ａに接続される第１のコンタクトホール及び下端が第２の高濃度不純物拡散層１０４に接続される第２のコンタクトホールを形成する。次に、第１のコンタクトホール及び第２のコンタクトホールの壁面及び底面に、スパッタリング法による１０ｎｍの厚さを持つチタン膜とＣＶＤ法による１０ｎｍの厚さを持つ窒化チタン膜とを順次堆積した後、ＣＶＤ法により、第１及び第２のコンタクトホールの内部並びに第１の層間絶縁膜１０５の上に全面に亘ってタングステン膜を堆積し、その後、ＣＭＰ法により、タングステン膜における第１の層間絶縁膜１０５の上に露出している部分をポリッシュバックすることにより、第１のコンタクトプラグ１０６及び第２のコンタクトプラグ１０７を形成する。
【００６７】
次に、スパッタリング法により、第１の層間絶縁膜１０５の上に例えば４０ｎｍの厚さを有するＴｉとＡｌとの合金の窒化物膜を堆積した後、スパッタリング法により、窒化物膜の上に、例えば１００ｎｍの厚さを有するＩｒ膜、５０ｎｍの厚さを有するＩｒＯ２ 膜及び１００ｎｍの厚さを有するＰｔ膜よりなる積層膜を堆積し、その後、これら積層膜及び窒化物膜をパターニングして、図４(b) に示すように、ＴｉとＡｌとの合金の窒化物膜よりなる導電性水素バリア膜１０８、Ｉｒ膜、ＩｒＯ２ 膜及びＰｔ膜の積層膜よりなる下部電極１０９及び上部電極中継部１１０を形成する。尚、導電性水素バリア膜１０８となる膜としては、ＴｉとＡｌとの合金の窒化物膜に代えて、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金金の酸窒化物膜又はＴｉＮ膜を用いてもよい。
【００６８】
次に、ＣＶＤ法により、下部電極１０９、上部電極中継部１１０及び第１の層間絶縁膜１０５の上に全面に亘って、４００ｎｍの厚さを有するＳｉ3Ｎ4膜を堆積した後、ＣＭＰ法によりＳｉＮ膜を平坦化して、図４(c) に示すように、下部電極１０９同士の間及び下部電極１０９と上部電極中継部１１０との間に絶縁性の第１の水素バリア膜１１１を埋め込むと共に、絶縁性の第１の水素バリア膜１１１の上面を、下部電極１０９の上面及び上部電極中継部１１０の上面とほぼ面一にする。尚、絶縁性の第１の水素バリア膜１１１となる膜としては、Ｓｉ３Ｎ４膜に代えて、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ２ 膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜を用いることができる。
【００６９】
次に、図５(a) に示すように、スピン塗布法により、下部電極１０９、上部電極中継部１１０及び絶縁性の第１の水素バリア膜１１１の上に、例えばＳＢＴ膜よりなり１００ｎｍの厚さを有する強誘電体膜を堆積した後、該強誘電体膜をパターニングすることにより、ワード線方向に並ぶ下部電極１０９及び絶縁性の第１の水素バリア膜１１１の上に共通に形成され且つ上部電極中継部１１０の上に開口部を有する容量絶縁膜１１２を形成する。次に、スパッタリング法により、容量絶縁膜１１２の上に１００ｎｍの厚さを有するＰｔ膜を堆積した後、該Ｐｔ膜をパターニングして、容量絶縁膜１１２の上に上部電極１１３を形成する。これにより、下部電極１０９、容量絶縁膜１１２及び上部電極１１３よりなる強誘電体キャパシタがワード線方向に並ぶキャパシタ列が形成されると共に、該キャパシタ列に共通の容量絶縁膜１１２及び上部電極１１３が形成される。
【００７０】
次に、図５(b) に示すように、上部電極１１３及び絶縁性の第１の水素バリア膜１１１の上に全面に亘って１５０ｎｍの厚さを有するＮＳＧ膜を堆積した後、該ＮＳＧ膜を、該ＮＳＧ膜がワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列及び該キャパシタ列の端部に位置する上部電極中継部１１０を完全に覆うようにパターニングして、ＮＳＧ膜よりなる段差緩和膜１１４を形成する。
【００７１】
次に、段差緩和膜１１４及び絶縁性の第１の水素バリア膜１１１の上に全面に亘って、１００ｎｍの厚さを有する第２の水素バリア膜１１５を堆積した後、第２の水素バリア膜１１５及び絶縁性の第１の水素バリア膜１１１を、ワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列及び該キャパシタ列の端部に位置する上部電極中継部１１０が覆われるようにパターニングする。このようにすると、パターニングされた第２の水素バリア膜１１５の周縁部とパターニングされた絶縁性の第１の水素バリア膜１１１の周縁部とが接続していることにより、ワード線方向に並ぶ強誘電体キャパシタよりなるキャパシタ列は導電性水素バリア膜１０８、第２の水素バリア膜１１５及び絶縁性の第１の水素バリア膜１１１により完全に覆われる。
【００７２】
第２の水素バリア膜１１５としては、水素の侵入を防止できる膜、例えば、Ｓｉ3Ｎ4膜、ＳｉＯＮ膜、Ａｌ2Ｏ３ 膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜を用いることができる。
【００７３】
ところで、段差緩和膜１１４は、パターニングにより形成された容量絶縁膜１１２及び上部電極１１３の周端部に形成される角張った段差を緩和して、第２の水素バリア膜１１５の容量絶縁膜１１２及び上部電極１１３の周端部におけるカバレッジを向上させるために設けられている。
【００７４】
従って、第２の水素バリア膜１１５として、ＳｉＮ膜、ＳｉＯＮ膜、Ａｌ２Ｏ３ 膜、ＴｉＯ膜又はＴｉとＡｌとの合金の酸化物膜等のようにカバレッジに優れた膜を用いる場合には、段差緩和膜１１４を省略することも可能である。
【００７５】
次に、図５(c) に示すように、第１の層間絶縁膜１０５の上に、パターニングされた第２の水素バリア膜１１５を覆うように、ＮＳＧ膜よりなる第２の層間絶縁膜１１６を堆積した後、該第２の層間絶縁膜１１６を平坦化する。
【００７６】
次に、第１の層間絶縁膜１０５及び第２の層間絶縁膜１１６に、第１の高濃度不純物拡散層１０３Ｂ（図２を参照）に接続される第３のコンタクトホール及び第２の高濃度不純物拡散層１０４に接続される第４のコンタクトホールを形成した後、第３のコンタクトホール及び第４のコンタクトホールにタングステン膜を埋め込んで、第３のコンタクトプラグ１１９（図２を参照）及び第４のコンタクトプラグ１２０を形成する。
【００７７】
次に、第２の層間絶縁膜１１６の上にＡｌ合金膜を堆積した後、該Ａｌ合金膜をパターニングして、第１の金属配線１１７及び第２の金属膜１１８を形成すると、本発明の一実施形態に係る強誘電体メモリ装置が得られる。
【００７８】
尚、本発明の一実施形態においては、複数の強誘電体キャパシタのうち、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間に絶縁性の第１の水素バリア膜１１１が埋め込まれ、ワード線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９及び絶縁性の第１の水素バリア膜１１１の上に、ワード線方向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜１１２が形成され、共通の容量絶縁膜１１２の上に、ワード線方向に並ぶ複数の強誘電体キャパシタに共通の上部電極１１３が形成され、共通の上部電極１１３を覆うように第２の水素バリア膜１１５が形成されていたが、これに代えて、複数の強誘電体キャパシタのうち、ビット線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９同士の間に絶縁性の第１の水素バリア膜１１１が埋め込まれ、ビット線方向に並ぶ複数の強誘電体キャパシタの下部電極１０９及び絶縁性の第１の水素バリア膜１１１の上に、ビット線方向に並ぶ複数の強誘電体キャパシタに共通の容量絶縁膜１１２が形成され、共通の容量絶縁膜１１２の上に、ビット線方向に並ぶ複数の強誘電体キャパシタに共通の上部電極１１３が形成され、共通の上部電極１１３を覆うように第２の水素バリア膜１１５が形成されている構造であってもよい。
【００７９】
【発明の効果】
本発明に係る強誘電体メモリ装置及びその製造方法によると、一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間に絶縁性の第１の水素バリア膜が埋め込まれているため、絶縁性の第１の水素バリア膜における、一方向に並ぶ複数の強誘電体キャパシタの下部電極同士の間の領域ではパターニングする必要はない。このため、パターニングを行なうためのマスクの位置ずれを考慮して、下部電極同士の間に寸法マージンを確保する必要がないので、強誘電体キャパシタ同士の間隔を狭くして、メモリセルアレイひいては強誘電体メモリ装置の面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る強誘電体メモリ装置のワード線方向の断面図である。
【図２】本発明の一実施形態に係る強誘電体メモリ装置のビット線方向の断面図である。
【図３】本発明の一実施形態の変形例に係る強誘電体メモリ装置のビット線方向の断面図である。
【図４】 (a) 〜(c) は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法の各工程を示す断面図である。
【図５】 (a) 〜(c) は、本発明の一実施形態に係る強誘電体メモリ装置の製造方法の各工程を示す断面図である。
【図６】従来の強誘電体メモリ装置の断面図である。
【符号の説明】
１００ 半導体基板
１０１ 素子分離領域
１０２ ゲート電極
１０３Ａ，１０３Ｂ 第１の高濃度不純物拡散層
１０４ 第２の高濃度不純物拡散層
１０５ 第１の層間絶縁膜
１０６ 第１のコンタクトプラグ
１０７ 第２のコンタクトプラグ
１０８ 導電性水素バリア膜
１０９ 下部電極
１１０ 上部電極中継部
１１１ 絶縁性の第１の水素バリア膜
１１２ 容量絶縁膜
１１３ 上部電極
１１４ 段差緩和膜
１１５ 第２の水素バリア膜
１１６ 第２の層間絶縁膜
１１７ 第１の金属配線
１１８ 第２の金属配線
１１９ 第３のコンタクトプラグ
１２０ 第４のコンタクトプラグ[0001]
BACKGROUND OF THE INVENTION
The present invention includes a plurality of ferroelectric layers, which are sequentially formed on a semiconductor substrate, each including a lower electrode, a capacitive insulating film made of a ferroelectric film, and an upper electrode, and arranged in a matrix in the word line direction and the bit line direction. The present invention relates to a ferroelectric memory device including a body capacitor and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, as a semiconductor memory device, for example, SrBi2Ta2O9(Hereinafter referred to as SBT) or Pb (Zr, Ti) OThreeA nonvolatile ferroelectric memory device having a capacitive insulating film made of a ferroelectric material film having a hysteresis characteristic such as PZT (hereinafter referred to as PZT) has been developed. Ferroelectric materials such as SBT and PZT used in such a ferroelectric memory device are ferroelectric oxides.
[0003]
For this reason, in the atmosphere containing hydrogen, which is performed to secure the characteristics of the MOS transistor formed on the semiconductor substrate after forming the aluminum wiring through the interlayer insulating film on the plurality of ferroelectric capacitors. In a CVD method performed to embed a tungsten film in a contact hole having a high aspect ratio accompanying heat treatment or miniaturization of a semiconductor memory device, if a ferroelectric oxide is exposed to a reducing atmosphere, particularly a hydrogen atmosphere, The dielectric oxide is reduced. For this reason, since the crystal composition of the ferroelectric oxide is destroyed, the insulating characteristics of the capacitive insulating film or the characteristics of the ferroelectric oxide are greatly deteriorated.
[0004]
Therefore, even if the ferroelectric capacitor is formed and then subjected to a heat treatment in a hydrogen atmosphere, the capacitive insulating film of the ferroelectric capacitor is not exposed to hydrogen and reduced. As described above, a hydrogen barrier film that prevents hydrogen from entering the capacitor insulating film is formed so as to cover the ferroelectric capacitor.
[0005]
However, when a hydrogen barrier film is provided between a ferroelectric capacitor and an interlayer insulating film formed on the ferroelectric capacitor, in order to block hydrogen from entering from the horizontal direction, It is necessary to make the area at least several μm larger than the area of the ferroelectric capacitor. In addition, since the hydrogen barrier film is also formed on the contact plug embedded in the interlayer insulating film, when the contact plug is formed of a tungsten film formed by a CVD method, the capacitive insulating film included in the hydrogen barrier film The effect of preventing the entry of hydrogen into the water is reduced.
[0006]
In particular, in recent years, the area of ferroelectric capacitors has been reduced (1 μm) with the miniaturization of ferroelectric memory devices.2However, for the reason described above, it is not possible to reliably prevent hydrogen from entering the capacitor insulating film simply by covering the ferroelectric capacitor with the hydrogen barrier film.
[0007]
Japanese Patent Application Laid-Open No. 11-135736 proposes a ferroelectric memory device having a structure as shown in FIG.
[0008]
Hereinafter, a ferroelectric memory device shown in FIG. 6 will be described as a conventional example.
[0009]
On the surface portion of the silicon substrate 10, an element isolation region 11 is formed and an impurity diffusion layer 12 serving as a source or drain is formed. A gate electrode 13 is formed between the impurity diffusion regions 12 on the silicon substrate 10 via a gate insulating film, and the gate electrode 13 and the impurity diffusion layer 12 constitute a field effect transistor. .
[0010]
A first interlayer insulating film 14 is formed on the field effect transistor and element isolation region 11, and a first insulating property is provided above the element isolation region 11 on the first interlayer insulating film 14. A hydrogen barrier film 15 is formed. On the first insulating hydrogen barrier film 15, a ferroelectric capacitor including a lower electrode 16, a capacitive insulating film 17 made of a ferroelectric film and an upper electrode 18 is formed. A conductive hydrogen barrier film 19 is formed on the upper electrode 18, and a second insulation is provided so as to cover the upper surface of the conductive hydrogen barrier film 19 and the side surfaces of the lower electrode 16, the capacitor insulating film 17, and the upper electrode 18. The ferroelectric hydrogen barrier film 20 is formed, and the ferroelectric capacitor is completely covered with the first insulating hydrogen barrier film 15, the conductive hydrogen barrier film 19, and the second insulating hydrogen barrier film 20. .
[0011]
A second interlayer insulating film 21 is formed on the first interlayer insulating film 14 and the second insulating hydrogen barrier film 20. A metal wiring 22 is formed on the second interlayer insulating film 21, and the metal wiring 22 is connected to a contact plug 23 embedded in the first interlayer insulating film 14 and the second interlayer insulating film 21. is doing.
[0012]
[Problems to be solved by the invention]
As described above, the ferroelectric capacitor is completely covered with the first insulating hydrogen barrier film 15, the conductive hydrogen barrier film 19, and the second insulating hydrogen barrier film 20. It is possible to prevent the hydrogen from entering the water.
[0013]
However, in the conventional ferroelectric memory device, the side portion of the second insulating hydrogen barrier film 20 disappears due to mask displacement when the second insulating hydrogen barrier film 20 is patterned, A situation occurs in which the film thickness becomes thin.
[0014]
Therefore, it is necessary to increase the thickness of the second insulating hydrogen barrier film 20 and increase the margin of the mask for patterning the second insulating hydrogen barrier film 20.
[0015]
For this reason, since it is necessary to increase the interval between the ferroelectric capacitors, there is a problem that it is difficult to miniaturize the ferroelectric memory device.
[0016]
In view of the foregoing, it is an object of the present invention to achieve both a reliable prevention of a situation where hydrogen enters a capacitive insulating film of a ferroelectric capacitor and a miniaturization of a ferroelectric memory device.
[0017]
[Means for Solving the Problems]
  In order to achieve the above object, a ferroelectric memory device according to claim 1 of the present invention includes a lower electrode, a capacitor insulating film formed of a ferroelectric film, and a lower electrode sequentially formed on an interlayer insulating film on a semiconductor substrate. A ferroelectric memory device having a plurality of ferroelectric capacitors having an upper electrode and arranged in a word line direction and a bit line directionBecause,
  Provided to cover the plurality of upper electrodes, and Si3N4Film, SiON film, Al2O3Film, TiO2A second hydrogen barrier film comprising a film, a TiN film or an alloy film of Ti and Al, or an oxide film of a Ti and Al alloy, a nitride film or an oxynitride film,
  The second hydrogen barrier film is formed separately for each capacitor row composed of the plurality of ferroelectric capacitors arranged in one of the word line direction and the bit line direction,
  Of the plurality of ferroelectric capacitors, embedded between the lower electrodes of the plurality of ferroelectric capacitors arranged in one direction.The upper surface is substantially flush with the upper surface of the lower electrode.An insulating first hydrogen barrier film;
  A conductive hydrogen barrier film formed between the contact plug formed in the interlayer insulating film and the lower electrode;
  The second hydrogen barrier filmThe periphery ofSaid first hydrogen barrierMembraneTopWhenConnected,
  Line up in one directionSaidpluralFerroelectric capacitorCapacitor array consisting ofIs completely covered by the second hydrogen barrier film, the first hydrogen barrier film, and the conductive hydrogen barrier film.The
[0018]
  According to the ferroelectric memory device of the first aspect of the present invention, the upper electrode is covered.SecondSince the hydrogen barrier film is formed, when heat treatment is performed in a hydrogen atmosphere after the ferroelectric capacitor is formed, hydrogen that enters from the upper side to the capacitive insulating film of the ferroelectric capacitor is prevented. Therefore, the reduction of the ferroelectric film constituting the capacitive insulating film can be prevented.
  Also, between the lower electrodes of the plurality of ferroelectric capacitors arranged in one of the word line direction and the bit line direction.FirstEmbedded with an insulating hydrogen barrier filmFirstIn the insulating hydrogen barrier film, it is not necessary to pattern the region between the lower electrodes of the plurality of ferroelectric capacitors arranged in one direction. For this reason, it is not necessary to secure a dimensional margin between the lower electrodes in consideration of the positional deviation of the mask for patterning. Therefore, the interval between the ferroelectric capacitors is narrowed, and the memory cell array and the ferroelectric layer are thus formed. The area of the body memory device can be reduced.
[0019]
  A ferroelectric memory device according to a second aspect of the present invention includes a lower electrode, a capacitor insulating film made of a ferroelectric film, and an upper electrode sequentially formed on an interlayer insulating film on a semiconductor substrate, and a word line A ferroelectric memory device comprising a plurality of ferroelectric capacitors arranged in a direction and a bit line direction,
  Provided to cover the plurality of upper electrodes, and Si3N4Film, SiON film, Al2O3Film, TiO2A second hydrogen barrier film comprising a film, a TiN film or an alloy film of Ti and Al, or an oxide film of a Ti and Al alloy, a nitride film or an oxynitride film,
  The second hydrogen barrier film is arranged in the other direction of the word line direction and the bit line direction in the capacitor row composed of the plurality of ferroelectric capacitors arranged in one direction of the word line direction and the bit line direction. Formed to cover a pair of adjacent capacitor rows,
  Of the plurality of ferroelectric capacitors, theA pair of capacitor rowsEmbedded between the lower electrodes of a plurality of ferroelectric capacitors.The upper surface is substantially flush with the upper surface of the lower electrode.An insulating first hydrogen barrier film;
  A conductive hydrogen barrier film formed between the contact plug formed in the interlayer insulating film and the lower electrode;
  The second hydrogen barrier filmThe periphery ofSaid first hydrogen barrierMembraneTopWhenConnected,
  SaidpluralFerroelectric capacitorThe pair of capacitor arraysIs completely covered by the second hydrogen barrier film, the first hydrogen barrier film, and the conductive hydrogen barrier film.The
[0021]
  According to the ferroelectric memory device of the second aspect of the present invention,SecondIn the hydrogen barrier film, it is not necessary to secure a dimensional margin between a pair of capacitor rows made of a plurality of ferroelectric capacitors arranged in one direction. As a result, the area of the ferroelectric memory device can be reduced. In addition, since there is a region where the hydrogen barrier film is not formed in the vicinity of the selection transistor of the ferroelectric memory device, heat treatment in a hydrogen atmosphere is performed in order to restore the characteristics of the transistor after forming the metal wiring. , A path for hydrogen to diffuse into the selection transistor can be secured.
[0022]
  A ferroelectric memory device according to claim 3 of the present invention is the ferroelectric memory device according to claim 1 or 2, wherein the upper electrode is common to the plurality of ferroelectric capacitors arranged in the one direction. It is characterized by being formed.
[0028]
  Claims of the invention4The ferroelectric memory device according to claim 3, wherein the common upper electrode and the ferroelectric memory device according to claim 3.SecondIt is preferable that a step-relief film formed between the hydrogen barrier film and the step formed on the peripheral edge of the common upper electrode is formed.
[0029]
  In this way, the angular step formed on the peripheral edge of the patterned upper electrode is relaxed,SecondThe coverage at the peripheral edge of the upper electrode of the hydrogen barrier film can be improved.
[0030]
  Claims of the invention5According to a ferroelectric memory device according to claim 1, in the ferroelectric memory device according to claim 1 or 2,FirstAs a hydrogen barrier film, SiThreeNFourFilm, SiON film, Al2OThreeFilm, TiO2 A film, or an oxide film or oxynitride of an alloy of Ti and Al can be used.
[0032]
  Claims of the invention6According to a ferroelectric memory device according to claim1 or 2In the ferroelectric memory device according to the above,ConductivityAs the hydrogen barrier film, an alloy film of Ti and Al, a nitride film or oxynitride film of an alloy of Ti and Al, or a TiN film can be used.
[0033]
  A manufacturing method of a ferroelectric memory device according to claim 7 of the present invention includes a lower electrode, a capacitor insulating film made of a ferroelectric film, and an upper electrode sequentially formed on an interlayer insulating film on a semiconductor substrate. A method of manufacturing a ferroelectric memory device having a plurality of ferroelectric capacitors arranged in a word line direction and a bit line direction,
  Forming a conductive hydrogen barrier film on the contact plug formed in the interlayer insulating film;
  SaidConductive hydrogen barrier filmForming a lower electrode of the plurality of ferroelectric capacitors,
  After depositing an insulating first hydrogen barrier film on the interlayer insulating film and the lower electrode, the first hydrogen barrier film is planarized, and the word line direction of the plurality of ferroelectric capacitors is And the first hydrogen barrier film embedded between the lower electrodes of the plurality of ferroelectric capacitors arranged in one direction of the bit line direction, and the upper surface of the lower electrode and the first hydrogen barrier film Forming the upper surface of the substrate substantially flush with the upper surface;
  Forming a capacitive insulating film on the lower electrode;
  Forming an upper electrode on the capacitive insulating film;
  Si3N4Film, SiON film, Al2O3Film, TiO2A second hydrogen barrier film made of a film, a TiN film or an alloy film of Ti and Al, or an oxide film, nitride film or oxynitride film of Ti and Al, covering the plurality of upper electrodes. And of the word line direction and bit line directionSaidFormed separately for each capacitor row composed of the plurality of ferroelectric capacitors arranged in one direction.In addition, the peripheral portion is formed so as to be connected to the upper surface of the first hydrogen barrier film.With processes,
  in frontA capacitor row composed of the plurality of ferroelectric capacitors arranged in the same direction is completely covered with the second hydrogen barrier film, the first hydrogen barrier film, and the conductive hydrogen barrier film.
[0034]
  Claims of the invention7According to the manufacturing method of the ferroelectric memory device according to theSecondTherefore, when a heat treatment in a hydrogen atmosphere is performed after the formation of the ferroelectric capacitor, it penetrates into the capacitive insulating film of the ferroelectric capacitor from above. Since hydrogen can be prevented, the reduction of the ferroelectric film constituting the capacitive insulating film can be prevented.
  Also, between the lower electrodes of a plurality of ferroelectric capacitors arranged in one directionFirstEmbedded with an insulating hydrogen barrier filmFirstIn the insulating hydrogen barrier film, it is not necessary to pattern the region between the lower electrodes of the plurality of ferroelectric capacitors arranged in one direction. For this reason, it is not necessary to secure a dimensional margin between the lower electrodes in consideration of the positional deviation of the mask for patterning. Therefore, the interval between the ferroelectric capacitors is narrowed, and the memory cell array and the ferroelectric layer are thus formed. The area of the body memory device can be reduced.
[0036]
  A method of manufacturing a ferroelectric memory device according to an eighth aspect of the present invention includes a lower electrode, a capacitor insulating film made of a ferroelectric film, and an upper electrode sequentially formed on an interlayer insulating film on a semiconductor substrate. A method of manufacturing a ferroelectric memory device having a plurality of ferroelectric capacitors arranged in a word line direction and a bit line direction,
  Forming a conductive hydrogen barrier film on the contact plug formed in the interlayer insulating film;
  SaidConductive hydrogen barrier filmForming a lower electrode of the plurality of ferroelectric capacitors,
  After depositing an insulating first hydrogen barrier film on the interlayer insulating film and the lower electrode, the first hydrogen barrier film is planarized, and the word line direction of the plurality of ferroelectric capacitors is And a plurality of ferroelectric capacitors of a pair of capacitor rows adjacent to each other in the word line direction and the bit line direction among the plurality of ferroelectric capacitors arranged in one direction of the bit line direction. Embedding the first hydrogen barrier film between the lower electrodes of the body capacitor to form an upper surface of the lower electrode and an upper surface of the first hydrogen barrier film substantially flush with each other;
  Forming a capacitive insulating film on the lower electrode;
  Forming an upper electrode on the capacitive insulating film;
  Si3N4Film, SiON film, Al2O3Film, TiO2Film, TiN film or alloy film of Ti and Al, or oxide film, nitride film or oxynitride film of Ti and Al alloyConsist ofA second hydrogen barrier film covering the plurality of upper electrodes, and in the word line direction and the bit line direction;SaidOf the capacitor rows formed of the plurality of ferroelectric capacitors arranged in one direction, the capacitor rows are formed so as to cover a pair of capacitor rows adjacent to each other in the word line direction and the bit line direction.In addition, the peripheral portion is formed so as to be connected to the upper surface of the first hydrogen barrier film.With processes,
  in frontConsisting of multiple ferroelectric capacitorsThe pair ofThe capacitor array is completely covered with the second hydrogen barrier film, the first hydrogen barrier film, and the conductive hydrogen barrier film.
[0037]
    If you do this,SecondIn the hydrogen barrier film, it is not necessary to secure a dimensional margin between a pair of capacitor rows made of a plurality of ferroelectric capacitors arranged in one direction. As a result, the area of the ferroelectric memory device can be reduced. In addition, since there is a region where the hydrogen barrier film is not formed in the vicinity of the selection transistor of the ferroelectric memory device, heat treatment in a hydrogen atmosphere is performed in order to restore the characteristics of the transistor after forming the metal wiring. , A path for hydrogen to diffuse into the selection transistor can be secured.
[0044]
  The present inventionClaim 9A method for manufacturing a ferroelectric memory device according to the present invention includes a step of forming a common upper electrode,SecondDuring the process of forming the hydrogen barrier film, the common upper electrode andFirstIt is preferable to further include a step of forming a step mitigating film interposed between the hydrogen barrier film and mitigating the step formed on the peripheral edge of the common upper electrode.
[0045]
  In this way, the angular step formed at the peripheral end of the patterned upper electrode is alleviated, so that the secondofThe coverage at the peripheral edge of the upper electrode of the hydrogen barrier film can be improved.
[0046]
  Claims of the invention10In the method of manufacturing a ferroelectric memory device according to the above,FirstAs a hydrogen barrier film, SiThreeNFourFilm, SiON film, Al2OThreeFilm, TiO2 A film, or an oxide film or oxynitride of an alloy of Ti and Al can be used.
[0048]
  Claims of the invention11In the method of manufacturing a ferroelectric memory device according to the above,ConductivityAs the hydrogen barrier film, an alloy film of Ti and Al, a nitride film or oxynitride film of an alloy of Ti and Al, or a TiN film can be used.
[0049]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the structure of a ferroelectric memory device according to an embodiment of the present invention will be described with reference to FIGS.
[0050]
A ferroelectric memory device according to an embodiment of the present invention includes a memory cell array including a plurality of memory cells arranged in a matrix in a word line direction and a bit line direction. FIG. 1 shows a cross-sectional structure of a surface parallel to the word line in the ferroelectric memory device, and FIG. 2 shows a cross-sectional structure of a surface parallel to the bit line in the ferroelectric memory device.
[0051]
As shown in FIGS. 1 and 2, an element isolation region 101 is formed on a surface portion of a semiconductor substrate 100 made of silicon, and a region surrounded by the element isolation region 101 on the semiconductor substrate 100 is gate-insulated. A gate electrode 102 is formed through the film. First high-concentration impurity diffusion layers 103A and 103B serving as a source or a drain are formed on both sides of the gate electrode 102 on the surface portion of the semiconductor substrate 100, and the gate electrode 102 and the first impurity diffusion layers 103A and 103B are formed. Thus, a field effect transistor is configured. A second high-concentration impurity diffusion layer 104 is formed on the peripheral portion of the memory cell array on the surface portion of the semiconductor substrate 100.
[0052]
A first interlayer insulating film 105 is formed on the semiconductor substrate 100 so as to cover the field effect transistor. A first contact plug 106 and a second contact plug 107 are embedded in the first interlayer insulating film 105, and the lower end of the first contact plug 106 is connected to the first high-concentration impurity diffusion layer 103A. In addition, the lower end of the second contact plug 107 is connected to the second high-concentration impurity diffusion layer 104.
[0053]
  On top of the first interlayer insulating film 105, a conductive material is connected so as to be connected to the upper end of the first contact plug 106 or the upper end of the second contact plug 107.WaterAn elementary barrier film 108 is formed, a lower electrode 109 is formed on the conductive hydrogen barrier film 108 positioned on the first contact plug 106, and an upper surface of the second contact plug 107 is formed. An upper electrode relay portion 110 is formed on the conductive hydrogen barrier film 108 located at the position.
[0054]
  On the first interlayer insulating film 105, an insulating material is provided so as to surround the lower electrode 109 and the upper electrode relay portion 110.FirstThe hydrogen barrier film 111 is formed, and the upper surface of the lower electrode 109, the upper surface of the upper electrode relay portion 110, and the insulatingFirstThe upper surface of the hydrogen barrier film 111 is substantially flush. In the present embodiment, as shown in FIG. 1, there is an insulating property between the lower electrodes 109 arranged in the word line direction.FirstThe hydrogen barrier film 111 is buried without any gap, but as shown in FIG. 2, the insulating barrier film formed between the lower electrodes 109 arranged in the bit line direction is formed.FirstA gap is formed between the hydrogen barrier films 111.
[0055]
  Lower electrode 109 aligned in the word line direction and insulatingFirstA capacitor insulating film 112 made of a ferroelectric film and common to the ferroelectric capacitors arranged in the word line direction is formed on the hydrogen barrier film 111, and the upper electrode relay portion 110 in the capacitor insulating film 112 is formed. An opening is formed on the top. An upper electrode 113 common to the ferroelectric capacitors arranged in the word line direction is formed on the capacitor insulating film 112. The upper electrode 113 is connected to the upper electrode relay portion 110 through the opening of the capacitor insulating film. Connected. The ferroelectric capacitor is constituted by the lower electrode 109, the capacitor insulating film 112, and the upper electrode 113 described above, and the capacitor insulating film 112 and the upper electrode 113 are formed by a plurality of ferroelectric capacitors arranged in the word line direction. It is provided in common to the capacitor rows.
[0056]
  On the upper electrode 113, a step relaxation film 114 is interposed.SecondA hydrogen barrier film 115 is formed.SecondThe peripheral portion of the hydrogen barrier film 115 is insulative.FirstThe upper surface of the hydrogen barrier film 111 is connected. As a result, a capacitor row composed of a plurality of ferroelectric capacitors arranged in the word line direction is electrically conductive.WaterElementary barrier film 108, insulatingFirstHydrogen barrier film 111 andSecondThe hydrogen barrier film 115 is completely covered.
[0057]
  On the first interlayer insulating film 105,SecondA second interlayer insulating film 116 is formed so as to cover the hydrogen barrier film 115, and a first metal wiring 117 and a second metal wiring 118 are formed on the second interlayer insulating film 116. . The first metal wiring 117 and the first high-concentration impurity diffusion layer 103B are connected to each other by a third contact plug 119 embedded in the first interlayer insulating film 105 and the second interlayer insulating film 116. The second metal wiring 118 and the second high-concentration impurity diffusion layer 104 are connected by a fourth contact plug 120 embedded in the first interlayer insulating film 105 and the second interlayer insulating film 116.
[0058]
  According to the ferroelectric memory device in accordance with the embodiment of the present invention, there is an insulating property between the lower electrodes 109 of the plurality of ferroelectric capacitors arranged in the word line direction.FirstThe element barrier film 111 is embedded and has an insulating property.FirstIn the hydrogen barrier film 111, it is not necessary to pattern the region between the lower electrodes 109 of the plurality of ferroelectric capacitors arranged in the word line direction. For this reason, it is not necessary to secure a dimension margin between the lower electrodes 109 in consideration of the positional deviation of the mask for patterning. Therefore, the area of the memory cell array is reduced by narrowing the interval between the ferroelectric capacitors. Can be reduced.
[0059]
  In addition, a capacitor row composed of a plurality of ferroelectric capacitors arranged in the word line direction is electrically conductive.WaterElementary barrier film 108, insulatingFirstHydrogen barrier film 111 andSecondIs completely covered with the hydrogen barrier film 115, so that even if a heat treatment in a hydrogen atmosphere is performed after the ferroelectric capacitor is formed, hydrogen may enter the capacitor insulating film 112 of the ferroelectric capacitor. Can be reliably prevented. For this reason, since the reduction of the ferroelectric film constituting the capacitor insulating film 112 is prevented, deterioration of the characteristics of the capacitor insulating film 112 can be prevented.
[0060]
Hereinafter, a ferroelectric memory device according to a modification of one embodiment of the present invention will be described with reference to FIG. In this modification, members common to one embodiment of the present invention are denoted by the same reference numerals, and description thereof is omitted.
[0061]
  In one embodiment of the present invention, as shown in FIG. 2, a gap is formed between capacitor rows made of ferroelectric capacitors arranged in the word line direction, and a second interlayer insulating film is formed in the gap. 116 is embedded, but in the modified example, no gap is formed between a pair of capacitor columns adjacent in the bit line direction without the third contact plug 119. Between the pair of capacitor rows, an insulating propertyFirstHydrogen barrier film 111, step relaxation film 114, andSecondThe hydrogen barrier film 115 is continuous.
[0062]
  According to the ferroelectric memory device according to the modification of the embodiment of the present invention, the insulatingFirstIt is not necessary to perform patterning between the lower electrodes 109 of the ferroelectric capacitors adjacent to each other in the bit line direction in the hydrogen barrier film 111. Therefore, it is possible to further reduce the area of the memory cell array by reducing the interval between the lower electrodes 109 adjacent in the bit line direction.
[0063]
In addition, since there is a region where the hydrogen barrier film is not formed in the vicinity of the selection transistor of the ferroelectric memory device, heat treatment in a hydrogen atmosphere is performed in order to restore the characteristics of the transistor after forming the metal wiring. , A path for hydrogen to diffuse into the selection transistor can be secured. In particular, in the case of a stacked ferroelectric memory device in which a ferroelectric capacitor is formed on a transistor, a path for hydrogen to diffuse into the selection transistor can be provided in the vicinity of the transistor formation region. For this reason, in heat treatment in a hydrogen atmosphere to restore the transistor characteristics after forming the metal wiring, it is possible to reliably secure a path for hydrogen to diffuse into the selected transistor, thus ensuring the transistor characteristics. it can.
[0064]
A method for manufacturing a ferroelectric memory device according to an embodiment of the present invention will be described below with reference to FIGS. 4 (a) to (c) and FIGS. 5 (a) to (c).
[0065]
First, as shown in FIG. 4A, an element isolation region 101 is formed on the surface portion of a semiconductor substrate 100 made of silicon by a well-known STI (Shallow Trench Isolation) technique or the like, and then a semiconductor is formed by a well-known CMOS process. A gate electrode 102 is formed through a gate insulating film in a region surrounded by the element isolation region 101 on the substrate 100 (see FIG. 2), and then on both sides of the gate electrode 102 on the surface portion of the semiconductor substrate 100, First high-concentration impurity diffusion layers 103A and 103B to be a source or a drain are formed, and a second high-concentration impurity diffusion layer 104 is formed on the peripheral portion of the memory cell array in the surface portion of the semiconductor substrate 100. Thus, a field effect transistor including the gate electrode 102 and the first impurity diffusion layers 103A and 103B is formed.
[0066]
Next, a first interlayer insulating film 105 made of a BPSG film is formed on the semiconductor substrate 100 so as to cover the field-effect transistor, and then the lower end of the first interlayer insulating film 105 has a first height. A first contact hole connected to the concentration impurity diffusion layer 103A and a second contact hole whose lower end is connected to the second high concentration impurity diffusion layer 104 are formed. Next, after sequentially depositing a titanium film having a thickness of 10 nm by a sputtering method and a titanium nitride film having a thickness of 10 nm by a CVD method on the wall surfaces and bottom surfaces of the first contact hole and the second contact hole. Then, a tungsten film is deposited over the entire surface of the first and second contact holes and on the first interlayer insulating film 105 by CVD, and then the first interlayer insulation in the tungsten film is formed by CMP. By polishing back the exposed portion on the film 105, the first contact plug 106 and the second contact plug 107 are formed.
[0067]
  Next, after depositing a nitride film of an alloy of Ti and Al having a thickness of, for example, 40 nm on the first interlayer insulating film 105 by sputtering, the nitride film is deposited on the nitride film by sputtering. For example, an Ir film having a thickness of 100 nm, IrO having a thickness of 50 nm2 A laminated film made of a film and a Pt film having a thickness of 100 nm is deposited, and thereafter, the laminated film and the nitride film are patterned, and as shown in FIG. 4B, nitriding of an alloy of Ti and Al is performed. Conductivity consisting of material filmWaterElementary barrier film 108, Ir film, IrO2 A lower electrode 109 and an upper electrode relay portion 110 made of a laminated film of a film and a Pt film are formed. ConductiveWaterAs the film to be the element barrier film 108, an alloy film of Ti and Al, an alloy gold oxynitride film of Ti and Al, or a TiN film is used instead of the nitride film of an alloy of Ti and Al. Also good.
[0068]
  Next, a Si3N4 film having a thickness of 400 nm is deposited on the entire surface of the lower electrode 109, the upper electrode relay portion 110, and the first interlayer insulating film 105 by the CVD method, and then the SiN film is formed by the CMP method. As shown in FIG. 4 (c), an insulating property between the lower electrodes 109 and between the lower electrode 109 and the upper electrode relay portion 110 is obtained.FirstThe hydrogen barrier film 111 is embedded and the insulatingFirstThe upper surface of the hydrogen barrier film 111 is substantially flush with the upper surface of the lower electrode 109 and the upper surface of the upper electrode relay portion 110. InsulatingFirstAs a film to be the hydrogen barrier film 111, Si3N4Instead of film, SiON film, Al2O3Film, TiO2 A film, or an oxide film or oxynitride film of an alloy of Ti and Al can be used.
[0069]
  Next, as shown in FIG. 5A, the lower electrode 109, the upper electrode relay portion 110, and the insulating material are formed by spin coating.FirstA ferroelectric film made of, for example, an SBT film and having a thickness of 100 nm is deposited on the hydrogen barrier film 111, and then the ferroelectric film is patterned to form a lower electrode 109 and an insulating film aligned in the word line direction. SexFirstA capacitor insulating film 112 formed in common on the hydrogen barrier film 111 and having an opening on the upper electrode relay portion 110 is formed. Next, after depositing a Pt film having a thickness of 100 nm on the capacitor insulating film 112 by sputtering, the Pt film is patterned to form the upper electrode 113 on the capacitor insulating film 112. As a result, a capacitor row in which ferroelectric capacitors including the lower electrode 109, the capacitor insulating film 112, and the upper electrode 113 are arranged in the word line direction is formed, and the capacitor insulating film 112 and the upper electrode 113 common to the capacitor row are formed. It is formed.
[0070]
  Next, as shown in FIG. 5B, the upper electrode 113 and the insulatingFirstAn NSG film having a thickness of 150 nm is deposited over the entire surface of the hydrogen barrier film 111, and then the NSG film is formed into a capacitor array including a ferroelectric capacitor in which the NSG film is aligned in the word line direction, and the capacitor Patterning is performed so as to completely cover the upper electrode relay portion 110 located at the end of the column, thereby forming a step relaxation film 114 made of an NSG film.
[0071]
  Next, the step relaxation film 114 and the insulatingFirstOver the entire surface of the hydrogen barrier film 111 having a thickness of 100 nmSecondAfter depositing a hydrogen barrier film 115 ofSecondHydrogen barrier film 115 andInsulativeThe first hydrogen barrier film 111 is patterned so as to cover the capacitor row made of ferroelectric capacitors arranged in the word line direction and the upper electrode relay portion 110 located at the end of the capacitor row. This way, the patternedSecondThe peripheral edge of the hydrogen barrier film 115 and patterned insulatingFirstSince the peripheral edge of the hydrogen barrier film 111 is connected, the capacitor row composed of ferroelectric capacitors arranged in the word line direction is electrically conductive.WaterElementary barrier film 108,SecondHydrogen barrier film 115 and insulatingFirstThe hydrogen barrier film 111 is completely covered.
[0072]
  SecondAs the hydrogen barrier film 115, a film capable of preventing intrusion of hydrogen, for example, SiThreeNFourFilm, SiON film, Al2O3 Film, TiO2A film, a TiN film, an alloy film of Ti and Al, an oxide film, a nitride film, or an oxynitride film of an alloy of Ti and Al can be used.
[0073]
  By the way, the step reducing film 114 relaxes the angular step formed on the peripheral end portions of the capacitor insulating film 112 and the upper electrode 113 formed by patterning,SecondThe hydrogen barrier film 115 is provided to improve the coverage at the peripheral end portions of the capacitive insulating film 112 and the upper electrode 113.
[0074]
  Therefore,SecondAs the hydrogen barrier film 115, SiN film, SiON film, Al2O3 In the case of using a film with excellent coverage such as a film, a TiO film, or an oxide film of an alloy of Ti and Al, the step reducing film 114 can be omitted.
[0075]
  Next, as shown in FIG. 5C, the first interlayer insulating film 105 was patterned.SecondAfter depositing a second interlayer insulating film 116 made of an NSG film so as to cover the hydrogen barrier film 115, the second interlayer insulating film 116 is planarized.
[0076]
Next, a third contact hole and a second high concentration connected to the first high concentration impurity diffusion layer 103B (see FIG. 2) are formed in the first interlayer insulating film 105 and the second interlayer insulating film 116. After forming the fourth contact hole connected to the impurity diffusion layer 104, a tungsten film is embedded in the third contact hole and the fourth contact hole, and the third contact plug 119 (see FIG. 2) and the second contact hole are formed. 4 contact plugs 120 are formed.
[0077]
Next, after depositing an Al alloy film on the second interlayer insulating film 116, the Al alloy film is patterned to form the first metal wiring 117 and the second metal film 118. A ferroelectric memory device according to an embodiment is obtained.
[0078]
  In one embodiment of the present invention, among the plurality of ferroelectric capacitors, there is an insulating property between the lower electrodes 109 of the plurality of ferroelectric capacitors arranged in the word line direction.FirstThe hydrogen barrier film 111 is buried, and the lower electrodes 109 of the plurality of ferroelectric capacitors arranged in the word line direction and the insulatingFirstA capacitor insulating film 112 common to a plurality of ferroelectric capacitors arranged in the word line direction is formed on the hydrogen barrier film 111, and a plurality of ferroelectric elements arranged in the word line direction are formed on the common capacitor insulating film 112. An upper electrode 113 common to the body capacitors is formed, and a common upper electrode is formed.1To cover 13SecondHowever, instead of this, an insulating material is provided between the lower electrodes 109 of the plurality of ferroelectric capacitors arranged in the bit line direction among the plurality of ferroelectric capacitors.FirstThe hydrogen barrier film 111 is buried, and the lower electrodes 109 of the plurality of ferroelectric capacitors arranged in the bit line direction and the insulatingFirstA capacitor insulating film 112 common to a plurality of ferroelectric capacitors arranged in the bit line direction is formed on the hydrogen barrier film 111, and a plurality of ferroelectric elements arranged in the bit line direction are formed on the common capacitor insulating film 112. An upper electrode 113 common to the body capacitors is formed, and a common upper electrode is formed.1To cover 13SecondThe hydrogen barrier film 115 may be formed.
[0079]
【The invention's effect】
  According to the ferroelectric memory device and the method of manufacturing the same according to the present invention, an insulating property is provided between the lower electrodes of a plurality of ferroelectric capacitors arranged in one direction.FirstBecause of the embedded hydrogen barrier film,FirstIn the hydrogen barrier film, it is not necessary to pattern the region between the lower electrodes of the plurality of ferroelectric capacitors arranged in one direction. For this reason, it is not necessary to secure a dimensional margin between the lower electrodes in consideration of the positional deviation of the mask for patterning. Therefore, the interval between the ferroelectric capacitors is narrowed, and the memory cell array and the ferroelectric layer are thus formed. The area of the body memory device can be reduced.
[Brief description of the drawings]
FIG. 1 is a sectional view of a ferroelectric memory device according to an embodiment of the present invention in a word line direction.
FIG. 2 is a cross-sectional view in the bit line direction of a ferroelectric memory device according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view in the bit line direction of a ferroelectric memory device according to a modification of one embodiment of the present invention.
FIGS. 4A to 4C are cross-sectional views illustrating respective steps of a method for manufacturing a ferroelectric memory device according to an embodiment of the present invention. FIGS.
FIGS. 5A to 5C are cross-sectional views showing respective steps of a method for manufacturing a ferroelectric memory device according to an embodiment of the present invention. FIGS.
FIG. 6 is a cross-sectional view of a conventional ferroelectric memory device.
[Explanation of symbols]
  100 Semiconductor substrate
  101 Element isolation region
  102 Gate electrode
  103A, 103B first high-concentration impurity diffusion layers
  104 Second high-concentration impurity diffusion layer
  105 First interlayer insulating film
  106 First contact plug
  107 second contact plug
  108 conductivityWaterElementary barrier film
  109 Lower electrode
  110 Upper electrode relay part
  111 insulatingFirstHydrogen barrier film
  112 Capacitance insulation film
  113 Upper electrode
  114 Step relief film
  115SecondHydrogen barrier film
  116 Second interlayer insulating film
  117 first metal wiring
  118 Second metal wiring
  119 Third contact plug
  120 Fourth contact plug

Claims (11)

半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
複数の前記上部電極を覆うように設けられ、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を備え、
前記第２の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列毎に分離して形成され、
前記複数の強誘電体キャパシタのうち、前記一方向に並ぶ複数の強誘電体キャパシタの前記下部電極同士の間に埋め込まれ、上面が前記下部電極の上面とほぼ面一に形成された絶縁性の第１の水素バリア膜と、
前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に形成されている導電性水素バリア膜とをさらに備え、
前記第２の水素バリア膜の周縁部は、前記第１の水素バリア膜の上面と接続され、
前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われていることを特徴とする強誘電体メモリ装置。A plurality of ferroelectric capacitors having a lower electrode, a capacitor insulating film made of a ferroelectric film, and an upper electrode sequentially formed on an interlayer insulating film on a semiconductor substrate, and arranged in a word line direction and a bit line direction A ferroelectric memory device comprising:
It is provided so as to cover the plurality of upper electrodes, and is made of an Si 3 N 4 film, an SiON film, an Al 2 O 3 film, a TiO 2 film, a TiN film, an alloy film of Ti and Al, or an alloy of Ti and Al A second hydrogen barrier film made of an oxide film, a nitride film or an oxynitride film;
The second hydrogen barrier film is formed separately for each capacitor row composed of the plurality of ferroelectric capacitors arranged in one of the word line direction and the bit line direction,
Of the plurality of ferroelectric capacitors, an insulating material embedded between the lower electrodes of the plurality of ferroelectric capacitors arranged in one direction and having an upper surface substantially flush with the upper surface of the lower electrode . A first hydrogen barrier film;
A conductive hydrogen barrier film formed between the contact plug formed in the interlayer insulating film and the lower electrode;
A peripheral portion of the second hydrogen barrier film is connected to an upper surface of the first hydrogen barrier film ,
A capacitor row composed of the plurality of ferroelectric capacitors arranged in one direction is completely covered with the second hydrogen barrier film, the first hydrogen barrier film, and the conductive hydrogen barrier film. A ferroelectric memory device. 半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置であって、
複数の前記上部電極を覆うように設けられ、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を備え、
前記第２の水素バリア膜は、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成され、
前記複数の強誘電体キャパシタのうち、前記一対のキャパシタ列の前記複数の強誘電体キャパシタの前記下部電極同士の間に埋め込まれ、上面が前記下部電極の上面とほぼ面一に形成された絶縁性の第１の水素バリア膜と、
前記層間絶縁膜に形成されているコンタクトプラグと前記下部電極との間に形成されている導電性水素バリア膜とをさらに備え、
前記第２の水素バリア膜の周縁部は、前記第１の水素バリア膜の上面と接続され、
前記複数の強誘電体キャパシタよりなる前記一対のキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われていることを特徴とする強誘電体メモリ装置。A plurality of ferroelectric capacitors having a lower electrode, a capacitor insulating film made of a ferroelectric film, and an upper electrode sequentially formed on an interlayer insulating film on a semiconductor substrate, and arranged in a word line direction and a bit line direction A ferroelectric memory device comprising:
It is provided so as to cover the plurality of upper electrodes, and is made of an Si 3 N 4 film, an SiON film, an Al 2 O 3 film, a TiO 2 film, a TiN film, an alloy film of Ti and Al, or an alloy of Ti and Al A second hydrogen barrier film made of an oxide film, a nitride film or an oxynitride film;
The second hydrogen barrier film is arranged in the other direction of the word line direction and the bit line direction in the capacitor row composed of the plurality of ferroelectric capacitors arranged in one direction of the word line direction and the bit line direction. Formed to cover a pair of adjacent capacitor rows,
Of the plurality of ferroelectric capacitors, an insulating layer embedded between the lower electrodes of the plurality of ferroelectric capacitors of the pair of capacitor rows and having an upper surface substantially flush with an upper surface of the lower electrode A first hydrogen barrier film,
A conductive hydrogen barrier film formed between the contact plug formed in the interlayer insulating film and the lower electrode;
A peripheral portion of the second hydrogen barrier film is connected to an upper surface of the first hydrogen barrier film ,
The pair of capacitor arrays including the plurality of ferroelectric capacitors are completely covered with the second hydrogen barrier film, the first hydrogen barrier film, and the conductive hydrogen barrier film. Ferroelectric memory device. 前記上部電極は、前記一方向に並ぶ前記複数の強誘電体キャパシタに共通に形成されていることを特徴とする請求項１または請求項２記載の強誘電体メモリ装置。  3. The ferroelectric memory device according to claim 1, wherein the upper electrode is formed in common for the plurality of ferroelectric capacitors arranged in the one direction. 前記共通の上部電極と前記第２の水素バリア膜との間に形成され、前記共通の上部電極の周縁部に形成される段差を緩和する段差緩和膜をさらに備えていることを特徴とする請求項３に記載の強誘電体メモリ装置。  The method further comprises a step mitigating film that is formed between the common upper electrode and the second hydrogen barrier film and that mitigates a step formed on a peripheral edge of the common upper electrode. Item 4. The ferroelectric memory device according to Item 3. 前記第１の水素バリア膜は、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ２膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜よりなることを特徴とする請求項１または請求項２に記載の強誘電体メモリ装置。The first hydrogen barrier film is made of a Si 3 N 4 film, a SiON film, an Al 2 O 3 film, a TiO 2 film, or an oxide film or oxynitride film of an alloy of Ti and Al. The ferroelectric memory device according to claim 1 or 2. 前記導電性水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜よりなることを特徴とする請求項１または２に記載の強誘電体メモリ装置。  3. The conductive hydrogen barrier film according to claim 1, wherein the conductive hydrogen barrier film is made of an alloy film of Ti and Al, a nitride film or an oxynitride film of an alloy of Ti and Al, or a TiN film. Ferroelectric memory device. 半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
前記層間絶縁膜に形成されているコンタクトプラグの上に導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
前記層間絶縁膜及び前記下部電極の上に絶縁性の第１の水素バリア膜を堆積した後、該第１の水素バリア膜を平坦化して、前記複数の強誘電体キャパシタのうち、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタの前記下部電極同士の間に前記第１の水素バリア膜を埋め込んで、前記下部電極の上面と前記第１の水素バリア膜の上面をほぼ面一に形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード線方向及びビット線方向のうちの前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列毎に分離して形成するとともに、周縁部は前記第１の水素バリア膜の上面と接続するように形成する工程とを備え、
前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われていることを特徴とする強誘電体メモリ装置の製造方法。A plurality of ferroelectric capacitors having a lower electrode, a capacitor insulating film made of a ferroelectric film, and an upper electrode sequentially formed on an interlayer insulating film on a semiconductor substrate, and arranged in a word line direction and a bit line direction A method for manufacturing a ferroelectric memory device comprising:
Forming a conductive hydrogen barrier film on the contact plug formed in the interlayer insulating film;
Forming lower electrodes of the plurality of ferroelectric capacitors on the conductive hydrogen barrier film ;
After depositing an insulating first hydrogen barrier film on the interlayer insulating film and the lower electrode, the first hydrogen barrier film is planarized, and the word line direction of the plurality of ferroelectric capacitors is And the first hydrogen barrier film embedded between the lower electrodes of the plurality of ferroelectric capacitors arranged in one direction of the bit line direction, and the upper surface of the lower electrode and the first hydrogen barrier film Forming the upper surface of the substrate substantially flush with the upper surface;
Forming a capacitive insulating film on the lower electrode;
Forming an upper electrode on the capacitive insulating film;
Si 3 N 4 film, SiON film, Al 2 O 3 film, TiO 2 film, TiN film, Ti-Al alloy film, Ti-Al alloy oxide film, nitride film, or oxynitride film more it becomes the second hydrogen barrier film covers a plurality of the upper electrode, and separated for each capacitor row formed from said plurality of ferroelectric capacitors arranged in the one direction of the word line direction and the bit line direction And forming a peripheral edge portion so as to be connected to the upper surface of the first hydrogen barrier film ,
Wherein the plurality of ferroelectric capacitors column consisting of a capacitor arranged in front Symbol one direction, the second hydrogen barrier film, that is completely covered by the first hydrogen barrier film and said conductive hydrogen barrier film A method of manufacturing a ferroelectric memory device characterized by the following. 半導体基板上の層間絶縁膜の上に順次形成された下部電極、強誘電体膜よりなる容量絶縁膜及び上部電極を有し、ワード線方向及びビット線方向に配置された複数の強誘電体キャパシタを備えた強誘電体メモリ装置の製造方法であって、
前記層間絶縁膜に形成されているコンタクトプラグの上に導電性水素バリア膜を形成する工程と、
前記導電性水素バリア膜の上に、前記複数の強誘電体キャパシタの下部電極を形成する工程と、
前記層間絶縁膜及び前記下部電極の上に絶縁性の第１の水素バリア膜を堆積した後、該第１の水素バリア膜を平坦化して、前記複数の強誘電体キャパシタのうち、ワード線方向及びビット線方向のうちの一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列の前記複数の強誘電体キャパシタの前記下部電極同士の間に前記第１の水素バリア膜を埋め込んで、前記下部電極の上面と前記第１の水素バリア膜の上面をほぼ面一に形成する工程と、
前記下部電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に上部電極を形成する工程と、
Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ2膜、ＴｉＮ膜若しくはＴｉとＡｌとの合金膜、又はＴｉとＡｌとの合金の酸化物膜、窒化物膜若しくは酸窒化物膜よりなる第２の水素バリア膜を、複数の前記上部電極を覆い、かつ、ワード線方向及びビット線方向のうちの前記一方向に並ぶ前記複数の強誘電体キャパシタよりなるキャパシタ列のうち、ワード線方向及びビット線方向のうちの他方向に隣り合う一対のキャパシタ列を覆うように形成するとともに、周縁部は前記第１の水素バリア膜の上面と接続するように形成する工程とを備え、
前記複数の強誘電体キャパシタよりなる前記一対のキャパシタ列は、前記第２の水素バリア膜、前記第１の水素バリア膜及び前記導電性水素バリア膜によって完全に覆われていることを特徴とする強誘電体メモリ装置の製造方法。A plurality of ferroelectric capacitors having a lower electrode, a capacitor insulating film made of a ferroelectric film, and an upper electrode sequentially formed on an interlayer insulating film on a semiconductor substrate, and arranged in a word line direction and a bit line direction A method for manufacturing a ferroelectric memory device comprising:
Forming a conductive hydrogen barrier film on the contact plug formed in the interlayer insulating film;
Forming lower electrodes of the plurality of ferroelectric capacitors on the conductive hydrogen barrier film ;
After depositing an insulating first hydrogen barrier film on the interlayer insulating film and the lower electrode, the first hydrogen barrier film is planarized, and the word line direction of the plurality of ferroelectric capacitors is And a plurality of ferroelectric capacitors of a pair of capacitor rows adjacent to each other in the word line direction and the bit line direction among the plurality of ferroelectric capacitors arranged in one direction of the bit line direction. Embedding the first hydrogen barrier film between the lower electrodes of the body capacitor to form an upper surface of the lower electrode and an upper surface of the first hydrogen barrier film substantially flush with each other;
Forming a capacitive insulating film on the lower electrode;
Forming an upper electrode on the capacitive insulating film;
Si 3 N 4 film, SiON film, Al 2 O 3 film, TiO 2 film, TiN film, Ti-Al alloy film, Ti-Al alloy oxide film, nitride film, or oxynitride film more it becomes the second hydrogen barrier film covers a plurality of the upper electrode, and among the plurality of intensity capacitor column comprising a dielectric capacitor arranged in the one direction of the word line direction and the bit line direction, word Forming a pair of capacitor rows adjacent to each other in the line direction and the bit line direction, and forming a peripheral edge portion to connect to the upper surface of the first hydrogen barrier film ,
Said pair of capacitor rows before Symbol comprising a plurality of ferroelectric capacitors, and characterized by being completely covered by the second hydrogen barrier film, said first hydrogen barrier film and said conductive hydrogen barrier film A method for manufacturing a ferroelectric memory device. 前記上部電極を形成する工程と前記第２の水素バリア膜を形成する工程との間に、前記上部電極と前記第２の水素バリア膜との間に介在し、前記上部電極の周縁部に形成される段差を緩和する段差緩和膜を形成する工程をさらに備えていることを特徴とする請求項７または請求項８に記載の強誘電体メモリ装置の製造方法。  Between the step of forming the upper electrode and the step of forming the second hydrogen barrier film, it is interposed between the upper electrode and the second hydrogen barrier film, and is formed on the peripheral portion of the upper electrode. 9. The method of manufacturing a ferroelectric memory device according to claim 7, further comprising a step of forming a step reducing film for relaxing the step. 前記第１の水素バリア膜は、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜、Ａｌ２Ｏ３膜、ＴｉＯ２膜、又はＴｉとＡｌとの合金の酸化物膜若しくは酸窒化物膜よりなることを特徴とする請求項７または請求項８に記載の強誘電体メモリ装置の製造方法。The first hydrogen barrier film is made of a Si 3 N 4 film, a SiON film, an Al 2 O 3 film, a TiO 2 film, or an oxide film or oxynitride film of an alloy of Ti and Al. A method for manufacturing a ferroelectric memory device according to claim 7 or 8. 前記導電性水素バリア膜は、ＴｉとＡｌとの合金膜、ＴｉとＡｌとの合金の窒化物膜若しくは酸窒化物膜、又はＴｉＮ膜よりなることを特徴とする請求項７または請求項８に記載の強誘電体メモリ装置の製造方法。  9. The conductive hydrogen barrier film is made of an alloy film of Ti and Al, a nitride film or an oxynitride film of an alloy of Ti and Al, or a TiN film. A method of manufacturing the ferroelectric memory device according to claim.
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