JP3962147B2

JP3962147B2 - Paging system using time delay device for paging system

Info

Publication number: JP3962147B2
Application number: JP5105298A
Authority: JP
Inventors: 正人藤井
Original assignee: 大井電気株式会社
Priority date: 1998-03-03
Filing date: 1998-03-03
Publication date: 2007-08-22
Anticipated expiration: 2018-03-03
Also published as: JPH11252625A

Description

【０００１】
【発明の属する技術分野】
本発明は、多重化装置における伝送遅延時間の補正に関し、特に、ページングシステムにおける伝送遅延時間の補正装置に関する。
【０００２】
【従来の技術】
図５には、従来のページングシステムの構成図が示されている。ページングシステムは、この図に示されているように、複数の中央制御所１０ａ、１０ｂと、いずれかの中央制御所１０ａ、１０ｂから伝送されてきたページング信号を送信する第１送信局１２ａ、第２送信局１２ｂとから構成されている。中央制御所１０ａ、１０ｂは、この図においては２カ所しか示されていないが、一般に複数の中央制御所が集合して、ページングメッセージの交換等を行う中央制御部３０を構成している。送信局としては、第１送信局１２ａと、第２送信局１２ｂとが示されており、それぞれ対応する中央制御所１０ａ、１０ｂに接続されている。
【０００３】
中央制御所１０ａ、１０ｂは、図に示すように監視制御装置親機１４ａ、１４ｂと、中央制御装置１６ａ、１６ｂと、制御卓１００ａ、１００ｂとからそれぞれ構成されている。監視制御装置親機１４ａ、１４ｂは、ページングメッセージデータの管理、及び送信局１２ａ、１２ｂの管理を行う。監視制御装置親機１４ａ、１４ｂは、ＳＶ１４ａ、１４ｂと称されることも多い。尚、具体的な送信局の監視／制御は、制御卓１００ａ、１００ｂからＳＶ１４ａ、１４ｂ経由で行われる。
【０００４】
中央制御装置１６ａ、１６ｂは、ページングメッセージデータを所定のフォーマット（符号構成）のページング信号に変換する装置であり、例えばＰＯＣＳＡＧ（ＰｏｓｔＯｆｆｉｃｅＣｏｄｅＳｔａｎｄａｒｄｉｚａｔｉｏｎＡｄｖｉｓｏｒｙＧｒｏｕｐ）信号への変換を行う。ＰＯＣＳＡＧ信号は、諸外国の他、我が国におけるいわゆるＮＣＣ（ＮｅｗＣｏｍｍｏｎＣａｒｒｉｅｒ）によって広く利用されているページング信号のフォーマットである。中央制御装置１６ａ、１６ｂは、ＰＣＴ１６ａ、１６ｂと称されることも多い。個のページング信号は、上記ＳＶ１４ａ、１４ｂ経由で行われる。
【０００５】
送信局１２ａ、１２ｂは、監視制御装置子機１８ａ、１８ｂと、送信機２０ａ、２０ｂと、アンテナ２２ａ、２２ｂとからそれぞれ構成される。本文では監視制御装置子機１８ａと、送信機２０ａと、アンテナ２２ａとから構成される送信局１２ａを、特に第１送信局１２ａと呼ぶ。また、監視制御装置子機１８ｂと、送信機２０ｂと、アンテナ２２ｂとからそれぞれ構成される送信局１２ｂを、本文では特に第２送信局１２ｂと呼ぶ。
【０００６】
監視制御装置子機１８ａ、１８ｂは、中央制御所１０ａ、１０ｂが伝送してくるページング信号を受信する装置であり、ページング信号の他、中央制御所１０ａ、１０ｂから送信されてくる制御信号（制御卓１００ａ、１００ｂがＳＶ１４ａ、１４ｂを介して出力する）も受信する。さらに、監視制御装置子機１８ａ、１８ｂは、ページング信号に対する遅延補正用バッファを備えている。この遅延補正用バッファの遅延時間は、制御信号に基づいて設定される。具体的には、上記制御卓１００ａ、１００ｂがＳＶ１４ａ、１４ｂを介して出力する制御信号に基づき、監視制御装置子機１８ａ、１８ｂはその内部の補正遅延用バッファの遅延時間を設定しているのである。
【０００７】
監視制御装置子機１８ａ、１８ｂは、ページング信号を前記遅延補正用バッファを用いて所定時間遅延させた後、送信機２０ａ、２０ｂにページング信号を供給する。送信機２０ａ、２０ｂは、いわば変調装置や電力増幅装置を含むものであり、供給されたページング信号を所定の伝送周波数の電磁波に変調してアンテナ２２ａ、２２ｂから放出するのである。尚、監視制御装置子機１８ａ、１８ｂは、ＳＶＳ１８ａ、１８ｂと称されることも多い。また、送信機２０ａ、２０ｂは、ＴＸ２０ａ、２０ｂと称されることも多い。
【０００８】
尚、中央制御所１０ａ、１０ｂと、送信局１２ａ、１２ｂとの間は一般に専用線を用いて接続されている。図５に示されている例においては、ページング信号を伝送するための４本の４ＷＳ／Ｒ線と、制御信号を伝送するための１本の４ＷＳ／Ｒ線と、を用いて中央制御所１０と送信局１２との間が接続されている。ここで、４ＷＳは、４ＷｉｒｅＳｅｎｄを表し、４ＷＲは、４ＷｉｒｅＲｅｃｅｉｖｅを表す。
【０００９】
図に示されるように、中央制御所１０ａ、１０ｂ内のＰＣＴ１６ａ、１６ｂが生成したＰＯＣＳＡＧ信号は、ＳＶ１４ａ、１４ｂによって第１送信局１２ａ、第２送信局１２ｂに対して分配される。もし、第１送信局１２ａ、第２送信局１２ｂにおいて、タイミングが合致しない場合には、電波の干渉が発生し、誤呼び出しや、メッセージエラーが発生する場合がある。
【００１０】
一般に各中央制御所１０ａ、１０ｂは、ＰＣＴ１６ａ、１６ｂが出力したＰＯＣＳＡＧ信号を分配することによって、同一のタイミングでページングデータを各送信局１２ａ、１２ｂに送り出す。しかし、全ての中央制御所１０ａ、１０ｂが同期してメッセージを出力しても、中央制御所１０ａ、１０ｂと送信局１２ａ、１２ｂとの間の伝送遅延は各地域によって大きく異なっている。そのため、全ての中央制御所１０ａ、１０ｂから一斉に同時にメッセージが出力されると、送信局１２ａ、１２ｂにメッセージが到着する時刻は、送信局１２ａ、１２ｂによって大きく異なる。
【００１１】
そのため、到着時刻の差を吸収するために、一般に送信局１２ａ、１２ｂのＳＶＳ１８ａ、１８ｂには、伝送遅延時間を補正するための遅延補正用バッファが内蔵されている。そして、中央制御所１０ａから送信局１２ａまでの伝送時間が長い送信局１２ａのＳＶＳ１８ａは、遅延補正用バッファに短い遅延時間を設定する。一方、中央制御所１０ｂから送信局１２ｂまでの伝送時間が短い送信局１２ｂのＳＶＳ１８ｂは、遅延補正用バッファに長い遅延時間を設定するのである。
【００１２】
このようにして、中央制御所１０ａ、１０ｂと送信局１２ａ、１２ｂとを結ぶ専用線による伝送遅延時間と遅延補正用バッファによる遅延時間との和の時間が、全ての送信局１２ａ、１２ｂに対して等しく設定されるのである。
【００１３】
以上のようにして、中央制御所１０ａ、１０ｂから同時に送信されたメッセージが同時にＴＸ２０ａ、２０ｂ（送信機２０ａ、２０ｂ）において変調・増幅の対象とされる。その結果全ての送信局１２ａ、１２ｂから同時にそのページングメッセージの電磁波が放射されるのである。
【００１４】
この際、ＳＶＳ１８ａ、１８ｂの遅延補正用バッファに設定される遅延時間は、ＳＶ１４ａ、１４ｂにより決定される。ＳＶ１４ａ、１４ｂは、遅延時間計測用の信号を制御信号用の４ＷＳ／Ｒ線によって送信し、ＳＶＳ１８ａ、１８ｂはこの信号を受信すると、そのまま返送する。ＳＶ１４ａ、１４ｂは、信号を送信してから、返送されて戻ってきた信号が受信されるまでの時間を計測し、計測した時間の１／２を伝送時間と判断するのである。
【００１５】
そして、例えば４０ｍｓｅｃから伝送時間を減算した時間を、ＳＶＳ１４ａ、１４ｂに設定することを指示する制御信号をＳＶＳ１８ａ、１８ｂに送信するのである。ＳＶＳ１８ａ、１８ｂは、指示された遅延時間を遅延補正用バッファに設定するのである。この結果遅延補正用バッファはその遅延時間の時間遅延装置として動作し、中央制御所１０ａ、１０ｂからＴＸ２０ａ、２０ｂまでの遅延時間は、全て４０ｍｓｅｃに設定されることになり、全てのＴＸ２０ａ、２０ｂから同時に１つのメッセージの電磁波が放射されることになる。
【００１６】
なお、４０ｍｓｅｃを例にして説明したが、この値は、ＳＶＳ１８ａ、１８ｂにおいて実現できる最大の遅延時間であり、専用線による伝送路の最大（と予想される）遅延時間である。
【００１７】
【発明が解決しようとする課題】
上で述べたようなページングシステムにおいて、中央制御所１０ａ、１０ｂと送信局１２ａ、１２ｂとの間の通信に多重化装置を利用することが提案されている。この多重化装置は、複数のページングのメッセージを多重化して１本の伝送路で伝送できるため、安価な通信コストでページングシステムの運用をすることができる。
【００１８】
さて、このような多重化装置を導入した場合、信号の多重化処理及び多重分離処理において、信号処理のための時間が必要となる。そのため多重化・多重分離のために新たに２４０ｍｓｅｃ程度の遅延時間が発生する。
【００１９】
現在使用されているＳＶ１４ａ、１４ｂにおいては、計測可能な遅延時間は、伝送路の遅延時間の２倍程度であり、この値はＳＶＳ１８ａ、１８ｂの有する遅延補正用バッファの最大遅延量の２倍程度でもある。これは、遅延補正用バッファの最大遅延量が伝送路の最大遅延量と同程度に設定されているからである。
【００２０】
したがって、上述したような２４０ｍｓｅｃ程度の遅延時間が新たに発生した場合には、現在広く利用されているＳＶ１４ａ、１４ｂでは、伝送遅延時間を計測することは困難である。計測可能な最大時間が上述したように８０ｍｓｅｃ（伝送路の片道の遅延時間の２倍）程度であるため、タイムアウトしてしまい、ＳＶＳ１８ａ、１８ｂから返送されてくるべき信号が、戻ってこないと判断されてしまう。
【００２１】
しかしながら、ＳＶ１４ａ、１４ｂの計測可能な時間は、ＳＶ１４ａ、１４ｂに搭載されているタイマーのビット数を増やしたり、バッファの容量を増やす等の多少の改造を施すことによって、比較的容易に増加することができる。そのため、既存のＳＶ１４ａ、１４ｂの設備をそのまま利用しつつ、多重化装置を利用する事はそれほど困難なことではないと考えられる。
【００２２】
ページングシステムの全ての送信局１２ａ、１２ｂに対して多重化装置が利用されれば、全ての伝送遅延時間が一律に、単に２４０ｍｓｅｃ程度増えるだけであり、伝送遅延時間が正確に計測さえできれば、各アンテナ２２ａ、２２ｂからは、同時にメッセージの電磁波が放射される。但し、各ＳＶＳ１８ａ、１８ｂの遅延補正用バッファに設定すべき遅延量は、２８０ｍｓｅｃから計測して求めた片方向の遅延時間を減算して求める。
【００２３】
多重化装置が全ての送信局１２ａ、１２ｂに対して一斉に導入されれば、ページングシステムに多重化装置を導入することはこのようにして可能であると考えられるが、一般には全ての送信局１２ａ、１２ｂに対して同時に多重化装置を導入することは困難であることが多い。これはページングシステムが大規模なものであればあるほど顕著となる。特にページングシステムは、広いエリアをカバーしている場合が多く、全ての送信局１２ａ、１２ｂに対し多重化装置を導入することは使用する回線コストと装置コストとを比較した場合、回線距離や使用周波数の数等によっては、メリットのない局も多い。
【００２４】
その結果、ページングシステムに対する多重化装置の導入は、全ての送信局に対して行われるのではなく、部分的に行われるケースが発生する。
【００２５】
このように、部分的に多重化装置が導入された場合、多重化装置が導入されている送信局１２と、導入されず従来の構成のままの送信局１２とが混在しなければならない。このとき、多重化装置が導入された送信局１２は、多重化装置が導入されない送信局１２より、多重化装置の分だけ伝送路の遅延時間量が大きいのである。したがって、多重化装置が導入されていない側の送信局の遅延補正用バッファの遅延時間を増やす必要がある。ところが、上述したように現在使用されているＳＶＳ１８ａ、１８ｂの遅延補正用バッファの最大遅延量は４０ｍｓｅｃ程度であり、２４０ｍｓｅｃ程度ある多重化装置・多重分離化装置の遅延量に相当するだけの遅延量を実現することはそのままではできない。
【００２６】
ＳＶＳ１８ａ、１８ｂの遅延補正用バッファの最大遅延量を増加させるには、ＳＶ１４ａ、１４ｂが指示する補正時間を伝送するフレーム情報の変更を行い、長い補正時間に対応させる必要がある。さらに、遅延補正用バッファの容量を増やす必要等もある。そのため、ＳＶ１４の計測時間を長くするほど簡単に、この最大遅延時間量を増やすことはできない。
【００２７】
このため、ページングシステムにおける多重化装置の導入は、ＳＶＳ１８ａ、１８ｂの大幅な変更等を伴うため、コストも必要となり、また技術的にも繁雑な作業が必要であった。
【００２８】
本発明は、かかる課題に鑑みなされたものであり、その目的は、多重化装置を導入しない側の伝送路に、多重化装置と同等の遅延時間を実現する手段を設けることによって、ＳＶＳ１８ａ、１８ｂに特別な変更を加えなくとも、多重化装置の導入を容易にすることである。
【００２９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、多重化伝送部分と、非多重化伝送部分とを含むページングシステムにおいて、以下の手段を有するものである。
【００３０】
まず、前記多重化伝送部分は、ページング信号を多重化する多重化部を備えた部分であり、以下の手段を有する。
【００３１】
すなわち、ページング信号を第１送信局に伝送する第１中央制御所と、前記第１中央制御所が出力するページング信号を多重化する多重化部と、前記多重化部が多重化した多重化信号を、多重分離し、原ページング信号を得て、このページング信号を前記第１送信局に供給する分離部と、前記ページング信号で変調した電波を送信する前記第１送信局と、を含むのである。
【００３２】
次に、前記非多重化伝送部分は、多重化部を備えていない部分である。ページングシステム全体に一度に多重化装置が導入されない場合は、多重化装置の多重化部を備えていない部分が生じる。そして、本発明においては、この非多重化伝送部分に、多重化装置の多重化部と同様の遅延時間を実現する時間遅延手段を備えたものである。
【００３３】
具体的には、少なくともページング信号と制御信号とを含むアナログ信号を第２送信局に伝送する第２中央制御所と、前記第２中央制御所が出力する前記アナログ信号をディジタル信号に変換し、当該ディジタル信号を時間遅延させ、遅延後の前記ディジタル信号を原アナログ信号に変換し、この原アナログ信号を前記第２送信局に伝送する遅延手段と、前記ページング信号で変調した電波を送信する前記第２送信局と、を含んでいる。
【００３４】
そして、本発明は、前記遅延手段の遅延時間は、前記多重化部における多重化処理の処理時間と、前記分離部における多重分離化処理の処理時間との和に等しいことを特徴とするページングシステムである。
【００３５】
このため、多重化装置を備えた部分と備えていない部分との伝送遅延時間が見かけ上等しくなるのである。
【００３６】
第２の本発明は、ページングシステムにおける中央制御部の出力するページング信号を時間遅延させてから送信局に伝送する時間遅延装置において、前記時間遅延装置の遅延時間量は、ページングシステム用多重化装置内の多重化部における多重化処理時間と、ページングシステム用多重分離化装置内の分離部における多重分離化処理時間との和に等しいことを特徴とするページングシステム用時間遅延装置である。
【００３７】
上記第１の本発明は、ページングシステム全体に関するものであるが、この第２の本発明は、ページングシステムに用いられ、多重化装置や多重分離化装置の多重化部・分離部における多重処理・多重分離処理の処理時間と同様の遅延時間を実現する時間遅延装置である。
【００３８】
第３の本発明は、ページングシステムにおける中央制御部の出力するページング信号及び制御信号を時間遅延させてから送信局に伝送し、前記送信局の出力する監視信号を時間遅延させてから前記中央制御部に伝送する時間遅延装置において、伝送路上の信号をディジタル信号に変換する符号化手段と、前記ディジタル信号を格納する記憶手段と、前記ディジタル信号を所定のタイミングで前記記憶手段に書き込むライト制御手段と、前記ディジタル信号を前記所定のタイミングより所定時間遅れて前記記憶手段から読み出すリード制御手段と、前記リード制御手段が読み出した前記ディジタル信号を復号し、伝送路上の原信号を得て、この原信号を前記伝送路上に送信する復号化手段と、を含むことを特徴とするページングシステム用時間遅延装置である。
【００３９】
この第３の本発明は、符号化・復号化手段を用いて、ディジタル信号に変換して時間遅延を実現している。そのため、ＦＳＫデータや、このＦＳＫデータを多重化した信号についても正確な時間遅延を実現できる。
【００４０】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面に基づいて説明する。
【００４１】
実施の形態１．
図１には、本実施の形態にかかるページングシステムの構成概念を表す構成ブロック図が示されている。この図においては、説明の便宜上中央制御部３０は、２個の中央制御所１０ａ、１０ｂから構成されているものとする。もちろん、一般的には中央制御部３０は、多数の中央制御所１０から構成されているが、説明を理解しやすくするために、２個の中央制御所１０ａ、１０ｂのみを含むものとして説明を行う。以下、本文では、中央制御所１０ａからアンテナ２２ａに至る伝送経路をＡ側、中央制御所１０ｂからアンテナ２２ｂに至る伝送経路をＢ側、とそれぞれ呼ぶ。
【００４２】
まず、Ａ側において、中央制御所１０ａは、ＳＶ１４ａを備えており、また、このＳＶ１４ａに接続するＰＣＴ１６ａ、制御卓１００ａを含んでいる。このＡ側においては、後述するように多重化装置ＭＵＸ４０を用いて多重化処理が行われている。これに対しＢ側においては多重化装置ＭＵＸ４０による多重化処理は行われてはいない。本実施の形態は、多重化装置がＡ側にのみ導入され、Ｂ側においてはまだ導入されていない場合を想定している。
【００４３】
このような場合は、上述したように、Ａ側とＢ側とでは、遅延時間が大幅に異なってしまい。ページングシステムとして良好に動作させることは困難であったのである。これに対し、本実施の形態においては、Ｂ側の信号に、多重化・多重化分離処理に相当するだけの遅延時間を与えることにより、ページングシステム全体として良好に動作する事を可能としている。
【００４４】
さて、Ａ側におけるＰＣＴ１６ａの出力するＰＯＣＳＡＧ信号は、ＳＶ１４ａを介して多重化装置ＭＵＸ４０に供給されており、多重化装置ＭＵＸ４０は、複数のページング信号（ＰＯＣＳＡＧのフォーマットの信号）を多重化し１個の多重化信号に変換する。この多重化信号は専用線を介して、第１送信局１２ａに伝送される。
【００４５】
第１送信局１２ａにおいては、多重化信号は多重分離化装置ＭＵＸ４２において多重分離される。この結果、多重分離化装置ＭＵＸ４２は複数の原ページング信号（ＰＯＣＳＡＧのフォーマットの信号）を出力する。
【００４６】
多重分離化装置ＭＵＸ４２が出力する複数のページング信号は、従来のページングシステムと同様に、ＳＶＳ１２ａに供給され、さらに、ＴＸ２０ａにおいてそのページングメッセージを含む電磁波がアンテナ２２ａからページャー２４に対して放射される。
【００４７】
一方、Ｂ側においては、中央制御所１０ｂは、Ａ側と同じくＳＶ１４ｂを備えており、このＳＶ１４ｂにはＰＣＴ１６ｂ及び制御卓１００ｂが接続されている。
【００４８】
このＢ側においては、上記Ａ側と異なり、多重化装置ＭＵＸ４０は備えられていない。そして、中央制御所１０ｂのＰＣＴ１６ｂの出力するページング信号（ＰＯＣＳＡＧ信号）は、ページングシステム用遅延装置ＤＬＹ４４に供給されており、ページングシステム用遅延装置ＤＬＹ４４は、ページング信号を所定時間遅延させてから出力する。この遅延されたページング信号は専用線を介して、第２送信局１２ｂに伝送される。
【００４９】
本実施の形態において特徴的なことは、このページングシステム用遅延装置ＤＬＹ４４の遅延時間が、多重化装置ＭＵＸ４０及び多重分離化装置ＭＵＸ４２における多重化・多重分離化の処理時間にほぼ等しく設定されていることである。例えば、多重化・多重分離化の処理時間に２４０ｍｓｅｃ程度必要である場合には、ページングシステム用遅延装置ＤＬＹ４４の遅延時間も２４０ｍｓｅｃ程度に設定される。
【００５０】
第２送信局１２ｂは、従来の第２送信局１２ｂと同様の構成である。複数のページング信号は、従来のページングシステムと同様に、ＳＶＳ１２ｂに供給され、さらに、ＴＸ２０ｂにおいてそのページングメッセージを含む電磁波がアンテナ２２ｂからページャー２４に対して放射される。
【００５１】
なお、本実施の形態におけるＳＶ１４ａ、１４ｂは、従来のＳＶ１４ａ、１４ｂとほぼ同様の構成であるが、計測可能な最大遅延時間が、従来より４００ｍｓｅｃ程度増加させてある。上述したように、このような計測可能時間の増大化自体は比較的簡易に行える改造である。また、本実施の形態におけるＳＶ１４ａ、１４ｂは、計測した遅延時間を１／２する事により、片道分の遅延時間を計測することは従来と同様であるが、この計測値はほぼ２４０ｍｓｅｃ程度従来より大きくなることが予想される。したがって、およそ２８０ｍｓｅｃ（多重化・多重分離化処理による遅延時間（２４０ｍｓｅｃ）＋伝送路最大遅延時間（４０ｍｓｅｃ））から、この計測によって得られた片道分の遅延時間を減算し、この減算によって得た時間をＳＶＳ１８ａ、１８ｂに設定するのである。この動作はＡ側でもＢ側でも全く同様である。減算によって得られた値は、従来と同様に伝送路最大遅延時間（４０ｍｓｅｃ）以下の値となることが期待されるため、本実施の形態においては、ＳＶＳ１８ａ、１８ｂの構成は何ら変更する必要がない。
【００５２】
以上述べたように、本実施の形態においては、多重化装置ＭＵＸ４０を導入することにより発生する多重化装置ＭＵＸ４０の多重化部及び分離部の装置遅延時間と同等の遅延時間を与える装置を、多重化しない送信局に対し設置した。その結果、多重化装置ＭＵＸ４０を導入しない第２送信局１２ｂと、多重化装置ＭＵＸ４０を導入する第１送信局１２ａとの間での同期精度を保証できるようになる。
【００５３】
実施の形態２．
上記実施の形態１においては、多重化装置ＭＵＸ４０を導入しない側に、ページングシステム用遅延装置ＤＬＹ４４を設けた。このページングシステム用遅延装置ＤＬＹ４４は、所望の遅延時間が実現できればどのような遅延装置でもかまわない。所望の遅延時間が実現できれば、その遅延時間が変更できなくともよく、固定遅延時間の装置でも良い。
【００５４】
しかし、実際には多重化装置ＭＵＸ４０・多重分離化装置ＭＵＸ４２等の多重化処理・多重分離処理時間の総和時間と遅延時間とをなるべく合致させるために、可変遅延時間の遅延装置を用いるのが好ましい。
【００５５】
さらに、上述した図１に示すように、ページングシステム用遅延装置ＤＬＹ４４は、ページング信号だけでなく、ＳＶ１４から送信される制御信号や、ＳＶＳ１８が返送する監視信号等も同様に遅延させなければならない。この制御信号や監視信号は、複数のＳＶＳ１８に対して一本の伝送線で送信される場合もある。一本の伝送路で伝送するために、例えば周波数分割による周波数多重化が行われる場合が多い。
【００５６】
図６にはこのような周波数多重化によって、５個のＳＶＳ１８分の監視信号及び制御信号がＦＳＫデータ信号として一本の伝送路上に載っている場合の例を示す構成図が示されている。
【００５７】
５個のＳＶＳ１８ｃ、１８ｄ、１８ｅ、１８ｆ、１８ｇ分の制御信号、監視信号を１本の伝送路に流すためには、１０種類の周波数によるＦＳＫとする必要がある。すなわちＳＶＳ１８ｃに対する制御信号は周波数ｆＨ１、ｆＬ１で伝送される。ここで、周波数ｆＨ１は、ディジタルデータの「１」を表し、周波数ｆＬ１は「０」を表す。同様にして、ＳＶＳ１８ｄに対する制御信号は周波数ｆＨ２、ｆＬ２で伝送される。ＳＶＳ１８ｅに対する制御信号は周波数ｆＨ３、ｆＬ３で伝送される。ＳＶＳ１８ｆに対する制御信号は周波数ｆＨ４、ｆＬ４で伝送される。そして、ＳＶＳ１８ｇに対する制御信号は周波数ｆＨ５、ｆＬ５で伝送される。尚、各ＳＶＳ１８からＳＶに対して返送される監視信号は、周波数ｆＨ６、ｆＬ６をを用いて伝送している。
【００５８】
以上のようにして１０種類の周波数によるＦＳＫが利用されている。このようなＦＳＫによる監視信号の伝送は従来から知られている技術である。したがって、ページングシステム用遅延装置ＤＬＹ４４はこのようなＦＳＫ信号も遅延させることができることが望まれる。
【００５９】
以上の理由から、ページングシステム用遅延装置ＤＬＹ４４は、その遅延時間を可変できることが望ましい。さらに、多重化装置ＭＵＸ４０が導入された場合にも利用できるようにＦＳＫ多重化信号の遅延をも行えることが望ましい。
【００６０】
以上のような観点の下に、ＦＳＫ多重化信号を遅延できるページングシステム用遅延装置ＤＬＹあって、可変遅延時間を実現できる装置を本実施の形態２においては提案する。
【００６１】
本実施の形態にかかるページングシステム用遅延装置ＤＬＹ４４の構成ブロック図が図２に示されている。
【００６２】
この図に示すように、本ページングシステム用遅延装置ＤＬＹ４４は、ＰＣＭコーデック６０を用いて、複数の周波数から成るアナログ信号をディジタル信号に変換している。得られたＰＣＭデータは、遅延バッファ６２に書き込まれ、一定時間後に書き込まれた順番と同じ順番で読み出される。読み出されたＰＣＭデータは、再びＰＣＭコーデック６０に供給され、ＰＣＭコーデック６０は、ＰＣＭデータを元のアナログ信号に変換し、伝送路に戻す。このような動作により、ＦＳＫ信号を５個多重した信号でも遅延させることが可能となる。
【００６３】
なお、ＰＣＭコーデック６０におけるアナログ信号のサンプリングタイミングを決定するクロック信号や、ＰＣＭデータを入出力するタイミングを表す同期信号は、ＰＣＭコーデック制御回路によって作成される。同期信号は、ＰＣＭコーデック６０だけでなく、遅延時間制御回路６６にも供給される。遅延時間制御回路６６は、遅延バッファの読み書きのアドレス及びタイミングを決定する回路であり、書き込みや読み出しのタイミングを決定するために、上記同期信号が必要なのである。遅延時間制御回路６６におけるＰＣＭデータの書き込みから読み出しまでの時間が、遅延時間となるが、この遅延時間は遅延時間設定器６８によって設定される。遅延時間設定器６８としては、所定の遅延時間を記憶する所定のレジスタや、利用者が設定するディジタルスイッチ等が用いられる。遅延時間制御回路６６は、これらレジスタやディジタルスイッチの値を読みとり、その値が表す遅延時間を実現するように、ＰＣＭデータの書き込み時刻からＰＣＭデータの読み出し時刻までの時間差を決定するのである。
【００６４】
以下、ページングシステム用遅延装置ＤＬＹ４４の動作を詳細に説明する。ページングシステム用遅延装置ＤＬＹ４４の詳細な回路図が図３に示されている。この図に示すように、伝送路上のＦＳＫデータは、まず、ＦＳＫインターフェース７０ａを介して、ＰＣＭコーデック６０に供給される。ＰＣＭコーデック６０は、近年は１チップ化され、１個のＬＳＩで構成される場合が多い。ＦＳＫデータは、このＰＣＭコーデック６０のＰＣＭＩＮ端子から入力され、ＰＣＭコーデック６０内部のＡ／ＤコンバータでＰＣＭディジタル信号に変換される。本実施の形態においては、このＡ／Ｄコンバータのサンプリング周波数は８ＫＨｚであり、変換後のディジタルデータのビット数は８ビットである。変換されたディジタルデータは、ＰＣＭコーデック６０のＯＵＴ端子から外部にシリアルに出力される。これら信号の様子は後にタイミングチャートで説明する。
【００６５】
ＦＳＫデータに対するサンプリング周波数はＰＣＭコーデック６０のＲＳＹＮＣ端子に供給されるクロック信号により決定される。換言すればこのＲＳＹＮＣ端子にはサンプリングクロックが入力されるのである。このＦＳＫデータに対するサンプリングクロックは、ディジタルデータを外部に読み出す際の同期信号でもある。この同期信号のタイミングで、１サンプリングが終了したこと（又は開始したこと）を外部から知ることができ、そのタイミングで８ビットのディジタルデータの区切りを知ることができる。上述したように、ＯＵＴ端子からはシリアルにデータが出力されるため、８ビット毎に区切って受信する必要があるのである。
【００６６】
また、ＰＣＭコーデック６０のＲＣＬＫ端子には、ＯＵＴ端子から出力されるディジタルデータの各ビットの送信タイミングを表すクロック信号が供給される。ＰＣＭコーデック６０は、このＲＣＬＫ端子から供給されるクロック信号に基づき、ＯＵＴ端子からディジタルデータを１ビットずつ出力していくのである。
【００６７】
本実施の形態においてはディジタルデータは１サンプリング当たり８ビットで量子化されているため、明らかにこのＲＣＬＫ端子に供給されるクロック信号は、ＲＳＹＮＣ端子に供給される同期信号（ＦＳＫデータに対するサンプリングクロック）の８倍の周波数の信号である。本実施の形態においては、例えばＲＳＹＮＣ端子に供給される同期信号（ＦＳＫデータに対するサンプリングクロックに等しい）は、８ＫＨｚであり、ＲＣＬＫ端子に供給されるクロック信号（いわばビットクロックと言えよう）はその８倍の６４ＫＨｚである。これらのクロック信号、同期信号の関係については後にタイミングチャートで説明する。
【００６８】
また、これらのＲＬＣＫ端子に供給されるクロック信号や、ＲＳＹＮＣ端子に供給される同期信号は、ＰＣＭコーデック制御回路６４によって生成される。図３に示すように、このＰＣＭコーデック制御回路６４は、クロック生成回路７２と、このクロック生成回路７２に接続されている水晶７４から構成される。
【００６９】
このようにして、ＰＣＭコーデック６０からは圧縮された６４ｋｂｐｓのデータが出力される。このデータは時間遅延を与えるための遅延バッファ６２に書き込まれる。図３に示すようにこの遅延バッファ６２は、シリアルパラレル変換器７６ａ、７６ｂ、７６ｃと、デュアルポートメモリ７８ａ、７８ｂ、７８ｃと、パラレルシリアル変換器８０ａ、８０ｂ、８０ｃと、から構成される。
【００７０】
本実施の形態においては、データの読み出しと書き込みを同時に行うために、デュアルポートメモリ７８ａ、７８ｂ、７８ｃを使用するが、一般にデュアルポートメモリは、書き込みや読み出しの単位が複数ビットであることが多いため、シリアルパラレル変換器７６ａ、７６ｂ、７６ｃを用いて、一旦パラレル信号にしてからデータの書き込みを行っている。
【００７１】
本実施の形態においては、ＦＳＫデータをサンプリングしたデータだけでなく、上記ＲＣＬＫ端子のクロック信号や、ＲＳＹＮＣ端子の同期信号までデュアルポートメモリ７８ｂ、７８ｃに書き込んでいる。これらの信号は原ＦＳＫデータに戻す際に利用される。従って、上記ＲＣＬＫ端子のクロック信号や、ＲＳＹＮＣ端子の同期信号もパラレル信号に変換するために専用のシリアルパラレル変換器７６ｂ、７６ｃがそれぞれの信号に対して備えられている。
【００７２】
本実施の形態においては、デュアルポートメモリ７８ａ、７８ｂ、７８ｃに対する書き込みは、ＲＣＬＫ端子の６４ＫＨｚのクロック信号より更に高い周波数の書き込みタイミングで行われている。例えば本実施の形態においては８００ＫＨｚのクロック信号でデュアルポートメモリ７８ａ、７８ｂ、７８ｃに対する書き込みが行われている。この８００ＫＨｚのクロック信号は本実施の形態においてはＳＡＭＰＬＣＬＫと呼ばれる。また、この信号はクロック生成回路７２によって生成される。
【００７３】
図３に示すように、３個のデュアルポートメモリ７８ａ、７８ｂ、７８ｃが備えられており、デュアルポートメモリ７８ａにはＦＳＫデータをサンプリングしたデータが格納される。また、デュアルポートメモリ７８ｂには、ＲＣＬＫ端子に供給されるクロック信号をサンプリングしたデータが格納される。また、デュアルポートメモリ７８ｃには、ＲＳＹＮＣ端子に供給される同期信号をサンプリングしたデータが格納される。これらクロック信号や同期信号は、ＦＳＫデータをサンプリングしたデータから元のＦＳＫデータを復元する際にＰＣＭコーデックで利用される。
【００７４】
遅延時間設定器６８によって設定された遅延時間に従って、読み出しアドレスは書き込みアドレスより所定アドレス分だけずらされている。遅延時間制御回路６６は、図３に示すようにライトアドレス生成回路８２と、リードアドレス生成回路８４と、から構成されている。クロック生成回路７２が出力する８００ＫＨｚのＳＡＭＰＬＣＬＫの１／８の周期で、ライトアドレスは順次インクリメントされ、ＦＳＫデータをサンプリングしたデータ等が順次デュアルポートメモリ７８に書き込まれ、ライトアドレスから一定アドレス分だけ遅れているリードアドレスに従って、デュアルポートメモリ７８からのＦＳＫデータ等の読み出しが行われる。なお、１／８としたのは、シリアルパラレル変換器７６が出力するデータが８ビットのパラレル信号の場合である。もし、シリアルパラレル変換器７６が出力するデータが１６ビットのパラレル信号の場合は、ＳＡＭＰＬＣＬＫの１／１６の周期で、データの読み出し、又は、データの書き込みが行われなければならない。
【００７５】
このライトアドレスとリードアドレスの差が遅延時間に相当する。上記ＳＡＭＰＬＣＬＫは８００ＫＨｚであるため、その周期は１．２５μｓｅｃである。そのため、一度に書き込むデータ量が８ビットである場合（シリアルパラレル変換器の出力するパラレルデータのビット数が８ビットの場合）は、２００ｍｓｅｃ程度の遅延時間を実現するためにはにはアドレスは２００００アドレスずらす必要がある。このようなアドレスのずらしは、ライトアドレス生成回路８２と、リードアドレス生成回路８４との協調動作により実現される。
【００７６】
さて、一定時間経過後にデュアルポートメモリ７８ａ、７８ｂ、７８ｃから読み出されたＦＳＫデータ、ＲＣＬＫ端子のクロック信号、ＲＳＹＮＣ端子の同期信号は、パラレルシリアル変換器８０ａ、８０ｂ、８０ｃによって、元のＰＣＭコーデック６０が出力した形態、またはＰＣＭコーデック６０に供給された形態に復元される。
【００７７】
ＰＣＭコーデック６０は、ＯＵＴ端子から出力した形態でＦＳＫデータのサンプリングデータを受信する。この受信に際しては、ＲＣＬＫ端子に供給されていたクロック信号や、ＲＳＹＮＣ端子に供給されていた同期信号等も、ＦＳＫデータのサンプリングデータと同期してＰＣＭコーデック６０に供給される。
【００７８】
ＰＣＭコーデック６０においては、その内部のＤ／Ａコンバータが、ディジタルデータを原ＦＳＫデータに変換する。このようにして得られた原ＦＳＫデータは、ＦＳＫインターフェース７０ａを介して入力されたときより所定の遅延時間だけ遅れた信号である。この原ＦＳＫデータはＦＳＫインターフェース７０ｂを介して伝送路に出力される。ＦＳＫインターフェース７０ａ、７０ｂは、トランスやアンプ等から構成されるが、この構成自体は従来からよく知られた構成である。
【００７９】
さて、ページングシステム用遅延装置ＤＬＹ４４の各部の信号の様子をタイムチャートを用いて簡単に説明する。図４には、図３に示されている各部の信号の様子を表すタイムチャートが示されている。この図に示すように、ＲＣＬＫ端子に供給されるクロック信号は６４ＫＨｚであり、ＰＣＭコーデック６０はこのクロック信号に同期して１ビットずつデータを出力する。ＲＳＹＮＣ端子に供給される同期信号は８ＫＨｚであり、この信号のたち下がりに同期して１サンプルに相当する８ビットのデータがＤ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０の順でＰＣＭコーデック５０のＯＵＴ端子からシリアルに出力される。
【００８０】
そして、上述したように、所定時間遅延されてＲＣＬＫ端子に供給されたクロック信号、ＲＳＹＮＣ端子に供給された同期信号、及びＰＣＭコーデック６０の出力信号の３個の信号が、所定時間遅延の後、再びＰＣＭコーデック６０に供給されるのである。
【００８１】
以上のようにして、本実施の形態によれば、ＰＣＭコーデックを用いて時間遅延手段を構成しているため、ＦＳＫデータが複数多重化された信号に対しても時間遅延を与えることができる。
【００８２】
【発明の効果】
以上述べたように、本発明によれば、多重化伝送部分と非多重化伝送部分との時間遅延を等しくすることができるため、多重化装置の導入をページングシステム全体に関して一度に行う必要がなく、円滑なページングシステムの運用をすることができる。
【００８３】
また、本発明によれば、第１の本発明に用いられる時間遅延装置が得られる。
【００８４】
また、本発明によれば、多重化ＦＳＫデータ等に関しても正確に時間遅延することができるため、制御信号や監視信号についても正確な時間遅延を実現可能な装置が得られる。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態に係るページングシステムの構成ブロック図である。
【図２】ページングシステム用遅延装置ＤＬＹの構成ブロック図である。
【図３】ページングシステム用遅延装置ＤＬＹの回路図である。
【図４】ページングシステム用遅延装置ＤＬＹの信号のタイミングチャートである。
【図５】従来のページングシステムの構成図である。
【図６】周波数多重化によって、５個の監視信号や制御信号が１本の伝送路上に載っている場合のページングシステムの構成図である。
【符号の説明】
１０ａ，１０ｂ，１０ｃ中央制御所、１２ａ第１送信局、１２ｂ第２送信局、１４ａ，１４ｂ，１４ｃ監視制御装置親機、１６ａ，１６ｂ，１６ｃ中央制御装置、１８ａ，１８ｂ，１８ｃ，１８ｄ，１８ｅ，１８ｆ，１８ｇ監視制御装置子機、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，２０ｇ送信機、２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇアンテナ、２４ページャー、３０中央制御部、４０多重化装置ＭＵＸ、４２多重分離化装置ＭＵＸ、４４ページングシステム用遅延装置ＤＬＹ、５０制御信号用伝送線、６０ＰＣＭコーデック、６２遅延バッファ、６４ＰＣＭコーデック制御回路、６６遅延時間制御回路、６８遅延時間設定器、７０ａ，７０ｂＦＳＫインターフェース、７２クロック生成回路、７４水晶、７６ａ，７６ｂ，７６ｃシリアルパラレル変換器、７８ａ，７８ｂ，７８ｃデュアルポートメモリ、８０ａ，８０ｂ，８０ｃパラレルシリアル変換器、８２ライトアドレス生成回路、８４リードアドレス生成回路、１００ａ，１００ｂ制御卓。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to transmission delay time correction in a multiplexing apparatus, and more particularly to a transmission delay time correction apparatus in a paging system.
[0002]
[Prior art]
FIG. 5 shows a configuration diagram of a conventional paging system. As shown in this figure, the paging system includes a plurality of central control stations 10a and 10b, and a first transmission station 12a and a first transmission station 12a that transmit paging signals transmitted from any of the central control stations 10a and 10b. 2 transmission stations 12b. Although only two central control stations 10a and 10b are shown in this figure, a plurality of central control stations generally constitute a central control unit 30 that exchanges paging messages and the like. As the transmitting station, a first transmitting station 12a and a second transmitting station 12b are shown, which are connected to the corresponding central control stations 10a and 10b, respectively.
[0003]
As shown in the figure, the central control stations 10a and 10b are composed of monitoring control device master units 14a and 14b, central control devices 16a and 16b, and control consoles 100a and 100b, respectively. The monitoring control device master units 14a and 14b manage paging message data and manage the transmission stations 12a and 12b. The monitoring control device master units 14a and 14b are often referred to as SVs 14a and 14b. Note that specific monitoring / control of the transmitting station is performed from the control consoles 100a and 100b via the SVs 14a and 14b.
[0004]
The central control devices 16a and 16b are devices that convert the paging message data into a paging signal having a predetermined format (code configuration). For example, the central control devices 16a and 16b perform conversion into a POCSAG (Post Office Code Standardization Group) signal. The POCSAG signal is a format of a paging signal widely used by so-called NCC (New Common Carrier) in Japan as well as in other countries. Central controllers 16a and 16b are often referred to as PCTs 16a and 16b. The paging signals are sent via the SVs 14a and 14b.
[0005]
The transmission stations 12a and 12b are respectively composed of monitoring control device slave units 18a and 18b, transmitters 20a and 20b, and antennas 22a and 22b. In this description, the transmission station 12a including the monitoring control device slave unit 18a, the transmitter 20a, and the antenna 22a is particularly referred to as a first transmission station 12a. In addition, the transmission station 12b including the supervisory control device slave unit 18b, the transmitter 20b, and the antenna 22b is specifically referred to as a second transmission station 12b in the text.
[0006]
The supervisory control device slave units 18a and 18b are devices for receiving a paging signal transmitted from the central control stations 10a and 10b. In addition to the paging signal, the slave control units 18a and 18b are controlled signals (controls) transmitted from the central control stations 10a and 10b. The desks 100a and 100b output via the SVs 14a and 14b). Furthermore, the monitoring control device slave units 18a and 18b are provided with a buffer for delay correction for the paging signal. The delay time of the delay correction buffer is set based on the control signal. Specifically, based on the control signal output from the control consoles 100a, 100b via the SVs 14a, 14b, the monitoring control unit slave units 18a, 18b set the delay time of the internal correction delay buffer. is there.
[0007]
The monitoring control device slave units 18a and 18b delay the paging signal for a predetermined time using the delay correction buffer, and then supply the paging signal to the transmitters 20a and 20b. The transmitters 20a and 20b include so-called modulators and power amplifiers. The transmitters 20a and 20b modulate the supplied paging signal into electromagnetic waves having a predetermined transmission frequency and emit the modulated signals from the antennas 22a and 22b. The monitoring control device slave units 18a and 18b are often referred to as SVSs 18a and 18b. The transmitters 20a and 20b are often referred to as TX 20a and 20b.
[0008]
The central control stations 10a and 10b and the transmission stations 12a and 12b are generally connected using dedicated lines. In the example shown in FIG. 5, the central control station 10 uses four 4WS / R lines for transmitting paging signals and one 4WS / R line for transmitting control signals. And the transmitting station 12 are connected. Here, 4WS represents 4 Wire Send, and 4WR represents 4 Wire Receive.
[0009]
As shown in the figure, POCSAG signals generated by the PCTs 16a and 16b in the central control stations 10a and 10b are distributed to the first transmitting station 12a and the second transmitting station 12b by the SVs 14a and 14b. If the timings of the first transmitting station 12a and the second transmitting station 12b do not match, radio wave interference may occur, resulting in erroneous call or message error.
[0010]
In general, each central control station 10a, 10b distributes the POCSAG signal output by the PCTs 16a, 16b to send out the paging data to the transmitting stations 12a, 12b at the same timing. However, even if all the central control stations 10a and 10b output messages synchronously, the transmission delay between the central control stations 10a and 10b and the transmission stations 12a and 12b varies greatly depending on each region. For this reason, when messages are simultaneously output from all the central control stations 10a and 10b, the time at which the messages arrive at the transmission stations 12a and 12b varies greatly depending on the transmission stations 12a and 12b.
[0011]
For this reason, in order to absorb the difference in arrival time, generally, the SVSs 18a and 18b of the transmitting stations 12a and 12b have a built-in delay correction buffer for correcting the transmission delay time. Then, the SVS 18a of the transmission station 12a having a long transmission time from the central control station 10a to the transmission station 12a sets a short delay time in the delay correction buffer. On the other hand, the SVS 18b of the transmission station 12b having a short transmission time from the central control station 10b to the transmission station 12b sets a long delay time in the delay correction buffer.
[0012]
In this way, the sum of the transmission delay time due to the dedicated line connecting the central control station 10a, 10b and the transmission stations 12a, 12b and the delay time due to the delay correction buffer is obtained for all the transmission stations 12a, 12b. Are set equal to each other.
[0013]
As described above, messages simultaneously transmitted from the central control stations 10a and 10b are simultaneously subjected to modulation and amplification in the TXs 20a and 20b (transmitters 20a and 20b). As a result, the electromagnetic waves of the paging message are radiated simultaneously from all the transmitting stations 12a and 12b.
[0014]
At this time, the delay time set in the delay correction buffers of the SVSs 18a and 18b is determined by the SVs 14a and 14b. The SVs 14a and 14b transmit a delay time measurement signal through the control signal 4WS / R line, and the SVSs 18a and 18b return the signals when received. The SVs 14a and 14b measure the time from when a signal is transmitted to when the signal returned and received is received, and ½ of the measured time is determined as the transmission time.
[0015]
Then, for example, a control signal instructing to set the time obtained by subtracting the transmission time from 40 msec in the SVSs 14a and 14b is transmitted to the SVSs 18a and 18b. The SVSs 18a and 18b set the instructed delay time in the delay correction buffer. As a result, the delay correction buffer operates as a time delay device for the delay time, and the delay times from the central control stations 10a and 10b to the TXs 20a and 20b are all set to 40 msec, and from all the TXs 20a and 20b. At the same time, the electromagnetic wave of one message is emitted.
[0016]
Although 40 msec has been described as an example, this value is the maximum delay time that can be realized in the SVSs 18a and 18b, and is the maximum (and expected) delay time of the transmission line by the dedicated line.
[0017]
[Problems to be solved by the invention]
In the paging system as described above, it has been proposed to use a multiplexing device for communication between the central control station 10a, 10b and the transmission stations 12a, 12b. Since this multiplexing apparatus can multiplex a plurality of paging messages and transmit them through a single transmission line, the paging system can be operated at a low communication cost.
[0018]
Now, when such a multiplexing device is introduced, time for signal processing is required in signal multiplexing processing and demultiplexing processing. Therefore, a delay time of about 240 msec is newly generated for multiplexing / demultiplexing.
[0019]
In the currently used SVs 14a and 14b, the measurable delay time is about twice the delay time of the transmission line, and this value is about twice the maximum delay amount of the delay correction buffer of the SVSs 18a and 18b. But there is. This is because the maximum delay amount of the delay correction buffer is set to be approximately the same as the maximum delay amount of the transmission path.
[0020]
Therefore, when a delay time of about 240 msec as described above newly occurs, it is difficult to measure the transmission delay time with the currently widely used SVs 14a and 14b. As described above, since the maximum measurable time is about 80 msec (twice the delay time of one way of the transmission path), it is timed out and it is determined that the signal to be returned from the SVSs 18a and 18b does not return. Will be.
[0021]
However, the measurable time of the SVs 14a and 14b can be increased relatively easily by increasing the number of bits of the timers mounted on the SVs 14a and 14b or by making some modifications such as increasing the buffer capacity. Can do. Therefore, it is considered that it is not so difficult to use the multiplexer while using the existing SVs 14a and 14b as they are.
[0022]
If a multiplexing device is used for all transmitting stations 12a and 12b of the paging system, all transmission delay times are simply increased by about 240 msec, and each transmission delay time can be accurately measured. From the antennas 22a and 22b, a message electromagnetic wave is simultaneously emitted. However, the delay amount to be set in the delay correction buffer of each SVS 18a, 18b is obtained by subtracting the one-way delay time measured from 280 msec.
[0023]
If the multiplexing apparatus is introduced to all the transmitting stations 12a and 12b at the same time, it is considered possible to introduce the multiplexing apparatus into the paging system in this way. In many cases, it is difficult to simultaneously introduce a multiplexer into 12a and 12b. This becomes more noticeable as the paging system becomes larger. In particular, the paging system often covers a wide area, and the introduction of a multiplexing device for all the transmitting stations 12a and 12b is a matter of comparing the line distance and usage when comparing the line cost to be used with the apparatus cost. There are many stations that do not benefit depending on the number of frequencies.
[0024]
As a result, there are cases where the introduction of the multiplexing apparatus to the paging system is not performed for all the transmitting stations but partially.
[0025]
Thus, when a multiplexing apparatus is partially introduced, the transmission station 12 in which the multiplexing apparatus is introduced and the transmission station 12 that is not introduced and has the conventional configuration must be mixed. At this time, the transmission station 12 in which the multiplexing device is introduced has a larger amount of delay time on the transmission path than the transmission station 12 in which the multiplexing device is not introduced. Therefore, it is necessary to increase the delay time of the delay correction buffer of the transmitting station on the side where the multiplexing apparatus is not installed. However, as described above, the maximum delay amount of the delay correction buffers of the SVSs 18a and 18b currently used is about 40 msec, and the delay amount is equivalent to the delay amount of the multiplexer / demultiplexer which is about 240 msec. Is not possible as it is.
[0026]
In order to increase the maximum delay amount of the delay correction buffers of the SVSs 18a and 18b, it is necessary to change the frame information for transmitting the correction time indicated by the SVs 14a and 14b to cope with the long correction time. Furthermore, there is a need to increase the capacity of the delay correction buffer. Therefore, the maximum delay time amount cannot be easily increased as the measurement time of the SV 14 is increased.
[0027]
For this reason, the introduction of the multiplexing device in the paging system is accompanied by a significant change of the SVSs 18a and 18b, which necessitates costs and complicated technical work.
[0028]
The present invention has been made in view of such a problem, and an object of the present invention is to provide SVSs 18a and 18b by providing means for realizing a delay time equivalent to that of the multiplexer in the transmission path on the side where the multiplexer is not introduced. This makes it easy to introduce a multiplexing device without any special change.
[0029]
[Means for Solving the Problems]
In order to solve the above problems, the present invention includes the following means in a paging system including a multiplexed transmission portion and a non-multiplexed transmission portion.
[0030]
First, the multiplexed transmission part includes a multiplexing unit that multiplexes a paging signal, and includes the following means.
[0031]
That is, a first central control station that transmits a paging signal to a first transmitting station, a multiplexing unit that multiplexes a paging signal output from the first central control station, and a multiplexed signal that is multiplexed by the multiplexing unit Are demultiplexed to obtain an original paging signal, and this paging signal is supplied to the first transmitting station, and the first transmitting station that transmits the radio wave modulated by the paging signal is included. .
[0032]
Next, the non-multiplexed transmission part is a part that does not include a multiplexing unit. When a multiplexing device is not introduced into the entire paging system at one time, a portion of the multiplexing device that does not include a multiplexing unit is generated. In the present invention, the non-multiplexed transmission part is provided with time delay means for realizing the same delay time as that of the multiplexing unit of the multiplexer.
[0033]
In particular,at leastPaging signalAnd analog signals including control signalsIs transmitted to the second transmitting station, and the second central control station outputs the second central control station.The analog signal is converted into a digital signal, and the digital signalDelay time,The digital signal after the delay is converted into an original analog signal, and this original analog signal is converted intoDelay means for transmitting to the second transmitting station, and the second transmitting station for transmitting a radio wave modulated by the paging signal.
[0034]
In the paging system according to the present invention, the delay time of the delay unit is equal to the sum of the processing time of the multiplexing process in the multiplexing unit and the processing time of the demultiplexing process in the demultiplexing unit. It is.
[0035]
For this reason, the transmission delay time is apparently equal between the portion provided with the multiplexer and the portion not provided.
[0036]
According to a second aspect of the present invention, there is provided a time delay device for delaying a paging signal output from a central control unit in a paging system and then transmitting the paging signal to a transmitting station. The delay time amount of the time delay device is a multiplexing device for a paging system. The time delay device for a paging system is characterized by being equal to the sum of the multiplexing processing time in the multiplexing unit and the demultiplexing processing time in the demultiplexing device in the paging system.
[0037]
The first aspect of the present invention relates to the entire paging system. The second aspect of the present invention is used in a paging system, and is used in a multiplexing apparatus and a multiplexing section / demultiplexing section of the demultiplexing apparatus. This is a time delay device that realizes a delay time similar to the processing time of the demultiplexing process.
[0038]
In a third aspect of the present invention, the paging signal and control signal output from the central control unit in the paging system are transmitted to the transmitting station after being delayed in time, and the monitoring signal output from the transmitting station is delayed in time before the central control. In the time delay device for transmission to the transmission unit, an encoding means for converting a signal on the transmission path into a digital signal, a storage means for storing the digital signal, and a write control means for writing the digital signal to the storage means at a predetermined timing A read control means for reading the digital signal from the storage means with a predetermined time delay from the predetermined timing, and decoding the digital signal read by the read control means to obtain an original signal on a transmission path, Paging system time comprising: decoding means for transmitting a signal on the transmission path It is an extension apparatus.
[0039]
In the third aspect of the present invention, a time delay is realized by converting into a digital signal using encoding / decoding means. Therefore, an accurate time delay can be realized for FSK data and a signal obtained by multiplexing the FSK data.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings.
[0041]
Embodiment 1 FIG.
FIG. 1 is a block diagram showing the configuration concept of the paging system according to this embodiment. In this figure, the central control unit 30 is assumed to be composed of two central control stations 10a and 10b for convenience of explanation. Of course, the central control unit 30 is generally composed of a large number of central control stations 10, but in order to facilitate understanding of the description, the description will be made assuming that it includes only two central control stations 10a and 10b. Do. Hereinafter, the transmission path from the central control station 10a to the antenna 22a is referred to as the A side, and the transmission path from the central control station 10b to the antenna 22b is referred to as the B side.
[0042]
First, on the A side, the central control station 10a includes an SV 14a, and also includes a PCT 16a and a control console 100a connected to the SV 14a. On the A side, multiplexing processing is performed using a multiplexer MUX 40 as will be described later. On the other hand, the multiplexing process by the multiplexer MUX 40 is not performed on the B side. This embodiment assumes a case where the multiplexing apparatus is introduced only on the A side and not yet introduced on the B side.
[0043]
In such a case, as described above, the delay time is significantly different between the A side and the B side. It was difficult to operate well as a paging system. On the other hand, in this embodiment, the paging system as a whole can operate well by giving a delay time corresponding to the multiplexing / demultiplexing process to the B side signal.
[0044]
The POCSAG signal output from the PCT 16a on the A side is supplied to the multiplexer MUX 40 via the SV 14a. The multiplexer MUX 40 multiplexes a plurality of paging signals (signals in the POCSAG format). Convert to multiplexed signal. This multiplexed signal is transmitted to the first transmitting station 12a via a dedicated line.
[0045]
In the first transmitting station 12a, the multiplexed signal is demultiplexed by the demultiplexer MUX42. As a result, the demultiplexer MUX42 outputs a plurality of original paging signals (POCSAG format signals).
[0046]
A plurality of paging signals output from the demultiplexer MUX42 are supplied to the SVS 12a as in the conventional paging system, and further, an electromagnetic wave including the paging message is radiated from the antenna 22a to the pager 24 in the TX 20a.
[0047]
On the other hand, on the B side, the central control station 10b is provided with the SV 14b as in the A side, and the PCT 16b and the control console 100b are connected to the SV 14b.
[0048]
On the B side, unlike the A side, the multiplexer MUX 40 is not provided. The paging signal (POCSAG signal) output from the PCT 16b of the central control station 10b is supplied to the paging system delay device DLY44. The paging system delay device DLY44 outputs the paging signal after delaying the paging signal by a predetermined time. . The delayed paging signal is transmitted to the second transmitting station 12b via a dedicated line.
[0049]
What is characteristic in the present embodiment is that the delay time of the paging system delay device DLY44 is set to be approximately equal to the multiplexing / demultiplexing processing time in the multiplexer MUX40 and the demultiplexer MUX42. That is. For example, when the multiplexing / demultiplexing processing time requires about 240 msec, the delay time of the paging system delay device DLY44 is also set to about 240 msec.
[0050]
The second transmitting station 12b has the same configuration as the conventional second transmitting station 12b. A plurality of paging signals are supplied to the SVS 12b as in the conventional paging system, and further, an electromagnetic wave including the paging message is radiated from the antenna 22b to the pager 24 in the TX 20b.
[0051]
The SVs 14a and 14b in the present embodiment have substantially the same configuration as the conventional SVs 14a and 14b, but the maximum delay time that can be measured is increased by about 400 msec from the conventional one. As described above, such an increase in the measurable time itself is a modification that can be performed relatively easily. In addition, the SVs 14a and 14b in the present embodiment measure the delay time for one way by halving the measured delay time, but this measured value is about 240 msec. Expected to grow. Therefore, the one-way delay time obtained by this measurement is subtracted from approximately 280 msec (delay time by multiplexing / demultiplexing processing (240 msec) + maximum transmission line delay time (40 msec)), and obtained by this subtraction. The time is set to SVS 18a, 18b. This operation is exactly the same on the A side and the B side. Since the value obtained by the subtraction is expected to be equal to or less than the maximum transmission line delay time (40 msec) as in the conventional case, in the present embodiment, it is necessary to change the configuration of the SVSs 18a and 18b. Absent.
[0052]
As described above, in this embodiment, a device that provides a delay time equivalent to the device delay time of the multiplexing unit and the demultiplexing unit of the multiplexing device MUX 40 generated by introducing the multiplexing device MUX 40 is multiplexed. Installed for transmitting stations that do not convert As a result, it becomes possible to guarantee the synchronization accuracy between the second transmitting station 12b that does not introduce the multiplexer MUX40 and the first transmitting station 12a that introduces the multiplexer MUX40.
[0053]
Embodiment 2. FIG.
In the first embodiment, the paging system delay device DLY44 is provided on the side where the multiplexing device MUX40 is not introduced. The paging system delay device DLY44 may be any delay device as long as a desired delay time can be realized. If a desired delay time can be realized, the delay time may not be changed, and an apparatus having a fixed delay time may be used.
[0054]
However, in practice, it is preferable to use a delay device having a variable delay time so that the sum of the multiplexing processing / demultiplexing processing time and the delay time of the multiplexers MUX40, MUX42, etc. are matched as much as possible. .
[0055]
Furthermore, as shown in FIG. 1 described above, the paging system delay device DLY44 must similarly delay not only the paging signal but also the control signal transmitted from the SV 14, the monitoring signal returned by the SVS 18, and the like. The control signal and the monitoring signal may be transmitted to a plurality of SVSs 18 with a single transmission line. In order to transmit on a single transmission line, for example, frequency multiplexing by frequency division is often performed.
[0056]
FIG. 6 is a block diagram showing an example in which five SVS 18 monitoring signals and control signals are carried as FSK data signals on one transmission line by such frequency multiplexing.
[0057]
In order to flow control signals and monitoring signals for five SVSs 18c, 18d, 18e, 18f, and 18g to one transmission line, it is necessary to use FSK with 10 different frequencies. That is, the control signal for the SVS 18c is transmitted at the frequencies fH1 and fL1. Here, the frequency fH1 represents “1” of the digital data, and the frequency fL1 represents “0”. Similarly, the control signal for the SVS 18d is transmitted at the frequencies fH2 and fL2. A control signal for the SVS 18e is transmitted at frequencies fH3 and fL3. A control signal for the SVS 18f is transmitted at frequencies fH4 and fL4. A control signal for the SVS 18g is transmitted at the frequencies fH5 and fL5. Note that the monitoring signal returned from each SVS 18 to the SV is transmitted using the frequencies fH6 and fL6.
[0058]
As described above, FSK using 10 different frequencies is used. Such transmission of the monitoring signal by FSK is a conventionally known technique. Therefore, it is desirable that the paging system delay device DLY44 can also delay such an FSK signal.
[0059]
For the above reasons, it is desirable that the delay device for the paging system DLY44 can vary the delay time. Further, it is desirable that the FSK multiplexed signal can be delayed so that it can be used even when the multiplexer MUX 40 is introduced.
[0060]
Based on the above viewpoint, this second embodiment proposes a paging system delay device DLY capable of delaying an FSK multiplexed signal and capable of realizing a variable delay time.
[0061]
A configuration block diagram of the paging system delay device DLY44 according to the present embodiment is shown in FIG.
[0062]
As shown in this figure, the paging system delay device DLY44 uses a PCM codec 60 to convert an analog signal having a plurality of frequencies into a digital signal. The obtained PCM data is written in the delay buffer 62 and read out in the same order as the order of writing after a certain time. The read PCM data is supplied again to the PCM codec 60, which converts the PCM data into the original analog signal and returns it to the transmission path. By such an operation, it is possible to delay even a signal obtained by multiplexing five FSK signals.
[0063]
Note that the PCM codec control circuit generates a clock signal for determining the sampling timing of the analog signal in the PCM codec 60 and a synchronization signal indicating the timing for inputting and outputting the PCM data. The synchronization signal is supplied not only to the PCM codec 60 but also to the delay time control circuit 66. The delay time control circuit 66 is a circuit that determines the read / write address and timing of the delay buffer, and the synchronization signal is necessary to determine the write / read timing. The time from writing to reading of the PCM data in the delay time control circuit 66 is a delay time, and this delay time is set by the delay time setting unit 68. As the delay time setting unit 68, a predetermined register for storing a predetermined delay time, a digital switch set by the user, or the like is used. The delay time control circuit 66 reads the values of these registers and digital switches, and determines the time difference from the PCM data write time to the PCM data read time so as to realize the delay time represented by the values.
[0064]
Hereinafter, the operation of the paging system delay device DLY44 will be described in detail. A detailed circuit diagram of the paging system delay device DLY44 is shown in FIG. As shown in this figure, the FSK data on the transmission path is first supplied to the PCM codec 60 via the FSK interface 70a. In recent years, the PCM codec 60 has been made into one chip and is often composed of one LSI. The FSK data is input from the PCMIN terminal of the PCM codec 60 and converted into a PCM digital signal by an A / D converter in the PCM codec 60. In this embodiment, the sampling frequency of this A / D converter is 8 KHz, and the number of bits of the converted digital data is 8 bits. The converted digital data is serially output from the OUT terminal of the PCM codec 60 to the outside. The state of these signals will be described later with a timing chart.
[0065]
The sampling frequency for FSK data is determined by a clock signal supplied to the RSYNC terminal of the PCM codec 60. In other words, the sampling clock is input to the RSYNC terminal. The sampling clock for the FSK data is also a synchronization signal when reading the digital data to the outside. It is possible to know from the outside that one sampling has been completed (or started) at the timing of this synchronization signal, and it is possible to know the break of 8-bit digital data at that timing. As described above, since data is output serially from the OUT terminal, it is necessary to receive the data divided every 8 bits.
[0066]
The RCLK terminal of the PCM codec 60 is supplied with a clock signal representing the transmission timing of each bit of digital data output from the OUT terminal. The PCM codec 60 outputs digital data bit by bit from the OUT terminal based on the clock signal supplied from the RCLK terminal.
[0067]
In the present embodiment, since digital data is quantized with 8 bits per sampling, the clock signal supplied to the RCLK terminal is clearly a synchronization signal (sampling clock for FSK data) supplied to the RSYNC terminal. This is a signal having a frequency eight times that of the signal. In this embodiment, for example, the synchronization signal supplied to the RSYNC terminal (equivalent to the sampling clock for FSK data) is 8 KHz, and the clock signal supplied to the RCLK terminal (to be referred to as a bit clock) is 8 It is double 64KHz. The relationship between these clock signals and synchronization signals will be described later with reference to a timing chart.
[0068]
The clock signal supplied to these RLCK terminals and the synchronization signal supplied to the RSYNC terminal are generated by the PCM codec control circuit 64. As shown in FIG. 3, the PCM codec control circuit 64 includes a clock generation circuit 72 and a crystal 74 connected to the clock generation circuit 72.
[0069]
In this manner, the compressed 64 kbps data is output from the PCM codec 60. This data is written into a delay buffer 62 for providing a time delay. As shown in FIG. 3, the delay buffer 62 includes serial / parallel converters 76a, 76b and 76c, dual port memories 78a, 78b and 78c, and parallel / serial converters 80a, 80b and 80c.
[0070]
In this embodiment, the dual port memories 78a, 78b, and 78c are used to read and write data at the same time. In general, the dual port memory often has a plurality of bits for writing and reading. For this reason, the serial / parallel converters 76a, 76b, and 76c are used to write data after making the parallel signals once.
[0071]
In the present embodiment, not only the data obtained by sampling the FSK data but also the clock signal of the RCLK terminal and the synchronization signal of the RSYNC terminal are written in the dual port memories 78b and 78c. These signals are used when returning to the original FSK data. Therefore, dedicated serial / parallel converters 76b and 76c are provided for the respective signals in order to convert the clock signal of the RCLK terminal and the synchronization signal of the RSYNC terminal into parallel signals.
[0072]
In the present embodiment, writing to the dual port memories 78a, 78b, 78c is performed at a writing timing with a frequency higher than that of the 64 KHz clock signal at the RCLK terminal. For example, in the present embodiment, writing to the dual port memories 78a, 78b, 78c is performed with a clock signal of 800 KHz. This 800 KHz clock signal is called SAMPLCLK in this embodiment. This signal is generated by the clock generation circuit 72.
[0073]
As shown in FIG. 3, three dual port memories 78a, 78b, 78c are provided, and the dual port memory 78a stores data obtained by sampling FSK data. The dual port memory 78b stores data obtained by sampling the clock signal supplied to the RCLK terminal. The dual port memory 78c stores data obtained by sampling the synchronization signal supplied to the RSYNC terminal. These clock signals and synchronization signals are used by the PCM codec when restoring the original FSK data from the data obtained by sampling the FSK data.
[0074]
According to the delay time set by the delay time setting unit 68, the read address is shifted by a predetermined address from the write address. The delay time control circuit 66 includes a write address generation circuit 82 and a read address generation circuit 84 as shown in FIG. The write address is sequentially incremented at a period of 1/8 of the 800 kHz SAMPLCLK output from the clock generation circuit 72, and the data obtained by sampling the FSK data is sequentially written to the dual port memory 78, and is delayed by a fixed address from the write address. The FSK data and the like are read from the dual port memory 78 according to the read address. Note that 1/8 is used when the data output from the serial-parallel converter 76 is an 8-bit parallel signal. If the data output from the serial / parallel converter 76 is a 16-bit parallel signal, the data must be read or written in a 1/16 cycle of SAMPLCLK.
[0075]
The difference between the write address and the read address corresponds to the delay time. Since the SAMPLCLK is 800 KHz, the cycle is 1.25 μsec. Therefore, when the amount of data written at one time is 8 bits (when the number of bits of parallel data output from the serial / parallel converter is 8 bits), in order to realize a delay time of about 200 msec, the address is 20000. It is necessary to shift the address. Such address shifting is realized by a cooperative operation of the write address generation circuit 82 and the read address generation circuit 84.
[0076]
The FSK data read from the dual port memories 78a, 78b and 78c, the clock signal at the RCLK terminal, and the synchronization signal at the RSYNC terminal after the elapse of a predetermined time are converted into the original PCM codec by the parallel / serial converters 80a, 80b and 80c. It is restored to the form output by 60 or the form supplied to the PCM codec 60.
[0077]
The PCM codec 60 receives sampling data of FSK data in a form output from the OUT terminal. At the time of this reception, the clock signal supplied to the RCLK terminal and the synchronization signal supplied to the RSYNC terminal are also supplied to the PCM codec 60 in synchronization with the sampling data of the FSK data.
[0078]
In the PCM codec 60, an internal D / A converter converts digital data into original FSK data. The original FSK data obtained in this way is a signal delayed by a predetermined delay time from when it is input via the FSK interface 70a. The original FSK data is output to the transmission line via the FSK interface 70b. The FSK interfaces 70a and 70b are composed of a transformer, an amplifier, and the like, and this structure itself is a well-known structure.
[0079]
Now, the state of signals in each part of the paging system delay device DLY44 will be briefly described with reference to a time chart. FIG. 4 is a time chart showing the state of signals at the respective parts shown in FIG. As shown in this figure, the clock signal supplied to the RCLK terminal is 64 KHz, and the PCM codec 60 outputs data bit by bit in synchronization with this clock signal. The synchronization signal supplied to the RSYNC terminal is 8 kHz, and 8-bit data corresponding to one sample is synchronized with the falling edge of this signal in the order of D7, D6, D5, D4, D3, D2, D1, D0. The data is output serially from the OUT terminal of the PCM codec 50.
[0080]
Then, as described above, the three signals of the clock signal delayed for a predetermined time and supplied to the RCLK terminal, the synchronization signal supplied to the RSYNC terminal, and the output signal of the PCM codec 60 are delayed for a predetermined time, It is supplied to the PCM codec 60 again.
[0081]
As described above, according to the present embodiment, since the time delay means is configured using the PCM codec, a time delay can be given to a signal in which a plurality of FSK data is multiplexed.
[0082]
【The invention's effect】
As described above, according to the present invention, it is possible to equalize the time delays of the multiplexed transmission part and the non-multiplexed transmission part, so that it is not necessary to introduce the multiplexing apparatus at once for the entire paging system. It is possible to operate a smooth paging system.
[0083]
Further, according to the present invention, the time delay device used in the first present invention is obtained.
[0084]
Further, according to the present invention, since it is possible to accurately delay the multiplexed FSK data and the like, an apparatus capable of realizing an accurate time delay for the control signal and the monitoring signal can be obtained.
[Brief description of the drawings]
FIG. 1 is a configuration block diagram of a paging system according to a preferred embodiment of the present invention.
FIG. 2 is a configuration block diagram of a paging system delay device DLY.
FIG. 3 is a circuit diagram of a paging system delay device DLY.
FIG. 4 is a timing chart of signals of a paging system delay device DLY.
FIG. 5 is a configuration diagram of a conventional paging system.
FIG. 6 is a configuration diagram of a paging system when five monitoring signals and control signals are placed on one transmission line by frequency multiplexing.
[Explanation of symbols]
10a, 10b, 10c Central control station, 12a 1st transmission station, 12b 2nd transmission station, 14a, 14b, 14c Monitoring and control device master unit, 16a, 16b, 16c Central control device, 18a, 18b, 18c, 18d, 18e , 18f, 18g Monitoring and control device slave unit, 20a, 20b, 20c, 20d, 20e, 20f, 20g Transmitter, 22a, 22b, 22c, 22d, 22e, 22f, 22g Antenna, 24 pager, 30 Central control unit, 40 Multiplexer MUX, 42 Demultiplexer MUX, 44 Paging system delay device DLY, 50 Control signal transmission line, 60 PCM codec, 62 Delay buffer, 64 PCM codec control circuit, 66 Delay time control circuit, 68 Delay time Setter, 70a, 70b FSK interface, 72 Clock generation circuit, 74 crystal, 76a, 76b, 76c serial parallel converter, 78a, 78b, 78c dual port memory, 80a, 80b, 80c parallel serial converter, 82 write address generation circuit, 84 read address generation circuit, 100a, 100b Control console.

Claims

In a paging system including a multiplexed transmission part and a non-multiplexed transmission part,
The multiplexed transmission part is:
A first central control station for transmitting a paging signal to the first transmitting station;
A multiplexing unit for multiplexing a paging signal output from the first central control station;
A demultiplexing unit that demultiplexes the multiplexed signal multiplexed by the multiplexing unit to obtain an original paging signal, and supplies the paging signal to the first transmitting station;
The first transmitting station for transmitting radio waves modulated by the paging signal;
Including
The unmultiplexed transmission part is
A second central control station for transmitting an analog signal including at least a paging signal and a control signal to the second transmitting station;
The analog signal output from the second central control station is converted into a digital signal , the digital signal is delayed in time, the delayed digital signal is converted into an original analog signal, and the original analog signal is converted into the second transmission signal. A delay means for transmitting to the station;
The second transmitting station for transmitting a radio wave modulated by the paging signal;
Including
The paging system characterized in that the delay time of the delay means is equal to the sum of the processing time of the multiplexing process in the multiplexing unit and the processing time of the demultiplexing process in the demultiplexing unit.

The paging system according to claim 1, wherein
The delay means is
Encoding means for converting the analog signal output by the second central control station into a digital signal;
Storage means for storing the digital signal;
Write control means for writing the digital signal to the storage means at a predetermined timing;
Read control means for delaying the digital signal by reading the digital signal from the storage means with a predetermined time delay from the predetermined timing;
Decoding means for decoding the digital signal read by the read control means, obtaining an original analog signal, and transmitting the original analog signal to the second transmitting station;
A paging system characterized by including: