JP3948290B2

JP3948290B2 - Manufacturing method of semiconductor device

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Publication number: JP3948290B2
Application number: JP2002016365A
Authority: JP
Inventors: 浩吉田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-01-25
Filing date: 2002-01-25
Publication date: 2007-07-25
Anticipated expiration: 2022-01-25
Also published as: JP2003218060A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特には、シリコン−ゲルマニウム合金の表面にシリサイド層を成長させる工程を備えた半導体装置の製造方法および半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の高速化に伴い、シリコンよりもバンドギャップの狭いシリコン−ゲルマニウム（ＳｉＧｅ）をシリコン系半導体装置に用いる構成が採用されている。
【０００３】
例えばバイポーラトランジスタにおいては、ベース拡散層に接合させてＳｉＧｅベース層を積層させるヘテロ技術の開発が進んでおり、これにより高速性に富むヘテロバイポーラトランジスタ（ＨＢＴ）が実用化されている。このようなＨＴＢにおいては、ＳｉＧｅベース層の寄生抵抗を低減する目的で、ＳｉＧｅベース層の表面をシリサイド化させる技術の検討が進んでいる。
【０００４】
一方、ＭＯＳトランジスタにおいては、素子構造の微細化によって浅くなるソース／ドレイン拡散層上にシリコン層を積層し、このシリコン層の表面をシリサイド化させることで、ｐｎ接合リーク電流の増加を抑制したままコンタクト抵抗の低減を図る技術が採用されている。このようなＭＯＳトランジスタにおいても、シリコン層に換えて、シリコンよりもバンドギャップが小さいＳｉＧｅ層をソース／ドレイン拡散層上に積層させ、このＳｉＧｅ層の表面をシリサイド化することで、金属シリサイド層−ＳｉＧｅ層界面のショットキー障壁の高さを低くして、コンタクト抵抗のさらなる低減を図る技術の検討が進んでいる。
【０００５】
特に、ＣＭＯＳ構成の半導体装置においては、ソース／ドレイン拡散層上にＳｉＧｅ層を形成することで、同一の金属シリサイド層を形成しながらも、ＮＭＯＳおよびＰＭＯＳともに、金属シリサイド層−ＳｉＧｅ層界面のショットキー障壁の高さを低くすることが可能になるため、製造工程の削減の点からも非常に有効である。
【０００６】
ここで、ＳｉＧｅ層の表面をシリサイド化して金属シリサイド層を形成する工程を、ＭＯＳトランジスタを例に図７を参照しつつ説明する。尚、図７においては、説明を簡単にするためにソース／ドレイン拡散層の一部を拡大して図示する。
【０００７】
先ず、図７（１）に示すように、基板表面のソース／ドレイン拡散層１上に、ＣＶＤ(chemical vapor deposition）法を用いて所定の組成のＳｉＧｅ（Ｓｉ_xＧｅ_1-x）層２（ただし、０＜ｘ＜１）を堆積させる。この際、ここでの図示を省略したゲート電極上にもＳｉＧｅ層が堆積される。次に、図７（２）に示すように、スパッタ法によって、ＳｉＧｅ層２を含む基板の全面にコバルト（Ｃｏ）やチタン（Ｔｉ）からなる高融点金属の金属層３を堆積させる。
【０００８】
その後、図７（３）に示すように、ＲＴＡ（Rapid Thermal Annealing）法によって、所定温度での熱処理を行い、金属層（３）を構成する金属（ＣｏやＴｉ）とＳｉＧｅ層２中のＳｉとを反応させ、金属シリサイド層４（ＣｏシリサイドやＴｉシリサイド）を形成する。この際、金属層（３）がＣｏからなる場合には、４５０℃〜８００℃の加熱温度で３０秒〜１２０秒間の熱処理を行い、金属層３がＴｉからなる場合には、５５０℃〜８００℃の加熱温度で３０秒〜１２０秒間の熱処理を行う。これにより、ゲート電極側壁の絶縁性サイドウォール上に堆積した金属層３をシリサイド化することなく、この部分にシリサイド層が形成されることによるゲート電極とソース／ドレイン拡散層との短絡を防止しつつ、ゲート電極とソース／ドレイン拡散層の表面のみに金属シリサイド層４を形成することができる。
【０００９】
以上の後、サイドウォール上などを含む未反応の金属層（３）部分を除去する工程を行う。
【００１０】
【発明が解決しようとする課題】
ところが、上述したようなシリサイド化を行う半導体装置の製造方法には、次のような課題があった。すなわち、ＳｉＧｅ層のバンドギャップは、Ｇｅの組成比が高いほど減少する。特に、Ｓｉ_xＧｅ_1-xにおいて、組成パラメータｘが０．５以下である場合には、バンドギャップＥｇは０．９ｅＶ以下にまで減少する。このため、ＳｉＧｅ層中におけるＧｅの組成比には、ある程度の値が求められる。
【００１１】
しかし、上記熱処理による金属層とＳｉＧｅ層との反応においては、ＳｉＧｅ層中のＳｉが金属と優先的に反応するのに対して、Ｇｅはその反応を抑制するように作用する。このため、ＳｉＧｅ層においてＧｅの組成比が大きいと、Ｓｉと金属との反応がＧｅによって阻害されることになる。
【００１２】
これにより、例えばＣｏシリサイド層の形成においては、抵抗の高いＣｏＳｉ層が形成され、低抵抗のＣｏＳｉ₂層が形成され難く、シリサイド層自体の比抵抗が大きくなり、半導体装置におけるコンタクト抵抗が大きくなるといった問題が生じる。
【００１３】
また、Ｔｉシリサイド層の形成においては、ＴｉとＳｉとが１：２の比率でのみ反応し、ＴｉＳｉ₂からなるシリサイド層を形成するため、上述した熱処理では、十分にＴｉとＳｉとの反応を進めることができない。したがって、未反応のＴｉが残存し、必要な厚さのＴｉシリサイド層を形成することができない。
【００１４】
しかも、上述した熱処理条件では、ＳｉＧｅ層中のＧｅは金属と反応しないため、ＳｉＧｅ層中においてシリサイド化された領域におけるＧｅが、シリサイドを構成しない領域に拡散し、この領域におけるＳｉＧｅの組成比を変化させてしまうと言う問題が生じる。このようなＳｉＧｅ層の組成変化は、ショットキー障壁の変動を招き、素子特性を劣化する要因になる。また、このＧｅが、シリサイド層中に拡散した場合には、シリサイド層の抵抗を著しく上昇させ、シリサイド層の抵抗が不均一になる。
【００１５】
そこで本発明は、所望の膜厚を有しつつも低抵抗のシリサイド層を、安定的に製造することが可能な半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置の製造方法は、次のように行うことを特徴としている。先ず、図１（１）に示すように、基板１１上に、下層側から表面にかけてＧｅ（ゲルマニウム）の組成比が減少するように、シリコンとゲルマニウムと炭素からなる合金層としてＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成する。次いで、図１（２）に示すように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２上にＳｉ層１３、金属層１４を順次形成した後、図１（３）に示すように熱処理を行うことでＳｉ層（１３）と金属層（１４）とを反応させて金属シリサイド層１５を形成する。
【００１７】
このような製造方法においては、図１（１）で形成するＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２は、下層側から表面に掛けてＧｅの組成比が減少するように形成されれば、その組成を連側的に変化させて形成しても良い。また、図２（１）に示すように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２は、その組成を段階的に変化して形成しても良く、この場合であっても、以降の図２（２）および図２（３）の工程は、上述した図１（２）および図１（３）と同様に行い、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２’上に金属シリサイド層１５を形成する。また、基板１１がＳｉからなる場合には、図３(１)に示すように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２を形成する前に、基板１１上にＳｉシード層を形成しても良い。この場合であっても、以降の図３（１）および図３（３）の工程は、上述した図１（２）および図１（３）と同様に行い、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２上に金属シリサイド層１５を形成する。さらに、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２は、膜厚方向の中間部分でＧｅの組成比が極大となるように形成されても良い。
【００１８】
このような製造方法によれば、Ｓｉ層１３と金属層１４との反応により金属シリサイド層１５が形成されるため、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２中のＧｅにシリサイド化が阻害されることはなく、十分にシリサイド化を進行させることが可能になる。しかも、Ｓｉ層１３の下層のＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２は、下層側から表面にかけて、Ｇｅの組成比が減少するように形成されているため、Ｓｉ層１３の界面まで十分にシリサイド化を進めた場合であっても、その下層のＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２の表面層はＧｅ濃度が抑えられているため、形成された金属シリサイド層１５へのＧｅの拡散を抑えることができる。したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であっても、Ｇｅの拡散が小さく安定的に低抵抗なシリサイド層１５を、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層１２の表面に形成することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
＜第１実施形態＞
図４は、本発明をヘテロバイポーラトランジスタ（ＨＢＴ）の形成に適用した場合の製造工程図であり、この図に基づいて本発明の第１実施形態を説明する。尚、本第１実施形態においては、本発明に関わるＨＢＴ部分を図示してその製造行程を説明する。
【００２０】
先ず、図４（１）に示すように、Ｓｉ（シリコン）基板２１の表面層に形成された第１導電型（例えばＮ型）のコレクタ領域を開口する状態で、酸化シリコンからなる絶縁膜２２を形成する。
【００２１】
そして、絶縁膜２２上を含むＳｉ基板２１の上部に、ＣＶＤ法またはその他の方法によって、シリコンとゲルマニウムと炭素からなる合金層としてＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成する。ここでは、下層側から表面に掛けて（例えば最下層から表面に向かって）Ｇｅの組成比が連続的または段階的に減少するように、成膜ガスの流量やその他の成膜条件を調整しながらＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３の形成を行う。例えばＣＶＤ法によってＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３を形成する場合には、成膜ガスとしてＳｉＨ₄とＧｅＨ₄を用い、成膜の進行に伴ってＧｅＨ₄の流量比を連続的または段階的に低下させることで、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３を形成する。
【００２２】
この際、成膜の初期の段階では、Ｓｉ基板１１と格子整合するように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３の組成比を設定することが重要であり、Ｃの添加によってＧｅの原子半径の大きさを相殺することができるため、Ｇｅの組成比の自由度を高めることができる。また、このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３の形成の前処理として、Ｓｉ基板２１上に、シリコンのシード層（図示省略）を形成しても良い。このシード層の形成によっても、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３とＳｉ基板２１との格子整合の歪みを緩和することができる。
【００２３】
尚、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３は、下層側から表面にかけてＧｅの組成比が減少するように形成され、かつＳｉ基板２１との格子整合が十分に図られるのであれば、Ｃが添加されないＳｉ_xＧｅ_1-x層であっても良い。さらに、膜厚方向の中間部分でＧｅの組成比が極大となるように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３を形成することで、Ｓｉ基板２１との格子整合を図るようにしても良く、このような場合であっても、Ｃが添加されないＳｉ_xＧｅ_1-x層をＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３とすることができる。
【００２４】
またこのＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３は、外部ベース層となるものであり、第２導電型（例えばＰ型）の不純物を添加して形成されることする。例えば、このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３がＰ型の外部ベース層として形成される場合には、Ｂ（ホウ素）、Ａｌ（アルミニウム）またはＧａ（ガリウム）等を不純物として導入する。
【００２５】
次いで、以上のようにして形成されたＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３を、外部ベース層としてパターニングした後、図４(２)に示すように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３上に、ＣＶＤ法によってＳｉ層２４を形成する。このＳｉ層２４の形成は、ＣＶＤ法によるＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３の形成に連続させた場合、成膜ガスの組成を変えるのみで形成することができる。また、ここで成膜するＳｉ層２４の膜厚は、以降の工程で形成する金属シリサイド層の膜厚によって決められ、金属シリサイド層の形成において形成部分のＳｉ層１４が全て消費される値に設定されることとする。さらに、このＳｉ層２４には、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３と同一の第２導電型の不純物が添加されることとする。
【００２６】
以上の後、図４（３）に示すように、このＳｉ層２４上に層間絶縁膜２５を形成し、この層間絶縁膜２５にＳｉ基板２１に達する接続孔２６を形成する。次いで、この接続孔２６を埋め込む状態で、不純物を含有するポリシリコンからなるエミッタ電極２７をパターン形成する。そして、このエミッタ電極２７からＳｉ層２４に第１導電型（例えばＮ型）の不純物を拡散させてエミッタ領域２８を形成する。次いで、このエミッタ電極２７をマスクにして絶縁膜２５をエッチングし、絶縁膜２２上においてＳｉ層２４を露出させ、ベース開口２９を形成する。
【００２７】
次に、図４（４）に示すように、エミッタ電極２７を覆う状態で、Ｓｉ基板２１の上方にスパッタ法によって金属層３１を形成する。この金属層３１は、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、プラチナ（Ｐｔ）等の高融点金属を用いて構成される。また、ここで成膜する金属層３１の膜厚は、次の工程において形成する金属シリサイド層の形成部分において、Ｓｉ層２４が全て消費される値に設定されることとする。
【００２８】
また、ここでの図示は省略したが、この金属層３１の形成に連続させたスパッタ法によって、金属層３１上に不純物拡散防止のためのキャップ層として窒化チタン（ＴｉＮ）膜を形成しても良い。
【００２９】
以上の後、図４（５）に示すように、熱処理を行うことによって、金属層３１とＳｉ層（２４）との界面部分でシリサイド反応を生じさせ、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３からなる外部ベース層上に第１の金属シリサイド層３３を形成する。また、同時に、金属層３１とポリシリコンからなるエミッタ電極２７との界面部分でシリサイド反応を生じさせ、エミッタ電極２７の表面に第２のシリサイド層３５を形成する。この熱処理は、ＲＴＡ（Rapid Thermal Annealing）装置にて、所定条件（例えば５５０℃、３０秒）の高速熱処理を行う。ここでは、金属層３１との界面におけるＳｉ層（２４）部分が全てシリサイド化されるように設定される。
【００３０】
次に、以上の熱処理の後に、未反応のまま残った金属層３１部分（図中二点差線部分）、およびこの金属層３１上にキャップ層として形成したＴｉＮ膜をエッチング除去する。このエッチングにおいては、先ず、硫酸と過酸化水素水との混合水溶液を用いてＴｉＮ膜をエッチング除去し、アンモニアと過酸化水素水との混合水溶液を用いて金属層３１部分をエッチング除去する。
【００３１】
以上のようにして、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３からなる外部ベース層の表面に第１の金属シリサイド層３３を設けてなるＨＢＴが得られる。このＨＢＴは、例えばＮＰＮ接合のバイポーラトランジスタとして形成される。
【００３２】
上述した第１実施形態の製造方法によれば、外部ベース層を構成するＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３上においては、Ｓｉ層２４と金属層３１との反応により第１の金属シリサイド層２３が形成されるため、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３中のＧｅによってこの部分のシリサイド化が阻害されることはなく、十分にシリサイド化を進行させることが可能になる。しかも、Ｓｉ層２４の下層のＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３は、下層側から表面にかけてＧｅの組成比が減少するように形成されているため、Ｓｉ層２４の界面まで十分にシリサイド化を進めた場合であっても、その下層のＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３の表面層はＧｅ濃度が低いため、形成された第１の金属シリサイド層３３へのＧｅの拡散を抑えることができる。
【００３３】
したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であってもＧｅの拡散が小さく安定的に低抵抗で、かつ十分な膜厚の第１の金属シリサイド層３３を、外部ベース層として形成されたＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３の表面に形成することができる。この結果、第１の金属シリサイド層３３によって、ＨＴＢの外部ベース層の寄生抵抗を、安定的に低減することが可能になる。
【００３４】
また、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層２３が、膜厚方向の中間部分でＧｅの組成比が極大となるように形成されている場合には、Ｓｉ基板２１との格子整合を図ることが可能になるため、これらの界面において歪みが生じることがなく、Ｇｅの拡散を抑えて熱的に安定した素子を得ることができる。
【００３５】
＜第２実施形態＞
図５は、本発明をＭＯＳトランジスタの形成に適用した場合の一例を示す断面工程図であり、この図に基づいて本発明の第２実施形態を説明する。
【００３６】
先ず、図５（１）に示すように、Ｓｉ基板４１の表面に、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により、ここでの図示を省略した素子分離領域を形成し、この素子分離領域で分離されたアクティブ領域に第１導電型（例えばＰ型）の不純物を拡散させたウェル領域（図示省略）を形成する。その後、Ｓｉ基板４１上の全面に、酸化シリコンからなるゲート絶縁膜４２を形成し、この上部に不純物を含有するポリシリコンからなるのような導電膜４３を形成する。
【００３７】
次に、この導電膜４３上に、ＣＶＤ法またはその他の方法によってＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成する。このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４の形成は、下層側から表面にかけて（例えば最下層から表面に向かって）Ｇｅの組成比が連続的または段階的に減少するように、第１実施形態と同様に成膜ガスの流量やその他の成膜条件を調整しながら行われる。尚、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４は、下層側から表面にかけてＧｅの組成比が減少するように形成されば、Ｃが添加されないＳｉ_xＧｅ_1-x層であっても良い。さらに、このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４には、導電性を持たせるために所定の導電型の不純物を、適量だけ導入する。
【００３８】
次に、このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４上に、ＣＶＤ法によってＳｉ層４５を形成する。このＳｉ層４５の形成は、第１実施形態において図４（２）を用いて説明したと同様に行う。
【００３９】
以上の後、図５(２)に示すように、マスク（図示省略）上からの異方性エッチングを行うことで、Ｓｉ層４５、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４、導電層４３、およびゲート絶縁膜４２をパターニングし、Ｓｉ層４５を積層した状態で、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層４３および導電層４３からなるゲート電極４６を形成する。
【００４０】
次いで、Ｓｉ基板４１の全面に絶縁膜を形成し、この絶縁膜を異方性エッチングすることによりＳｉ層４５、ゲート絶縁膜４６、およびゲート電極４２の側壁に、絶縁性のサイドウォール４７を形成する。その後、ゲート電極４６およびサイドウォール４７をマスクとして、Ｓｉ基板４１に第２導電型（例えばＮ型）の不純物を導入し、ゲート電極４６の両脇にソース／ドレイン拡散層４９を形成する。尚、ソース／ドレイン拡散層４９の内側にＬＤＤ（Lightly Doped Drain）を設ける場合には、サイドウォール４７の形成前にＬＤＤ形成のための不純物の導入を行うこととする。
【００４１】
その後、図５（３）に示すように、ゲート電極４６およびサイドウォール４７を覆う状態で、Ｓｉ基板４１の上方にスパッタ法によって金属層５１を形成する。この金属層５１は、第１実施形態において図４（４）を用いて説明したと同様に形成され、金属層５１上に不純物拡散防止のためのキャップ層として窒化チタン（ＴｉＮ）膜を形成しても良い。
【００４２】
以上の後、図５（４）に示すように、熱処理を行うことによって、金属層５１とＳｉ基板４１との界面部分でシリサイド反応を生じさせ、この部分に第１の金属シリサイド層５３を形成する。また、同時に、金属層５１とＳｉ層（４５）との界面部分でシリサイド反応を生じさせ、ゲート電極４６を構成するＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４３上に第２のシリサイド層５５を形成する。この熱処理は、ＲＴＡ（Rapid Thermal Annealing）装置にて、所定条件（例えば５５０℃、３０秒）の高速熱処理を行う。ここでは、金属層５１との界面におけるＳｉ層（４５）部分が全てシリサイド化されるように設定される。これにより、各金属シリサイド層５３，５５が形成される。
【００４３】
次に、以上の熱処理によっても未反応のまま残った金属層５１部分（図中二点差線部分）を、およびこの金属層５１上にキャップ層として形成したＴｉＮ膜をエッチング除去する。このエッチングは、第１実施形態において、図４（５）を用いて説明したと同様に行う。
【００４４】
以上のようにして、Ｓｉ基板４１におけるソース／ドレイン拡散層４９の表面に第１の金属シリサイド層５３を設け、ゲート電極４６を構成するＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４上に第２のシリサイド層５５を設けてなるＭＯＳトランジスタが得られる。
【００４５】
上述した第２実施形態の製造方法によれば、ゲート電極４６を構成するＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４上においては、Ｓｉ層４５と金属層５１との反応により第２の金属シリサイド層５５が形成される。よってこの部分においては、第１実施形態と同様に、十分にシリサイド化を進行させることが可能であり、かつ形成された第２の金属シリサイド層５５へのＧｅの拡散を抑えることができる。
【００４６】
したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であってもＧｅの拡散が小さく安定的に低抵抗で、かつ十分な膜厚の第２の金属シリサイド層５５を、ゲート電極として形成されたＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４の表面に形成することができる。この結果、第２の金属シリサイド層５５によって、ゲート電極４６に対して低抵抗のコンタクトを実現することが可能になる。
【００４７】
特に、このＭＯＳトランジスタが設けられる半導体装置が、ＣＭＯＳ構成である場合、ＮＭＯＳおよびＰＭＯＳともに、同一の第２の金属シリサイド層５５を形成しても、ゲート電極としてＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４を用いることで第２の金属シリサイド層５５−ゲート電極４６界面のショットキー障壁の高さを低くでき、コンタクト抵抗の低減を図ることが可能になる。
【００４８】
＜第３実施形態＞
図６は、本発明をＭＯＳトランジスタの形成に適用した場合の、他の例を示す断面工程図であり、この図に基づいて本発明の第３実施形態を説明する。
【００４９】
先ず、図６（１）に示すように、Ｓｉ基板６１の表面に、ＬＯＣＯＳ法により、ここでの図示を省略した素子分離領域を形成し、この素子分離領域で分離されたアクティブ領域に第１導電型（例えばＰ型）の不純物を拡散させたウェル領域（図示省略）を形成する。次に、Ｓｉ基板６１の全面に、酸化シリコンからなるゲート絶縁膜６２を形成し、この上部に不純物を含有するポリシリコンからなる導電膜を形成した後、これらをパターニングしてゲート電極６３を形成する。
【００５０】
次いで、Ｓｉ基板６１の全面に絶縁膜を形成し、この絶縁膜を異方性エッチングすることによりゲート絶縁膜６２、およびゲート電極６３の側壁に、絶縁性のサイドウォール６４を形成する。その後、ゲート電極６３およびサイドウォール６４をマスクとして、Ｓｉ基板６２に第２導電型（例えばＮ型）の不純物を導入し、ゲート電極６３の両脇にソース／ドレイン拡散層６５を形成する。尚、ソース／ドレイン拡散層６５の内側にＬＤＤを設ける場合には、サイドウォール６４の形成前にＬＤＤ形成のための不純物の導入を行うこととする。
【００５１】
次に、ゲート電極６３およびサイドウォール６４を埋め込むように、ＣＶＤ法によって、Ｓｉ基板６１上の全面に層間絶縁膜６６を形成する。そして、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法等により、層間絶縁膜６６表面を平坦化する。その後、レジストパターンをマスクにしたエッチングによって、ゲート電極６３およびソース／ドレイン拡散層６５表面に達するコンタクトホール６７を、層間絶縁膜６６に形成する。
【００５２】
次いで、図６（２）に示すように、ＣＶＤ法により、Ｓｉ基板６１およびポリシリコンからなるゲート電極６７の露出面上に対して選択的に、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８（ただし、０＜ｘ＜１，０＜ｙ≦１）を形成し、コンタクトホール６７内を埋め込む。ここでは、下層側から表面にかけて（例えば最下層から表面に向かって）Ｇｅの組成比が連続的または段階的に減少するように、第１実施形態と同様に成膜ガスの流量やその他の成膜条件を調整しながらＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８の形成を行う。
【００５３】
この際、成膜の初期の段階では、Ｓｉ基板６１と格子整合するように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８の組成比を設定することが重要であり、Ｃの添加によってＧｅの原子半径の大きさを相殺することができるため、Ｇｅの組成比の自由度を高めることができる。また、このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８の形成の前処理として、Ｓｉのシード層（図示省略）を形成しても良い。このシード層の形成によっても、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８とＳｉ基板６１との格子整合の歪みを緩和することができる。
【００５４】
尚、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８は、下層側から表面にかけてＧｅの組成比が減少するように形成され、かつＳｉ基板６１との格子整合が十分に図られるのであれば、Ｃが添加されないＳｉ_xＧｅ_1-x層であっても良い。さらに、膜厚方向の中間部分でＧｅの組成比が極大となるように、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８を形成することで、Ｓｉ基板６１との格子整合を図るようにしても良く、このような場合であっても、Ｃが添加されないＳｉ_xＧｅ_1-x層をＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８とすることができる。また、このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８には、導電性を持たせるために所定の導電型の不純物を、適量だけ導入する。
【００５５】
次に、このＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８上に、ＣＶＤ法によってＳｉ層６９を形成する。このＳｉ層６９の形成は、第１実施形態において図４（２）を用いて説明したと同様に行う。
【００５６】
以上の後、図６（３）に示すように、Ｓｉ層６９および層間絶縁膜６６を覆う状態で、スパッタ法によって金属層７１を形成する。この金属層７１は、第１実施形態において図４（４）を用いて説明したと同様に行う。
【００５７】
以上の後、図６（４）に示すように、熱処理を行うことによって、金属層７１とＳｉ層（６９）との界面部分でシリサイド反応を生じさせ、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８上に金属シリサイド層７３を形成する。この熱処理は、第１実施形態および第２実施形態と同様に、Ｓｉ層（６９）が完全に消費されるように行われる。
【００５８】
次に、以上の熱処理によっても未反応のまま残った金属層７１部分（図中二点差線部分）およびこの金属層５１上にキャップ層として形成したＴｉＮ膜を、第１実施形態と同様に除去する。
【００５９】
以上のようにして、Ｓｉ基板６１におけるソース／ドレイン拡散層６５上に設けたＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８の表面にシリサイド層７３を設けてなるＭＯＳトランジスタが得られる。
【００６０】
上述した第３実施形態の製造方法によれば、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８上においては、Ｓｉ層６９と金属層７１との反応により金属シリサイド層７３が形成される。よって、この部分においては、第１実施形態および第２実施形態と同様に、十分にシリサイド化を進行させることが可能であり、かつ形成された金属シリサイド層７３へのＧｅの拡散を抑えることができる。
【００６１】
したがって、シリサイド化におけるプロセスのばらつきによりシリサイド化の進行が不均一になった場合であってもＧｅの拡散が小さく安定的に低抵抗で、かつ十分な膜厚の金属シリサイド層７３を、ゲート電極６３上およびソース／ドレイン拡散層６５上に形成したＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層６８の表面に形成することができる。この結果、金属シリサイド層７３によって、ゲート電極６３およびソース／ドレイン拡散層６５に対して低抵抗のコンタクトを実現することが可能になる。
【００６２】
特に、このＭＯＳトランジスタが設けられる半導体装置が、ＣＭＯＳ構成である場合、ＮＭＯＳおよびＰＭＯＳともに、同一の金属シリサイド層７３を形成しても、ゲート電極６３上およびソース／ドレイン拡散層６５上にＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層４４を設けてこの表面に金属シリサイド層７３を形成したことで、金属シリサイド層７３−ゲート電極６３界面、さらには金属シリサイド層７３−ソース／ドレイン拡散層６５界面のショットキー障壁の高さを低くでき、コンタクト抵抗の低減を図ることが可能になる。
【００６３】
【発明の効果】
以上説明した様に本発明の半導体装置の製造方法によれば、下層側から表面にかけてＧｅの組成比が減少するようにＳｉ_x（Ｇｅ_yＣ_1-y）_1-x層を形成し、この上部に形成したＳｉ層をシリサイド化する構成としたことで、Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層中のＧｅにシリサイド化が阻害されることはなく十分にシリサイド化を進行させ、かつ、形成された金属シリサイド層へのＧｅの拡散を抑えることが可能になる。これにより、ＳｉＧｅ系合金層上に、安定的に低抵抗な金属シリサイド層を十分な膜厚で形成することが可能になる。
【図面の簡単な説明】
【図１】本発明の基本概念を説明するための断面工程図である。
【図２】本発明の他の例を説明するための断面工程図である。
【図３】本発明のさらに他の例を説明するための断面工程図である。
【図４】本発明の第１実施形態を説明するための断面工程図である。
【図５】本発明の第２実施形態を説明するための断面工程図である。
【図６】本発明の第３実施形態を説明するための断面工程図である。
【図７】従来の半導体装置の製造方法を説明するための断面工程図である。
【符号の説明】
１１…基板、１２，１２’，２３，４４，６８…Ｓｉ_x（Ｇｅ_yＣ_1-y）_1-x層、１３，２４，４５，６９…Ｓｉ層、１４，３１，５１，７１…金属層、１５，７３…金属シリサイド層、２１，４１，６１…Ｓｉ基板、３３…第１の金属シリサイド層、１６…Ｓｉシード層、５５…第２の金属シリサイド層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device and a semiconductor device including a step of growing a silicide layer on the surface of a silicon-germanium alloy.
[0002]
[Prior art]
In recent years, with the increase in the speed of semiconductor devices, a configuration in which silicon-germanium (SiGe) having a narrower band gap than silicon is used for a silicon-based semiconductor device has been adopted.
[0003]
For example, in a bipolar transistor, development of a hetero technology in which a SiGe base layer is laminated by bonding to a base diffusion layer is progressing, and thereby a hetero bipolar transistor (HBT) rich in high speed has been put into practical use. In such an HTB, for the purpose of reducing the parasitic resistance of the SiGe base layer, a technique for siliciding the surface of the SiGe base layer has been studied.
[0004]
On the other hand, in a MOS transistor, a silicon layer is stacked on a source / drain diffusion layer that becomes shallow due to miniaturization of an element structure, and the surface of the silicon layer is silicided so that an increase in pn junction leakage current is suppressed. A technique for reducing contact resistance is employed. In such a MOS transistor, instead of the silicon layer, a SiGe layer having a band gap smaller than that of silicon is stacked on the source / drain diffusion layer, and the surface of the SiGe layer is silicided to form a metal silicide layer − Studies are underway on techniques for further reducing the contact resistance by reducing the height of the Schottky barrier at the interface of the SiGe layer.
[0005]
In particular, in a semiconductor device having a CMOS structure, by forming a SiGe layer on a source / drain diffusion layer, while forming the same metal silicide layer, both NMOS and PMOS shot at the metal silicide layer-SiGe layer interface. Since it is possible to reduce the height of the key barrier, it is very effective from the viewpoint of reducing the manufacturing process.
[0006]
Here, a process of forming a metal silicide layer by siliciding the surface of the SiGe layer will be described with reference to FIG. 7 by taking a MOS transistor as an example. In FIG. 7, a part of the source / drain diffusion layer is shown in an enlarged manner for easy explanation.
[0007]
First, as shown in FIG. 7A, SiGe (Si) having a predetermined composition is formed on the source / drain diffusion layer 1 on the surface of the substrate by using a chemical vapor deposition (CVD) method. _x Ge _1-x ) Layer 2 (where 0 <x <1) is deposited. At this time, a SiGe layer is also deposited on the gate electrode not shown here. Next, as shown in FIG. 7B, a refractory metal layer 3 made of cobalt (Co) or titanium (Ti) is deposited on the entire surface of the substrate including the SiGe layer 2 by sputtering.
[0008]
Thereafter, as shown in FIG. 7 (3), heat treatment at a predetermined temperature is performed by RTA (Rapid Thermal Annealing) method, and the metal (Co or Ti) constituting the metal layer (3) and the Si in the SiGe layer 2 are processed. To form a metal silicide layer 4 (Co silicide or Ti silicide). At this time, when the metal layer (3) is made of Co, heat treatment is performed at a heating temperature of 450 ° C. to 800 ° C. for 30 seconds to 120 seconds, and when the metal layer 3 is made of Ti, 550 ° C. to 800 ° C. Heat treatment is performed for 30 seconds to 120 seconds at a heating temperature of ° C. This prevents the metal layer 3 deposited on the insulating sidewall on the side wall of the gate electrode from silicidation and prevents a short circuit between the gate electrode and the source / drain diffusion layer due to the formation of the silicide layer in this portion. However, the metal silicide layer 4 can be formed only on the surfaces of the gate electrode and the source / drain diffusion layer.
[0009]
After the above, a step of removing the unreacted metal layer (3) portion including on the sidewalls is performed.
[0010]
[Problems to be solved by the invention]
However, the semiconductor device manufacturing method that performs silicidation as described above has the following problems. That is, the band gap of the SiGe layer decreases as the Ge composition ratio increases. In particular, Si _x Ge _1-x When the composition parameter x is 0.5 or less, the band gap Eg decreases to 0.9 eV or less. For this reason, a certain value is required for the composition ratio of Ge in the SiGe layer.
[0011]
However, in the reaction between the metal layer and the SiGe layer by the heat treatment, Si in the SiGe layer preferentially reacts with the metal, whereas Ge acts to suppress the reaction. For this reason, when the composition ratio of Ge is large in the SiGe layer, the reaction between Si and the metal is inhibited by Ge.
[0012]
Thereby, for example, in the formation of a Co silicide layer, a CoSi layer having a high resistance is formed, and a CoSi layer having a low resistance is formed. ₂ It is difficult to form a layer, the specific resistance of the silicide layer itself is increased, and there is a problem that the contact resistance in the semiconductor device is increased.
[0013]
In the formation of the Ti silicide layer, Ti and Si react only at a ratio of 1: 2, and TiSi ₂ In order to form the silicide layer made of, the above-described heat treatment cannot sufficiently advance the reaction between Ti and Si. Therefore, unreacted Ti remains and a Ti silicide layer having a required thickness cannot be formed.
[0014]
Moreover, since the Ge in the SiGe layer does not react with the metal under the heat treatment conditions described above, the Ge in the silicided region in the SiGe layer diffuses into the region that does not constitute the silicide, and the composition ratio of SiGe in this region is determined. The problem of changing it occurs. Such a change in the composition of the SiGe layer causes a fluctuation of the Schottky barrier and becomes a factor of deteriorating device characteristics. Further, when this Ge diffuses into the silicide layer, the resistance of the silicide layer is remarkably increased and the resistance of the silicide layer becomes non-uniform.
[0015]
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of stably manufacturing a silicide layer having a desired film thickness and a low resistance.
[0016]
[Means for Solving the Problems]
The method of manufacturing a semiconductor device of the present invention for achieving such an object is characterized in that it is performed as follows. First, as shown in FIG. 1A, Si is formed on the substrate 11 as an alloy layer made of silicon, germanium, and carbon so that the composition ratio of Ge (germanium) decreases from the lower layer side to the surface. _x (Ge _y C _1-y ) _1-x Layer 12 (where 0 <x <1, 0 <y ≦ 1) is formed. Next, as shown in FIG. _x (Ge _y C _1-y ) _1-x After sequentially forming the Si layer 13 and the metal layer 14 on the layer 12, the Si silicide layer 13 and the metal layer 14 are reacted by performing a heat treatment as shown in FIG. 15 is formed.
[0017]
In such a manufacturing method, the Si formed in FIG. _x (Ge _y C _1-y ) _1-x The layer 12 may be formed by continuously changing the composition as long as it is formed so that the composition ratio of Ge decreases from the lower layer side to the surface. In addition, as shown in FIG. _x (Ge _y C _1-y ) _1-x The layer 12 may be formed by changing its composition stepwise. Even in this case, the subsequent steps of FIG. 2 (2) and FIG. 2 (3) are performed as described above with reference to FIG. And similar to FIG. 1 (3), Si _x (Ge _y C _1-y ) _1-x A metal silicide layer 15 is formed on the layer 12 ′. When the substrate 11 is made of Si, as shown in FIG. _x (Ge _y C _1-y ) _1-x A Si seed layer may be formed on the substrate 11 before the layer 12 is formed. Even in this case, the subsequent steps of FIG. 3A and FIG. 3C are performed in the same manner as in FIG. 1B and FIG. _x (Ge _y C _1-y ) _1-x A metal silicide layer 15 is formed on the layer 12. Furthermore, Si _x (Ge _y C _1-y ) _1-x The layer 12 may be formed so that the composition ratio of Ge is maximized at an intermediate portion in the film thickness direction.
[0018]
According to such a manufacturing method, since the metal silicide layer 15 is formed by the reaction between the Si layer 13 and the metal layer 14, Si _x (Ge _y C _1-y ) _1-x The silicidation is not inhibited by Ge in the layer 12, and the silicidation can sufficiently proceed. In addition, Si under the Si layer 13 _x (Ge _y C _1-y ) _1-x Since the layer 12 is formed so that the composition ratio of Ge decreases from the lower layer side to the surface, even if the silicidation is sufficiently advanced to the interface of the Si layer 13, the Si layer in the lower layer is formed. _x (Ge _y C _1-y ) _1-x Since the Ge concentration of the surface layer of the layer 12 is suppressed, the diffusion of Ge into the formed metal silicide layer 15 can be suppressed. Therefore, even when the progress of silicidation becomes non-uniform due to process variations in silicidation, the silicide layer 15 having a small Ge diffusion and a stable low resistance is formed on the Si layer. _x (Ge _y C _1-y ) _1-x It can be formed on the surface of the layer 12.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
<First Embodiment>
FIG. 4 is a manufacturing process diagram when the present invention is applied to the formation of a heterobipolar transistor (HBT), and a first embodiment of the present invention will be described based on this diagram. In the first embodiment, the manufacturing process will be described with reference to the HBT portion related to the present invention.
[0020]
First, as shown in FIG. 4A, the insulating film 22 made of silicon oxide is opened in a state where a collector region of the first conductivity type (for example, N type) formed in the surface layer of the Si (silicon) substrate 21 is opened. Form.
[0021]
Then, an Si layer as an alloy layer made of silicon, germanium, and carbon is formed on the upper portion of the Si substrate 21 including the insulating film 22 by a CVD method or other methods. _x (Ge _y C _1-y ) _1-x Layer 23 (where 0 <x <1, 0 <y ≦ 1) is formed. Here, the deposition gas flow rate and other deposition conditions are adjusted so that the Ge composition ratio decreases continuously or stepwise from the lower layer side to the surface (for example, from the lowermost layer to the surface). While Si _x (Ge _y C _1-y ) _1-x Layer 23 is formed. For example, Si is formed by the CVD method. _x (Ge _y C _1-y ) _1-x In the case of forming the layer 23, SiH is used as a film forming gas. _Four And GeH _Four As the film formation progresses, GeH _Four By reducing the flow rate ratio of Si continuously or stepwise, _x (Ge _y C _1-y ) _1-x Layer 23 is formed.
[0022]
At this time, in the initial stage of the film formation, Si lattice is matched with the Si substrate 11 so that the _x (Ge _y C _1-y ) _1-x It is important to set the composition ratio of the layer 23, and the addition of C can offset the magnitude of the atomic radius of Ge, so that the degree of freedom of the Ge composition ratio can be increased. This Si _x (Ge _y C _1-y ) _1-x As a pretreatment for forming the layer 23, a silicon seed layer (not shown) may be formed on the Si substrate 21. The formation of this seed layer also causes Si _x (Ge _y C _1-y ) _1-x The lattice matching distortion between the layer 23 and the Si substrate 21 can be relaxed.
[0023]
Si _x (Ge _y C _1-y ) _1-x The layer 23 is formed so that the Ge composition ratio decreases from the lower layer side to the surface, and if the lattice matching with the Si substrate 21 is sufficiently achieved, Si to which C is not added is formed. _x Ge _1-x It may be a layer. Further, the Si composition ratio is maximized in the middle portion in the film thickness direction. _x (Ge _y C _1-y ) _1-x By forming the layer 23, lattice matching with the Si substrate 21 may be achieved. Even in such a case, Si to which C is not added is added. _x Ge _1-x Si layer _x (Ge _y C _1-y ) _1-x Layer 23 may be used.
[0024]
This Si _x (Ge _y C _1-y ) _1-x The layer 23 serves as an external base layer, and is formed by adding a second conductivity type (for example, P-type) impurity. For example, this Si _x (Ge _y C _1-y ) _1-x When the layer 23 is formed as a P-type external base layer, B (boron), Al (aluminum), Ga (gallium), or the like is introduced as an impurity.
[0025]
Next, the Si formed as described above. _x (Ge _y C _1-y ) _1-x After patterning layer 23 as an external base layer, as shown in FIG. _x (Ge _y C _1-y ) _1-x An Si layer 24 is formed on the layer 23 by a CVD method. The Si layer 24 is formed by CVD using Si. _x (Ge _y C _1-y ) _1-x When the layer 23 is formed continuously, it can be formed only by changing the composition of the film forming gas. Further, the film thickness of the Si layer 24 formed here is determined by the film thickness of the metal silicide layer formed in the subsequent steps, and is a value that consumes the entire Si layer 14 in the formation portion of the metal silicide layer. It shall be set. Further, the Si layer 24 includes Si. _x (Ge _y C _1-y ) _1-x It is assumed that the same second conductivity type impurity as that of the layer 23 is added.
[0026]
Thereafter, as shown in FIG. 4 (3), an interlayer insulating film 25 is formed on the Si layer 24, and a connection hole 26 reaching the Si substrate 21 is formed in the interlayer insulating film 25. Next, an emitter electrode 27 made of polysilicon containing impurities is patterned in a state of filling the connection hole 26. Then, an emitter region 28 is formed by diffusing impurities of the first conductivity type (for example, N type) from the emitter electrode 27 into the Si layer 24. Next, the insulating film 25 is etched using the emitter electrode 27 as a mask, the Si layer 24 is exposed on the insulating film 22, and a base opening 29 is formed.
[0027]
Next, as shown in FIG. 4 (4), a metal layer 31 is formed by sputtering over the Si substrate 21 so as to cover the emitter electrode 27. The metal layer 31 is composed of a high melting point metal such as cobalt (Co), nickel (Ni), titanium (Ti), platinum (Pt). In addition, the thickness of the metal layer 31 to be formed here is set to a value at which the Si layer 24 is completely consumed in the formation portion of the metal silicide layer formed in the next step.
[0028]
Although illustration is omitted here, a titanium nitride (TiN) film may be formed on the metal layer 31 as a cap layer for preventing impurity diffusion by a sputtering method continued to the formation of the metal layer 31. good.
[0029]
After the above, as shown in FIG. 4 (5), by performing a heat treatment, a silicide reaction is caused at the interface portion between the metal layer 31 and the Si layer (24), and Si _x (Ge _y C _1-y ) _1-x A first metal silicide layer 33 is formed on the external base layer made of the layer 23. At the same time, a silicide reaction is caused at the interface between the metal layer 31 and the emitter electrode 27 made of polysilicon, and a second silicide layer 35 is formed on the surface of the emitter electrode 27. This heat treatment is performed by high-speed heat treatment under a predetermined condition (for example, 550 ° C. for 30 seconds) using an RTA (Rapid Thermal Annealing) apparatus. Here, the Si layer (24) portion at the interface with the metal layer 31 is set to be silicided.
[0030]
Next, after the above heat treatment, the portion of the metal layer 31 that remains unreacted (the two-dot chain line portion in the figure) and the TiN film formed as a cap layer on the metal layer 31 are removed by etching. In this etching, first, the TiN film is removed by etching using a mixed aqueous solution of sulfuric acid and hydrogen peroxide solution, and the metal layer 31 is removed by etching using a mixed aqueous solution of ammonia and hydrogen peroxide solution.
[0031]
As described above, Si _x (Ge _y C _1-y ) _1-x An HBT in which the first metal silicide layer 33 is provided on the surface of the external base layer made of the layer 23 is obtained. The HBT is formed as an NPN junction bipolar transistor, for example.
[0032]
According to the manufacturing method of the first embodiment described above, Si constituting the external base layer. _x (Ge _y C _1-y ) _1-x On the layer 23, the first metal silicide layer 23 is formed by the reaction between the Si layer 24 and the metal layer 31. _x (Ge _y C _1-y ) _1-x The silicidation of this portion is not inhibited by Ge in the layer 23, and the silicidation can sufficiently proceed. Moreover, the Si layer under the Si layer 24 _x (Ge _y C _1-y ) _1-x Since the layer 23 is formed so that the composition ratio of Ge decreases from the lower layer side to the surface, even if the silicidation is sufficiently advanced to the interface of the Si layer 24, the Si layer in the lower layer is formed. _x (Ge _y C _1-y ) _1-x Since the surface layer of the layer 23 has a low Ge concentration, the diffusion of Ge to the formed first metal silicide layer 33 can be suppressed.
[0033]
Therefore, even when the progress of silicidation becomes non-uniform due to process variations in silicidation, the first metal silicide layer 33 having a small Ge diffusion and a stable low resistance and a sufficient thickness can be obtained. Si formed as an external base layer _x (Ge _y C _1-y ) _1-x It can be formed on the surface of the layer 23. As a result, the first metal silicide layer 33 can stably reduce the parasitic resistance of the external base layer of the HTB.
[0034]
Si _x (Ge _y C _1-y ) _1-x In the case where the layer 23 is formed so that the Ge composition ratio is maximized in the middle portion in the film thickness direction, lattice matching with the Si substrate 21 can be achieved, so that distortion is caused at these interfaces. Thus, a thermally stable device can be obtained by suppressing the diffusion of Ge.
[0035]
Second Embodiment
FIG. 5 is a cross-sectional process diagram showing an example in which the present invention is applied to formation of a MOS transistor, and a second embodiment of the present invention will be described based on this figure.
[0036]
First, as shown in FIG. 5A, an element isolation region (not shown) is formed on the surface of the Si substrate 41 by a LOCOS (LOCal Oxidation of Silicon) method, and the element isolation region is separated. A well region (not shown) in which a first conductivity type (for example, P-type) impurity is diffused is formed in the active region. Thereafter, a gate insulating film 42 made of silicon oxide is formed on the entire surface of the Si substrate 41, and a conductive film 43 made of polysilicon containing impurities is formed thereon.
[0037]
Next, Si is deposited on the conductive film 43 by a CVD method or other methods. _x (Ge _y C _1-y ) _1-x Layer 44 (where 0 <x <1, 0 <y ≦ 1) is formed. This Si _x (Ge _y C _1-y ) _1-x The formation of the layer 44 is performed in the same manner as in the first embodiment so that the Ge composition ratio decreases continuously or stepwise from the lower layer side to the surface (for example, from the lowermost layer to the surface). It is performed while adjusting other film forming conditions. Si _x (Ge _y C _1-y ) _1-x If the layer 44 is formed so that the composition ratio of Ge decreases from the lower layer side to the surface, Si is not added with C. _x Ge _1-x It may be a layer. Furthermore, this Si _x (Ge _y C _1-y ) _1-x An appropriate amount of impurities of a predetermined conductivity type is introduced into the layer 44 in order to provide conductivity.
[0038]
Next, this Si _x (Ge _y C _1-y ) _1-x A Si layer 45 is formed on the layer 44 by CVD. The Si layer 45 is formed in the same manner as described with reference to FIG. 4B in the first embodiment.
[0039]
After the above, as shown in FIG. 5 (2), by performing anisotropic etching from above the mask (not shown), the Si layer 45, Si _x (Ge _y C _1-y ) _1-x In a state where the layer 44, the conductive layer 43, and the gate insulating film 42 are patterned and the Si layer 45 is laminated, _x (Ge _y C _1-y ) _1-x A gate electrode 46 composed of the layer 43 and the conductive layer 43 is formed.
[0040]
Next, an insulating film is formed on the entire surface of the Si substrate 41, and the insulating film is anisotropically etched to form insulating side walls 47 on the side walls of the Si layer 45, the gate insulating film 46, and the gate electrode 42. To do. Thereafter, using the gate electrode 46 and the sidewall 47 as a mask, impurities of the second conductivity type (for example, N type) are introduced into the Si substrate 41 to form source / drain diffusion layers 49 on both sides of the gate electrode 46. When an LDD (Lightly Doped Drain) is provided inside the source / drain diffusion layer 49, impurities for LDD formation are introduced before the sidewall 47 is formed.
[0041]
Thereafter, as shown in FIG. 5 (3), a metal layer 51 is formed by sputtering over the Si substrate 41 while covering the gate electrode 46 and the sidewall 47. This metal layer 51 is formed in the same manner as described with reference to FIG. 4D in the first embodiment, and a titanium nitride (TiN) film is formed on the metal layer 51 as a cap layer for preventing impurity diffusion. May be.
[0042]
After the above, as shown in FIG. 5 (4), a heat treatment is performed to cause a silicide reaction at the interface portion between the metal layer 51 and the Si substrate 41, and the first metal silicide layer 53 is formed in this portion. To do. At the same time, a silicide reaction is caused at the interface between the metal layer 51 and the Si layer (45), and the Si constituting the gate electrode 46 is formed. _x (Ge _y C _1-y ) _1-x A second silicide layer 55 is formed on the layer 43. This heat treatment is performed by high-speed heat treatment under a predetermined condition (for example, 550 ° C. for 30 seconds) using an RTA (Rapid Thermal Annealing) apparatus. Here, the Si layer (45) portion at the interface with the metal layer 51 is set to be silicided. Thereby, the metal silicide layers 53 and 55 are formed.
[0043]
Next, the portion of the metal layer 51 remaining unreacted by the above heat treatment (the two-dot chain line portion in the figure) and the TiN film formed as a cap layer on the metal layer 51 are removed by etching. This etching is performed in the same manner as described in the first embodiment with reference to FIG.
[0044]
As described above, the first metal silicide layer 53 is provided on the surface of the source / drain diffusion layer 49 in the Si substrate 41, and the Si constituting the gate electrode 46. _x (Ge _y C _1-y ) _1-x A MOS transistor in which the second silicide layer 55 is provided on the layer 44 is obtained.
[0045]
According to the manufacturing method of the second embodiment described above, the Si constituting the gate electrode 46. _x (Ge _y C _1-y ) _1-x On the layer 44, a second metal silicide layer 55 is formed by a reaction between the Si layer 45 and the metal layer 51. Therefore, in this portion, as in the first embodiment, silicidation can be sufficiently advanced, and the diffusion of Ge into the formed second metal silicide layer 55 can be suppressed.
[0046]
Therefore, even if the progress of silicidation becomes non-uniform due to process variations in silicidation, the second metal silicide layer 55 having a sufficiently small Ge diffusion, a low resistance, and a sufficient thickness can be obtained. Si formed as a gate electrode _x (Ge _y C _1-y ) _1-x It can be formed on the surface of the layer 44. As a result, the second metal silicide layer 55 can realize a low resistance contact with the gate electrode 46.
[0047]
In particular, when the semiconductor device provided with this MOS transistor has a CMOS configuration, even if the same second metal silicide layer 55 is formed for both NMOS and PMOS, Si gate is used as the gate electrode. _x (Ge _y C _1-y ) _1-x By using the layer 44, the height of the Schottky barrier at the interface between the second metal silicide layer 55 and the gate electrode 46 can be lowered, and the contact resistance can be reduced.
[0048]
<Third Embodiment>
FIG. 6 is a sectional process diagram showing another example when the present invention is applied to formation of a MOS transistor, and a third embodiment of the present invention will be described based on this figure.
[0049]
First, as shown in FIG. 6A, an element isolation region (not shown) is formed on the surface of the Si substrate 61 by the LOCOS method, and the first active region isolated by the element isolation region is formed in the first region. A well region (not shown) in which conductive type (for example, P type) impurities are diffused is formed. Next, a gate insulating film 62 made of silicon oxide is formed on the entire surface of the Si substrate 61, and a conductive film made of polysilicon containing impurities is formed thereon, and then patterned to form a gate electrode 63. To do.
[0050]
Next, an insulating film is formed on the entire surface of the Si substrate 61, and the insulating film is anisotropically etched to form insulating side walls 64 on the side walls of the gate insulating film 62 and the gate electrode 63. Thereafter, using the gate electrode 63 and the sidewall 64 as a mask, a second conductivity type (for example, N-type) impurity is introduced into the Si substrate 62 to form source / drain diffusion layers 65 on both sides of the gate electrode 63. When the LDD is provided inside the source / drain diffusion layer 65, impurities for LDD formation are introduced before the sidewall 64 is formed.
[0051]
Next, an interlayer insulating film 66 is formed on the entire surface of the Si substrate 61 by a CVD method so as to embed the gate electrode 63 and the sidewalls 64. Then, the surface of the interlayer insulating film 66 is planarized by a CMP (Chemical Mechanical Polishing) method or the like. Thereafter, a contact hole 67 reaching the surface of the gate electrode 63 and the source / drain diffusion layer 65 is formed in the interlayer insulating film 66 by etching using the resist pattern as a mask.
[0052]
Next, as shown in FIG. 6B, Si is selectively formed on the exposed surfaces of the Si substrate 61 and the gate electrode 67 made of polysilicon by the CVD method. _x (Ge _y C _1-y ) _1-x A layer 68 (where 0 <x <1, 0 <y ≦ 1) is formed, and the contact hole 67 is buried. Here, as in the first embodiment, the flow rate of the deposition gas and other components are reduced so that the Ge composition ratio decreases continuously or stepwise from the lower layer side to the surface (for example, from the lowermost layer to the surface). Si while adjusting film conditions _x (Ge _y C _1-y ) _1-x Layer 68 is formed.
[0053]
At this time, in the initial stage of film formation, the Si substrate 61 is lattice matched to the Si substrate 61. _x (Ge _y C _1-y ) _1-x It is important to set the composition ratio of the layer 68. Since the atomic radius of Ge can be offset by addition of C, the degree of freedom of the composition ratio of Ge can be increased. This Si _x (Ge _y C _1-y ) _1-x As a pretreatment for forming the layer 68, a Si seed layer (not shown) may be formed. The formation of this seed layer also causes Si _x (Ge _y C _1-y ) _1-x The lattice matching distortion between the layer 68 and the Si substrate 61 can be relaxed.
[0054]
Si _x (Ge _y C _1-y ) _1-x If the layer 68 is formed so that the composition ratio of Ge decreases from the lower layer side to the surface, and if the lattice matching with the Si substrate 61 is sufficiently achieved, Si to which C is not added is formed. _x Ge _1-x It may be a layer. Further, the Si composition ratio is maximized in the middle portion in the film thickness direction. _x (Ge _y C _1-y ) _1-x By forming the layer 68, lattice matching with the Si substrate 61 may be achieved. Even in such a case, Si to which C is not added is also possible. _x Ge _1-x Si layer _x (Ge _y C _1-y ) _1-x It can be layer 68. This Si _x (Ge _y C _1-y ) _1-x An appropriate amount of impurities of a predetermined conductivity type is introduced into the layer 68 in order to impart conductivity.
[0055]
Next, this Si _x (Ge _y C _1-y ) _1-x A Si layer 69 is formed on the layer 68 by a CVD method. The Si layer 69 is formed in the same manner as described with reference to FIG. 4B in the first embodiment.
[0056]
Thereafter, as shown in FIG. 6 (3), a metal layer 71 is formed by a sputtering method in a state of covering the Si layer 69 and the interlayer insulating film 66. The metal layer 71 is formed in the same manner as described in the first embodiment with reference to FIG.
[0057]
After the above, as shown in FIG. 6 (4), by performing a heat treatment, a silicidation reaction occurs at the interface portion between the metal layer 71 and the Si layer (69). _x (Ge _y C _1-y ) _1-x A metal silicide layer 73 is formed on the layer 68. This heat treatment is performed so that the Si layer (69) is completely consumed, as in the first and second embodiments.
[0058]
Next, the portion of the metal layer 71 remaining unreacted by the above heat treatment (the two-dot chain line portion in the figure) and the TiN film formed as a cap layer on the metal layer 51 are removed as in the first embodiment. To do.
[0059]
As described above, the Si provided on the source / drain diffusion layer 65 in the Si substrate 61. _x (Ge _y C _1-y ) _1-x A MOS transistor in which the silicide layer 73 is provided on the surface of the layer 68 is obtained.
[0060]
According to the manufacturing method of the third embodiment described above, Si _x (Ge _y C _1-y ) _1-x On the layer 68, a metal silicide layer 73 is formed by a reaction between the Si layer 69 and the metal layer 71. Therefore, in this portion, as in the first embodiment and the second embodiment, it is possible to sufficiently proceed with silicidation and to suppress the diffusion of Ge into the formed metal silicide layer 73. it can.
[0061]
Therefore, even if the progress of silicidation becomes non-uniform due to process variations in silicidation, a metal silicide layer 73 having a sufficiently low thickness and a low resistance and a sufficient thickness can be obtained by using a gate electrode. Si formed on 63 and the source / drain diffusion layer 65 _x (Ge _y C _1-y ) _1-x It can be formed on the surface of layer 68. As a result, the metal silicide layer 73 can realize a low resistance contact with the gate electrode 63 and the source / drain diffusion layer 65.
[0062]
In particular, when the semiconductor device provided with this MOS transistor has a CMOS configuration, even if the same metal silicide layer 73 is formed for both NMOS and PMOS, Si and silicon are formed on the gate electrode 63 and the source / drain diffusion layer 65. _x (Ge _y C _1-y ) _1-x By providing the layer 44 and forming the metal silicide layer 73 on the surface, the height of the Schottky barrier at the interface between the metal silicide layer 73 and the gate electrode 63 and further at the interface between the metal silicide layer 73 and the source / drain diffusion layer 65 is increased. It is possible to reduce the contact resistance.
[0063]
【The invention's effect】
As described above, according to the method of manufacturing a semiconductor device of the present invention, the Si composition ratio decreases from the lower layer side to the surface so that the Ge composition ratio decreases. _x (Ge _y C _1-y ) _1-x By forming a layer and siliciding the Si layer formed on this, Si _x (Ge _y C _1-y ) _1-x The silicidation is not hindered by Ge in the layer, and the silicidation can sufficiently proceed and the diffusion of Ge into the formed metal silicide layer can be suppressed. This makes it possible to stably form a low-resistance metal silicide layer with a sufficient thickness on the SiGe-based alloy layer.
[Brief description of the drawings]
FIG. 1 is a cross-sectional process diagram for explaining a basic concept of the present invention.
FIG. 2 is a cross-sectional process diagram for explaining another example of the present invention.
FIG. 3 is a cross-sectional process diagram for explaining still another example of the present invention.
FIG. 4 is a sectional process view for explaining the first embodiment of the present invention.
FIG. 5 is a cross-sectional process diagram for explaining a second embodiment of the present invention.
FIG. 6 is a cross-sectional process diagram for explaining a third embodiment of the present invention.
FIG. 7 is a cross-sectional process diagram for explaining a conventional method of manufacturing a semiconductor device.
[Explanation of symbols]
11 ... Substrate, 12, 12 ', 23, 44, 68 ... Si _x (Ge _y C _1-y ) _1-x Layer, 13, 24, 45, 69 ... Si layer, 14, 31, 51, 71 ... metal layer, 15, 73 ... metal silicide layer, 21, 41, 61 ... Si substrate, 33 ... first metal silicide layer, 16 ... Si seed layer, 55 ... second metal silicide layer

Claims

A Si _x (Ge _y C _1-y ) _1-x layer (where 0 <x <1, 0 <y ≦ 1) so that the composition ratio of Ge is maximized in the middle portion in the film thickness direction on the substrate. Forming a step;
Forming a Si layer on the Si _x (Ge _y C _1-y ) _1-x layer;
Forming a metal layer on the Si layer;
A method of manufacturing a semiconductor device, comprising: performing a heat treatment to form a metal silicide layer by reacting the metal layer and the Si layer.

In the manufacturing method of the semiconductor device according to claim 1,
In the step of forming the metal silicide layer, the Si layer is completely converted into a metal silicide.

In the manufacturing method of the semiconductor device according to claim 1,
A method for manufacturing a semiconductor device, comprising: forming a Si seed layer on the substrate made of Si before forming the Si _x (Ge _y C _1-y ) _1-x layer.