JP3943616B2

JP3943616B2 - Data processor with transparent operation in background mode

Info

Publication number: JP3943616B2
Application number: JP29383995A
Authority: JP
Inventors: シャーリー・エル・マン; デビッド・ジェイ・エイ・ペナ; チャールズ・エフ・ストゥドー; ゴードン・ダブリュ・マッキンノン
Original assignee: NXP USA Inc
Current assignee: NXP USA Inc
Priority date: 1994-11-10
Filing date: 1995-10-18
Publication date: 2007-07-11
Anticipated expiration: 2015-10-18
Also published as: TW247949B; CN1097781C; DE69525129T2; KR100385499B1; EP0712078A1; US5954813A; DE69525129D1; CN1159032A; KR960018880A; JPH08235010A; EP0712078B1

Description

【０００１】
【産業上の利用分野】
本発明は、一般に、データ・プロセッサに関し、さらに詳しくは、バックグランド・モードを有するデータ・プロセッサに関する。
【０００２】
【従来の技術】
従来、コンピュータ・システムは、中央処理装置（ＣＰＵ），メモリおよび入力／出力周辺装置を有すると定義される。近年の集積回路技術の進歩により、従来のコンピュータ機能の多くを単一集積回路チップ上に集積可能になっている。チップが中央処理装置と、いくつかの周辺回路とを含む場合、「集積データ・プロセッサ」と呼ぶことができる。集積データ・プロセッサの一例として、モトローラ社から入手可能なＭＣ６８３０２集積マルチプロトコル・プロセッサ(Integrated Multiprotocol Processor)がある。チップがメモリを含む場合には、さらに高度なシステム集積を達成し、かかるチップは「マイクロコントローラ」と呼ばれることがあるが、マイクロコンピュータ，組み込み型(embedded)コントローラなどさまざまな名称で一般に知られている。マイクロコントローラの例として、モトローラ社から入手可能なＭＣ６８ＨＣ１１マイクロプロセッサがある。いずれの集積データ・プロセッサおよびマイクロコントローラも、オンチップ・メモリおよび／または周辺装置をＣＰＵと集積するためシステム集積モジュールとして知られる「グルー論理(glue logic)」回路を含む。
【０００３】
高度な集積のため、集積データ・プロセッサおよびマイクロコントローラは、自動車エンジン・コントローラ，冷蔵庫，セルラ電話，リモート・コントローラなどの用途で理想的である。これらの用途で動作するソフトウェアを開発するため、ソフトウェアのフローを監視することは役立つ。この監視は、ソフトウェア・バグの検出を可能にし、一般にバックグランド・モード(background mode) として知られる診断モードにより達成できる。バックグランド・モードでは、データ・プロセッサは一連のソフトウェア命令によりシングル・ステップ処理される。各命令の後、ＣＰＵのレジスタの内容を調べて、ソフトウェアがこの内容にどのように影響したかを判断できる。また、レジスタを変更して、ソフトウェアに対する修正が動作に及ぼす影響を調べる機能を備えることも役立つ。
【０００４】
一般に、データ・プロセッサは、バックグランド・モードに入らせる特定の状態を検出する回路も含む。これらの状態は、一般に、ブレークポイント(breakpoints) という。ブレークポイントは、例えば、ある特定のメモリ番地にアクセスするＣＰＵまたはある特定のデータ・パターンを行うデータ・バスを監視することによって検出できる。ブレークポイントを検出した後、システム集積モジュールは、（例えば、割り込みを送出することによって）例外を強制実行する。例外に応答して、ＣＰＵはその動作に関する重要な情報をスタックに入れる。スタックされた情報により、ＣＰＵは、バックグランド・モードの終了後に、何もなかったかのように通常動作モードに戻ることができる。従って、バックグランド・モードに出入りすることは、一般にアプリケーションの動作に対してトランスペアレント(transparent) である。
【０００５】
しかし、データ・プロセッサは他の周辺装置を内蔵しているので、ＣＰＵがバックグランド・モードからトランスペアレントに自動復帰することを保証することは十分ではない。チップ全体がトランスペアレントに動作することが望ましい。例えば、多くのデータ・プロセッサは、シリアル通信モジュールを内蔵する。これらのモジュールは、データを送受信し、送受信されたキャラクタなどの特定の条件の発生に基づいて、ＣＰＵに割り込む。ＣＰＵが割り込みを受信した後、ステータス・レジスタを読み、どのイベントが割り込みを起こしたのか調べる。
【発明が解決しようとする課題】
通常、ブレークポイント回路は、バックグランド・モードへのエントリを示す信号を与える。この信号により、周辺装置のクロックは停止され、一般にこれでトランスペアレント動作を維持するのに十分である。ときどきデバッグ・プロセス中に、周辺装置の状態を調べることが望ましい場合もある。しかし、周辺装置のステータス・レジスタを読むことにより、周辺装置の状態が変化する。通常動作モードに復帰すると、周辺装置の状態は、バックグランド・モードに入ったときの状態とは異なる。従って、周辺装置の状態を変更せずに調べることを可能にすることにより、バックグランド・モードでのトランスペアレントな動作を保証するデータ・プロセッサが必要とされる。この問題は、本発明によって解決され、その特徴および利点は、添付の図面とともに以下の説明からより明確に理解されよう。
【０００６】
【実施例】
図１は、本発明によるマイクロコントローラ１０の形式のデータ・プロセッサを示す。マイクロコントローラ１０は、集積回路マイクロコントローラであり、一般に、中央処理装置（ＣＰＵ）１２，システム集積モジュール１４，ブレーク・モジュール１５，回路のシリアル部１６，ランダム・アクセス・メモリ（ＲＡＭ）回路１８，リード・オンリ・メモリ（ＲＯＭ）回路２０，別のメモリ回路２２（例えば、ＥＥＰＲＯＭ (electrically erasable programmable read only memory)），ポート論理回路２４，外部バス・インタフェース回路２６，回路のタイマ部２８および直接メモリ・アクセス（ＤＭＡ：direct memory access）回路３０を含む。ＣＰＵ１２，システム集積モジュール１４，ブレーク・モジュール１５，シリアル部１６，ＲＡＭ１８，ＲＯＭ２０，別のメモリ２２，ポート論理回路２４，外部バス・インタフェース２６，タイマ回路２８およびＤＭＡ３０のそれぞれは、情報バス３２に双方向に結合される。ＣＰＵ１２およびシステム集積モジュール１４は、バス３４を介して双方向に結合される。同様に、ＣＰＵ１２は，バス３６を介してＤＭＡ３０に結合される。
【０００７】
システム集積モジュール１４は、複数の集積回路ピン３８を介して、マイクロコントローラ１０の外部で信号を送受信できる。複数の集積回路ピンは、ここでは詳細に図示しない。シリアル部１６は、複数の集積回路ピン４０を介して、マイクロコントローラ１０の外部で信号を送受信できる。この場合も、複数の集積回路ピンは詳細に図示しない。メモリの種類に応じて、別のメモリ２２は、複数の集積回路ピン４２（詳細に図示せず）を介して、マイクロコントローラ１０の外部で信号を送受信してもよい。ポート論理回路２４も、複数の集積回路ピン４４を介して、マイクロコントローラ１０の外部で信号を送受信できる。さらに、外部バス・インタフェース２６は、複数の集積回路ピン４６を介して、マイクロコントローラ１０の外部で信号を送受信できる。タイマ部２８も、複数の集積回路ピン４８を介して、マイクロコントローラ１０の外部で信号を送受信できる。図１は、マイクロコントローラ・ファミリ内の１つの可能なマイクロコントローラを示す。データ・プロセッサの同じファミリ内のマイクロコントローラは一般に複数の異なるオンボード周辺装置を有するので、マイクロコントローラ１０は、本明細書で説明する発明の１つの実施例のみを提供する。例えば、マイクロコントローラ１０の他の実施例は、ＲＯＭ２０，外部バス・インタフェース２６またはＤＭＡ３０を有していなくてもよい。さらに、他のコプロセッサもマイクロコントローラ１０内で構成してもよい。実際、マイクロコントローラ１０の他の実施例は、図１に示す実施例よりも少ない，多いまたは異なる周辺装置を有してもよい。さらに、図１に示す本発明の実施例では、マイクロコントローラ１０は、１６ビット・アドレスと、８ビット格納レジスタと、１６ビット格納レジスタとを含む８ビット・マイクロコントローラである。
【０００８】
図１に示す発明の実施例の動作中に、システム集積モジュール１４は、マイクロコントローラ１０の汎用コントローラとして用いられる。一般に、システム集積モジュール１４は、動作をイネーブルおよびディセーブルし、タイミング制御を行い、マイクロコントローラ１０の例外処理条件を実行するため、複数の制御情報を提供する。システム集積モジュール１４は、バス３４を介して中央処理装置１２と、複数の集積回路ピン３８を介して外部ユーザと、そして情報バス３２を介してマイクロコントローラ１０の残りの複数の構成要素のそれぞれと直接インタフェースする。
【０００９】
ブレーク・モジュール１５は、情報バス３２に接続され、ブレークポイントの発生を検出する。ブレークポイントの検出に応答して、ブレーク・モジュール１５は、システム集積モジュール１４に対する「ＢＫＰＴ」と記されたブレーク信号をアクティブにする。信号ＢＫＰＴに応答して、システム集積モジュール１４は、ソフトウェア割り込み（ＳＷＩ：software interrupt）命令をＣＰＵ１２の命令レジスタ内に強制的に入れる。ＳＷＩ命令を強制的に入れることにより、マイクロコントローラ１０は、カレント命令の終了後にバックグランド・モードに入る。
【００１０】
システム集積モジュール１４は、好ましくは外部ブレーク入力信号にも応答して、外部エミュレータがマイクロコントローラ１０をバックグランド・モードにさせることを可能にする。この場合、マイクロコントローラ１０がバックグランド・モードに入るための条件は、２つのブレーク条件のＯＲであり、これはアクティブ・ロー(active-low)ＢＫＰＴと外部ブレーク信号との間の論理ＮＡＮＤとして実施される。この追加ブレーク信号源により、外部エミュレータは、データ・バス上で導通されるデータ，命令のシーケンスなどより広い範囲の条件についてマイクロコントローラ１０をバックグランド・モードにすることができる。この追加ブレーク信号源についてはこれ以上説明しない。１つのブレーク信号源だけが必要なことが明白である。しかし、ブレーク・モジュール１５は、マイクロコントローラ１０がシングル・チップ・モードで動作しても、マイクロコントローラ１０がバックグランド・モードに入ることを可能にし、従ってマイクロコントローラ１０にブレーク・モジュール１５を内蔵することが好ましい。
【００１１】
マイクロコントローラ１０において、ＤＭＡ３０は、マイクロコントローラ１０の内部のメモリと複数の周辺装置（図示せず）との間のデータの直接通信を可能にする。ＤＭＡ３０は、ユーザが高速メモリ・アクセス方法を必要とする場合、マイクロコントローラ１０上で任意に構成してもよい。直接メモリ・アクセスの利用および構成は、データ処理技術分野で周知であり、これ以上詳しく説明しない。
【００１２】
タイマ部２８は、自走(self-running)１６ビット・カウンタに基づく複数のタイミング機能を実行する。複数の集積回路ピン４８によってイネーブルされると、タイマ部２８は入力捕捉(input-capture) 機能，出力比較(output-compare)機能，リアルタイム割り込みまたはコンピュータ適正動作ワッチドッグ(computer operating properly watchdog)機能を実行すべく機能できる。これらの各機能の実施および利用はデータ処理技術分野で周知であり、これ以上詳しく説明しない。
【００１３】
外部バス・インタフェース２６は、外部ユーザまたは外部周辺装置とマイクロコントローラ１０との間のアドレスおよびデータ値の送受信を制御する。外部バス・インタフェース２６は、情報バス３２を介して複数のアドレスおよびデータ値をマイクロコントローラ１０の残りの部分に通信する。外部バス・インタフェース回路の利用および構成はデータ処理技術分野で周知であり、これ以上詳しく説明しない。
【００１４】
ポート論理回路２４は、複数の集積回路ピン４４のそれぞれの動作および機能を制御する。ポート論理回路２４は、第１動作モードで汎用入力／出力ピンとして機能するように、複数の集積回路ピン４４を構成する。第２動作モードでは、ポート論理回路２４は、複数の集積回路ピン４４のそれぞれを利用して、多重化アドレスおよびデータ情報を通信する。ポート論理回路の利用および構成はデータ処理技術分野で周知であり、これ以上詳しく説明しない。
【００１５】
ＲＡＭ１８，ＲＯＭ２０および別のメモリ２２は、マイクロコントローラ１０の適正動作のために必要な情報を格納すべく機能する。さらに、ユーザ・プログラムで指定されれば、他のデータおよびアドレス値もそこに格納してもよい。マイクロコントローラにおけるメモリの利用および構成は当技術分野で周知であり、これ以上詳しく説明しない。
【００１６】
シリアル部１６は、マイクロコントローラ１０と外部ユーザまたは外部周辺装置との間でシリアル・デジタル・データを通信する。シリアル・デジタル・データおよび適切な制御信号は、複数の集積回路ピン４０を介して通信される。シリアル部１６は、本発明によりその状態がバックグランド・モードに維持される周辺装置の例を示し、シリアル部１６については以下の図５で詳しく説明する。
【００１７】
ＣＰＵ１２は、マイクロコントローラ１０の動作中に、ＣＰＵ１２の命令セットからの特定の命令からなるプログラムを実行する。さまざまなマイクロプロセッサおよびマイクロコントローラ命令セットは当技術分野で周知であり、本発明によるマイクロコントローラはさまざまな命令セットで動作できることが明白である。従って、ＣＰＵ１２の特定の命令セットについてはこれ以上詳しく説明しない。
【００１８】
図２は、本発明を理解するのに役立つ、図１のマイクロコントローラ１０のシステム集積モジュールの一部のブロック図を示す。図２から、システム集積モジュール１４は、条件決定回路(conditioning circuit)４９，「ＳＩＭＢＲＥＡＫＰＯＩＮＴＳＴＡＴＵＳＲＥＧＩＳＴＥＲ」と記されたレジスタ５０，「ＳＩＭＢＲＥＡＫＦＬＡＧＣＯＮＴＲＯＬＲＥＧＩＳＴＥＲ」と記されたレジスタ５２，論理回路５４を含むことがわかる。
【００１９】
条件決定回路４９は、ブレーク・モジュール１５から信号ＢＫＰＴを受ける第１入力端子と、「ＣＴＭＢＫＰＴ」と記された信号を受ける第２入力端子と、「ＬＡＳＴ」と記された信号を受ける第３入力端子と、「ＩＢＲＥＡＫ」と記された信号を情報バス３２に与える出力端子とを有する。条件決定回路４９は、内部ブレーク条件（ブレーク・モジュール１５が信号ＢＫＰＴをアクティブにすることによる）、または入力信号ＣＴＭＢＫＰＴをアクティブにすることによる外部ブレーク条件のいずれかを認識する論理回路である。条件決定回路４９は、信号ＢＫＰＴまたはＣＴＭＢＫＰＴのいずれかのアクティブ化に応答して信号ＩＢＲＥＡＫをアクティブにし、信号ＩＢＲＥＡＫは、信号ＬＡＳＴのアクティブ化によって示されるように命令境界(instruction boundary)に同期される。アクティブのとき、信号ＬＡＳＴは、カレント・クロック・サイクルが命令の最後のクロック・サイクルであることを示す。バックグランド・モードを出る場合、ブレーク・モジュール１５および外部ブレーク・モジュールの両方は、割り込み復帰（ＲＴＩ：return from interrupt ）命令の最後のサイクルまで、それぞれのブレークポイント信号を非アクティブにすることを遅らせる。ＲＴＩ命令を検出する別の論理は図２に図示しない。
【００２０】
レジスタ５０，５２は、ＣＰＵ１２のアドレス・スペースに現れる、さらに詳しくは、システム集積モジュール１４の動作に関連するレジスタを含むアドレス・スペースの一部に現れるメモリ・マップド・レジスタ(memory-mapped register)である。レジスタ５０は、ＳＩＭブレーク／ストップ／ウェート（ＳＢＳＷ）ビット５１として知られるビットを有する。ＳＢＳＷビット５１は、ブレーク割り込みから出た後にリターン・ツー・ウェート(return to wait)またはストップ・モードを必要とするアプリケーションで有用である。バイナリ１に設定されると、ＳＢＳＷビット５１は、ストップまたはウェート・モードがブレーク割り込みによって抜け出たことを示す。バイナリ０にクリアされると、ＳＢＳＷビット５１は、ストップまたはウェート・モードがブレーク割り込みによって抜け出なかったことを示す。このビットは、バイナリ０をレジスタ５０のビット位置１に書き込むことによってクリアされる。ストップ・モードおよびウェート・モードは、Smith et al.による１９８８年５月３１日に発光された米国特許第４，７４８，５５９号 "Apparatus for Reducing Power Consumed by a Static Microprocessor" で教示されるように、マイクロコントローラ１０を低電力で動作させることを可能にするモードである。
【００２１】
レジスタ５２は、ブレーク・ポイント・クリア・フラグ・イネーブル（ＢＣＦＥ）ビット５３として知られるビットを有する。ＢＣＦＥビット５３は、デフォルトでリセット時にバイナリ０でクリアされるが、それ以降は変更可能である。レジスタ５２は、ＢＣＦＥビット５３の状態を表す信号を論理回路５４の入力に伝える出力を有する。ＢＣＦＥビット５３は、ソフトウェアがバックグランド・モード中に周辺装置の状態に影響を与えることができるかどうかを決定する読み出し可能，書き込み可能なビットである。バイナリ１に設定されると、ＢＣＦＥビット５３は、ソフトウェアがバックグランド・モード中に周辺装置の状態を変更することを可能にする。例えば、ＢＣＦＥビット５３が設定されると、周辺装置のステータス・レジスタに対するアクセスは、一部のビットまたはすべてのビットをクリアすることが許される。バックグランド・モード中にステータス・ビットをクリアする場合、ＣＦＥビット５３をバイナリ１に設定しなければならない。バイナリ０にクリアされると、ＢＣＦＥビット５３は、バックグランド・モード中にステータス・ビットはクリア可能でないことを表す。
【００２２】
論理回路５４は、ＮＡＮＤゲート５６，５７およびインバータ５８，５９を含む。ＮＡＮＤゲート５６は、レジスタ５２に接続されＢＣＦＥビット５２を表す論理信号を受ける第１入力端子と、ブレーク・モジュール１５から信号ＢＫＰＴを受ける第２入力端子と、出力端子とを有する。ＮＡＮＤゲート５７は、ＮＡＮＤゲート５６の出力端子に接続された第１入力端子と、信号ＢＫＰＴを受ける第２入力端子と、出力端子とを有する。インバータ５８は、ＮＡＮＤゲート５７の出力端子に接続された入力端子と、出力端子とを有する。インバータ５９は、インバータ５８の出力端子に接続された入力端子と、「ＩＣＬＲＦＬＧＥＮ」と記された信号を情報バス３２に与える出力端子とを有する。論理回路５４は、ＢＣＦＥビット５３が設定される場合に、バックグランド・モード中に信号ＩＣＬＲＦＬＧＥＮをアクティブにすべく動作する。従って、ＢＣＦＥビット５３により、ユーザは信号ＩＣＬＲＦＬＧＥＮを受ける周辺装置に対するアクセスがその状態を変更することが許されるかどうかを判断できる。
【００２３】
図３は、図１のマイクロコントローラ１０のブレーク・モジュール１５のブロック図を示す。ブレーク・モジュール１５は、「ＢＲＥＡＫＳＴＡＴＵＳ／ＣＯＮＴＲＯＬＲＥＧＩＳＴＥＲ」と記されたレジスタ６０を含む。レジスタ６０は、ブレーク・イネーブル（ＢＲＫＥ）ビット６１と、ブレーク・アクティブ（ＢＲＫＡ）ビット６２とを含む読み出し可能，書き込み可能なメモリ・マップド・レジスタである。ＢＲＫＥビット６１は、ブレーク・アドレス・レジスタ一致で、ブレークをイネーブルする読み出し可能，書き込み可能なビットである。バイナリ１に設定されると、ＢＲＫＥビット６１は、１６ビットのアドレス一致で信号ＢＫＰＴの生成をイネーブルする。バイナリ０にクリアされると、ＢＲＫＥビット６１は、１６ビットのアドレス一致で信号ＢＫＰＴの生成をディセーブルする。ＢＲＫＥビット６１は、ブレーク・ルーチンを出る前に論理０を書き込むことによってクリアでき、リセット時に自動的にクリアされる。ＢＲＫＡビット６２は、ブレーク・アドレス一致を検出した後にブレーク・モジュール１５によってバイナリ１に設定される読み出し可能，書き込み可能なステータス・ビットである。このビットは、ブレーク・ルーチンを出る前に論理０に書き込むことによってバイナリ０にクリアできる。また、このビットはリセット時にもクリアされる。
【００２４】
また、ブレーク・モジュール１５は、ＢＲＥＡＫＡＤＤＲＥＳＳＲＥＧＩＳＴＥＲＨＩＧＨと記されたレジスタ６３，８ビット比較器６４，８ビット比較器６５，ＢＲＥＡＫＡＤＤＲＥＳＳＲＥＧＩＳＴＥＲＬＯＷと記されたレジスタ６６および制御ブロック６７を含む、１６ビット・アドレス一致で信号ＢＫＰＴをアクティブにする回路も含む。レジスタ６３、６６は、それぞれ一致アドレスの８ビット・ロー部分およびハイ部分を収容する読み出し可能，書き込み可能なレジスタである。比較器６４は、「Ａ１５：８」と記されたバス・アドレスのハイ部分を受ける第１入力と、レジスタ６３に接続された第２入力と、Ａ１５：８とレジスタ６３の内容との間の一致に応答してアクティブになる出力とを有する。比較器６５は、「Ａ７：０」と記されたバス・アドレスのロー部分を受ける第１入力と、レジスタ６６に接続された第２入力と、Ａ７：０とレジスタ６６の内容との間の一致に応答してアクティブになる出力とを有する。制御ブロック６７は、比較器６４の出力に接続された第１入力と、比較器６５の出力に接続された第２入力と、信号ＬＡＳＴを受ける第３入力と、信号ＢＫＰＴを与える出力とを有する。制御ブロック６７は、ＲＴＩ命令の最後で、ＢＲＫＥビット６１が設定され、かつ両方の入力がアクティブの場合に、信号ＢＫＰＴをアクティブにし、また信号ＬＡＳＴに応答して信号ＢＫＰＴを非アクティブにする。信号ＢＫＰＴをアクティブにするのと同時に、制御ブロック６７はＢＲＫＡビット６２を設定する。
【００２５】
バックグランド・モード中の動作について、図１のマイクロコントローラ１０の理解に役立つタイミング図を示す図４においてより明確に説明する。図４において、横軸は時間を表す。２つの時点をそれぞれ「ｔ１」，「ｔ２」と表す。時間ｔ１前では、マイクロコントローラ１０は通常動作モードである。このモードは、信号ＢＫＰＴが論理ハイで非アクティブであることによって表される。信号ＩＢＲＥＡＫは、論理ローで非アクティブである。カレントＣＰＵ命令サイクルの終了で生じる時間ｔ１で、システム集積モジュール１４は信号ＩＢＲＥＡＫをアクティブにする。従って、時間ｔ１と時間ｔ２との間で、マイクロコントローラ１０はバックグランド・モードとなる。信号ＩＣＬＲＦＬＧＥＮは、マイクロコントローラ１０が通常動作モードのとき、論理ハイでアクティブである。バックグランド・モード中に、信号ＩＣＬＲＦＬＧＥＮは、ＢＣＦＥビットの状態に依存する論理状態を有する。ＢＣＦＥビットがクリアされる（バイナリ０）場合、論理回路５４は信号ＩＣＬＲＦＬＧＥＮを論理ローで非アクティブにする。従って、信号ＩＣＬＲＦＬＧＥＮを受ける任意の周辺装置におけるレジスタを調べても、この周辺装置はその状態を変更しない。しかし、バイナリ１にリセットした後に、ユーザがＢＣＦＥビット５２を設定すると、信号ＩＣＬＲＦＬＧＥＮはバックグランド・モード中に論理ハイでアクティブになり、周辺装置のレジスタを読み出す試みにより、論理状態が変化する。
バックグランド・モード中のトランスペアレント周辺装置動作の例
バックグランド・モードで周辺装置の状態を維持できるマイクロコントローラ１０の能力については、特定の例により最もよく理解される。図５は、図１のマイクロコントローラ１０のシリアル部１６のブロック図を示す。シリアル部１６は、信号ＩＣＬＲＦＬＧＥＮを利用して、バックグランド・モード中に周辺装置の状態を維持できる３つの方法を示す。まず第１に、シリアル部１６のステータス・レジスタ内のいくつかの制御ビットは、これらを読み出すことに応答してクリアされる。信号ＩＣＬＲＦＬＧＥＮは、これらのビットが読み出された後でバックグランド・モード中にクリアされるかどうか、あるいはこれらのビットが以前の状態を維持するかどうかを決定する。第２に、ステータス・レジスタを読み出すことは、他の制御ビットを即刻クリアしない。むしろ、これらのステータス・ビットを読み出す行為は、クリア機構を装備する(arm) ；クリアは、ある別の条件が発生したときに完了する。この機構の例として、別のレジスタへの書き込みがある。信号ＩＣＬＲＦＬＧＥＮにより、ステータス・レジスタを読み出す行為でクリア機構を装備しないことができる。第３に、別のレジスタに書き込むことにより、ステータス・レジスタ内のビットがクリアされることがある。しかし、信号ＩＣＬＲＦＬＧＥＮにより、この他のレジスタへの書き込みがステータス・レジスタを変更しないことができる。
【００２６】
図５を参照して、シリアル部１６は、送信データ・レジスタ８１，シフト・レジスタ８２，受信データ・レジスタ８３，ピン制御論理ブロック８４，「ＳＰＩＣＯＮＴＲＯＬＲＥＧＩＳＴＥＲ」と記されたレジスタ８５，「ＳＰＩＳＴＡＴＵＳＡＮＤＣＯＮＴＲＯＬＲＥＧＩＳＴＥＲ」と記されたレジスタ８６およびシリアル周辺インタフェース（ＳＰＩ）制御ブロック８８を含むことがわかる。送信データ・レジスタ８１は、「Ｄ７：０」と記された情報バス３２のデータ部分から８ビットデータ要素を受ける入力と、シフト・レジスタ８２の入力に接続された８ビット出力とを有する８ビット・レジスタである。シフト・レジスタ８２も、受信データ・レジスタ８３の入力に接続された８ビット出力を有する。シフト・レジスタ８２は、ピン制御論理ブロック８４の出力端子に接続されたシリアル入力端子と、ピン制御論理ブロック８４の入力端子に接続されたシリアル出力端子とを有する。従って、シフト・レジスタ８２は、シリアル部１６の送信部および受信部の両方と機能する。送信動作の場合、シフト・レジスタ８２は送信すべき１バイトのデータを受け、一度に１ビットだけデータをピン制御論理ブロック８４にシフト・アウトする。受信動作の場合、シフト・レジスタ８２は、ピン制御論理ブロック８４からシリアル・データ・ストリームを受けて、数バイトのデータを形成し、これは受信データ・レジスタ８３に格納される。受信データ・レジスタ８３も、信号Ｄ７：０を情報バス３２に与える出力を有する。
【００２７】
ピン制御論理ブロック８４は、集積回路ピン４０に接続される。集積回路ピン４０は、シリアル部１６のレジスタおよび論理ブロックとともに、シリアル周辺インタフェース（ＳＰＩ）を形成する。集積回路ピン４０の機能を以下の表１に示す。
【００２８】
【表１】

ＳＰＩＣＯＮＴＲＯＬＲＥＧＩＳＴＥＲ８５は、８制御ビットを格納するメモリ・マップド・レジスタである。レジスタ８５は、ＳＰＩ制御ブロック８８に接続され、シリアル部１６の動作を制御する出力を有する。これらの各ビットの機能について、以下の表２で説明する。
【００２９】
【表２】

さらに、ＳＰＩＳＴＡＴＵＳＡＮＤＣＯＮＴＲＯＬＲＥＧＩＳＴＥＲ８６は、シリアル部１６のステータスに関連する６ビットを含み、これらを以下の表３に示す。
【００３０】
【表３】

一般に、ＳＰＩ制御ブロック８８は、シリアル部１６の動作を制御する順序論理ブロックである。動作の一部は、データの送信または受信の信号に関する。この目的のため、ＳＰＩ制御ブロック８８は、４ビットの出力端子を含み、この４ビット出力端子は、２つの割り込み要求信号をＣＰＵ１２に与え（一方は送信レジスタ８１がフルであることを示し、他方は受信レジスタ８３がエンプティであることを示す）、２つのＤＭＡサービス要求信号をＤＭＡ３０に与える（一方は送信レジスタ８１がフルであることを示し、他方は受信レジスタ８３がエンプティであることを示す）。
【００３１】
さらに、ＳＰＩ制御ブロック８８は、信号ＩＣＬＲＦＬＧＥＮに応答して、マイクロコントローラ１０がバックグランド・モードに入ったときにシリアル部１６の状態を維持する機構を提供する。異なるビットに対するＩＣＬＲＦＬＧＥＮの影響を以下の表４に示す。
【００３２】
【表４】

ＤＭＡ３０がレジスタ８６を読み出す場合（およびＤＭＡＳ＝１）、ビットＳＰＲＦおよびＳＰＴＥは、装備機構なしにクリアされる。しかし、ステータス・レジスタ・クリアおよび装備機構は、信号ＩＣＬＲＦＬＧＥＮに基づいて条件的に保持できる可能な状態の一例にすぎない。
【００３３】
さらに、周辺装置は、信号ＩＣＬＲＦＬＧＥＮによって決定されるように、バックグランド・モード中にその状態に影響を及ぼすかどうかを局所的に決定できる。例えば、シリアル部１６は、特定の状態変化について信号ＩＣＬＲＦＬＧＥＮに応答するかどうかを決定するため、追加制御ビットを含んでもよい。このステータス・ビットが設定されると、シリアル部１６は信号ＩＣＬＲＦＬＧＥＮに応答して、バックグランド・モード中に状態を選択的に変更する。すなわち、シリアル部１６は、信号ＩＣＬＲＦＬＧＥＮがバックグランド中にアクティブの場合にのみ、特定の状態変化を許す。このステータス・ビットがクリアされると、シリアル部１６は、信号ＩＣＬＲＦＬＧＥＮがアクティブかどうかにかかわらず、バックグランド・モード中に状態変化を許す。シリアル部１６では、この制御ビットはレジスタ８６の未使用ビット位置に入れることができる。別の例では、タイマ部２８が信号ＩＣＬＲＦＬＧＥＮに応答すべきかどうかのこの「局所」判定を行うことが望ましいことがある。この機構は、追加レベルの柔軟性を提供し、一部の用途で望ましい場合がある。この局所制御ビットは、周辺装置内の一部の状態変化のみを制御することに留意されたい。
【００３４】
本発明の１つの態様では、システム集積モジュール（１４）は、制御信号をアクティブにすることにより、周辺回路（１６）を制御して、複数の状態間の遷移を防ぎ、周辺回路（１６）は、制御信号を受ける制御入力をさらに有する。
【００３５】
本発明の別の態様では、システム集積モジュール（１４）は、レジスタ（５２）からなり、このレジスタ（５２）は、ブレーク・クリア・フラグ・イネーブル・ビット（５３）を格納し、システム集積モジュール（１４）を選択的にイネーブルして、バックグランド・モードで周辺回路（１６）の複数の状態間の遷移を制御する。
【００３６】
本発明のさらに別の態様では、データ・プロセッサは、情報バス（３２）およびブレーク・モジュール（１５）をさらに含んで構成される。情報バス（３２）は、中央処理装置（１２）と、周辺回路（１６）と、システム集積モジュール（１４）とに結合され、中央処理装置（１２），周辺回路（１６）およびシステム集積モジュール（１４）のそれぞれの間で信号を伝達する。ブレーク・モジュール（１５）は、情報バス（３２）に結合された入力と、ブレーク信号を与える出力とを有する。ブレーク信号は、データ・プロセッサ（１０）がバックグランド・モードに入ることを表す。
【００３７】
本発明のさらに別の態様では、周辺回路（１６）は、周辺回路（１６）が制御信号に応答して、バックグランド・モード中に複数の状態の少なくとも２つの間で遷移を行うかどうかを決定する少なくとも１つの制御ビットを有する制御レジスタ（８６）を含む。
【００３８】
本発明のさらに別の態様では、データ・プロセッサ（１０）は、中央処理装置（１２）に結合された第２周辺回路（２８）をさらに含んで構成され、この第２周辺回路（２８）は、第２周辺回路（２８）が制御信号に応答して、バックグランド・モード中に複数の状態の間で遷移するかどうかを決定する少なくと１つの制御ビットを有する制御レジスタを含む。
【００３９】
本発明のさらに別の態様では、周辺回路（１６）は、シリアル周辺インタフェースからなり、システム集積モジュール（１４）は、ステータス・レジスタの少なくとも１ビットの変更を禁止することにより、シリアル周辺インタフェースを制御すべくバックグランド・モードで動作する。
【００４０】
本発明のさらに別の態様では、制御する段階は、周辺回路（１６）の制御レジスタ（８６）における制御ビットにさらに応答して、周辺回路（１６）を制御して、バックグランド・モード中に複数の状態間の遷移をディセーブルする段階からなる。
【００４１】
本発明について好適な実施例の観点から説明してきたが、本発明は多くの点で修正でき、本発明には上記で具体的に図説した実施例以外の実施例もあることが当業者に明らかである。バックグランド・モードで選択的に変更または維持できる特定の周辺状態は、実施例ごとに異なる。トランスペアレント・バックグランド・モードを実施するために用いられる信号のアクティブ論理状態は反転してもよい。さらに、本発明によるデータ・プロセッサは、（オンチップ・メモリを有する）マイクロコントローラでもよく、少なくとも１つのオンチップ周辺回路を有する集積データ・プロセッサでもよい。さらに、使用される周辺回路の種類は、実施例ごとに異なる。情報バス３２は１６ビット・アドレス・バスおよび８ビット・データ・バスを含むが、アドレス・バスおよびデータ・バスの大きさは実施例ごとに異なる。従って、特許請求の範囲は、発明の真の精神および範囲に入る発明のすべての修正を網羅するものとする。
【図面の簡単な説明】
【図１】本発明によるマイクロコントローラの形式のデータ・プロセッサを示すブロック図である。
【図２】図１のマイクロコントローラのシステム集積モジュールを示すブロック図である。
【図３】図１のマイクロコントローラのブレーク・モジュールを示すブロック図である。
【図４】図１のマイクロコントローラの理解荷役立つタイミング図である。
【図５】本発明の理解に役立つ、図１のシリアル部の一部を示すブロック図である。
【符号の説明】
１０マイクロコントローラ（データ・プロセッサ）
１２中央処理装置（ＣＰＵ）
１４システム集積モジュール
１５ブレーク・モジュール
１６シリアル部
１８ＲＡＭ回路
２０ＲＯＭ回路
２２別のメモリ
２４ポート論理回路
２６外部バス・インタフェース
２８タイマ部
３０直接メモリ・アクセス（ＤＭＡ）
３２情報バス
３４，３６バス
３８，４０，４２，４４，４６，４８集積回路ピン
４９条件決定回路
５０レジスタ
５１ＳＢＳＷビット
５２レジスタ
５３ＢＣＦＥビット
５４論理回路
５６，５７ＮＡＮＤゲート
５８，５９インバータ
６０レジスタ
６１ブレーク・イネーブル（ＢＲＫＥ）ビット
６２ブレーク・アクティブ（ＢＲＫＡ）ビット
６３，６６レジスタ，
６４，６５８ビット比較器
６７制御ブロック
８１送信データ・レジスタ
８２シフト・レジスタ
８３受信データ・レジスタ
８４ピン制御論理ブロック
８５，８６レジスタ
８８シリアル周辺インタフェース（ＳＰＩ）制御ブロック[0001]
[Industrial application fields]
The present invention relates generally to data processors, and more particularly to data processors having a background mode.
[0002]
[Prior art]
Traditionally, a computer system is defined as having a central processing unit (CPU), memory, and input / output peripherals. Recent advances in integrated circuit technology have made it possible to integrate many conventional computer functions on a single integrated circuit chip. If a chip includes a central processing unit and several peripheral circuits, it can be referred to as an “integrated data processor”. One example of an integrated data processor is the MC68302 integrated multiprotocol processor available from Motorola. If the chip contains memory, it achieves a higher degree of system integration, and such a chip is sometimes called a “microcontroller”, but is commonly known by various names such as microcomputers, embedded controllers, etc. Yes. An example of a microcontroller is the MC68HC11 microprocessor available from Motorola. Any integrated data processor and microcontroller includes "glue logic" circuitry known as a system integration module to integrate on-chip memory and / or peripheral devices with the CPU.
[0003]
Due to the high degree of integration, integrated data processors and microcontrollers are ideal for applications such as automotive engine controllers, refrigerators, cellular phones, remote controllers. In order to develop software that works for these applications, it is useful to monitor the flow of software. This monitoring allows detection of software bugs and can be achieved by a diagnostic mode commonly known as a background mode. In background mode, the data processor is single-stepped by a series of software instructions. After each instruction, the contents of the CPU registers can be examined to determine how the software has affected this contents. It is also useful to have the ability to change the registers and examine the effect of software modifications on the operation.
[0004]
In general, the data processor also includes circuitry that detects a particular condition that causes a background mode to be entered. These states are commonly referred to as breakpoints. Breakpoints can be detected, for example, by monitoring a CPU that accesses a particular memory address or a data bus that performs a particular data pattern. After detecting the breakpoint, the system integration module forces an exception (eg, by sending an interrupt). In response to the exception, the CPU places important information about its operation on the stack. The stacked information allows the CPU to return to normal operating mode as if nothing had happened after the background mode ended. Thus, entering and leaving the background mode is generally transparent to the operation of the application.
[0005]
However, since the data processor incorporates other peripheral devices, it is not sufficient to ensure that the CPU automatically recovers transparently from the background mode. It is desirable for the entire chip to operate transparently. For example, many data processors contain a serial communication module. These modules send and receive data and interrupt the CPU based on the occurrence of specific conditions such as characters sent and received. After the CPU receives the interrupt, it reads the status register to see which event caused the interrupt.
[Problems to be solved by the invention]
Usually, the breakpoint circuit provides a signal indicating entry into the background mode. This signal stops the peripheral clock, which is generally sufficient to maintain transparent operation. Sometimes it is desirable to check the status of peripheral devices during the debugging process. However, reading the peripheral device status register changes the state of the peripheral device. When returning to normal operating mode, the state of the peripheral device is different from the state when it entered the background mode. Therefore, there is a need for a data processor that ensures transparent operation in the background mode by allowing peripheral devices to be examined without change. This problem is solved by the present invention and its features and advantages will be more clearly understood from the following description in conjunction with the accompanying drawings.
[0006]
【Example】
FIG. 1 shows a data processor in the form of a microcontroller 10 according to the invention. The microcontroller 10 is an integrated circuit microcontroller and is generally a central processing unit (CPU) 12, a system integrated module 14, a break module 15, a serial portion 16 of a circuit, a random access memory (RAM) circuit 18, a lead. Only memory (ROM) circuit 20, another memory circuit 22 (for example, EEPROM (electrically erasable programmable read only memory)), port logic circuit 24, external bus interface circuit 26, circuit timer section 28 and direct memory A direct memory access (DMA) circuit 30 is included. CPU 12, system integrated module 14, break module 15, serial unit 16, RAM 18, ROM 20, another memory 22, port logic circuit 24, external bus interface 26, timer circuit 28 and DMA 30 are both connected to information bus 32 Are bound together. The CPU 12 and the system integrated module 14 are coupled bidirectionally via a bus 34. Similarly, CPU 12 is coupled to DMA 30 via bus 36.
[0007]
The system integrated module 14 can transmit and receive signals outside the microcontroller 10 via a plurality of integrated circuit pins 38. The plurality of integrated circuit pins are not shown in detail here. The serial unit 16 can transmit and receive signals outside the microcontroller 10 via a plurality of integrated circuit pins 40. Again, the plurality of integrated circuit pins are not shown in detail. Depending on the type of memory, another memory 22 may send and receive signals external to the microcontroller 10 via a plurality of integrated circuit pins 42 (not shown in detail). The port logic circuit 24 can also send and receive signals external to the microcontroller 10 via a plurality of integrated circuit pins 44. Furthermore, the external bus interface 26 can transmit and receive signals outside the microcontroller 10 via a plurality of integrated circuit pins 46. The timer unit 28 can also transmit and receive signals outside the microcontroller 10 via a plurality of integrated circuit pins 48. FIG. 1 shows one possible microcontroller within the microcontroller family. Because microcontrollers within the same family of data processors typically have a plurality of different on-board peripherals, microcontroller 10 provides only one embodiment of the invention described herein. For example, other embodiments of the microcontroller 10 may not have the ROM 20, the external bus interface 26, or the DMA 30. Further, other coprocessors may be configured within the microcontroller 10. Indeed, other embodiments of the microcontroller 10 may have fewer, more or different peripheral devices than the embodiment shown in FIG. Further, in the embodiment of the invention shown in FIG. 1, microcontroller 10 is an 8-bit microcontroller that includes a 16-bit address, an 8-bit storage register, and a 16-bit storage register.
[0008]
During operation of the embodiment of the invention shown in FIG. 1, the system integrated module 14 is used as a general purpose controller for the microcontroller 10. In general, the system integrated module 14 provides a plurality of control information for enabling and disabling operations, performing timing control, and executing the exception handling conditions of the microcontroller 10. The system integrated module 14 communicates with the central processing unit 12 via a bus 34, an external user via a plurality of integrated circuit pins 38, and each of the remaining components of the microcontroller 10 via an information bus 32. Direct interface.
[0009]
The break module 15 is connected to the information bus 32 and detects the occurrence of a breakpoint. In response to detecting the breakpoint, break module 15 activates a break signal labeled “BKPT” for system integrated module 14. In response to the signal BKPT, the system integrated module 14 forces a software interrupt (SWI) instruction into the instruction register of the CPU 12. By forcing the SWI instruction, the microcontroller 10 enters the background mode after the end of the current instruction.
[0010]
System integrated module 14 preferably also responds to an external break input signal to allow an external emulator to place microcontroller 10 in background mode. In this case, the condition for the microcontroller 10 to enter the background mode is the OR of two break conditions, which are implemented as a logical NAND between the active-low BKPT and the external break signal. Is done. This additional break signal source allows the external emulator to place the microcontroller 10 in background mode for a wider range of conditions, such as data conducted on the data bus, instruction sequences, and the like. This additional break signal source will not be described further. Obviously, only one break signal source is required. However, the break module 15 allows the microcontroller 10 to enter the background mode even if the microcontroller 10 operates in single chip mode, and thus incorporates the break module 15 in the microcontroller 10. It is preferable.
[0011]
In the microcontroller 10, the DMA 30 enables direct communication of data between the internal memory of the microcontroller 10 and a plurality of peripheral devices (not shown). The DMA 30 may be arbitrarily configured on the microcontroller 10 if the user requires a high speed memory access method. The use and configuration of direct memory access is well known in the data processing arts and will not be described in further detail.
[0012]
The timer unit 28 performs a plurality of timing functions based on a self-running 16-bit counter. When enabled by multiple integrated circuit pins 48, timer section 28 provides input-capture, output-compare, real-time interrupt or computer operating properly watchdog functions. Can function to execute. The implementation and use of each of these functions is well known in the data processing art and will not be described in further detail.
[0013]
The external bus interface 26 controls transmission and reception of addresses and data values between the external user or external peripheral device and the microcontroller 10. The external bus interface 26 communicates a plurality of addresses and data values to the rest of the microcontroller 10 via the information bus 32. The use and configuration of the external bus interface circuit is well known in the data processing art and will not be described in further detail.
[0014]
The port logic circuit 24 controls the operation and function of each of the plurality of integrated circuit pins 44. The port logic circuit 24 configures a plurality of integrated circuit pins 44 to function as general purpose input / output pins in the first mode of operation. In the second mode of operation, the port logic circuit 24 utilizes each of the plurality of integrated circuit pins 44 to communicate multiplexed address and data information. The use and configuration of port logic is well known in the data processing art and will not be described in further detail.
[0015]
The RAM 18, ROM 20 and another memory 22 function to store information necessary for proper operation of the microcontroller 10. Further, other data and address values may be stored there if specified by the user program. The use and configuration of memory in a microcontroller is well known in the art and will not be described in further detail.
[0016]
The serial unit 16 communicates serial digital data between the microcontroller 10 and an external user or an external peripheral device. Serial digital data and appropriate control signals are communicated via a plurality of integrated circuit pins 40. The serial unit 16 shows an example of a peripheral device whose state is maintained in the background mode according to the present invention. The serial unit 16 will be described in detail with reference to FIG. 5 below.
[0017]
The CPU 12 executes a program composed of specific instructions from the instruction set of the CPU 12 during the operation of the microcontroller 10. Various microprocessor and microcontroller instruction sets are well known in the art, and it is apparent that the microcontroller according to the present invention can operate with various instruction sets. Therefore, the specific instruction set of the CPU 12 will not be described in further detail.
[0018]
FIG. 2 shows a block diagram of a portion of the system integrated module of microcontroller 10 of FIG. 1 that is useful for understanding the present invention. From FIG. 2, the system integrated module 14 includes a conditioning circuit 49, a register 50 labeled "SIM BRAKEPOINT STATUS REGISTER", a register 52 labeled "SIM BRAKE FLAG CONTROL REGISTER", and a logic circuit 54. I understand that it contains.
[0019]
Condition determining circuit 49 has a first input terminal for receiving signal BKPT from break module 15, a second input terminal for receiving a signal labeled “CTMBKPT”, and a third input for receiving a signal labeled “LAST”. And an output terminal for providing a signal labeled “IBREAK” to the information bus 32. The condition determination circuit 49 is a logic circuit that recognizes either an internal break condition (by the break module 15 activating the signal BKPT) or an external break condition by activating the input signal CTMBKPT. Condition determination circuit 49 activates signal IBREAK in response to activation of either signal BKPT or CTMBKPT, which is synchronized to an instruction boundary as indicated by activation of signal LAST. . When active, signal LAST indicates that the current clock cycle is the last clock cycle of the instruction. When exiting background mode, both break module 15 and the external break module delay deactivating their respective breakpoint signals until the last cycle of a return from interrupt (RTI) instruction. . Another logic for detecting RTI instructions is not shown in FIG.
[0020]
Registers 50 and 52 are memory-mapped registers that appear in the CPU 12 address space, and more particularly in a portion of the address space that contains registers associated with the operation of the system integrated module 14. is there. Register 50 has a bit known as SIM break / stop / wait (SBSW) bit 51. The SBSW bit 51 is useful in applications that require a return to wait or stop mode after exiting a break interrupt. When set to binary 1, SBSW bit 51 indicates that stop or wait mode has been exited by a break interrupt. When cleared to binary 0, the SBSW bit 51 indicates that the stop or wait mode was not exited by a break interrupt. This bit is cleared by writing binary 0 to bit position 1 of register 50. Stop mode and weight mode are as taught in US Pat. No. 4,748,559 “Apparatus for Reducing Power Consumed by a Static Microprocessor” issued May 31, 1988 by Smith et al. In this mode, the microcontroller 10 can be operated with low power.
[0021]
Register 52 has a bit known as break point clear flag enable (BCFE) bit 53. The BCFE bit 53 is cleared by binary 0 upon reset by default, but can be changed thereafter. Register 52 has an output that conveys a signal representing the state of BCFE bit 53 to the input of logic circuit 54. BCFE bit 53 is a readable and writable bit that determines whether the software can affect the state of the peripheral device during the background mode. When set to binary 1, BCFE bit 53 allows software to change the state of the peripheral device during background mode. For example, when BCFE bit 53 is set, access to the peripheral status register is allowed to clear some or all bits. If the status bit is cleared during background mode, CFE bit 53 must be set to binary one. When cleared to binary 0, BCFE bit 53 indicates that the status bit cannot be cleared during background mode.
[0022]
Logic circuit 54 includes

NAND gates

56 and 57 and inverters 58 and 59. NAND gate 56 has a first input terminal connected to register 52 for receiving a logic signal representing BCFE bit 52, a second input terminal for receiving signal BKPT from break module 15, and an output terminal. NAND gate 57 has a first input terminal connected to the output terminal of NAND gate 56, a second input terminal for receiving signal BKPT, and an output terminal. Inverter 58 has an input terminal connected to the output terminal of NAND gate 57, and an output terminal. Inverter 59 has an input terminal connected to the output terminal of inverter 58, and an output terminal for providing a signal labeled “ICLRFLGEN” to information bus 32. The logic circuit 54 operates to activate the signal ICLRFLGEN during the background mode when the BCFE bit 53 is set. Thus, BCFE bit 53 allows the user to determine whether access to a peripheral device receiving signal ICLRFLGGEN is allowed to change its state.
[0023]
FIG. 3 shows a block diagram of the break module 15 of the microcontroller 10 of FIG. Break module 15 includes a register 60 labeled “BREAK STATUS / CONTROL REGISTER”. Register 60 is a readable and writable memory mapped register that includes a break enable (BRKE) bit 61 and a break active (BRKA) bit 62. The BRKE bit 61 is a readable / writable bit that enables a break when the break address register matches. When set to binary 1, BRKE bit 61 enables the generation of signal BKPT with a 16-bit address match. When cleared to binary 0, the BRKE bit 61 disables the generation of the signal BKPT with a 16-bit address match. The BRKE bit 61 can be cleared by writing a logical 0 before exiting the break routine and is automatically cleared at reset. The BRKA bit 62 is a readable and writable status bit set to binary 1 by the break module 15 after detecting a break address match. This bit can be cleared to binary 0 by writing to logic 0 before exiting the break routine. This bit is also cleared at reset.
[0024]
The break module 15 also includes a register 63 labeled BRAKE ADDRESS REGISTER HIGH, an 8-bit comparator 64, an 8-bit comparator 65, a register 66 labeled BRAKE ADDRESS REGISTER LOW, and a control block 67. Also included is a circuit that activates the signal BKPT upon address matching.

Registers

63 and 66 are readable and writable registers that accommodate the 8-bit low and high portions of the match address, respectively. Comparator 64 is between a first input that receives the high portion of the bus address labeled “A15: 8”, a second input connected to register 63, and between A15: 8 and the contents of register 63. And an output that becomes active in response to the match. Comparator 65 has a first input that receives the low portion of the bus address labeled “A7: 0”, a second input connected to register 66, and between A7: 0 and the contents of register 66. And an output that becomes active in response to the match. Control block 67 has a first input connected to the output of comparator 64, a second input connected to the output of comparator 65, a third input for receiving signal LAST, and an output for providing signal BKPT. . Control block 67 activates signal BKPT and deactivates signal BKPT in response to signal LAST when BRKE bit 61 is set and both inputs are active at the end of the RTI instruction. At the same time as activating signal BKPT, control block 67 sets BRKA bit 62.
[0025]
Operation during the background mode is more clearly described in FIG. 4, which shows a timing diagram useful for understanding the microcontroller 10 of FIG. In FIG. 4, the horizontal axis represents time. The two time points are represented as “t1” and “t2”, respectively. Prior to time t1, the microcontroller 10 is in a normal operating mode. This mode is represented by signal BKPT being logic high and inactive. Signal IBREAK is logic low and inactive. At time t1, which occurs at the end of the current CPU instruction cycle, system integration module 14 activates signal IBREAK. Therefore, between time t1 and time t2, the microcontroller 10 is in the background mode. Signal ICLRFLGGEN is logic high and active when microcontroller 10 is in the normal operating mode. During the background mode, the signal ICLRFLGEN has a logic state that depends on the state of the BCFE bit. If the BCFE bit is cleared (binary 0), logic circuit 54 deactivates signal ICLRFLGEN with a logic low. Thus, checking the register in any peripheral device that receives the signal ICLRFLGGEN does not change its state. However, after resetting to binary 1, if the user sets BCFE bit 52, signal ICLRFLGEN is active at logic high during the background mode, and the logic state changes due to an attempt to read the peripheral register.
Example of transparent peripheral operation during background mode
The ability of the microcontroller 10 to maintain the state of the peripheral device in background mode is best understood by a specific example. FIG. 5 shows a block diagram of the serial unit 16 of the microcontroller 10 of FIG. The serial unit 16 uses the signal ICLRFLGEN to illustrate three ways that the state of the peripheral device can be maintained during the background mode. First of all, some control bits in the status register of the serial unit 16 are cleared in response to reading them. The signal ICLRFLGGEN determines whether these bits are cleared during background mode after they are read, or whether these bits maintain their previous state. Second, reading the status register does not immediately clear the other control bits. Rather, the act of reading these status bits is armed with a clear mechanism; clearing is completed when some other condition occurs. An example of this mechanism is writing to another register. The clearing mechanism can be omitted by the action of reading the status register by the signal ICLRFLGGEN. Third, a bit in the status register may be cleared by writing to another register. However, the signal ICLRFLGGEN can prevent writing to this other register from changing the status register.
[0026]
Referring to FIG. 5, the serial unit 16 includes a transmission data register 81, a shift register 82, a reception data register 83, a pin control logic block 84, a register 85 labeled “SPICONTROL REGISTER”, and “SPI STATUS AND”. It can be seen that it includes a register 86 labeled CONTROL REGISTER and a serial peripheral interface (SPI) control block 88. The transmit data register 81 is an 8 bit having an input receiving an 8 bit data element from the data portion of the information bus 32 labeled “D7: 0” and an 8 bit output connected to the input of the shift register 82. • It is a register. Shift register 82 also has an 8-bit output connected to the input of receive data register 83. Shift register 82 has a serial input terminal connected to the output terminal of pin control logic block 84 and a serial output terminal connected to the input terminal of pin control logic block 84. Therefore, the shift register 82 functions as both a transmission unit and a reception unit of the serial unit 16. In the case of a transmission operation, the shift register 82 receives one byte of data to be transmitted and shifts out the data one bit at a time to the pin control logic block 84. For receive operations, shift register 82 receives the serial data stream from pin control logic block 84 to form a few bytes of data that is stored in receive data register 83. Receive data register 83 also has an output that provides signal D7: 0 to information bus 32.
[0027]
Pin control logic block 84 is connected to integrated circuit pin 40. The integrated circuit pins 40 form a serial peripheral interface (SPI) together with the registers and logic blocks of the serial unit 16. The function of the integrated circuit pin 40 is shown in Table 1 below.
[0028]
[Table 1]

The SPI CONTROL REGISTER 85 is a memory mapped register that stores 8 control bits. The register 85 is connected to the SPI control block 88 and has an output for controlling the operation of the serial unit 16. The function of each bit is described in Table 2 below.
[0029]
[Table 2]

Further, the SPI STATUS AND CONTROL REGISTER 86 includes 6 bits related to the status of the serial unit 16 and these are shown in Table 3 below.
[0030]
[Table 3]

Generally, the SPI control block 88 is a sequential logic block that controls the operation of the serial unit 16. Part of the operation relates to signals for data transmission or reception. For this purpose, the SPI control block 88 includes a 4-bit output terminal that provides two interrupt request signals to the CPU 12 (one indicates that the transmit register 81 is full and the other Indicates that the reception register 83 is empty) and provides two DMA service request signals to the DMA 30 (one indicates that the transmission register 81 is full and the other indicates that the reception register 83 is empty). .
[0031]
Furthermore, the SPI control block 88 provides a mechanism for maintaining the state of the serial portion 16 when the microcontroller 10 enters the background mode in response to the signal ICLRFLGGEN. The effect of ICLRFGEN on the different bits is shown in Table 4 below.
[0032]
[Table 4]

When DMA 30 reads register 86 (and DMAS = 1), bits SPRF and SPTE are cleared without any equipment. However, the status register clear and equip mechanism is only one example of possible states that can be conditionally maintained based on the signal ICLRFLGEN.
[0033]
In addition, the peripheral device can locally determine whether to affect its state during the background mode, as determined by the signal ICLRFLGEN. For example, the serial portion 16 may include additional control bits to determine whether to respond to the signal ICLRFLGEN for a particular state change. When this status bit is set, the serial unit 16 selectively changes state during the background mode in response to the signal ICLRFLGEN. That is, the serial unit 16 allows a specific state change only when the signal ICLRFLGEN is active during the background. When this status bit is cleared, the serial unit 16 allows a state change during the background mode regardless of whether the signal ICLRFLGEN is active. In the serial unit 16, this control bit can be placed in an unused bit position of the register 86. In another example, it may be desirable to make this “local” determination as to whether the timer unit 28 should respond to the signal ICLRFLGGEN. This mechanism provides an additional level of flexibility and may be desirable in some applications. Note that this local control bit only controls some state changes within the peripheral device.
[0034]
In one aspect of the invention, the system integrated module (14) controls the peripheral circuit (16) by activating the control signal to prevent transitions between states, and the peripheral circuit (16) And a control input for receiving a control signal.
[0035]
In another aspect of the invention, the system integration module (14) comprises a register (52), which stores a break clear flag enable bit (53), 14) is selectively enabled to control transitions between multiple states of the peripheral circuit (16) in the background mode.
[0036]
In yet another aspect of the invention, the data processor further comprises an information bus (32) and a break module (15). The information bus (32) is coupled to the central processing unit (12), the peripheral circuit (16) and the system integrated module (14), and is connected to the central processing unit (12), the peripheral circuit (16) and the system integrated module ( 14) A signal is transmitted between each of the above. The break module (15) has an input coupled to the information bus (32) and an output providing a break signal. The break signal indicates that the data processor (10) enters background mode.
[0037]
In yet another aspect of the invention, the peripheral circuit (16) determines whether the peripheral circuit (16) transitions between at least two of the plurality of states during the background mode in response to the control signal. A control register (86) having at least one control bit to be determined is included.
[0038]
In yet another aspect of the invention, the data processor (10) is further configured to include a second peripheral circuit (28) coupled to the central processing unit (12), the second peripheral circuit (28) being The second peripheral circuit (28) includes a control register having at least one control bit that determines whether to transition between states during the background mode in response to the control signal.
[0039]
In yet another aspect of the present invention, the peripheral circuit (16) comprises a serial peripheral interface, and the system integrated module (14) controls the serial peripheral interface by prohibiting changing at least one bit of the status register. Operate in background mode.
[0040]
In yet another aspect of the invention, the controlling step further controls the peripheral circuit (16) in response to a control bit in the control register (86) of the peripheral circuit (16) during background mode. It consists in disabling transitions between states.
[0041]
While the invention has been described in terms of a preferred embodiment, it will be apparent to those skilled in the art that the invention can be modified in many respects and that the invention includes embodiments other than those specifically illustrated above. It is. The specific ambient states that can be selectively changed or maintained in the background mode vary from embodiment to embodiment. The active logic state of the signal used to implement the transparent background mode may be reversed. Furthermore, the data processor according to the invention may be a microcontroller (with on-chip memory) or an integrated data processor with at least one on-chip peripheral circuit. Furthermore, the type of peripheral circuit used varies from one embodiment to another. The information bus 32 includes a 16-bit address bus and an 8-bit data bus, but the size of the address bus and data bus varies from embodiment to embodiment. Accordingly, the claims are intended to cover all modifications of the invention which fall within the true spirit and scope of the invention.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a data processor in the form of a microcontroller according to the present invention.
2 is a block diagram showing a system integrated module of the microcontroller of FIG. 1. FIG.
FIG. 3 is a block diagram illustrating a break module of the microcontroller of FIG.
FIG. 4 is a timing diagram useful for understanding the microcontroller of FIG.
FIG. 5 is a block diagram showing a part of the serial part of FIG. 1 useful for understanding the present invention.
[Explanation of symbols]
10 Microcontroller (data processor)
12 Central processing unit (CPU)
14 System integration module
15 Break module
16 Serial part
18 RAM circuit
20 ROM circuit
22 Another memory
24 port logic circuit
26 External bus interface
28 Timer section
30 Direct memory access (DMA)
32 Information bus
34, 36 bus
38, 40, 42, 44, 46, 48 Integrated circuit pins
49 Condition determination circuit
50 registers
51 SBSW bit
52 registers
53 BCFE bit
54 Logic Circuit
56,57 NAND gate
58, 59 inverter
60 registers
61 Break enable (BRKE) bit
62 Break active (BRKA) bit
63, 66 registers,
64,65 8-bit comparator
67 Control block
81 Transmit data register
82 Shift register
83 Receive Data Register
84 pin control logic block
85,86 registers
88 Serial peripheral interface (SPI) control block

Claims

A data processor (10) having transparent operation in background mode and also in normal operation mode:
A central processing unit (12) that executes instructions and accesses memory;
A peripheral circuit (16) coupled to the central processing unit (12) and having a plurality of states, wherein the central processing unit performs predetermined access to the peripheral circuit while the data processor is in the normal operation mode. A peripheral circuit (16) that transitions between a first state and a second state in response to a processing device; and the peripheral circuit coupled to the peripheral circuit (16) and operating in a background mode; A system integrated module (14) that controls (16) and prevents transition between the first state and the second state when the central processing unit performs the predetermined access;
Composed by
The data processor (10) maintains the state of the peripheral circuit (16) during background mode;
Said system integration module is to have a bit that is user controlled to control the peripheral circuits in anti Guyo the transition between the second state and the first state by activating a control signal, said peripheral The circuit further has a control input for receiving the control signal.
A data processor characterized by that.

An integrated circuit microcontroller (10) having a normal operation mode and a background mode:
A central processing unit (12) for executing instructions and accessing memory, the central processing unit (12) coupled to an information bus (32);
At least one peripheral circuit (16, 24, 28, 30) coupled to the information bus (32), each having a plurality of states, the at least one peripheral circuit (16, 24, 28, 30) Each of at least one peripheral circuit (16, 24, 28, 30) that transitions between the plurality of states in response to the central processing unit accessing the peripheral circuit in the normal mode of operation; and background A system integrated module (14) including a logic circuit that operates in a mode to control each of the at least one peripheral circuit (16, 24, 28, 30) to prevent transitions between the plurality of states;
Composed by
The integrated circuit microcontroller (10) maintains the state of the at least one peripheral circuit (16, 24, 28, 30) during a background mode;
Said system integration module, the bits user controls for controlling each of the at least one peripheral circuit proof Guyo the transition between the second state and the first state by activating the control signal have a register (52) having, furthermore, each of the at least one peripheral circuit has a control input for receiving said control signal,
An integrated circuit microcontroller characterized by that.

A method of operating the data processor (10) transparently in background mode, comprising:
Storing the user-controlled break clear flag enable bit (53) in the register (52) of the system integrated module (14) connected to the bus (32), the break clear The flag enable bit (53) indicates whether the state of the peripheral circuit (16) connected to the bus (32) is affected in the background mode, and the state of the peripheral circuit is determined by the peripheral circuit. Always affected when is in normal operating mode;
Detecting a breakpoint condition in the central processing unit (12) connected to the bus (32), wherein the data processor (10) leaves the normal operation mode and enters a background mode according to the breakpoint condition; Enter the stage;
In response to the step of detecting the breakpoint condition when the break clear flag enable bit (53) is in a first logic state, the system integrated module (14) activates a control signal; Maintaining the control signal inactive in response to the step of detecting the breakpoint condition when the break clear flag enable bit (53) is in a second logic state; and Connecting the signal from the system integrated module (14) to the input of the peripheral circuit (16) allows the peripheral circuit (16) to selectively prevent transitions between states during background mode. Selectively controlling, wherein the state of the peripheral circuit is set to a background mode when the control signal is active. The state of the peripheral circuit can be affected by the background mode when the control signal is inactive;
A method characterized by comprising.