JP3942637B2 - Efficient parallel stage power amplifier - Google Patents

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Description

[発明の分野] [Field of the Invention]
本発明は信号増幅器に関する。 The present invention relates to signal amplifiers. 詳しくは、本発明は、多数の並列増幅装置を採用することにより、広いダイナミックレンジにわたって高効率で線形な信号増幅を提供する方法及び回路構成に関する。 Specifically, the present invention is, by employing multiple parallel amplifying devices, to a method and circuit arrangement for providing a linear signal amplification with high efficiency over a wide dynamic range.
[関連する技術の説明] [Description of the Related Art]
符号分割多重接続(CDMA)変調技術は、多数のシステムユーザが存在する通信を行なう幾つかの技術の一つである。 Code division multiple access (CDMA) modulation techniques is one of several techniques for performing communications in which a large number of system users are present. 時分割多重接続(TDMA)、周波数分割多重接続(FDMA)および振幅圧伸型単側波帯(ACSSB)のような振幅変調(AM)変調方式が知られているが、CDMAは、これら他の技術に対して重要な利点を有する。 Time division multiple access (TDMA), the amplitude modulation (AM) modulation schemes such as frequency division multiple access (FDMA) and amplitude companded type single sideband (ACSSB) are known, CDMA has these other It has important advantages over the technology. 多重接続通信システムにおけるCDMA技術の使用は、本発明の譲受人に譲渡された米国特許第4901307号(「人工衛星または地上の中継器を用いるスペクトラム拡散多重接続通信システム」)に開示されている。 The use of CDMA techniques in a multiple access communication system is disclosed in U.S. Patent No. 4901307, assigned to the assignee of the present invention ( "spread spectrum multiple access communication system using an artificial satellite or terrestrial repeaters").
前記特許には、トランシーバを持っている多数の移動電話システムユーザが符号分割多重接続(CDMA)スペクトラム拡散通信信号を使用する人工衛星中継器あるいは地上ベースステーション(セルサイトステーションまたは単にセルサイトと呼ばれる)を介して通信する多重接続技術が開示されている。 The Patent, a large number of mobile telephone system users that have transceivers (known as cell sites stations, or simply a cell site) Code Division Multiple Access (CDMA) satellite repeaters or terrestrial base stations using spread spectrum communication signals multiple access technique to communicate via is disclosed. CDMA通信の利用においては、周波数スペクトラムは多数回再利用され、これによってシステムユーザ容量の増大に対応している。 In the use of CDMA communication, the frequency spectrum is many times reused, thereby correspond to an increase in system user capacity. CDMAを用いることにより、他の多重接続技術を用いて達成できるよりもはるかに高いスペクトラム効率を得ることが出来る。 The use of CDMA, it is possible to obtain a much higher spectral efficiency than can be achieved using other multiple access techniques. CDMAシステムにおいては、システム容量の増加は、各ユーザが持っている携帯ユニットの送信電力を、他のシステムのユーザへの干渉を低減させるように制御することにより実現される。 In a CDMA system, increases in system capacity, the transmit power of the mobile units each user has is realized by controlling so as to reduce interference to users of other systems.
地上のCDMAセルラ通信システムにおいては、与えられたシステムの帯域によって支持され得る同時通信リンクの数の点で容量を最大にすることが極めて望ましい。 In terrestrial CDMA cellular communication system, it is highly desirable to maximize the capacity in terms of number of simultaneous communication links capable of being supported by the bandwidth of a given system. もし、許容可能なデータ回復を与える最小限の信号対雑音混信比で送信信号がセルサイト受信器に到達するように各携帯ユニットの送信電力が制御されるならば、システム容量は最大となる。 If transmission power of each mobile unit to transmit signals with minimum signal-to-noise interference ratio which gives an acceptable data recovery reaches the cell-site receiver is controlled, the system capacity is maximized. もし、携帯ユニットから発せられる信号がセルサイト受信器に非常に小さな電力レベルで到達すれば、ビット誤り率が高くなり、高質の通信ができないであろう。 If the signal emitted from the mobile unit if it reaches a very small power levels in the cell site receiver, the higher the bit error rate, it would not be able to communicate high quality. 一方、もし、移動ユニット送信信号を、セルサイト受信器で受信した時に非常に高い電力レベルとなるように設定することによって許容し得る通信を確立するなら、同じチャンネル、すなわち帯域を共有している他の移動ユニットの送信信号との干渉が発生するであろう。 On the other hand, if the mobile unit transmitted signal, if establishing communications acceptable by setting so that a very high power level when received at the cell site receiver, sharing the same channel, i.e. bandwidth would interfere with the transmission signals of other mobile units are generated. この干渉は、通信用携帯ユニットの全数量が減少しない限り他の携帯ユニットとの通信に悪影響を及ぼすであろう。 This interference will adversely affect the communications with other mobile units unless the total number of mobile units for communication is not reduced.
セルサイトステーションで各携帯ユニットから受信した信号を測定し、測定結果は望ましい電力レベルと比較される。 Measuring the signals received from each portable unit at the cell-site station, the measurement result is compared with the desired power level. この比較に基づいて、セルサイトは、受信した電力レベルと望ましい通信を維持するに必要な電力レベルとの差を決定する。 Based on this comparison, the cell site determines the difference between the power level required to maintain the desired communications with the received power level. 好ましくは、望ましい電力レベルは、システム干渉を減少させるように高質の通信を維持するに必要な最低限の電力レベルである。 Preferably, the desired power level is a minimum power level necessary to maintain communication Koshitsu to reduce system interference.
そして、セルサイトステーションは、携帯ユニットの送信電力を調整あるいは“微調整”するために各システムユーザに電力制御指令信号を送信する。 The cell site station transmits a power control command signal to each system user to adjust or "fine tune" the transmit power of the mobile unit. この指令信号によって、携帯ユニットは、送信電力のレベルを携帯ユニットとセルサイト間の逆リンクでの通信を維持するのに必要なレベルの近くに変更する。 This command signal, the mobile unit is changed to near the level needed to maintain communication with the reverse link between the level of the transmission power the portable unit and the cell site. チャンネル状態が変更した時、典型的には携帯ユニットが移動した時、携帯ユニット受信器電力測定及びセルサイトからの電力制御フィードバックによって送信電力レベルが連続的に再調整され、それによって適切な電力レベルに維持される。 When the channel state is changed, typically when the mobile unit has moved, the transmission power level by the power control feedback from the mobile unit receiver power measurement and the cell site are continuously readjusted, thereby appropriate power level It is maintained in.
この種の電力調整技術を利用するには、携帯ユニット送信器が比較的広いダイナミックレンジにわたって直線的に動作できることが必要である。 To use this kind of power adjustment techniques, it is necessary to be able to linearly operate over mobile unit transmitter is relatively wide dynamic range. 現在の携帯ユニットは電池で稼動するため、送信器電力増幅器も、CDMA通信システム特有のダイナミックレンジにわたって効率よく、線形的に動作できることが必要である。 Current mobile unit is running on batteries, the transmitter power amplifier is also efficiently over a CDMA communication system-specific dynamic range, it is necessary to be able to linearly operate. 従来の電力増幅器は、可変利得のものも固定利得のものも、広いダイナミックレンジにわたって必要な効率性と線形性に欠けていることが分かっているので、この種の動作を提供することができる電力増幅器の必要性が存在している。 Conventional power amplifier, both of a fixed gain as the variable gain, because it has been found that lack the required efficiency and linearity over a wide dynamic range, power that can provide this type of operation there is a need of the amplifier.
[発明の概要] [Summary of the Invention]
大略、本発明は、線形性を維持しながら効率を改善する方法で、入力信号に応答する増幅信号を提供する増幅回路の形を取っている。 Generally, the present invention is a method for improving the efficiency while maintaining linearity, it takes the form of an amplifier circuit providing an amplified signal in response to an input signal. 増幅回路は、第一および第二の並列接続増幅器段の内から選択された一つに入力信号を与える入力スイッチを有する。 Amplifier circuit includes an input switch for providing an input signal to the selected one from among the first and second parallel connection amplifier stage. ここで、第一増幅器段は、第一入力信号のダイナミックレンジにわたって一定の利得を与えるようにバイアスされ、第二増幅器段は、第二入力信号のダイナミックレンジにわたって一定の利得を与えるようにバイアスされている。 Here, the first amplifier stage is biased to provide constant gain over a dynamic range of the first input signal, the second amplifier stage is biased to provide constant gain over a dynamic range of the second input signal ing. 出力回路網は選択された増幅器段からの増幅信号を結合するために設けられている。 Output network is provided for coupling the amplified signal from the selected amplifier stage.
好適な実施例では、出力回路網は、選択された増幅器段の出力ノードへの接続用の出力スイッチを有し、更に増幅信号の電力を測定するための電力測定回路を有している。 In the preferred embodiment, output network includes an output switch for connection to the output node of the amplifier stage is selected, and a power measurement circuit for further measures the power of the amplified signal. 増幅された出力信号の測定電力が予め定められている出力範囲から外れた時、入力スイッチと出力スイッチの他の増幅器段への接続を制御するためのスイッチ制御回路が設けられている。 When the measured power of the amplified output signal is outside the output range is determined in advance, a switch control circuit for controlling the connection to the other amplifier stage the input switch output switches are provided. ディジタル送信器内部の本発明の特別な構成において、スイッチ制御回路は、入力信号内のディジタルワードあるいはシンボル間の遷移の間、入力スイッチマトリックスおよび出力回路網に異なる増幅器段を選択させるのみである。 In a particular arrangement of the digital transmitter inside the present invention, the switch control circuit during the transition between the digital words or symbols within the input signal, but only to select a different amplifier stage to the input switch matrix and output network.
ある実施例では、入力信号は複数の相異なる最終段トランジスタ回路に直接与えられる。 In some embodiments, the input signal is provided directly to a plurality of different final stage transistor circuit. 回路の夫々のゲートは、ブロッキングコンデンサによって直流成分は絶縁されているが、入力信号のRF周波数成分は一緒に結ばれている。 The gate of each of the circuit is a DC component is insulated by blocking capacitor, RF frequency component of the input signal are linked together. スイッチロジックは、入力信号の増幅のために必要な回路にのみ直流バイアス電流を選択的に供給する。 Switch logic selectively provides a DC bias current only to the circuitry necessary for amplification of the input signal. このように、入力信号の現在の増幅のために必要な回路のみバイアスすることによって、直流効率は極めて改善される。 Thus, by biasing only circuits necessary for the current amplification of the input signal, DC efficiency is extremely improved.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
本発明の特徴と利点は、図面と共にみる時、以下の詳細な説明からより明らかとなるであろう。 Features and advantages of the present invention, when seen in conjunction with the drawings, will become more apparent from the following detailed description. 図面中、同じ参照文字は全図面を通じて一致している。 In the drawings, the same reference characters are consistent throughout the drawings.
図1は、少なくとも一つのセルサイトと複数の携帯ユニットを含むセル式電話システムの具体例の模式的概略図である。 Figure 1 is a schematic outline diagram of an implementation of a cellular telephone system including at least one cell site and a plurality of mobile units.
図2は、本発明の並列段増幅器の簡略化したブロック図である。 Figure 2 is a simplified block diagram of a parallel stage amplifier of the present invention.
図3は、図2の並列段増幅器内部の増幅器段A1−A4をバイアスするための例示の方式を図式的に示す。 Figure 3 schematically illustrates an exemplary scheme for biasing the parallel stage amplifier inside the amplifier stage A1-A4 of FIG.
図4は、本発明の並列段増幅器の別の実施例のブロック図である。 Figure 4 is a block diagram of another embodiment of a parallel stage amplifier of the present invention.
図5Aは、入力及び出力スイッチ機能が増幅器段それ自身に固有である本発明の他の実施例を示す。 Figure 5A illustrates another embodiment of the present invention to input and output switching functions is unique to the amplifier stage itself.
図5Bは、入力及び出力スイッチ機能が増幅器段それ自身に固有である本発明の更に他の実施例を示す。 5B shows yet another embodiment of the present invention to input and output switching functions is unique to the amplifier stage itself.
図6は、本発明の効率的な並列段増幅器が組み込まれている携帯ユニットスペクトル拡散送信器のブロック図を示す。 Figure 6 shows a block diagram of a portable unit spread spectrum transmitter efficient parallel stage amplifier of the present invention is incorporated.
図7は、図6のスペクトル拡散送信器内部に含まれるRF送信器の例示の構造を示す。 Figure 7 shows an exemplary structure of the RF transmitter included within the spread spectrum transmitter of FIG. 6.
図8は、低雑音信号増幅用に設計された本発明に係る並列段増幅器の実施例のブロック図である。 Figure 8 is a block diagram of an embodiment of a parallel stage amplifier according to the present invention that is designed for low-noise signal amplification.
図9は、本発明の並列段増幅器の単一の段として使用するのに適するデュアルトランジスタ増幅器の模式図である。 Figure 9 is a schematic diagram of a dual transistor amplifier suitable for use as a single stage of the parallel stage amplifier of the present invention.
図10は、構成要素の増幅器段が利得においてオフセットされている本発明の並列段増幅器の変換特性を図式的に表す。 Figure 10 graphically represents the characteristics of the parallel stage amplifier of the present invention that amplifier stage elements are offset in gain.
図11は、入力及び出力スイッチ機能が増幅器段それ自身に固有である本発明の更に他の実施例を示す。 Figure 11 shows yet another embodiment of the present invention to input and output switching functions is unique to the amplifier stage itself.
[好適実施例の詳細説明] Detailed Description of the Preferred Embodiment
I. I. CDMAセルラ通信への導入例示の地上セルラ電話通信システムを図1に示す。 Introduction exemplary terrestrial cellular telephone communication system to a CDMA cellular communication shown in FIG. 図1に示したシステムは、システムの携帯ユーザとセルサイトとの間の通信にCDMA変調を利用している。 System shown in Figure 1, utilizes CDMA modulation for communication between the mobile user and the cell site systems. 各携帯ユーザは、本発明の効率的な並列電力増幅器が組み込まれている発信器を内蔵している携帯トランシーバ(例えば、携帯電話)を経由して、一つまたはそれ以上のセルサイトと通信する。 Each mobile user, mobile transceiver efficient parallel power amplifier of the present invention has a built-in transmitter built (e.g., cellular phone) via communicates with one or more cell-sites . 本文においては、“携帯ユニット”という用語は、この説明の目的のために一般に遠方の加入者ステーションを示すために用いる。 In this text, the term "portable unit" is used to indicate a generally remote subscriber station for the purposes of this description. しかしながら、携帯ユニットは位置的に固定され得るということに注目すべきである。 However, the mobile unit should be noted that may be positionally fixed. 携帯ユニットは、多数ユーザ集中加入者システムの一部である。 Portable unit is part of many users centralized subscriber system. 携帯ユニットは、音声、データあるいは信号形式の組み合わせを伝えるために用いられる。 Mobile unit, voice, used to convey the combination of data or signal format. “携帯ユニット”という用語は、技術を意味し、ユニットの作用領域あるいは機能を限定することを意味するものではない。 The term "mobile unit" refers to techniques not meant to limit the effects of the unit area or feature.
図1においてシステム制御器およびスイッチ10は、システム制御情報をセルサイトに提供するために、一般的に適当なインターフェースと処理用ハードウェアを有する。 System controller and switch 10 in FIG. 1, in order to provide system control information to the cell site, with the processing hardware and generally suitable interface. 制御器10は、適切な携帯ユニットに送信するために、公衆電話網(PSTN)からの電話呼出しの適切なセルサイトへの接続を制御する。 Controller 10 for transmission to the appropriate mobile unit, and controls the connection to the appropriate cell site telephone calls from the public telephone network (PSTN). また、制御器10は、少なくとも一つのセルサイトを介した携帯ユニットからの呼出しのPSTNへの接続を制御する。 Further, the controller 10 controls the connection to the call to PSTN from the mobile units via at least one cell site. 制御器10は、携帯ユニットは一般的に互いに直接には通信しないので、適切なセルサイトステーションを介して携帯ユーザ間で直接呼び出す。 Controller 10, the mobile unit because generally directly to each other do not communicate, directly call between mobile users via the appropriate cell-site stations.
制御器10は、専用電話線、光ファイバリンクあるいは無線周波数通信のような種々の手段によってセルサイトに接続される。 Controller 10, dedicated telephone lines, is connected to the cell sites by various means such as an optical fiber link or a radio frequency communications. 図1では、二つの例示したセルサイト12、14が二つの例示した携帯ユニット16、18と共に示されている。 In Figure 1, two exemplary cell-site 12, 14 is shown with two exemplary portable units 16 and 18. 矢印20a−20b及び22a−22bは、それぞれセルサイト12と携帯ユニット16及び18間の可能な通信リンクを示している。 Arrows 20a-20b and 22a-22b are respectively show the possible communication links between cell-site 12 and mobile units 16 and 18. セルサイト12及び14は、通常同じ電力で送信する。 Cell sites 12 and 14 normally sent at the same power.
携帯ユニット16は、経路20aと26a上でセルサイト12と14から受信した全電力を測定する。 Mobile unit 16 measures the total power received from cell site 12 and 14 on path 20a and 26a. 同様に、携帯ユニット18は、経路22aと24a上でセルサイト12と14から受信した電力を測定する。 Similarly, portable unit 18 measures the power received from the cell site 12 and 14 on path 22a and 24a. 携帯ユニット16と18の各々では、信号が広帯域信号である場合には、信号電力が受信器内で測定される。 In each of mobile units 16 and 18, when the signal is a wideband signal, signal power is measured in the receiver. 従って、この電力測定は、受信信号と疑似雑音(PN)スペクトラム拡散信号との相関に先立って行われる。 Accordingly, this power measurement is made prior to correlation between the received signal and a pseudo-noise (PN) spread spectrum signals.
携帯ユニット16がセルサイト12により接近している時は、受信信号電力は、一般に経路20aを経由する信号によって支配される。 When portable unit 16 is closer to cell-site 12, the received signal power will be dominated by the general signal passing through the path 20a. 携帯ユニット16がセルサイト14により接近している時は、受信信号電力は、一般に経路26aを経由する信号によって支配される。 When portable unit 16 is closer to cell-site 14, the received signal power will be dominated by the general signal passing through the path 26a. 同様に、携帯ユニット18がセルサイト14により接近している時は、受信信号電力は、一般に経路24aを経由する信号によって支配される。 Similarly, when portable unit 18 is closer to cell-site 14, the received signal power will be dominated by the general signal passing through the path 24a. 携帯ユニット18がセルサイト12により接近している時は、受信信号電力は、一般に経路22aを経由する信号によって支配される。 When portable unit 18 is closer to cell-site 12, the received signal power will be dominated by the general signal passing through the path 22a.
携帯ユニット16および18のそれぞれは、最も近いセルサイトへの経路損失を推定するために合成測定法を使用する。 Each of the mobile units 16 and 18, using synthetic measurements to estimate the path loss to the closest cell-site. 経路損失の推定は、携帯アンテナ利得とセルサイトG/Tの情報と共に、セルサイト受信器における望ましい搬送波対雑音比を得るのに必要な通常の送信電力を決定するために用いられる。 Estimation of path loss, together with information of the portable antenna gain and the cell-site G / T, used to determine the normal transmission power necessary to obtain the desired carrier-to-noise ratio in the cell-site receiver. 携帯ユニットが有するセルサイトパラメータの情報は、メモリに固定されるか、特定のセルサイトに対する規定状態以外の状態を示すために、セルサイト情報放送信号、すなわちセットアップチャンネルで送信される。 Information of the cell sites parameters portable unit has is either fixed in memory, to indicate the status of a non-defined state for a particular cell site, cell site information broadcast signals, that is transmitted in the setup channel.
携帯ユニット16および18は、セルサイト全体を移動するので、各々の送信電力を広いダイナミックレンジにわたって調整することが必要となる。 Mobile units 16 and 18, since to move the entire cell site, it is necessary to adjust each transmission power over a wide dynamic range. 広いダイナミックレンジにわたって信号増幅が可能な電力増幅器は存在するが、関連する利得変動は携帯ユニット送信器の他の部分の設計を複雑にする傾向がある。 The wide dynamic range signal amplification possible power amplifier over exist, but the associated gain variation tends to complicate the design of the other parts of the mobile unit transmitter. 一定の利得を示すことに加えて、さらに携帯ユニット送信増幅器は、関係する全ダイナミックレンジにわたって効率的に動作することによってバッテリ電力を保存することが望まれる。 In addition to exhibiting constant gain, further portable unit transmit amplifier, it is desirable to conserve battery power by operating efficiently over the entire dynamic range of interest. 本発明によれば、これら及び他の目的を満足させる高効率で線形利得の電力増幅器が提供される。 According to the present invention, the power amplifier of the linear gain is provided by these and high efficiency to satisfy other purposes.
II. II. 効率的な並列電力増幅器の概要図2に本発明の並列段増幅器40の簡略化したブロック図が示してある。 Simplified block diagram of a parallel stage amplifier 40 of the present invention in schematic diagram 2 of efficient parallel power amplifier is shown. 一般にディジタル変調RF通信信号である入力信号は、RF送信変調器(図示せず)から入力回路網44により受信される。 Generally the input signal is a digital modulated RF communication signal, is received by the input network 44 from an RF transmit modulator (not shown). 入力回路網44は、例示的な四つの並列増幅器段A1−A4のセットの少なくとも一つに入力信号を中継する。 Input network 44 relays the input signal to at least one exemplary set of four parallel amplifier stages A1-A4. 最も簡単な実施例では、入力回路網44は並列増幅器段A1−A4の一つに入力信号を選択的に与えるスイッチマトリックスである。 In the simplest embodiment, input network 44 is a switch matrix which selectively providing an input signal to one of the parallel amplifier stages A1-A4. しかしながら、入力回路網44の他の構成(図4参照)は、歪みおよび信号損失を最小にする方法で入力切り替えを行う。 However, other configurations (see FIG. 4) of the input network 44 performs input switching in a manner that minimizes distortion and signal loss. 好ましい構成では、増幅器段A1−A4それぞれは、高周波電界効果トランジスタ(FET)あるいは双極接合トランジスタ(BJT)電力増幅器を有する。 In a preferred arrangement, each amplifier stage A1-A4, having a high-frequency field-effect transistor (FET) or bipolar junction transistor (BJT) power amplifier.
増幅器段A1−A4からの出力は、選択された一つのあるいは複数の増幅器段A1−A4からの増幅されたRF出力信号を増幅器出力ノード52に結合する出力回路網48に供給される。 The output from the amplifier stage A1-A4 are supplied to the output network 48 to couple the amplified RF output signal from one or more amplifier stages A1-A4 chosen amplifier output node 52. 出力回路網48はスイッチマトリックスあるいは類似のものを使用して実現できるが、後述する(図4参照)出力回路網48の他の構成は歪みおよび信号損失を最小にするような方法で出力切り替えを行う。 The output circuitry 48 may be implemented with the existing switch matrix or similar, the output switching another configuration distortion and signal loss to be described later (see FIG. 4) output circuitry 48 in such a way as to minimize do. 増幅されたRF信号は、スイッチロジック56及び送信アンテナ(図示せず)に供給される。 The amplified RF signal is supplied to the switch logic 56 and transmit antenna (not shown). スイッチロジック56は、出力ノード52での増幅されたRF信号のレベルをモニタし、モニタ出力信号レベルが含まれている範囲にわたって出力電力を供給するように設計されている増幅器段A1−A4を選択するように、入力回路網44と出力回路網48に指示する。 Switch logic 56 monitors the level of the amplified RF signal at output node 52, select the amplifier stage A1-A4, which is designed to provide output power over a range that includes the monitor output signal level as to instructs the output network 48 and input network 44. 他の実施例では、スイッチロジック56は、関連する基地局からの受信電力レベルあるいは電力制御指令をモニタする。 In other embodiments, switch logic 56 monitors the received power level or power control commands from an associated base station.
図3に示した好適な実施例では、増幅器段A1−A4は、異なる出力信号範囲にわたって等しい利得を与えるようにそれぞれバイアスされている。 In the preferred embodiment shown in FIG. 3, the amplifier stages A1-A4 are each to provide equal gain over a different output signal range bias. 例示の実施例では、増幅器段A1は、−23dBmまでの入力信号に応答する5dBmまでの出力電力に対してほぼ28dBの線形利得を提供するようにバイアスされる。 In the illustrated embodiment, the amplifier stage A1 is biased to provide linear gain of approximately 28dB for the output power of up to 5dBm responsive to an input signal of up to -23 dBm. 同様に、増幅器段A2、A3およびA4は、異なる出力信号範囲にわたって増幅器段A1と同じ線形利得を生じるようにそれぞれバイアスされる。 Similarly, the amplifier stages A2, A3 and A4 are each as produce the same linear gain as the amplifier stage A1 over different output signal range bias. 特に、図3の例示の実施例では、増幅器段A2は、−23から−13dBmの間の入力信号に応答して5−15dBmの範囲にわたって出力信号エネルギを産出する。 In particular, in the illustrated embodiment of FIG. 3, the amplifier stages A2, the yield output signal energy over a range of 5-15dBm response from -23 to an input signal between -13dBm. 一方、増幅器段A3およびA4は、それぞれ−13から−4dBmおよび−4から+1dBmの入力信号に対応して15−24dBmおよび24−28dBmの出力信号エネルギを供給する。 On the other hand, the amplifier stage A3 and A4, and supplies an output signal energy of 15-24dBm and 24-28dBm in response to the input signal -13 from each -4dBm and -4 + 1 dBm. 増幅器段がFETあるいはBJT回路として構成された場合、規定の出力範囲にわたる動作に要求される各増幅器段にバイアス電流のレベルを供給するためにバイアス回路網(図示せず)が用いられるであろう。 If the amplifier stage is configured as FET or BJT circuit will bias network (not shown) is used to provide the level of bias current to each amplifier stage required for operation over the output range specified . 図3に示す利得値と範囲は特別な例に役立つことを意図しており、他の構成は全く異なる入力および出力電力範囲と関連する、ということに注目すべきである。 Gain values ​​and ranges of FIG. 3 is intended to help a specific example, other configurations are associated with quite different input and output power range, it should be noted that.
再び、図3の特別の場合について考慮するに、入力信号レベルが増加して−23dBmに近づいたと仮定する。 Again, assume that consider the special case of FIG. 3, the input signal level approaches the -23dBm increased. この場合、入力信号は、スイッチロジック56がRF出力信号のレベルが約5dBmに上昇したことを検知するまで増幅器段A1に印加され続ける。 In this case, the input signal, switch logic 56 continues to be applied to the amplifier stage A1 until detects that the level of the RF output signal has risen to approximately 5 dBm. この接合点において、スイッチロジック56は、入力信号を増幅器段A2に与えるように入力回路網44に命令し、そしてA2からの合成増幅RF出力信号を出力ノード52に結合し始めるように出力回路網48に指令する。 In this junction, the switch logic 56 commands the input network 44 to provide an input signal to the amplifier stage A2, and output circuitry to the synthetic amplification RF output signal begins to bind to the output node 52 from A2 It commands the 48. 増幅器段A2とA3との間、および増幅段A3とA4との間の同様な遷移が、RF出力信号レベルがそれぞれ15および24dBmに接近する時に、スイッチロジック56によって制御される。 Between the amplifier stages A2 and A3, and similar transition between amplifier stages A3 and A4 is, when the RF output signal level approaching the respective 15 and 24 dBm, which is controlled by the switch logic 56. 随意的に、スイッチロジック56は、入力信号レベルが遷移境界の近傍で変化する時に、隣接する増幅器段A1−A4間の過剰な切り替えを防止するためにヒステリシスを備えてもよい。 Optionally, switch logic 56, when the input signal level changes in the vicinity of the transition boundary may comprise a hysteresis to prevent excessive switching between amplifier stages A1-A4 adjacent. 各増幅器段A1−A4は特定のRF出力信号範囲にわたって同一の利得を示すよう構成されているので、並列増幅器40は、全出力範囲にわたって一定の利得を有する単一の増幅器のような周囲の回路要素として働く。 Since each amplifier stage A1-A4 is configured to exhibit the same gain over a specified RF output signal range, the parallel amplifier 40, the surrounding circuits such as a single amplifier having a constant gain over the entire output range It acts as an element. 本発明のこの特徴は、出力信号範囲にわたって利得変化を調整する必要性を回避するので、RF送信回路に関わる設計を有利に単純化する。 This feature of the invention, as it avoids the need to adjust the gain variation over the output signal range, advantageously simplifies the design related to RF transmission circuit. 図3によって説明した個々の増幅器段A1−A4の内の唯一つが一時にONされるのが好ましいが、後述する他の実施例では希望するRF出力を得るために一時に異なる増幅器段の組み合わせがON/OFFされる、ということに注目すべきである。 Only of the individual amplifier stages A1-A4 one described by FIG. 3, but preferably is ON in a temporary, but other embodiments described below the combination of different amplifier stages in a temporary in order to obtain the RF output desired oN / OFF is is, it should be noted that.
図2に示すように、ディジタル変調入力信号内の固有のディジタルワードや記号間の境界に関連するタイミング情報は、ローカル制御プロセッサからスイッチロジック56に供給される。 As shown in FIG. 2, timing information relating to boundaries between unique digital words or symbols in a digital modulation input signal is supplied from the local control processor in the switch logic 56. 本発明の他の観点によれば、スイッチロジック56は、入力信号内のディジタルワードや記号間の遷移の間増幅器段A1−A4の相異なる一つを選択するように入力回路網44と出力回路網48に指令するのみである。 According to another aspect of the present invention, the switch logic 56 includes an input network 44 to select different one between amplifier stages A1-A4 of the transitions between the digital words or symbols within the input signal output circuit it is only a command to the network 48. このことは、増幅器段A1−A4を介する信号経路間のどのような位相差も増幅されたRF出力信号によって運ばれるディジタル情報の正確さを悪化させることはない、ということを保証する。 This ensures that what is not deteriorated the accuracy of the time to digital information which is also carried by the amplified RF output signal between the signal paths through the amplifier stages A1-A4, called. 例えば、後述する例示のCDMA変調フォーマットでは、ディジタル入力データの流れは、直交Walshコードあるいは“記号”のセットを用いてコード化される。 For example, in the illustrated CDMA modulation format described below, the flow of the digital input data is encoded using a set of orthogonal Walsh code or "symbols". この実施例では、スイッチロジック56は、Walsh記号間の遷移の間にのみ増幅器段A1−A4間で切り替えるように入力回路網44と出力回路網48に指令することができる。 In this embodiment, switch logic 56 may direct the input network 44 and output network 48 to switch between only the amplifier stage A1-A4 during transitions between Walsh symbols. 例示の実施例では、各Walsh記号の期間はRF出力電力の変化割合に比して非常に短い(例えば、3.25ms)ので、多くの機会は、RF出力信号レベルが異なる出力範囲へ交差する時間に近い増幅器段間で切り替えるために一般的に利用される。 In the illustrated embodiment, the period of each Walsh symbol is very short compared to the rate of change of the RF output power (e.g., 3.25 ms) so many opportunities, intersecting the output range the RF output signal level different It is commonly used to switch between time near the amplifier stage.
次に、図4には、本発明の並列段増幅器90の別の実施例のブロック図が示されている。 Next, FIG. 4 is a block diagram of another embodiment of a parallel-stage amplifier 90 of the present invention is shown. 入力信号、再び一般的にはディジタル変調RF通信信号は、第一直交位相分割器94で受信される。 Input signal, a digital modulation RF communication signal again typically is received by the first quadrature phase splitter 94. 第一直交位相分割器94は、入力信号を等しい大きさおよび直交位相の一対の入力信号成分に分割する。 The first quadrature-phase divider 94 divides into a pair of input signal components of equivalent magnitude and quadrature phase input signals. 第一分割器94からの直交位相信号成分は、第二および第三の直交位相分割器98および102に供給される。 Quadrature phase signal components from the first divider 94 is supplied to the second and third quadrature-phase dividers 98 and 102. 第二分割器98は直交位相出力を利得調整要素G1、G2に供給し、第三分割器102は直交位相出力を利得調整要素G3、G4に供給する。 Second divider 98 supplies the quadrature-phase outputs to gain adjustment elements G1, G2, the third divider 102 provides quadrature output to gain adjustment elements G3, G4. 利得調整要素G1−G4はそれぞれ対応する固定利得増幅器F1−F4の一つに直列に接続され、利得調整要素と固定利得増幅器の各々の直列接続は調整利得増幅器段を構成する。 Connected in series to one of the fixed gain amplifier F1-F4, respectively gain adjustment elements G1-G4 are corresponding, each of the series connection of the gain adjustment element and a fixed gain amplifier constituting the adjusted gain amplifier stage.
調整利得増幅器段の出力は、第一、第二および第三直交位相結合器106、110および114の配列を利用して結合される。 The output of the adjusted gain amplifier stage, first be coupled by using the sequence of the second and third quadrature-phase combiners 106, 110 and 114. 合成した増幅出力信号は、利得制御ロジック119と送信アンテナ(図示せず)に送られる。 Combining amplified output signal is sent to the gain control logic 119 and transmit antenna (not shown). 利得制御ロジック118は、調整利得増幅器段の各種結合を選択し、そして各調整利得段の利得を設定することによって全体の増幅器利得を設定するように動作する。 Gain control logic 118 may select a variety of coupling adjusting gain amplifier stage, and operates to set the overall amplifier gain by setting the gain of each adjustment gain stages. 図4の例示の実施例では、固定利得増幅器F1−F4の各々はNdBの同一の規定利得を与えるようバイアスされ、各利得調整要素G1−G4は−3dBあるいは0dBの利得/減衰に設定される。 In the illustrated embodiment of FIG. 4, each of the fixed gain amplifier F1-F4 are biased to provide an identical provisions gain of NdB, the gain adjustment elements G1-G4 are set to a gain / attenuation of -3dB or 0dB . これにより、下記の表1に示されているように、希望するRF出力電力のレベルは調整利得増幅器段の選択された一つの利得を設定することにより生じる。 Thus, as shown in Table 1 below, the level of RF output power to the desired results by setting the selected one of the gain adjustment gain amplifier stage.
表Iの第一行を参照すると、増幅器F1−F4の夫々が作動し、利得調整要素G1−G4の夫々が−3dBに設定された場合、NdBのRF出力電力が生じる。 Referring to the first row of Table I, operating the respective amplifiers F1-F4, if each of the gain adjustment elements G1-G4 are set to -3 dB, RF output power NdB occurs. もし、RF出力電力が(N−3)dBに近づくように入力信号レベルが低下すれば、固定利得増幅器F3、F4は止められ、利得調整要素G1とG2は0dBに設定される。 If by lowering the input signal level as the RF output power approaches (N-3) dB, fixed-gain amplifier F3, F4 is stopped, the gain adjustment elements G1 and G2 are set to 0 dB. 表Iに示すように、固定利得増幅器F3とF4が止められと、利得調整要素G3とG4の設定は無関係になる。 As shown in Table I, when the stopped fixed gain amplifier F3 and F4, setting the gain adjustment elements G3 and G4 becomes irrelevant. 次いでRF出力電力レベルを(N−6)dBに減少させたい時には、固定利得増幅器F2が止められ、利得調整要素G1が0dBの設定に戻される。 Then when it is desired to reduce the RF output power level to (N-6) dB is stopped fixed gain amplifier F2, gain adjustment elements G1 is returned to the setting of 0 dB. 再び、制御プロセッサからのタイミング情報によって、利得制御ロジック118は、入力信号内に固有のディジタルワードや記号間を遷移している間のみ固定利得増幅器F1−F4をON/OFFする。 Again, the timing information from the control processor, the gain control logic 118 turns ON / OFF the fixed gain amplifier F1-F4 only while transitioning between specific digital words or symbols within the input signal. 利得制御ロジック118は、出力電力が切り替え境界近傍で変化する時に利得調整要素G1−G4と固定利得増幅器F1−F4の過剰な切り替えを回避するためにヒステリシスを備えてもよい。 Gain control logic 118 may include hysteresis to avoid excessive switching of gain adjustment elements G1-G4 and fixed-gain amplifiers F1-F4 when the output power varies switch near the boundary.
増幅器段が第一、第二、第三の直交位相結合器106、110、114によりOFFされた時は、増幅器段の出力インピーダンスは重要ではない。 Amplifier stage is first, second, when turned OFF by the third quadrature combiner 106,110,114, the output impedance of the amplifier stage is not critical. しかしながら、DC効率は、望ましいRF出力電力を産出するために必要なこれら増幅器段F1−F4のみをONすることによって維持される。 However, DC efficiency is maintained by turning ON only those amplifier stages F1-F4 required to produce the desired RF output power.
図4は好適な実施例を示すが、位相シフトおよび結合を用いた他の実施例もまた可能であることに留意すべきである。 Although Figure 4 illustrates a preferred embodiment, it should be noted that other embodiments using phase shifting and coupling are also possible. 例えば、利得調整要素G1−G4は、それぞれ直交位相分割器98、102の直前に置かれたただ二つの利得調整要素に置き換えることができる。 For example, gain adjustment elements G1-G4 could be replaced by only two gain adjustment elements placed immediately before the respective quadrature divider 98, 102. 代りに、単一の利得調整要素を直交位相分割器94の直前に置くことが出来る。 Alternatively, it is possible to put a single gain adjustment element just before the quadrature splitter 94. 究極的には、本発明を採用するシステムにおける他の回路により補償された増幅器90の全利得中に結果的に起こる変化により、利得調整要素G1−G4はすべて削除することが出来る。 Ultimately, in the total gain of the amplifier 90 is compensated by other circuits in the system employing the present invention by a result in changes that occur, the gain adjustment elements G1-G4 could be deleted. 更に、直交位相分割器94、98、102は、直交位相結合器106、110、114と同様に、どのようなタイプの移相器にも置き換えることができる。 Furthermore, quadrature divider 94,98,102, like the quadrature combiner 106,110,114, can be replaced with any type of phase shifter. また、直交位相分割器と結合器の数は並列増幅器段の数によってのみ得られるということは注目すべきである。 Further, the number of couplers with quadrature phase divider is that obtained only by the number of parallel amplifier stages is noteworthy.
次に、図5Aを参照すると、本発明の更に他の実施例が示されており、ここでは増幅器段間の選択は各段を構成するトランジスタ増幅器をON/OFFさせることにより達成される。 Referring now to FIG. 5A, further there is shown another embodiment of the present invention, here is achieved by ON / OFF the transistor amplifier constituting each stage selection between amplifier stages. 図5Aの実施例では、各増幅器段A1−A4は、一つあるいはそれ以上の電界効果トランジスタ(FET)で構成されると仮定している。 In the example of FIG. 5A, each amplifier stage A1-A4 is assumed to be composed of one or more of the field effect transistor (FET). しかしながら、これらの増幅器段の夫々はBJTあるいは他の能動回路でも良いことが理解できる。 However, each of these amplifier stages s may be appreciated that it may be a BJT or other active circuits. 与えられた段はその段を構成するFET回路を能動化することによって選択され、与えられたFET回路の電力供給を外し、この電力供給を絶たれたFETによって逆の負荷を最小限にするために電力供給を絶たれたFETの出力インピーダンスが高いことを保障することにより選択から外される。 Given stage is selected by activating the FET circuit constituting the stage, remove the power supply of the FET circuits given to minimize the reverse load by the power supply cut off the FET is deselected by ensuring that the high output impedance of the FET that has been cut off the power supply to the. この方法では、A1−A4の各段でのFET回路を選択的にON/OFFすることによって希望する数の段の追加結合が達成される。 In this way, additional binding of the number of stages desired by selectively ON / OFF the FET circuit at each stage of the A1-A4 is achieved. 図2の実施例とは対照的に、入力切り替え機能と出力切り替え機能は、共にFET回路自身に固有のものである。 In contrast to the embodiment of FIG. 2, the output switching function and the input switching function are inherent both to the FET circuit itself. このようにして、スイッチロジック56は、増幅器段A1−A4を直接制御する。 In this manner, the switch logic 56 controls amplifier stages A1-A4 directly.
出力回路網48は、それぞれ増幅器段A1−A4と出力ノード52との間に接続された整合要素66−69を有する。 Output network 48 includes matching elements 66-69 connected between each an amplifier stage A1-A4 and the output node 52. 整合要素66−69は、増幅器段A1−A4の出力と出力ノード52に結合されたアンテナ(図示せず)との間の最適な電力整合を提供するのに役立つ。 Matching elements 66-69 serve to provide an optimum power match between the antenna coupled to the output node 52 and the output of the amplifier stage A1-A4 (not shown). 増幅器段A1−A4と関連する整合要素66−69との各組み合わせはほとんど等価な信号利得を与え、そして希望する出力電力のレベルを出すのに必要な組み合わせの各々はスイッチロジック56によってON/OFFされる。 Each combination is almost equivalent gives a signal gain, and each of the combinations required to produce the level of output power to desired ON / OFF by switch logic 56 of the matching element 66-69 associated with the amplifier stages A1-A4 It is. 従って、出力電力の希望するレベルを産出するために必要な増幅器段A1−A4の数のみが、ある与えられた瞬間にONされ、これによりDC電力を保存し、ほぼ一定の効率を維持する。 Therefore, only the number of amplifier stages A1-A4 required to produce the desired level of output power are turned ON at a given moment with, thereby saving the DC power, to maintain a substantially constant efficiency. 更に、出力切り替え機能を達成するための個々の段A1−A4と、整合要素66−69を有する出力回路網48を使用することによって、切り替えを通じた電力損失と信号歪みを避けることが出来る。 Furthermore, the individual stages A1-A4 to accomplish the output switching function, by using the output network 48 having a matching element 66-69, it is possible to avoid power loss and signal distortion through a switch.
図5Bは本発明の更に他の実施例を示し、ここでは一つまたはそれ以上の増幅器利得セルあるいはトランジスタが各増幅器段A1−A4の出力と中間ノード72との間に挿入される。 Figure 5B shows yet another embodiment of the present invention, wherein one or more amplifier gain cells or transistors are inserted between the output and the intermediate node 72 of the amplifier stage A1-A4. 図5Bは図5Aと同様である。 Figure 5B is similar to FIG. 5A. しかしながら、各増幅器回路用の個々の整合回路網66−69の代わりに、内部に多数の利得セル74−84を有する最終増幅器デバイス85が、単一の整合回路網86に結合されている。 However, instead of individual matching networks 66-69 for each amplifier circuit, a final amplifier device 85 having multiple gain cells 74-84 within is coupled to a single matching network 86. 図5Bの例示の実施例では、単一の利得セルトランジスタ74が段A1と中間ノード72との間に接続されている。 In the illustrated embodiment of Figure 5B, a single gain cell transistor 74 is connected between the stage A1 and the intermediate node 72. 同様に、単一の利得セルトランジスタ76が段A2と中間ノード72との間に接続されている。 Similarly, single gain cell transistor 76 is connected between the stage A2 and the intermediate node 72. 一対の利得セルトランジスタ78、80が段A3と中間ノード72との間に接続され、他の一対の利得セルトランジスタ82、84が段A4と中間ノード72との間に接続されている。 A pair of gain cell transistors 78, 80 is connected between the stage A3 and the intermediate node 72, another pair of gain cell transistors 82, 84 is connected between the step A4 and the intermediate node 72. 図5Aに示す出力回路網とは対照的に、図5Bの構成は単一の最終増幅回路85を使用しており、この最終増幅回路85内の個々の利得セル74−84は分離した入力を有している。 In contrast to the output network depicted in FIG. 5A, the configuration of FIG. 5B is using a single final amplification circuit 85, the individual gain cells 74-84 was isolated input of the final amplifier circuit 85 It has. このことは、物理的大きさとコストを低減し、最終増幅回路85を単一のダイ(die)の上で製作することが出来る。 This reduces the physical size and cost, the final amplifier 85 can be fabricated on a single die (die). 図5Aの実施例のように、出力スイッチは不要である。 As in the embodiment of FIG. 5A, the output switch is not required. 何故なら、もし利得セル74−84がBJTかFETのいずれかであれば、それらをバイアスをオフすることによって、それらの夫々の出力を高インピーダンス状態に最小の実負荷で実現するからである。 If it is because, if any gain cell 74-84 is BJT or FET, by making them off the bias, is their respective outputs from realizing a minimum actual load to a high impedance state.
各利得セル74−84は、先行増幅器段A1−A4によって提供されるバイアス電流を介してON/OFFされる。 Each gain cell 74-84 is turned ON / OFF via a bias current provided by the preceding amplifier stage A1-A4. 利得セルトランジスタの特定のセットをON/OFFすることによって、出力電力の望ましいレベルが調節される。 By ON / OFF a particular set of the gain cell transistors, a desired level of output power is adjusted. 励磁の実施例では、段A3あるいはA4が能動化された時、利得セルトランジスタ(78、80)あるいは(82、84)の両方を夫々ONするために十分なバイアス電流が産出されるということが分かる。 In an embodiment of the excitation, when the stage A3 or A4 is activated, is that sufficient bias current to each ON both gain cell transistors (78, 80) or (82, 84) is produced It can be seen. また、増幅器段A3とA4の各々は夫々二つの分離したセルトランジスタ(78、80)と(82,84)を駆動するが、他の実施例では各段ではより多いあるいはより少ない利得セルトランジスタが使用されるであろうことに留意しなければならない。 Although drive each amplifier stage A3 and A4 and the respective two separate cell transistors (78,80) and (82,84), in other embodiments more or fewer gain cell transistors in each stage it should be noted that that will be used.
さて、図5Bの例示の増幅器の構成について考えてみる。 Now, consider the structure of the exemplary amplifier of Fig. 5B. 図5では、各利得セルトランジスタ74−84は、先行増幅器段A1−A4によってONにバイアスされた時に約1Wの電力を供給するように設計されている。 In Figure 5, each gain cell transistor 74-84 is designed to power approximately 1W when biased to ON by the prior amplifier stage A1-A4. 表IIは、利得セルトランジスタの種々の組み合わせがそれぞれの増幅器段A1−A4によってONにバイアスされた時、この例示の構成によって産出される出力電力の異なるレベルを示している。 Table II, when various combinations of gain cell transistors are biased ON by their respective amplifier stages A1-A4, shows different levels of output power produced by the configuration of this illustrative. 表IIを調べると、増幅器段A1かA2のいずれかをONすることによって全RF出力電力は1W増加し、一方増幅器段A3かA4のいずれかをONすることによって全RF出力電力は2W増加する。 When examining the table II, the total RF output power increases 1W by ON either amplifier stage A1 or A2, while the total RF output power by turning ON either amplifier stage A3 or A4 is increased 2W . このように、表IIの方法に従い、図5Bの特別な実施例は、4個の増幅器段A1−A4を用い、そして望ましい出力電力を発生させるのに必要な段のみをONにバイアスすることによってDC効率を維持することにより、1から6Wの各種RF出力電力レベルを発生させるために用いることができる。 Thus, according to the method of table II, a special embodiment of Figure 5B, by biasing only four with the amplifier stages A1-A4, and steps required to generate the desired output power ON by maintaining DC efficiency it can be used to generate a variety of RF output power level of 6W 1. 表IIは単に例示の構成を示すのみであり、各利得セルトランジスタ74−84は1W前後を供給するように設計され得ることに注目すべきである。 Table II are merely depict only exemplary configuration, the gain cell transistor 74-84 is to be noted that may be designed to provide longitudinal 1W. しかしながら、各利得セル74−84を同じ大きさに選ぶと最終増幅回路85の製造は単純化される。 However, manufacturing of the final amplification circuit 85 when selecting each gain cell 74-84 to the same size is simplified.
表IIの第一行に表されている図5Bの特別な実施例において、もしたった一つの増幅器段とその関連する利得セルトランジスタ、例えばA1とトランジスタ74がONにバイアスされ、他の総てのA2−A4のバイアスがオフされていると、単一の出力整合回路86のみを使用している時には、オフ状態のトランジスタ(76、78、80、82、84)の反動負荷(reactive loading)は最適な利得整合を提供しないであろう。 In a particular embodiment of Figure 5B represented in the first row of table II, if gain cell transistors that associated with only one amplifier stage, for example A1 and transistor 74 is biased to ON, all other the bias of A2-A4 are turned off, when using only a single output matching circuit 86, reaction loads in the off state the transistor (76,78,80,82,84) (reactive loading) is It would not provide optimum gain matching. しかしながら、低出力レベル、例えば表IIに示されている1Wでの改良されたDC効率が達成される。 However, the low output level, an improved DC efficiency at 1W for example shown in Table II is achieved. 更に、選択された個々の増幅器段、この場合A1あるいは本発明が採用されている関連するシステムにおいて、どのような利得不整合も調整されるであろう。 Furthermore, the individual amplifier stages selected, in a system associated is employed in this case A1, or the present invention will be any gain mismatch is adjusted.
図11に、図5Bの実施例と類似の他の実施例を示す。 Figure 11 shows another embodiment similar to the embodiment of Figure 5B. 図11の実施例は、入力信号が4個の切り替えドライバ増幅器それぞれを通過せず、4個の異なる最終段トランジスタ回路1102、1104、1106および1108に直接供給されている点が図5Bの実施例と相違する。 Embodiment of Figure 11, the input signal does not pass through the respective four switching driver amplifier, embodiments of four different final stage transistor circuit 1102, 1104, 1106 and that it is supplied directly to the 1108 Figure 5B and different. 回路1102−1108のいずれか一つあるいは総ては、単一あるいは多重ゲートデバイスであり、示した構成は単なる例示であることに留意すべきである。 Any one or all of the circuits 1102-1108 are single or multiple-gate devices, the configuration shown it should be noted that it is merely illustrative. 加えて、図11には回路1102−1108を共通ゲートと共通ドレインを有するFET回路として示されているが、先の図について前述したように、それらは共通エミッタと共通ベースを有するBJT回路でもよいし、あるいは単一のダイ上に製造可能な異なる回路種類の組み合わせでもよい。 In addition, although shown as a FET circuit having a common drain and common gate circuit 1102-1108 in FIG. 11, as described above for the previous figure, they may be a BJT circuit having a common base and common emitter and, or it may be a different circuit types possible combinations produced on a single die.
回路1102−1108の夫々のゲートは、ブロッキングコンデンサ1112、1114、1116および1118によってDCでは絶縁されているが、入力信号のRF周波数では結合されている。 The gate of each of the circuits 1102-1108 has been insulated in DC by blocking capacitors 1112, 1114, 1116 and 1118 are coupled in the RF frequency of the input signal. スイッチロジック1120は、入力信号の増幅に必要とされる回路1102−1108に対してのみ選択的にDCバイアス電流を供給する。 Switch logic 1120 selectively supplying the DC bias current only to the circuit 1102-1108 which are required for amplification of the input signal. このように、入力信号の現在の増幅に必要とされる回路のみをバイアスすることにより、DC効率は著しく改善される。 Thus, by biasing the circuit only required for the current amplification of the input signal, DC efficiency is improved significantly. 結果として、前記表IIと同様の最終段増幅方式が構成される。 As a result, the same last amplification method and Table II is formed. また、入力整合回路網(図示せず)、好ましくは能動化された全ての回路1102−1108と共に最良の動作状態になるよう最適化された入力整合回路網が含まれている。 The input matching network (not shown), preferably contains optimized input matching network so that the best operating conditions with all of circuits 1102-1108 that have been activated.
III. III. デュアルトランジスタ増幅器段図9は、本発明の並列段増幅器内の単一段(すなわち、段A1−A4の一つ)としての使用に適するデュアルトランジスタ増幅器400の図式表示である。 Dual transistor amplifier stage 9 are single stage in a parallel stage amplifier of the present invention (i.e., one of the stages A1-A4) is a diagrammatic representation of a dual-transistor amplifier 400 suitable for use as. 増幅器段400は、入力ドライバFET(Q1)と出力ドライバFET(Q2)を有する。 Amplifier stage 400 has an input driver FET and (Q1) output driver FET (Q2). 図9では、一対のデュアルゲート電界効果トランジスタ(Q1、Q2)が増幅器段400を構成しているが、他の実施例では単一ゲート電界効果トランジスタ(FET)、あるいは双極接合トランジスタ(BJT)、あるいは他の回路技術を用いて実現したトランジスタ等を用いることができる。 9, the pair of dual-gate field effect transistor (Q1, Q2) constitute an amplifier stage 400, in other embodiments a single gate field effect transistor (FET), or bipolar junction transistor (BJT), or other circuit techniques can be used such as a transistor implemented using.
増幅器400への小信号入力は、FETQ1への電力遷移が最適となるように設計されている入力整合回路網404を介してFETQ1のゲートに供給される。 Small signal input to the amplifier 400 is supplied to the gate of the FETQ1 through an input matching network 404 power transition to FETQ1 is designed to be optimum. 同様に、デバイス間整合回路網408は、FETQ1の出力からFETQ2の入力への電力遷移を最大にするよう働く。 Similarly, inter-device matching network 408 serves to maximize power transition to the input of FETQ2 from the output of FET Q1. 同様な方法で、出力整合回路網412は、FETQ2の出力インピーダンスと増幅器400によって駆動される負荷(図示せず)との間の最適電力整合を提供する。 In a similar manner, the output matching network 412 provides an optimum power match between the load driven by the output impedance and the amplifier 400 of the FET Q2 (not shown).
FETQ1とQ2を通る静止状態のバイアス電流は、夫々DCゲート電位Vg1とVg2の調整によって制御される。 Bias current quiescent through the FETQ1 and Q2 is controlled by adjusting the respective DC gate potentials Vg1 and Vg2. 一般的には、DCゲート電位Vg1とVg2は、増幅器400が低および高出力電力レベルにわたって一定の利得を示すように設定される。 In general, DC gate potentials Vg1 and Vg2 are amplifier 400 is set to indicate a constant gain over low and high output power levels. 図9の実施例では入力FETQ1の寸法は出力FETQ2の対応する寸法よりも小さく、例示的には約8:1の比に選択されるが、他の構成では他の比率がより適切であることが理解されよう。 Smaller than the corresponding dimensions of the input FETQ1 output FETQ2 in the embodiment of FIG. 9, the exemplary about 8: is selected to 1 ratio, in other configurations it is more appropriate other ratios There will be appreciated. この設計では、増幅器400から低いレベルの出力電力のみが要求される時、出力FETQ2に供給されるバイアス電流を実質的に削減させることによって効率が上昇する。 In this design, when only low levels of output power from the amplifier 400 are required, the efficiency is increased by substantially reducing the bias current supplied to output FET Q2. 低いレベルの出力電力のみが要求される時は、FETQ2を通るバイアス電流は出力電力の中間レベルに対して要求されるバイアス電流に比べて減少し、そしてFETQ1を通るバイアス電流は幾分増加する。 When only low levels of output power is required, the bias current through the FETQ2 is decreased compared to the bias current required for the intermediate level of output power, and the bias current through the FETQ1 is somewhat increased. より小さな入力FETQ1は、低出力電力レベルに対してより大きな出力FETQ2よりも効率的に動作することができるので、増幅器400の効率は、低電力動作の間FETQ2を通るバイアス電流を実質的に減少させることによって増加する。 Smaller input FETQ1, since it is possible to operate more efficiently than the larger output FETQ2 for low output power levels, efficiency of the amplifier 400, substantially reduce the bias current through the FETQ2 during low power operation to increase by. バイアス電流の変化は、DCゲート電位Vg1とVg2をアナログ形式、あるいは離散ステップの調整を通して制御することによって行われる。 The change in the bias current is performed by controlling the DC gate potentials Vg1 and Vg2 through adjustment of analog form or discrete steps.
IV. IV. CDMA携帯ユニット内の効率的電力増幅器図6を参照すると、本発明の効率的並列段増幅器が組み込まれている携帯ユニットスペクトル拡散送信器のブロック図が示されている。 Referring to efficient power amplifier 6 in the CDMA mobile unit, a block diagram of a portable unit spread spectrum transmitter efficient parallel stage amplifier of the present invention is incorporated is shown. 例示のCDMAシステムでは、携帯ユニット対基地局リンク、すなわち“逆リンク”に適切な信号対雑音比を与えるために直交信号が採用されている。 In an exemplary CDMA system, the mobile unit-to-base station link, i.e. the quadrature signal to provide an appropriate signal-to-noise ratio "reverse link" is adopted.
図6の送信器において、例えばボコーダによってデータに変換された音声から成るデータビット200は、ビットが回旋(CONVOLUTIONAL)コード化されるエンコーダ202に供給される。 In the transmitter of FIG. 6, for example, data bits 200 consisting of voice converted to data by a vocoder, are supplied to an encoder 202 where bits are convoluted (Convolutional) encoding. データビットレートがエンコーダ202のビット処理率よりも小さい時は、エンコーダ202の動作率と整合するビットレートで反復データストリームを作るために、エンコーダ202が入力データビット200を繰り返すようにコード記号の反復が用いられる。 When the data bit rate is less than the bit processing rate of the encoder 202, to make the repetitive data stream at a bit rate that is consistent with the operation rate of the encoder 202, repetition code symbol as the encoder 202 repeats the input data bits 200 It is used. 例示の実施例では、エンコーダ202は11.6kビット/秒の規定ビットレート(Rb)でデータビット200を受信し、Rb/r=34.8記号/秒を産出する。 In the illustrated embodiment, the encoder 202 receives data bits 200 at 11.6k bits / sec prescribed bit rate (Rb), to yield the Rb / r = 34.8 symbols / sec. ここで、“r”は、エンコーダ202のコード率(例えば、1/3)を表す。 Here, "r" denotes the code rate of the encoder 202 (e.g., 1/3). コード化されたデータは、ブロックインターリーブ204に送られてブロックインターリーブされる。 Coded data is block interleaved is sent to block interleave 204.
64次の直交モジュレータ206内では、記号は、(1/r)/(Rb/log 2 64)=5800文字/秒の率で、log 2 64=6の記号を含む文字にグループ分けられ、そこには64の可能な文字が存在する。 In 64 Next quadrature modulator within 206 symbols, (1 / r) / In (Rb / log 2 64) = 5800 rate of characters / sec, divided groups characters, including symbols log 2 64 = 6, there possible character of 64 is present in. 好適な実施例では、各文字は長さ64のWalshシーケンスにコード化される。 In a preferred embodiment, each character is encoded into Walsh sequence of length 64. すなわち、各Walshaシーケンスは64のバイナリビット、すなわち“チップ”を含み、そこには長さ64の64個のWalshコードがある。 That is, each Walsha sequence 64 binary bit, i.e., includes a "chip", in which there are 64 Walsh codes of length 64. 64の直交コードは、Walshaコードがマトリックスの単一の行または列である64×64HadamardマトリックスからのWalshaコードに対応する。 64 orthogonal codes are, Walsha code corresponds to Walsha codes from 64 × 64Hadamard matrix is ​​a single row or column of the matrix.
モジュレータ206によって産出されたWalshaシーケンスは、排他的OR結合器208に供給され、そこで特別の携帯ユニットに特有のPNコードと共に結合器で“カバー”すなわち多重化される。 Walsha sequence which is produced by the modulator 206 is exclusively supplied to the OR combiner 208, where it is "covered" or multiplexed in coupler with specific PN code to a particular mobile unit. この様な“長”PNコードは、ユーザPN長コードマスクに従って、PN長コード発生器210によって率Rcで発生させられる。 Such "long" PN code in accordance with a user PN long code mask is generated at a rate Rc by PN long code generator 210. 例示の実施例では、長コード発生器210は、Walshaチップ当たり四つのPNチップを産出するために、1.2288Mhzの例示チップ率Rcで動作する。 In the illustrated embodiment, long code generator 210 in order to produce four PN chips per Walsha chip operates at exemplary chip rate Rc of 1.2288 Mhz. 本発明によれば、携帯ユニット送信器内の効率的並列段増幅器は、各Walshaコード記号の境界(すなわち、連続するコード記号の最終のPNチップの後および最初のPNチップの前)において、これらPNチップ間でのみ状態変化することが許される。 According to the present invention, efficient parallel stage amplifier within the portable unit transmitter is at the boundary of each Walsha code symbol (i.e., prior to and the first PN chip after the last PN chip of successive code symbols), these it is allowed to vary state only between PN chips.
図7を参照すると、RF送信器250の例示の構成が示されている。 Referring to FIG. 7, illustration of the configuration of the RF transmitter 250 is shown. 符号分割多重接続(CDMA)スペクトラム拡散の応用において、一対の短PNシーケンスPNIとPNQは、夫々PNI発生器252とPNQ発生器254によって排他OR結合器256と258に供給される。 In code division multiple access (CDMA) Applied spread spectrum, a pair of short PN sequences PNI and PNQ is supplied to the exclusive OR combiner 256 and 258 respectively by PNI generator 252 and PNQ generator 254. PNIおよびPNQシーケンスは、それぞれ同相(I)および直交位相(Q)通信チャンネルに関係し、一般的に各ユーザの長PNコードの長さよりもかなり短い長さ(32768チップ)である。 PNI and PNQ sequences are respectively in-phase (I) and quadrature (Q) related to the communication channel, generally a length considerably shorter length than the long PN code for each user (32768 chips). 得られたIチャンネル符号拡散シーケンス260とQチャンネル符号拡散シーケンス262は、夫々ベースバンドフィルタ264と266を通過する。 The resulting I-channel code spread sequence 260 and Q-channel code spread sequence 262 are passed through the respective baseband filters 264 and 266.
ディジタルーアナログ(D/A)変換器270および272は、夫々ディジタルIチャンネルおよびQチャンネル情報をアナログ形式に変換するために提供されている。 Digital to analog (D / A) converters 270 and 272 are provided to convert each digital I-channel and Q channel information to analog form. D/A変換器270と272によって産出されたアナログ波形は、夫々局部発信器(LO)の搬送周波数信号Cos(2πft)およびSin(2πft)と共に混合器288および290に供給され、そこでそれらは混合されて加算器292に供給される。 D / A analog waveforms produced by the transducer 270 and 272 are supplied to the mixer 288 and 290 together with the carrier frequency signal Cos respective local oscillator (LO) (2πft) and Sin (2.pi.ft), where they mix is supplied to the adder 292 is. 直交位相搬送信号Sin(2πft)およびCos(2πft)は、適当な周波数供給源(図示せず)から供給される。 Quadrature phase carrier signal Sin (2.pi.ft) and Cos (2.pi.ft) is supplied from a suitable frequency sources (not shown). これらの混合IF信号は、加算器292で加算され、混合器294に供給される。 These mixed IF signals are summed in the adder 292 is supplied to the mixer 294.
混合器294は、加算した信号を周波数シンセサイザ296からのRF周波数信号と混合し、これによってRF周波数帯への周波数上方変換(upconversion)が行われる。 Mixer 294, the sum signal is mixed with the RF frequency signal from frequency synthesizer 296, whereby the frequency up-conversion to RF frequency band (upconversion) is performed. RFは、その後バンドパスフィルタ298され、本発明の効率的並列段RF増幅器299に供給される。 RF is then band-pass filter 298 is supplied to efficient parallel stage RF amplifier 299 of the present invention. 再び、携帯ユニット制御器は、増幅器299内の増幅器段の選択された組み合わせを、各Walshaコード記号間の遷移を決定するPNチップ間でのみ変更させることによって適正な位相が維持されることを保証する。 Again, the portable unit controller, ensures that the selected combination of amplifier stages within the amplifier 299, the proper phase by changing only between PN chip to determine the transitions between the Walsha code symbol is maintained to.
V. V. CDMA携帯ユニットにおける二段並列増幅器図8は、前述しかつ図6と図7示したものと同様のCDMA携帯ユニットにおける、広いダイナミックレンジにわたる信号増幅のために設計された並列段増幅器310のブロック図である。 Two-stage parallel amplifier diagram of CDMA mobile unit 8 is a block diagram of a parallel stage amplifier 310 designed for the same CDMA mobile unit to that shown above vital FIGS. 6 and 7, a wide dynamic range over signal amplification it is. 増幅器310は、低電力増幅器(LPA)313と高電力増幅器(HPA)316によって表されている並列増幅器段と、第一および第二スイッチ(318、322)によって表されている出力スイッチマトリックスと、第一および第二ダミー負荷(320、324)と、スイッチロジック334を有している。 Amplifier 310, a parallel amplifier stage, represented by a low power amplifier (LPA) 313 and high power amplifier (HPA) 316, an output switch matrix represented by first and second switches (318, 322), the first and second dummy load (320, 324), a switch logic 334. 簡潔にいえば、増幅器310は、低レベルの出力電力のみが要求される時には低レベルのDC電流を引き出すLPA313を専ら利用し、高レベルの出力電力が要求される時にはHPA316を専ら利用することによって改善されたDC効率を生み出す。 Briefly, amplifier 310, when only the output power of the low level is required to use exclusively the LPA313 to draw a low level of DC current, by exclusively utilizing HPA316 when the output power of the high level is required produce an improved DC efficiency. この効率は、スイッチロジックがLPA313とHPA316の夫々の出力を第一および第二ダミー負荷(320、324)とアンテナ(図示せず)間で交互に切り替える動作を行うことによって成し遂げられる。 This efficiency, switch logic is accomplished by performing an operation of alternately switching between LPA313 and HPA316 of the respective outputs of the first and second dummy load (320, 324) an antenna (not shown). 低電力動作の間、スイッチロジック334は、HPA316の出力を第一ダミー負荷320に供給するよう第一スイッチ318を切り替え、LPA313の出力をアンテナ(図示せず)に供給するよう第二スイッチ322を切り替える。 During low-power operation, switch logic 334 switches the first switch 318 so provide outputs HPA316 the first dummy load 320, the second switch 322 so provide outputs LPA313 the antenna (not shown) switches. より多くの送信電力が要求される時には、HPA316は、HPA316の出力が第一ダミー負荷に供給された状態で、LPA313による送信電力と同じ電力を産出し始める。 When more transmit power is required, HPA316 is when the output of HPA316 is supplied to the first dummy load, it begins to produce the same power as the transmission power by LPA313. 適正な切り替え境界では、スイッチロジック334は、HPA316の出力をアンテナ(図示せず)に供給するよう第一スイッチ318を切り替え、LPA313の出力を第二ダミー負荷324に供給するよう第二スイッチ324を切り替える。 The proper switching boundary, switch logic 334 switches the first switch 318 so provide outputs HPA316 the antenna (not shown), the second switch 324 so provide outputs LPA313 Second dummy load 324 switches.
好適な実施例では、LPA313は、低電力モード動作の間、A級増幅器として機能する。 In a preferred embodiment, LPA313 during the low-power mode operation, functions as a class A amplifier. すなわち、LPA313は、供給されるRF入力信号のレベルに依存しない電力利得を提供し、一方LPA313は圧縮状態にない。 That, LPA313 provides power gain that is independent of the level of the RF input signal supplied, whereas LPA313 is not in compression. 更に、LPA−313は、LPA313が圧縮状態にない限り、A級増幅器のように、RF出力電力レベルに無関係にほぼ一定のDC電力を消費する。 Furthermore, LPA313, unless LPA313 is not in a compressed state, as a class A amplifier, regardless consumes nearly constant DC power to the RF output power level. 低電力モード動作の間、アンテナに供給される出力電力のレベルは、本質的にはLPA313に供給されるRF入力電力のレベルを調節することによって制御される。 During the low-power mode operation, the level of the output power delivered to the antenna is essentially controlled by adjusting the level of RF input power supplied to LPA313. LPA313は、低電力モード動作の間は均一の利得を提供し、入力電力を最小の歪みで線形に追跡するので、LPA313によって産出されるRF出力電力レベルは、LNA(低ノイズ増幅器)312に先行するAGC増幅器(図示せず)によって効果的に制御される。 LPA313 during the low-power mode operation provides uniform gain, since tracking the input power to the linear with minimum distortion, RF output power level produced by LPA313 is LNA precedes (low noise amplifier) ​​312 by the AGC amplifier for (not shown) it is effectively controlled.
本発明に従って、HPA316の出力に現れる出力電力は、低電力動作モードと高電力動作モードの間の切り替えの直前の遷移期間の間、LNA313によって産出される出力電力に適合させられる。 In accordance with the present invention, the output power appearing at the output of HPA316 during the transition period immediately before the switching between the low-power operating mode and a high power operation mode, is adapted to output power is generated by LNA313. 特に、遷移期間の間、HPA316により産出される電力は利得制御ループ326でモニターされる。 In particular, during the transition period, the power produced by HPA316 is monitored by a gain control loop 326. 利得制御ループ326は、遷移期間の間HPA316の利得を増幅器313の利得と同等に設定し、それによってLNA313とHPA316の出力における電力レベルを等しくしている。 Gain control loop 326, the gain between HPA316 the transition period is set equal to the gain of the amplifier 313, thereby equalizing the power level at the output of LNA313 and HPA316. この方法で、“シームレス”遷移が低電力モードから高電力モードに、またその逆に行われる。 In this way, "seamless" transition from the low power mode to high power mode, also takes place in the reverse. 例示のCDMA構成では、スイッチロジック334は、ただスイッチ318と322をWalshaコード記号境界でトグルさせるだけである。 In the illustrated CDMA configuration, switch logic 334 is just simply toggles the switch 318 and 322 in Walsha code symbol boundaries.
高電力モードの間、HPA316は、本質的にAB級またはB級増幅器のいずれかとして動作する。 During the high-power mode, HPA316 operates as either essentially class AB or class B amplifier. すなわち、増幅器316の電力利得とDC電力消費は、RF入力電力レベルの関数である。 That is, the power gain and DC power consumption of the amplifier 316 is a function of RF input power level. 好適な実施例では、HPA316は、少なくとも一つのFETを有する。 In a preferred embodiment, HPA316 has at least one FET. FET増幅器のゲート電圧は、FETによって引き出される電流の量とFETの利得に影響するため、より高いDC効率は、動作の任意のレベルに要求される最小FET電流を望ましいRF出力電力レベルに整合させることによって得ることができる。 The gate voltage of the FET amplifier, because it affects the amount and the gain of the FET of the current drawn by the FET, higher DC efficiency, match the minimum FET current required for any level of operation to the desired RF output power level it can be obtained by. HPA316の利得は望ましい動作範囲にわたって非線形であるため、増幅器310によって産出されるRF信号のレベルは、HPA316に供給される信号レベルを調整することによって専ら制御されることはない。 Since the gain of HPA316 is non-linear over the desired operating range, the level of the RF signal produced by the amplifier 310 is not to be exclusively controlled by adjusting a signal level supplied to HPA316. むしろ、利得制御ループ326は、RF電力の望ましいレベルがアンテナに供給されるように、HPA316の利得を設定するために動作する。 Rather, gain control loop 326, as desired level of RF power is supplied to the antenna, it operates to set the gain of HPA316.
図8に示すように、利得制御ループ326は、HPA316の出力に接続された検出器/バッファ340を有している。 As shown in FIG. 8, the gain control loop 326 includes a detector / buffer 340 connected to the output of HPA316. 検出器/バッファ340は、演算増幅器344とコンデンサ346より成るループ積分器を駆動する。 Detector / buffer 340 drives a loop integrator comprised of operational amplifier 344 and capacitor 346. HPA316は、一般的に一個またはそれ以上のFET増幅器を有するため、電流増幅器348は、必要なFET増幅器バイアス電流を供給するために制御ループ326内に含まれている。 HPA316, since generally have one or more FET amplifiers, a current amplifier 348 is contained within the control loop 326 for supplying the FET amplifier bias current required. 電力制御ループ326は、検出器/バッファ340によって測定された時、HPA316のゲートおよびドレイン電圧を制御することによってHPA316のRF出力電力を設定する。 Power control loop 326, as measured by detector / buffer 340, sets the RF output power of HPA316 by controlling the gate and drain voltages of HPA316. この方法では、HPA316の非線形性を克服することができる。 In this way, it is possible to overcome the non-linearity of the HPA316. なぜなら、HPA316の入力電力は、AGC増幅器(図示せず)によって設定されたように、出力要求が増加するに伴って増加し続けるが、HPAの出力電力は利得制御ループ326によって設定され続けるからである。 This is because the input power of HPA316 is because as set by the AGC amplifiers (not shown), the output request continues to increase with increasing output power of the HPA continues to be set by gain control loop 326 is there.
CDMA送信器内に収納するのに適切な増幅器310の例示の構成では、利得制御ループ326は、信号電力が増幅器310によってアンテナに供給されない“ブランク”フレームの間開放されるスイッチ352を有している。 In the illustrated construction of suitable amplifier 310 to accommodate in a CDMA transmitter, the gain control loop 326, the signal power is a switch 352 which is opened during the "blank" frames not supplied to the antenna by the amplifier 310 there. このようなブランクフレームは、全データ送信率が最大送信率(full-rate)よりも小さい時に実データの能動フレーム間に挿入される。 Such blank frames, all data transmission rate is inserted between the active frames of actual data when less than maximum rate (full-rate). スイッチ352は、各ブランクフレームの開始直前に集積ループを開放し、次の能動フレームの開始後直ちにループを閉じる。 Switch 352 opens the integration loop just before the start of each blank frame, closing the loop immediately after the start of the next active frame.
VI. VI. 利得オフセット並列段図10は、構成要素の増幅器段が利得においてオフセットされている本発明の並列段増幅器の遷移特性を図式的に表したものである。 Gain offset parallel stages 10 are those that amplifier stage components are schematically represents a transition characteristic of the parallel stage amplifier of the present invention which are offset in gain. 便利上、図10のバイアス技術は、図2に示した並列段増幅器を参照して説明する。 Conveniently the bias technique of Figure 10 will be described with reference to the parallel-stage amplifier shown in FIG. 図10に例示したバイアス的アプローチにおいては、各増幅器段A1−A4は、異なる利得に設定されている。 In bias approach illustrated in FIG. 10, each amplifier stage A1-A4 are set to different gains. 段間の切り替えは前記した方法で生じるが、段間の利得オフセットは、増幅されたRF出力信号の電力の不連続な変化をもたらす。 Although switching between stages occurs in the manner described above, the gain offset between stages results in discontinuous variation of the power of the amplified RF output signal. 前述したように、スイッチロジック56(図2)は、出力ノード52における増幅されたRF信号のレベルをモニターする。 As described above, the switch logic 56 (FIG. 2) monitors the level of the amplified RF signal at output node 52. スイッチロジック56は、モニターされた出力信号レベルにおける動作のために設計された適当な段A1−A4を選択するように入力切り替えマトリックスと出力回路網48に指令する。 Switch logic 56 commands the input switch matrix and output network 48 to select the appropriate stage A1-A4 designed for operation at the monitored output signal level.
図10を参照すると、増幅器段A1−A4は、夫々所定の範囲内の入力信号に応答して線形利得を提供するためにバイアスされる。 Referring to FIG. 10, the amplifier stages A1-A4 are biased to provide linear gain in response to an input signal in a respective predetermined range. 特に、増幅器段A1は、PIN0とPIN1間の入力信号に応答するPOUT0からPOUT1までの出力信号範囲にわたって線形利得を産出するためにバイアスされる。 In particular, the amplifier stage A1 is biased to produce linear gain over the output signal range from POUT0 responsive to an input signal between PIN0 and PIN1 to POUT1. 同様に、増幅器段A2、A3およびA4は、夫々POUT1からPOUT2まで、POUT2からPOUT3まで、POUT3からPOUT4までの出力信号範囲にわたって線形利得を提供するためにバイアスされる。 Similarly, the amplifier stages A2, A3 and A4, respectively from POUT1 to POUT2 from POUT2 to POUT3, it is biased to provide linear gain over the output signal range from POUT3 to POUT4. 増幅器段がFETあるいはBJT回路として実現される時、バイアス回路網(図示せず)は、特定の出力範囲にわたる動作に必要な各増幅器段にバイアス電流のレベルを供給するために用いられる。 When the amplifier stages are implemented as FET or BJT circuit, bias circuitry (not shown) is used to supply the level of bias current to each amplifier stage required for operation over a specified output range.
図10で意図されている段間の利得オフセットは、例えば並列段電力増幅器と共に使用される自動利得制御(AGC)回路に要求されるダイナミックレンジを減少させたい時に利用されるであろう。 Gain offset between stages contemplated in the FIG. 10 will be used when it is desired to reduce the dynamic range required of automatic gain control (AGC) circuit for use with eg parallel stage power amplifier. また、低電力レベルにおいて表れる減少した利得は低入力信号レベルでのより少ない雑音増幅をもたらし、その際信号対雑音比がしばしば最低となるということも重要である。 Also, reduced gain appears at low power levels results in less noise amplification at low input signal levels, it is also important that this time the signal-to-noise ratio is often a minimum. 従って、図10の利得オフセット技術は、全ての増幅器チェーンの全体の雑音性能を改善するためと同様に、低入力信号レベルでの雑音性能を改善するために有利に用いられる。 Therefore, the gain offset technique of FIG. 10, as well as the order to improve the overall noise performance of all amplifier chain, it is advantageously used to improve noise performance at low input signal levels.
好適な実施例の前記の記述は、当業者に本発明を製作あるいは使用することを可能とさせるために提供される。 The description of the preferred embodiment, is provided in order to allow to be fabricated or use the present invention to those skilled in the art. これらの実施例に対する種々の変更は当業者にとって容易であり、またここに規定した一般原理は発明能力を使用することなく他の実施例に適応し得る。 Various modifications to these embodiments will be readily apparent to those skilled in the art, and the generic principles defined herein may be adapted to other embodiments without the use of the inventive faculty. 以上のように、本発明は、ここに示した実施例に限定されるものではなく、ここに開示した原理および新規な特徴と矛盾しない最大の範囲と一致するものである。 As described above, the present invention is herein not intended to be limited to the embodiments shown, is consistent with the maximum scope consistent with the principles and novel features disclosed herein.

Claims (2)

  1. 符号分割多重接続(CDMA)スペクトラム拡散通信信号を使用する少なくとも一つのセルサイトを経由して複数のユーザが相互間で情報信号を通信するために無線電話を使用するセルラ通信システムにおいて、入力CDMA信号に応答して増幅CDMA信号を供給するために前記無線電話内に設けられる無線電話送信増幅回路であって、 In a cellular communication system using a wireless phone to via at least one cell site using code division multiple access (CDMA) spread spectrum communication signals is a plurality of users communicate information signals between one another, an input CDMA signal a radio telephone transmitting amplifier circuit provided in the radiotelephone in order to supply the amplified CDMA signal in response to,
    複数の増幅器段と、入力回路網と、出力回路網と、制御回路とを備え、 Comprising a plurality of amplifier stages, an input circuitry, an output circuitry, a control circuit,
    前記複数の増幅器段は前記入力CDMA信号を増幅するために並列で接続されており、また、前記複数の増幅器段の各々は、増幅器段入力と、増幅器段出力とを有し、 Said plurality of amplifier stages are connected in parallel to amplify the input CDMA signal, also, each of the plurality of amplifier stages comprises an amplifier stage input and an amplifier stage output,
    前記入力回路網は、前記複数の増幅器段の前記増幅器段入力の各々に接続され、前記複数の増幅器段の中から選択された少なくとも一つの増幅器段に前記入力CDMA信号を供給し、 Wherein the input circuitry is connected to each of said amplifier stage inputs of said plurality of amplifier stages, and supplying the input CDMA signal to at least one amplifier stage is selected from among the plurality of amplifier stages,
    前記出力回路網は、前記複数の増幅器段の前記増幅器段出力の各々に接続され、出力ノードに前記増幅CDMA信号を供給し、 Said output circuitry is connected to each of said amplifier stage outputs of said plurality of amplifier stages, and supplies the amplified CDMA signal to the output node,
    前記制御回路は、前記入力回路網と前記出力回路網に接続され、前記増幅CDMA信号の電力レベルに応答して前記複数の増幅器段の中から前記少なくとも一つの増幅器段を選択し、 Wherein the control circuit is connected to said output circuitry and said input circuitry selects said at least one amplifier stage from the plurality of amplifier stages in response to the power level of the amplified CDMA signal,
    前記入力信号はコード記号のシーケンスからなり、前記制御回路は、前記コード記号間の遷移を判別し、前記入力回路網に、前記コード記号間の前記遷移においてのみ前記複数の増幅器段の中から別に選択された少なくとも一つの増幅器段に前記入力信号を供給させる増幅回路。 Wherein the input signal comprises a sequence of code symbols, said control circuit discriminates the transition between said code symbols, the input circuitry, apart from the plurality of amplifier stages only at said transitions between said code symbols amplifier circuit for supplying the input signal to at least one amplifier stage is selected.
  2. 請求項1に記載の増幅回路であって、 The amplification circuit according to claim 1,
    前記複数の増幅器段は前記入力信号を受信して低電力増幅器信号を発生する低電力増幅器と、前記低電力増幅器に接続され、前記低電力増幅器信号を受信して増幅する高電力増幅器とを有し、 Yes and low power amplifier wherein the plurality of amplifier stages to generate a low power amplifier signal by receiving said input signal, connected to said low power amplifier, and a high power amplifier receiving and amplifying said low power amplifier signal and,
    前記制御回路は前記高電力増幅器の利得設定を制御する利得制御ループを有する増幅回路。 Amplifying circuit and the control circuit having a gain control loop for controlling a gain setting of said high power amplifier.
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