JP3942637B2

JP3942637B2 - Efficient parallel stage power amplifier

Info

Publication number: JP3942637B2
Application number: JP52444797A
Authority: JP
Inventors: コーンフェルド，リチャード・ケー; ウェトリー，チャールズ・イー・ザ・サード; カマリロ，リチャード・ジェー; ホワイト，キャサリン・ダヴリュー
Original assignee: カルコム・インコーポレーテッド
Priority date: 1995-12-27
Filing date: 1996-12-26
Publication date: 2007-07-11
Anticipated expiration: 2016-12-26
Also published as: AU1428697A; ATE237887T1; EP0870361B1; KR100430323B1; AR005313A1; WO1997024800A1; DK0870361T3; AU724644B2; US5974041A; TW342553B; DE69627529T2; IL148788A0; RU2175809C2; DE69627529D1; BR9612335A; IL125122A; ES2198506T3; IL125122A0; ZA9610942B; PT870361E

Description

［発明の分野］
本発明は信号増幅器に関する。詳しくは、本発明は、多数の並列増幅装置を採用することにより、広いダイナミックレンジにわたって高効率で線形な信号増幅を提供する方法及び回路構成に関する。
［関連する技術の説明］
符号分割多重接続（ＣＤＭＡ）変調技術は、多数のシステムユーザが存在する通信を行なう幾つかの技術の一つである。時分割多重接続（ＴＤＭＡ）、周波数分割多重接続（ＦＤＭＡ）および振幅圧伸型単側波帯（ＡＣＳＳＢ）のような振幅変調（ＡＭ）変調方式が知られているが、ＣＤＭＡは、これら他の技術に対して重要な利点を有する。多重接続通信システムにおけるＣＤＭＡ技術の使用は、本発明の譲受人に譲渡された米国特許第４９０１３０７号（「人工衛星または地上の中継器を用いるスペクトラム拡散多重接続通信システム」）に開示されている。
前記特許には、トランシーバを持っている多数の移動電話システムユーザが符号分割多重接続（ＣＤＭＡ）スペクトラム拡散通信信号を使用する人工衛星中継器あるいは地上ベースステーション（セルサイトステーションまたは単にセルサイトと呼ばれる）を介して通信する多重接続技術が開示されている。ＣＤＭＡ通信の利用においては、周波数スペクトラムは多数回再利用され、これによってシステムユーザ容量の増大に対応している。ＣＤＭＡを用いることにより、他の多重接続技術を用いて達成できるよりもはるかに高いスペクトラム効率を得ることが出来る。ＣＤＭＡシステムにおいては、システム容量の増加は、各ユーザが持っている携帯ユニットの送信電力を、他のシステムのユーザへの干渉を低減させるように制御することにより実現される。
地上のＣＤＭＡセルラ通信システムにおいては、与えられたシステムの帯域によって支持され得る同時通信リンクの数の点で容量を最大にすることが極めて望ましい。もし、許容可能なデータ回復を与える最小限の信号対雑音混信比で送信信号がセルサイト受信器に到達するように各携帯ユニットの送信電力が制御されるならば、システム容量は最大となる。もし、携帯ユニットから発せられる信号がセルサイト受信器に非常に小さな電力レベルで到達すれば、ビット誤り率が高くなり、高質の通信ができないであろう。一方、もし、移動ユニット送信信号を、セルサイト受信器で受信した時に非常に高い電力レベルとなるように設定することによって許容し得る通信を確立するなら、同じチャンネル、すなわち帯域を共有している他の移動ユニットの送信信号との干渉が発生するであろう。この干渉は、通信用携帯ユニットの全数量が減少しない限り他の携帯ユニットとの通信に悪影響を及ぼすであろう。
セルサイトステーションで各携帯ユニットから受信した信号を測定し、測定結果は望ましい電力レベルと比較される。この比較に基づいて、セルサイトは、受信した電力レベルと望ましい通信を維持するに必要な電力レベルとの差を決定する。好ましくは、望ましい電力レベルは、システム干渉を減少させるように高質の通信を維持するに必要な最低限の電力レベルである。
そして、セルサイトステーションは、携帯ユニットの送信電力を調整あるいは“微調整”するために各システムユーザに電力制御指令信号を送信する。この指令信号によって、携帯ユニットは、送信電力のレベルを携帯ユニットとセルサイト間の逆リンクでの通信を維持するのに必要なレベルの近くに変更する。チャンネル状態が変更した時、典型的には携帯ユニットが移動した時、携帯ユニット受信器電力測定及びセルサイトからの電力制御フィードバックによって送信電力レベルが連続的に再調整され、それによって適切な電力レベルに維持される。
この種の電力調整技術を利用するには、携帯ユニット送信器が比較的広いダイナミックレンジにわたって直線的に動作できることが必要である。現在の携帯ユニットは電池で稼動するため、送信器電力増幅器も、ＣＤＭＡ通信システム特有のダイナミックレンジにわたって効率よく、線形的に動作できることが必要である。従来の電力増幅器は、可変利得のものも固定利得のものも、広いダイナミックレンジにわたって必要な効率性と線形性に欠けていることが分かっているので、この種の動作を提供することができる電力増幅器の必要性が存在している。
［発明の概要］
大略、本発明は、線形性を維持しながら効率を改善する方法で、入力信号に応答する増幅信号を提供する増幅回路の形を取っている。増幅回路は、第一および第二の並列接続増幅器段の内から選択された一つに入力信号を与える入力スイッチを有する。ここで、第一増幅器段は、第一入力信号のダイナミックレンジにわたって一定の利得を与えるようにバイアスされ、第二増幅器段は、第二入力信号のダイナミックレンジにわたって一定の利得を与えるようにバイアスされている。出力回路網は選択された増幅器段からの増幅信号を結合するために設けられている。
好適な実施例では、出力回路網は、選択された増幅器段の出力ノードへの接続用の出力スイッチを有し、更に増幅信号の電力を測定するための電力測定回路を有している。増幅された出力信号の測定電力が予め定められている出力範囲から外れた時、入力スイッチと出力スイッチの他の増幅器段への接続を制御するためのスイッチ制御回路が設けられている。ディジタル送信器内部の本発明の特別な構成において、スイッチ制御回路は、入力信号内のディジタルワードあるいはシンボル間の遷移の間、入力スイッチマトリックスおよび出力回路網に異なる増幅器段を選択させるのみである。
ある実施例では、入力信号は複数の相異なる最終段トランジスタ回路に直接与えられる。回路の夫々のゲートは、ブロッキングコンデンサによって直流成分は絶縁されているが、入力信号のＲＦ周波数成分は一緒に結ばれている。スイッチロジックは、入力信号の増幅のために必要な回路にのみ直流バイアス電流を選択的に供給する。このように、入力信号の現在の増幅のために必要な回路のみバイアスすることによって、直流効率は極めて改善される。
【図面の簡単な説明】
本発明の特徴と利点は、図面と共にみる時、以下の詳細な説明からより明らかとなるであろう。図面中、同じ参照文字は全図面を通じて一致している。
図１は、少なくとも一つのセルサイトと複数の携帯ユニットを含むセル式電話システムの具体例の模式的概略図である。
図２は、本発明の並列段増幅器の簡略化したブロック図である。
図３は、図２の並列段増幅器内部の増幅器段Ａ１−Ａ４をバイアスするための例示の方式を図式的に示す。
図４は、本発明の並列段増幅器の別の実施例のブロック図である。
図５Ａは、入力及び出力スイッチ機能が増幅器段それ自身に固有である本発明の他の実施例を示す。
図５Ｂは、入力及び出力スイッチ機能が増幅器段それ自身に固有である本発明の更に他の実施例を示す。
図６は、本発明の効率的な並列段増幅器が組み込まれている携帯ユニットスペクトル拡散送信器のブロック図を示す。
図７は、図６のスペクトル拡散送信器内部に含まれるＲＦ送信器の例示の構造を示す。
図８は、低雑音信号増幅用に設計された本発明に係る並列段増幅器の実施例のブロック図である。
図９は、本発明の並列段増幅器の単一の段として使用するのに適するデュアルトランジスタ増幅器の模式図である。
図１０は、構成要素の増幅器段が利得においてオフセットされている本発明の並列段増幅器の変換特性を図式的に表す。
図１１は、入力及び出力スイッチ機能が増幅器段それ自身に固有である本発明の更に他の実施例を示す。
［好適実施例の詳細説明］
Ｉ．ＣＤＭＡセルラ通信への導入
例示の地上セルラ電話通信システムを図１に示す。図１に示したシステムは、システムの携帯ユーザとセルサイトとの間の通信にＣＤＭＡ変調を利用している。各携帯ユーザは、本発明の効率的な並列電力増幅器が組み込まれている発信器を内蔵している携帯トランシーバ（例えば、携帯電話）を経由して、一つまたはそれ以上のセルサイトと通信する。本文においては、“携帯ユニット”という用語は、この説明の目的のために一般に遠方の加入者ステーションを示すために用いる。しかしながら、携帯ユニットは位置的に固定され得るということに注目すべきである。携帯ユニットは、多数ユーザ集中加入者システムの一部である。携帯ユニットは、音声、データあるいは信号形式の組み合わせを伝えるために用いられる。“携帯ユニット”という用語は、技術を意味し、ユニットの作用領域あるいは機能を限定することを意味するものではない。
図１においてシステム制御器およびスイッチ１０は、システム制御情報をセルサイトに提供するために、一般的に適当なインターフェースと処理用ハードウェアを有する。制御器１０は、適切な携帯ユニットに送信するために、公衆電話網（ＰＳＴＮ）からの電話呼出しの適切なセルサイトへの接続を制御する。また、制御器１０は、少なくとも一つのセルサイトを介した携帯ユニットからの呼出しのＰＳＴＮへの接続を制御する。制御器１０は、携帯ユニットは一般的に互いに直接には通信しないので、適切なセルサイトステーションを介して携帯ユーザ間で直接呼び出す。
制御器１０は、専用電話線、光ファイバリンクあるいは無線周波数通信のような種々の手段によってセルサイトに接続される。図１では、二つの例示したセルサイト１２、１４が二つの例示した携帯ユニット１６、１８と共に示されている。矢印２０ａ−２０ｂ及び２２ａ−２２ｂは、それぞれセルサイト１２と携帯ユニット１６及び１８間の可能な通信リンクを示している。セルサイト１２及び１４は、通常同じ電力で送信する。
携帯ユニット１６は、経路２０ａと２６ａ上でセルサイト１２と１４から受信した全電力を測定する。同様に、携帯ユニット１８は、経路２２ａと２４ａ上でセルサイト１２と１４から受信した電力を測定する。携帯ユニット１６と１８の各々では、信号が広帯域信号である場合には、信号電力が受信器内で測定される。従って、この電力測定は、受信信号と疑似雑音（ＰＮ）スペクトラム拡散信号との相関に先立って行われる。
携帯ユニット１６がセルサイト１２により接近している時は、受信信号電力は、一般に経路２０ａを経由する信号によって支配される。携帯ユニット１６がセルサイト１４により接近している時は、受信信号電力は、一般に経路２６ａを経由する信号によって支配される。同様に、携帯ユニット１８がセルサイト１４により接近している時は、受信信号電力は、一般に経路２４ａを経由する信号によって支配される。携帯ユニット１８がセルサイト１２により接近している時は、受信信号電力は、一般に経路２２ａを経由する信号によって支配される。
携帯ユニット１６および１８のそれぞれは、最も近いセルサイトへの経路損失を推定するために合成測定法を使用する。経路損失の推定は、携帯アンテナ利得とセルサイトＧ／Ｔの情報と共に、セルサイト受信器における望ましい搬送波対雑音比を得るのに必要な通常の送信電力を決定するために用いられる。携帯ユニットが有するセルサイトパラメータの情報は、メモリに固定されるか、特定のセルサイトに対する規定状態以外の状態を示すために、セルサイト情報放送信号、すなわちセットアップチャンネルで送信される。
携帯ユニット１６および１８は、セルサイト全体を移動するので、各々の送信電力を広いダイナミックレンジにわたって調整することが必要となる。広いダイナミックレンジにわたって信号増幅が可能な電力増幅器は存在するが、関連する利得変動は携帯ユニット送信器の他の部分の設計を複雑にする傾向がある。一定の利得を示すことに加えて、さらに携帯ユニット送信増幅器は、関係する全ダイナミックレンジにわたって効率的に動作することによってバッテリ電力を保存することが望まれる。本発明によれば、これら及び他の目的を満足させる高効率で線形利得の電力増幅器が提供される。
II．効率的な並列電力増幅器の概要
図２に本発明の並列段増幅器４０の簡略化したブロック図が示してある。一般にディジタル変調ＲＦ通信信号である入力信号は、ＲＦ送信変調器（図示せず）から入力回路網４４により受信される。入力回路網４４は、例示的な四つの並列増幅器段Ａ１−Ａ４のセットの少なくとも一つに入力信号を中継する。最も簡単な実施例では、入力回路網４４は並列増幅器段Ａ１−Ａ４の一つに入力信号を選択的に与えるスイッチマトリックスである。しかしながら、入力回路網４４の他の構成（図４参照）は、歪みおよび信号損失を最小にする方法で入力切り替えを行う。好ましい構成では、増幅器段Ａ１−Ａ４それぞれは、高周波電界効果トランジスタ（ＦＥＴ）あるいは双極接合トランジスタ（ＢＪＴ）電力増幅器を有する。
増幅器段Ａ１−Ａ４からの出力は、選択された一つのあるいは複数の増幅器段Ａ１−Ａ４からの増幅されたＲＦ出力信号を増幅器出力ノード５２に結合する出力回路網４８に供給される。出力回路網４８はスイッチマトリックスあるいは類似のものを使用して実現できるが、後述する（図４参照）出力回路網４８の他の構成は歪みおよび信号損失を最小にするような方法で出力切り替えを行う。増幅されたＲＦ信号は、スイッチロジック５６及び送信アンテナ（図示せず）に供給される。スイッチロジック５６は、出力ノード５２での増幅されたＲＦ信号のレベルをモニタし、モニタ出力信号レベルが含まれている範囲にわたって出力電力を供給するように設計されている増幅器段Ａ１−Ａ４を選択するように、入力回路網４４と出力回路網４８に指示する。他の実施例では、スイッチロジック５６は、関連する基地局からの受信電力レベルあるいは電力制御指令をモニタする。
図３に示した好適な実施例では、増幅器段Ａ１−Ａ４は、異なる出力信号範囲にわたって等しい利得を与えるようにそれぞれバイアスされている。例示の実施例では、増幅器段Ａ１は、−２３dBmまでの入力信号に応答する５dBmまでの出力電力に対してほぼ２８dBの線形利得を提供するようにバイアスされる。同様に、増幅器段Ａ２、Ａ３およびＡ４は、異なる出力信号範囲にわたって増幅器段Ａ１と同じ線形利得を生じるようにそれぞれバイアスされる。特に、図３の例示の実施例では、増幅器段Ａ２は、−２３から−１３dBmの間の入力信号に応答して５−１５dBmの範囲にわたって出力信号エネルギを産出する。一方、増幅器段Ａ３およびＡ４は、それぞれ−１３から−４dBmおよび−４から＋１dBmの入力信号に対応して１５−２４dBmおよび２４−２８dBmの出力信号エネルギを供給する。増幅器段がＦＥＴあるいはＢＪＴ回路として構成された場合、規定の出力範囲にわたる動作に要求される各増幅器段にバイアス電流のレベルを供給するためにバイアス回路網（図示せず）が用いられるであろう。図３に示す利得値と範囲は特別な例に役立つことを意図しており、他の構成は全く異なる入力および出力電力範囲と関連する、ということに注目すべきである。
再び、図３の特別の場合について考慮するに、入力信号レベルが増加して−２３dBmに近づいたと仮定する。この場合、入力信号は、スイッチロジック５６がＲＦ出力信号のレベルが約５dBmに上昇したことを検知するまで増幅器段Ａ１に印加され続ける。この接合点において、スイッチロジック５６は、入力信号を増幅器段Ａ２に与えるように入力回路網４４に命令し、そしてＡ２からの合成増幅ＲＦ出力信号を出力ノード５２に結合し始めるように出力回路網４８に指令する。増幅器段Ａ２とＡ３との間、および増幅段Ａ３とＡ４との間の同様な遷移が、ＲＦ出力信号レベルがそれぞれ１５および２４dBmに接近する時に、スイッチロジック５６によって制御される。随意的に、スイッチロジック５６は、入力信号レベルが遷移境界の近傍で変化する時に、隣接する増幅器段Ａ１−Ａ４間の過剰な切り替えを防止するためにヒステリシスを備えてもよい。各増幅器段Ａ１−Ａ４は特定のＲＦ出力信号範囲にわたって同一の利得を示すよう構成されているので、並列増幅器４０は、全出力範囲にわたって一定の利得を有する単一の増幅器のような周囲の回路要素として働く。本発明のこの特徴は、出力信号範囲にわたって利得変化を調整する必要性を回避するので、ＲＦ送信回路に関わる設計を有利に単純化する。図３によって説明した個々の増幅器段Ａ１−Ａ４の内の唯一つが一時にＯＮされるのが好ましいが、後述する他の実施例では希望するＲＦ出力を得るために一時に異なる増幅器段の組み合わせがＯＮ／ＯＦＦされる、ということに注目すべきである。
図２に示すように、ディジタル変調入力信号内の固有のディジタルワードや記号間の境界に関連するタイミング情報は、ローカル制御プロセッサからスイッチロジック５６に供給される。本発明の他の観点によれば、スイッチロジック５６は、入力信号内のディジタルワードや記号間の遷移の間増幅器段Ａ１−Ａ４の相異なる一つを選択するように入力回路網４４と出力回路網４８に指令するのみである。このことは、増幅器段Ａ１−Ａ４を介する信号経路間のどのような位相差も増幅されたＲＦ出力信号によって運ばれるディジタル情報の正確さを悪化させることはない、ということを保証する。例えば、後述する例示のＣＤＭＡ変調フォーマットでは、ディジタル入力データの流れは、直交Ｗａｌｓｈコードあるいは“記号”のセットを用いてコード化される。この実施例では、スイッチロジック５６は、Ｗａｌｓｈ記号間の遷移の間にのみ増幅器段Ａ１−Ａ４間で切り替えるように入力回路網４４と出力回路網４８に指令することができる。例示の実施例では、各Ｗａｌｓｈ記号の期間はＲＦ出力電力の変化割合に比して非常に短い（例えば、３．２５ｍｓ）ので、多くの機会は、ＲＦ出力信号レベルが異なる出力範囲へ交差する時間に近い増幅器段間で切り替えるために一般的に利用される。
次に、図４には、本発明の並列段増幅器９０の別の実施例のブロック図が示されている。入力信号、再び一般的にはディジタル変調ＲＦ通信信号は、第一直交位相分割器９４で受信される。第一直交位相分割器９４は、入力信号を等しい大きさおよび直交位相の一対の入力信号成分に分割する。第一分割器９４からの直交位相信号成分は、第二および第三の直交位相分割器９８および１０２に供給される。第二分割器９８は直交位相出力を利得調整要素Ｇ１、Ｇ２に供給し、第三分割器１０２は直交位相出力を利得調整要素Ｇ３、Ｇ４に供給する。利得調整要素Ｇ１−Ｇ４はそれぞれ対応する固定利得増幅器Ｆ１−Ｆ４の一つに直列に接続され、利得調整要素と固定利得増幅器の各々の直列接続は調整利得増幅器段を構成する。
調整利得増幅器段の出力は、第一、第二および第三直交位相結合器１０６、１１０および１１４の配列を利用して結合される。合成した増幅出力信号は、利得制御ロジック１１９と送信アンテナ（図示せず）に送られる。利得制御ロジック１１８は、調整利得増幅器段の各種結合を選択し、そして各調整利得段の利得を設定することによって全体の増幅器利得を設定するように動作する。図４の例示の実施例では、固定利得増幅器Ｆ１−Ｆ４の各々はＮdBの同一の規定利得を与えるようバイアスされ、各利得調整要素Ｇ１−Ｇ４は−３dBあるいは０dBの利得／減衰に設定される。これにより、下記の表１に示されているように、希望するＲＦ出力電力のレベルは調整利得増幅器段の選択された一つの利得を設定することにより生じる。

表Ｉの第一行を参照すると、増幅器Ｆ１−Ｆ４の夫々が作動し、利得調整要素Ｇ１−Ｇ４の夫々が−３dBに設定された場合、ＮdBのＲＦ出力電力が生じる。もし、ＲＦ出力電力が（Ｎ−３）dBに近づくように入力信号レベルが低下すれば、固定利得増幅器Ｆ３、Ｆ４は止められ、利得調整要素Ｇ１とＧ２は０dBに設定される。表Ｉに示すように、固定利得増幅器Ｆ３とＦ４が止められと、利得調整要素Ｇ３とＧ４の設定は無関係になる。次いでＲＦ出力電力レベルを（Ｎ−６）dBに減少させたい時には、固定利得増幅器Ｆ２が止められ、利得調整要素Ｇ１が０dBの設定に戻される。再び、制御プロセッサからのタイミング情報によって、利得制御ロジック１１８は、入力信号内に固有のディジタルワードや記号間を遷移している間のみ固定利得増幅器Ｆ１−Ｆ４をＯＮ／ＯＦＦする。利得制御ロジック１１８は、出力電力が切り替え境界近傍で変化する時に利得調整要素Ｇ１−Ｇ４と固定利得増幅器Ｆ１−Ｆ４の過剰な切り替えを回避するためにヒステリシスを備えてもよい。
増幅器段が第一、第二、第三の直交位相結合器１０６、１１０、１１４によりＯＦＦされた時は、増幅器段の出力インピーダンスは重要ではない。しかしながら、ＤＣ効率は、望ましいＲＦ出力電力を産出するために必要なこれら増幅器段Ｆ１−Ｆ４のみをＯＮすることによって維持される。
図４は好適な実施例を示すが、位相シフトおよび結合を用いた他の実施例もまた可能であることに留意すべきである。例えば、利得調整要素Ｇ１−Ｇ４は、それぞれ直交位相分割器９８、１０２の直前に置かれたただ二つの利得調整要素に置き換えることができる。代りに、単一の利得調整要素を直交位相分割器９４の直前に置くことが出来る。究極的には、本発明を採用するシステムにおける他の回路により補償された増幅器９０の全利得中に結果的に起こる変化により、利得調整要素Ｇ１−Ｇ４はすべて削除することが出来る。更に、直交位相分割器９４、９８、１０２は、直交位相結合器１０６、１１０、１１４と同様に、どのようなタイプの移相器にも置き換えることができる。また、直交位相分割器と結合器の数は並列増幅器段の数によってのみ得られるということは注目すべきである。
次に、図５Ａを参照すると、本発明の更に他の実施例が示されており、ここでは増幅器段間の選択は各段を構成するトランジスタ増幅器をＯＮ／ＯＦＦさせることにより達成される。図５Ａの実施例では、各増幅器段Ａ１−Ａ４は、一つあるいはそれ以上の電界効果トランジスタ（ＦＥＴ）で構成されると仮定している。しかしながら、これらの増幅器段の夫々はＢＪＴあるいは他の能動回路でも良いことが理解できる。与えられた段はその段を構成するＦＥＴ回路を能動化することによって選択され、与えられたＦＥＴ回路の電力供給を外し、この電力供給を絶たれたＦＥＴによって逆の負荷を最小限にするために電力供給を絶たれたＦＥＴの出力インピーダンスが高いことを保障することにより選択から外される。この方法では、Ａ１−Ａ４の各段でのＦＥＴ回路を選択的にＯＮ／ＯＦＦすることによって希望する数の段の追加結合が達成される。図２の実施例とは対照的に、入力切り替え機能と出力切り替え機能は、共にＦＥＴ回路自身に固有のものである。このようにして、スイッチロジック５６は、増幅器段Ａ１−Ａ４を直接制御する。
出力回路網４８は、それぞれ増幅器段Ａ１−Ａ４と出力ノード５２との間に接続された整合要素６６−６９を有する。整合要素６６−６９は、増幅器段Ａ１−Ａ４の出力と出力ノード５２に結合されたアンテナ（図示せず）との間の最適な電力整合を提供するのに役立つ。増幅器段Ａ１−Ａ４と関連する整合要素６６−６９との各組み合わせはほとんど等価な信号利得を与え、そして希望する出力電力のレベルを出すのに必要な組み合わせの各々はスイッチロジック５６によってＯＮ／ＯＦＦされる。従って、出力電力の希望するレベルを産出するために必要な増幅器段Ａ１−Ａ４の数のみが、ある与えられた瞬間にＯＮされ、これによりＤＣ電力を保存し、ほぼ一定の効率を維持する。更に、出力切り替え機能を達成するための個々の段Ａ１−Ａ４と、整合要素６６−６９を有する出力回路網４８を使用することによって、切り替えを通じた電力損失と信号歪みを避けることが出来る。
図５Ｂは本発明の更に他の実施例を示し、ここでは一つまたはそれ以上の増幅器利得セルあるいはトランジスタが各増幅器段Ａ１−Ａ４の出力と中間ノード７２との間に挿入される。図５Ｂは図５Ａと同様である。しかしながら、各増幅器回路用の個々の整合回路網６６−６９の代わりに、内部に多数の利得セル７４−８４を有する最終増幅器デバイス８５が、単一の整合回路網８６に結合されている。図５Ｂの例示の実施例では、単一の利得セルトランジスタ７４が段Ａ１と中間ノード７２との間に接続されている。同様に、単一の利得セルトランジスタ７６が段Ａ２と中間ノード７２との間に接続されている。一対の利得セルトランジスタ７８、８０が段Ａ３と中間ノード７２との間に接続され、他の一対の利得セルトランジスタ８２、８４が段Ａ４と中間ノード７２との間に接続されている。図５Ａに示す出力回路網とは対照的に、図５Ｂの構成は単一の最終増幅回路８５を使用しており、この最終増幅回路８５内の個々の利得セル７４−８４は分離した入力を有している。このことは、物理的大きさとコストを低減し、最終増幅回路８５を単一のダイ（die）の上で製作することが出来る。図５Ａの実施例のように、出力スイッチは不要である。何故なら、もし利得セル７４−８４がＢＪＴかＦＥＴのいずれかであれば、それらをバイアスをオフすることによって、それらの夫々の出力を高インピーダンス状態に最小の実負荷で実現するからである。
各利得セル７４−８４は、先行増幅器段Ａ１−Ａ４によって提供されるバイアス電流を介してＯＮ／ＯＦＦされる。利得セルトランジスタの特定のセットをＯＮ／ＯＦＦすることによって、出力電力の望ましいレベルが調節される。励磁の実施例では、段Ａ３あるいはＡ４が能動化された時、利得セルトランジスタ（７８、８０）あるいは（８２、８４）の両方を夫々ＯＮするために十分なバイアス電流が産出されるということが分かる。また、増幅器段Ａ３とＡ４の各々は夫々二つの分離したセルトランジスタ（７８、８０）と（８２，８４）を駆動するが、他の実施例では各段ではより多いあるいはより少ない利得セルトランジスタが使用されるであろうことに留意しなければならない。
さて、図５Ｂの例示の増幅器の構成について考えてみる。図５では、各利得セルトランジスタ７４−８４は、先行増幅器段Ａ１−Ａ４によってＯＮにバイアスされた時に約１Ｗの電力を供給するように設計されている。表IIは、利得セルトランジスタの種々の組み合わせがそれぞれの増幅器段Ａ１−Ａ４によってＯＮにバイアスされた時、この例示の構成によって産出される出力電力の異なるレベルを示している。表IIを調べると、増幅器段Ａ１かＡ２のいずれかをＯＮすることによって全ＲＦ出力電力は１Ｗ増加し、一方増幅器段Ａ３かＡ４のいずれかをＯＮすることによって全ＲＦ出力電力は２Ｗ増加する。このように、表IIの方法に従い、図５Ｂの特別な実施例は、４個の増幅器段Ａ１−Ａ４を用い、そして望ましい出力電力を発生させるのに必要な段のみをＯＮにバイアスすることによってＤＣ効率を維持することにより、１から６Ｗの各種ＲＦ出力電力レベルを発生させるために用いることができる。表IIは単に例示の構成を示すのみであり、各利得セルトランジスタ７４−８４は１Ｗ前後を供給するように設計され得ることに注目すべきである。しかしながら、各利得セル７４−８４を同じ大きさに選ぶと最終増幅回路８５の製造は単純化される。
表IIの第一行に表されている図５Ｂの特別な実施例において、もしたった一つの増幅器段とその関連する利得セルトランジスタ、例えばＡ１とトランジスタ７４がＯＮにバイアスされ、他の総てのＡ２−Ａ４のバイアスがオフされていると、単一の出力整合回路８６のみを使用している時には、オフ状態のトランジスタ（７６、７８、８０、８２、８４）の反動負荷（reactive loading）は最適な利得整合を提供しないであろう。しかしながら、低出力レベル、例えば表IIに示されている１Ｗでの改良されたＤＣ効率が達成される。更に、選択された個々の増幅器段、この場合Ａ１あるいは本発明が採用されている関連するシステムにおいて、どのような利得不整合も調整されるであろう。

図１１に、図５Ｂの実施例と類似の他の実施例を示す。図１１の実施例は、入力信号が４個の切り替えドライバ増幅器それぞれを通過せず、４個の異なる最終段トランジスタ回路１１０２、１１０４、１１０６および１１０８に直接供給されている点が図５Ｂの実施例と相違する。回路１１０２−１１０８のいずれか一つあるいは総ては、単一あるいは多重ゲートデバイスであり、示した構成は単なる例示であることに留意すべきである。加えて、図１１には回路１１０２−１１０８を共通ゲートと共通ドレインを有するＦＥＴ回路として示されているが、先の図について前述したように、それらは共通エミッタと共通ベースを有するＢＪＴ回路でもよいし、あるいは単一のダイ上に製造可能な異なる回路種類の組み合わせでもよい。
回路１１０２−１１０８の夫々のゲートは、ブロッキングコンデンサ１１１２、１１１４、１１１６および１１１８によってＤＣでは絶縁されているが、入力信号のＲＦ周波数では結合されている。スイッチロジック１１２０は、入力信号の増幅に必要とされる回路１１０２−１１０８に対してのみ選択的にＤＣバイアス電流を供給する。このように、入力信号の現在の増幅に必要とされる回路のみをバイアスすることにより、ＤＣ効率は著しく改善される。結果として、前記表IIと同様の最終段増幅方式が構成される。また、入力整合回路網（図示せず）、好ましくは能動化された全ての回路１１０２−１１０８と共に最良の動作状態になるよう最適化された入力整合回路網が含まれている。
III．デュアルトランジスタ増幅器段
図９は、本発明の並列段増幅器内の単一段（すなわち、段Ａ１−Ａ４の一つ）としての使用に適するデュアルトランジスタ増幅器４００の図式表示である。増幅器段４００は、入力ドライバＦＥＴ（Ｑ１）と出力ドライバＦＥＴ（Ｑ２）を有する。図９では、一対のデュアルゲート電界効果トランジスタ（Ｑ１、Ｑ２）が増幅器段４００を構成しているが、他の実施例では単一ゲート電界効果トランジスタ（ＦＥＴ）、あるいは双極接合トランジスタ（ＢＪＴ）、あるいは他の回路技術を用いて実現したトランジスタ等を用いることができる。
増幅器４００への小信号入力は、ＦＥＴＱ１への電力遷移が最適となるように設計されている入力整合回路網４０４を介してＦＥＴＱ１のゲートに供給される。同様に、デバイス間整合回路網４０８は、ＦＥＴＱ１の出力からＦＥＴＱ２の入力への電力遷移を最大にするよう働く。同様な方法で、出力整合回路網４１２は、ＦＥＴＱ２の出力インピーダンスと増幅器４００によって駆動される負荷（図示せず）との間の最適電力整合を提供する。
ＦＥＴＱ１とＱ２を通る静止状態のバイアス電流は、夫々ＤＣゲート電位Ｖg1とＶg2の調整によって制御される。一般的には、ＤＣゲート電位Ｖg1とＶg2は、増幅器４００が低および高出力電力レベルにわたって一定の利得を示すように設定される。図９の実施例では入力ＦＥＴＱ１の寸法は出力ＦＥＴＱ２の対応する寸法よりも小さく、例示的には約８：１の比に選択されるが、他の構成では他の比率がより適切であることが理解されよう。この設計では、増幅器４００から低いレベルの出力電力のみが要求される時、出力ＦＥＴＱ２に供給されるバイアス電流を実質的に削減させることによって効率が上昇する。低いレベルの出力電力のみが要求される時は、ＦＥＴＱ２を通るバイアス電流は出力電力の中間レベルに対して要求されるバイアス電流に比べて減少し、そしてＦＥＴＱ１を通るバイアス電流は幾分増加する。より小さな入力ＦＥＴＱ１は、低出力電力レベルに対してより大きな出力ＦＥＴＱ２よりも効率的に動作することができるので、増幅器４００の効率は、低電力動作の間ＦＥＴＱ２を通るバイアス電流を実質的に減少させることによって増加する。バイアス電流の変化は、ＤＣゲート電位Ｖg1とＶg2をアナログ形式、あるいは離散ステップの調整を通して制御することによって行われる。
IV．ＣＤＭＡ携帯ユニット内の効率的電力増幅器
図６を参照すると、本発明の効率的並列段増幅器が組み込まれている携帯ユニットスペクトル拡散送信器のブロック図が示されている。例示のＣＤＭＡシステムでは、携帯ユニット対基地局リンク、すなわち“逆リンク”に適切な信号対雑音比を与えるために直交信号が採用されている。
図６の送信器において、例えばボコーダによってデータに変換された音声から成るデータビット２００は、ビットが回旋（CONVOLUTIONAL）コード化されるエンコーダ２０２に供給される。データビットレートがエンコーダ２０２のビット処理率よりも小さい時は、エンコーダ２０２の動作率と整合するビットレートで反復データストリームを作るために、エンコーダ２０２が入力データビット２００を繰り返すようにコード記号の反復が用いられる。例示の実施例では、エンコーダ２０２は１１．６ｋビット／秒の規定ビットレート（Ｒｂ）でデータビット２００を受信し、Ｒｂ／ｒ＝３４．８記号／秒を産出する。ここで、“ｒ”は、エンコーダ２０２のコード率（例えば、１／３）を表す。コード化されたデータは、ブロックインターリーブ２０４に送られてブロックインターリーブされる。
６４次の直交モジュレータ２０６内では、記号は、（１／ｒ）／（Ｒｂ／ｌｏｇ₂６４）＝５８００文字／秒の率で、ｌｏｇ₂６４＝６の記号を含む文字にグループ分けられ、そこには６４の可能な文字が存在する。好適な実施例では、各文字は長さ６４のＷａｌｓｈシーケンスにコード化される。すなわち、各Ｗａｌｓｈａシーケンスは６４のバイナリビット、すなわち“チップ”を含み、そこには長さ６４の６４個のＷａｌｓｈコードがある。６４の直交コードは、Ｗａｌｓｈａコードがマトリックスの単一の行または列である６４×６４ＨａｄａｍａｒｄマトリックスからのＷａｌｓｈａコードに対応する。
モジュレータ２０６によって産出されたＷａｌｓｈａシーケンスは、排他的ＯＲ結合器２０８に供給され、そこで特別の携帯ユニットに特有のＰＮコードと共に結合器で“カバー”すなわち多重化される。この様な“長”ＰＮコードは、ユーザＰＮ長コードマスクに従って、ＰＮ長コード発生器２１０によって率Ｒｃで発生させられる。例示の実施例では、長コード発生器２１０は、Ｗａｌｓｈａチップ当たり四つのＰＮチップを産出するために、１．２２８８Ｍhzの例示チップ率Ｒｃで動作する。本発明によれば、携帯ユニット送信器内の効率的並列段増幅器は、各Ｗａｌｓｈａコード記号の境界（すなわち、連続するコード記号の最終のＰＮチップの後および最初のＰＮチップの前）において、これらＰＮチップ間でのみ状態変化することが許される。
図７を参照すると、ＲＦ送信器２５０の例示の構成が示されている。符号分割多重接続（ＣＤＭＡ）スペクトラム拡散の応用において、一対の短ＰＮシーケンスＰＮIとＰＮQは、夫々ＰＮI発生器２５２とＰＮQ発生器２５４によって排他ＯＲ結合器２５６と２５８に供給される。ＰＮIおよびＰＮQシーケンスは、それぞれ同相（Ｉ）および直交位相（Ｑ）通信チャンネルに関係し、一般的に各ユーザの長ＰＮコードの長さよりもかなり短い長さ（３２７６８チップ）である。得られたＩチャンネル符号拡散シーケンス２６０とＱチャンネル符号拡散シーケンス２６２は、夫々ベースバンドフィルタ２６４と２６６を通過する。
ディジタルーアナログ（Ｄ／Ａ）変換器２７０および２７２は、夫々ディジタルＩチャンネルおよびＱチャンネル情報をアナログ形式に変換するために提供されている。Ｄ／Ａ変換器２７０と２７２によって産出されたアナログ波形は、夫々局部発信器（ＬＯ）の搬送周波数信号Ｃｏｓ（２πｆｔ）およびＳｉｎ（２πｆｔ）と共に混合器２８８および２９０に供給され、そこでそれらは混合されて加算器２９２に供給される。直交位相搬送信号Ｓｉｎ（２πｆｔ）およびＣｏｓ（２πｆｔ）は、適当な周波数供給源（図示せず）から供給される。これらの混合ＩＦ信号は、加算器２９２で加算され、混合器２９４に供給される。
混合器２９４は、加算した信号を周波数シンセサイザ２９６からのＲＦ周波数信号と混合し、これによってＲＦ周波数帯への周波数上方変換（upconversion）が行われる。ＲＦは、その後バンドパスフィルタ２９８され、本発明の効率的並列段ＲＦ増幅器２９９に供給される。再び、携帯ユニット制御器は、増幅器２９９内の増幅器段の選択された組み合わせを、各Ｗａｌｓｈａコード記号間の遷移を決定するＰＮチップ間でのみ変更させることによって適正な位相が維持されることを保証する。
Ｖ．ＣＤＭＡ携帯ユニットにおける二段並列増幅器
図８は、前述しかつ図６と図７示したものと同様のＣＤＭＡ携帯ユニットにおける、広いダイナミックレンジにわたる信号増幅のために設計された並列段増幅器３１０のブロック図である。増幅器３１０は、低電力増幅器（ＬＰＡ）３１３と高電力増幅器（ＨＰＡ）３１６によって表されている並列増幅器段と、第一および第二スイッチ（３１８、３２２）によって表されている出力スイッチマトリックスと、第一および第二ダミー負荷（３２０、３２４）と、スイッチロジック３３４を有している。簡潔にいえば、増幅器３１０は、低レベルの出力電力のみが要求される時には低レベルのＤＣ電流を引き出すＬＰＡ３１３を専ら利用し、高レベルの出力電力が要求される時にはＨＰＡ３１６を専ら利用することによって改善されたＤＣ効率を生み出す。この効率は、スイッチロジックがＬＰＡ３１３とＨＰＡ３１６の夫々の出力を第一および第二ダミー負荷（３２０、３２４）とアンテナ（図示せず）間で交互に切り替える動作を行うことによって成し遂げられる。低電力動作の間、スイッチロジック３３４は、ＨＰＡ３１６の出力を第一ダミー負荷３２０に供給するよう第一スイッチ３１８を切り替え、ＬＰＡ３１３の出力をアンテナ（図示せず）に供給するよう第二スイッチ３２２を切り替える。より多くの送信電力が要求される時には、ＨＰＡ３１６は、ＨＰＡ３１６の出力が第一ダミー負荷に供給された状態で、ＬＰＡ３１３による送信電力と同じ電力を産出し始める。適正な切り替え境界では、スイッチロジック３３４は、ＨＰＡ３１６の出力をアンテナ（図示せず）に供給するよう第一スイッチ３１８を切り替え、ＬＰＡ３１３の出力を第二ダミー負荷３２４に供給するよう第二スイッチ３２４を切り替える。
好適な実施例では、ＬＰＡ３１３は、低電力モード動作の間、Ａ級増幅器として機能する。すなわち、ＬＰＡ３１３は、供給されるＲＦ入力信号のレベルに依存しない電力利得を提供し、一方ＬＰＡ３１３は圧縮状態にない。更に、ＬＰＡ−３１３は、ＬＰＡ３１３が圧縮状態にない限り、Ａ級増幅器のように、ＲＦ出力電力レベルに無関係にほぼ一定のＤＣ電力を消費する。低電力モード動作の間、アンテナに供給される出力電力のレベルは、本質的にはＬＰＡ３１３に供給されるＲＦ入力電力のレベルを調節することによって制御される。ＬＰＡ３１３は、低電力モード動作の間は均一の利得を提供し、入力電力を最小の歪みで線形に追跡するので、ＬＰＡ３１３によって産出されるＲＦ出力電力レベルは、ＬＮＡ（低ノイズ増幅器）３１２に先行するＡＧＣ増幅器（図示せず）によって効果的に制御される。
本発明に従って、ＨＰＡ３１６の出力に現れる出力電力は、低電力動作モードと高電力動作モードの間の切り替えの直前の遷移期間の間、ＬＮＡ３１３によって産出される出力電力に適合させられる。特に、遷移期間の間、ＨＰＡ３１６により産出される電力は利得制御ループ３２６でモニターされる。利得制御ループ３２６は、遷移期間の間ＨＰＡ３１６の利得を増幅器３１３の利得と同等に設定し、それによってＬＮＡ３１３とＨＰＡ３１６の出力における電力レベルを等しくしている。この方法で、“シームレス”遷移が低電力モードから高電力モードに、またその逆に行われる。例示のＣＤＭＡ構成では、スイッチロジック３３４は、ただスイッチ３１８と３２２をＷａｌｓｈａコード記号境界でトグルさせるだけである。
高電力モードの間、ＨＰＡ３１６は、本質的にＡＢ級またはＢ級増幅器のいずれかとして動作する。すなわち、増幅器３１６の電力利得とＤＣ電力消費は、ＲＦ入力電力レベルの関数である。好適な実施例では、ＨＰＡ３１６は、少なくとも一つのＦＥＴを有する。ＦＥＴ増幅器のゲート電圧は、ＦＥＴによって引き出される電流の量とＦＥＴの利得に影響するため、より高いＤＣ効率は、動作の任意のレベルに要求される最小ＦＥＴ電流を望ましいＲＦ出力電力レベルに整合させることによって得ることができる。ＨＰＡ３１６の利得は望ましい動作範囲にわたって非線形であるため、増幅器３１０によって産出されるＲＦ信号のレベルは、ＨＰＡ３１６に供給される信号レベルを調整することによって専ら制御されることはない。むしろ、利得制御ループ３２６は、ＲＦ電力の望ましいレベルがアンテナに供給されるように、ＨＰＡ３１６の利得を設定するために動作する。
図８に示すように、利得制御ループ３２６は、ＨＰＡ３１６の出力に接続された検出器／バッファ３４０を有している。検出器／バッファ３４０は、演算増幅器３４４とコンデンサ３４６より成るループ積分器を駆動する。ＨＰＡ３１６は、一般的に一個またはそれ以上のＦＥＴ増幅器を有するため、電流増幅器３４８は、必要なＦＥＴ増幅器バイアス電流を供給するために制御ループ３２６内に含まれている。電力制御ループ３２６は、検出器／バッファ３４０によって測定された時、ＨＰＡ３１６のゲートおよびドレイン電圧を制御することによってＨＰＡ３１６のＲＦ出力電力を設定する。この方法では、ＨＰＡ３１６の非線形性を克服することができる。なぜなら、ＨＰＡ３１６の入力電力は、ＡＧＣ増幅器（図示せず）によって設定されたように、出力要求が増加するに伴って増加し続けるが、ＨＰＡの出力電力は利得制御ループ３２６によって設定され続けるからである。
ＣＤＭＡ送信器内に収納するのに適切な増幅器３１０の例示の構成では、利得制御ループ３２６は、信号電力が増幅器３１０によってアンテナに供給されない“ブランク”フレームの間開放されるスイッチ３５２を有している。このようなブランクフレームは、全データ送信率が最大送信率（full-rate）よりも小さい時に実データの能動フレーム間に挿入される。スイッチ３５２は、各ブランクフレームの開始直前に集積ループを開放し、次の能動フレームの開始後直ちにループを閉じる。
VI．利得オフセット並列段
図１０は、構成要素の増幅器段が利得においてオフセットされている本発明の並列段増幅器の遷移特性を図式的に表したものである。便利上、図１０のバイアス技術は、図２に示した並列段増幅器を参照して説明する。図１０に例示したバイアス的アプローチにおいては、各増幅器段Ａ１−Ａ４は、異なる利得に設定されている。段間の切り替えは前記した方法で生じるが、段間の利得オフセットは、増幅されたＲＦ出力信号の電力の不連続な変化をもたらす。前述したように、スイッチロジック５６（図２）は、出力ノード５２における増幅されたＲＦ信号のレベルをモニターする。スイッチロジック５６は、モニターされた出力信号レベルにおける動作のために設計された適当な段Ａ１−Ａ４を選択するように入力切り替えマトリックスと出力回路網４８に指令する。
図１０を参照すると、増幅器段Ａ１−Ａ４は、夫々所定の範囲内の入力信号に応答して線形利得を提供するためにバイアスされる。特に、増幅器段Ａ１は、ＰIN0とＰIN1間の入力信号に応答するＰOUT0からＰOUT1までの出力信号範囲にわたって線形利得を産出するためにバイアスされる。同様に、増幅器段Ａ２、Ａ３およびＡ４は、夫々ＰOUT1からＰOUT2まで、ＰOUT2からＰOUT3まで、ＰOUT3からＰOUT4までの出力信号範囲にわたって線形利得を提供するためにバイアスされる。増幅器段がＦＥＴあるいはＢＪＴ回路として実現される時、バイアス回路網（図示せず）は、特定の出力範囲にわたる動作に必要な各増幅器段にバイアス電流のレベルを供給するために用いられる。
図１０で意図されている段間の利得オフセットは、例えば並列段電力増幅器と共に使用される自動利得制御（ＡＧＣ）回路に要求されるダイナミックレンジを減少させたい時に利用されるであろう。また、低電力レベルにおいて表れる減少した利得は低入力信号レベルでのより少ない雑音増幅をもたらし、その際信号対雑音比がしばしば最低となるということも重要である。従って、図１０の利得オフセット技術は、全ての増幅器チェーンの全体の雑音性能を改善するためと同様に、低入力信号レベルでの雑音性能を改善するために有利に用いられる。
好適な実施例の前記の記述は、当業者に本発明を製作あるいは使用することを可能とさせるために提供される。これらの実施例に対する種々の変更は当業者にとって容易であり、またここに規定した一般原理は発明能力を使用することなく他の実施例に適応し得る。以上のように、本発明は、ここに示した実施例に限定されるものではなく、ここに開示した原理および新規な特徴と矛盾しない最大の範囲と一致するものである。[Field of the Invention]
The present invention relates to a signal amplifier. More particularly, the present invention relates to a method and a circuit configuration for providing highly efficient and linear signal amplification over a wide dynamic range by employing a large number of parallel amplifiers.
[Description of related technology]
The code division multiple access (CDMA) modulation technique is one of several techniques for performing communication in which a large number of system users exist. Amplitude modulation (AM) modulation schemes such as time division multiple access (TDMA), frequency division multiple access (FDMA) and amplitude companding single sideband (ACSSB) are known. Has significant advantages over technology. The use of CDMA technology in a multiple access communication system is disclosed in US Pat. No. 4,901,307 (“Spread-Spectrum Multiple Access Communication System using Satellite or Terrestrial Repeater”), assigned to the assignee of the present invention.
The patent includes a satellite repeater or terrestrial base station (referred to as a cell site station or simply cell site) in which many mobile telephone system users with transceivers use code division multiple access (CDMA) spread spectrum communication signals. A multiple access technique for communicating via a network is disclosed. In the use of CDMA communication, the frequency spectrum is reused many times, thereby accommodating an increase in system user capacity. By using CDMA, much higher spectral efficiencies can be obtained than can be achieved using other multiple access technologies. In the CDMA system, the increase in system capacity is realized by controlling the transmission power of the mobile unit possessed by each user so as to reduce the interference to the users of other systems.
In terrestrial CDMA cellular communication systems, it is highly desirable to maximize capacity in terms of the number of simultaneous communication links that can be supported by a given system bandwidth. If each mobile unit's transmit power is controlled so that the transmitted signal reaches the cell site receiver with a minimum signal-to-noise interference ratio that provides acceptable data recovery, the system capacity is maximized. If the signal emitted from the mobile unit reaches the cell site receiver at a very low power level, the bit error rate will be high and high quality communication will not be possible. On the other hand, if the mobile unit transmit signal is established at a very high power level when received at the cell site receiver, it establishes an acceptable communication and shares the same channel, ie band Interference with transmission signals of other mobile units will occur. This interference will adversely affect communication with other mobile units unless the total number of communication mobile units is reduced.
The cell site station measures the signal received from each portable unit and the measurement result is compared to the desired power level. Based on this comparison, the cell site determines the difference between the received power level and the power level required to maintain the desired communication. Preferably, the desired power level is the minimum power level necessary to maintain high quality communication so as to reduce system interference.
The cell site station then transmits a power control command signal to each system user to adjust or “fine tune” the transmission power of the portable unit. With this command signal, the portable unit changes the level of transmission power to a level close to that required to maintain communication on the reverse link between the portable unit and the cell site. When the channel state changes, typically when the mobile unit moves, the transmit power level is continuously readjusted by mobile unit receiver power measurement and power control feedback from the cell site, so that the appropriate power level Maintained.
To take advantage of this type of power conditioning technique, the portable unit transmitter needs to be able to operate linearly over a relatively wide dynamic range. Since current portable units are battery operated, the transmitter power amplifier must also be able to operate efficiently and linearly over the dynamic range unique to CDMA communication systems. Conventional power amplifiers, both variable gain and fixed gain, have been found to lack the required efficiency and linearity over a wide dynamic range, so power that can provide this type of operation There is a need for amplifiers.
[Summary of Invention]
In general, the present invention takes the form of an amplifier circuit that provides an amplified signal responsive to an input signal in a manner that improves efficiency while maintaining linearity. The amplifier circuit has an input switch that provides an input signal to one selected from the first and second parallel-connected amplifier stages. Here, the first amplifier stage is biased to provide a constant gain over the dynamic range of the first input signal, and the second amplifier stage is biased to provide a constant gain over the dynamic range of the second input signal. ing. An output network is provided for combining amplified signals from selected amplifier stages.
In the preferred embodiment, the output network includes an output switch for connection to the output node of the selected amplifier stage, and further includes a power measurement circuit for measuring the power of the amplified signal. A switch control circuit is provided for controlling the connection of the input switch and the output switch to another amplifier stage when the measured power of the amplified output signal falls outside the predetermined output range. In a particular configuration of the invention within the digital transmitter, the switch control circuit only allows the input switch matrix and output circuitry to select different amplifier stages during transitions between digital words or symbols in the input signal.
In one embodiment, the input signal is provided directly to a plurality of different final stage transistor circuits. Each gate of the circuit is isolated from the DC component by a blocking capacitor, but the RF frequency component of the input signal is tied together. The switch logic selectively supplies a DC bias current only to a circuit necessary for amplification of the input signal. In this way, the DC efficiency is greatly improved by biasing only the circuits necessary for the current amplification of the input signal.
[Brief description of the drawings]
The features and advantages of the present invention will become more apparent from the following detailed description when taken in conjunction with the drawings. In the drawings, the same reference characters are consistent throughout the drawings.
FIG. 1 is a schematic diagram of a specific example of a cellular telephone system including at least one cell site and a plurality of portable units.
FIG. 2 is a simplified block diagram of the parallel stage amplifier of the present invention.
FIG. 3 schematically illustrates an exemplary scheme for biasing amplifier stages A1-A4 within the parallel stage amplifier of FIG.
FIG. 4 is a block diagram of another embodiment of the parallel stage amplifier of the present invention.
FIG. 5A shows another embodiment of the invention in which the input and output switch functions are specific to the amplifier stage itself.
FIG. 5B shows yet another embodiment of the invention in which the input and output switch functions are specific to the amplifier stage itself.
FIG. 6 shows a block diagram of a portable unit spread spectrum transmitter incorporating the efficient parallel stage amplifier of the present invention.
FIG. 7 shows an exemplary structure of an RF transmitter included within the spread spectrum transmitter of FIG.
FIG. 8 is a block diagram of an embodiment of a parallel stage amplifier according to the present invention designed for low noise signal amplification.
FIG. 9 is a schematic diagram of a dual transistor amplifier suitable for use as a single stage of the parallel stage amplifier of the present invention.
FIG. 10 schematically illustrates the conversion characteristics of a parallel stage amplifier of the present invention in which the component amplifier stages are offset in gain.
FIG. 11 shows yet another embodiment of the present invention where the input and output switch functions are inherent to the amplifier stage itself.
[Detailed Description of Preferred Embodiment]
I. Introduction to CDMA cellular communication
An exemplary terrestrial cellular telephone communication system is shown in FIG. The system shown in FIG. 1 utilizes CDMA modulation for communication between a portable user of the system and a cell site. Each mobile user communicates with one or more cell sites via a mobile transceiver (eg, a mobile phone) that incorporates a transmitter incorporating the efficient parallel power amplifier of the present invention. . In this text, the term “portable unit” is generally used for the purpose of this description to indicate a remote subscriber station. However, it should be noted that the portable unit can be fixed in position. The portable unit is part of a multi-user centralized subscriber system. Mobile units are used to convey a combination of voice, data or signal formats. The term “portable unit” refers to technology and is not meant to limit the operational area or function of the unit.
In FIG. 1, the system controller and switch 10 generally have suitable interfaces and processing hardware to provide system control information to the cell site. Controller 10 controls the connection of telephone calls from the public telephone network (PSTN) to the appropriate cell site for transmission to the appropriate portable unit. The controller 10 also controls the connection of the call from the mobile unit to the PSTN via at least one cell site. Controller 10 calls directly between portable users via an appropriate cell site station, since portable units generally do not communicate directly with each other.
Controller 10 is connected to the cell site by various means such as dedicated telephone lines, fiber optic links or radio frequency communications. In FIG. 1, two

exemplary cell sites

12, 14 are shown with two exemplary

mobile units

16, 18. Arrows 20a-20b and 22a-22b indicate possible communication links between the cell site 12 and the

mobile units

16 and 18, respectively.

Cell sites

12 and 14 typically transmit with the same power.
The portable unit 16 measures the total power received from the

cell sites

12 and 14 on the paths 20a and 26a. Similarly, the portable unit 18 measures the power received from the

cell sites

12 and 14 on the

paths

22a and 24a. In each of the

portable units

16 and 18, if the signal is a broadband signal, the signal power is measured in the receiver. Thus, this power measurement is performed prior to the correlation between the received signal and the pseudo-noise (PN) spread spectrum signal.
When the mobile unit 16 is closer to the cell site 12, the received signal power is generally dominated by the signal via the path 20a. When the mobile unit 16 is closer to the cell site 14, the received signal power is generally dominated by the signal via the path 26a. Similarly, when the portable unit 18 is closer to the cell site 14, the received signal power is generally dominated by the signal via the path 24a. When the mobile unit 18 is closer to the cell site 12, the received signal power is generally dominated by the signal via the path 22a.
Each

mobile unit

16 and 18 uses a synthetic measurement method to estimate the path loss to the nearest cell site. The path loss estimate, along with portable antenna gain and cell site G / T information, is used to determine the normal transmit power required to obtain the desired carrier-to-noise ratio at the cell site receiver. The cell site parameter information of the portable unit is fixed in the memory or transmitted by a cell site information broadcast signal, that is, a setup channel, in order to indicate a state other than a prescribed state for a specific cell site.
Since the

mobile units

16 and 18 move throughout the cell site, it is necessary to adjust their transmission power over a wide dynamic range. While there are power amplifiers that can amplify signals over a wide dynamic range, the associated gain variation tends to complicate the design of other parts of the mobile unit transmitter. In addition to exhibiting constant gain, it is also desirable for portable unit transmit amplifiers to conserve battery power by operating efficiently over the entire dynamic range involved. The present invention provides a high efficiency, linear gain power amplifier that satisfies these and other objectives.
II. Overview of efficient parallel power amplifiers
FIG. 2 shows a simplified block diagram of the parallel stage amplifier 40 of the present invention. An input signal, typically a digitally modulated RF communication signal, is received by the input network 44 from an RF transmit modulator (not shown). Input network 44 relays the input signal to at least one of a set of four exemplary parallel amplifier stages A1-A4. In the simplest embodiment, the input network 44 is a switch matrix that selectively provides an input signal to one of the parallel amplifier stages A1-A4. However, other configurations of input network 44 (see FIG. 4) perform input switching in a manner that minimizes distortion and signal loss. In a preferred configuration, each amplifier stage A1-A4 comprises a high frequency field effect transistor (FET) or bipolar junction transistor (BJT) power amplifier.
The output from amplifier stage A1-A4 is provided to an output network 48 that couples the amplified RF output signal from one or more selected amplifier stages A1-A4 to amplifier output node 52. The output network 48 can be implemented using a switch matrix or the like, but other configurations of the output network 48, described below (see FIG. 4), switch the output in a manner that minimizes distortion and signal loss. Do. The amplified RF signal is supplied to the switch logic 56 and a transmission antenna (not shown). Switch logic 56 monitors the level of the amplified RF signal at output node 52 and selects amplifier stages A1-A4 that are designed to provide output power over a range that includes the monitor output signal level. Instruct the input circuitry 44 and the output circuitry 48 to do so. In other embodiments, switch logic 56 monitors received power levels or power control commands from the associated base station.
In the preferred embodiment shown in FIG. 3, amplifier stages A1-A4 are each biased to provide equal gain over different output signal ranges. In the illustrated embodiment, amplifier stage A1 is biased to provide a linear gain of approximately 28 dB for output power up to 5 dBm in response to input signals up to −23 dBm. Similarly, amplifier stages A2, A3 and A4 are each biased to produce the same linear gain as amplifier stage A1 over different output signal ranges. In particular, in the exemplary embodiment of FIG. 3, amplifier stage A2 produces output signal energy over a range of 5-15 dBm in response to an input signal between -23 and -13 dBm. On the other hand, amplifier stages A3 and A4 provide output signal energies of 15-24 dBm and 24-28 dBm corresponding to input signals of -13 to -4 dBm and -4 to +1 dBm, respectively. If the amplifier stage is configured as a FET or BJT circuit, a bias network (not shown) will be used to provide a level of bias current to each amplifier stage required for operation over a specified output range. . It should be noted that the gain values and ranges shown in FIG. 3 are intended to serve a special example, and that other configurations are associated with completely different input and output power ranges.
Again, considering the special case of FIG. 3, assume that the input signal level has increased to approach -23 dBm. In this case, the input signal continues to be applied to amplifier stage A1 until switch logic 56 detects that the level of the RF output signal has increased to about 5 dBm. At this junction, switch logic 56 commands input network 44 to provide an input signal to amplifier stage A2 and begins to couple the combined amplified RF output signal from A2 to output node 52. Command to 48. Similar transitions between amplifier stages A2 and A3 and between amplifier stages A3 and A4 are controlled by switch logic 56 when the RF output signal level approaches 15 and 24 dBm, respectively. Optionally, switch logic 56 may include hysteresis to prevent excessive switching between adjacent amplifier stages A1-A4 when the input signal level changes near the transition boundary. Since each amplifier stage A1-A4 is configured to exhibit the same gain over a particular RF output signal range, the parallel amplifier 40 is a peripheral circuit such as a single amplifier having a constant gain over the entire output range. Work as an element. This feature of the present invention advantageously simplifies the design involving the RF transmitter circuit, as it avoids the need to adjust the gain change over the output signal range. While it is preferred that only one of the individual amplifier stages A1-A4 described by FIG. 3 be turned on at a time, in other embodiments described below, different amplifier stage combinations may be used at a time to obtain the desired RF output. Note that it is turned ON / OFF.
As shown in FIG. 2, timing information relating to the boundaries between unique digital words and symbols in the digitally modulated input signal is provided to the switch logic 56 from the local control processor. In accordance with another aspect of the present invention, switch logic 56 selects input circuitry 44 and output circuitry to select different ones of amplifier stages A1-A4 during transitions between digital words or symbols in the input signal. It only commands the network 48. This ensures that any phase difference between the signal paths through amplifier stages A1-A4 will not degrade the accuracy of the digital information carried by the amplified RF output signal. For example, in the exemplary CDMA modulation format described below, the digital input data stream is encoded using a set of orthogonal Walsh codes or “symbols”. In this embodiment, switch logic 56 can command input circuitry 44 and output circuitry 48 to switch between amplifier stages A1-A4 only during transitions between Walsh symbols. In the illustrated embodiment, the duration of each Walsh symbol is very short (eg, 3.25 ms) relative to the rate of change of the RF output power, so many opportunities cross RF output signal levels to different output ranges. Commonly used to switch between near-time amplifier stages.
Next, FIG. 4 shows a block diagram of another embodiment of the parallel stage amplifier 90 of the present invention. An input signal, again typically a digitally modulated RF communication signal, is received by a first quadrature phase splitter 94. The first quadrature phase divider 94 divides the input signal into a pair of input signal components of equal magnitude and quadrature phase. The quadrature signal component from the first divider 94 is supplied to the second and

third quadrature dividers

98 and 102. The second divider 98 supplies the quadrature phase output to the gain adjustment elements G1 and G2, and the third divider 102 supplies the quadrature phase output to the gain adjustment elements G3 and G4. The gain adjustment elements G1-G4 are connected in series to one of the corresponding fixed gain amplifiers F1-F4, respectively, and each series connection of the gain adjustment element and the fixed gain amplifier constitutes an adjustment gain amplifier stage.
The output of the regulated gain amplifier stage is combined utilizing an array of first, second and

third quadrature combiners

106, 110 and 114. The combined amplified output signal is sent to gain control logic 119 and a transmission antenna (not shown). The gain control logic 118 operates to set the overall amplifier gain by selecting various combinations of regulated gain amplifier stages and setting the gain of each regulated gain stage. In the exemplary embodiment of FIG. 4, each of the fixed gain amplifiers F1-F4 is biased to provide the same specified gain of NdB, and each gain adjustment element G1-G4 is set to -3dB or 0dB gain / attenuation. . Thus, as shown in Table 1 below, the desired RF output power level is generated by setting a selected one gain of the regulated gain amplifier stage.

Referring to the first row of Table I, if each of the amplifiers F1-F4 is activated and each of the gain adjustment elements G1-G4 is set to -3 dB, an RF output power of NdB is produced. If the input signal level decreases so that the RF output power approaches (N-3) dB, the fixed gain amplifiers F3 and F4 are stopped, and the gain adjusting elements G1 and G2 are set to 0 dB. As shown in Table I, when the fixed gain amplifiers F3 and F4 are turned off, the settings of the gain adjustment elements G3 and G4 become irrelevant. Then, when it is desired to reduce the RF output power level to (N-6) dB, the fixed gain amplifier F2 is turned off and the gain adjustment element G1 is returned to the 0 dB setting. Again, with the timing information from the control processor, the gain control logic 118 turns the fixed gain amplifiers F1-F4 on and off only while transitioning between unique digital words and symbols in the input signal. The gain control logic 118 may include hysteresis to avoid excessive switching between the gain adjustment elements G1-G4 and the fixed gain amplifiers F1-F4 when the output power changes near the switching boundary.
When the amplifier stage is turned off by the first, second and

third quadrature couplers

106, 110, 114, the output impedance of the amplifier stage is not important. However, DC efficiency is maintained by turning on only those amplifier stages F1-F4 that are necessary to produce the desired RF output power.
Although FIG. 4 shows a preferred embodiment, it should be noted that other embodiments using phase shifting and combining are also possible. For example, the gain adjustment elements G1-G4 can be replaced with only two gain adjustment elements placed immediately before the

quadrature phase dividers

98, 102, respectively. Alternatively, a single gain adjustment element can be placed in front of the quadrature phase splitter 94. Ultimately, the gain adjustment elements G1-G4 can all be eliminated by the resulting change in the overall gain of the amplifier 90 compensated by other circuitry in the system employing the present invention. Further, the

quadrature phase splitters

94, 98, 102 can be replaced with any type of phase shifter, similar to the

quadrature phase combiners

106, 110, 114. It should also be noted that the number of quadrature phase splitters and combiners can only be obtained by the number of parallel amplifier stages.
Referring now to FIG. 5A, yet another embodiment of the present invention is shown, where selection between amplifier stages is accomplished by turning on / off the transistor amplifiers that make up each stage. In the embodiment of FIG. 5A, it is assumed that each amplifier stage A1-A4 is composed of one or more field effect transistors (FETs). However, it can be appreciated that each of these amplifier stages may be a BJT or other active circuit. A given stage is selected by activating the FET circuit that constitutes that stage, to remove power from the given FET circuit and to minimize the reverse load by this powered off FET The FET is deselected by ensuring that the output impedance of the FET that is de-energized is high. In this method, a desired number of additional stages of coupling can be achieved by selectively turning on / off the FET circuits at each stage of A1-A4. In contrast to the embodiment of FIG. 2, both the input switching function and the output switching function are specific to the FET circuit itself. In this way, the switch logic 56 directly controls the amplifier stages A1-A4.
Output network 48 includes matching elements 66-69 connected between amplifier stages A1-A4 and output node 52, respectively. Matching elements 66-69 help provide optimal power matching between the outputs of amplifier stages A1-A4 and an antenna (not shown) coupled to output node 52. Each combination of amplifier stages A1-A4 and associated matching elements 66-69 provides an almost equivalent signal gain, and each of the combinations necessary to produce the desired output power level is turned ON / OFF by switch logic 56. Is done. Thus, only the number of amplifier stages A1-A4 required to produce the desired level of output power is turned on at any given moment, thereby conserving DC power and maintaining a substantially constant efficiency. Further, by using the individual stages A1-A4 to achieve the output switching function and the output network 48 having matching elements 66-69, power loss and signal distortion through switching can be avoided.
FIG. 5B illustrates yet another embodiment of the present invention in which one or more amplifier gain cells or transistors are inserted between the output of each amplifier stage A1-A4 and the intermediate node 72. FIG. FIG. 5B is similar to FIG. 5A. However, instead of individual matching networks 66-69 for each amplifier circuit, a final amplifier device 85 having a number of gain cells 74-84 therein is coupled to a single matching network 86. In the exemplary embodiment of FIG. 5B, a single gain cell transistor 74 is connected between stage A 1 and intermediate node 72. Similarly, a single gain cell transistor 76 is connected between stage A 2 and intermediate node 72. A pair of gain cell transistors 78, 80 are connected between stage A3 and intermediate node 72, and another pair of gain cell transistors 82, 84 are connected between stage A4 and intermediate node 72. In contrast to the output network shown in FIG. 5A, the configuration of FIG. 5B uses a single final amplifier circuit 85, and individual gain cells 74-84 in this final amplifier circuit 85 have separate inputs. Have. This reduces physical size and cost, and the final amplifier circuit 85 can be fabricated on a single die. As in the embodiment of FIG. 5A, no output switch is required. This is because if the gain cells 74-84 are either BJTs or FETs, they are biased off to achieve their respective outputs in a high impedance state with minimal real load.
Each gain cell 74-84 is turned on / off via the bias current provided by the preamplifier stages A1-A4. By turning on / off a particular set of gain cell transistors, the desired level of output power is adjusted. In the excitation embodiment, when stage A3 or A4 is activated, sufficient bias current is produced to turn on both gain cell transistors (78, 80) or (82, 84), respectively. I understand. Also, each of amplifier stages A3 and A4 drives two separate cell transistors (78, 80) and (82, 84), respectively, but in other embodiments there are more or fewer gain cell transistors in each stage. Note that it will be used.
Now consider the configuration of the exemplary amplifier of FIG. 5B. In FIG. 5, each gain cell transistor 74-84 is designed to provide approximately 1 W of power when biased ON by the preceding amplifier stages A1-A4. Table II shows the different levels of output power produced by this example configuration when various combinations of gain cell transistors are biased ON by the respective amplifier stages A1-A4. Examining Table II, turning on either amplifier stage A1 or A2 increases the total RF output power by 1W, while turning on either amplifier stage A3 or A4 increases the total RF output power by 2W. . Thus, according to the method of Table II, the particular embodiment of FIG. 5B uses four amplifier stages A1-A4 and biases only the stages necessary to generate the desired output power ON. By maintaining DC efficiency, it can be used to generate various RF output power levels from 1 to 6W. It should be noted that Table II merely shows an exemplary configuration, and that each gain cell transistor 74-84 can be designed to supply around 1W. However, if each gain cell 74-84 is chosen to be the same size, the manufacture of the final amplifier circuit 85 is simplified.
In the particular embodiment of FIG. 5B represented in the first row of Table II, only one amplifier stage and its associated gain cell transistor, eg, A1 and transistor 74, are biased ON and all other When the A2-A4 bias is turned off, the reactive loading of the off transistors (76, 78, 80, 82, 84) when using only a single output matching circuit 86 is It will not provide optimal gain matching. However, improved DC efficiency is achieved at low power levels, eg, 1 W as shown in Table II. Further, any gain mismatch will be adjusted in the selected individual amplifier stage, in this case A1 or the associated system in which the invention is employed.

FIG. 11 shows another embodiment similar to the embodiment of FIG. 5B. The embodiment of FIG. 11 is that the input signal does not pass through each of the four switching driver amplifiers and is supplied directly to four different final

stage transistor circuits

1102, 1104, 1106 and 1108. Is different. It should be noted that any one or all of circuits 1102-1108 are single or multiple gate devices and the configuration shown is merely exemplary. In addition, although circuits 1102-1108 are shown in FIG. 11 as FET circuits having a common gate and a common drain, they may be BJT circuits having a common emitter and a common base, as described above for the previous figure. Or a combination of different circuit types that can be fabricated on a single die.
The respective gates of circuits 1102-1108 are isolated at DC by blocking

capacitors

1112, 1114, 1116 and 1118, but are coupled at the RF frequency of the input signal. The switch logic 1120 selectively supplies a DC bias current only to the circuits 1102-1108 required for amplification of the input signal. In this way, DC efficiency is significantly improved by biasing only the circuitry required for the current amplification of the input signal. As a result, the final amplification method similar to that in Table II is configured. Also included is an input matching network (not shown), preferably an input matching network optimized for best operation with all activated circuits 1102-1108.
III. Dual transistor amplifier stage
FIG. 9 is a schematic representation of a dual transistor amplifier 400 suitable for use as a single stage (ie, one of stages A1-A4) within the parallel stage amplifier of the present invention. The amplifier stage 400 has an input driver FET (Q1) and an output driver FET (Q2). In FIG. 9, a pair of dual gate field effect transistors (Q1, Q2) comprise an amplifier stage 400, but in other embodiments a single gate field effect transistor (FET) or a bipolar junction transistor (BJT), Alternatively, a transistor or the like realized using other circuit technology can be used.
The small signal input to amplifier 400 is fed to the gate of FET Q1 through input matching network 404, which is designed to optimize the power transition to FET Q1. Similarly, the inter-device matching network 408 serves to maximize the power transition from the output of the FET Q1 to the input of the FET Q2. In a similar manner, output matching network 412 provides optimal power matching between the output impedance of FET Q2 and a load (not shown) driven by amplifier 400.
The quiescent bias currents through FETs Q1 and Q2 are controlled by adjusting the DC gate potentials Vg1 and Vg2, respectively. In general, DC gate potentials Vg1 and Vg2 are set such that amplifier 400 exhibits a constant gain over low and high output power levels. In the embodiment of FIG. 9, the size of the input FET Q1 is smaller than the corresponding size of the output FET Q2 and is illustratively selected to be a ratio of about 8: 1, although other ratios are more appropriate for other configurations. Will be understood. This design increases efficiency by substantially reducing the bias current supplied to the output FET Q2 when only a low level of output power is required from the amplifier 400. When only a low level of output power is required, the bias current through FET Q2 is reduced compared to the bias current required for an intermediate level of output power, and the bias current through FET Q1 is somewhat increased. Since the smaller input FET Q1 can operate more efficiently than the larger output FET Q2 for low output power levels, the efficiency of the amplifier 400 substantially reduces the bias current through the FET Q2 during low power operation. Increase by letting The change of the bias current is performed by controlling the DC gate potentials Vg1 and Vg2 in an analog form or through adjustment of discrete steps.
IV. Efficient power amplifier in CDMA portable unit
Referring to FIG. 6, a block diagram of a portable unit spread spectrum transmitter incorporating the efficient parallel stage amplifier of the present invention is shown. In an exemplary CDMA system, quadrature signals are employed to provide an appropriate signal to noise ratio for the mobile unit to base station link, or “reverse link”.
In the transmitter of FIG. 6, for example, data bits 200 consisting of speech converted to data by a vocoder are supplied to an encoder 202 in which the bits are convolutionally encoded. When the data bit rate is less than the bit rate of the encoder 202, the code symbol repetition is performed so that the encoder 202 repeats the input data bits 200 in order to create a repeated data stream at a bit rate that matches the rate of operation of the encoder 202. Is used. In the illustrated embodiment, encoder 202 receives data bits 200 at a specified bit rate (Rb) of 11.6 kbit / s and yields Rb / r = 34.8 symbols / second. Here, “r” represents the code rate (for example, 1/3) of the encoder 202. The encoded data is sent to the block interleaver 204 for block interleaving.
Within the 64th order quadrature modulator 206, the symbol is (1 / r) / (Rb / log ₂ 64) = log at a rate of 5800 characters / second ₂ It is grouped into characters containing 64 = 6 symbols, where there are 64 possible characters. In the preferred embodiment, each character is encoded into a 64 length Walsh sequence. That is, each Walsha sequence contains 64 binary bits, or “chips”, in which there are 64 Walsh codes of length 64. The 64 orthogonal codes correspond to Walsha codes from a 64 × 64 Hadamard matrix where the Walsha code is a single row or column of the matrix.
The Walsha sequence produced by the modulator 206 is fed to an exclusive OR combiner 208 where it is “covered” or multiplexed with the combiner with a PN code specific to a particular mobile unit. Such a “long” PN code is generated at a rate Rc by the PN length code generator 210 according to a user PN length code mask. In the exemplary embodiment, long code generator 210 operates at an exemplary chip rate Rc of 1.2288 MHz to yield four PN chips per Walsha chip. In accordance with the present invention, the efficient parallel stage amplifiers in the mobile unit transmitter can be used at the boundaries of each Walsha code symbol (ie, after the last PN chip and before the first PN chip of consecutive code symbols). It is allowed to change state only between PN chips.
Referring to FIG. 7, an exemplary configuration of the RF transmitter 250 is shown. In code division multiple access (CDMA) spread spectrum applications, a pair of short PN sequences PNI and PNQ are supplied to exclusive OR combiners 256 and 258 by PNI generator 252 and PNQ generator 254, respectively. PNI and PNQ sequences relate to in-phase (I) and quadrature (Q) communication channels, respectively, and are generally much shorter (32768 chips) than the length of each user's long PN code. The obtained I-channel code spreading sequence 260 and Q-channel code spreading sequence 262 pass through

baseband filters

264 and 266, respectively.
Digital-to-analog (D / A)

converters

270 and 272 are provided for converting digital I-channel and Q-channel information to analog form, respectively. The analog waveforms produced by D /

A converters

270 and 272 are fed to

mixers

288 and 290 together with carrier frequency signals Cos (2πft) and Sin (2πft) of the local oscillator (LO), respectively, where they are mixed. And supplied to the adder 292. The quadrature carrier signals Sin (2πft) and Cos (2πft) are supplied from a suitable frequency source (not shown). These mixed IF signals are added by the adder 292 and supplied to the mixer 294.
The mixer 294 mixes the added signal with the RF frequency signal from the frequency synthesizer 296, thereby performing frequency upconversion to the RF frequency band. The RF is then bandpass filtered 298 and fed to the efficient parallel stage RF amplifier 299 of the present invention. Again, the portable unit controller ensures that the proper phase is maintained by changing the selected combination of amplifier stages in amplifier 299 only between PN chips that determine the transition between each Walsha code symbol. To do.
V. Two-stage parallel amplifier in CDMA portable unit
FIG. 8 is a block diagram of a parallel stage amplifier 310 designed for signal amplification over a wide dynamic range in a CDMA portable unit similar to that described above and shown in FIGS. The amplifier 310 includes a parallel amplifier stage represented by a low power amplifier (LPA) 313 and a high power amplifier (HPA) 316, an output switch matrix represented by first and second switches (318, 322), and First and second dummy loads (320, 324) and switch logic 334 are included. In brief, amplifier 310 uses exclusively LPA 313 to draw low level DC current when only low level output power is required, and HPA 316 exclusively when high level output power is required. Produces improved DC efficiency. This efficiency is achieved by the switch logic performing the operation of alternately switching the outputs of the LPA 313 and HPA 316 between the first and second dummy loads (320, 324) and the antenna (not shown). During low power operation, the switch logic 334 switches the first switch 318 to supply the output of the HPA 316 to the first dummy load 320 and the second switch 322 to supply the output of the LPA 313 to the antenna (not shown). Switch. When more transmission power is required, the HPA 316 starts producing the same power as the transmission power by the LPA 313 with the output of the HPA 316 supplied to the first dummy load. At the proper switching boundary, the switch logic 334 switches the first switch 318 to supply the output of the HPA 316 to the antenna (not shown) and the second switch 324 to supply the output of the LPA 313 to the second dummy load 324. Switch.
In the preferred embodiment, LPA 313 functions as a class A amplifier during low power mode operation. That is, LPA 313 provides a power gain that is independent of the level of the supplied RF input signal, while LPA 313 is not in a compressed state. In addition, LPA-313 consumes approximately constant DC power regardless of RF output power level, like Class A amplifier, unless LPA 313 is in a compressed state. During low power mode operation, the level of output power supplied to the antenna is essentially controlled by adjusting the level of RF input power supplied to the LPA 313. Since LPA 313 provides uniform gain during low power mode operation and linearly tracks input power with minimal distortion, the RF output power level produced by LPA 313 precedes LNA (low noise amplifier) 312. Effectively controlled by an AGC amplifier (not shown).
In accordance with the present invention, the output power appearing at the output of HPA 316 is adapted to the output power produced by LNA 313 during the transition period immediately before switching between the low power and high power operating modes. In particular, during the transition period, the power produced by HPA 316 is monitored by gain control loop 326. Gain control loop 326 sets the gain of HPA 316 equal to the gain of amplifier 313 during the transition period, thereby equalizing the power levels at the outputs of LNA 313 and HPA 316. In this way, a “seamless” transition occurs from the low power mode to the high power mode and vice versa. In the exemplary CDMA configuration, the switch logic 334 simply toggles the

switches

318 and 322 at Walsha code symbol boundaries.
During the high power mode, the HPA 316 operates essentially as either a class AB or class B amplifier. That is, the power gain and DC power consumption of amplifier 316 are functions of the RF input power level. In a preferred embodiment, HPA 316 has at least one FET. Because the FET amplifier gate voltage affects the amount of current drawn by the FET and the FET gain, higher DC efficiency matches the minimum FET current required for any level of operation to the desired RF output power level. Can be obtained. Since the gain of HPA 316 is non-linear over the desired operating range, the level of the RF signal produced by amplifier 310 is not exclusively controlled by adjusting the signal level supplied to HPA 316. Rather, gain control loop 326 operates to set the gain of HPA 316 such that the desired level of RF power is supplied to the antenna.
As shown in FIG. 8, the gain control loop 326 includes a detector / buffer 340 connected to the output of the HPA 316. Detector / buffer 340 drives a loop integrator consisting of operational amplifier 344 and capacitor 346. Since HPA 316 typically has one or more FET amplifiers, current amplifier 348 is included in control loop 326 to provide the necessary FET amplifier bias current. The power control loop 326 sets the RF output power of the HPA 316 by controlling the gate and drain voltages of the HPA 316 as measured by the detector / buffer 340. In this way, the nonlinearity of HPA 316 can be overcome. This is because the HPA 316 input power continues to increase as the output demand increases as set by the AGC amplifier (not shown), but the HPA output power continues to be set by the gain control loop 326. is there.
In an exemplary configuration of amplifier 310 suitable for housing in a CDMA transmitter, gain control loop 326 has a switch 352 that is opened during a “blank” frame when no signal power is supplied to the antenna by amplifier 310. Yes. Such a blank frame is inserted between active frames of actual data when the total data transmission rate is smaller than the maximum transmission rate (full-rate). Switch 352 opens the integration loop just before the start of each blank frame and closes the loop immediately after the start of the next active frame.
VI. Gain offset parallel stage
FIG. 10 is a schematic representation of the transition characteristics of the parallel stage amplifier of the present invention in which the component amplifier stages are offset in gain. For convenience, the bias technique of FIG. 10 will be described with reference to the parallel stage amplifier shown in FIG. In the biased approach illustrated in FIG. 10, each amplifier stage A1-A4 is set to a different gain. While switching between stages occurs in the manner described above, gain offset between stages results in discontinuous changes in the power of the amplified RF output signal. As previously described, switch logic 56 (FIG. 2) monitors the level of the amplified RF signal at output node 52. The switch logic 56 commands the input switching matrix and output circuitry 48 to select the appropriate stage A1-A4 designed for operation at the monitored output signal level.
Referring to FIG. 10, amplifier stages A1-A4 are biased to provide linear gain in response to input signals each within a predetermined range. In particular, amplifier stage A1 is biased to produce a linear gain over the output signal range from POUT0 to POUT1 in response to an input signal between PIN0 and PIN1. Similarly, amplifier stages A2, A3 and A4 are biased to provide linear gain over the output signal ranges from POUT1 to POUT2, POUT2 to POUT3 and POUT3 to POUT4, respectively. When the amplifier stage is implemented as a FET or BJT circuit, a bias network (not shown) is used to provide a level of bias current to each amplifier stage necessary for operation over a specific output range.
The gain offset between the stages contemplated in FIG. 10 may be utilized when it is desired to reduce the dynamic range required for an automatic gain control (AGC) circuit used with, for example, a parallel stage power amplifier. It is also important that the reduced gain that appears at low power levels results in less noise amplification at low input signal levels, often with the lowest signal-to-noise ratio. Thus, the gain offset technique of FIG. 10 is advantageously used to improve noise performance at low input signal levels as well as to improve the overall noise performance of all amplifier chains.
The previous description of the preferred embodiments is provided to enable any person skilled in the art to make or use the present invention. Various modifications to these embodiments are readily apparent to those skilled in the art, and the general principles defined herein can be applied to other embodiments without using the inventive capabilities. As described above, the present invention is not limited to the embodiments shown here, but is consistent with the maximum range consistent with the principles and novel features disclosed herein.

Claims

In a cellular communication system in which a plurality of users use radiotelephones to communicate information signals between each other via at least one cell site using a code division multiple access (CDMA) spread spectrum communication signal, an input CDMA signal A radiotelephone transmission amplifier circuit provided in the radiotelephone for providing an amplified CDMA signal in response to
A plurality of amplifier stages, an input network, an output network, and a control circuit;
The plurality of amplifier stages are connected in parallel to amplify the input CDMA signal, and each of the plurality of amplifier stages has an amplifier stage input and an amplifier stage output;
The input network is connected to each of the amplifier stage inputs of the plurality of amplifier stages and provides the input CDMA signal to at least one amplifier stage selected from the plurality of amplifier stages;
The output network is connected to each of the amplifier stage outputs of the plurality of amplifier stages and provides the amplified CDMA signal to an output node;
The control circuit is connected to the input circuitry and the output circuitry, and selects the at least one amplifier stage from the plurality of amplifier stages in response to a power level of the amplified CDMA signal;
The input signal comprises a sequence of code symbols, and the control circuit determines transitions between the code symbols and separates the input circuitry from among the plurality of amplifier stages only at the transitions between the code symbols. An amplifier circuit for supplying the input signal to at least one selected amplifier stage;

The amplifier circuit according to claim 1,
The plurality of amplifier stages includes a low power amplifier that receives the input signal and generates a low power amplifier signal, and a high power amplifier that is connected to the low power amplifier and receives and amplifies the low power amplifier signal. And
The amplifier circuit has a gain control loop for controlling a gain setting of the high power amplifier.