JP3931969B2

JP3931969B2 - Synchronization detection method and circuit, radio base station

Info

Publication number: JP3931969B2
Application number: JP2002060636A
Authority: JP
Inventors: 勉高橋; 清浜口; 博世小川
Original assignee: Hitachi Kokusai Electric Inc; National Institute of Information and Communications Technology
Current assignee: Hitachi Kokusai Electric Inc; National Institute of Information and Communications Technology
Priority date: 2002-03-06
Filing date: 2002-03-06
Publication date: 2007-06-20
Anticipated expiration: 2022-03-06
Also published as: JP2003258779A; WO2003075505A1

Description

【０００１】
【発明の属する技術分野】
本発明は同期回路に係り、特にディジタル変調波を受信し、復調したディジタル信号からフレーム同期信号及びクロックを生成するための同期方法とその回路、及びそれを用いて構成した無線基地局に関するものである。
【０００２】
【従来の技術】
例えばＴＤＭＡ（時分割多重）方式によりディジタル信号を多重化した変調波を受信処理する場合には、復調出力であるＩ、Ｑ信号からフレーム同期パルス及びシンボルクロックを生成し、これを用いて受信信号のディジタル化や多重化された各チャネルデータの分離、デコード等の処理が行われる。このためのフレーム同期パルス及びシンボルクロック生成のための回路が、本発明の対象としている同期回路である。
【０００３】
従来の同期回路としては、例えばベースバンド受信波の零クロス点を検出し、検出した零クロス位置のパルス列にＰＬＬ回路を同期させてシンボルクロックを生成する。そしてこのシンボルクロックを用いて再生したディジタル信号の時系列又はディジタル化する前の復調信号とフレーム同期信号のパターンとを１シンボルずつずらしながら相関値を求め、相関値が最大となった位置からディジタル信号のフレーム同期パルスを生成している。
【０００４】
また、ディジタル化する前の復調信号とフレーム同期信号パターンとの相関値を求めてその最大位置からフレーム同期パルスを求めるのと同時に、そのフレーム同期パルスの位置情報を参照入力としてＰＬＬを用いてシンボルクロックを生成するものもある。
【０００５】
また、特開平８−５６２１８号には、ディジタル化する前の復調信号とフレーム同期信号パターンとの相関値を求め、この相関値を１シンボル間隔毎にサンプルした値をメモリへ１フレーム分格納し、そのメモリの相関値最大位置を求めてフレーム同期パルスの位置を定めると共に、移動無線システムにおいてレーリーフェージングやマルチパスフェージングが発生してもフレーム同期パルス位置を正確に検出できるようにした同期回路が示されている。
【０００６】
【発明が解決しようとする課題】
上記した従来技術において、シンボル同期とフレーム同期をそれぞれ別の回路を用いて実現する場合には回路規模、あるいはＡ／Ｄ変換してソフトウェア処理される場合にはソフトウェア規模が大きくなり、経済性、実装面から簡易化が望まれる。ディジタル化する前の復調信号とフレーム同期信号パターンとの相関値を求め、その最大となる位置からフレーム同期パルスとシンボルクロックの双方を生成する構成とすれば、回路規模もしくはソフトウェア規模は簡易化されるが、フレーム同期パルスの位置情報のみを使ってシンボルクロックを生成するから、クロック成分情報が少なく、同期引き込みに時間がかかるという問題があり、またフレーム同期パルスの位置（位相）ずれは１シンボルクロック周期を単位として行っており、より微細な位置ずれ修正が求められる。
【０００７】
本発明の目的は、構成が簡単で、かつ同期引き込みが早く、フレーム同期パルスの位置修正もより詳細に行うようにした同期方法とその回路、及びそれを用いた無線基地局を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、変調波を受信し、オーバサンプルして復調した復調Ｉ、Ｑ信号から、フレーム同期信号及びオーバサンプルのクロックを生成するための同期回路において、
クロックパルスを出力するところのその出力周波数が可変制御可能な電圧制御発振器と、
フレーム同期パターンの長さがＬクロック分であるとき、連続したＬ個のクロック位置における復調Ｉ、Ｑ信号の値とフレーム同期パターンとの相関値を１クロックずつクロック位置をシフトしながら算出する相関部と、
この相関部で算出された相関値の内の最大値を検出し、この最大値となった相関値を算出したときのクロックパルス位置をフレーム同期用のタイミング信号として出力する最大値検出部と、
この最大値検出部により検出された相関値の最大値対応のクロックパルス位置より所定のクロック数だけ前及び後の位置における相関値の差分を算出し、この差分を前記電圧制御発振器の出力周波数制御信号として出力する差分算出部と、
を備えたことを特徴とする同期回路を開示する。
【０００９】
更に本発明は、上記の同期回路を用いて構成した無線基地局を開示する。
【００１０】
更に本発明は、変調波を受信し、オーバサンプルして復調した復調Ｉ、Ｑ信号から、フレーム同期信号及びオーバサンプルのクロックを生成するための同期方法であって、その出力周波数が可変制御可能な電圧制御発振器からの連続したクロックパルス位置に於る復調Ｉ、Ｑ信号の値と長さがＬクロック分であるフレーム同期パターンとの相関値を、クロックパルス位置を１クロックずつシフトしながら連続したＬ個のクロック位置において算出して前記相関値の時系列を生成し、この時系列中の最大相関値からフレーム同期タイミングを定めるようにした同期方法において、
前記相関値から所定のクロック数だけ前後した位置の２つの相関値の差分を求め、この差分によって前記電圧制御発振器の出力周波数を制御することによってフレームタイミング及びクロックの位相ずれを常時補正することによりフレーム及びクロックの同期をとるようにしたことを特徴とする同期方法を開示する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて詳細に説明する。図１は、本発明になる同期回路の構成例を示す機能ブロック図で、ＶＣＸＯ（電圧制御発振器）７は、シンボルクロックの２倍以上の周波数のオーバサンプルクロックＣＬ（単にクロックともいう）を出力する発振器で、制御電圧ｅによって出力周波数を可変制御できるものである。以下では、制御電圧ｅが０のときは出力周波数は変わらず、ｅ＞０になるとそのｅが大きい程出力周波数が高くなり、ｅ＜０になるとそのｅの絶対値が大きい程出力周波数が低くなるものとする。またフレーム同期パターン２はＬクロック分の長さを持つパターンであるとする。１フレームメモリ３は伝送信号の１フレーム長をＭクロックすると少なくともＭ個のデータを格納できるメモリであり、アドレスカウンタ８はＭカウンタで、クロックＣＬをＭ個カウントするとリセットされ同時にキャリイ信号ｃａを出力する。
【００１２】
図１の構成において、相関部１は、入力された復調Ｉ、Ｑ信号からクロックＣＬの連続したＬ個の位置に於る値を取り出し、このＬ個の値とフレーム同期パターン２との相関値（Ｃ1とする）を求め、１クロック後には復調Ｉ、Ｑ信号から１クロック分ずれた位置のＬ個の値を取り出してこれとフレーム同期パターン２との相関値（Ｃ2とする）を算出する、…という動作を繰り返す。従って相関部１からは１クロックごとに相関値Ｃ1、Ｃ2…が順次出力されるが、これは１フレームメモリ３の、アドレスカウンタ８のカウント値ａで指定されたアドレス順に格納されていく。こうしてフレーム長Ｍに等しいＭ個の相関値Ｃ1〜ＣMが１フレームメモリ３に格納されると、アドレスカウンタ８がカウントアップしてキャリイ信号ｃａを出力する。最大値検出部４は、キャリイ信号ｃａを受け取ると、１フレームメモリ３のＭ個の相関値を受け取り、以下に述べる処理を行う。そしてアドレスカウンタ８はリセットされて再び以後に相関部１から出力される相関値を順次１フレームメモリ３へ格納するように動作する。
【００１３】
最大値検出部４がキャリイ信号ｃａを受け、１フレームメモリ３から受け取ったＭ個の相関値をＣ1〜ＣMとすると、このＭ個の相関値のうち、少なくとも１つは復調Ｉ、Ｑ信号中に含まれるフレーム同期パターンとフレーム同期パターン２との相関値であって、その相関値は大きな値をとる。そこで最大値検出部４では、予め定めておいた閾値Ｃthと取り込んだＭ個の相関値Ｃ1、Ｃ2…とを順次比較し、閾値Ｃthより大きな値をとった相関値Ｃjが見つかると、その次の相関値Ｃj+1とＣjを比べ、Ｃj＞Ｃj+1ならＣjを相関値の最大値Ｃmxと判定し、その出現時刻をｔmxとする。この最大値の出現時刻ｔmxがフレーム同期パルスＦＰのタイミングとして出力される。但しＣj＞Ｃj+1となった時点では既にフレーム同期のタイミング（Ｃjの時刻）を１クロック過ぎているから、実際にはＣjの次のフレームのタイミングとしてこの出力は用いられる。
【００１４】
さらに最大値検出部４では、検出した相関値の最大値Ｃmxより１クロック前後の相関値Ｃmx-及びＣmx+を取り出してこれを差分演算部５へ出力する。差分演算部５は差分
【数１】

を算出し、Ｄ／Ａ変換器６はこの差分ΔＣをアナログ電圧に変換し、前述したＶＣＸＯ７への制御電圧ｅとして出力する。
【００１５】
図２は、差分ΔＣによりＶＣＸＯ７を制御する動作の説明図である。図２の曲線Ｃは、１フレーム内の時間位置ｔに於るフレーム同期パターンとの相関値を表している。実際に相関部１で算出されるのはクロックＣＬごとの離散的な位置に於る相関値であるが、クロックＣＬの位相が動くと相関値は曲線Ｃ上を移動する。今、曲線Ｃの最大点をＰ，その発生時刻をｔpとすると、曲線Ｃはｔpの左右（前後）で通常対称となる。今、時刻ｔpに１つのクロックパルスが一致しているとすると、これはフレーム、クロック共に完全に送信側のそれと同期した状態である。このとき点Ｐの相関値は閾値Ｃthをこえ、この値よりも次のクロック位置ｔp+に於る点Ｐ＋の相関値は小さいから、最大値検出部４は点Ｐの時刻ｔp+にフレーム同期パルスＦＰを出力する。そして、１クロック前後の位置に於る相関値として点Ｐ−及び点Ｐ＋に於る相関値をＣmx-及びＣmx+として差分演算部５へ送出するが、前述のように曲線Ｃは点Ｐの左右で対称であるから、（数１）で算出される差分ΔＣは０である。従ってこのときはＶＣＸＯ７の制御電圧ｅも０で、クロックＣＬの位相は変化しない。
【００１６】
送信側のクロックと受信側ＶＣＸＯからのクロックＣＬとの位相ずれが生じ、クロックＣＬの位相が進んで１つのクロックパルスが図２の時刻ｔQにずれたとする。このとき、Ｑ点の相関値はやはり閾値をこえ、次のクロック位置ｔQ+ではＱ点より相関値が小さくなるので、点Ｑの時刻ｔQにフレーム同期パルスＦＰが出力され、この１クロック前後の時刻ｔQ-、ｔQ+に於る相関値の差分が差分演算部５で算出されるが、図２から明らかなようにこのときは点Ｑ−に於る相関値Ｃmx-より点Ｑ＋に於る相関値Ｃmx+の方が大きく、（数１）から差分ΔＣ＜０となる。従ってＶＣＸＯ７の出力周波数は低くなるように制御され、点Ｑは点Ｐの方へ移動してクロック位相進みが解消するように制御される。逆にクロックＣＬの位相が遅れて点Ｒの方へずれたとすると、今度は点Ｒ−の相関値Ｃmx-の方が点Ｒ＋の相関値Ｃmx+より大きいので差分ΔＣ＞０となり、ＶＣＸＯ７の出力周波数は高くなるように制御され、クロック位相遅れを解消するように制御される。
【００１７】
以上のように、図１の構成によれば、構成が簡単であると共に、フレーム同期のずれを連続的に検出してクロック位相を制御できるので、フレーム及びクロック同期の誤差が少なく、かつ同期引き込みも早くなる。従って、例えば小型化、高性能が必要な移動無線用基地局に用いれば大きな効果が得られる。
【００１８】
以上、図１の構成について動作を説明したが、図１の入力である復調Ｉ、Ｑ信号は、通常は既にディジタル化されている。従って図１の各部をそれぞれＤＳＰ等で処理するように構成してもよいし、あるいはＤ／Ａ変換器６及びＶＣＸＯ７を除いた部分をすべてディジタル演算により１つのＣＰＵでソフトウェア処理することもできる。図３はこのソフトウェア処理を行う場合のフローチャート例を示すもので、まず変数ＳＷを０とし（ステップ３０１）、ＶＣＸＯ７からクロックが出力されると（ステップ３０２でＹＥＳ）、そのクロック位置を最後尾とするＬ個のクロック位置に於る復調Ｉ、Ｑ信号とフレーム同期パターン２との相関値Ｃを算出し、そのときのクロック位置（時刻）ｔを記憶する（ステップ３０３）。次に変数ＳＷの値を調べ（ステップ３０４）、０であればステップ３０３で算出した相関値Ｃがあらかじめ定めた閾値Ｃthより大きいかを調べる（ステップ３０５）。もしＣ＜Ｃthであればステップ３０２へ戻り、Ｃ＞Ｃthであれば相関値Ｃを変数Ｃ1へ代入し（ステップ３０６）、変数ＳＷを１として（ステップ３０７）、ステップ３０２へ戻る。
【００１９】
こうして、閾値Ｃthよりも大きい相関値が現れると変数ＳＷ＝１として次のクロックに於る相関値Ｃが算出され（ステップ３０２、３０３）、ステップ３０４からステップ３０８へ進む。ここではまず、今求めた相関値Ｃが先に求めた相関値Ｃ1より小さいかを調べ（ステップ３０８）、小さくなければ今求めたＣを変数Ｃ1に代入し（ステップ３０９）、ステップ３０２へ戻る。このステップ３０２、３０３、３０４、３０８を繰り返し、Ｃ＜Ｃ1となると（ステップ３０８でＹＥＳ）、そのときステップ３０２で用いたクロックより１つ前のクロックの時刻をステップ３０３で記憶したｔから求め、フレーム同期のタイミングとして出力する（ステップ３１０）。図２のように閾値Ｃthより上には１つの相関値しか現れないときは上記のステップ３０８では最初からＹＥＳとなるが、一般にはＣth以上にいくつかの相関値が現れることがあるので、ステップ３０８、３０９が設けられている。
【００２０】
フレーム同期タイミング出力が終わると、ステップ３０８で用いた相関値Ｃをフレーム同期位置の次のクロック時点の相関値Ｃmx+とし、それより２クロック前に算出した相関値をＣmx-として（数１）により差分ΔＣを算出し、Ｄ／Ａ変換器６へ出力する。これによりクロックＣＬの位相ずれが補正される（ステップ３１１）。次にカウンタｋを０にセットし（ステップ３１２）、以降でクロックＣＬの入力数を変数ｋにカウントし、これが予め定めた値ｋ０をこえたらステップ３０１へ戻る（ステップ３１３、３１４、３１５）。このステップ３１２〜３１５の処理は、図２のように閾値Ｃthをこえる相関値が１つしかないときは不要であるが、閾値Ｃthをこえる相関値が複数個ある時は、最大値検出後もステップ３０８でＣ＜Ｃ1となることが続いて起こり、誤ってフレーム同期タイミングが出力されるのを防止するためで、一旦最大値検出があると、その後はｋ０クロック分検出動作をしないようにするためである。
【００２１】
以上に示した図３のソフトウェア処理によっても、図１と同じ効果が得られることはいうまでもない。なお、フレーム同期を安定化するための既知の同期保護機構を付加すれば、瞬断やフェージング等の発生する回線を用いたときでも、より安定な同期回路とすることができる。また、差分演算は最大値となった相関値より１クロック前後の相関値の差を差分として求めるとしたが、これは一般に、ｎ（ｎ＝２、３…）クロック前後の相関値の差分を求めるようにしてもよい。
【００２２】
【発明の効果】
本発明によれば、フレーム同期とクロック同期を別の回路で構成する必要がなく、回路構成が簡単であると共に、クロック位相ずれを常に検出してそれを補正できるので、精度のよい同期が可能でかつ同期引き込み時間を短くできる効果がある。
【図面の簡単な説明】
【図１】本発明になる同期回路の構成例を示す機能ブロック図である。
【図２】クロック位相制御の説明図である。
【図３】図１の機能ブロックをソフトウェア処理で実行するためのフローチャートである。
【符号の説明】
１相関部
２フレーム同期パターン
３１フレームメモリ
４最大値検出部
５差分演算部
６Ｄ／Ａ変換器
７ＶＣＸＯ
８アドレスカウンタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a synchronization circuit, and more particularly to a synchronization method and circuit for receiving a digital modulation wave and generating a frame synchronization signal and a clock from a demodulated digital signal, and a radio base station configured using the same. is there.
[0002]
[Prior art]
For example, when receiving a modulated wave obtained by multiplexing a digital signal by a TDMA (Time Division Multiplexing) method, a frame synchronization pulse and a symbol clock are generated from the I and Q signals that are the demodulated output, and the received signal is used by using this. Processing such as digitization or separation of each multiplexed channel data and decoding are performed. A circuit for generating a frame synchronization pulse and a symbol clock for this purpose is a synchronization circuit which is an object of the present invention.
[0003]
As a conventional synchronizing circuit, for example, a zero cross point of a baseband received wave is detected, and a symbol clock is generated by synchronizing the PLL circuit with a pulse train at the detected zero cross position. Then, the correlation value is obtained by shifting the time sequence of the digital signal reproduced using this symbol clock or the demodulated signal before digitization and the pattern of the frame synchronization signal by one symbol at a time, and the digital value is obtained from the position where the correlation value is maximized. A frame sync pulse of the signal is generated.
[0004]
In addition, the correlation value between the demodulated signal before digitization and the frame synchronization signal pattern is obtained, and the frame synchronization pulse is obtained from the maximum position. At the same time, the position information of the frame synchronization pulse is used as a reference input to generate a symbol. Some generate a clock.
[0005]
Japanese Patent Laid-Open No. 8-56218 obtains a correlation value between a demodulated signal before digitization and a frame synchronization signal pattern, and stores a value obtained by sampling the correlation value at every symbol interval for one frame. A synchronization circuit that determines the position of the frame synchronization pulse by obtaining the maximum correlation value position of the memory and that can accurately detect the position of the frame synchronization pulse even if Rayleigh fading or multipath fading occurs in the mobile radio system. It is shown.
[0006]
[Problems to be solved by the invention]
In the above-described prior art, when symbol synchronization and frame synchronization are realized using different circuits, the circuit scale, or when A / D conversion and software processing are performed, the software scale increases. Simplification is desired in terms of mounting. By obtaining the correlation value between the demodulated signal and the frame sync signal pattern before digitization and generating both the frame sync pulse and the symbol clock from the maximum position, the circuit scale or software scale is simplified. However, since the symbol clock is generated using only the position information of the frame synchronization pulse, there is a problem that the clock component information is small and it takes time to acquire the synchronization, and the position (phase) shift of the frame synchronization pulse is one symbol. The clock cycle is used as a unit, and a finer positional deviation correction is required.
[0007]
SUMMARY OF THE INVENTION An object of the present invention is to provide a synchronization method, a circuit thereof, and a radio base station using the same, having a simple configuration, a fast synchronization pull-in, and a frame synchronization pulse position correction in more detail. is there.
[0008]
[Means for Solving the Problems]
The present invention receives a modulated wave, the demodulation and demodulates the oversampled I, from the Q signal, the synchronizing circuit for generating a clock of a frame synchronizing signal and the oversampled,
A voltage controlled oscillator capable of variably controlling the output frequency of the clock pulse output; and
When the length of the frame synchronization pattern is L clocks is calculated while shifting the clock position by one clock a correlation value between successive L pieces of demodulated I which definitive clock position, Q signal values and the frame synchronization pattern A correlation section;
A maximum value detecting unit that detects a maximum value among the correlation values calculated by the correlation unit, and outputs a clock pulse position when calculating the correlation value that is the maximum value as a timing signal for frame synchronization;
The maximum value detecting unit by calculating the difference between the correlation values definitive the position before and after a predetermined number of clocks from the maximum value corresponding clock pulse positions of the detected correlation values, the output frequency of the differential said voltage controlled oscillator A difference calculating unit for outputting as a control signal;
A synchronization circuit comprising: is disclosed.
[0009]
Furthermore, the present invention discloses a radio base station configured using the above synchronization circuit.
[0010]
Furthermore, the present invention is a synchronization method for generating a frame synchronization signal and an oversample clock from the demodulated I and Q signals received by oversampling and demodulating the modulated wave, and its output frequency can be variably controlled. continuous clock pulses located於Ru demodulation I, the value and length of the Q signal is a correlation value between a frame synchronization pattern is L clocks, while shifting the clock pulse position by one clock continuously from a voltage controlled oscillator In the synchronization method in which the time value of the correlation value is generated by calculating at the L clock positions and the frame synchronization timing is determined from the maximum correlation value in the time series,
By obtaining a difference between two correlation values at positions around the predetermined number of clocks from the correlation value, and controlling the output frequency of the voltage-controlled oscillator based on this difference to constantly correct frame timing and clock phase shift. Disclosed is a synchronization method characterized in that a frame and a clock are synchronized .
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Figure 1 is a functional block diagram showing a configuration example of a synchronization circuit according to the present invention, VCXO and the (voltage controlled oscillator) 7, (also referred to simply clock) O bus sample clock CL frequency higher than twice the symbol clock An output oscillator that can variably control the output frequency by a control voltage e. In the following, when the control voltage e is 0, the output frequency does not change. When e> 0, the output frequency increases as e increases, and when e <0, the output frequency decreases as the absolute value of e increases. Shall be. The frame synchronization pattern 2 is assumed to be a pattern having a length corresponding to L clocks. The 1-frame memory 3 is a memory that can store at least M pieces of data when the length of one frame of a transmission signal is M clocks. The address counter 8 is an M counter, and is reset when M pieces of clocks CL are counted and simultaneously outputs a carry signal ca. To do.
[0012]
In the configuration of FIG. 1, the correlator 1 takes out values at consecutive L positions of the clock CL from the input demodulated I and Q signals, and correlates the L values with the frame synchronization pattern 2. (C1) is obtained, and after one clock, L values at positions shifted by one clock from the demodulated I and Q signals are extracted, and a correlation value (referred to as C2) between this and the frame synchronization pattern 2 is calculated. Repeat the operation. Accordingly, correlation values C1, C2,... Are sequentially output from the correlator 1 every clock, and are stored in the order of addresses designated by the count value a of the address counter 8 in the one frame memory 3. Thus, when M correlation values C1 to CM equal to the frame length M are stored in the one-frame memory 3, the address counter 8 counts up and outputs a carry signal ca. When the maximum value detection unit 4 receives the carry signal ca, it receives M correlation values in the 1-frame memory 3 and performs the processing described below. The address counter 8 is reset and operates so as to store the correlation values output from the correlation unit 1 in the 1-frame memory 3 in sequence thereafter.
[0013]
When the maximum value detection unit 4 receives the carry signal ca and the M correlation values received from the one-frame memory 3 are C1 to CM, at least one of the M correlation values is included in the demodulated I and Q signals. Is a correlation value between the frame synchronization pattern and the frame synchronization pattern 2 included in the frame, and the correlation value takes a large value. Therefore, the maximum value detecting unit 4 sequentially compares the predetermined threshold value Cth with the M correlation values C1, C2,... Taken in, and if a correlation value Cj having a value larger than the threshold value Cth is found, The correlation values Cj + 1 and Cj are compared, and if Cj> Cj + 1, Cj is determined to be the maximum correlation value Cmx, and its appearance time is defined as tmx. The appearance time tmx of this maximum value is output as the timing of the frame synchronization pulse FP. However, since the frame synchronization timing (Cj time) has already passed one clock when Cj> Cj + 1, this output is actually used as the timing of the next frame after Cj.
[0014]
Further, the maximum value detection unit 4 extracts the correlation values Cmx− and Cmx + around one clock from the detected maximum value Cmx of the correlation values and outputs them to the difference calculation unit 5. The difference calculation unit 5 calculates the difference

The D / A converter 6 converts the difference ΔC into an analog voltage and outputs it as the control voltage e to the VCXO 7 described above.
[0015]
FIG. 2 is an explanatory diagram of an operation for controlling the VCXO 7 based on the difference ΔC. A curve C in FIG. 2 represents a correlation value with a frame synchronization pattern at a time position t in one frame. The correlation unit 1 actually calculates the correlation value at discrete positions for each clock CL, but the correlation value moves on the curve C as the phase of the clock CL moves. Now, assuming that the maximum point of the curve C is P and the time of occurrence thereof is tp, the curve C is normally symmetrical on the left and right (front and back) of tp. Assuming that one clock pulse matches at time tp, this is a state in which both the frame and the clock are completely synchronized with that on the transmission side. At this time, the correlation value at the point P exceeds the threshold value Cth, and the correlation value at the point P + at the next clock position tp + is smaller than this value. Therefore, the maximum value detector 4 detects the frame synchronization pulse FP at the time tp + at the point P. Is output. Then, the correlation values at the points P− and P + are sent to the difference calculation unit 5 as Cmx− and Cmx + as correlation values at positions around one clock, but the curve C is the left and right of the point P as described above. Therefore, the difference ΔC calculated by (Equation 1) is 0. Therefore, at this time, the control voltage e of the VCXO 7 is also 0, and the phase of the clock CL does not change.
[0016]
Assume that a phase shift occurs between the clock on the transmission side and the clock CL from the reception side VCXO, the phase of the clock CL advances, and one clock pulse shifts at time tQ in FIG. At this time, the correlation value at the Q point still exceeds the threshold value, and the correlation value becomes smaller than the Q point at the next clock position tQ +. Therefore, the frame synchronization pulse FP is output at the time tQ at the point Q. The difference calculation unit 5 calculates the difference between the correlation values at tQ− and tQ +. As is apparent from FIG. 2, the correlation value at the point Q + is obtained from the correlation value Cmx− at the point Q−. Cmx + is larger, and the difference ΔC <0 from (Equation 1). Therefore, the output frequency of the VCXO 7 is controlled to be low, and the point Q is controlled to move toward the point P to eliminate the clock phase advance. Conversely, if the phase of the clock CL is delayed and shifted toward the point R, the correlation value Cmx− at the point R− is now larger than the correlation value Cmx + at the point R +, so that the difference ΔC> 0, and the output frequency of the VCXO 7 Is controlled to be high, and is controlled to eliminate the clock phase delay.
[0017]
As described above, according to the configuration of FIG. 1, the configuration is simple and the clock phase can be controlled by continuously detecting the frame synchronization shift, so that the frame and clock synchronization errors are small and the synchronization pull-in is achieved. Will also be faster. Therefore, for example, if it is used for a mobile radio base station that requires miniaturization and high performance, a great effect can be obtained.
[0018]
The operation of the configuration of FIG. 1 has been described above, but the demodulated I and Q signals that are inputs of FIG. 1 are usually already digitized. Therefore, each part of FIG. 1 may be configured to be processed by a DSP or the like, or all parts except for the D / A converter 6 and the VCXO 7 may be processed by software by one CPU by digital calculation. FIG. 3 shows an example of a flowchart for performing this software processing. First, the variable SW is set to 0 (step 301), and when a clock is output from the VCXO 7 (YES in step 302), the clock position is set to the end. The correlation value C between the demodulated I and Q signals and the frame synchronization pattern 2 at the L clock positions is calculated, and the clock position (time) t at that time is stored (step 303). Next, the value of the variable SW is checked (step 304). If it is 0, it is checked whether the correlation value C calculated in step 303 is larger than a predetermined threshold Cth (step 305). If C <Cth, the process returns to step 302. If C> Cth, the correlation value C is substituted into the variable C1 (step 306), the variable SW is set to 1 (step 307), and the process returns to step 302.
[0019]
Thus, when a correlation value larger than the threshold value Cth appears, the variable SW = 1 is calculated and the correlation value C at the next clock is calculated (steps 302 and 303), and the process proceeds from step 304 to step 308. Here, first, it is checked whether or not the correlation value C obtained now is smaller than the correlation value C1 obtained previously (step 308). If it is not smaller, the currently obtained C is substituted into the variable C1 (step 309), and the process returns to step 302. .

Steps

302, 303, 304, and 308 are repeated, and when C <C1 (YES in step 308), the time of the clock immediately before the clock used in step 302 is obtained from t stored in step 303, The frame synchronization timing is output (step 310). As shown in FIG. 2, when only one correlation value appears above the threshold Cth, the above step 308 is YES from the beginning, but in general, some correlation values may appear above Cth. 308 and 309 are provided.
[0020]
When the frame synchronization timing output is completed, the correlation value C used in step 308 is set as the correlation value Cmx + at the next clock point of the frame synchronization position, and the correlation value calculated two clocks earlier is set as Cmx- according to (Equation 1). The difference ΔC is calculated and output to the D / A converter 6. As a result, the phase shift of the clock CL is corrected (step 311). Next, the counter k is set to 0 (step 312). Thereafter, the number of inputs of the clock CL is counted as a variable k, and when this exceeds a predetermined value k0, the process returns to step 301 (

steps

313, 314, and 315). The processing in steps 312 to 315 is not necessary when there is only one correlation value exceeding the threshold Cth as shown in FIG. 2, but when there are a plurality of correlation values exceeding the threshold Cth, even after the maximum value is detected. In order to prevent the frame synchronization timing from being erroneously output in the subsequent step 308, C <C1, and once the maximum value is detected, the detection operation is not performed for k0 clocks thereafter. Because.
[0021]
It goes without saying that the same effects as in FIG. 1 can be obtained by the above-described software processing of FIG. If a known synchronization protection mechanism for stabilizing frame synchronization is added, a more stable synchronization circuit can be obtained even when a line in which instantaneous interruption or fading occurs is used. In addition, the difference calculation is such that the difference between the correlation values around one clock from the correlation value that has reached the maximum value is obtained as a difference. In general, this is the difference between the correlation values around n (n = 2, 3,...) Clocks. You may make it ask.
[0022]
【The invention's effect】
According to the present invention, it is not necessary to configure frame synchronization and clock synchronization with separate circuits, the circuit configuration is simple, and a clock phase shift can always be detected and corrected so that accurate synchronization is possible. In addition, there is an effect that the synchronization pull-in time can be shortened.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing a configuration example of a synchronization circuit according to the present invention.
FIG. 2 is an explanatory diagram of clock phase control.
FIG. 3 is a flowchart for executing the functional blocks of FIG. 1 by software processing;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Correlation part 2 Frame synchronous pattern 3 1 frame memory 4 Maximum value detection part 5 Difference calculating part 6 D / A converter 7 VCXO
8 Address counter

Claims

Receives the modulated wave, the demodulation and demodulates the oversampled I, from the Q signal, the synchronizing circuit for generating a clock of a frame synchronizing signal and the oversampled,
A voltage controlled oscillator capable of variably controlling the output frequency of the clock pulse output; and
When the length of the frame synchronization pattern is L clocks is calculated while shifting the clock position by one clock a correlation value between successive L pieces of demodulated I which definitive clock position, Q signal values and the frame synchronization pattern A correlation section;
A maximum value detecting unit that detects a maximum value among the correlation values calculated by the correlation unit, and outputs a clock pulse position when calculating the correlation value that is the maximum value as a timing signal for frame synchronization;
The maximum value detecting unit by calculating the difference between the correlation values definitive the position before and after a predetermined number of clocks from the maximum value corresponding clock pulse positions of the detected correlation values, the output frequency of the differential said voltage controlled oscillator A difference calculating unit for outputting as a control signal;
A synchronization circuit comprising:

A radio base station configured using the synchronization circuit according to claim 1.

A synchronization method for generating a frame synchronization signal and an oversample clock from demodulated I and Q signals demodulated by receiving a modulated wave and oversampled, from a voltage controlled oscillator whose output frequency can be variably controlled The L clocks which are consecutive while shifting the clock pulse position by one clock, the correlation value between the value of the demodulated I and Q signals at the continuous clock pulse positions and the frame synchronization pattern whose length is L clocks. In the synchronization method in which the time series of the correlation value is calculated by calculating the position and the frame synchronization timing is determined from the maximum correlation value in the time series,
By obtaining a difference between two correlation values at positions around the predetermined number of clocks from the correlation value, and controlling the output frequency of the voltage-controlled oscillator based on this difference to constantly correct frame timing and clock phase shift. A synchronization method characterized in that a frame and a clock are synchronized.