JP3925776B2

JP3925776B2 - 映像表示装置

Info

Publication number: JP3925776B2
Application number: JP2001354308A
Authority: JP
Inventors: 昌郁湯上
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2000-11-20
Filing date: 2001-11-20
Publication date: 2007-06-06
Anticipated expiration: 2021-11-20
Also published as: JP2003198980A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のフォーマットの映像信号を表示するのに好適な映像表示装置に関する。
【０００２】
【従来の技術】
近年、テレビジョン受像機等の映像表示装置においては、デジタル放送の開始に伴って、複数のフォーマットの映像信号を表示する必要性が生じている。映像信号のフォーマットとしては、全走査線数５２５本、有効走査線数４８０本のインターレース（４８０ｉ）、全走査線数１１２５本、有効走査線数１０８０本のインターレース（１０８０ｉ）、全走査線数５２５本、有効走査線数４８０本のプログレッシブ（４８０ｐ）、全走査線数７５０本、有効走査線数７２０本のプログレッシブ（７２０ｐ）がある。
【０００３】
これらのフォーマットにおいては、垂直周波数は同一であるが、１フィールド当たりの有効走査線数は、４８０ｉでは４８０／２本、１０８０ｉでは１０８０／２本、４８０ｐでは４８０本、７２０ｐでは７２０本と、それぞれ異なっている。一方、水平周波数は、４８０ｉでは１５．７５ｋＨｚ、１０８０ｉでは３３．７５ｋＨｚ、４８０ｐでは３１．５ｋＨｚ、７２０ｐでは４５ｋＨｚと、それぞれ異なっている。
【０００４】
映像表示装置において、これらの複数のフォーマットの映像信号を全て表示しようとした場合、映像表示装置の水平走査周波数を、１５．７５ｋＨｚ，３３．７５ｋＨｚ，３１．５ｋＨｚ，４５ｋＨｚで切り換えることが考えられる。この場合、映像表示装置は、４種類の水平走査周波数に対応させなければならない。４８０ｉの映像信号をインターレース−プログレッシブ（Ｉ−Ｐ）変換によって４８０ｐの映像信号とすれば、３種類の水平走査周波数に対応させればよい。これでも３種類の水平走査周波数に対応させる必要があるので、映像表示装置に表示するフォーマットとして、１０８０ｉに統一することも検討されている。
【０００５】
【発明が解決しようとする課題】
上記のように、映像表示装置において複数のフォーマットの映像信号に対応させるには、例えば陰極線管（ＣＲＴ）を用いた表示装置の場合では、フォーマット毎にＣＲＴの同期を変更する必要があり、偏向回路にて大きな電圧変動が生じて偏向回路に大きな負荷がかかる。ＣＲＴを用いない表示装置においても、複数のフォーマットの映像信号に対応させることは、駆動回路にとって大きな負担となる。
【０００６】
また、フォーマットが切り替わるたびに同期を取り直さなければならないので、品位上の問題から、画面上の映像の表示を一時的にマスク（ブランキング）する必要がある。よって、映像表示装置の制御動作が煩雑化すると共に、一時的に映像が表示されないという不具合を招くこととなる。このように、映像表示装置において複数のフォーマットの映像信号に対応させることは、各種の不具合を招いてしまう。
【０００７】
そこで、これらの問題点を解決するには、映像表示装置に表示するフォーマットを１０８０ｉに統一すればよい。しかしながら、フォーマットを１０８０ｉに統一すると、次のような不具合がある。４８０ｉを１０８０ｉに変換すると、走査線数は９／４倍となり、７２０ｐを１０８０ｉに変換すると、走査線数は３／４倍となる。従って、フォーマットを１０８０ｉに統一すると、フォーマット変換の処理として、走査線数の拡大と縮小とが混在することになり、フォーマット変換の処理回路を構成する補間フィルタのハードウェア規模が大きくなってしまう。
【０００８】
本発明はこのような問題点に鑑みなされたものであり、複数のフォーマットの入力映像信号を、実用上最も優れた単一のフォーマットに変換することができる映像表示装置を提供することを目的とする。また、ハードウェア規模や信号処理の煩雑さの増大を最小限に抑えつつ、極めて高画質の映像を表示することができる映像表示装置を提供することを目的とする。さらに、マルチ画面を極めて高画質に表示することができる映像表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、次の構成を提供する。
（ａ）有効走査線数４８０本のインターレース信号と、有効走査線数１０８０本のインターレース信号と、有効走査線数４８０本のプログレッシブ信号と、有効走査線数７２０本のプログレッシブ信号との内のいずれかである第１の映像信号を出力する第１の映像信号供給源（１２２）と、有効走査線数４８０本のインターレース信号であり、アスペクト比４：３の第２の映像信号を出力する第２の映像信号供給源（１２３）と、アスペクト比１６：９の表示部（１３０）とを有する映像表示装置において、前記第１の映像信号の有効走査線数を有効走査線数１４４０本に増大させて、有効走査線数１４４０本のインターレース信号である第３の映像信号に変換して出力する走査線数拡大手段（１０００）と、前記第２の映像信号の走査線を周期的に間引くことなく、水平方向の画素を周期的に間引くことにより、前記第２の映像信号を水平方向に縮小して第４の映像信号として出力する縮小手段（１０００）と、前記第３の映像信号を前記表示部の水平方向の一方の端部に配置し、その残りの領域に前記第４の映像信号を配置するよう合成する画面合成手段（５０）とを備えて構成したことを特徴とする映像表示装置。
（ｂ）この（ａ）の構成において、前記第２の映像信号供給源をチューナ（１２３）とし、このチューナの受信チャンネルを順次切り換えることにより、前記第２の映像信号を順次異ならせるチャンネル切換手段と、チャンネル切換前の２チャンネル分の前記第２の映像信号に基づいた２チャンネル分の前記第４の映像信号を静止画として記憶する記憶手段（５１）とをさらに備え、前記画面合成手段は、前記第３の映像信号を前記表示部の水平方向の一方の端部に配置し、その残りの領域に、現在の受信チャンネルの前記第２の映像信号に基づいた前記第４の映像信号と前記記憶手段から読み出した前記２チャンネル分の前記第４の映像信号との３つの映像信号を垂直方向に並べて配置するよう合成することを特徴とする映像表示装置。
（ｃ）有効走査線数４８０本のインターレース信号と、有効走査線数１０８０本のインターレース信号と、有効走査線数４８０本のプログレッシブ信号と、有効走査線数７２０本のプログレッシブ信号との内のいずれかである第１の映像信号を出力する第１の映像信号供給源（１２２）と、有効走査線数４８０本のインターレース信号であり、アスペクト比４：３の第２の映像信号を出力する第２〜４の映像信号供給源（１２３，１２６，１２７）と、アスペクト比１６：９の表示部（１３０）とを有する映像表示装置において、前記第１の映像信号の有効走査線数を有効走査線数１４４０本に増大させて、有効走査線数１４４０本のインターレース信号である第５の映像信号に変換して出力する走査線数拡大手段（１０００）と、前記第２〜第４の映像信号の走査線を周期的に間引くことなく、水平方向の画素を周期的に間引くことにより、前記第２〜第４の映像信号を水平方向に縮小して第６〜第８の映像信号として出力する縮小手段（１０００）と、前記第５の映像信号を前記表示部の水平方向の一方の端部に配置し、その残りの領域に前記第６〜第８の映像信号を垂直方向に並べて配置するよう合成する画面合成手段（５０）とを備えて構成したことを特徴とする映像表示装置。
【００１０】
【発明の実施の形態】
以下、本発明の映像表示装置について、添付図面を参照して説明する。図１は本発明の映像表示装置で用いる映像信号処理装置の構成例を示すブロック図、図２は４８０ｐ，７２０ｐ，１０８０ｐから１４４０ｐへの走査線変換を示す図、図３は補間フィルタの構成例を示すブロック図、図４は４８０ｐ，７２０ｐ，１０８０ｐから１４４０ｐへの走査線変換における位相のオフセットを示す図、図５はプログレッシブ−インターレース変換を示す図、図６はマルチ画面の表示例を示す図、図７は図６に示すマルチ画面を実現する場合の映像信号処理装置の構成例を示すブロック図、図８は本発明の映像表示装置の一実施形態を示すブロック図である。
【００１１】
本発明の映像表示装置は、入力された映像信号が４８０ｉ，１０８０ｉ，４８０ｐ，７２０ｐのいずれであっても、有効走査線数１４４０本のインターレース（１４４０ｉ）または有効走査線数１４４０本のプログレッシブ（１４４０ｐ）にフォーマット変換することを特徴とする。図１は１４４０ｉまたは１４４０ｐにフォーマット変換するための具体的構成を示している。以下説明する本実施形態では、最も好ましい実施形態として、入力映像信号を４８０ｉ，１０８０ｉ，４８０ｐ，７２０ｐの４種類としているが、本発明の映像表示装置としては、これらの映像信号全てを入力映像信号とする必要はない。本発明は、その内の任意の２つ以上の組み合わせを入力映像信号とする場合に適用できる。
【００１２】
図１において、図示していない映像信号の供給源より供給された４８０ｉの映像信号は、Ｉ−Ｐ変換部１のＩ−Ｐ変換器１１に入力されて４８０ｐのプログレッシブ信号に変換される。図示していない映像信号の供給源より供給された１０８０ｉの映像信号は、Ｉ−Ｐ変換部１のＩ−Ｐ変換器１２に入力されて１０８０ｐのプログレッシブ信号に変換される。インターレース信号をプログレッシブ信号に変換するのは、フィールド内の情報量を増やし、後段の拡大縮小部２における拡大縮小処理をより高画質に行うためである。
【００１３】
本実施形態では、Ｉ−Ｐ変換器１１，１２においてプログレッシブ信号に変換するとしたが、実際に倍の走査線密度とするのではなく、プログレッシブ信号にするための補間データをバッファ等に保存してプログレッシブ相当の信号を生成するだけでもよい。要するに、４８０ｐ，１０８０ｐの走査線数の信号となっていればよい。
【００１４】
Ｉ−Ｐ変換器１１より出力された４８０ｐの信号は、拡大縮小部２の６／２変換器２１に入力される。Ｉ−Ｐ変換器１２より出力された１０８０ｐの信号は、拡大縮小部２の４／３変換器２３に入力される。図示していない映像信号の供給源より供給された４８０ｐの映像信号は、そのまま６／２変換器２１に入力される。図示していない映像信号の供給源より供給された７２０ｐの映像信号は、拡大縮小部２の２／１変換器２２に入力される。
【００１５】
ここで、図示していない映像信号の供給源とは、例えば、デジタルテレビジョン放送の受信部や、ビデオテープレコーダあるいはビデオディスクプレーヤ等の外部機器である。入力された映像信号のフォーマットを判別し、切換器（スイッチ）を用いて、４８０ｉであればＩ−Ｐ変換器１１に、１０８０ｉであればＩ−Ｐ変換器１２に、４８０ｐであれば６／２変換器２１に、７２０ｐであれば２／１変換器２２にそれぞれ選択的に供給する。
【００１６】
拡大縮小部２の６／２変換器２１，２／１変換器２２，４／３変換器２３は、入力された４８０ｐ，７２０ｐ，１０８０ｐそれぞれの信号の走査線数をそれぞれ６／２倍，２／１倍，４／３倍して、１４４０ｐの信号に変換するためのものである。本実施形態では、４８０ｐ，７２０ｐ，１０８０ｐの信号に対する処理は全て拡大であるので、縮小処理は必要ないが、種々の表示態様（縮小表示等）を考慮して、拡大縮小部と称している。図２は、４８０ｐ，７２０ｐ，１０８０ｐの信号を１４４０ｐに走査線変換する様子を示している。図２に示すように、４８０ｐ，７２０ｐ，１０８０ｐから１４４０ｐへの変換においては、走査線数はそれぞれ３倍，２倍，４／３倍である。
【００１７】
よって、拡大縮小部２におけるフォーマット変換のための走査線変換処理は全て拡大で行われ、上述したような１０８０ｉに統一する場合のような走査線変換の際の縮小による情報欠落が全くないのである。また、６／２変換器２１，２／１変換器２２，４／３変換器２３を構成する補間フィルタの補間比率は簡単な整数比であるため、フィルタ係数を簡易に構成することができる。よって、６／２変換器２１，２／１変換器２２，４／３変換器２３のハードウェア規模はさほど大きくならない。
【００１８】
これについて１０８０ｉに統一した場合と比較して具体的に説明する。それぞれのフォーマットにおける補間位相、即ち、入力信号に対する１４４０ｐの位置は、
４８０ｐ→｛０，１／３，２／３｝
７２０ｐ→｛０，１／２｝
１０８０ｐ→｛０，３／４，１／２，１／４｝
となり、拡大縮小部２は、それぞれの補間位相分の補間フィルタを備えればよい。
【００１９】
一方、１０８０ｉに統一した場合した場合には、
４８０ｐ→｛０，４／９，８／９，３／９，５／９，２／９，６／９，１／９｝
７２０ｐ→｛０，２／３，１／３｝
となり、１４４０ｐに統一した場合と比較して非常に多くの補間位相が発生してしまう。
【００２０】
１４４０ｐに統一した場合には、上記のように、６組の補間フィルタで拡大縮小部２を構成することができるため、補間フィルタとして、乗算器を用いなくても加算器を用いるだけで精度よく小規模で実現することが可能である。一方、１０８０ｐに統一した場合には、１０組もの補間フィルタを必要とするので、演算精度が高くフィルタ係数の自由度が大きい乗算器を用いた構成とすることが必要となる。よって、ハードウェア規模が大きくなる。これに加え、分母に９という位相を持つため補間精度も悪くなってしまう。
【００２１】
図３を用いて、本発明によりハードウェア規模を小さくできることについて説明する。図３では、係数｛１／２，１／２｝の補間フィルタを例にしている。図３（Ａ）と図３（Ｂ）とで、同一機能部分には同一符号が付してある。図３（Ａ）は、補間フィルタを遅延器４と加算器５とで構成した場合を示している。なお、図３（Ａ）の加算器５は１／２加算器である。この図３（Ａ）に示す補間フィルタと同等のフィルタは、図３（Ｂ）に示すように、遅延器４と加算器５と乗算器６，７でも実現することができる。なお、乗算器６，７は入力信号を１／２倍にして出力するものである。
【００２２】
図３（Ｂ）に示す構成で演算精度を図３（Ａ）と同一にした場合、ハードウェア規模は３３倍程度必要となる。なぜならば、入力信号を８ビットとすると、入力信号８ビット×係数８ビットの乗算器は加算器が１６個必要であるからである。なお、図３（Ａ）の構成は係数に自由度はないが、ビット精度内で自由に係数を与えることができる。
【００２３】
このように、フォーマットを１４４０ｐに統一する本発明においては、拡大縮小部２の補間フィルタを加算器で実現できるので、ハードウェア規模を小さくすることができる。また、たとえ１０８０ｐに統一する場合において補間フィルタを加算器で実現したとしても、１４４０ｐに統一する本発明の方がハードウェア規模は小さくなる。このように、フォーマットを１４４０ｐに統一する本発明では、１０８０ｐに統一する場合よりもそもそもハードウェア規模を小さくすることができ、補間フィルタを加算器で構成することもできるため、さらにハードウェア規模を小さくすることができるのである。
【００２４】
また、本発明では、高精度で画質劣化の少ない補間が可能である。１０８０ｐに統一する場合のように補間フィルタの位相が多岐に渡る場合、位相によって画質に大きな差が生じるため、結果として画質劣化を伴うこととなる。これは、位相が０または１の近傍が最も原信号に近い成分を保存し、周辺原信号を混合する位相１／２の近傍が最も高域成分が落ちるためである。１つの画像の中に多くの補間位相が存在すると、高域成分の有無により補間縞を発生してしまう。従って、多くの補間位相が必要となる１０８０ｐ（１０８０ｉも同様）への変換と比較して、少ない補間位相でよい１４４０ｐ（１４４０ｉも同様）への変換は、画質劣化が少なく、高画質となる。
【００２５】
ところで、図２において、４８０ｐ，７２０ｐ，１０８０ｐから１４４０ｐへの走査線変換の補間位相について説明したが、原画素をそのまま出力することになる位相０の出力画素は、他の補間画素に比べて高帯域成分を持ってしまう。そこで、拡大縮小部２における走査線変換処理は、図４に示すように、補間位相を一様にオフセットさせるようにする。補間位相をずらすことにより、ラインフリッカ等の画質劣化を防ぐことができる。図４のように補間位相をずらすことは、補間フィルタの係数を適宜に設定することによって容易に実現できる。
【００２６】
なお、図４のように補間位相をずらすことによって画質のシャープさが多少失われたとしても、１４４０ｐまたは１４４０ｉの信号とした後に高域成分を補償するエンハンサ等によって画質を制御することが可能であるので、問題となることはない。
【００２７】
再び図１に戻り、拡大縮小部２より出力された１４４０ｐの信号は、プログレッシブ−インターレース（Ｐ−Ｉ）変換部３に入力される。なお、本発明の映像信号処理装置が１４４０ｐの信号を出力したり、本発明の映像表示装置が１４４０ｐの信号を表示する場合には、Ｐ−Ｉ変換部３は不要となる。本実施形態では、最終的に１４４０ｉの信号を出力する場合について示す。Ｐ−Ｉ変換部３は、入力された１４４０ｐの信号をインターレース変換して１４４０ｉの信号を出力する。
【００２８】
即ち、図５に示すように、１４４０ｐの信号の走査線を２本の走査線毎に１本間引き、フィールド毎にその間引き位相を１走査線分（１ライン）オフセットさせる。これにより、１４４０ｐのプログレッシブ信号は、第１フィールド及び第２フィールドとでインターレースした水平周波数４５ｋＨｚを有する１４４０ｉのインターレース信号となる。１４４０ｉの信号は、映像信号処理装置から外部へと出力されたり、映像表示装置のＣＲＴ等の表示部にて表示される。なお、映像表示装置の場合には、Ｐ−Ｉ変換部３の出力は、表示部を駆動するための駆動回路に供給され、駆動回路が表示部を駆動して映像を表示する。
【００２９】
表示部としてＣＲＴを用いた映像表示装置の場合、７２０ｐの信号を表示することができる偏向回路をベースとして用い、垂直偏向の位相を信号処理の出力位相に合わせてオフセットして１４４０ｉの信号を表示すればよい。よって、本発明の映像表示装置は、既存の駆動回路（偏向回路等）を若干改良するだけで実現することができる。インターレース対応のドットマトリクス型の表示装置であっても、信号処理の出力フィールドに合わせて信号を書き込むことにより、１４４０ｉの信号を表示することができる。よって、本発明の映像表示装置は、大幅なコストアップなく実現可能である。
【００３０】
さらに、Ｉ−Ｐ変換部１において、前述のように、入力された４８０ｉまたは１０８０ｉの信号を実際に倍の走査線密度とするのではなく、プログレッシブ相当の信号を生成するだけとした場合には、次のような利点を有する。この場合、拡大縮小部２以降の回路は、７２０ｐフォーマットと同等の７４．２５ＭＨｚのクロックレートで全ての処理がなされることになる。１０８０ｉフォーマットのクロックも７２０ｐと同じ７４．２５ＭＨｚであるから、信号処理上、上７２０ｐ，１０８０ｉ，１４４０ｉの信号を同一クロックで処理することができる。
【００３１】
このように、クロックを統一した場合には、水平周期や水平有効画素は７２０ｐと同等の１２８０画素となる。１０８０ｉの水平有効画素は１９２０画素であるから、７４．２５ＭＨｚで処理すると水平有効画素は本来の１９２０画素から１２８０画素に減るが、民生のテレビジョン受像機やドットマトリクス型の表示装置においては実用上、１２８０画素もあれば十分である。勿論、１４４０ｉに変換した際の水平有効画素を１９２０画素とするよう、Ｐ−Ｉ変換部３の出力のクロックレートを増やしてもよい。
【００３２】
以上のようにして、本発明の映像表示装置においては、映像信号のフォーマットを１４４０ｉ（または１４４０ｐ）に統一したので、ハードウェア規模の小さな補間フィルタで、単一のフォーマットに変換することが可能となる。本発明は、この基本的な効果に加え、次のように、マルチ画面を極めて高画質に表示することができるという効果も奏する。図６〜図８を用いてマルチ画面を表示する場合について説明する。
【００３３】
図６（Ａ）は、アスペクト比１６：９の画面の左端部に、１４４０ｉのアスペクト比４：３の画面▲１▼を表示し、その残りの部分に、４８０ｉのアスペクト比４：３の画面▲２▼〜▲４▼を表示した場合を示している。１４４０ｉのフォーマットは、４８０ｉ×３であるから、４８０ｉの画面をそのまま垂直方向に並べて表示することができる。この場合、画面▲２▼〜▲４▼は、水平方向の画素は周期的に間引かれて、映像の大きさは水平方向１／４に縮されるが、垂直方向では周期的に走査線を間引く必要がない。当然のことながら、走査線を増加させもしない。よって、垂直方向では元の映像そのままの画質となり、画質劣化がない。画面▲１▼と画面▲２▼〜▲４▼の位置は逆であってもよい。
【００３４】
画面▲２▼〜▲４▼として、４８０ｐのアスペクト比４：３の画面を表示してもよい。この場合は、プログレッシブ信号である４８０ｐの信号をインターレース信号に変換すればよく、画質劣化は極めて小さい。
【００３５】
なお、画面▲１▼の１４４０ｉの映像は、上記のように、４８０ｉ，１０８０ｉ，４８０ｐ，７２０ｐのいずれかの信号を１４４０ｉに変換したものである。１０８０ｉ，７２０ｐの映像は、アスペクト比１６：９のワイド映像であるのが一般的であるが、この場合には、次のように処理すればよい。
【００３６】
１０８０ｉの場合には、走査線数はそのままで、１０８０ｉの信号を１４４０ｉのフォーマットに変換し、その上下部にそれぞれ１８０ｉの黒またはグレーの無画像信号を付加して、走査線数１４４０本の１４４０ｉの信号に変換する。７２０ｐの場合には、１０８０ｉに変換し、同様に、１０８０ｉの信号を１４４０ｉのフォーマットに変換し、その上下部にそれぞれ１８０ｉの黒またはグレーの無画像信号を付加して、走査線数１４４０本の１４４０ｉの信号に変換する。
【００３７】
図６（Ｂ）は、アスペクト比１６：９の画面の略中央部に、７２０ｐの信号をインターレース信号に変換した７２０ｉのアスペクト比１６：９の画面▲５▼，▲６▼を垂直方向に並べて表示した場合を示している。この場合も、プログレッシブ信号をインターレース信号に変換するだけであるので、画質劣化は極めて小さい。図６（Ｃ）は、アスペクト比１６：９の画面を１２分割し、それぞれの分割画面に４８０ｉの画面ａ〜ｌを表示したものである。この場合も、画面ａ〜ｌは、水平方向は縮小により画素が周期的に間引かれるが、垂直方向では走査線を周期的に間引く必要がないので、垂直方向では元の映像そのままの画質となり、画質劣化がない。
【００３８】
図７を用いて、以上のようなマルチ画面を実現する映像信号処理装置の構成例について説明する。図７に示す構成例は、同時に最大で動画を４画面表示するマルチ画面を実現する場合を示している。入力１〜４は、４８０ｉ，１０８０ｉ，４８０ｐ，７２０ｐのいずれかの信号である。入力１〜４は、Ｉ−Ｐ変換部１０のＩ−Ｐ変換器１０１〜１０４にそれぞれ入力される。入力１〜４は、切換部４０の切換器４０１〜４０４にも入力される。切換器４０１〜４０４は、Ｉ−Ｐ変換器１０１〜１０４の出力と入力１〜４とを、切換制御信号（ＳＷＣＴＬ）に応じて選択的に切り換えて出力する。
【００３９】
前述のように、入力１〜４として入力された映像信号が４８０ｉや１０８０ｉのようにインターレース信号であれば、Ｉ−Ｐ変換器１０１〜１０４によってプログレッシブ信号に変換して後段の拡大縮小部２０に供給する必要がある。入力１〜４として入力された映像信号が４８０ｐや７２０ｐのようにプログレッシブ信号であれば、そのプログレッシブ信号をそのまま後段の拡大縮小部２０に供給する必要がある。切換器４０１〜４０４は、入力信号に応じてＩ−Ｐ変換器１０１〜１０４の出力を用いるか、入力信号をそのまま用いるかを切り換えるためのものである。なお、切換制御信号（ＳＷＣＴＬ）は、入力１〜４のフォーマットを判別することにより容易に生成することができる。
【００４０】
切換部４０の出力は拡大縮小部２０に入力される。拡大縮小部２０は、水平拡大縮小器２０１Ｈ〜２０４Ｈと、垂直拡大縮小器２０１Ｖ〜２０４Ｖとを備える。垂直拡大縮小器２０１Ｖ〜２０４Ｖは、図１における拡大縮小部２と同じ構成を有する。即ち、垂直拡大縮小器２０１Ｖ〜２０４Ｖは、それぞれ、６／２変換器２１と２／１変換器２２と４／３変換器２３を備える。但し、垂直拡大縮小器２０１Ｖ〜２０４Ｖは、マルチ画面の態様によっては、１４４０ｐには変換せず、入力信号をそのまま出力することもある。水平拡大縮小器２０１Ｈ〜２０４Ｈは、それぞれのマルチ画面に応じて水平方向を拡大もしくは縮小する。
【００４１】
図６（Ａ）の例において、図７の入力１〜４が画面▲１▼〜▲４▼に対応しているとすると、垂直拡大縮小器２０１Ｖは入力１を１４４０ｐに変換し、垂直拡大縮小器２０２Ｖ〜２０４Ｖは入力２〜４を１４４０ｐに変換せず、４８０ｐのまま出力する。図６（Ｂ）の例において、図７の入力１，２が画面▲５▼，▲６▼に対応しているとすると、垂直拡大縮小器２０１Ｖは入力１，２を１４４０ｐに変換せず、７２０ｐのまま出力する。水平拡大縮小器２０１Ｈ〜２０４Ｈにおける水平方向の縮小はそれぞれの画面の大きさに応じたものである。図６（Ｃ）のマルチ画面を実現する方法については後述する。
【００４２】
拡大縮小部２０より出力された１４４０ｐ（場合によっては、４８０ｐや７２０ｐ）の信号は、Ｐ−Ｉ変換部３０のＰ−Ｉ変換器３０１〜３０４に入力される。Ｐ−Ｉ変換器３０１〜３０４は、入力されたプログレッシブ信号をインターレース信号に変換する。なお、ここでは図示を省略しているが、Ｐ−Ｉ変換器３０１〜３０４には、フィールド信号が供給され、Ｐ−Ｉ変換器３０１〜３０４はフィールド信号に基づいてＰ−Ｉ変換する。
【００４３】
Ｐ−Ｉ変換器３０１〜３０４の出力は、画面合成部５０に入力される。画面合成部５０は、Ｐ−Ｉ変換器３０１〜３０４の出力を合成して、マルチ画面とされた１４４０ｉの映像信号を出力する。
【００４４】
次に、図８を用いて、本発明の映像表示装置のさらに具体的な構成について説明する。図８において、アンテナ１２１より入来したテレビジョン放送の信号波（ＩＦ信号）は、チューナ１２２，１２３に入力される。チューナ１２２，１２３には、図示していない制御部よりチャンネル切換信号が供給され、それぞれ、所定のチャンネルに同調して検波信号を出力する。チューナ１２２，１２３より出力された検波信号は、復調部１２４，１２５に入力されて復調等の処理がなされ、映像信号として出力される。
【００４５】
一方、外部入力端子１２６，１２７からは、図示していないビデオテープレコーダあるいはビデオディスクプレーヤ等の外部機器からの映像信号が入力される。ここでは外部入力端子を２つしか示していないが、３つ以上であってもよい。外部入力端子１２６，１２７から入力された映像信号はスイッチ１２８を介してスイッチ１２９に入力される。スイッチ１２８は外部入力端子が３つ以上の場合に、その内の２つを選択するために設けているものであり、外部入力端子が２つであれば、省略可能である。
【００４６】
スイッチ１２９は、復調部１２４，１２５とスイッチ１２８より出力された４つの信号を、マルチ画面処理部１０００に供給する。マルチ画面処理部１０００は、図７に示す構成である。スイッチ１２９の４つの出力は、図７における入力１〜４に相当する。スイッチ１２９は、入力１〜４をマルチ画面でどのように配置するかを切り換えるためのものである。マルチ画面処理部１０００の出力はアスペクト比１６：９の表示部１３０に供給される。表示部１３０は駆動部１３１によって駆動される。
【００４７】
図８の構成では、チューナ１２２，１２３と外部入力端子１２６，１２７がそれぞれ映像信号供給源となっている。これら４つの映像信号供給源それぞれより映像信号をマルチ画面処理部１０００に供給すれば、図６（Ａ），（Ｂ）で説明したマルチ画面を全て動画にて表示することができる。後の説明より分かるように、マルチ画面処理部１０００の画面合成部５０は、上記の映像信号供給源からの映像信号を基にした静止画である映像信号を供給する映像信号供給源にもなっている。
【００４８】
以上の例では、マルチ画面を動画にて表示する場合を説明したが、マルチ画面の全てまたは一部を静止画としてもよい。図８の構成におけるチューナ１２２，１２３より出力された映像信号のみによって、図６（Ａ）のマルチ画面を実現する例について説明する。チューナ１２２より出力された映像信号を、図７に示す構成であるマルチ画面処理部１０００によって１４４０ｉに変換し、図６（Ａ）の画面▲１▼として表示する。
【００４９】
一方、チューナ１２３では、チャンネル切換信号によって、所定時間毎に受信チャンネルを巡回的に順次切り換える。これによって、チューナ１２３より出力される映像信号は所定時間毎に切り換えられることになる。図８に示すように、マルチ画面処理部１０００の一部を構成する画面合成部５０はメモリ５１を備えている。メモリ５１は、少なくとも、チャンネル切換前の過去２チャンネル分の映像信号を静止画として記憶する。そして、図６（Ａ）の画面▲２▼〜▲４▼のいずれかに現在の受信チャンネルの映像信号を動画として表示し、他の２つの画面には、メモリ５１に記憶した静止画を表示する。
【００５０】
図６（Ｃ）の場合も、同様の処理によってマルチ画面を実現することができる。この場合は、一方のチューナのみ（例えばチューナ１２２）を用い、チャンネル切換信号によって、所定時間毎に受信チャンネルを巡回的に順次切り換える。メモリ５１は、少なくとも、チャンネル切換前の過去１１チャンネル分の映像信号を静止画として記憶する。図６（Ｃ）の画面ａ〜ｌを例えばチャンネル１〜１２に割り当て、現在の受信チャンネルの映像信号をその割り当てられた画面に動画にて表示し、残りの画面には、メモリ５１に記憶した静止画を表示する。
【００５１】
ところで、図６（Ａ）〜（Ｃ）のマルチ画面の表示例において、それぞれのマルチ画面を１４４０ｉ，４８０ｉ，７２０ｉと表現したが、これらは、必ずしも、全ての有効走査線がそれぞれの画面として表示されていることを意味するものではない。即ち、ＣＲＴを用いた表示部では周知のようにオーバースキャンによって上下端部の一部の映像は視覚上表示されず、ＣＲＴ以外の表示部においても同様に全ての有効走査線が表示されるものではない。また、マルチ画面の水平方向や垂直方向に並べる際、水平方向や垂直方向の端部の一部の映像（画素，走査線）を削除することもある。このような位置合わせのための映像の一部の削除は、周期的な間引きによる映像の縮小とは異なるものである。
【００５２】
本発明は、マルチ画面処理部１０００が、４８０ｉの映像信号の走査線を周期的に間引くことなく、かつ、走査線を増加させることなく、４８０ｉの映像信号の実質的に全ての走査線を１４４０ｉの映像信号の一部として割り当てて、その映像信号を駆動部１３１が表示部１３０に表示するという点も特徴の１つである。また、マルチ画面処理部１０００が、動画または静止画である３つの４８０ｉの映像信号の走査線を周期的に間引くことなく、かつ、走査線を増加させることなく、この３つの映像信号の実質的に全ての走査線を１４４０ｉの映像信号に割り当てることにより、３つの４８０ｉの映像信号を垂直方向に並べて、その映像信号を駆動部１３１が表示部１３０に表示するという点も特徴の１つである。
【００５３】
以上より分かるように、１４４０ｉまたは１４４０ｐは、ハードウェア規模の増大を極力抑えつつ、現在存在する４８０ｉ，１０８０ｉ，４８０ｐ，７２０ｐの全てを高画質で表示できるという点で実用上極めて優れたフォーマットであると言える。また、マルチ画面を高画質で表示できるという点でも、極めて優れたフォーマットである。
【００５４】
【発明の効果】
以上詳細に説明したように、本発明の映像表示装置は、以上の構成により、複数のフォーマットの入力映像信号を、実用上最も優れた単一のフォーマットに変換することができる。また、ハードウェア規模や信号処理の煩雑さの増大を最小限に抑えつつ、極めて高画質の映像を表示することができる。さらに、マルチ画面を極めて高画質に表示することができる。
【図面の簡単な説明】
【図１】本発明で用いる映像信号処理装置の構成例を示すブロック図である。
【図２】４８０ｐ，７２０ｐ，１０８０ｐから１４４０ｐへの走査線変換を示す図である。
【図３】補間フィルタの構成例を示すブロック図である。
【図４】４８０ｐ，７２０ｐ，１０８０ｐから１４４０ｐへの走査線変換における位相のオフセットを示す図である。
【図５】Ｐ−Ｉ変換を示す図である。
【図６】マルチ画面の表示例を示す図である。
【図７】図６に示すマルチ画面を実現する場合の映像信号処理装置の構成例を示すブロック図である。
【図８】本発明の一実施形態を示すブロック図である。
【符号の説明】
１，１０インターレース−プログレッシブ変換部（Ｉ−Ｐ変換部）
２，２０拡大縮小部
３，３０プログレッシブ−インターレース変換部（Ｐ−Ｉ変換部）
１１，１２，１０１〜１０４Ｉ−Ｐ変換器
２１６／２変換器
２２２／１変換器
２３４／３変換器
４０切換部
５０画面合成部
１２２，１２３チューナ
１２４，１２５復調部
１２６，１２７外部入力端子
１２８，１２９スイッチ
１３０表示部
１３１駆動部
２０１Ｈ〜２０４Ｈ水平拡大縮小器
２０１Ｖ〜２０４Ｖ垂直拡大縮小器
３０１〜３０４Ｐ−Ｉ変換器
４０１〜４０４切換器
１０００マルチ画面処理部（割り当て手段）

Claims

有効走査線数４８０本のインターレース信号と、有効走査線数１０８０本のインターレース信号と、有効走査線数４８０本のプログレッシブ信号と、有効走査線数７２０本のプログレッシブ信号との内のいずれかである第１の映像信号を出力する第１の映像信号供給源と、有効走査線数４８０本のインターレース信号であり、アスペクト比４：３の第２の映像信号を出力する第２の映像信号供給源と、アスペクト比１６：９の表示部とを有する映像表示装置において、
前記第１の映像信号の有効走査線数を有効走査線数１４４０本に増大させて、有効走査線数１４４０本のインターレース信号である第３の映像信号に変換して出力する走査線数拡大手段と、
前記第２の映像信号の走査線を周期的に間引くことなく、水平方向の画素を周期的に間引くことにより、前記第２の映像信号を水平方向に縮小して第４の映像信号として出力する縮小手段と、
前記第３の映像信号を前記表示部の水平方向の一方の端部に配置し、その残りの領域に前記第４の映像信号を配置するよう合成する画面合成手段とを備えて構成したことを特徴とする映像表示装置。
前記第２の映像信号供給源をチューナとし、このチューナの受信チャンネルを順次切り換えることにより、前記第２の映像信号を順次異ならせるチャンネル切換手段と、
チャンネル切換前の２チャンネル分の前記第２の映像信号に基づいた２チャンネル分の前記第４の映像信号を静止画として記憶する記憶手段とをさらに備え、
前記画面合成手段は、前記第３の映像信号を前記表示部の水平方向の一方の端部に配置し、その残りの領域に、現在の受信チャンネルの前記第２の映像信号に基づいた前記第４の映像信号と前記記憶手段から読み出した前記２チャンネル分の前記第４の映像信号との３つの映像信号を垂直方向に並べて配置するよう合成することを特徴とする請求項１記載の映像表示装置。
有効走査線数４８０本のインターレース信号と、有効走査線数１０８０本のインターレース信号と、有効走査線数４８０本のプログレッシブ信号と、有効走査線数７２０本のプログレッシブ信号との内のいずれかである第１の映像信号を出力する第１の映像信号供給源と、有効走査線数４８０本のインターレース信号であり、アスペクト比４：３の第２の映像信号を出力する第２〜４の映像信号供給源と、アスペクト比１６：９の表示部とを有する映像表示装置において、
前記第１の映像信号の有効走査線数を有効走査線数１４４０本に増大させて、有効走査線数１４４０本のインターレース信号である第５の映像信号に変換して出力する走査線数拡大手段と、
前記第２〜第４の映像信号の走査線を周期的に間引くことなく、水平方向の画素を周期的に間引くことにより、前記第２〜第４の映像信号を水平方向に縮小して第６〜第８の映像信号として出力する縮小手段と、
前記第５の映像信号を前記表示部の水平方向の一方の端部に配置し、その残りの領域に前記第６〜第８の映像信号を垂直方向に並べて配置するよう合成する画面合成手段とを備えて構成したことを特徴とする映像表示装置。