JP3911643B2

JP3911643B2 - Method for forming buried conductive layer

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Publication number: JP3911643B2
Application number: JP16953795A
Authority: JP
Inventors: 茂岡本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-07-05
Filing date: 1995-07-05
Publication date: 2007-05-09
Anticipated expiration: 2015-07-05
Also published as: JPH0922907A

Description

【０００１】
【産業上の利用分野】
本発明は埋め込み導電層の形成方法に関するものであり、特に、エレクトロマイグレーション耐性の高いＣｕを用いた埋め込み配線層の形成方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、或いは、高速化に伴って配線層の低抵抗化が要請されており、従来のＡｌ配線層に替わるものとしてＡｌより抵抗率が小さく、且つ、エレクトロマイグレーション耐性がＡｌの約２倍であるＣｕの使用が検討されている。
【０００３】
しかし、一般に微細な配線層を形成する場合にはドライ・エッチングする必要があるが、Ｃｕの場合にはＣｕのハロゲン化物の蒸気圧が低いため従来のＲＩＥ（反応性イオンエッチング）法では低温において十分なエッチングレートが得られないという問題があり、また、異方性エッチングが困難であるという問題もあった。
【０００４】
このような問題を解決するために、セルフアライン技法を用いたダマシン（ｄａｍａｓｃｅｎｅ）法と呼ばれる方法が検討されている。
このダマシン法とは、絶縁層に設けた配線パターンに沿った溝、及び、コンタクトホールにＣｕ層を堆積させたのち、上部の不要部分を化学機械研磨（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって除去することによって埋め込み配線層を形成する方法である。
【０００５】
なお、この場合の溝或いコンタクトホール内にＣｕを堆積させる方法としては、段差被覆性（ステップ・カヴァレッジ）の優れているＣＶＤ法、或いは、段差被覆性の劣るスパッタリング法とその後のリフローの組合せが用いられており、この内、前者のＣＶＤ法が微細化の進む将来の半導体装置のＣｕ配線層の形成方法として期待されている。
【０００６】
また、ダマシン法でＣｕ配線層を形成する場合には、ＣｕはＳｉＯ₂中を容易に拡散しシリコン半導体中で深い準位を形成して少数キャリアの寿命を縮めるので、Ｃｕの拡散を防止するために、ＳｉＯ₂層とＣｕ層の間にＴｉＮ層等のバリヤメタル層を介在させており、このＴｉＮ層の上にＣｕ層を成長させていた。
【０００７】
【発明が解決しようとする課題】
このようなＴｉＮ層等のバリヤメタル層上にＣＶＤ（化学気相成長）法によりＣｕ層を成長させる場合、バリヤメタル表面の酸化の程度が少ないほど、インキュベーションタイム（堆積工程の開始から実際に膜の堆積が始まるまでの遅延時間）が短いものの、アニールによりＣｕとバリヤメタルとの合金化反応が進行し、バリヤ性を損なうことがあった。
【０００８】
即ち、堆積させたままの状態のＣＶＤ−ＴｉＮ層上にＣｕ層を堆積させたのち、６００℃で１０分間アニールした場合、相互拡散によって合金を形成するので、６００℃程度の比較的高温プロセスではＴｉＮはバリヤメタルとして機能しないという問題があった。
【０００９】
しかし、ＣＶＤ−ＴｉＮ層よりも表面の酸素濃度の高いスパッタリング法によるＴｉＮ層、即ち、ＰＶＤ（物理気相成長）−ＴｉＮ層を用いた場合には、インキュベーションタイムが大きくなるという問題があり、且つ、バリヤ性も十分ではなかった。
【００１０】
したがって、本発明は、埋め込みＣｕ配線層を形成する際に、インキュベーションタイムを短くし、且つ、下地層のＣｕに対するバリヤ性を高めることを目的とする。
【００１１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、埋め込み配線層の形成方法において、絶縁層２に凹部３を形成したのち、バリヤメタル層４を形成し、次いで、化学気相成長法を用いてＴｉＮ層５を形成したのち、化学気相成長法を用いてＣｕ層６を堆積させて凹部３を埋め込み、次いで、バリヤメタル層４、ＴｉＮ層５、及び、Ｃｕ層６の不要部分を化学機械研磨することによって除去することを特徴とする。
なお、図１における符号１は半導体基板を表す。
【００１２】
（２）また、本発明は、上記（１）において、バリヤメタル層４としてスパッタリング法で堆積させたアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする。
【００１３】
（３）また、本発明は、上記（２）において、スパッタリング法として、コリメーションスパッタリング法、または、ターゲットと被処理基板との間隔が１０ｃｍ以上のロングスロースパッタリング法を用いたことを特徴とする。
【００１４】
（４）また、本発明は、上記（１）において、バリヤメタル層４としてＷＮ_x層（ｘ＝０〜１）、または、ＴａＮ_x層（ｘ＝０〜１）を用いたことを特徴とする。
【００１５】
（５）また、本発明は、上記（１）において、バリヤメタル層４として、ＴｉＮ層を堆積させたのち窒素雰囲気中で熱処理することにより形成した少なくとも表面が酸化したＴｉＮ層を用いたことを特徴とする。
【００１６】
（６）また、本発明は、上記（１）において、バリヤメタル層４として、ＴｉＮ層を堆積させたのちＳｉＨ₄ガス雰囲気中で熱処理することにより形成したアモルファスＴｉ−Ｓｉ−Ｎ層を用いたことを特徴とする。
【００１７】
（７）また、本発明は、上記（１）において、バリヤメタル層４として、Ａｌ層を堆積させたのち酸化雰囲気中で熱処理することにより形成したＡｌ₂Ｏ₃層を用いたことを特徴とする。
【００２０】
（８）また、本発明は、上記（１）乃至（７）のいずれかにおいて、バリヤメタル層４の堆積工程からＣｕ層６の堆積工程を一連の工程として真空中で連続的に行うことを特徴とする。
【００２１】
【作用】
埋め込みＣｕ配線層を形成する際に、バリヤメタル層４及び化学気相成長を用いて形成した酸素濃度の低いＴｉＮ層５を介することによって、バリヤ性を損なうことなく、インキュベーショタイムを短縮することができる。
【００２２】
図２（ａ）参照
図２は、ＰＶＤ−ＴｉＮ層〔図２（ａ）〕とＣＶＤ−ＴｉＮ層〔図２（ｂ）〕を酸素雰囲気中に所定時間置いた場合の層中の酸素の１ｓ電子軌道に起因する結合エネルギーを測定することによって層中の酸素濃度を検出したもので、段差被覆性の劣るＰＶＤ−ＴｉＮ層においては、表面から２５０ｎｍ／分のエッチングレートで２．５分エッチングバックした６２５ｎｍの深さまで有意な量の酸素が検出された。
【００２３】
図２（ｂ）参照
一方、段差被覆性に優れるＣＶＤ−ＴｉＮ層においては、表面以外ではほとんど酸素が検出されなかった。
これは、ＰＶＤ−ＴｉＮ層の結晶粒径は、ＣＶＤ−ＴｉＮ層に比べて小さいため、雰囲気中の酸素が層中により進入しやすいためと考えられる。
【００２４】
図３参照
図３はこのようなＰＶＤ−ＴｉＮ層とＣＶＤ−ＴｉＮ層の表面にＣＶＤ法を用いてＣｕ層を堆積させた場合のＣｕ成長量（×１０^-4ｇ・ｃｍ^-2）の下地依存性を示したもので、ＣＶＤ−ＴｉＮ層を用いた場合には堆積工程開始と略同時にＣｕ層の堆積が開始するのに対して、ＰＶＤ−ＴｉＮ層を用いた場合には堆積工程開始して１００秒経過してもＣｕ層の堆積はほとんど起こらず、インキュベーションタイムが長いことが判った。
【００２５】
例えば、Ｃｕ層を堆積する際に、ヘキサフルオロアセチルアセトネイトトリメチルビニルシラン銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｅ−ｔｒｉｍｅｔｙｌｖｉｎｙｌｓｉｌａｎｅＣｕ：Ｃｕ（ｈｆａｃ）ＴＭＶＳ〕を前駆体（プリカーサ）として用いた場合、下地層表面から電子が供与されることによってＣｕが析出されることになるため、下地層となるバリヤメタル層４中の酸素濃度が高くて金属性が低い場合、バリヤメタル層４表面からの電子供与が起こりにくく、インキュベーションタイムは増大することになる（Ｓ．Ｃｏｈｅｎｅｔａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．６０，１９９２，ｐ．９９５参照）。
【００２６】
また、バリヤメタル層４としてスパッタリング法で堆積させたアモルファス状態のＴｉ−Ｓｉ−Ｎ層を用いることにより、結晶性の層を用いるよりもＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００２７】
また、アモルファスＴｉ−Ｓｉ−Ｎ層を形成する際のスパッタリング法として、コリメーションスパッタリング法、または、ターゲットと被処理基板との間隔が１０ｃｍ以上のロングスロースパッタリング法を用いることによって、スパッタリング原子の平行性が増すために段差被覆性が改善される。
【００２８】
また、バリヤメタル層４としてＷＮ_x層（ｘ＝０〜１）、または、ＴａＮ_x層（ｘ＝０〜１）を用いることにより、８００℃においてもＣｕに対するバリヤ性を示すバリヤメタル層４を形成することができる。
【００２９】
また、バリヤメタル層４として、ＴｉＮ層を堆積させたのち窒素雰囲気中で熱処理することにより表面が酸化したＴｉＮ層を用いることによりＣｕに対するバリヤ性を有するバリヤメタル層４を形成することができる。
【００３０】
また、バリヤメタル層４として、ＴｉＮ層を堆積させたのちＳｉＨ₄ガス雰囲気中で熱処理して形成したアモルファスＴｉ−Ｓｉ−Ｎ層を用いることによりＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００３１】
また、バリヤメタル層４として、Ａｌ層を堆積させたのち酸化雰囲気中で熱処理して形成したＡｌ₂Ｏ₃層を用いることによりＣｕに対するバリヤ性の優れたバリヤメタル層４を形成することができる。
【００３２】
また、ＴｉＮ層５を化学気相成長法により堆積させることにより、インキュベーションタイムを短縮するための層の段差被覆性を高めることができ、下地層となるバリヤメタル層４の膜厚の薄い部分を補うことができる。
【００３４】
また、バリヤメタル層４の堆積工程からＣｕ層６の堆積工程を一連の工程として真空中で連続的に行うことにより、大気中の酸素による酸化、或いは、汚染不純物の侵入等の不所望な反応を防止することができる。
【００３５】
【実施例】
本発明の第１の実施例を図４及び図５を参照して説明する。
なお、本発明の実施例に用いている各反応装置の内容積は４０〜８０リットルである。
図４（ａ）参照
まず、６インチ（約１５ｃｍ）の（１００）面を主面とするシリコン基板１１上にプラズマＣＶＤ法を用いて６００ｎｍのＳｉＯ₂層１２を堆積させたのち、０．６μｍの厚さのフォトレジストを塗布したのち、ｉ線（３６５ｎｍ）を用いて露光・パターニングして形成したフォトレジストパターンをマスクとしてエッチングすることによって幅３００ｎｍで、深さ５００ｎｍの配線用の溝１３を形成する。
【００３６】
なお、この場合のＳｉＯ₂層１２は、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＳｉＯ₂層、ＳＯＧ（Ｓｐｉｎ−ｏｎＧｌａｓｓ）層、或いは、ＰＳＧ（Ｐｈｏｓｐｈｏ−ＳｉｌｉｃａｔｅＧｌａｓｓ）層を用いても良いし、または、シリコン基板１１の表面を熱酸化して形成しても良い。
【００３７】
さらに、このＳｉＯ₂層１２は、シリコン基板１１表面に直接設けるのではなく、Ｓｉ₃Ｎ₄等の他の絶縁層上に設けても良いし、或いは、ＴｉＮやＷ等の金属層の上に設けても良いものである。
【００３８】
図４（ｂ）参照
次いで、ＴｉＳｉ_0.6をターゲットとして用い、Ａｒ／Ｎ₂流量比を１〜２、好適には１とした状態で、Ａｒを１０〜１００ｓｃｃｍ、好適には５０ｓｃｃｍ及びＮ₂を１０〜１００ｓｃｃｍ、好適には５０ｓｃｃｍ流した混合ガス中での反応性スパッタリング法によりＴｉ−Ｓｉ−Ｎ膜１４を１０〜５０ｎｍ、好適には３０ｎｍ堆積したのち、密着性を改善するために４５０〜６００℃、好適は、６００℃で、２０〜６０分、好適には３０分アニールする。
【００３９】
なお、この場合のＴｉＳｉ_0.6ターゲットは直径約３０ｃｍで厚さ約３ｃｍであり、印加する電力は０．５〜１．５Ｗであり、また、得られたＴｉ−Ｓｉ−Ｎ膜１４はアモルファスになっており、このようなアモルファス状態の膜はＣｕに対して良好なバリヤ性を示す（飯島他、１９９５年春季、第４２回応用物理学関係連合講演会、講演予稿集、３０ａ−Ｋ−１０参照）。
【００４０】
図４（ｃ）参照
次いで、ＴｉＣｌ₄を１０〜２０ｓｃｃｍ、好適には１０ｓｃｃｍ、Ｈｅを４０〜８０ｓｃｃｍ、好適には５０ｓｃｃｍ、メチルヒドラジンを０．４〜０．８ｓｃｃｍ、好適には０．７ｓｃｃｍ、及び、ＮＨ₃を４００〜８００ｓｃｃｍ、好適には５００ｓｃｃｍ流し、成長室の圧力を５０〜２００ｍＴｏｒｒ、好適には１００ｍＴｏｒｒとし、基板温度を５００〜６００℃、好適には６００℃で４０秒程度堆積させることによって１０〜３０ｎｍ、好適には２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積する。
【００４１】
このＣＶＤ−ＴｉＮ層１５はスパッタリング法によるＰＶＤ−ＴｉＮ層に比べて酸素濃度が低く、且つ、段差被覆性に優れているので、インキュベーションタイムを短縮することができると共に、下地のバリヤメタル層となるアモルファスＴｉ−Ｓｉ−Ｎ膜１４の膜厚の薄い部分を補償することができる。
【００４２】
図５（ｄ）参照
次いで、キャリアガスとしてのＨ₂の流量を１００〜１０００ｓｃｃｍ、好適には５００ｓｃｃｍとしてＣｕ（ｈｆａｃ）ＴＭＶＳを０．１〜１．０ｇ／分、好適には０．３ｇ／分供給し、基板温度を１２０〜２２０℃、好適には１６０℃とし、成長室の圧力を１００〜５００ｍＴｏｒｒ、好適には２００ｍＴｏｒｒにしたＣＶＤ法によって２０分程度ＣＶＤ−Ｃｕ層１６を堆積させることによって溝１３を埋め込む。
【００４３】
図５（ｅ）参照
次いで、スラリーとしてアルミナ粉末をベースとした化学機械研磨法を用い、２００〜３００ｇ／ｃｍ²、好適には２５０ｇ／ｃｍ²の研磨圧力で、回転数５０〜１００回転／分（ｒｐｍ）、好適には５０回転／分で、１〜２分研磨して、ＣＶＤ−Ｃｕ層１６乃至Ｔｉ−Ｓｉ−Ｎ膜１４の不要部分、即ち、ＳｉＯ₂層１２に設けた溝１３の高さ以上に堆積したＣＶＤ−Ｃｕ層１６乃至Ｔｉ−Ｓｉ−Ｎ膜１４を除去して埋め込みＣｕ配線層を形成する。
【００４４】
このようなＣｕ配線層は、Ａｌ配線層に比べて比抵抗が小さいので信号遅延が少なく、且つ、Ａｌ配線層に比べてエレクトロマイグレーションに起因する配線層の断線時間が約２倍となるので半導体装置の信頼性が向上する。
【００４５】
次に、図６を参照して本発明の第２の実施例を説明する。
図６（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ₂層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、ＲＦスパッタリング法によってバリヤメタル層としてＷＮ_x層１７（ｘ＝０〜１）を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００４６】
なお、このＷＮ_x層１７（ｘ＝０〜１）の代わりにＴａＮ_x層（ｘ＝０〜１）を用いても良く、このような膜はＣｕに対して８００℃においても良好なバリヤ性を示す（奥他、１９９５年春季、第４２回応用物理学関係連合講演会、講演予稿集、３０ｐ−Ｋ−６参照）。
【００４７】
図６（ｂ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００４８】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至ＷＮ_x層１７の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００４９】
次に、図７を参照して本発明の第３の実施例を説明する。
図７（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ₂層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、マグネトロンスパッタリング法によってＰＶＤ−ＴｉＮ層１８を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００５０】
図７（ｂ）参照
次いで、Ｎ₂ガスを２００００〜３００００ｓｃｃｍ、好適には３００００ｓｃｃｍ流し、基板温度を４００〜５００℃、好適には４５０℃としたＮ₂雰囲気１９中で、２０〜６０分、好適には３０分アニールしてＰＶＤ−ＴｉＮ層１８を酸化し、表面が酸化したＴｉＮ層２０を形成する。
【００５１】
この場合の酸化はＮ₂ガス中に含まれる微量の酸素によって生ずるものであり、酸化によってバリヤ性の向上した表面が酸化したＴｉＮ層２０が形成され、バリヤメタル層として機能する。
【００５２】
図７（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００５３】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至表面が酸化したＴｉＮ層２０の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００５４】
次に、図８を参照して本発明の第４の実施例を説明する。
図８（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ₂層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、マグネトロンスパッタリング法によってＰＶＤ−ＴｉＮ層１８を１０〜３０ｎｍ、好適には３０ｎｍ堆積させる。
【００５５】
図８（ｂ）参照
次いで、ＳｉＨ₄ガスを５０〜２００ｓｃｃｍ、好適には１００ｓｃｃｍ流し、基板温度を４００〜６００℃、好適には６００℃としたＳｉＨ₄ガス雰囲気２１中で、２０〜３０分、好適には３０分アニールしてＰＶＤ−ＴｉＮ層１８をアモルファスＴｉ−Ｓｉ−Ｎ層１４に変換する。
【００５６】
この場合のアモルファスＴｉ−Ｓｉ−Ｎ層１４は、第１の実施例におけるスパッタリング法によって形成したＴｉ−Ｓｉ−Ｎ層と同様に、Ｃｕに対する良好なバリヤ性を示す。
【００５７】
図８（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００５８】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至アモルファスＴｉ−Ｓｉ−Ｎ層１４の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００５９】
次に、図９を参照して本発明の第５の実施例を説明する。
図９（ａ）参照
先ず、第１の実施例と同様に、シリコン基板１１上に堆積させた厚さ６００ｎｍのＳｉＯ₂層１２に幅が３００ｎｍで、深さが５００ｎｍの配線用の溝１３を形成したのち、スパッタリング法によってＡｌ層２２を５〜１０ｎｍ、好適には１０ｎｍ堆積させる。
【００６０】
図９（ｂ）参照
次いで、酸化雰囲気２３中でアニールしてＡｌ層２２を酸化し、Ｃｕに対するバリヤメタルとして機能するＡｌ₂Ｏ₃層２４に変換する。
【００６１】
図６（ｃ）参照
次いで、第１の実施例と同様に、ＣＶＤ法によって厚さ２０ｎｍのＣＶＤ−ＴｉＮ層１５を堆積させてＣｕ層を堆積させるための下地層を２層構造にして、バリヤ性を高めると共に、インキュベーションタイムを短縮する。
【００６２】
次いで、第１の実施例と同様にＣｕ（ｈｆａｃ）ＴＭＶＳをプリカーサとしたＣＶＤ法によってＣＶＤ−Ｃｕ層を堆積させ、化学機械研磨法によってＣＶＤ−Ｃｕ層乃至Ａｌ₂Ｏ₃層２４の不要部分を除去することによって埋め込みＣｕ配線層を形成する。
【００６３】
なお、上記各実施例におけるバリヤメタル層を形成する工程における、ＲＦスパッタリング法、或いは、マグネトロンスパッタリング法は、それらに限定されるものでなく、各種の他のスパッタリング法に置き換えても良いものである。
【００６４】
また、第１の実施例におけるＴｉ−Ｓｉ−Ｎ層１４の堆積手段も反応性スパッタリング法に限られるものではなく、段差被覆性を改善するためにコリメーションスパッタリング法、或いは、ロングスロースパッタリング法を用いても良いものである。
【００６５】
このコリメーションスパッタリング法とは、ターゲットと被処理基板との間に蜂巣状の通路を有するコリメータを配置したもので、コリメータによって比較的平行なスパッタ原子成分、即ち、被処理基板に対して比較的垂直なスパッタ原子成分のみを利用して堆積を行うので、通常のスパッタリング法を用いた場合に比べて段差被覆性が良好になり、比較的均一な膜厚の被膜で溝１３を設けたＳｉＯ₂層１２の表面を被覆することができる。
【００６６】
また、ロングスロースパッタリング法とは、ターゲットと被処理基板との間の間隔を大きくすることによって比較的平行なスパッタ原子成分のみを利用して堆積を行うもので、本明細書においてはターゲットと被処理基板との間の間隔が１０ｃｍ以上の場合をロングスロースパッタリング法とするもので、この場合にも、通常のスパッタリング法を用いた場合に比べて段差被覆性が良好になる。
【００６８】
また、上記各実施例においては、ＳｉＯ₂層１２に設ける溝１３を配線用の溝として説明しているが、本発明の構成はコンタクトホールの溝、即ち、コンタクト電極の形成にも適用されるものである。
【００６９】
また、上記実施例においては、ＣＶＤ−Ｃｕ層１６を堆積させる際のプリカーサ（前駆体）としてＣｕ（ｈｆａｃ）ＴＭＶＳを用いているが、Ｃｕ（ｈｆａｃ）ＴＭＶＳに限られるものではなく、他のプリカーサ、例えば、ヘキサフルオロアセチルアセトネイト銅〔ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｅ−Ｃｕ：Ｃｕ（ＨＦＡ）₂〕等を用いても良いものである。
【００７０】
また、上記各実施例におけるＣｕに対するバリヤ性を高めるための層の堆積工程乃至ＣＶＤ−Ｃｕ層の堆積工程の一連の工程を、各反応装置を結合チャンバーで結合させることにより、被処理基板を大気中に曝すことなく真空中で連続的に行っても良く、この場合には大気中の酸素或いは汚染不純物の影響を防止することができる。
【００７１】
【発明の効果】
本発明によれば、ＣＶＤ法によりＣｕ層を堆積させる際に、下地層をＣｕの拡散を防止するためのバリヤメタル層とインキュベーションタイムを短縮するための酸素濃度の低いＴｉＮ層との２層構造を用いることにより、低抵抗のＣｕ配線層を設けた半導体装置の信頼性を高め、且つ、スループットを向上することができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の作用を説明するためのＴｉＮ層の酸素含有量を示す図である。
【図３】本発明の作用を説明するためのＣｕ層の成長量の下地依存性を示す図である。
【図４】本発明の第１の実施例の途中までの製造工程の説明図である。
【図５】本発明の第１の実施例の図４以降の製造工程の説明図である。
【図６】本発明の第２の実施例の説明図である。
【図７】本発明の第３の実施例の説明図である。
【図８】本発明の第４の実施例の説明図である。
【図９】本発明の第５の実施例の説明図である。
【符号の説明】
１半導体基板
２絶縁層
３凹部
４バリヤメタル層
５ＴｉＮ層
６Ｃｕ層
１１シリコン基板
１２ＳｉＯ₂層
１３溝
１４Ｔｉ−Ｓｉ−Ｎ層
１５ＣＶＤ−ＴｉＮ層
１６ＣＶＤ−Ｃｕ層
１７ＷＮ_x層
１８ＰＶＤ−ＴｉＮ層
１９Ｎ₂雰囲気
２０表面が酸化したＴｉＮ層
２１ＳｉＨ₄ガス雰囲気
２２Ａｌ層
２３酸化雰囲気
２４Ａｌ₂Ｏ₃層[0001]
[Industrial application fields]
The present invention relates to a method for forming a buried conductive layer, and more particularly to a method for forming a buried wiring layer using Cu having high electromigration resistance.
[0002]
[Prior art]
In recent years, there has been a demand for a lower resistance of the wiring layer in accordance with higher integration or higher speed of semiconductor devices. As a substitute for the conventional Al wiring layer, the resistivity is lower than that of Al, and electromigration resistance is improved. The use of Cu, which is about twice that of Al, is being studied.
[0003]
However, in general, dry etching is necessary to form a fine wiring layer. However, in the case of Cu, the vapor pressure of Cu halide is low, so that the conventional RIE (reactive ion etching) method is used at a low temperature. There is a problem that a sufficient etching rate cannot be obtained, and there is a problem that anisotropic etching is difficult.
[0004]
In order to solve such a problem, a method called a damascene method using a self-alignment technique has been studied.
In this damascene method, a Cu layer is deposited in a wiring pattern provided in an insulating layer and a contact hole, and then an unnecessary portion on the upper portion is removed by chemical mechanical polishing (CMP). This is a method for forming a buried wiring layer.
[0005]
In this case, as a method for depositing Cu in the groove or contact hole, a CVD method with excellent step coverage (step coverage) or a combination of a sputtering method with poor step coverage and subsequent reflow is used. Of these, the former CVD method is expected as a method for forming a Cu wiring layer of a future semiconductor device in which miniaturization proceeds.
[0006]
Further, when forming a Cu wiring layer by the damascene method, Cu easily diffuses in SiO ₂ and forms deep levels in the silicon semiconductor to shorten the minority carrier lifetime, thereby preventing Cu diffusion. Therefore, a barrier metal layer such as a TiN layer is interposed between the SiO ₂ layer and the Cu layer, and the Cu layer is grown on the TiN layer.
[0007]
[Problems to be solved by the invention]
When a Cu layer is grown on such a barrier metal layer such as a TiN layer by a CVD (chemical vapor deposition) method, the incubation time (the actual deposition of the film from the start of the deposition process is reduced as the degree of oxidation of the barrier metal surface decreases. Although the delay time until the start of the process is short, the alloying reaction between Cu and the barrier metal proceeds due to annealing, and the barrier property may be impaired.
[0008]
That is, when a Cu layer is deposited on the as-deposited CVD-TiN layer and then annealed at 600 ° C. for 10 minutes, an alloy is formed by mutual diffusion. Therefore, in a relatively high temperature process of about 600 ° C. There is a problem that TiN does not function as a barrier metal.
[0009]
However, when a TiN layer formed by a sputtering method having a surface oxygen concentration higher than that of the CVD-TiN layer, that is, a PVD (physical vapor deposition) -TiN layer is used, there is a problem that the incubation time is increased, and The barrier property was not sufficient.
[0010]
Accordingly, an object of the present invention is to shorten the incubation time and improve the barrier property against Cu of the underlayer when forming the embedded Cu wiring layer.
[0011]
[Means for Solving the Problems]
FIG. 1 is an explanatory diagram of the principle configuration of the present invention. Means for solving the problems in the present invention will be described with reference to FIG.
Refer to FIG. 1. (1) In the present invention, in the method of forming a buried wiring layer, after forming the recess 3 in the insulating layer 2, the barrier metal layer 4 is formed, and then the TiN layer 5 is formed by chemical vapor deposition. After the formation, a Cu layer 6 is deposited by chemical vapor deposition to fill the recess 3, and then the barrier metal layer 4, the TiN layer 5, and unnecessary portions of the Cu layer 6 are removed by chemical mechanical polishing. It is characterized by doing.
In addition, the code | symbol 1 in FIG. 1 represents a semiconductor substrate.
[0012]
(2) Further, the present invention is characterized in that, in the above (1), an amorphous Ti—Si—N layer deposited by a sputtering method is used as the barrier metal layer 4.
[0013]
(3) Further, the present invention is characterized in that, in the above (2), the sputtering method is a collimation sputtering method or a long throw sputtering method in which a distance between a target and a substrate to be processed is 10 cm or more.
[0014]
(4) The present invention is characterized in that, in the above (1), a WN _x layer (x = 0 to 1) or a TaN _x layer (x = 0 to 1) is used as the barrier metal layer 4. .
[0015]
(5) Further, the present invention is characterized in that, in the above (1), as the barrier metal layer 4, a TiN layer formed by depositing a TiN layer and then heat-treating in a nitrogen atmosphere is oxidized. And
[0016]
(6) Further, the present invention uses an amorphous Ti—Si—N layer formed by depositing a TiN layer and then heat-treating it in a SiH ₄ gas atmosphere as the barrier metal layer 4 in the above (1). It is characterized by.
[0017]
(7) Further, the present invention is characterized in that, in the above (1), as the barrier metal layer 4, an Al ₂ O ₃ layer formed by depositing an Al layer and then heat-treating in an oxidizing atmosphere is used. .
[0020]
( 8 ) Further, the present invention is characterized in that in any one of the above (1) to ( 7 ), the deposition process of the barrier metal layer 4 to the deposition process of the Cu layer 6 are continuously performed in a vacuum as a series of processes. And
[0021]
[Action]
By forming the buried Cu wiring layer through the barrier metal layer 4 and the TiN layer 5 having a low oxygen concentration formed by chemical vapor deposition , the incubation time can be shortened without impairing the barrier property. .
[0022]
Referring to FIG. 2 (a), FIG. 2 shows the 1s of oxygen in the layer when the PVD-TiN layer [FIG. 2 (a)] and the CVD-TiN layer [FIG. 2 (b)] are placed in an oxygen atmosphere for a predetermined time. Measured binding energy due to electron orbit to detect oxygen concentration in the layer. PVD-TiN layer with poor step coverage is etched back for 2.5 minutes from the surface at an etching rate of 250 nm / min. A significant amount of oxygen was detected up to a depth of 625 nm.
[0023]
On the other hand, in the CVD-TiN layer excellent in step coverage, almost no oxygen was detected except at the surface.
This is presumably because the crystal grain size of the PVD-TiN layer is smaller than that of the CVD-TiN layer, so that oxygen in the atmosphere easily enters the layer.
[0024]
3 FIG. 3 shows the base of the Cu growth amount (× 10 ⁻⁴ g · cm ⁻² ) when a Cu layer is deposited on the surfaces of the PVD-TiN layer and the CVD-TiN layer by the CVD method. In the case of using a CVD-TiN layer, the deposition of the Cu layer starts almost simultaneously with the start of the deposition process, whereas in the case of using the PVD-TiN layer, the deposition process starts. Even after 100 seconds had elapsed, almost no Cu layer was deposited and it was found that the incubation time was long.
[0025]
For example, when depositing a Cu layer, when hexafluoroacetylacetonate-trimethylvinylsilane copper (hexafluoroacetylate-trimethylvinylsilaneCu: Cu (hfac) TMVS) is used as a precursor (precursor), electrons are supplied from the surface of the underlayer. Cu is deposited by the above, so that when the oxygen concentration in the barrier metal layer 4 serving as the underlayer is high and the metallicity is low, electron donation from the surface of the barrier metal layer 4 hardly occurs and the incubation time increases. (See S. Cohenet al., Appl. Phys. Lett., Vol. 60, 1992, p. 995).
[0026]
Further, by using an amorphous Ti—Si—N layer deposited by a sputtering method as the barrier metal layer 4, it is possible to form the barrier metal layer 4 having a better barrier property against Cu than using a crystalline layer. .
[0027]
In addition, as a sputtering method for forming the amorphous Ti—Si—N layer, the collimation sputtering method or the long-throw sputtering method in which the distance between the target and the substrate to be processed is 10 cm or more is used. Therefore, the step coverage is improved.
[0028]
Further, by using a WN _x layer (x = 0 to 1) or a TaN _x layer (x = 0 to 1) as the barrier metal layer 4, the barrier metal layer 4 showing barrier properties against Cu even at 800 ° C. is formed. be able to.
[0029]
Moreover, the barrier metal layer 4 having a barrier property against Cu can be formed by using a TiN layer having a surface oxidized by depositing a TiN layer and then performing heat treatment in a nitrogen atmosphere as the barrier metal layer 4.
[0030]
Further, as the barrier metal layer 4, an amorphous Ti—Si—N layer formed by depositing a TiN layer and then heat-treating in a SiH ₄ gas atmosphere is used to form the barrier metal layer 4 having excellent barrier properties against Cu. Can do.
[0031]
Further, by using an Al ₂ O ₃ layer formed by depositing an Al layer and then heat-treating in an oxidizing atmosphere as the barrier metal layer 4, the barrier metal layer 4 having excellent barrier properties against Cu can be formed.
[0032]
Further, by depositing by chemical vapor deposition T iN layer 5, Ki out to improve the step coverage of the layer to shorten the incubation time, the thin portion of the thickness of the barrier metal layer 4 serving as a base layer Can be supplemented.
[0034]
Further, by performing the deposition process of the barrier metal layer 4 to the deposition process of the Cu layer 6 as a series of processes continuously in a vacuum, undesired reactions such as oxidation by oxygen in the atmosphere or intrusion of contaminating impurities can be performed. Can be prevented.
[0035]
【Example】
A first embodiment of the present invention will be described with reference to FIGS.
In addition, the internal volume of each reaction apparatus used for the Example of this invention is 40-80 liters.
4A. First, a 600 nm SiO ₂ layer 12 is deposited on a silicon substrate 11 having a (100) plane of 6 inches (about 15 cm) as a main surface by using a plasma CVD method, and then 0.6 μm. After applying a photoresist having a thickness of 1 mm, etching is performed using a photoresist pattern formed by exposure and patterning using i-line (365 nm) as a mask to form a wiring groove 13 having a width of 300 nm and a depth of 500 nm. Form.
[0036]
In this case, the SiO ₂ layer 12 may be a TEOS (Tetra-Ethyl-Ortho-Silicate) -SiO ₂ layer, an SOG (Spin-on Glass) layer, or a PSG (Phospho-Silicate Glass) layer. Alternatively, the surface of the silicon substrate 11 may be formed by thermal oxidation.
[0037]
Further, the SiO ₂ layer 12 may not be provided directly on the surface of the silicon substrate 11 but may be provided on another insulating layer such as Si ₃ N ₄ or on a metal layer such as TiN or W. It may be provided.
[0038]
Next, referring to FIG. 4B, using TiSi _0.6 as a target and Ar / N ₂ flow rate ratio of 1-2, preferably 1, Ar is 10-100 sccm, preferably 50 sccm and N ₂ is 10 In order to improve the adhesion, the Ti—Si—N film 14 is deposited by 10 to 50 nm, preferably 30 nm by reactive sputtering in a mixed gas flowing at ˜100 sccm, preferably 50 sccm. The annealing is preferably performed at 600 ° C. for 20 to 60 minutes, preferably 30 minutes.
[0039]
In this case, the TiSi _0.6 target has a diameter of about 30 cm and a thickness of about 3 cm, the applied power is 0.5 to 1.5 W, and the obtained Ti—Si—N film 14 becomes amorphous. Such a film in an amorphous state shows a good barrier property against Cu (see Iijima et al., Spring of 1995, 42nd Joint Lecture on Applied Physics, Proceedings of Proceedings, 30a-K-10) ).
[0040]
Next, see FIG. 4 (c) TiCl ₄ is 10-20 sccm, preferably 10 sccm, He is 40-80 sccm, preferably 50 sccm, methylhydrazine is 0.4-0.8 sccm, preferably 0.7 sccm, and NH ₃ is allowed to flow at 400 to 800 sccm, preferably 500 sccm, the growth chamber pressure is set to 50 to 200 mTorr, preferably 100 mTorr, and the substrate temperature is deposited at 500 to 600 ° C., preferably 600 ° C. for about 40 seconds. A CVD-TiN layer 15 of 10 to 30 nm, preferably 20 nm is deposited.
[0041]
This CVD-TiN layer 15 has an oxygen concentration lower than that of the PVD-TiN layer formed by sputtering, and has excellent step coverage, so that the incubation time can be shortened and an amorphous layer serving as the underlying barrier metal layer can be obtained. The thin part of the Ti—Si—N film 14 can be compensated.
[0042]
Next, referring to FIG. 5 (d), the flow rate of H ₂ as a carrier gas is 100 to 1000 sccm, preferably 500 sccm, and Cu (hfac) TMVS is 0.1 to 1.0 g / min, preferably 0.3 g / min. The trench is formed by depositing the CVD-Cu layer 16 for about 20 minutes by a CVD method in which the substrate temperature is 120 to 220 ° C., preferably 160 ° C., and the growth chamber pressure is 100 to 500 mTorr, preferably 200 mTorr. 13 is embedded.
[0043]
Next, see FIG. 5 (e). Next, using a chemical mechanical polishing method based on alumina powder as a slurry, a polishing pressure of 200 to 300 g / cm ² , preferably 250 g / cm ² , and a rotation speed of 50 to 100 rotations / minute. (rpm), at preferably 50 rev / min, and polishing 1-2 minutes, unnecessary portions of the CVD-Cu layer 16 through Ti-Si-N film 14, i.e., the groove 13 provided on the SiO ₂ layer 12 The buried Cu wiring layer is formed by removing the CVD-Cu layer 16 to the Ti-Si-N film 14 deposited above the height.
[0044]
Since such a Cu wiring layer has a lower specific resistance than an Al wiring layer, the signal delay is small, and the disconnection time of the wiring layer due to electromigration is about twice as long as that of an Al wiring layer. The reliability of the device is improved.
[0045]
Next, a second embodiment of the present invention will be described with reference to FIG.
6A. First, as in the first embodiment, a wiring groove 13 having a width of 300 nm and a depth of 500 nm is formed in a SiO ₂ layer 12 having a thickness of 600 nm deposited on the silicon substrate 11. After the formation, a WN _x layer 17 (x = 0 to 1) is deposited as a barrier metal layer by RF sputtering method at 10 to 30 nm, preferably 30 nm.
[0046]
A TaN _x layer (x = 0 to 1) may be used instead of the WN _x layer 17 (x = 0 to 1), and such a film has a good barrier property against Cu even at 800 ° C. (Refer to Oku et al., Spring 1995, 42nd Joint Lecture on Applied Physics, Proceedings of Lectures, 30p-K-6).
[0047]
Next, referring to FIG. 6B, as in the first embodiment, a CVD-TiN layer 15 having a thickness of 20 nm is deposited by CVD to form a two-layer underlayer for depositing a Cu layer. Increases the performance and shortens the incubation time.
[0048]
Next, as in the first embodiment, a CVD-Cu layer is deposited by a CVD method using Cu (hfac) TMVS as a precursor, and unnecessary portions of the CVD-Cu layer to the WN _x layer 17 are removed by a chemical mechanical polishing method. Thereby, a buried Cu wiring layer is formed.
[0049]
Next, a third embodiment of the present invention will be described with reference to FIG.
7A. First, as in the first embodiment, a wiring groove 13 having a width of 300 nm and a depth of 500 nm is formed in the SiO ₂ layer 12 having a thickness of 600 nm deposited on the silicon substrate 11. After the formation, the PVD-TiN layer 18 is deposited by 10 to 30 nm, preferably 30 nm, by magnetron sputtering.
[0050]
See FIG. 7 (b) Then, 20000～30000Sccm N ₂ gas, preferably flow 30,000 sccm, the substrate temperature 400 to 500 ° C., preferably in N ₂ atmosphere 19 was set to 450 ° C., 20 to 60 minutes, preferably Then, annealing is performed for 30 minutes to oxidize the PVD-TiN layer 18 to form a TiN layer 20 having an oxidized surface.
[0051]
In this case, the oxidation is caused by a small amount of oxygen contained in the N ₂ gas, and a TiN layer 20 whose surface has improved barrier properties due to the oxidation is formed and functions as a barrier metal layer.
[0052]
Next, referring to FIG. 7C, as in the first embodiment, a CVD-TiN layer 15 having a thickness of 20 nm is deposited by the CVD method to form a two-layer underlayer for depositing a Cu layer. Increases the performance and shortens the incubation time.
[0053]
Next, as in the first embodiment, a CVD-Cu layer is deposited by the CVD method using Cu (hfac) TMVS as a precursor, and the CVD-Cu layer or the unnecessary portion of the TiN layer 20 whose surface is oxidized by the chemical mechanical polishing method. The embedded Cu wiring layer is formed by removing.
[0054]
Next, a fourth embodiment of the present invention will be described with reference to FIG.
8A. First, as in the first embodiment, a wiring groove 13 having a width of 300 nm and a depth of 500 nm is formed in a SiO ₂ layer 12 having a thickness of 600 nm deposited on the silicon substrate 11. After the formation, the PVD-TiN layer 18 is deposited by 10 to 30 nm, preferably 30 nm, by magnetron sputtering.
[0055]
Figure 8 (b) see Then, 50-200 and SiH ₄ gas, preferably flow 100 sccm, the substrate temperature 400 to 600 ° C., preferably in SiH ₄ gas atmosphere 21 was set to 600 ° C., 20 to 30 minutes, Preferably, the PVD-TiN layer 18 is converted into the amorphous Ti-Si-N layer 14 by annealing for 30 minutes.
[0056]
In this case, the amorphous Ti—Si—N layer 14 exhibits a good barrier property against Cu, similarly to the Ti—Si—N layer formed by the sputtering method in the first embodiment.
[0057]
Next, referring to FIG. 8C, as in the first embodiment, a CVD-TiN layer 15 having a thickness of 20 nm is deposited by the CVD method to form a two-layered underlayer for depositing a Cu layer. Increases the performance and shortens the incubation time.
[0058]
Next, as in the first embodiment, a CVD-Cu layer is deposited by a CVD method using Cu (hfac) TMVS as a precursor, and a CVD-Cu layer or an amorphous Ti-Si-N layer 14 is unnecessary by a chemical mechanical polishing method. A buried Cu wiring layer is formed by removing the portion.
[0059]
Next, a fifth embodiment of the present invention will be described with reference to FIG.
9A. First, as in the first embodiment, a wiring groove 13 having a width of 300 nm and a depth of 500 nm is formed on the SiO ₂ layer 12 having a thickness of 600 nm deposited on the silicon substrate 11. After the formation, the Al layer 22 is deposited by sputtering to 5 to 10 nm, preferably 10 nm.
[0060]
Next, referring to FIG. 9B, annealing is performed in an oxidizing atmosphere 23 to oxidize the Al layer 22 and convert it to an Al ₂ O ₃ layer 24 that functions as a barrier metal for Cu.
[0061]
Next, referring to FIG. 6C, as in the first embodiment, a CVD-TiN layer 15 having a thickness of 20 nm is deposited by a CVD method to form a two-layered underlayer for depositing a Cu layer. Increases the performance and shortens the incubation time.
[0062]
Next, as in the first embodiment, a CVD-Cu layer is deposited by a CVD method using Cu (hfac) TMVS as a precursor, and unnecessary portions of the CVD-Cu layer to the Al ₂ O ₃ layer 24 are removed by a chemical mechanical polishing method. By removing, a buried Cu wiring layer is formed.
[0063]
Note that the RF sputtering method or the magnetron sputtering method in the step of forming the barrier metal layer in each of the above embodiments is not limited thereto, and may be replaced with various other sputtering methods.
[0064]
Further, the means for depositing the Ti—Si—N layer 14 in the first embodiment is not limited to the reactive sputtering method, and a collimation sputtering method or a long throw sputtering method is used to improve the step coverage. It is good.
[0065]
In this collimation sputtering method, a collimator having a honeycomb-shaped passage is arranged between a target and a substrate to be processed. Sputtering atomic components relatively parallel by the collimator, that is, relatively perpendicular to the substrate to be processed. Since the deposition is performed using only the sputtered atomic components, the step coverage is better than when the normal sputtering method is used, and the SiO ₂ layer in which the groove 13 is provided with a relatively uniform film thickness Twelve surfaces can be coated.
[0066]
In addition, the long throw sputtering method is a method in which deposition is performed using only relatively parallel sputtered atomic components by increasing the distance between the target and the substrate to be processed. When the distance between the substrate and the processing substrate is 10 cm or more, the long throw sputtering method is used. In this case as well, the step coverage is better than when the normal sputtering method is used.
[0068]
In each of the above embodiments, the groove 13 provided in the SiO ₂ layer 12 is described as a wiring groove. However, the structure of the present invention is also applied to the formation of a contact hole groove, that is, a contact electrode. Is.
[0069]
In the above embodiment, Cu (hfac) TMVS is used as a precursor (precursor) for depositing the CVD-Cu layer 16; however, the precursor is not limited to Cu (hfac) TMVS, and other precursors are used. For example, hexafluoroacetylacetonate copper [hexafluoroacetylacetonate-Cu: Cu (HFA) ₂ ] or the like may be used.
[0070]
In addition, a series of steps from a layer deposition process to a CVD-Cu layer deposition process for improving the barrier property to Cu in each of the above embodiments is combined with each reaction apparatus in a coupling chamber, whereby the substrate to be processed is exposed to the atmosphere. It may be carried out continuously in a vacuum without being exposed to the inside. In this case, the influence of atmospheric oxygen or contaminants can be prevented.
[0071]
【The invention's effect】
According to the present invention, when a Cu layer is deposited by the CVD method, the underlayer has a two-layer structure of a barrier metal layer for preventing diffusion of Cu and a TiN layer having a low oxygen concentration for shortening the incubation time. By using it, the reliability of a semiconductor device provided with a low resistance Cu wiring layer can be improved and the throughput can be improved.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a basic configuration of the present invention.
FIG. 2 is a graph showing the oxygen content of a TiN layer for explaining the operation of the present invention.
FIG. 3 is a diagram showing the base dependency of the growth amount of a Cu layer for explaining the operation of the present invention.
FIG. 4 is an explanatory diagram of the manufacturing process up to the middle of the first embodiment of the present invention;
FIG. 5 is an explanatory diagram of the manufacturing process from FIG. 4 onward in the first embodiment of the present invention.
FIG. 6 is an explanatory diagram of a second embodiment of the present invention.
FIG. 7 is an explanatory diagram of a third embodiment of the present invention.
FIG. 8 is an explanatory diagram of a fourth embodiment of the present invention.
FIG. 9 is an explanatory diagram of a fifth embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Insulating layer 3 Recessed part 4 Barrier metal layer 5 TiN layer 6 Cu layer 11 Silicon substrate 12 SiO ₂ layer 13 Groove 14 Ti-Si-N layer 15 CVD-TiN layer 16 CVD-Cu layer 17 WN _x layer 18 PVD- TiN layer 19 N ₂ atmosphere 20 TiN layer with oxidized surface 21 SiH ₄ gas atmosphere 22 Al layer 23 Oxidation atmosphere 24 Al ₂ O ₃ layer

Claims

After forming a recess in the insulating layer, a barrier metal layer is formed , then a TiN layer is formed using chemical vapor deposition, and then the Cu layer is deposited using chemical vapor deposition to fill the recess , then the barrier metal layer, T iN layer, and method for forming a buried conductive layer and removing by chemical mechanical polishing unnecessary portions of the Cu layer.

2. The method for forming a buried conductive layer according to claim 1, wherein an amorphous Ti-Si-N layer deposited by a sputtering method is used as the barrier metal layer.

3. The buried conductive layer forming method according to claim 2, wherein the sputtering method is a collimation sputtering method or a long throw sputtering method in which a distance between a target and a substrate to be processed is 10 cm or more.

2. The method for forming a buried conductive layer according to claim 1, wherein a WN _x layer or a TaN _x layer is used as the barrier metal layer.

2. The buried conductive layer forming method according to claim 1, wherein a TiN layer formed by depositing a TiN layer and then heat-treating in a nitrogen atmosphere is used as the barrier metal layer.

As the barrier metal layer, forming method of claim 1 embedded conductive layer, wherein the using amorphous Ti-Si-N layer formed by heat treatment at SiH ₄ gas atmosphere after depositing the TiN layer .

2. The method for forming a buried conductive layer according to claim 1, wherein an Al ₂ O ₃ layer formed by depositing an Al layer and then heat-treating in an oxidizing atmosphere is used as the barrier metal layer.

The barrier metal the step of depositing the deposition process or Cu layer of layer, the buried conductive layer forming method according to any one of claims 1 to 7, characterized in continuously be carried out in a vacuum as a series of steps.