JP3911188B2

JP3911188B2 - Charge pump circuit

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Publication number: JP3911188B2
Application number: JP2002116403A
Authority: JP
Inventors: 弘造伊藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-04-18
Filing date: 2002-04-18
Publication date: 2007-05-09
Anticipated expiration: 2022-04-18
Also published as: JP2003319640A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源回路に用いられるチャージポンプ回路に関し、特に、電源電圧より僅かに高い電圧が必要になる負荷に、高効率で電力供給が可能なチャージポンプ回路に関するものである。
【０００２】
【従来の技術】
電源電圧より高い電圧を必要とする場合は、電源回路として、主にインダクタンスを利用したＤＣ−ＤＣコンバータが使用されている。ＤＣ−ＤＣコンバータは、任意の電圧を発生させることができ、しかも消費電流の大きい負荷に効率よく電力を供給できるため、多くの用途に使用されている。しかし、ＤＣ−ＤＣコンバータは、トランスやコイル等の部品が必要なため、小型化を図ることが困難であり、ＤＣ−ＤＣコンバータのすべてを半導体集積回路に集積することができなかった。
【０００３】
そのため、比較的消費電流の小さい負荷に電源を供給する場合には、小型化が可能で高効率なチャージポンプ回路が電源回路に使用されていた。しかし、チャージポンプ回路は、直流電源からの電源電圧で充電したコンデンサの電圧を加算して昇圧するため、出力電圧が電源電圧の整数倍の電圧しか得られず、電源電圧と負荷が必要とする電圧の関係によっては、負荷に必要以上の電圧が供給されて負荷の電力消費が大きくなり、著しく効率を低下させる場合があった。
【０００４】
そこで、特開２００１−１６９５３７号公報では、このようなチャージポンプ回路の欠点である、電源電圧の整数倍の出力電圧しか得られない点を改善したチャージポンプ回路が開示されている。特開２００１−１６９５３７号公報では、電源に一番近いコンデンサに同容量の物を２個使用し、該２個のコンデンサを直列に接続して電源電圧で充電することにより、該各コンデンサは電源電圧の１／２の電圧に充電される。
【０００５】
このように充電された２個のコンデンサを並列に接続して得られる電圧を、電源電圧と同じ電圧に充電されている他のコンデンサの電圧又は電源電圧に加算することで、電源電圧の（Ｎ＋０.５）倍の電圧を得るようにしている。なお、Ｎは、Ｎ＞０の整数である。更に、特開２００１−１６９５３７号公報では、電源に一番近いコンデンサを４個にして、前記と同様に４個を並列に接続したものを電圧加算することで、電源電圧の１／４ステップごとに出力電圧を設定できる回路が開示されている。
【０００６】
【発明が解決しようとする課題】
しかし、従来は、高い電圧に充電されたコンデンサの高電圧側から、直流電源側に電流が逆流しないように、通常は、複数のダイオードを使用していた。このため、特に電源電圧が低い場合は、該ダイオードの順方向電圧によるロスが、無視できないほど効率を低下させていた。特開２００１−１６９５３７号公報で開示されたチャージポンプ回路においても、電源電圧の１／４ステップという細かさで昇圧できるようになったものの、高い電圧に充電されたコンデンサの高電圧側からの電流の逆流を防止するためにダイオードを使用しており、該ダイオードの順方向電圧によるロスが発生すると考えられる。
【０００７】
更に、コンデンサを直列に接続するスイッチ素子に、サブストレートゲートをソースに接続したＭＯＳトランジスタを使用しているため、これらの回路をＩＣ化した場合に、昇圧動作の途中で該ＭＯＳトランジスタのソース電圧がドレイン電圧より高くなると、該ＭＯＳトランジスタの寄生ダイオードに順方向電流が流れて電源電圧と接地電圧との間に無効電流が流れ、電力効率を低下させるという問題が考えられる。また、前記スイッチ素子をなすＭＯＳトランジスタの寄生トランジスタがラッチアップ現象を起こすと、ＩＣが発熱して不具合が発生する可能性があった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、コンデンサの高電圧側から電流が逆流しないようにするためのダイオードの順方向電圧による電圧低下をなくすことができ、ＩＣ化した際の無効電流の発生やラッチアップの発生を低減させることができる、電源電圧の（１＋１／ｎ）倍の電圧を発生させる高効率のチャージポンプ回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るチャージポンプ回路は、正側電源入力端に入力された入力電圧を昇圧して出力端から出力するチャージポンプ回路において、
複数の第１コンデンサと、
対応する該第１コンデンサにおける充電時の低電圧側と前記正側電源入力端とをそれぞれ接続する各第１スイッチ素子と、
対応する該第１コンデンサにおける充電時の高電圧側と前記出力端とをそれぞれ接続する各第２スイッチ素子と、
前記各第１コンデンサを直列に接続する各第３スイッチ素子と、
前記各第１コンデンサと該各第３スイッチ素子との直列回路の一端を前記正側電源入力端に接続する第４スイッチ素子と、
前記各第１コンデンサと該各第３スイッチ素子との直列回路の他端を負側電源入力端に接続する第５スイッチ素子と、
前記各第１コンデンサを充電して得られる電圧で充電される第２コンデンサと、
所定のクロック信号に応じて前記各第１スイッチ素子、各第２スイッチ素子、各第３スイッチ素子、第４スイッチ素子及び第５スイッチ素子のスイッチング制御をそれぞれ行う制御回路部と、
を備え、
前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第１コンデンサに充電されたそれぞれの電圧で前記第２コンデンサを充電する場合、前記各第１スイッチ素子、各第２スイッチ素子、各第３スイッチ素子、第４スイッチ素子及び第５スイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間ｔ１が経過すると各第２スイッチ素子をそれぞれオンさせて導通状態にし、更に所定時間ｔ２が経過すると各第１スイッチ素子をそれぞれオンさせて導通状態にするものである。
【００１０】
具体的には、前記各第２スイッチ素子は、前記第２コンデンサから対応する第１コンデンサに流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタからなると共に、前記第４スイッチ素子は、第１コンデンサから前記正側電源入力端に流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタからなるようにした。
【００１２】
また、前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第１コンデンサを前記入力電圧で充電する場合、前記各第１スイッチ素子、各第２スイッチ素子、各第３スイッチ素子、第４スイッチ素子及び第５スイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間ｔ３が経過すると第４スイッチ素子及び第５スイッチ素子をそれぞれオンさせて導通状態にし、更に所定時間ｔ４が経過すると各第３スイッチ素子をそれぞれオンさせて導通状態にするようにした。
【００１３】
更に、前記各第３スイッチ素子は、それぞれＭＯＳトランジスタからなり、対応する該ＭＯＳトランジスタのサブストレートゲートを該ＭＯＳトランジスタのドレイン又はソースのいずれかに切り換えて接続する各切り換えスイッチを備え、制御回路部は、前記所定のクロック信号に応じて該各切り換えスイッチの切り換え制御をそれぞれ行うようにしてもよい。
【００１４】
具体的には、前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第１コンデンサを前記入力電圧で充電する場合、前記各第１スイッチ素子、各第２スイッチ素子、各第３スイッチ素子、第４スイッチ素子及び第５スイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間ｔ３が経過すると第４スイッチ素子及び第５スイッチ素子をそれぞれオンさせて導通状態にすると共に、前記各切り換えスイッチの切り換えを行うようにした。
【００１５】
この場合、前記制御回路部は、前記所定時間ｔ３が経過すると、各切り換えスイッチに対して、前記正側電源入力端に入力された電圧による電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートの接続を切り換えるようにした。
【００１６】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるチャージポンプ回路の例を示した回路図である。
図１におけるチャージポンプ回路１は、定電圧回路１０から入力端ＩＮに入力された定電圧Ｖａを（１＋１／ｎ）倍に昇圧して出力端ＯＵＴから出力する回路である。なお、ｎは、ｎ＞１の整数であり、図１では、定電圧回路１０にシリーズレギュレータを使用した場合を例にして示している。また、入力端ＩＮは正側電源入力端をなし、図１では、負側電源入力端（図示せず）が接地されている場合を例にして示している。
【００１７】
定電圧回路１０は、誤差増幅器１１、所定の基準電圧Ｖｒを出力する基準電圧発生回路部１２、誤差増幅回路１１から出力された電圧を分圧する抵抗Ｒ１及び抵抗Ｒ２の直列回路及びコンデンサＣ２で構成されている。定電圧回路１０において、誤差増幅器１１は、抵抗Ｒ１と抵抗Ｒ２で分圧された電圧の基準電圧Ｖｒに対する誤差を増幅して出力し、該出力電圧がコンデンサＣ２で安定化され定電圧Ｖａが出力される。
【００１８】
チャージポンプ回路１は、定電圧回路１０から入力された定電圧Ｖａを（１＋１／ｎ）倍に昇圧して出力するチャージポンプ回路部２と、所定の周波数のクロック信号ＣＬＫを生成して出力するクロック信号発生回路部３と、該クロック信号発生回路部３から入力されたクロック信号ＣＬＫを基にしてチャージポンプ回路部２の昇圧動作の制御を行う制御回路部４とを備えている。
【００１９】
チャージポンプ回路部２は、同じ容量のｎ個のコンデンサ（以下、フライバックコンデンサと呼ぶ）ＦＣ(１)〜ＦＣ(ｎ)と、チャージポンプ回路部２の出力電圧を安定化させるコンデンサ（以下、キャッチアップコンデンサと呼ぶ）Ｃ１と、Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）からなる第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)及び第４スイッチ素子ＳＷＤとを備えている。
【００２０】
更に、チャージポンプ回路部２は、Ｎチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）からなる第５スイッチ素子ＳＷＥと、入力された制御信号に応じて切り換わる切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)とを備えている。なお、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)が第１コンデンサをなし、キャッチアップコンデンサＣ１が第２コンデンサをなす。
【００２１】
チャージポンプ回路部２において、定電圧回路１０から定電圧Ｖａが入力される入力端ＩＮと接地電圧との間には、第４スイッチ素子ＳＷＤと、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)及び第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)が交互に接続された直列回路と、第５スイッチ素子ＳＷＥとが直列に接続されている。すなわち、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)と第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の直列回路において、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)が、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)を介してそれぞれ直列に接続されている。
【００２２】
ここで、第４スイッチ素子ＳＷＤとフライバックコンデンサＦＣ(１)との接続部をＰ(１)とし、ｊ＝１〜ｎ−１とすると、フライバックコンデンサＦＣ(ｊ)と第３スイッチ素子ＳＷＣ(ｊ)との接続部をＰ(２ｊ)とする。更に、フライバックコンデンサＦＣ(ｎ)と第５スイッチ素子ＳＷＥとの接続部をＰ(２ｎ)とする。一方、ｋ＝１〜ｎとすると、入力端ＩＮと接続部Ｐ(２ｋ)との間には第１スイッチ素子ＳＷＡ(ｋ)が対応して接続され、出力端ＯＵＴと接続部Ｐ(２ｋ−１)との間には第２スイッチ素子ＳＷＢ(ｋ)が対応して接続されている。
【００２３】
また、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)に対応して設けられている。例えば、切り換えスイッチＳＷＦ(ｊ)は、第３スイッチ素子ＳＷＣ(ｊ)に対応して設けられており、入力される制御信号に応じて、第３スイッチ素子ＳＷＣ(ｊ)のサブストレートゲート(バックゲート)に対するソース又はドレインへの接続の切り換えを行う。出力端ＯＵＴには、接地電圧との間にキャッチアップコンデンサＣ１と負荷回路１５が並列に接続されている。負荷回路１５は、例えばＬＥＤ１６、定電流回路１７及び抵抗１８の直列回路で形成されている。
【００２４】
第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)の各ゲートには、制御回路部４からの制御信号Ｓ１がそれぞれ入力され、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)の各ゲートには、制御回路部４からの制御信号Ｓ２がそれぞれ入力されている。また、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲートには、制御回路部４からの制御信号Ｓ３がそれぞれ入力され、第４スイッチ素子ＳＷＤのゲートには、制御回路部４からの制御信号Ｓ４が入力され、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)には、制御回路部４からの制御信号Ｓ６がそれぞれ入力されている。
【００２５】
図２は、制御回路部４から出力される各信号例を示したタイミングチャートであり、図３〜図８は、図２の各信号の状態に対するチャージポンプ回路部２の動作例を示した等価回路図である。図２〜図８を用いて、チャージポンプ回路部２の動作について説明する。
制御回路部４は、クロック信号ＣＬＫがハイ（Ｈｉｇｈ）レベルである状態ａでは、制御信号Ｓ１，Ｓ２，Ｓ５，Ｓ６をそれぞれハイレベルにし、制御信号Ｓ３，Ｓ４をロー（Ｌｏｗ）レベルにしている。
【００２６】
このような状態ａでは、図３で示すように、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオフして遮断状態であり、第３スイッチ素子ＳＷＣ(１)〜ＳＷＢ(ｎ−１)、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオンして導通状態である。更に、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)においてサブストレートゲートをソースに接続させる。状態ａでは、直列に接続された各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)が入力された定電圧Ｖａで充電されるため、各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)は定電圧Ｖａの１／ｎの電圧にそれぞれ充電される。
【００２７】
次に、制御回路部３は、クロック信号ＣＬＫがローレベルに立ち下がると、直ちに、制御信号Ｓ３及びＳ４をハイレベルに立ち上げると共に制御信号Ｓ５及びＳ６をローレベルに立ち下げて、図２の状態ｂに遷移させる。状態ａから状態ｂに遷移すると、図４で示すように、第３スイッチ素子ＳＷＣ(１)〜ＳＷＢ(ｎ−１)、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオフして遮断状態になる。同時に、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)においてサブストレートゲートをドレインに接続させる。状態ｂでは、すべてのスイッチ素子はオフして遮断状態になることから、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)は、それぞれ定電圧Ｖａの１／ｎの電圧に充電されたままである。
【００２８】
次に、制御回路部３は、クロック信号ＣＬＫがローレベルに立ち下がってから、所定時間ｔ１後に制御信号Ｓ２を立ち下げて、図２の状態ｃに遷移させる。状態ｂから状態ｃに遷移すると、図５で示すように、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオンして導通状態になる。状態ｃでは、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオンし、他のスイッチ素子はそれぞれオフとなり、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の各高電位側がそれぞれ出力端ＯＵＴに接続される。このとき、キャッチアップコンデンサＣ１の電圧が定電圧Ｖａよりも大きい場合、第４スイッチ素子ＳＷＤのドレイン電圧はソース電圧よりも大きくなるが、第４スイッチ素子ＳＷＤのサブストレートゲートはドレイン側に接続されているため、第４スイッチ素子ＳＷＤの寄生ダイオードを介して電流が流れることはない。
【００２９】
また、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、各ドレイン電圧はキャッチアップコンデンサＣ１の電圧と等しくなり、各ソース電圧はキャッチアップコンデンサＣ１の電圧よりもＶａ／ｎ低下した電圧になる。このため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、ドレイン電圧がソース電圧よりも大きくなるが、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)によって、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ)の各サブストレートゲートをそれぞれドレイン側に接続しているため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ)の各寄生ダイオードを介して電流が流れることはない。
【００３０】
また、制御回路部３は、状態ｃに遷移してから所定時間ｔ２後に制御信号Ｓ１を立ち下げて、図２の状態ｄに遷移させる。状態ｃから状態ｄに遷移すると、図６で示すように、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)がそれぞれオンして導通状態になる。状態ｄでは、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオンし、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオフしている。
【００３１】
このため、各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の低電位側が入力端ＩＮに接続される。このことから、各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の高電位側の電圧は、それぞれ定電圧Ｖａの（１＋１／ｎ）倍の電圧になる。該電圧でキャッチアップコンデンサＣ１は充電され、キャッチアップコンデンサＣ１の電圧も定電圧Ｖａの（１＋１／ｎ）倍の電圧まで上昇する。
【００３２】
次に、制御回路部３は、クロック信号ＣＬＫがハイレベルに立ち上がると、直ちに、制御信号Ｓ１及びＳ２をハイレベルに立ち上げて、図２の状態ｅに遷移させる。状態ｄから状態ｅに遷移すると、図７で示すように、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)及び第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)がそれぞれオフして遮断状態になる。状態ｅでは、すべてのスイッチ素子はオフし、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)は、キャッチアップコンデンサＣ１に電荷を供給したため、充電電圧が定電圧Ｖａの１／ｎの電圧よりも低下している。
【００３３】
次に、制御回路部３は、クロック信号ＣＬＫがハイレベルに立ち上がってから、所定時間ｔ３後に制御信号Ｓ４を立ち下げると共に制御信号Ｓ５及びＳ６をそれぞれ立ち上げて、図２の状態ｆに遷移させる。状態ｅから状態ｆに遷移すると、図８で示すように、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオンして導通状態になる。また、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)は、対応する第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のサブストレートゲートをソースに接続させる。
【００３４】
状態ｆでは、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがそれぞれオンすることで、フライバックコンデンサＦＣ(１)の高電圧側は定電圧Ｖａと同電圧になるため、逆にフライバックコンデンサＦＣ(１)の低電圧側はＶａ／ｎよりも少し高い電圧になる。また、フライバックコンデンサＦＣ(ｎ)は、低電圧側は接地電圧になるため、逆に高電圧側はＶａ／ｎよりも少し低い電圧になる。このことから、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のソース電圧はドレイン電圧より高くなるため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各サブストレートゲートは、対応する切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)によってドレイン側からソース側に切り換えて接続され、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各寄生ダイオードによる無効電流の発生を防止すると同時に、サブストレートゲートをベースとする寄生トランジスタを介して流れる無効電流の発生を防止する。
【００３５】
また、制御回路部３は、状態ｆに遷移してから所定時間ｔ４後に制御信号Ｓ３を立ち下げて、図２の状態ａに遷移させる。状態ｆから状態ａに遷移すると、図３で示すように、第３スイッチ素子ＳＷＣ(１)〜ＳＷＢ(ｎ−１)がそれぞれオンして導通状態になる。
【００３６】
ここで、クロック信号ＣＬＫがローレベルに立ち下がってから、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)をそれぞれオンさせるタイミングと、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)をオンさせるタイミングをずらしている理由について説明する。
キャッチアップコンデンサＣ１の高電圧側の電圧は、通常、入力電圧Ｖａより大きいことから、状態ａで各フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)を充電するときに、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)のドレイン電圧がソース電圧より大きくなる。
【００３７】
このため、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、サブストレートゲートをソース側に接続しておくと、ＭＯＳトランジスタの寄生ダイオードに順方向の電流が流れ、無効電流が発生する。そこで、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、サブストレートゲートをそれぞれドレイン側に接続して、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)を充電するときには、ＭＯＳトランジスタの寄生ダイオードが逆方向になるようにすることで無効電流が流れることを防止している。
【００３８】
状態ｂから状態ｃに遷移する際に、第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)が第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)よりも先にオンすると、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の各高電位側の電圧が入力電圧Ｖａの（１＋１／ｎ）倍の電圧に上昇する。すると、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、サブストレートゲートがそれぞれドレイン側に接続されていることから、ソース側の電圧がドレイン側の電圧より高くなるためサブストレートゲートを介してそれぞれ無効電流が流れる。そこで、状態ｂから状態ｃに遷移する際に、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)を第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)よりも先にオンさせることで、このような無効電流の発生を防止することができる。
【００３９】
次に、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥがオンするタイミングと第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)がオンするタイミングを、状態ｅから状態ｆに遷移するときと状態ｆから状態ａに遷移するときとでずらしている理由について説明する。
状態ｄでは、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、各ゲート電圧はほぼ入力電圧Ｖａであり、各ドレイン電圧は入力電圧Ｖａの約（１＋１／ｎ）倍の電圧になっているため、ゲート−ドレイン間の接合容量には、入力電圧Ｖａの１／ｎの電圧で充電されており、極性はドレインを基準にするとゲート側がマイナスになる。このような状態は状態ｅでも同じである。
【００４０】
状態ｅから状態ｆに遷移するときに、第５スイッチ素子ＳＷＥと第３スイッチ素子ＳＷＣ(１)〜(ｎ−１)がオンするタイミングを同じにすると、第５スイッチ素子ＳＷＥがオンすることによって、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)と第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のドレインとの接続部の電圧が入力電圧Ｖａの約１／ｎに低下する。このため、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、ゲート−ドレイン間の接合容量に充電されている電荷の影響でゲート電圧が低下しようとする。
【００４１】
このとき、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)をそれぞれオンさせるために、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲートにハイレベルからローレベルに変化する信号をそれぞれ入力すると、前述したゲート−ドレイン間の接合容量に充電されている電荷の影響でオーバドライブとなり、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)の各ゲート電圧は瞬間的にマイナス電圧になる。
【００４２】
すると、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のゲートを駆動する制御回路部４の出力回路は、通常ＣＭＯＳ構成になっているため、出力回路を構成しているＮＭＯＳトランジスタのベース基板に無効電流が流れ、該ＮＭＯＳトランジスタの寄生トランジスタがオンしてラッチアップの発生要因となる。該ラッチアップの発生を防ぐために、制御回路部４は、第５スイッチ素子ＳＷＥがオンしてから所定時間ｔ４が経過した後、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)をオンさせるようにする。
【００４３】
次に、図９は、制御回路部４の回路例を示した図であり、図９を用いて制御回路部４の動作例についてもう少し詳細に説明する。
図９において、制御回路部４は、３入力のＮＡＮＤ回路２１、４入力のＮＡＮＤ回路２２、３入力のＡＮＤ回路２３、４入力のＯＲ回路２４、２入力のＯＲ回路２５、インバータ２６，２７、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５で構成されている。
【００４４】
クロック信号発生回路部３からのクロック信号ＣＬＫが、ＮＡＮＤ回路２１，２２、ＡＮＤ回路２３及びＯＲ回路２４，２５の対応する入力端にそれぞれ入力されている。ＯＲ回路２５の出力信号は第１遅延回路Ｄ１で所定時間遅延され制御信号Ｓ１として出力され、ＯＲ回路２４の出力信号は第２遅延回路Ｄ２で所定時間遅延され制御信号Ｓ２として出力される。また、制御信号Ｓ１は、ＮＡＮＤ回路２１，２２及びＡＮＤ回路２３の対応する入力端にそれぞれ出力され、制御信号Ｓ２は、ＮＡＮＤ回路２１，２２、ＡＮＤ回路２３及びＯＲ回路２５の対応する入力端に出力されている。
【００４５】
ＮＡＮＤ回路２１及びＡＮＤ回路２３は、クロック信号ＣＬＫ及び制御信号Ｓ１，Ｓ２がそれぞれ入力され、ＮＡＮＤ回路２１の出力信号は第４遅延回路Ｄ４で所定時間遅延され制御信号Ｓ４として出力される。また、ＡＮＤ回路２３の出力信号は、第５遅延回路Ｄ５で所定時間遅延され制御信号Ｓ５として出力される。制御信号Ｓ４は、インバータ２６で信号レベルが反転され、制御信号Ｓ４ＢとしてＯＲ回路２４の対応する入力端に出力される。また、制御信号Ｓ５は、ＮＡＮＤ回路２２及びＯＲ回路２４のそれぞれ対応する入力端に出力される。
【００４６】
ＮＡＮＤ回路２２には、クロック信号ＣＬＫ及び制御信号Ｓ１，Ｓ２，Ｓ５がそれぞれ入力され、ＮＡＮＤ回路２２の出力信号は、制御信号Ｓ６として出力されると共に、第３遅延回路Ｄ３で所定時間遅延され制御信号Ｓ３として出力される。制御信号Ｓ３は、インバータ２７で信号レベルが反転され、制御信号Ｓ３ＢとしてＯＲ回路２４の対応する入力端に出力される。ＯＲ回路２４には、クロック信号ＣＬＫ及び制御信号Ｓ３Ｂ，Ｓ４Ｂ，Ｓ５がそれぞれ入力され、ＯＲ回路２４の出力信号は、第２遅延回路Ｄ２で所定時間遅延され制御信号Ｓ２として出力される。また、ＯＲ回路２５には、クロック信号ＣＬＫ及び制御信号Ｓ２がそれぞれ入力され、ＯＲ回路２５の出力信号は、第１遅延回路Ｄ１で所定時間遅延され制御信号Ｓ１として出力される。
【００４７】
図２の状態ｂの期間である所定時間ｔ１は第２遅延回路Ｄ２の遅延時間によって決まり、図２の状態ｃの期間である所定時間ｔ２は第１遅延回路Ｄ１の遅延時間によって決まる。また、図２の状態ｅの期間である所定時間ｔ３は第４遅延回路Ｄ４及び第５遅延回路Ｄ５の各遅延時間によって決まり、図２の状態ｆの期間である所定時間ｔ４は第３遅延回路Ｄ３の遅延時間によって決まる。第１遅延回路Ｄ１から第５遅延回路Ｄ５は、対応する制御信号Ｓ１〜Ｓ５をアサートさせる場合のみ遅延動作を行うようにすればよく、その他の場合では遅延動作を行わなくともよい。また、第１遅延回路Ｄ１から第５遅延回路Ｄ５は、クロック信号ＣＬＫに同期したスイッチングタイミングにおいて、先にオン又はオフするスイッチ素子が完全にオン又はオフする時間以上になるようにそれぞれの遅延時間が設定される。
【００４８】
しかし、チャージポンプ回路部２における各スイッチ素子のオン／オフする動作時間が、図９の制御回路部４における組み合わせ論理回路が有する遅延時間よりも高速である場合は、第１遅延回路Ｄ１から第５遅延回路Ｄ５の各遅延回路はなくてもよい。第１遅延回路Ｄ１から第５遅延回路Ｄ５の各遅延回路において、これらのような条件を満たしている場合は、同じ遅延時間に設定するようにしてもよく、チャージポンプ回路部２における各スイッチ素子におけるゲート容量（ゲート−ソース間、ゲート−ドレイン間及びゲート−バルク間の各容量の合計）による遅延差を考慮して異なる遅延時間に設定するようにしてもよい。
【００４９】
図１０は、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４の回路例を示した図である。
図１０において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２の各ゲートに入力される信号Ｓｉがハイレベルに立ち上がると、ＰＭＯＳトランジスタ３１はオフして遮断状態となり、ＮＭＯＳトランジスタ３２はオンする。このため、コンデンサ３３に充電されていた電荷がＮＭＯＳトランジスタ３２によって放電され、インバータ３４の入力端は直ちにローレベルとなり、入力信号Ｓｉが遅延されることなく出力信号Ｓｏとして出力される。
【００５０】
これに対して、入力信号Ｓｉがローレベルに立ち下がると、ＰＭＯＳトランジスタ３１がオンしてＮＭＯＳトランジスタ３２がオフする。このため、コンデンサ３３は、抵抗３５を介して充電されることから、該充電に要する時間だけ遅延して出力信号Ｓｏがローレベルになる。このようなことから、図１０の遅延回路は、入力信号Ｓｉが立ち上がるときには遅延せずに出力信号Ｓｏが立ち上がり、入力信号Ｓｉが立ち下がるとコンデンサ３３の容量及び抵抗３５の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち下がる。すなわち、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４は、コンデンサ３３の容量及び抵抗３５の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。
【００５１】
図１１は、第５遅延回路Ｄ５の回路例を示した図である。
図１１において、ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２の各ゲートに入力される信号Ｓｉがローレベルに立ち下がると、ＮＭＯＳトランジスタ４２はオフして遮断状態となり、ＰＭＯＳトランジスタ４１はオンする。このため、インバータ４４の入力端は直ちにハイレベルとなり、入力信号Ｓｉが遅延されることなく出力信号Ｓｏとして出力される。
【００５２】
これに対して、入力信号Ｓｉがハイレベルになると、ＰＭＯＳトランジスタ４１がオフしてＮＭＯＳトランジスタ４２がオンする。このため、コンデンサ４３には、抵抗４５を介して充電されることから、該充電に要する時間だけ遅延して出力信号Ｓｏがハイレベルになる。このようなことから、図１１の遅延回路は、入力信号Ｓｉが立ち下がるときには遅延せずに出力信号Ｓｏが立ち下がり、入力信号Ｓｉが立ち上がるとコンデンサ４３の容量及び抵抗４５の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち上がる。すなわち、第５遅延回路Ｄ５は、コンデンサ４３の容量及び抵抗４５の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。
【００５３】
図１２は、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５の他の回路例を示した図である。
図１２において、ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５３の各ゲートに入力される信号Ｓｉがハイレベルに立ち上がると、ＰＭＯＳトランジスタ５１はオフして遮断状態となり、ＮＭＯＳトランジスタ５３はオンする。このため、ＮＭＯＳトランジスタ５４はオフして遮断状態になり、コンデンサ５６に充電されていた電荷がＮＭＯＳトランジスタ５３によって放電されると共にコンデンサ５５は抵抗５７を介して充電される。このことから、ＰＭＯＳトランジスタ５２は、コンデンサ５５の充電に要する時間だけ遅延してオンし出力信号Ｓｏが立ち上がる。
【００５４】
これに対して、入力信号Ｓｉがローレベルに立ち下がると、ＰＭＯＳトランジスタ５１がオンしてＮＭＯＳトランジスタ５３がオフする。このため、ＰＭＯＳトランジスタ５２はオフして遮断状態になり、コンデンサ５５に充電されていた電荷がＰＭＯＳトランジスタ５１によって放電されると共にコンデンサ５６は抵抗５７を介して充電される。このことから、ＮＭＯＳトランジスタ５４は、コンデンサ５６の充電に要する時間だけ遅延してオンし出力信号Ｓｏが立ち下がる。この回路の場合、ＮＭＯＳトランジスタ５４とＰＭＯＳトランジスタ５２が同時にオンする期間がないため、これらを通して流れる貫通電流がほとんどないという利点があるが、出力が一時的にハイインピーダンス状態になるという問題も有している。
【００５５】
このようなことから、図１２の遅延回路は、入力信号Ｓｉが立ち上がったときにはコンデンサ５５の容量及び抵抗５７の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち上がる。また、図１２の遅延回路は、入力信号Ｓｉが立ち下がったときにはコンデンサ５６の容量及び抵抗５７の抵抗値で設定された時間だけ遅延して出力信号Ｓｏが立ち下がる。すなわち、第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５は、コンデンサ５５，５６の各容量及び抵抗５７の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。
【００５６】
一方、図１０〜図１２で示した各遅延回路において、遅延時間の設定に使用される抵抗は、該遅延回路をＩＣ化する場合、ポリシリコン、Ｎ＋拡散又はＰ＋拡散等で作ることができる。また、遅延回路の遅延時間を精度よくする場合は、トリミング抵抗をトリミングして遅延時間の設定を行う。遅延時間の設定に使用されるコンデンサは、ＭＯＳトランジスタのゲート容量を利用することもできる。
【００５７】
また、図１のチャージポンプ回路１において、ｎ＝２にすると図１３のようになる。なお、図１及び図１３では、負荷回路１５として１つのＬＥＤ１６を有する場合を例にして示したが、複数のＬＥＤを有する場合においても同様であり、この場合、図１及び図１３において、出力端ＯＵＴと接地電圧との間に、複数の負荷回路１５が並列に接続される。
【００５８】
このように、本第１の実施の形態におけるチャージポンプ回路は、直列に接続されたフライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)の高電圧側から入力端ＩＮに電流が逆流しないように、サブストレートゲートがドレインに接続された第４スイッチ素子ＳＷＤを設けると共に、キャッチアップコンデンサＣ１の高電圧側から、直列に接続されたフライバックコンデンサＦＣ(１)〜ＦＣ(ｎ)に電流が逆流しないように、サブストレートゲートがドレインに接続された第２スイッチ素子ＳＷＢ(１)を設けるようにした。このことから、ダイオードを使用することなくコンデンサの高電圧側から電流が逆流しないようにすることができ、ダイオードの順方向電圧による電圧降下をなくすことができる。
【００５９】
また、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ−１)を入力電圧Ｖａで充電する場合、第４スイッチ素子ＳＷＤ及び第５スイッチ素子ＳＷＥをオンさせた後、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)をオンさせるようにした。このことから、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)のゲートを駆動する制御回路部４の出力回路を構成しているＮＭＯＳトランジスタのベース基板に無効電流が流れることを防止することができ、該ＮＭＯＳトランジスタの寄生トランジスタがオンしてラッチアップが発生することを防止できる。
【００６０】
また、フライバックコンデンサＦＣ(１)〜ＦＣ(ｎ−１)に充電された電圧を出力端ＯＵＴに出力する場合、切り換えスイッチＳＷＦ(１)〜ＳＷＦ(ｎ−１)によって第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ)のサブストレートゲートをドレイン側に接続させた後、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)をオンさせてから第１スイッチ素子ＳＷＡ(１)〜ＳＷＡ(ｎ)をオンさせるようにした。このことから、第３スイッチ素子ＳＷＣ(１)〜ＳＷＣ(ｎ−１)において、寄生ダイオードを介して無効電流が流れることを防止できると共に、第２スイッチ素子ＳＷＢ(１)〜ＳＷＢ(ｎ)において、ソース側の電圧がドレイン側の電圧よりも高くなるようにすることができ、サブストレートゲートを介して無効電流が流れることを防止できる。
【００６１】
【発明の効果】
上記の説明から明らかなように、本発明のチャージポンプ回路によれば、各第１コンデンサが直列に接続され充電された際に得られる電圧によって、第１コンデンサから正側電源入力端に電流が流れることを阻止する逆流防止用ダイオードと、第２コンデンサが充電された際に得られる電圧によって、第２コンデンサから第１コンデンサに電流が流れることを阻止する逆流防止用ダイオードの代わりに、制御回路部によってスイッチング制御が行われるスイッチ素子をそれぞれ使用した。このことから、逆流防止用ダイオードの順方向電圧による電圧降下によって生じるロスを低減させることができ、正側電源入力端に入力された電圧に近い電圧を必要とする負荷に対して、該入力電圧を（１＋１／ｎ)倍に昇圧することができ、電力効率の向上を図ることができる。また、制御回路部によって各スイッチ素子のオン／オフさせるタイミングが制御されることにより、正側電源入力端から負側電源入力端に流れる貫通電流、及び第２コンデンサから正側電源入力端への電流の逆流をそれぞれ防止することができる。
【００６２】
具体的には、第２スイッチ素子及び第４スイッチ素子が、電流の逆流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたＭＯＳトランジスタで形成されるようにした。このことから、第２コンデンサから第１コンデンサに流れる電流、第１コンデンサから正側電源入力端に流れる電流を、逆流防止用ダイオードを用いることなくそれぞれ阻止することができる。
【００６３】
また、各第１コンデンサに充電されたそれぞれの電圧で前記第２コンデンサを充電する場合、各第２スイッチ素子をそれぞれオンさせた後、各第１スイッチ素子をそれぞれオンさせるようにした。このことから、各第２スイッチ素子がオフした状態において、ソース側の電圧がドレイン側の電圧より高くなることを防止でき、サブストレートゲートを介して流れる電流の発生を防止できると同時に、サブストレートゲートをベースとする寄生トランジスタを介して生じる無効電流の発生を防止することができる。
【００６４】
また、各第１コンデンサを正側電源入力端から入力された電圧で充電する場合、第４スイッチ素子及び第５スイッチ素子をそれぞれオンさせてから、各第３スイッチ素子をそれぞれオンさせるようにした。このことから、制御回路部の出力回路を構成するＭＯＳトランジスタの寄生トランジスタがオンして生じるラッチアップの発生を防止することができる。
【００６５】
更に、第３スイッチ素子をなすＭＯＳトランジスタのサブストレートゲートを該ＭＯＳトランジスタのドレイン又はソースのいずれかに切り換えて接続する各切り換えスイッチを備えるようにした。このことから、各切り換えスイッチを切り換えることによって、各第３スイッチ素子の寄生ダイオードに流れる無効電流の発生を防止できると同時に、サブストレートゲートをベースとする寄生トランジスタを介して流れる無効電流の発生を防止できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるチャージポンプ回路の例を示した回路図である。
【図２】図１の制御回路部４から出力される各信号例を示したタイミングチャートである。
【図３】図２の状態ａに対するチャージポンプ回路部２の動作例を示した等価回路図である。
【図４】図２の状態ｂに対するチャージポンプ回路部２の動作例を示した等価回路図である。
【図５】図２の状態ｃに対するチャージポンプ回路部２の動作例を示した等価回路図である。
【図６】図２の状態ｄに対するチャージポンプ回路部２の動作例を示した等価回路図である。
【図７】図２の状態ｅに対するチャージポンプ回路部２の動作例を示した等価回路図である。
【図８】図２の状態ｆに対するチャージポンプ回路部２の動作例を示した等価回路図である。
【図９】図１における制御回路部４の回路例を示した図である。
【図１０】図９における第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３及び第４遅延回路Ｄ４の回路例を示した図である。
【図１１】図９における第５遅延回路Ｄ５の回路例を示した図である。
【図１２】図９における第１遅延回路Ｄ１、第２遅延回路Ｄ２、第３遅延回路Ｄ３、第４遅延回路Ｄ４及び第５遅延回路Ｄ５の他の回路例を示した図である。
【図１３】ｎ＝２における図１のチャージポンプ回路１の回路例を示した図である。
【符号の説明】
１チャージポンプ回路
２チャージポンプ回路部
３クロック信号発生回路部
４制御回路部
１０定電圧回路
１５負荷回路
ＳＷＡ(１)〜ＳＷＡ(ｎ) 第１スイッチ素子
ＳＷＢ(１)〜ＳＷＢ(ｎ) 第２スイッチ素子
ＳＷＣ(１)〜ＳＷＣ(ｎ−１) 第３スイッチ素子
ＳＷＤ第４スイッチ素子
ＳＷＥ第５スイッチ素子
ＳＷＦ(１)〜ＳＷＦ(ｎ−１) 切り換えスイッチ
ＦＣ(１)〜ＦＣ(ｎ) フライバックコンデンサ
Ｃ１キャッチアップコンデンサ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a charge pump circuit used in a power supply circuit, and more particularly to a charge pump circuit capable of supplying power with high efficiency to a load that requires a voltage slightly higher than a power supply voltage.
[0002]
[Prior art]
When a voltage higher than the power supply voltage is required, a DC-DC converter mainly using inductance is used as the power supply circuit. The DC-DC converter can generate an arbitrary voltage, and can efficiently supply power to a load with large current consumption, and thus is used in many applications. However, since the DC-DC converter requires components such as a transformer and a coil, it is difficult to reduce the size, and the DC-DC converter cannot be integrated in a semiconductor integrated circuit.
[0003]
Therefore, when power is supplied to a load having a relatively small current consumption, a charge pump circuit that can be reduced in size and is highly efficient is used for the power supply circuit. However, since the charge pump circuit adds and boosts the voltage of the capacitor charged with the power supply voltage from the DC power supply, the output voltage can only be obtained as an integer multiple of the power supply voltage, and the power supply voltage and load are required. Depending on the voltage relationship, an unnecessarily high voltage may be supplied to the load, resulting in an increase in power consumption of the load and a significant reduction in efficiency.
[0004]
In view of this, Japanese Patent Laid-Open No. 2001-169537 discloses a charge pump circuit that improves the fact that only an output voltage that is an integral multiple of the power supply voltage, which is a drawback of such a charge pump circuit, can be obtained. In Japanese Patent Laid-Open No. 2001-169537, two capacitors having the same capacity are used as capacitors closest to the power source, and the two capacitors are connected in series and charged with a power source voltage. It is charged to half the voltage.
[0005]
The voltage obtained by connecting the two capacitors charged in parallel in this way is added to the voltage of the other capacitor or the power supply voltage charged to the same voltage as the power supply voltage, so that (N + 0 .5) A double voltage is obtained. N is an integer of N> 0. Furthermore, in Japanese Patent Application Laid-Open No. 2001-169537, four capacitors closest to the power source are used, and the voltage obtained by connecting the four capacitors connected in parallel as described above is added every 1/4 step of the power source voltage. Discloses a circuit capable of setting an output voltage.
[0006]
[Problems to be solved by the invention]
However, conventionally, a plurality of diodes are usually used so that current does not flow backward from the high voltage side of the capacitor charged to a high voltage to the DC power supply side. For this reason, particularly when the power supply voltage is low, the loss due to the forward voltage of the diode is reduced to a degree that cannot be ignored. In the charge pump circuit disclosed in Japanese Patent Laid-Open No. 2001-169537, the current from the high voltage side of the capacitor charged to a high voltage can be boosted with a fineness of 1/4 step of the power supply voltage. It is considered that a diode is used in order to prevent reverse current flow and a loss due to the forward voltage of the diode occurs.
[0007]
Furthermore, since a MOS transistor in which the substrate gate is connected to the source is used as the switch element that connects the capacitors in series, when these circuits are integrated into an IC, the source voltage of the MOS transistor is increased during the boosting operation. When the voltage becomes higher than the drain voltage, a forward current flows through the parasitic diode of the MOS transistor, and a reactive current flows between the power supply voltage and the ground voltage, which may reduce the power efficiency. Further, when the parasitic transistor of the MOS transistor forming the switch element causes a latch-up phenomenon, there is a possibility that the IC generates heat and causes a problem.
[0008]
The present invention has been made to solve the above-described problems, and can eliminate a voltage drop due to a forward voltage of a diode for preventing current from flowing backward from the high voltage side of the capacitor. It is an object of the present invention to obtain a highly efficient charge pump circuit that can reduce the generation of reactive current and the occurrence of latch-up at the time of conversion to a voltage that is (1 + 1 / n) times the power supply voltage.
[0009]
[Means for Solving the Problems]
The charge pump circuit according to the present invention is a charge pump circuit that boosts an input voltage input to the positive power supply input terminal and outputs the boosted voltage from the output terminal.
DuplicateA number of first capacitors;
Each first switch element that connects the low voltage side during charging of the corresponding first capacitor and the positive power source input terminal, respectively,
Each second switch element that connects the output side and the high voltage side during charging of the corresponding first capacitor;
Each third switch element connecting the first capacitors in series;
A fourth switch element for connecting one end of a series circuit of each first capacitor and each third switch element to the positive power supply input terminal;
A fifth switch element that connects the other end of the series circuit of each first capacitor and each third switch element to a negative power supply input terminal;
A second capacitor charged with a voltage obtained by charging each of the first capacitors;
A control circuit unit for performing switching control of each of the first switch elements, the second switch elements, the third switch elements, the fourth switch element, and the fifth switch element in accordance with a predetermined clock signal;,
With,
When the control circuit unit charges the second capacitor with each voltage charged in each first capacitor according to a change in the signal level of the clock signal, each of the first switch element and each second switch element Each of the third switch element, the fourth switch element, and the fifth switch element is turned off to be in a cut-off state, and when a predetermined time t1 has elapsed, each second switch element is turned on to be in a conductive state, and further, for a predetermined time. When t2 elapses, each first switch element is turned on to be in a conductive state.Is.
[0010]
Specifically, each of the second switch elements is composed of a MOS transistor having a substrate gate connected so that a parasitic diode is formed in a direction to block current flowing from the second capacitor to the corresponding first capacitor. At the same time, the fourth switch element is composed of a MOS transistor to which a substrate gate is connected so that a parasitic diode is formed in a direction to block current flowing from the first capacitor to the positive power supply input terminal.
[0012]
In addition, when the control circuit unit charges each first capacitor with the input voltage according to a change in the signal level of the clock signal, each of the first switch elements, each of the second switch elements, and each of the third switch elements. After the fourth switch element and the fifth switch element are turned off and put into the cut-off state, when the predetermined time t3 elapses, the fourth switch element and the fifth switch element are turned on and turned on, respectively, and the predetermined time t4 is After a lapse of time, each third switch element was turned on to make it conductive.
[0013]
Further, each of the third switch elements comprises a MOS transistor, and includes a changeover switch for switching and connecting the corresponding substrate gate of the MOS transistor to either the drain or the source of the MOS transistor, and a control circuit unit. The switching control of each changeover switch may be performed in accordance with the predetermined clock signal.
[0014]
Specifically, the control circuit unit, when charging each first capacitor with the input voltage in accordance with a change in the signal level of the clock signal, the first switch element, the second switch element, After the 3 switch element, the 4th switch element, and the 5th switch element are turned off and turned off, the fourth switch element and the 5th switch element are turned on and turned on when a predetermined time t3 elapses. Each changeover switch is changed over.
[0015]
In this case, when the predetermined time t3 has elapsed, the control circuit unit forms a parasitic diode in a direction that blocks current due to the voltage input to the positive power supply input terminal with respect to each changeover switch. The connection of the substrate gate was changed.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of a charge pump circuit according to the first embodiment of the present invention.
The charge pump circuit 1 in FIG. 1 is a circuit that boosts the constant voltage Va input from the constant voltage circuit 10 to the input terminal IN by (1 + 1 / n) times and outputs the boosted voltage from the output terminal OUT. Note that n is an integer of n> 1, and FIG. 1 shows an example in which a series regulator is used for the constant voltage circuit 10. The input terminal IN is a positive power supply input terminal, and FIG. 1 shows an example in which a negative power supply input terminal (not shown) is grounded.
[0017]
The constant voltage circuit 10 includes an error amplifier 11, a reference voltage generation circuit unit 12 that outputs a predetermined reference voltage Vr, a series circuit of a resistor R1 and a resistor R2 that divides the voltage output from the error amplifier circuit 11, and a capacitor C2. Has been. In the constant voltage circuit 10, the error amplifier 11 amplifies and outputs an error of the voltage divided by the resistors R1 and R2 with respect to the reference voltage Vr, the output voltage is stabilized by the capacitor C2, and the constant voltage Va is output. Is done.
[0018]
The charge pump circuit 1 boosts the constant voltage Va input from the constant voltage circuit 10 by (1 + 1 / n) times and outputs it, and generates and outputs a clock signal CLK having a predetermined frequency. A clock signal generation circuit unit 3 and a control circuit unit 4 that controls the boosting operation of the charge pump circuit unit 2 based on the clock signal CLK input from the clock signal generation circuit unit 3 are provided.
[0019]
The charge pump circuit unit 2 includes n capacitors (hereinafter referred to as flyback capacitors) FC (1) to FC (n) having the same capacity, and capacitors (hereinafter referred to as the output voltage of the charge pump circuit unit 2). The first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) composed of C1 and a P channel type MOS transistor (hereinafter referred to as PMOS transistor). ), Third switch elements SWC (1) to SWC (n-1) and a fourth switch element SWD.
[0020]
Further, the charge pump circuit unit 2 includes a fifth switch element SWE made of an N-channel MOS transistor (hereinafter referred to as an NMOS transistor), and changeover switches SWF (1) to SWF () that are switched according to an input control signal. n-1). The flyback capacitors FC (1) to FC (n) form a first capacitor, and the catch-up capacitor C1 forms a second capacitor.
[0021]
In the charge pump circuit unit 2, the fourth switch element SWD and the flyback capacitors FC (1) to FC (n) are connected between the input terminal IN to which the constant voltage Va is input from the constant voltage circuit 10 and the ground voltage. A series circuit in which the third switch elements SWC (1) to SWC (n−1) are alternately connected and a fifth switch element SWE are connected in series. That is, in the series circuit of the flyback capacitors FC (1) to FC (n) and the third switch elements SWC (1) to SWC (n−1), the flyback capacitors FC (1) to FC (n) are supported. Are connected in series via third switch elements SWC (1) to SWC (n-1).
[0022]
Here, if the connection portion between the fourth switch element SWD and the flyback capacitor FC (1) is P (1) and j = 1 to n−1, the flyback capacitor FC (j) and the third switch element SWC. Let P (2j) be the connection with (j). Further, a connection portion between the flyback capacitor FC (n) and the fifth switch element SWE is P (2n). On the other hand, if k = 1 to n, the first switch element SWA (k) is connected correspondingly between the input terminal IN and the connection part P (2k), and the output terminal OUT and the connection part P (2k−). The second switch element SWB (k) is connected to 1).
[0023]
The changeover switches SWF (1) to SWF (n−1) are provided corresponding to the third switch elements SWC (1) to SWC (n−1). For example, the changeover switch SWF (j) is provided corresponding to the third switch element SWC (j), and the substrate gate (back surface) of the third switch element SWC (j) according to the input control signal. The connection to the source or drain with respect to (gate) is switched. A catch-up capacitor C1 and a load circuit 15 are connected in parallel between the output terminal OUT and the ground voltage. The load circuit 15 is formed by a series circuit of an LED 16, a constant current circuit 17, and a resistor 18, for example.
[0024]
A control signal S1 from the control circuit unit 4 is input to each gate of the first switch elements SWA (1) to SWA (n), and is supplied to each gate of the second switch elements SWB (1) to SWB (n). Are respectively supplied with a control signal S2 from the control circuit unit 4. Further, the control signal S3 from the control circuit unit 4 is input to each gate of the third switch elements SWC (1) to SWC (n−1), and the control circuit unit is connected to the gate of the fourth switch element SWD. 4 is input to the changeover switches SWF (1) to SWF (n−1). The control signal S6 from the control circuit unit 4 is input to each of the changeover switches SWF (1) to SWF (n−1).
[0025]
FIG. 2 is a timing chart showing examples of signals output from the control circuit unit 4, and FIGS. 3 to 8 are equivalent diagrams showing examples of operations of the charge pump circuit unit 2 with respect to the states of the signals in FIG. It is a circuit diagram. The operation of the charge pump circuit unit 2 will be described with reference to FIGS.
In the state a in which the clock signal CLK is at a high level, the control circuit unit 4 sets the control signals S1, S2, S5, and S6 to a high level and sets the control signals S3 and S4 to a low level. .
[0026]
In such a state a, as shown in FIG. 3, the first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) are turned off and are in the cut-off state. The third switch elements SWC (1) to SWB (n−1), the fourth switch element SWD, and the fifth switch element SWE are turned on and are in a conductive state. Further, the changeover switches SWF (1) to SWF (n−1) connect the substrate gates to the sources in the corresponding third switch elements SWC (1) to SWC (n−1). In the state a, each flyback capacitor FC (1) to FC (n) connected in series is charged with the input constant voltage Va, so that each flyback capacitor FC (1) to FC (n) is constant. The battery is charged to 1 / n voltage Va.
[0027]
Next, when the clock signal CLK falls to the low level, the control circuit unit 3 immediately raises the control signals S3 and S4 to the high level and lowers the control signals S5 and S6 to the low level, as shown in FIG. Transition to state b. When the state a is changed to the state b, as shown in FIG. 4, the third switch elements SWC (1) to SWB (n-1), the fourth switch element SWD, and the fifth switch element SWE are turned off and cut off. become. At the same time, the changeover switches SWF (1) to SWF (n−1) connect the substrate gates to the drains in the corresponding third switch elements SWC (1) to SWC (n−1). In the state b, all the switch elements are turned off to be cut off, so that the flyback capacitors FC (1) to FC (n) are each charged to a voltage 1 / n of the constant voltage Va.
[0028]
Next, after the clock signal CLK falls to a low level, the control circuit unit 3 causes the control signal S2 to fall after a predetermined time t1, and transitions to the state c in FIG. When the state b is changed to the state c, as shown in FIG. 5, the second switch elements SWB (1) to SWB (n) are turned on and become conductive. In the state c, the second switch elements SWB (1) to SWB (n) are turned on, the other switch elements are turned off, and the high potential sides of the flyback capacitors FC (1) to FC (n) are output. Connected to the end OUT. At this time, when the voltage of the catch-up capacitor C1 is larger than the constant voltage Va, the drain voltage of the fourth switch element SWD becomes larger than the source voltage, but the substrate gate of the fourth switch element SWD is connected to the drain side. Therefore, no current flows through the parasitic diode of the fourth switch element SWD.
[0029]
Further, in the third switch elements SWC (1) to SWC (n−1), each drain voltage is equal to the voltage of the catch-up capacitor C1, and each source voltage is lower by Va / n than the voltage of the catch-up capacitor C1. Become a voltage. For this reason, in the third switch elements SWC (1) to SWC (n−1), the drain voltage is larger than the source voltage. However, the third switch elements SWF (1) to SWF (n−1) Since the substrate gates of SWC (1) to SWC (n) are respectively connected to the drain side, current flows through the parasitic diodes of the third switch elements SWC (1) to SWC (n). Absent.
[0030]
Further, the control circuit unit 3 causes the control signal S1 to fall after a predetermined time t2 after the transition to the state c, and transitions to the state d in FIG. When transitioning from the state c to the state d, as shown in FIG. 6, the first switch elements SWA (1) to SWA (n) are turned on and become conductive. In the state d, the first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) are turned on, and the third switch elements SWC (1) to SWC (n−1) ), The fourth switch element SWD and the fifth switch element SWE are off.
[0031]
Therefore, the low potential side of each flyback capacitor FC (1) to FC (n) is connected to the input terminal IN. Therefore, the voltages on the high potential side of the flyback capacitors FC (1) to FC (n) are (1 + 1 / n) times the constant voltage Va. The catch-up capacitor C1 is charged with this voltage, and the voltage of the catch-up capacitor C1 also rises to a voltage that is (1 + 1 / n) times the constant voltage Va.
[0032]
Next, as soon as the clock signal CLK rises to a high level, the control circuit unit 3 raises the control signals S1 and S2 to a high level and makes a transition to the state e in FIG. When the state d is changed to the state e, as shown in FIG. 7, the first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) are turned off and cut off. become. In the state e, all the switch elements are turned off, and the flyback capacitors FC (1) to FC (n) supply electric charges to the catch-up capacitor C1, so that the charging voltage is higher than 1 / n of the constant voltage Va. It is falling.
[0033]
Next, after the clock signal CLK rises to the high level, the control circuit unit 3 lowers the control signal S4 and raises the control signals S5 and S6 after a predetermined time t3, and transits to the state f in FIG. . When the state e transitions to the state f, as shown in FIG. 8, the fourth switch element SWD and the fifth switch element SWE are turned on and become conductive. The changeover switches SWF (1) to SWF (n−1) connect the substrate gates of the corresponding third switch elements SWC (1) to SWC (n−1) to the sources.
[0034]
In the state f, when the fourth switch element SWD and the fifth switch element SWE are turned on, the high voltage side of the flyback capacitor FC (1) becomes the same voltage as the constant voltage Va. The low voltage side of (1) is a voltage slightly higher than Va / n. Further, since the flyback capacitor FC (n) has a ground voltage on the low voltage side, the voltage on the high voltage side is slightly lower than Va / n. Therefore, since the source voltage of the third switch elements SWC (1) to SWC (n−1) is higher than the drain voltage, each substrate gate of the third switch elements SWC (1) to SWC (n−1) Are connected by switching from the drain side to the source side by corresponding changeover switches SWF (1) to SWF (n-1), and are invalidated by the parasitic diodes of the third switch elements SWC (1) to SWC (n-1). At the same time as preventing generation of current, generation of reactive current flowing through the parasitic transistor based on the substrate gate is prevented.
[0035]
Further, the control circuit unit 3 causes the control signal S3 to fall after a predetermined time t4 from the transition to the state f, and transitions to the state a in FIG. When transitioning from the state f to the state a, as shown in FIG. 3, the third switch elements SWC (1) to SWB (n−1) are turned on and become conductive.
[0036]
Here, after the clock signal CLK falls to the low level, the timing for turning on the first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) are turned on. The reason for shifting the timing to be performed will be described.
Since the voltage on the high voltage side of the catch-up capacitor C1 is usually larger than the input voltage Va, when charging each flyback capacitor FC (1) to FC (n) in the state a, the second switch element SWB ( 1) to the drain voltage of SWB (n) becomes larger than the source voltage.
[0037]
For this reason, when the substrate gate is connected to the source side in the second switch elements SWB (1) to SWB (n), a forward current flows through the parasitic diode of the MOS transistor, and a reactive current is generated. Therefore, in the second switch elements SWB (1) to SWB (n), when the substrate gate is connected to the drain side to charge the flyback capacitors FC (1) to FC (n), the parasitic characteristics of the MOS transistor The reactive current is prevented from flowing by making the diode in the reverse direction.
[0038]
When the first switch elements SWA (1) to SWA (n) are turned on before the second switch elements SWB (1) to SWB (n) during the transition from the state b to the state c, the flyback capacitor FC ( The voltages on the high potential side of 1) to FC (n) rise to (1 + 1 / n) times the input voltage Va. Then, since the substrate gate is connected to the drain side in each of the second switch elements SWB (1) to SWB (n), the voltage on the source side becomes higher than the voltage on the drain side. Reactive current flows. Therefore, when switching from the state b to the state c, the second switch elements SWB (1) to SWB (n) are turned on before the first switch elements SWA (1) to SWA (n). Such reactive current can be prevented from being generated.
[0039]
Next, when the timing at which the fourth switch element SWD and the fifth switch element SWE are turned on and the timing at which the third switch elements SWC (1) to SWC (n−1) are turned on transition from the state e to the state f. The reason for shifting from the state f to the state a will be described.
In the state d, in the third switch elements SWC (1) to SWC (n−1), each gate voltage is approximately the input voltage Va, and each drain voltage is approximately (1 + 1 / n) times the input voltage Va. Therefore, the junction capacitance between the gate and the drain is charged with a voltage 1 / n of the input voltage Va, and the polarity is negative on the gate side with respect to the drain. Such a state is the same in state e.
[0040]
If the timing at which the fifth switch element SWE and the third switch elements SWC (1) to (n-1) are turned on at the time of transition from the state e to the state f is the same, the fifth switch element SWE is turned on. The voltage at the connection between the flyback capacitors FC (1) to FC (n) and the drains of the third switch elements SWC (1) to SWC (n−1) is reduced to about 1 / n of the input voltage Va. For this reason, in the third switch elements SWC (1) to SWC (n−1), the gate voltage tends to decrease due to the influence of the electric charge charged in the gate-drain junction capacitance.
[0041]
At this time, in order to turn on the third switch elements SWC (1) to SWC (n−1), the gates of the third switch elements SWC (1) to SWC (n−1) are changed from the high level to the low level. When changing signals are input, overdrive occurs due to the influence of the charge charged on the gate-drain junction capacitance described above, and the gate voltages of the third switch elements SWC (1) to SWC (n-1) are It becomes a negative voltage instantaneously.
[0042]
Then, since the output circuit of the control circuit unit 4 that drives the gates of the third switch elements SWC (1) to SWC (n−1) has a normal CMOS configuration, the NMOS transistors that configure the output circuit A reactive current flows through the base substrate, and the parasitic transistor of the NMOS transistor is turned on to cause a latch-up. In order to prevent the occurrence of the latch-up, the control circuit unit 4 turns on the third switch elements SWC (1) to SWC (n−1) after a predetermined time t4 has elapsed since the fifth switch element SWE is turned on. I will let you.
[0043]
Next, FIG. 9 is a diagram illustrating a circuit example of the control circuit unit 4. An example of the operation of the control circuit unit 4 will be described in more detail with reference to FIG.
9, the control circuit unit 4 includes a 3-input NAND circuit 21, a 4-input NAND circuit 22, a 3-input AND circuit 23, a 4-input OR circuit 24, a 2-input OR circuit 25, inverters 26, 27, The first delay circuit D1, the second delay circuit D2, the third delay circuit D3, the fourth delay circuit D4, and the fifth delay circuit D5 are included.
[0044]
The clock signal CLK from the clock signal generation circuit unit 3 is input to the corresponding input terminals of the NAND circuits 21 and 22, the AND circuit 23, and the OR circuits 24 and 25, respectively. The output signal of the OR circuit 25 is delayed for a predetermined time by the first delay circuit D1 and output as the control signal S1, and the output signal of the OR circuit 24 is delayed by the second delay circuit D2 for a predetermined time and output as the control signal S2. The control signal S1 is output to the corresponding input terminals of the NAND circuits 21 and 22 and the AND circuit 23, respectively. The control signal S2 is output to the corresponding input terminals of the NAND circuits 21 and 22, the AND circuit 23, and the OR circuit 25. It is output.
[0045]
The NAND circuit 21 and the AND circuit 23 are inputted with the clock signal CLK and the control signals S1 and S2, respectively, and the output signal of the NAND circuit 21 is delayed for a predetermined time by the fourth delay circuit D4 and outputted as the control signal S4. The output signal of the AND circuit 23 is delayed for a predetermined time by the fifth delay circuit D5 and output as the control signal S5. The signal level of the control signal S4 is inverted by the inverter 26 and is output to the corresponding input terminal of the OR circuit 24 as the control signal S4B. The control signal S5 is output to the corresponding input terminals of the NAND circuit 22 and the OR circuit 24, respectively.
[0046]
The NAND circuit 22 is supplied with the clock signal CLK and the control signals S1, S2, and S5, and the output signal of the NAND circuit 22 is output as the control signal S6, and is controlled by being delayed for a predetermined time by the third delay circuit D3. Output as signal S3. The signal level of the control signal S3 is inverted by the inverter 27 and output to the corresponding input terminal of the OR circuit 24 as the control signal S3B. The clock signal CLK and the control signals S3B, S4B, and S5 are input to the OR circuit 24, and the output signal of the OR circuit 24 is delayed for a predetermined time by the second delay circuit D2 and output as the control signal S2. Further, the clock signal CLK and the control signal S2 are respectively input to the OR circuit 25, and the output signal of the OR circuit 25 is delayed for a predetermined time by the first delay circuit D1 and output as the control signal S1.
[0047]
2 is determined by the delay time of the second delay circuit D2, and the predetermined time t2 of the state c in FIG. 2 is determined by the delay time of the first delay circuit D1. 2 is determined by the delay times of the fourth delay circuit D4 and the fifth delay circuit D5, and the predetermined time t4, which is the period of state f in FIG. 2, is the third delay circuit. It depends on the delay time of D3. The first delay circuit D1 to the fifth delay circuit D5 may perform the delay operation only when the corresponding control signals S1 to S5 are asserted, and may not perform the delay operation in other cases. Further, the first delay circuit D1 to the fifth delay circuit D5 have their respective delay times so that at the switching timing synchronized with the clock signal CLK, the switch elements that are turned on or off first become more than the time when they are completely turned on or off. Is set.
[0048]
However, when the operation time for turning on / off each switch element in the charge pump circuit unit 2 is faster than the delay time of the combinational logic circuit in the control circuit unit 4 in FIG. 9, the first delay circuit D1 to the first delay circuit D1. Each delay circuit of the 5-delay circuit D5 may be omitted. In the delay circuits from the first delay circuit D1 to the fifth delay circuit D5, when these conditions are satisfied, the same delay time may be set, and each switch element in the charge pump circuit unit 2 may be set. Different delay times may be set in consideration of the delay difference due to the gate capacitance (total of the capacitance between the gate and source, between the gate and drain, and between the gate and bulk).
[0049]
FIG. 10 is a diagram illustrating circuit examples of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, and the fourth delay circuit D4.
In FIG. 10, when the signal Si input to the gates of the PMOS transistor 31 and the NMOS transistor 32 rises to a high level, the PMOS transistor 31 is turned off and cut off, and the NMOS transistor 32 is turned on. For this reason, the charge charged in the capacitor 33 is discharged by the NMOS transistor 32, the input terminal of the inverter 34 immediately becomes low level, and the input signal Si is output as the output signal So without being delayed.
[0050]
On the other hand, when the input signal Si falls to the low level, the PMOS transistor 31 is turned on and the NMOS transistor 32 is turned off. For this reason, since the capacitor 33 is charged via the resistor 35, the output signal So becomes low level with a delay by the time required for the charging. Therefore, the delay circuit of FIG. 10 is set by the capacitance of the capacitor 33 and the resistance value of the resistor 35 when the input signal Si rises without delay and the output signal So rises and when the input signal Si falls. The output signal So falls after a delay of time. That is, the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, and the fourth delay circuit D4 are respectively set to desired delay times by changing the capacitance of the capacitor 33 and the resistance value of the resistor 35. Can do.
[0051]
FIG. 11 is a diagram illustrating a circuit example of the fifth delay circuit D5.
In FIG. 11, when the signal Si input to the gates of the PMOS transistor 41 and the NMOS transistor 42 falls to a low level, the NMOS transistor 42 is turned off and turned off, and the PMOS transistor 41 is turned on. For this reason, the input terminal of the inverter 44 immediately becomes a high level, and the input signal Si is output as the output signal So without being delayed.
[0052]
On the other hand, when the input signal Si becomes high level, the PMOS transistor 41 is turned off and the NMOS transistor 42 is turned on. For this reason, since the capacitor 43 is charged via the resistor 45, the output signal So goes high after a delay by the time required for the charging. Therefore, the delay circuit of FIG. 11 is set by the capacitance of the capacitor 43 and the resistance value of the resistor 45 when the output signal So falls without delay when the input signal Si falls, and when the input signal Si rises. The output signal So rises with a delay of a predetermined time. That is, the fifth delay circuit D5 can be set to a desired delay time by changing the capacitance of the capacitor 43 and the resistance value of the resistor 45, respectively.
[0053]
FIG. 12 is a diagram illustrating another circuit example of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, the fourth delay circuit D4, and the fifth delay circuit D5.
In FIG. 12, when the signal Si input to the gates of the PMOS transistor 51 and the NMOS transistor 53 rises to a high level, the PMOS transistor 51 is turned off and cut off, and the NMOS transistor 53 is turned on. For this reason, the NMOS transistor 54 is turned off to be cut off, and the charge charged in the capacitor 56 is discharged by the NMOS transistor 53 and the capacitor 55 is charged via the resistor 57. Thus, the PMOS transistor 52 is turned on with a delay required for charging the capacitor 55, and the output signal So rises.
[0054]
On the other hand, when the input signal Si falls to the low level, the PMOS transistor 51 is turned on and the NMOS transistor 53 is turned off. For this reason, the PMOS transistor 52 is turned off to be cut off, and the charge charged in the capacitor 55 is discharged by the PMOS transistor 51 and the capacitor 56 is charged via the resistor 57. Thus, the NMOS transistor 54 is turned on with a delay required for charging the capacitor 56, and the output signal So falls. In the case of this circuit, since there is no period in which the NMOS transistor 54 and the PMOS transistor 52 are simultaneously turned on, there is an advantage that there is almost no through current flowing therethrough, but there is also a problem that the output is temporarily in a high impedance state. ing.
[0055]
For this reason, when the input signal Si rises, the delay circuit of FIG. 12 delays by the time set by the capacitance of the capacitor 55 and the resistance value of the resistor 57 and the output signal So rises. In the delay circuit of FIG. 12, when the input signal Si falls, the output signal So falls after a delay of a time set by the capacitance of the capacitor 56 and the resistance value of the resistor 57. That is, the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, the fourth delay circuit D4, and the fifth delay circuit D5 are configured by changing the capacitances of the capacitors 55 and 56 and the resistance value of the resistor 57. Each can be set to a desired delay time.
[0056]
On the other hand, in each delay circuit shown in FIGS. 10 to 12, the resistor used for setting the delay time can be made of polysilicon, N + diffusion, P + diffusion, or the like when the delay circuit is integrated into an IC. In order to improve the delay time of the delay circuit with high accuracy, the delay time is set by trimming the trimming resistor. The capacitor used for setting the delay time can also use the gate capacitance of the MOS transistor.
[0057]
Further, in the charge pump circuit 1 of FIG. 1, when n = 2, the result is as shown in FIG. 1 and 13 show an example in which one load LED 15 is provided as the load circuit 15. However, the same applies to the case where a plurality of LEDs are provided. In this case, in FIG. 1 and FIG. A plurality of load circuits 15 are connected in parallel between the terminal OUT and the ground voltage.
[0058]
As described above, the charge pump circuit according to the first embodiment prevents the current from flowing backward from the high voltage side of the flyback capacitors FC (1) to FC (n) connected in series to the input terminal IN. The fourth switch element SWD having the substrate gate connected to the drain is provided, and the current does not flow backward from the high voltage side of the catch-up capacitor C1 to the flyback capacitors FC (1) to FC (n) connected in series. As described above, the second switch element SWB (1) having the substrate gate connected to the drain is provided. Therefore, it is possible to prevent the current from flowing backward from the high voltage side of the capacitor without using a diode, and it is possible to eliminate a voltage drop due to the forward voltage of the diode.
[0059]
When charging the flyback capacitors FC (1) to FC (n−1) with the input voltage Va, the third switch element SWC (1) is turned on after the fourth switch element SWD and the fifth switch element SWE are turned on. ˜SWC (n−1) was turned on. This prevents the reactive current from flowing to the base substrate of the NMOS transistor that constitutes the output circuit of the control circuit unit 4 that drives the gates of the third switch elements SWC (1) to SWC (n−1). Therefore, it is possible to prevent the parasitic transistor of the NMOS transistor from being turned on to cause latch-up.
[0060]
In addition, when the voltage charged in the flyback capacitors FC (1) to FC (n−1) is output to the output terminal OUT, the third switch element SWC () is switched by the changeover switches SWF (1) to SWF (n−1). After the substrate gates of 1) to SWC (n) are connected to the drain side, the second switch elements SWB (1) to SWB (n) are turned on, and then the first switch elements SWA (1) to SWA (n ) Was turned on. Thus, in the third switch elements SWC (1) to SWB (n), the reactive current can be prevented from flowing through the parasitic diodes in the third switch elements SWC (1) to SWC (n-1). The source side voltage can be made higher than the drain side voltage, and the reactive current can be prevented from flowing through the substrate gate.
[0061]
【The invention's effect】
As is clear from the above description, according to the charge pump circuit of the present invention, a current is supplied from the first capacitor to the positive power supply input terminal by the voltage obtained when each first capacitor is connected in series and charged. A control circuit instead of a backflow prevention diode for preventing flow and a backflow prevention diode for preventing current from flowing from the second capacitor to the first capacitor by a voltage obtained when the second capacitor is charged. Each of the switching elements that is controlled by the switch is used. From this, it is possible to reduce the loss caused by the voltage drop due to the forward voltage of the backflow prevention diode, and for the load that requires a voltage close to the voltage input to the positive power supply input terminal, the input voltage Can be boosted by (1 + 1 / n) times, and power efficiency can be improved. In addition, by controlling the timing of turning on / off each switch element by the control circuit unit, a through current flowing from the positive power supply input terminal to the negative power supply input terminal, and from the second capacitor to the positive power supply input terminal. Each of the reverse currents can be prevented.
[0062]
Specifically, the second switch element and the fourth switch element are formed by MOS transistors to which a substrate gate is connected so that a parasitic diode is formed in a direction that prevents reverse current flow. Thus, the current flowing from the second capacitor to the first capacitor and the current flowing from the first capacitor to the positive power supply input terminal can be blocked without using a backflow preventing diode.
[0063]
In addition, when the second capacitor is charged with each voltage charged in each first capacitor, each first switch element is turned on after each second switch element is turned on. Therefore, it is possible to prevent the source-side voltage from becoming higher than the drain-side voltage in a state where each second switch element is turned off, and it is possible to prevent generation of current flowing through the substrate gate, and at the same time, the substrate. It is possible to prevent the generation of a reactive current generated through a parasitic transistor based on a gate.
[0064]
In addition, when charging each first capacitor with the voltage input from the positive power supply input terminal, the third switch element is turned on after the fourth switch element and the fifth switch element are turned on. . Thus, it is possible to prevent the occurrence of latch-up caused by turning on the parasitic transistor of the MOS transistor that constitutes the output circuit of the control circuit section.
[0065]
Furthermore, each switch is provided for switching and connecting the substrate gate of the MOS transistor forming the third switch element to either the drain or the source of the MOS transistor. Therefore, by switching each changeover switch, it is possible to prevent the generation of the reactive current flowing through the parasitic diode of each third switch element, and at the same time, the generation of the reactive current flowing through the parasitic transistor based on the substrate gate. Can be prevented.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a charge pump circuit according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing an example of each signal output from the control circuit section 4 of FIG.
3 is an equivalent circuit diagram illustrating an operation example of the charge pump circuit unit 2 with respect to the state a in FIG. 2;
4 is an equivalent circuit diagram illustrating an operation example of the charge pump circuit unit 2 with respect to the state b of FIG. 2. FIG.
5 is an equivalent circuit diagram illustrating an operation example of the charge pump circuit unit 2 with respect to the state c in FIG. 2. FIG.
6 is an equivalent circuit diagram illustrating an operation example of the charge pump circuit unit 2 with respect to the state d in FIG. 2. FIG.
7 is an equivalent circuit diagram showing an operation example of the charge pump circuit section 2 with respect to the state e in FIG. 2. FIG.
8 is an equivalent circuit diagram illustrating an operation example of the charge pump circuit unit 2 with respect to the state f in FIG.
FIG. 9 is a diagram illustrating a circuit example of a control circuit unit 4 in FIG. 1;
10 is a diagram illustrating circuit examples of a first delay circuit D1, a second delay circuit D2, a third delay circuit D3, and a fourth delay circuit D4 in FIG. 9;
11 is a diagram showing a circuit example of a fifth delay circuit D5 in FIG.
12 is a diagram illustrating another circuit example of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, the fourth delay circuit D4, and the fifth delay circuit D5 in FIG. 9;
13 is a diagram showing a circuit example of the charge pump circuit 1 of FIG. 1 when n = 2.
[Explanation of symbols]
1 Charge pump circuit
2 Charge pump circuit
3 Clock signal generation circuit
4 Control circuit
10 Constant voltage circuit
15 Load circuit
SWA (1) to SWA (n) first switch element
SWB (1) to SWB (n) second switch element
SWC (1) to SWC (n-1) Third switch element
SWD 4th switch element
SWE 5th switch element
SWF (1) to SWF (n-1) selector switch
FC (1) to FC (n) Flyback capacitor
C1 Catch-up capacitor

Claims

In the charge pump circuit that boosts the input voltage input to the positive power supply input terminal and outputs it from the output terminal,
A first capacitor of the multiple,
Each first switch element that connects the low voltage side during charging of the corresponding first capacitor and the positive power source input terminal, respectively,
Each second switch element that connects the output side and the high voltage side during charging of the corresponding first capacitor;
Each third switch element connecting the first capacitors in series;
A fourth switch element for connecting one end of a series circuit of each first capacitor and each third switch element to the positive power supply input terminal;
A fifth switch element that connects the other end of the series circuit of each first capacitor and each third switch element to a negative power supply input terminal;
A second capacitor charged with a voltage obtained by charging each of the first capacitors;
A control circuit unit that performs switching control of each of the first switch elements, the second switch elements, the third switch elements, the fourth switch element, and the fifth switch element in accordance with a predetermined clock signal;
Equipped with a,
When the control circuit unit charges the second capacitor with each voltage charged in each first capacitor according to a change in the signal level of the clock signal, each of the first switch element and each second switch element Each of the third switch element, the fourth switch element, and the fifth switch element is turned off to be in a cut-off state, and when a predetermined time t1 has elapsed, each second switch element is turned on to be in a conductive state, and further, for a predetermined time. A charge pump circuit characterized in that, when t2 elapses, each first switch element is turned on to be in a conductive state .

Each of the second switch elements is composed of a MOS transistor having a substrate gate connected thereto so that a parasitic diode is formed in a direction of blocking a current flowing from the second capacitor to the corresponding first capacitor. 2. The switch element is composed of a MOS transistor having a substrate gate connected so that a parasitic diode is formed in a direction of blocking current flowing from the first capacitor to the positive power supply input terminal. Charge pump circuit.

The control circuit unit, when charging each first capacitor with the input voltage in accordance with a change in the signal level of the clock signal, each first switch element, each second switch element, each third switch element, 4 after the switch element and the fifth switching element to cut-off state respectively turned off, the predetermined time t 3 has elapsed the fourth switching element and the fifth switching element are turned on respectively in a conductive state, further the predetermined time t 4 3. The charge pump circuit according to claim 1, wherein each of the third switch elements is turned on to be in a conductive state after a lapse of time.

Each of the third switch elements is composed of a MOS transistor, and includes each switch for switching and connecting the substrate gate of the corresponding MOS transistor to either the drain or the source of the MOS transistor, and the control circuit unit includes: 4. The charge pump circuit according to claim 1 , wherein switching control of each changeover switch is performed in accordance with the predetermined clock signal .

The control circuit unit, when charging each first capacitor with the input voltage in accordance with a change in the signal level of the clock signal, each first switch element, each second switch element, each third switch element, After the four switch elements and the fifth switch element are turned off and put into the cut-off state, when a predetermined time t3 elapses, the fourth switch element and the fifth switch element are turned on and turned on, respectively. 5. The charge pump circuit according to claim 4, wherein switching is performed .

Wherein said control circuit unit, when the predetermined time t3 has elapsed, for each changeover switch, the substrate as parasitic diode in a direction to block current by the voltage input to the positive power input terminal is formed 6. The charge pump circuit according to claim 5, wherein the gate connection is switched .