JP3911188B2 - Charge pump circuit - Google Patents
Charge pump circuit Download PDFInfo
- Publication number
- JP3911188B2 JP3911188B2 JP2002116403A JP2002116403A JP3911188B2 JP 3911188 B2 JP3911188 B2 JP 3911188B2 JP 2002116403 A JP2002116403 A JP 2002116403A JP 2002116403 A JP2002116403 A JP 2002116403A JP 3911188 B2 JP3911188 B2 JP 3911188B2
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- capacitor
- voltage
- turned
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、電源回路に用いられるチャージポンプ回路に関し、特に、電源電圧より僅かに高い電圧が必要になる負荷に、高効率で電力供給が可能なチャージポンプ回路に関するものである。
【0002】
【従来の技術】
電源電圧より高い電圧を必要とする場合は、電源回路として、主にインダクタンスを利用したDC−DCコンバータが使用されている。DC−DCコンバータは、任意の電圧を発生させることができ、しかも消費電流の大きい負荷に効率よく電力を供給できるため、多くの用途に使用されている。しかし、DC−DCコンバータは、トランスやコイル等の部品が必要なため、小型化を図ることが困難であり、DC−DCコンバータのすべてを半導体集積回路に集積することができなかった。
【0003】
そのため、比較的消費電流の小さい負荷に電源を供給する場合には、小型化が可能で高効率なチャージポンプ回路が電源回路に使用されていた。しかし、チャージポンプ回路は、直流電源からの電源電圧で充電したコンデンサの電圧を加算して昇圧するため、出力電圧が電源電圧の整数倍の電圧しか得られず、電源電圧と負荷が必要とする電圧の関係によっては、負荷に必要以上の電圧が供給されて負荷の電力消費が大きくなり、著しく効率を低下させる場合があった。
【0004】
そこで、特開2001−169537号公報では、このようなチャージポンプ回路の欠点である、電源電圧の整数倍の出力電圧しか得られない点を改善したチャージポンプ回路が開示されている。特開2001−169537号公報では、電源に一番近いコンデンサに同容量の物を2個使用し、該2個のコンデンサを直列に接続して電源電圧で充電することにより、該各コンデンサは電源電圧の1/2の電圧に充電される。
【0005】
このように充電された2個のコンデンサを並列に接続して得られる電圧を、電源電圧と同じ電圧に充電されている他のコンデンサの電圧又は電源電圧に加算することで、電源電圧の(N+0.5)倍の電圧を得るようにしている。なお、Nは、N>0の整数である。更に、特開2001−169537号公報では、電源に一番近いコンデンサを4個にして、前記と同様に4個を並列に接続したものを電圧加算することで、電源電圧の1/4ステップごとに出力電圧を設定できる回路が開示されている。
【0006】
【発明が解決しようとする課題】
しかし、従来は、高い電圧に充電されたコンデンサの高電圧側から、直流電源側に電流が逆流しないように、通常は、複数のダイオードを使用していた。このため、特に電源電圧が低い場合は、該ダイオードの順方向電圧によるロスが、無視できないほど効率を低下させていた。特開2001−169537号公報で開示されたチャージポンプ回路においても、電源電圧の1/4ステップという細かさで昇圧できるようになったものの、高い電圧に充電されたコンデンサの高電圧側からの電流の逆流を防止するためにダイオードを使用しており、該ダイオードの順方向電圧によるロスが発生すると考えられる。
【0007】
更に、コンデンサを直列に接続するスイッチ素子に、サブストレートゲートをソースに接続したMOSトランジスタを使用しているため、これらの回路をIC化した場合に、昇圧動作の途中で該MOSトランジスタのソース電圧がドレイン電圧より高くなると、該MOSトランジスタの寄生ダイオードに順方向電流が流れて電源電圧と接地電圧との間に無効電流が流れ、電力効率を低下させるという問題が考えられる。また、前記スイッチ素子をなすMOSトランジスタの寄生トランジスタがラッチアップ現象を起こすと、ICが発熱して不具合が発生する可能性があった。
【0008】
本発明は、上記のような問題を解決するためになされたものであり、コンデンサの高電圧側から電流が逆流しないようにするためのダイオードの順方向電圧による電圧低下をなくすことができ、IC化した際の無効電流の発生やラッチアップの発生を低減させることができる、電源電圧の(1+1/n)倍の電圧を発生させる高効率のチャージポンプ回路を得ることを目的とする。
【0009】
【課題を解決するための手段】
この発明に係るチャージポンプ回路は、正側電源入力端に入力された入力電圧を昇圧して出力端から出力するチャージポンプ回路において、
複数の第1コンデンサと、
対応する該第1コンデンサにおける充電時の低電圧側と前記正側電源入力端とをそれぞれ接続する各第1スイッチ素子と、
対応する該第1コンデンサにおける充電時の高電圧側と前記出力端とをそれぞれ接続する各第2スイッチ素子と、
前記各第1コンデンサを直列に接続する各第3スイッチ素子と、
前記各第1コンデンサと該各第3スイッチ素子との直列回路の一端を前記正側電源入力端に接続する第4スイッチ素子と、
前記各第1コンデンサと該各第3スイッチ素子との直列回路の他端を負側電源入力端に接続する第5スイッチ素子と、
前記各第1コンデンサを充電して得られる電圧で充電される第2コンデンサと、
所定のクロック信号に応じて前記各第1スイッチ素子、各第2スイッチ素子、各第3スイッチ素子、第4スイッチ素子及び第5スイッチ素子のスイッチング制御をそれぞれ行う制御回路部と、
を備え、
前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第1コンデンサに充電されたそれぞれの電圧で前記第2コンデンサを充電する場合、前記各第1スイッチ素子、各第2スイッチ素子、各第3スイッチ素子、第4スイッチ素子及び第5スイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間t1が経過すると各第2スイッチ素子をそれぞれオンさせて導通状態にし、更に所定時間t2が経過すると各第1スイッチ素子をそれぞれオンさせて導通状態にするものである。
【0010】
具体的には、前記各第2スイッチ素子は、前記第2コンデンサから対応する第1コンデンサに流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたMOSトランジスタからなると共に、前記第4スイッチ素子は、第1コンデンサから前記正側電源入力端に流れる電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたMOSトランジスタからなるようにした。
【0012】
また、前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第1コンデンサを前記入力電圧で充電する場合、前記各第1スイッチ素子、各第2スイッチ素子、各第3スイッチ素子、第4スイッチ素子及び第5スイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間t3が経過すると第4スイッチ素子及び第5スイッチ素子をそれぞれオンさせて導通状態にし、更に所定時間t4が経過すると各第3スイッチ素子をそれぞれオンさせて導通状態にするようにした。
【0013】
更に、前記各第3スイッチ素子は、それぞれMOSトランジスタからなり、対応する該MOSトランジスタのサブストレートゲートを該MOSトランジスタのドレイン又はソースのいずれかに切り換えて接続する各切り換えスイッチを備え、制御回路部は、前記所定のクロック信号に応じて該各切り換えスイッチの切り換え制御をそれぞれ行うようにしてもよい。
【0014】
具体的には、前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第1コンデンサを前記入力電圧で充電する場合、前記各第1スイッチ素子、各第2スイッチ素子、各第3スイッチ素子、第4スイッチ素子及び第5スイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間t3が経過すると第4スイッチ素子及び第5スイッチ素子をそれぞれオンさせて導通状態にすると共に、前記各切り換えスイッチの切り換えを行うようにした。
【0015】
この場合、前記制御回路部は、前記所定時間t3が経過すると、各切り換えスイッチに対して、前記正側電源入力端に入力された電圧による電流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートの接続を切り換えるようにした。
【0016】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるチャージポンプ回路の例を示した回路図である。
図1におけるチャージポンプ回路1は、定電圧回路10から入力端INに入力された定電圧Vaを(1+1/n)倍に昇圧して出力端OUTから出力する回路である。なお、nは、n>1の整数であり、図1では、定電圧回路10にシリーズレギュレータを使用した場合を例にして示している。また、入力端INは正側電源入力端をなし、図1では、負側電源入力端(図示せず)が接地されている場合を例にして示している。
【0017】
定電圧回路10は、誤差増幅器11、所定の基準電圧Vrを出力する基準電圧発生回路部12、誤差増幅回路11から出力された電圧を分圧する抵抗R1及び抵抗R2の直列回路及びコンデンサC2で構成されている。定電圧回路10において、誤差増幅器11は、抵抗R1と抵抗R2で分圧された電圧の基準電圧Vrに対する誤差を増幅して出力し、該出力電圧がコンデンサC2で安定化され定電圧Vaが出力される。
【0018】
チャージポンプ回路1は、定電圧回路10から入力された定電圧Vaを(1+1/n)倍に昇圧して出力するチャージポンプ回路部2と、所定の周波数のクロック信号CLKを生成して出力するクロック信号発生回路部3と、該クロック信号発生回路部3から入力されたクロック信号CLKを基にしてチャージポンプ回路部2の昇圧動作の制御を行う制御回路部4とを備えている。
【0019】
チャージポンプ回路部2は、同じ容量のn個のコンデンサ(以下、フライバックコンデンサと呼ぶ)FC(1)〜FC(n)と、チャージポンプ回路部2の出力電圧を安定化させるコンデンサ(以下、キャッチアップコンデンサと呼ぶ)C1と、Pチャネル形MOSトランジスタ(以下、PMOSトランジスタと呼ぶ)からなる第1スイッチ素子SWA(1)〜SWA(n)、第2スイッチ素子SWB(1)〜SWB(n)、第3スイッチ素子SWC(1)〜SWC(n−1)及び第4スイッチ素子SWDとを備えている。
【0020】
更に、チャージポンプ回路部2は、Nチャネル形MOSトランジスタ(以下、NMOSトランジスタと呼ぶ)からなる第5スイッチ素子SWEと、入力された制御信号に応じて切り換わる切り換えスイッチSWF(1)〜SWF(n−1)とを備えている。なお、フライバックコンデンサFC(1)〜FC(n)が第1コンデンサをなし、キャッチアップコンデンサC1が第2コンデンサをなす。
【0021】
チャージポンプ回路部2において、定電圧回路10から定電圧Vaが入力される入力端INと接地電圧との間には、第4スイッチ素子SWDと、フライバックコンデンサFC(1)〜FC(n)及び第3スイッチ素子SWC(1)〜SWC(n−1)が交互に接続された直列回路と、第5スイッチ素子SWEとが直列に接続されている。すなわち、フライバックコンデンサFC(1)〜FC(n)と第3スイッチ素子SWC(1)〜SWC(n−1)の直列回路において、フライバックコンデンサFC(1)〜FC(n)が、対応する第3スイッチ素子SWC(1)〜SWC(n−1)を介してそれぞれ直列に接続されている。
【0022】
ここで、第4スイッチ素子SWDとフライバックコンデンサFC(1)との接続部をP(1)とし、j=1〜n−1とすると、フライバックコンデンサFC(j)と第3スイッチ素子SWC(j)との接続部をP(2j)とする。更に、フライバックコンデンサFC(n)と第5スイッチ素子SWEとの接続部をP(2n)とする。一方、k=1〜nとすると、入力端INと接続部P(2k)との間には第1スイッチ素子SWA(k)が対応して接続され、出力端OUTと接続部P(2k−1)との間には第2スイッチ素子SWB(k)が対応して接続されている。
【0023】
また、切り換えスイッチSWF(1)〜SWF(n−1)は、第3スイッチ素子SWC(1)〜SWC(n−1)に対応して設けられている。例えば、切り換えスイッチSWF(j)は、第3スイッチ素子SWC(j)に対応して設けられており、入力される制御信号に応じて、第3スイッチ素子SWC(j)のサブストレートゲート(バックゲート)に対するソース又はドレインへの接続の切り換えを行う。出力端OUTには、接地電圧との間にキャッチアップコンデンサC1と負荷回路15が並列に接続されている。負荷回路15は、例えばLED16、定電流回路17及び抵抗18の直列回路で形成されている。
【0024】
第1スイッチ素子SWA(1)〜SWA(n)の各ゲートには、制御回路部4からの制御信号S1がそれぞれ入力され、第2スイッチ素子SWB(1)〜SWB(n)の各ゲートには、制御回路部4からの制御信号S2がそれぞれ入力されている。また、第3スイッチ素子SWC(1)〜SWC(n−1)の各ゲートには、制御回路部4からの制御信号S3がそれぞれ入力され、第4スイッチ素子SWDのゲートには、制御回路部4からの制御信号S4が入力され、切り換えスイッチSWF(1)〜SWF(n−1)には、制御回路部4からの制御信号S6がそれぞれ入力されている。
【0025】
図2は、制御回路部4から出力される各信号例を示したタイミングチャートであり、図3〜図8は、図2の各信号の状態に対するチャージポンプ回路部2の動作例を示した等価回路図である。図2〜図8を用いて、チャージポンプ回路部2の動作について説明する。
制御回路部4は、クロック信号CLKがハイ(High)レベルである状態aでは、制御信号S1,S2,S5,S6をそれぞれハイレベルにし、制御信号S3,S4をロー(Low)レベルにしている。
【0026】
このような状態aでは、図3で示すように、第1スイッチ素子SWA(1)〜SWA(n)及び第2スイッチ素子SWB(1)〜SWB(n)がそれぞれオフして遮断状態であり、第3スイッチ素子SWC(1)〜SWB(n−1)、第4スイッチ素子SWD及び第5スイッチ素子SWEがそれぞれオンして導通状態である。更に、切り換えスイッチSWF(1)〜SWF(n−1)は、対応する第3スイッチ素子SWC(1)〜SWC(n−1)においてサブストレートゲートをソースに接続させる。状態aでは、直列に接続された各フライバックコンデンサFC(1)〜FC(n)が入力された定電圧Vaで充電されるため、各フライバックコンデンサFC(1)〜FC(n)は定電圧Vaの1/nの電圧にそれぞれ充電される。
【0027】
次に、制御回路部3は、クロック信号CLKがローレベルに立ち下がると、直ちに、制御信号S3及びS4をハイレベルに立ち上げると共に制御信号S5及びS6をローレベルに立ち下げて、図2の状態bに遷移させる。状態aから状態bに遷移すると、図4で示すように、第3スイッチ素子SWC(1)〜SWB(n−1)、第4スイッチ素子SWD及び第5スイッチ素子SWEがそれぞれオフして遮断状態になる。同時に、切り換えスイッチSWF(1)〜SWF(n−1)は、対応する第3スイッチ素子SWC(1)〜SWC(n−1)においてサブストレートゲートをドレインに接続させる。状態bでは、すべてのスイッチ素子はオフして遮断状態になることから、フライバックコンデンサFC(1)〜FC(n)は、それぞれ定電圧Vaの1/nの電圧に充電されたままである。
【0028】
次に、制御回路部3は、クロック信号CLKがローレベルに立ち下がってから、所定時間t1後に制御信号S2を立ち下げて、図2の状態cに遷移させる。状態bから状態cに遷移すると、図5で示すように、第2スイッチ素子SWB(1)〜SWB(n)がそれぞれオンして導通状態になる。状態cでは、第2スイッチ素子SWB(1)〜SWB(n)がそれぞれオンし、他のスイッチ素子はそれぞれオフとなり、フライバックコンデンサFC(1)〜FC(n)の各高電位側がそれぞれ出力端OUTに接続される。このとき、キャッチアップコンデンサC1の電圧が定電圧Vaよりも大きい場合、第4スイッチ素子SWDのドレイン電圧はソース電圧よりも大きくなるが、第4スイッチ素子SWDのサブストレートゲートはドレイン側に接続されているため、第4スイッチ素子SWDの寄生ダイオードを介して電流が流れることはない。
【0029】
また、第3スイッチ素子SWC(1)〜SWC(n−1)において、各ドレイン電圧はキャッチアップコンデンサC1の電圧と等しくなり、各ソース電圧はキャッチアップコンデンサC1の電圧よりもVa/n低下した電圧になる。このため、第3スイッチ素子SWC(1)〜SWC(n−1)において、ドレイン電圧がソース電圧よりも大きくなるが、切り換えスイッチSWF(1)〜SWF(n−1)によって、第3スイッチ素子SWC(1)〜SWC(n)の各サブストレートゲートをそれぞれドレイン側に接続しているため、第3スイッチ素子SWC(1)〜SWC(n)の各寄生ダイオードを介して電流が流れることはない。
【0030】
また、制御回路部3は、状態cに遷移してから所定時間t2後に制御信号S1を立ち下げて、図2の状態dに遷移させる。状態cから状態dに遷移すると、図6で示すように、第1スイッチ素子SWA(1)〜SWA(n)がそれぞれオンして導通状態になる。状態dでは、第1スイッチ素子SWA(1)〜SWA(n)及び第2スイッチ素子SWB(1)〜SWB(n)がそれぞれオンし、第3スイッチ素子SWC(1)〜SWC(n−1)、第4スイッチ素子SWD及び第5スイッチ素子SWEがそれぞれオフしている。
【0031】
このため、各フライバックコンデンサFC(1)〜FC(n)の低電位側が入力端INに接続される。このことから、各フライバックコンデンサFC(1)〜FC(n)の高電位側の電圧は、それぞれ定電圧Vaの(1+1/n)倍の電圧になる。該電圧でキャッチアップコンデンサC1は充電され、キャッチアップコンデンサC1の電圧も定電圧Vaの(1+1/n)倍の電圧まで上昇する。
【0032】
次に、制御回路部3は、クロック信号CLKがハイレベルに立ち上がると、直ちに、制御信号S1及びS2をハイレベルに立ち上げて、図2の状態eに遷移させる。状態dから状態eに遷移すると、図7で示すように、第1スイッチ素子SWA(1)〜SWA(n)及び第2スイッチ素子SWB(1)〜SWB(n)がそれぞれオフして遮断状態になる。状態eでは、すべてのスイッチ素子はオフし、フライバックコンデンサFC(1)〜FC(n)は、キャッチアップコンデンサC1に電荷を供給したため、充電電圧が定電圧Vaの1/nの電圧よりも低下している。
【0033】
次に、制御回路部3は、クロック信号CLKがハイレベルに立ち上がってから、所定時間t3後に制御信号S4を立ち下げると共に制御信号S5及びS6をそれぞれ立ち上げて、図2の状態fに遷移させる。状態eから状態fに遷移すると、図8で示すように、第4スイッチ素子SWD及び第5スイッチ素子SWEがそれぞれオンして導通状態になる。また、切り換えスイッチSWF(1)〜SWF(n−1)は、対応する第3スイッチ素子SWC(1)〜SWC(n−1)のサブストレートゲートをソースに接続させる。
【0034】
状態fでは、第4スイッチ素子SWD及び第5スイッチ素子SWEがそれぞれオンすることで、フライバックコンデンサFC(1)の高電圧側は定電圧Vaと同電圧になるため、逆にフライバックコンデンサFC(1)の低電圧側はVa/nよりも少し高い電圧になる。また、フライバックコンデンサFC(n)は、低電圧側は接地電圧になるため、逆に高電圧側はVa/nよりも少し低い電圧になる。このことから、第3スイッチ素子SWC(1)〜SWC(n−1)のソース電圧はドレイン電圧より高くなるため、第3スイッチ素子SWC(1)〜SWC(n−1)の各サブストレートゲートは、対応する切り換えスイッチSWF(1)〜SWF(n−1)によってドレイン側からソース側に切り換えて接続され、第3スイッチ素子SWC(1)〜SWC(n−1)の各寄生ダイオードによる無効電流の発生を防止すると同時に、サブストレートゲートをベースとする寄生トランジスタを介して流れる無効電流の発生を防止する。
【0035】
また、制御回路部3は、状態fに遷移してから所定時間t4後に制御信号S3を立ち下げて、図2の状態aに遷移させる。状態fから状態aに遷移すると、図3で示すように、第3スイッチ素子SWC(1)〜SWB(n−1)がそれぞれオンして導通状態になる。
【0036】
ここで、クロック信号CLKがローレベルに立ち下がってから、第1スイッチ素子SWA(1)〜SWA(n)をそれぞれオンさせるタイミングと、第2スイッチ素子SWB(1)〜SWB(n)をオンさせるタイミングをずらしている理由について説明する。
キャッチアップコンデンサC1の高電圧側の電圧は、通常、入力電圧Vaより大きいことから、状態aで各フライバックコンデンサFC(1)〜FC(n)を充電するときに、第2スイッチ素子SWB(1)〜SWB(n)のドレイン電圧がソース電圧より大きくなる。
【0037】
このため、第2スイッチ素子SWB(1)〜SWB(n)において、サブストレートゲートをソース側に接続しておくと、MOSトランジスタの寄生ダイオードに順方向の電流が流れ、無効電流が発生する。そこで、第2スイッチ素子SWB(1)〜SWB(n)において、サブストレートゲートをそれぞれドレイン側に接続して、フライバックコンデンサFC(1)〜FC(n)を充電するときには、MOSトランジスタの寄生ダイオードが逆方向になるようにすることで無効電流が流れることを防止している。
【0038】
状態bから状態cに遷移する際に、第1スイッチ素子SWA(1)〜SWA(n)が第2スイッチ素子SWB(1)〜SWB(n)よりも先にオンすると、フライバックコンデンサFC(1)〜FC(n)の各高電位側の電圧が入力電圧Vaの(1+1/n)倍の電圧に上昇する。すると、第2スイッチ素子SWB(1)〜SWB(n)において、サブストレートゲートがそれぞれドレイン側に接続されていることから、ソース側の電圧がドレイン側の電圧より高くなるためサブストレートゲートを介してそれぞれ無効電流が流れる。そこで、状態bから状態cに遷移する際に、第2スイッチ素子SWB(1)〜SWB(n)を第1スイッチ素子SWA(1)〜SWA(n)よりも先にオンさせることで、このような無効電流の発生を防止することができる。
【0039】
次に、第4スイッチ素子SWD及び第5スイッチ素子SWEがオンするタイミングと第3スイッチ素子SWC(1)〜SWC(n−1)がオンするタイミングを、状態eから状態fに遷移するときと状態fから状態aに遷移するときとでずらしている理由について説明する。
状態dでは、第3スイッチ素子SWC(1)〜SWC(n−1)において、各ゲート電圧はほぼ入力電圧Vaであり、各ドレイン電圧は入力電圧Vaの約(1+1/n)倍の電圧になっているため、ゲート−ドレイン間の接合容量には、入力電圧Vaの1/nの電圧で充電されており、極性はドレインを基準にするとゲート側がマイナスになる。このような状態は状態eでも同じである。
【0040】
状態eから状態fに遷移するときに、第5スイッチ素子SWEと第3スイッチ素子SWC(1)〜(n−1)がオンするタイミングを同じにすると、第5スイッチ素子SWEがオンすることによって、フライバックコンデンサFC(1)〜FC(n)と第3スイッチ素子SWC(1)〜SWC(n−1)のドレインとの接続部の電圧が入力電圧Vaの約1/nに低下する。このため、第3スイッチ素子SWC(1)〜SWC(n−1)において、ゲート−ドレイン間の接合容量に充電されている電荷の影響でゲート電圧が低下しようとする。
【0041】
このとき、第3スイッチ素子SWC(1)〜SWC(n−1)をそれぞれオンさせるために、第3スイッチ素子SWC(1)〜SWC(n−1)の各ゲートにハイレベルからローレベルに変化する信号をそれぞれ入力すると、前述したゲート−ドレイン間の接合容量に充電されている電荷の影響でオーバドライブとなり、第3スイッチ素子SWC(1)〜SWC(n−1)の各ゲート電圧は瞬間的にマイナス電圧になる。
【0042】
すると、第3スイッチ素子SWC(1)〜SWC(n−1)のゲートを駆動する制御回路部4の出力回路は、通常CMOS構成になっているため、出力回路を構成しているNMOSトランジスタのベース基板に無効電流が流れ、該NMOSトランジスタの寄生トランジスタがオンしてラッチアップの発生要因となる。該ラッチアップの発生を防ぐために、制御回路部4は、第5スイッチ素子SWEがオンしてから所定時間t4が経過した後、第3スイッチ素子SWC(1)〜SWC(n−1)をオンさせるようにする。
【0043】
次に、図9は、制御回路部4の回路例を示した図であり、図9を用いて制御回路部4の動作例についてもう少し詳細に説明する。
図9において、制御回路部4は、3入力のNAND回路21、4入力のNAND回路22、3入力のAND回路23、4入力のOR回路24、2入力のOR回路25、インバータ26,27、第1遅延回路D1、第2遅延回路D2、第3遅延回路D3、第4遅延回路D4及び第5遅延回路D5で構成されている。
【0044】
クロック信号発生回路部3からのクロック信号CLKが、NAND回路21,22、AND回路23及びOR回路24,25の対応する入力端にそれぞれ入力されている。OR回路25の出力信号は第1遅延回路D1で所定時間遅延され制御信号S1として出力され、OR回路24の出力信号は第2遅延回路D2で所定時間遅延され制御信号S2として出力される。また、制御信号S1は、NAND回路21,22及びAND回路23の対応する入力端にそれぞれ出力され、制御信号S2は、NAND回路21,22、AND回路23及びOR回路25の対応する入力端に出力されている。
【0045】
NAND回路21及びAND回路23は、クロック信号CLK及び制御信号S1,S2がそれぞれ入力され、NAND回路21の出力信号は第4遅延回路D4で所定時間遅延され制御信号S4として出力される。また、AND回路23の出力信号は、第5遅延回路D5で所定時間遅延され制御信号S5として出力される。制御信号S4は、インバータ26で信号レベルが反転され、制御信号S4BとしてOR回路24の対応する入力端に出力される。また、制御信号S5は、NAND回路22及びOR回路24のそれぞれ対応する入力端に出力される。
【0046】
NAND回路22には、クロック信号CLK及び制御信号S1,S2,S5がそれぞれ入力され、NAND回路22の出力信号は、制御信号S6として出力されると共に、第3遅延回路D3で所定時間遅延され制御信号S3として出力される。制御信号S3は、インバータ27で信号レベルが反転され、制御信号S3BとしてOR回路24の対応する入力端に出力される。OR回路24には、クロック信号CLK及び制御信号S3B,S4B,S5がそれぞれ入力され、OR回路24の出力信号は、第2遅延回路D2で所定時間遅延され制御信号S2として出力される。また、OR回路25には、クロック信号CLK及び制御信号S2がそれぞれ入力され、OR回路25の出力信号は、第1遅延回路D1で所定時間遅延され制御信号S1として出力される。
【0047】
図2の状態bの期間である所定時間t1は第2遅延回路D2の遅延時間によって決まり、図2の状態cの期間である所定時間t2は第1遅延回路D1の遅延時間によって決まる。また、図2の状態eの期間である所定時間t3は第4遅延回路D4及び第5遅延回路D5の各遅延時間によって決まり、図2の状態fの期間である所定時間t4は第3遅延回路D3の遅延時間によって決まる。第1遅延回路D1から第5遅延回路D5は、対応する制御信号S1〜S5をアサートさせる場合のみ遅延動作を行うようにすればよく、その他の場合では遅延動作を行わなくともよい。また、第1遅延回路D1から第5遅延回路D5は、クロック信号CLKに同期したスイッチングタイミングにおいて、先にオン又はオフするスイッチ素子が完全にオン又はオフする時間以上になるようにそれぞれの遅延時間が設定される。
【0048】
しかし、チャージポンプ回路部2における各スイッチ素子のオン/オフする動作時間が、図9の制御回路部4における組み合わせ論理回路が有する遅延時間よりも高速である場合は、第1遅延回路D1から第5遅延回路D5の各遅延回路はなくてもよい。第1遅延回路D1から第5遅延回路D5の各遅延回路において、これらのような条件を満たしている場合は、同じ遅延時間に設定するようにしてもよく、チャージポンプ回路部2における各スイッチ素子におけるゲート容量(ゲート−ソース間、ゲート−ドレイン間及びゲート−バルク間の各容量の合計)による遅延差を考慮して異なる遅延時間に設定するようにしてもよい。
【0049】
図10は、第1遅延回路D1、第2遅延回路D2、第3遅延回路D3及び第4遅延回路D4の回路例を示した図である。
図10において、PMOSトランジスタ31及びNMOSトランジスタ32の各ゲートに入力される信号Siがハイレベルに立ち上がると、PMOSトランジスタ31はオフして遮断状態となり、NMOSトランジスタ32はオンする。このため、コンデンサ33に充電されていた電荷がNMOSトランジスタ32によって放電され、インバータ34の入力端は直ちにローレベルとなり、入力信号Siが遅延されることなく出力信号Soとして出力される。
【0050】
これに対して、入力信号Siがローレベルに立ち下がると、PMOSトランジスタ31がオンしてNMOSトランジスタ32がオフする。このため、コンデンサ33は、抵抗35を介して充電されることから、該充電に要する時間だけ遅延して出力信号Soがローレベルになる。このようなことから、図10の遅延回路は、入力信号Siが立ち上がるときには遅延せずに出力信号Soが立ち上がり、入力信号Siが立ち下がるとコンデンサ33の容量及び抵抗35の抵抗値で設定された時間だけ遅延して出力信号Soが立ち下がる。すなわち、第1遅延回路D1、第2遅延回路D2、第3遅延回路D3及び第4遅延回路D4は、コンデンサ33の容量及び抵抗35の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。
【0051】
図11は、第5遅延回路D5の回路例を示した図である。
図11において、PMOSトランジスタ41及びNMOSトランジスタ42の各ゲートに入力される信号Siがローレベルに立ち下がると、NMOSトランジスタ42はオフして遮断状態となり、PMOSトランジスタ41はオンする。このため、インバータ44の入力端は直ちにハイレベルとなり、入力信号Siが遅延されることなく出力信号Soとして出力される。
【0052】
これに対して、入力信号Siがハイレベルになると、PMOSトランジスタ41がオフしてNMOSトランジスタ42がオンする。このため、コンデンサ43には、抵抗45を介して充電されることから、該充電に要する時間だけ遅延して出力信号Soがハイレベルになる。このようなことから、図11の遅延回路は、入力信号Siが立ち下がるときには遅延せずに出力信号Soが立ち下がり、入力信号Siが立ち上がるとコンデンサ43の容量及び抵抗45の抵抗値で設定された時間だけ遅延して出力信号Soが立ち上がる。すなわち、第5遅延回路D5は、コンデンサ43の容量及び抵抗45の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。
【0053】
図12は、第1遅延回路D1、第2遅延回路D2、第3遅延回路D3、第4遅延回路D4及び第5遅延回路D5の他の回路例を示した図である。
図12において、PMOSトランジスタ51及びNMOSトランジスタ53の各ゲートに入力される信号Siがハイレベルに立ち上がると、PMOSトランジスタ51はオフして遮断状態となり、NMOSトランジスタ53はオンする。このため、NMOSトランジスタ54はオフして遮断状態になり、コンデンサ56に充電されていた電荷がNMOSトランジスタ53によって放電されると共にコンデンサ55は抵抗57を介して充電される。このことから、PMOSトランジスタ52は、コンデンサ55の充電に要する時間だけ遅延してオンし出力信号Soが立ち上がる。
【0054】
これに対して、入力信号Siがローレベルに立ち下がると、PMOSトランジスタ51がオンしてNMOSトランジスタ53がオフする。このため、PMOSトランジスタ52はオフして遮断状態になり、コンデンサ55に充電されていた電荷がPMOSトランジスタ51によって放電されると共にコンデンサ56は抵抗57を介して充電される。このことから、NMOSトランジスタ54は、コンデンサ56の充電に要する時間だけ遅延してオンし出力信号Soが立ち下がる。この回路の場合、NMOSトランジスタ54とPMOSトランジスタ52が同時にオンする期間がないため、これらを通して流れる貫通電流がほとんどないという利点があるが、出力が一時的にハイインピーダンス状態になるという問題も有している。
【0055】
このようなことから、図12の遅延回路は、入力信号Siが立ち上がったときにはコンデンサ55の容量及び抵抗57の抵抗値で設定された時間だけ遅延して出力信号Soが立ち上がる。また、図12の遅延回路は、入力信号Siが立ち下がったときにはコンデンサ56の容量及び抵抗57の抵抗値で設定された時間だけ遅延して出力信号Soが立ち下がる。すなわち、第1遅延回路D1、第2遅延回路D2、第3遅延回路D3、第4遅延回路D4及び第5遅延回路D5は、コンデンサ55,56の各容量及び抵抗57の抵抗値を変えることによって所望の遅延時間にそれぞれ設定することができる。
【0056】
一方、図10〜図12で示した各遅延回路において、遅延時間の設定に使用される抵抗は、該遅延回路をIC化する場合、ポリシリコン、N+拡散又はP+拡散等で作ることができる。また、遅延回路の遅延時間を精度よくする場合は、トリミング抵抗をトリミングして遅延時間の設定を行う。遅延時間の設定に使用されるコンデンサは、MOSトランジスタのゲート容量を利用することもできる。
【0057】
また、図1のチャージポンプ回路1において、n=2にすると図13のようになる。なお、図1及び図13では、負荷回路15として1つのLED16を有する場合を例にして示したが、複数のLEDを有する場合においても同様であり、この場合、図1及び図13において、出力端OUTと接地電圧との間に、複数の負荷回路15が並列に接続される。
【0058】
このように、本第1の実施の形態におけるチャージポンプ回路は、直列に接続されたフライバックコンデンサFC(1)〜FC(n)の高電圧側から入力端INに電流が逆流しないように、サブストレートゲートがドレインに接続された第4スイッチ素子SWDを設けると共に、キャッチアップコンデンサC1の高電圧側から、直列に接続されたフライバックコンデンサFC(1)〜FC(n)に電流が逆流しないように、サブストレートゲートがドレインに接続された第2スイッチ素子SWB(1)を設けるようにした。このことから、ダイオードを使用することなくコンデンサの高電圧側から電流が逆流しないようにすることができ、ダイオードの順方向電圧による電圧降下をなくすことができる。
【0059】
また、フライバックコンデンサFC(1)〜FC(n−1)を入力電圧Vaで充電する場合、第4スイッチ素子SWD及び第5スイッチ素子SWEをオンさせた後、第3スイッチ素子SWC(1)〜SWC(n−1)をオンさせるようにした。このことから、第3スイッチ素子SWC(1)〜SWC(n−1)のゲートを駆動する制御回路部4の出力回路を構成しているNMOSトランジスタのベース基板に無効電流が流れることを防止することができ、該NMOSトランジスタの寄生トランジスタがオンしてラッチアップが発生することを防止できる。
【0060】
また、フライバックコンデンサFC(1)〜FC(n−1)に充電された電圧を出力端OUTに出力する場合、切り換えスイッチSWF(1)〜SWF(n−1)によって第3スイッチ素子SWC(1)〜SWC(n)のサブストレートゲートをドレイン側に接続させた後、第2スイッチ素子SWB(1)〜SWB(n)をオンさせてから第1スイッチ素子SWA(1)〜SWA(n)をオンさせるようにした。このことから、第3スイッチ素子SWC(1)〜SWC(n−1)において、寄生ダイオードを介して無効電流が流れることを防止できると共に、第2スイッチ素子SWB(1)〜SWB(n)において、ソース側の電圧がドレイン側の電圧よりも高くなるようにすることができ、サブストレートゲートを介して無効電流が流れることを防止できる。
【0061】
【発明の効果】
上記の説明から明らかなように、本発明のチャージポンプ回路によれば、各第1コンデンサが直列に接続され充電された際に得られる電圧によって、第1コンデンサから正側電源入力端に電流が流れることを阻止する逆流防止用ダイオードと、第2コンデンサが充電された際に得られる電圧によって、第2コンデンサから第1コンデンサに電流が流れることを阻止する逆流防止用ダイオードの代わりに、制御回路部によってスイッチング制御が行われるスイッチ素子をそれぞれ使用した。このことから、逆流防止用ダイオードの順方向電圧による電圧降下によって生じるロスを低減させることができ、正側電源入力端に入力された電圧に近い電圧を必要とする負荷に対して、該入力電圧を(1+1/n)倍に昇圧することができ、電力効率の向上を図ることができる。また、制御回路部によって各スイッチ素子のオン/オフさせるタイミングが制御されることにより、正側電源入力端から負側電源入力端に流れる貫通電流、及び第2コンデンサから正側電源入力端への電流の逆流をそれぞれ防止することができる。
【0062】
具体的には、第2スイッチ素子及び第4スイッチ素子が、電流の逆流を阻止する方向に寄生ダイオードが形成されるようにサブストレートゲートが接続されたMOSトランジスタで形成されるようにした。このことから、第2コンデンサから第1コンデンサに流れる電流、第1コンデンサから正側電源入力端に流れる電流を、逆流防止用ダイオードを用いることなくそれぞれ阻止することができる。
【0063】
また、各第1コンデンサに充電されたそれぞれの電圧で前記第2コンデンサを充電する場合、各第2スイッチ素子をそれぞれオンさせた後、各第1スイッチ素子をそれぞれオンさせるようにした。このことから、各第2スイッチ素子がオフした状態において、ソース側の電圧がドレイン側の電圧より高くなることを防止でき、サブストレートゲートを介して流れる電流の発生を防止できると同時に、サブストレートゲートをベースとする寄生トランジスタを介して生じる無効電流の発生を防止することができる。
【0064】
また、各第1コンデンサを正側電源入力端から入力された電圧で充電する場合、第4スイッチ素子及び第5スイッチ素子をそれぞれオンさせてから、各第3スイッチ素子をそれぞれオンさせるようにした。このことから、制御回路部の出力回路を構成するMOSトランジスタの寄生トランジスタがオンして生じるラッチアップの発生を防止することができる。
【0065】
更に、第3スイッチ素子をなすMOSトランジスタのサブストレートゲートを該MOSトランジスタのドレイン又はソースのいずれかに切り換えて接続する各切り換えスイッチを備えるようにした。このことから、各切り換えスイッチを切り換えることによって、各第3スイッチ素子の寄生ダイオードに流れる無効電流の発生を防止できると同時に、サブストレートゲートをベースとする寄生トランジスタを介して流れる無効電流の発生を防止できる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態におけるチャージポンプ回路の例を示した回路図である。
【図2】 図1の制御回路部4から出力される各信号例を示したタイミングチャートである。
【図3】 図2の状態aに対するチャージポンプ回路部2の動作例を示した等価回路図である。
【図4】 図2の状態bに対するチャージポンプ回路部2の動作例を示した等価回路図である。
【図5】 図2の状態cに対するチャージポンプ回路部2の動作例を示した等価回路図である。
【図6】 図2の状態dに対するチャージポンプ回路部2の動作例を示した等価回路図である。
【図7】 図2の状態eに対するチャージポンプ回路部2の動作例を示した等価回路図である。
【図8】 図2の状態fに対するチャージポンプ回路部2の動作例を示した等価回路図である。
【図9】 図1における制御回路部4の回路例を示した図である。
【図10】 図9における第1遅延回路D1、第2遅延回路D2、第3遅延回路D3及び第4遅延回路D4の回路例を示した図である。
【図11】 図9における第5遅延回路D5の回路例を示した図である。
【図12】 図9における第1遅延回路D1、第2遅延回路D2、第3遅延回路D3、第4遅延回路D4及び第5遅延回路D5の他の回路例を示した図である。
【図13】 n=2における図1のチャージポンプ回路1の回路例を示した図である。
【符号の説明】
1 チャージポンプ回路
2 チャージポンプ回路部
3 クロック信号発生回路部
4 制御回路部
10 定電圧回路
15 負荷回路
SWA(1)〜SWA(n) 第1スイッチ素子
SWB(1)〜SWB(n) 第2スイッチ素子
SWC(1)〜SWC(n−1) 第3スイッチ素子
SWD 第4スイッチ素子
SWE 第5スイッチ素子
SWF(1)〜SWF(n−1) 切り換えスイッチ
FC(1)〜FC(n) フライバックコンデンサ
C1 キャッチアップコンデンサ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a charge pump circuit used in a power supply circuit, and more particularly to a charge pump circuit capable of supplying power with high efficiency to a load that requires a voltage slightly higher than a power supply voltage.
[0002]
[Prior art]
When a voltage higher than the power supply voltage is required, a DC-DC converter mainly using inductance is used as the power supply circuit. The DC-DC converter can generate an arbitrary voltage, and can efficiently supply power to a load with large current consumption, and thus is used in many applications. However, since the DC-DC converter requires components such as a transformer and a coil, it is difficult to reduce the size, and the DC-DC converter cannot be integrated in a semiconductor integrated circuit.
[0003]
Therefore, when power is supplied to a load having a relatively small current consumption, a charge pump circuit that can be reduced in size and is highly efficient is used for the power supply circuit. However, since the charge pump circuit adds and boosts the voltage of the capacitor charged with the power supply voltage from the DC power supply, the output voltage can only be obtained as an integer multiple of the power supply voltage, and the power supply voltage and load are required. Depending on the voltage relationship, an unnecessarily high voltage may be supplied to the load, resulting in an increase in power consumption of the load and a significant reduction in efficiency.
[0004]
In view of this, Japanese Patent Laid-Open No. 2001-169537 discloses a charge pump circuit that improves the fact that only an output voltage that is an integral multiple of the power supply voltage, which is a drawback of such a charge pump circuit, can be obtained. In Japanese Patent Laid-Open No. 2001-169537, two capacitors having the same capacity are used as capacitors closest to the power source, and the two capacitors are connected in series and charged with a power source voltage. It is charged to half the voltage.
[0005]
The voltage obtained by connecting the two capacitors charged in parallel in this way is added to the voltage of the other capacitor or the power supply voltage charged to the same voltage as the power supply voltage, so that (N + 0 .5) A double voltage is obtained. N is an integer of N> 0. Furthermore, in Japanese Patent Application Laid-Open No. 2001-169537, four capacitors closest to the power source are used, and the voltage obtained by connecting the four capacitors connected in parallel as described above is added every 1/4 step of the power source voltage. Discloses a circuit capable of setting an output voltage.
[0006]
[Problems to be solved by the invention]
However, conventionally, a plurality of diodes are usually used so that current does not flow backward from the high voltage side of the capacitor charged to a high voltage to the DC power supply side. For this reason, particularly when the power supply voltage is low, the loss due to the forward voltage of the diode is reduced to a degree that cannot be ignored. In the charge pump circuit disclosed in Japanese Patent Laid-Open No. 2001-169537, the current from the high voltage side of the capacitor charged to a high voltage can be boosted with a fineness of 1/4 step of the power supply voltage. It is considered that a diode is used in order to prevent reverse current flow and a loss due to the forward voltage of the diode occurs.
[0007]
Furthermore, since a MOS transistor in which the substrate gate is connected to the source is used as the switch element that connects the capacitors in series, when these circuits are integrated into an IC, the source voltage of the MOS transistor is increased during the boosting operation. When the voltage becomes higher than the drain voltage, a forward current flows through the parasitic diode of the MOS transistor, and a reactive current flows between the power supply voltage and the ground voltage, which may reduce the power efficiency. Further, when the parasitic transistor of the MOS transistor forming the switch element causes a latch-up phenomenon, there is a possibility that the IC generates heat and causes a problem.
[0008]
The present invention has been made to solve the above-described problems, and can eliminate a voltage drop due to a forward voltage of a diode for preventing current from flowing backward from the high voltage side of the capacitor. It is an object of the present invention to obtain a highly efficient charge pump circuit that can reduce the generation of reactive current and the occurrence of latch-up at the time of conversion to a voltage that is (1 + 1 / n) times the power supply voltage.
[0009]
[Means for Solving the Problems]
The charge pump circuit according to the present invention is a charge pump circuit that boosts an input voltage input to the positive power supply input terminal and outputs the boosted voltage from the output terminal.
DuplicateA number of first capacitors;
Each first switch element that connects the low voltage side during charging of the corresponding first capacitor and the positive power source input terminal, respectively,
Each second switch element that connects the output side and the high voltage side during charging of the corresponding first capacitor;
Each third switch element connecting the first capacitors in series;
A fourth switch element for connecting one end of a series circuit of each first capacitor and each third switch element to the positive power supply input terminal;
A fifth switch element that connects the other end of the series circuit of each first capacitor and each third switch element to a negative power supply input terminal;
A second capacitor charged with a voltage obtained by charging each of the first capacitors;
A control circuit unit for performing switching control of each of the first switch elements, the second switch elements, the third switch elements, the fourth switch element, and the fifth switch element in accordance with a predetermined clock signal;,
With,
When the control circuit unit charges the second capacitor with each voltage charged in each first capacitor according to a change in the signal level of the clock signal, each of the first switch element and each second switch element Each of the third switch element, the fourth switch element, and the fifth switch element is turned off to be in a cut-off state, and when a predetermined time t1 has elapsed, each second switch element is turned on to be in a conductive state, and further, for a predetermined time. When t2 elapses, each first switch element is turned on to be in a conductive state.Is.
[0010]
Specifically, each of the second switch elements is composed of a MOS transistor having a substrate gate connected so that a parasitic diode is formed in a direction to block current flowing from the second capacitor to the corresponding first capacitor. At the same time, the fourth switch element is composed of a MOS transistor to which a substrate gate is connected so that a parasitic diode is formed in a direction to block current flowing from the first capacitor to the positive power supply input terminal.
[0012]
In addition, when the control circuit unit charges each first capacitor with the input voltage according to a change in the signal level of the clock signal, each of the first switch elements, each of the second switch elements, and each of the third switch elements. After the fourth switch element and the fifth switch element are turned off and put into the cut-off state, when the predetermined time t3 elapses, the fourth switch element and the fifth switch element are turned on and turned on, respectively, and the predetermined time t4 is After a lapse of time, each third switch element was turned on to make it conductive.
[0013]
Further, each of the third switch elements comprises a MOS transistor, and includes a changeover switch for switching and connecting the corresponding substrate gate of the MOS transistor to either the drain or the source of the MOS transistor, and a control circuit unit. The switching control of each changeover switch may be performed in accordance with the predetermined clock signal.
[0014]
Specifically, the control circuit unit, when charging each first capacitor with the input voltage in accordance with a change in the signal level of the clock signal, the first switch element, the second switch element, After the 3 switch element, the 4th switch element, and the 5th switch element are turned off and turned off, the fourth switch element and the 5th switch element are turned on and turned on when a predetermined time t3 elapses. Each changeover switch is changed over.
[0015]
In this case, when the predetermined time t3 has elapsed, the control circuit unit forms a parasitic diode in a direction that blocks current due to the voltage input to the positive power supply input terminal with respect to each changeover switch. The connection of the substrate gate was changed.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a circuit diagram showing an example of a charge pump circuit according to the first embodiment of the present invention.
The
[0017]
The
[0018]
The
[0019]
The charge
[0020]
Further, the charge
[0021]
In the charge
[0022]
Here, if the connection portion between the fourth switch element SWD and the flyback capacitor FC (1) is P (1) and j = 1 to n−1, the flyback capacitor FC (j) and the third switch element SWC. Let P (2j) be the connection with (j). Further, a connection portion between the flyback capacitor FC (n) and the fifth switch element SWE is P (2n). On the other hand, if k = 1 to n, the first switch element SWA (k) is connected correspondingly between the input terminal IN and the connection part P (2k), and the output terminal OUT and the connection part P (2k−). The second switch element SWB (k) is connected to 1).
[0023]
The changeover switches SWF (1) to SWF (n−1) are provided corresponding to the third switch elements SWC (1) to SWC (n−1). For example, the changeover switch SWF (j) is provided corresponding to the third switch element SWC (j), and the substrate gate (back surface) of the third switch element SWC (j) according to the input control signal. The connection to the source or drain with respect to (gate) is switched. A catch-up capacitor C1 and a
[0024]
A control signal S1 from the
[0025]
FIG. 2 is a timing chart showing examples of signals output from the
In the state a in which the clock signal CLK is at a high level, the
[0026]
In such a state a, as shown in FIG. 3, the first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) are turned off and are in the cut-off state. The third switch elements SWC (1) to SWB (n−1), the fourth switch element SWD, and the fifth switch element SWE are turned on and are in a conductive state. Further, the changeover switches SWF (1) to SWF (n−1) connect the substrate gates to the sources in the corresponding third switch elements SWC (1) to SWC (n−1). In the state a, each flyback capacitor FC (1) to FC (n) connected in series is charged with the input constant voltage Va, so that each flyback capacitor FC (1) to FC (n) is constant. The battery is charged to 1 / n voltage Va.
[0027]
Next, when the clock signal CLK falls to the low level, the
[0028]
Next, after the clock signal CLK falls to a low level, the
[0029]
Further, in the third switch elements SWC (1) to SWC (n−1), each drain voltage is equal to the voltage of the catch-up capacitor C1, and each source voltage is lower by Va / n than the voltage of the catch-up capacitor C1. Become a voltage. For this reason, in the third switch elements SWC (1) to SWC (n−1), the drain voltage is larger than the source voltage. However, the third switch elements SWF (1) to SWF (n−1) Since the substrate gates of SWC (1) to SWC (n) are respectively connected to the drain side, current flows through the parasitic diodes of the third switch elements SWC (1) to SWC (n). Absent.
[0030]
Further, the
[0031]
Therefore, the low potential side of each flyback capacitor FC (1) to FC (n) is connected to the input terminal IN. Therefore, the voltages on the high potential side of the flyback capacitors FC (1) to FC (n) are (1 + 1 / n) times the constant voltage Va. The catch-up capacitor C1 is charged with this voltage, and the voltage of the catch-up capacitor C1 also rises to a voltage that is (1 + 1 / n) times the constant voltage Va.
[0032]
Next, as soon as the clock signal CLK rises to a high level, the
[0033]
Next, after the clock signal CLK rises to the high level, the
[0034]
In the state f, when the fourth switch element SWD and the fifth switch element SWE are turned on, the high voltage side of the flyback capacitor FC (1) becomes the same voltage as the constant voltage Va. The low voltage side of (1) is a voltage slightly higher than Va / n. Further, since the flyback capacitor FC (n) has a ground voltage on the low voltage side, the voltage on the high voltage side is slightly lower than Va / n. Therefore, since the source voltage of the third switch elements SWC (1) to SWC (n−1) is higher than the drain voltage, each substrate gate of the third switch elements SWC (1) to SWC (n−1) Are connected by switching from the drain side to the source side by corresponding changeover switches SWF (1) to SWF (n-1), and are invalidated by the parasitic diodes of the third switch elements SWC (1) to SWC (n-1). At the same time as preventing generation of current, generation of reactive current flowing through the parasitic transistor based on the substrate gate is prevented.
[0035]
Further, the
[0036]
Here, after the clock signal CLK falls to the low level, the timing for turning on the first switch elements SWA (1) to SWA (n) and the second switch elements SWB (1) to SWB (n) are turned on. The reason for shifting the timing to be performed will be described.
Since the voltage on the high voltage side of the catch-up capacitor C1 is usually larger than the input voltage Va, when charging each flyback capacitor FC (1) to FC (n) in the state a, the second switch element SWB ( 1) to the drain voltage of SWB (n) becomes larger than the source voltage.
[0037]
For this reason, when the substrate gate is connected to the source side in the second switch elements SWB (1) to SWB (n), a forward current flows through the parasitic diode of the MOS transistor, and a reactive current is generated. Therefore, in the second switch elements SWB (1) to SWB (n), when the substrate gate is connected to the drain side to charge the flyback capacitors FC (1) to FC (n), the parasitic characteristics of the MOS transistor The reactive current is prevented from flowing by making the diode in the reverse direction.
[0038]
When the first switch elements SWA (1) to SWA (n) are turned on before the second switch elements SWB (1) to SWB (n) during the transition from the state b to the state c, the flyback capacitor FC ( The voltages on the high potential side of 1) to FC (n) rise to (1 + 1 / n) times the input voltage Va. Then, since the substrate gate is connected to the drain side in each of the second switch elements SWB (1) to SWB (n), the voltage on the source side becomes higher than the voltage on the drain side. Reactive current flows. Therefore, when switching from the state b to the state c, the second switch elements SWB (1) to SWB (n) are turned on before the first switch elements SWA (1) to SWA (n). Such reactive current can be prevented from being generated.
[0039]
Next, when the timing at which the fourth switch element SWD and the fifth switch element SWE are turned on and the timing at which the third switch elements SWC (1) to SWC (n−1) are turned on transition from the state e to the state f. The reason for shifting from the state f to the state a will be described.
In the state d, in the third switch elements SWC (1) to SWC (n−1), each gate voltage is approximately the input voltage Va, and each drain voltage is approximately (1 + 1 / n) times the input voltage Va. Therefore, the junction capacitance between the gate and the drain is charged with a
[0040]
If the timing at which the fifth switch element SWE and the third switch elements SWC (1) to (n-1) are turned on at the time of transition from the state e to the state f is the same, the fifth switch element SWE is turned on. The voltage at the connection between the flyback capacitors FC (1) to FC (n) and the drains of the third switch elements SWC (1) to SWC (n−1) is reduced to about 1 / n of the input voltage Va. For this reason, in the third switch elements SWC (1) to SWC (n−1), the gate voltage tends to decrease due to the influence of the electric charge charged in the gate-drain junction capacitance.
[0041]
At this time, in order to turn on the third switch elements SWC (1) to SWC (n−1), the gates of the third switch elements SWC (1) to SWC (n−1) are changed from the high level to the low level. When changing signals are input, overdrive occurs due to the influence of the charge charged on the gate-drain junction capacitance described above, and the gate voltages of the third switch elements SWC (1) to SWC (n-1) are It becomes a negative voltage instantaneously.
[0042]
Then, since the output circuit of the
[0043]
Next, FIG. 9 is a diagram illustrating a circuit example of the
9, the
[0044]
The clock signal CLK from the clock signal
[0045]
The
[0046]
The
[0047]
2 is determined by the delay time of the second delay circuit D2, and the predetermined time t2 of the state c in FIG. 2 is determined by the delay time of the first delay circuit D1. 2 is determined by the delay times of the fourth delay circuit D4 and the fifth delay circuit D5, and the predetermined time t4, which is the period of state f in FIG. 2, is the third delay circuit. It depends on the delay time of D3. The first delay circuit D1 to the fifth delay circuit D5 may perform the delay operation only when the corresponding control signals S1 to S5 are asserted, and may not perform the delay operation in other cases. Further, the first delay circuit D1 to the fifth delay circuit D5 have their respective delay times so that at the switching timing synchronized with the clock signal CLK, the switch elements that are turned on or off first become more than the time when they are completely turned on or off. Is set.
[0048]
However, when the operation time for turning on / off each switch element in the charge
[0049]
FIG. 10 is a diagram illustrating circuit examples of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, and the fourth delay circuit D4.
In FIG. 10, when the signal Si input to the gates of the
[0050]
On the other hand, when the input signal Si falls to the low level, the
[0051]
FIG. 11 is a diagram illustrating a circuit example of the fifth delay circuit D5.
In FIG. 11, when the signal Si input to the gates of the
[0052]
On the other hand, when the input signal Si becomes high level, the
[0053]
FIG. 12 is a diagram illustrating another circuit example of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, the fourth delay circuit D4, and the fifth delay circuit D5.
In FIG. 12, when the signal Si input to the gates of the
[0054]
On the other hand, when the input signal Si falls to the low level, the
[0055]
For this reason, when the input signal Si rises, the delay circuit of FIG. 12 delays by the time set by the capacitance of the
[0056]
On the other hand, in each delay circuit shown in FIGS. 10 to 12, the resistor used for setting the delay time can be made of polysilicon, N + diffusion, P + diffusion, or the like when the delay circuit is integrated into an IC. In order to improve the delay time of the delay circuit with high accuracy, the delay time is set by trimming the trimming resistor. The capacitor used for setting the delay time can also use the gate capacitance of the MOS transistor.
[0057]
Further, in the
[0058]
As described above, the charge pump circuit according to the first embodiment prevents the current from flowing backward from the high voltage side of the flyback capacitors FC (1) to FC (n) connected in series to the input terminal IN. The fourth switch element SWD having the substrate gate connected to the drain is provided, and the current does not flow backward from the high voltage side of the catch-up capacitor C1 to the flyback capacitors FC (1) to FC (n) connected in series. As described above, the second switch element SWB (1) having the substrate gate connected to the drain is provided. Therefore, it is possible to prevent the current from flowing backward from the high voltage side of the capacitor without using a diode, and it is possible to eliminate a voltage drop due to the forward voltage of the diode.
[0059]
When charging the flyback capacitors FC (1) to FC (n−1) with the input voltage Va, the third switch element SWC (1) is turned on after the fourth switch element SWD and the fifth switch element SWE are turned on. ˜SWC (n−1) was turned on. This prevents the reactive current from flowing to the base substrate of the NMOS transistor that constitutes the output circuit of the
[0060]
In addition, when the voltage charged in the flyback capacitors FC (1) to FC (n−1) is output to the output terminal OUT, the third switch element SWC () is switched by the changeover switches SWF (1) to SWF (n−1). After the substrate gates of 1) to SWC (n) are connected to the drain side, the second switch elements SWB (1) to SWB (n) are turned on, and then the first switch elements SWA (1) to SWA (n ) Was turned on. Thus, in the third switch elements SWC (1) to SWB (n), the reactive current can be prevented from flowing through the parasitic diodes in the third switch elements SWC (1) to SWC (n-1). The source side voltage can be made higher than the drain side voltage, and the reactive current can be prevented from flowing through the substrate gate.
[0061]
【The invention's effect】
As is clear from the above description, according to the charge pump circuit of the present invention, a current is supplied from the first capacitor to the positive power supply input terminal by the voltage obtained when each first capacitor is connected in series and charged. A control circuit instead of a backflow prevention diode for preventing flow and a backflow prevention diode for preventing current from flowing from the second capacitor to the first capacitor by a voltage obtained when the second capacitor is charged. Each of the switching elements that is controlled by the switch is used. From this, it is possible to reduce the loss caused by the voltage drop due to the forward voltage of the backflow prevention diode, and for the load that requires a voltage close to the voltage input to the positive power supply input terminal, the input voltage Can be boosted by (1 + 1 / n) times, and power efficiency can be improved. In addition, by controlling the timing of turning on / off each switch element by the control circuit unit, a through current flowing from the positive power supply input terminal to the negative power supply input terminal, and from the second capacitor to the positive power supply input terminal. Each of the reverse currents can be prevented.
[0062]
Specifically, the second switch element and the fourth switch element are formed by MOS transistors to which a substrate gate is connected so that a parasitic diode is formed in a direction that prevents reverse current flow. Thus, the current flowing from the second capacitor to the first capacitor and the current flowing from the first capacitor to the positive power supply input terminal can be blocked without using a backflow preventing diode.
[0063]
In addition, when the second capacitor is charged with each voltage charged in each first capacitor, each first switch element is turned on after each second switch element is turned on. Therefore, it is possible to prevent the source-side voltage from becoming higher than the drain-side voltage in a state where each second switch element is turned off, and it is possible to prevent generation of current flowing through the substrate gate, and at the same time, the substrate. It is possible to prevent the generation of a reactive current generated through a parasitic transistor based on a gate.
[0064]
In addition, when charging each first capacitor with the voltage input from the positive power supply input terminal, the third switch element is turned on after the fourth switch element and the fifth switch element are turned on. . Thus, it is possible to prevent the occurrence of latch-up caused by turning on the parasitic transistor of the MOS transistor that constitutes the output circuit of the control circuit section.
[0065]
Furthermore, each switch is provided for switching and connecting the substrate gate of the MOS transistor forming the third switch element to either the drain or the source of the MOS transistor. Therefore, by switching each changeover switch, it is possible to prevent the generation of the reactive current flowing through the parasitic diode of each third switch element, and at the same time, the generation of the reactive current flowing through the parasitic transistor based on the substrate gate. Can be prevented.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an example of a charge pump circuit according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing an example of each signal output from the
3 is an equivalent circuit diagram illustrating an operation example of the charge
4 is an equivalent circuit diagram illustrating an operation example of the charge
5 is an equivalent circuit diagram illustrating an operation example of the charge
6 is an equivalent circuit diagram illustrating an operation example of the charge
7 is an equivalent circuit diagram showing an operation example of the charge
8 is an equivalent circuit diagram illustrating an operation example of the charge
FIG. 9 is a diagram illustrating a circuit example of a
10 is a diagram illustrating circuit examples of a first delay circuit D1, a second delay circuit D2, a third delay circuit D3, and a fourth delay circuit D4 in FIG. 9;
11 is a diagram showing a circuit example of a fifth delay circuit D5 in FIG.
12 is a diagram illustrating another circuit example of the first delay circuit D1, the second delay circuit D2, the third delay circuit D3, the fourth delay circuit D4, and the fifth delay circuit D5 in FIG. 9;
13 is a diagram showing a circuit example of the
[Explanation of symbols]
1 Charge pump circuit
2 Charge pump circuit
3 Clock signal generation circuit
4 Control circuit
10 Constant voltage circuit
15 Load circuit
SWA (1) to SWA (n) first switch element
SWB (1) to SWB (n) second switch element
SWC (1) to SWC (n-1) Third switch element
SWD 4th switch element
SWE 5th switch element
SWF (1) to SWF (n-1) selector switch
FC (1) to FC (n) Flyback capacitor
C1 Catch-up capacitor
Claims (6)
複数の第1コンデンサと、
対応する該第1コンデンサにおける充電時の低電圧側と前記正側電源入力端とをそれぞれ接続する各第1スイッチ素子と、
対応する該第1コンデンサにおける充電時の高電圧側と前記出力端とをそれぞれ接続する各第2スイッチ素子と、
前記各第1コンデンサを直列に接続する各第3スイッチ素子と、
前記各第1コンデンサと該各第3スイッチ素子との直列回路の一端を前記正側電源入力端に接続する第4スイッチ素子と、
前記各第1コンデンサと該各第3スイッチ素子との直列回路の他端を負側電源入力端に接続する第5スイッチ素子と、
前記各第1コンデンサを充電して得られる電圧で充電される第2コンデンサと、
所定のクロック信号に応じて前記各第1スイッチ素子、各第2スイッチ素子、各第3スイッチ素子、第4スイッチ素子及び第5スイッチ素子のスイッチング制御をそれぞれ行う制御回路部と、
を備え、
前記制御回路部は、前記クロック信号の信号レベルの変化に応じて各第1コンデンサに充電されたそれぞれの電圧で前記第2コンデンサを充電する場合、前記各第1スイッチ素子、各第2スイッチ素子、各第3スイッチ素子、第4スイッチ素子及び第5スイッチ素子をそれぞれオフさせて遮断状態にした後、所定時間t1が経過すると各第2スイッチ素子をそれぞれオンさせて導通状態にし、更に所定時間t2が経過すると各第1スイッチ素子をそれぞれオンさせて導通状態にすることを特徴とするチャージポンプ回路。In the charge pump circuit that boosts the input voltage input to the positive power supply input terminal and outputs it from the output terminal,
A first capacitor of the multiple,
Each first switch element that connects the low voltage side during charging of the corresponding first capacitor and the positive power source input terminal, respectively,
Each second switch element that connects the output side and the high voltage side during charging of the corresponding first capacitor;
Each third switch element connecting the first capacitors in series;
A fourth switch element for connecting one end of a series circuit of each first capacitor and each third switch element to the positive power supply input terminal;
A fifth switch element that connects the other end of the series circuit of each first capacitor and each third switch element to a negative power supply input terminal;
A second capacitor charged with a voltage obtained by charging each of the first capacitors;
A control circuit unit that performs switching control of each of the first switch elements, the second switch elements, the third switch elements, the fourth switch element, and the fifth switch element in accordance with a predetermined clock signal;
Equipped with a,
When the control circuit unit charges the second capacitor with each voltage charged in each first capacitor according to a change in the signal level of the clock signal, each of the first switch element and each second switch element Each of the third switch element, the fourth switch element, and the fifth switch element is turned off to be in a cut-off state, and when a predetermined time t1 has elapsed, each second switch element is turned on to be in a conductive state, and further, for a predetermined time. A charge pump circuit characterized in that, when t2 elapses, each first switch element is turned on to be in a conductive state .
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002116403A JP3911188B2 (en) | 2002-04-18 | 2002-04-18 | Charge pump circuit |
US10/414,153 US6853566B2 (en) | 2002-04-18 | 2003-04-16 | Charge pump circuit and power supply circuit |
CN031368026A CN1452306B (en) | 2002-04-18 | 2003-04-18 | Charge pump circuit |
US11/022,952 US7050315B2 (en) | 2002-04-18 | 2004-12-28 | Charge pump circuit and power supply circuit |
US11/396,625 US7233508B2 (en) | 2002-04-18 | 2006-04-04 | Charge pump circuit and power supply circuit |
US11/797,894 US7502239B2 (en) | 2002-04-18 | 2007-05-08 | Charge pump circuit and power supply circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002116403A JP3911188B2 (en) | 2002-04-18 | 2002-04-18 | Charge pump circuit |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006208107A Division JP4718389B2 (en) | 2006-07-31 | 2006-07-31 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003319640A JP2003319640A (en) | 2003-11-07 |
JP3911188B2 true JP3911188B2 (en) | 2007-05-09 |
Family
ID=29534009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002116403A Expired - Fee Related JP3911188B2 (en) | 2002-04-18 | 2002-04-18 | Charge pump circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3911188B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009060699A1 (en) * | 2007-11-05 | 2009-05-14 | Ricoh Company, Ltd. | Operation control method of charge pump circuit |
CN103872903A (en) * | 2014-03-11 | 2014-06-18 | 中山芯达电子科技有限公司 | Stackable voltage generator |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI273725B (en) | 2004-10-13 | 2007-02-11 | Richtek Technology Corp | Charge pump applied to LED driving circuit |
KR100909964B1 (en) | 2007-05-14 | 2009-07-29 | 삼성전자주식회사 | Voltage Generator Prevents Latch-Up |
KR101309618B1 (en) | 2010-04-07 | 2013-09-23 | 한양대학교 에리카산학협력단 | Charge pumping circuit |
CN111224541B (en) * | 2020-02-18 | 2024-05-31 | 恩智浦有限公司 | Controlling the switching sequence of power switches to mitigate voltage overstress |
-
2002
- 2002-04-18 JP JP2002116403A patent/JP3911188B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009060699A1 (en) * | 2007-11-05 | 2009-05-14 | Ricoh Company, Ltd. | Operation control method of charge pump circuit |
JP2009118592A (en) * | 2007-11-05 | 2009-05-28 | Ricoh Co Ltd | Operation control method of charge pump circuit |
KR101115190B1 (en) * | 2007-11-05 | 2012-02-24 | 가부시키가이샤 리코 | Operation control method of charge pump circuit |
CN101765963B (en) * | 2007-11-05 | 2013-04-03 | 株式会社理光 | Operation control method of charge pump circuit |
CN103872903A (en) * | 2014-03-11 | 2014-06-18 | 中山芯达电子科技有限公司 | Stackable voltage generator |
CN103872903B (en) * | 2014-03-11 | 2016-08-17 | 中山芯达电子科技有限公司 | Stack voltage generator |
Also Published As
Publication number | Publication date |
---|---|
JP2003319640A (en) | 2003-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3870122B2 (en) | Power supply circuit | |
JP4497991B2 (en) | Power supply driver circuit and switching power supply device | |
JP5341780B2 (en) | Power supply control circuit | |
US20120105137A1 (en) | Gate voltage boosting element for charge pump | |
JP5013603B2 (en) | Charge pump drive circuit and semiconductor device using the same | |
JP2011120407A (en) | Charge pump circuit | |
US7737773B2 (en) | Semiconductor device, step-down chopper regulator, and electronic equipment | |
JP2008017596A (en) | Semiconductor integrated circuit | |
JP2007006207A (en) | Driving circuit | |
JP2008113269A (en) | Charge pump circuit | |
JP2004228713A (en) | Voltage conversion circuit, semiconductor integrated circuit provided therewith, and portable terminal | |
JP4265894B2 (en) | DC / DC converter control circuit and DC / DC converter | |
JP3637904B2 (en) | Power circuit | |
US20070284689A1 (en) | Drive circuit | |
US6456513B2 (en) | Voltage conversion circuit and control circuit therefor | |
US5227672A (en) | Digital clock selection and changeover apparatus | |
WO2011067902A1 (en) | Semiconductor integrated circuit and step-up circuit having same | |
JP3911188B2 (en) | Charge pump circuit | |
JP4718389B2 (en) | Semiconductor device | |
US8072257B2 (en) | Charge pump-type voltage booster circuit and semiconductor integrated circuit device | |
WO2020136821A1 (en) | Charge pump circuit and semiconductor device | |
JP3601901B2 (en) | Boost circuit | |
JP3540401B2 (en) | Level shift circuit | |
JP2006320194A (en) | Power-supply circuit | |
JP4746205B2 (en) | Booster circuit and semiconductor device incorporating the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041108 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060731 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070126 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110202 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120202 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130202 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130202 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140202 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |