JP3910983B2 - Voltage selection circuit and D / A converter - Google Patents
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Description
本発明は電圧選択回路に関し、特にデジタル信号をアナログ信号に変換するＤ／Ａ変換器に好適なものである。 The present invention relates to a voltage selection circuit, and is particularly suitable for a D / A converter that converts a digital signal into an analog signal.
近年、デジタル技術の発展に伴い、オーディオ機器やビデオ機器等を始めとする種々の電気機器のデジタル化が進んでいる。そして、Ｄ／Ａ変換器の動作速度の高速化及び動作速度の安定化が求められている。 In recent years, with the development of digital technology, digitalization of various electric devices such as audio devices and video devices has been progressing. There is a demand for higher operating speed and more stable operating speed of the D / A converter.
図１１は、従来のＤ／Ａ変換器を示す。Ｄ／Ａ変換器は、電圧生成回路５１、電圧選択回路５３、及びデコーダ５４を備えている。各回路５１〜５４は、１つの半導体チップ上に形成されている。
FIG. 11 shows a conventional D / A converter. The D / A converter includes a
電圧生成回路５１は、１５個の抵抗Ｒによるラダー抵抗で構成され、その両端に電源電圧ＶDD，ＶSSが供給される。各抵抗Ｒの接続点、即ちノードＮ１〜Ｎ１６からは、電源電圧（ＶDD−ＶSS）を１６分割した電圧Ｖ1 〜Ｖ16がそれぞれ出力される。
The
電圧選択回路５３は、１段目に配置される１６個のスイッチＳＷ1-1 〜ＳＷ1-16と、２段目に配置される４個のスイッチＳＷ2-1 〜ＳＷ2-4 を備えている。これら各スイッチＳＷ1-1 〜ＳＷ1-16，ＳＷ2-1 〜ＳＷ2-4 は、ＭＯＳトランジスタで構成されている。スイッチＳＷ1-1 〜ＳＷ1-16は、それぞれノードＮ１〜Ｎ１６に接続される。
The
各スイッチＳＷ1-1 〜ＳＷ1-4 の出力端子はノードＮ１７にて接続され、スイッチＳＷ1-5 〜ＳＷ1-8 の出力端子はノードＮ１８にて接続される。又、スイッチＳＷ1-9 〜ＳＷ1-12の出力端子はノードＮ１９にて接続され、スイッチＳＷ1-13〜ＳＷ1-16の出力端子はノードＮ２０にて接続される。 The output terminals of the switches SW1-1 to SW1-4 are connected at a node N17, and the output terminals of the switches SW1-5 to SW1-8 are connected at a node N18. The output terminals of the switches SW1-9 to SW1-12 are connected at the node N19, and the output terminals of the switches SW1-13 to SW1-16 are connected at the node N20.
スイッチＳＷ2-1 〜ＳＷ2-4 は、ノードＮ１７〜Ｎ２０にそれぞれ接続される。各スイッチＳＷ2-1 〜ＳＷ2-4 の出力端子はノードＮ２１にて接続される。ノードＮ２１は、出力端子５５に接続されている。
Switches SW2-1 to SW2-4 are connected to nodes N17 to N20, respectively. The output terminals of the switches SW2-1 to SW2-4 are connected at a node N21. The node N21 is connected to the
デコーダ５４には、外部から入力される４ビットのデジタル信号Ｄ３〜Ｄ０が入力される。デコーダ５４は、下位２ビットのデジタル信号Ｄ１，Ｄ０に基づく第１制御信号を出力する。スイッチＳＷ1-1 〜ＳＷ1-4 、スイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、及びスイッチＳＷ1-13〜ＳＷ1-16の各スイッチ群毎においていずれか１つのスイッチが第１制御信号に応答してオンする。
The
デコーダ５４は、上位２ビットのデジタル信号Ｄ３，Ｄ２に基づく第２制御信号を出力する。スイッチＳＷ2-1 〜ＳＷ2-4 のうち、いずれか１つのスイッチが第２制御信号に応答してオンする。
The
このようにして、出力端子５５には、オンした第１，第２段目のスイッチを介して電圧生成回路５１のノードＮ１〜Ｎ１６のうちのいずれか１つが接続される。そして、ノードＮ２１の電圧は、接続されたノードＮ１〜Ｎ１６における電圧Ｖ１〜Ｖ１６に変化する。このようにして、Ｄ／Ａ変換器は、デジタル信号Ｄ３〜Ｄ０に対応する電圧Ｖ１〜Ｖ１６のアナログ信号Ａｏｕｔを出力する。
In this way, any one of the nodes N1 to N16 of the
電圧選択回路５３は、スイッチＳＷ1-1 〜ＳＷ1-16と、スイッチＳＷ2-1 〜ＳＷ2-4 の２段構成のため、ノードＮ２１（出力端子）に接続される総配線の寄生容量（ドレイン容量）が１段構成の電圧選択回路に比べて小さい。これにより、デジタル信号Ｄ３〜Ｄ０の値が変化してから所望の電圧のアナログ信号Ａout が出力されるまでの時間、所謂Ｄ／Ａ変換器の出力応答時間の短縮がなされている。
Since the
ところが、電圧選択回路５３では、レイアウト的な制約によりノードＮ１〜Ｎ１６とノードＮ２１間をそれぞれ結ぶ配線の長さが異なる。この配線長の違いは、各ノードＮ１〜Ｎ１６とノードＮ２１の間に介在する寄生素子の値を相違させる。寄生素子の値は、各ノードＮ１〜Ｎ１６とを結ぶ配線容量及び配線抵抗が異なってしまう。従って、各電圧Ｖ1 〜Ｖ16の出力電圧Ａout が出力されるまでの出力応答時間に差が生じてしまうことになる。このように、出力応答時間に差が生じると、結果的にＤ／Ａ変換にかかる時間が長くなるという問題がある。
However, in the
本発明は上記問題点を解決するためになされたものであって、その目的は出力応答時間の短縮化を図ることができる電圧選択回路、ＬＣＤ駆動回路及びＤ／Ａ変換器を提供することにある。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a voltage selection circuit, an LCD drive circuit, and a D / A converter capable of shortening the output response time. is there.
上記目的を達成するため、請求項１に記載の発明は、第１の経路と、該第１の経路の配線長よりも短い配線長を有する第２の経路とを含む複数の経路の各々に２段に亘ってスイッチが設けられ、各段のスイッチを選択信号で制御することにより互いに異なる複数の電圧のうちの１つを選択して、該選択した電圧を対応する経路を介して出力信号として出力する電圧選択回路において、前記第１の経路に設けられた後段のスイッチに接続する前段のスイッチの数を、前記第２の経路に設けられた後段のスイッチに接続した前段のスイッチの数よりも少なくした。
In order to achieve the above object, the invention described in
請求項２に記載の発明は、各々γ補正された電圧を出力する複数の経路であって、第１の経路と、該第１の経路の出力応答時間よりも短い出力応答時間を有する第２の経路とを含む複数の経路の各々に２段に亘ってスイッチが設けられ、各段のスイッチを選択信号で制御することにより互いに異なる複数の電圧のうちの１つを選択して、該選択した電圧を対応する経路を介して出力信号として出力する電圧選択回路において、前記第１の経路に設けられた後段のスイッチに接続する前段のスイッチの数を、前記第２の経路に設けられた後段のスイッチに接続した前段のスイッチの数よりも少なくした。 The invention according to claim 2 is a plurality of paths each outputting a γ-corrected voltage, the second path having a first path and an output response time shorter than the output response time of the first path. Each of a plurality of paths including a plurality of paths is provided with a switch over two stages, and one of a plurality of different voltages is selected by controlling each stage switch with a selection signal, and the selection is performed. In the voltage selection circuit that outputs the selected voltage as an output signal through the corresponding path, the number of the front-stage switches connected to the rear-stage switches provided in the first path is provided in the second path. The number is less than the number of switches in the previous stage connected to the switch in the subsequent stage.
請求項３に記載の発明は、入力される基準電源の電圧を分圧した複数の分圧電圧を出力する電圧生成回路と、入力されるデジタル信号をデコードした選択信号を出力するデコーダと、第１の経路と、該第１の経路の配線長よりも短い配線長を有する第２の経路とを含む複数の経路の各々に２段に亘ってスイッチが設けられ、各段のスイッチを前記選択信号に基づいて制御することにより前記複数の分圧電圧の１つを選択して、該選択した分圧電圧を対応する経路を介してアナログ信号として出力する電圧選択回路とを備え、前記電圧選択回路は、前記第１の経路に設けられた後段のスイッチに接続する前段のスイッチの数を、前記第２の経路に設けられた後段のスイッチに接続した前段のスイッチの数よりも少なくした。
The invention according to
請求項１及び請求項２に記載の発明によれば、出力応答時間の短縮化を図ることが可能な電圧選択回路を提供することができる。
請求項３に記載の発明によれば、出力応答時間の短縮化を図ることが可能なＤ／Ａ変換器を提供することができる。
According to the first and second aspects of the invention, it is possible to provide a voltage selection circuit capable of shortening the output response time.
According to the third aspect of the present invention, it is possible to provide a D / A converter capable of shortening the output response time.
以下、本発明を具体化した一実施の形態を図１及び図２に従って説明する。
図１は、本実施の形態のＤ／Ａ変換器を示す。Ｄ／Ａ変換器１１は、電圧生成回路１２、電圧選択回路１４、及びデコーダ１５を備えている。各回路１２，１４，１５は、１つのチップ上に形成されている。
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
FIG. 1 shows a D / A converter according to the present embodiment. The D /
電圧生成回路１２は、１５個の抵抗Ｒによるラダー抵抗で構成され、その両端に高電位電源ＶDDと低電位電源ＶSSが供給される。各抵抗Ｒの接続点、即ちノードＮ１〜Ｎ１６からは、両電源の差電圧（ＶDD−ＶSS）を１６分割した電圧Ｖ1 〜Ｖ16がそれぞれ出力される。
The
電圧選択回路１４は、１段目に配置される１６個のスイッチＳＷ1-1 〜ＳＷ1-16と、２段目に配置される５個のスイッチＳＷ2-1 〜ＳＷ2-5 を備えている。これら各スイッチＳＷ1-1 〜ＳＷ1-16，ＳＷ2-1 〜ＳＷ2-5 は、ＭＯＳトランジスタで構成され、転送ゲートとして作用する。スイッチＳＷ1-1 〜ＳＷ1-16は、それぞれノードＮ１〜Ｎ１６に接続される。
The
各スイッチＳＷ1-1 ，ＳＷ1-2 の出力端子はノードＮ１７にて接続され、各スイッチＳＷ1-3 ，ＳＷ1-4 の出力端子はノードＮ１８にて接続される。又、スイッチＳＷ1-5 〜ＳＷ1-8 の出力端子はノードＮ１９にて接続される。又、スイッチＳＷ1-9 〜ＳＷ1-12の出力端子はノードＮ２０にて接続され、スイッチＳＷ1-13〜ＳＷ1-16の出力端子はノードＮ２１にて接続される。 The output terminals of the switches SW1-1 and SW1-2 are connected at a node N17, and the output terminals of the switches SW1-3 and SW1-4 are connected at a node N18. The output terminals of the switches SW1-5 to SW1-8 are connected at a node N19. The output terminals of the switches SW1-9 to SW1-12 are connected at the node N20, and the output terminals of the switches SW1-13 to SW1-16 are connected at the node N21.
スイッチＳＷ2-1 〜ＳＷ2-5 は、ノードＮ１７〜Ｎ２１にそれぞれ接続される。各スイッチＳＷ2-1 〜ＳＷ2-4 の出力端子はノードＮ２２にて接続される。ノードＮ２２は出力端子１６に接続されている。そして、Ｄ／Ａ変換器１１は、出力端子１６からノードＮ２２における電圧のアナログ信号Ａout を出力する。
Switches SW2-1 to SW2-5 are connected to nodes N17 to N21, respectively. The output terminals of the switches SW2-1 to SW2-4 are connected at a node N22. The node N22 is connected to the
図２に示すように、デコーダ１５は、外部から入力される４ビットのデジタル信号のうち、下位１ビットのデジタル信号に基づいて、スイッチＳＷ1-1 ，ＳＷ1-2 、及びスイッチＳＷ1-3 ，ＳＷ1-4 の各スイッチ群毎において、いずれか１つをオンさせる。又、上位３ビットのデジタル信号に基づいて、デコーダ１５はスイッチＳＷ2-1 ，ＳＷ2-2 のうち、いずれか１つをオンさせる。
As shown in FIG. 2, the
又、デコーダ１５は、外部から入力される４ビットのデジタル信号のうち、下位２ビットのデジタル信号に基づいて、スイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、及びスイッチＳＷ1-13〜ＳＷ1-16の各スイッチ群毎において、いずれか１つをオンさせる。又、上位２ビットのデジタル信号に基づいて、デコーダ１５はスイッチＳＷ2-3 〜ＳＷ2-5 のうち、いずれか１つをオンさせる。
The
このように構成されたＤ／Ａ変換器では、デコーダ１５は、デジタル信号が入力されると、１段目の各スイッチ群毎において、いずれか１つをオンさせ、２段目の各スイッチＳＷ2-1 〜ＳＷ2-5 のうち、いずれか１つをオンさせる。そして、ノードＮ２２がノードＮ１〜Ｎ１６のいずれか１つと導通状態となり、電圧Ｖ1 〜Ｖ16のうち１つが出力電圧Ａout として出力される。
In the D / A converter configured as described above, when a digital signal is input to the D / A converter, the
次に、上記のように構成されたＤ／Ａ変換器の作用を説明する。
今、ノードＮ１〜Ｎ４と出力端子１６間の配線の長さは、レイアウト上、その他のノードＮ５〜Ｎ１６と出力端子１６間の配線の長さに比べて長い。配線が長くなると、その配線に対する寄生素子（寄生抵抗、寄生容量）の値は大きくなる。即ち、ノードＮ１〜Ｎ４と出力端子１６間の配線に対する寄生素子の値は、ノードＮ５〜Ｎ１６と出力端子１６間の配線に対する寄生素子の値よりも大きい。このことは、スイッチＳＷ1-1 〜ＳＷ1-4 からなるスイッチ群に入力される分圧電圧Ｖ１〜Ｖ４の電圧のアナログ信号Ａout の出力時間を他のスイッチ群におけるそれに比べて遅くする。
Next, the operation of the D / A converter configured as described above will be described.
Now, the length of the wiring between the nodes N1 to N4 and the
しかしながら、本実施の形態では、配線の長さに対応して、出力端子１６にかかるドレイン容量が変わるように２段目のスイッチに接続する１段目のスイッチの数を変更してある。出力端子１６にかかるドレイン容量は、２段目のスイッチＳＷ2-1 〜ＳＷ2-5 の何れがオンするかにより変化する。
However, in the present embodiment, the number of first-stage switches connected to the second-stage switches is changed so that the drain capacitance applied to the
詳述すれば、配線の長い経路にある２段目のスイッチＳＷ2-1 には２つの１段目スイッチＳＷ1-1 ，ＳＷ1-2 が、２段目のスイッチＳＷ2-2 には２つの１段目のスイッチＳＷ1-3 ，ＳＷ1-4 が接続されている。それに対し、配線の短い経路にある２段目のスイッチＳＷ2-3 〜ＳＷ2-5 には、それぞれ４つの１段目スイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、スイッチＳＷ1-13〜ＳＷ1-16が接続されている。 More specifically, two first-stage switches SW1-1 and SW1-2 are provided for the second-stage switch SW2-1 on the long wiring path, and two one-stage switches are provided for the second-stage switch SW2-2. Eye switches SW1-3 and SW1-4 are connected. On the other hand, the second-stage switches SW2-3 to SW2-5 in the short path of wiring have four first-stage switches SW1-5 to SW1-8, switches SW1-9 to SW1-12, and switches SW1 respectively. -13 to SW1-16 are connected.
従って、２段目のスイッチＳＷ2-1 ，ＳＷ2-2 がオンした場合、出力端子１６には、オンしたスイッチＳＷ2-1 ，ＳＷ2-2 にそれぞれ接続される１段目の２つのスイッチＳＷ1-1 ，ＳＷ1-2 又はスイッチＳＷ1-3 ，ＳＷ1-4 のドレイン容量がかかることになる。一方、２段目のスイッチＳＷ2-3 〜ＳＷ2-5 がオンした場合、出力端子１６には、オンしたスイッチＳＷ2-3 〜ＳＷ2-5 にそれぞれ接続されている４つのスイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12、スイッチＳＷ1-13〜ＳＷ1-16のドレイン容量がかかることになる。
Therefore, when the second-stage switches SW2-1 and SW2-2 are turned on, the two first-stage switches SW1-1 connected to the turned-on switches SW2-1 and SW2-2 are connected to the
即ち、出力端子１６にかかるドレイン容量は、配線の長い経路に設けられたスイッチＳＷ2-1 ，ＳＷ2-2 がオンした場合、他のスイッチＳＷ2-3 〜ＳＷ2-5 がオンした場合に比べて２つのスイッチ分だけドレイン容量が少なくなる。このドレイン容量の差は、応答時間に影響を与える。応答時間は、ドレイン容量が少なくなると短くなる。従って、各配線の経路において、配線が長い経路に対して、他の配線の経路よりも出力端子１６にかかるドレイン容量を少なくすることにより、各配線の経路における応答時間の差が少なくなる。
That is, the drain capacitance applied to the
次に、ノードＮ１〜Ｎ１６と出力端子１６間の配線の長さがほぼ等しい場合について説明する。この場合、各ノードＮ１〜Ｎ１６と出力端子１６間の配線に対する寄生素子の値はほぼ等しくなる。従って、各ノードＮ１〜Ｎ１６と出力端子１６間の配線における出力応答時間はほぼ等しい。
Next, a case where the lengths of the wirings between the nodes N1 to N16 and the
それに対し、ノードＮ１〜Ｎ４と出力端子１６間にせつぞくされた２段目のスイッチＳＷ2-1 ，ＳＷ2-2 には、それぞれ２つの１段目のスイッチＳＷ1-1 ，ＳＷ1-2 、スイッチＳＷ1-3 ，ＳＷ1-4 が接続されている。従って、各２段目のスイッチＳＷ2-1 ，ＳＷ2-2 に対する負荷が他の２段目のスイッチＳＷ2-3 〜ＳＷ2-5 に比べて少ない。
On the other hand, the second-stage switches SW2-1 and SW2-2 arranged between the nodes N1 to N4 and the
このことは、ノードＮ１〜Ｎ４における分圧電圧Ｖ１〜Ｖ４のアナログ信号Ａout の出力応答時間を、他のノードＮ５〜Ｎ１６における分圧電圧Ｖ５〜Ｖ１６のアナログ信号Ａout の出力応答時間に比べて短くする。これにより、Ｄ／Ａ変換器１１は、任意の電圧のアナログ信号Ａout における応答時間を速くすることができる。
This means that the output response time of the analog signal Aout of the divided voltage V1 to V4 at the nodes N1 to N4 is shorter than the output response time of the analog signal Aout of the divided voltage V5 to V16 at the other nodes N5 to N16. To do. As a result, the D /
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）電圧選択回路１４は、配線の長さが長い経路に設けた２段目のスイッチＳＷ2-1 ，ＳＷ2-2 にそれぞれ２つの１段目のスイッチＳＷ1-1 ，ＳＷ1-2 、スイッチＳＷ1-3 ，ＳＷ1-4 を接続した。これにより、２段目のスイッチＳＷ2-1 ，ＳＷ2-2 をオンした場合に出力端子１６にかかるドレイン容量は、他の２段目のスイッチＳＷ2-3 〜ＳＷ2-5 をオンした場合に出力端子１６にかかるドレイン容量に比べて小さい。その結果、配線の長い経路において出力応答時間の短縮が図られるため、各配線の経路における出力応答時間の差が小さくなり、Ｄ／Ａ変換器１１の出力応答時間を速くすることができる。
（２）各転送ゲートにはＮチャネルトランジスタが用いられるため、素子数を少なくすることができる。また、入力信号の電圧は、制御信号の電圧範囲よりも高電位側においてトランジスタのしきい値電圧以下の電圧であるため、入力信号の電圧と同じ電圧の出力信号が出力される。よって、出力応答時間の短縮を図ることができる。
（３）各転送ゲートにはＰチャネルトランジスタが用いられるため、素子数を少なくすることができる。また、入力信号の電圧は、制御信号の電圧範囲よりも低電位側においてトランジスタのしきい値電圧以上の電圧であるため、入力信号の電圧と同じ電圧の出力信号が出力される。よって、出力応答時間の短縮を図ることができる。
As described above, according to the present embodiment, the following effects can be obtained.
(1) The
(2) Since an N-channel transistor is used for each transfer gate, the number of elements can be reduced. Further, since the voltage of the input signal is lower than the threshold voltage of the transistor on the higher potential side than the voltage range of the control signal, an output signal having the same voltage as the voltage of the input signal is output. Therefore, the output response time can be shortened.
(3) Since a P-channel transistor is used for each transfer gate, the number of elements can be reduced. Further, since the voltage of the input signal is equal to or higher than the threshold voltage of the transistor on the lower potential side than the voltage range of the control signal, an output signal having the same voltage as the voltage of the input signal is output. Therefore, the output response time can be shortened.
尚、本発明は前記実施の形態の他、以下の態様で実施してもよい。
○上記実施の形態では、出力応答時間が長いスイッチ群（スイッチＳＷ1-1 〜ＳＷ1-4 ）に対して２つの２段目のスイッチＳＷ2-1 ，ＳＷ2-2 を設けて他のスイッチ群の出力応答時間との差を少なくするようにした。これを、複数のスイッチ群に対して２段目のスイッチに接続される１段目のスイッチの数を他のスイッチ群に比べて少なくして出力端子１６にかかるドレイン容量を少なくしても良い。例えば、図３に示すように、上記実施の形態と同様に１段目のスイッチＳＷ1-13〜ＳＷ1-16からなるスイッチ群における応答時間が長い場合、そのスイッチ群に対して２つの２段目のスイッチＳＷ2-5 ，ＳＷ2-6 を設ける。そして、それらスイッチＳＷ2-5 ，ＳＷ2-6 にそれぞれ２つの１段目のスイッチＳＷ1-13，ＳＷ1-14、スイッチＳＷ1-15，ＳＷ1-16を接続する。これにより、任意のスイッチ群において出力端子１６にかかるドレイン容量を少なくし、上記と同様に各スイッチ群における出力応答時間の差を少なくすることができる。
The present invention may be carried out in the following modes in addition to the above embodiment.
In the above embodiment, two second-stage switches SW2-1 and SW2-2 are provided for the switch group (switches SW1-1 to SW1-4) having a long output response time, and the outputs of the other switch groups are provided. The difference with the response time was made small. This may reduce the drain capacitance applied to the
○上記実施の形態において、ノードＮ１〜Ｎ１６と出力端子１６間の経路のうちの１つの経路における配線の長さが他の経路の配線の長さに比べて長い場合に、その経路における１段目のスイッチを出力端子１６に直接接続してドレイン容量を少なくするようにしてもよい。例えば、図４に示すように、ノードＮ４と出力端子１６の間の経路における配線の長さが他の経路のそれよりも長い場合、ノードＮ４に接続された１段目のスイッチＳＷ1-4 を出力端子１６に直接接続する。これにより、スイッチＳＷ1-4 をオンに制御した場合に出力端子１６にかかるドレイン容量が少なくなる。そのため、ノードＮ４における分圧電圧Ｖ４のアナログ信号Ａout を出力する時の応答時間は、他の分圧電圧Ｖ１〜Ｖ３，Ｖ５〜Ｖ１６のアナログ信号Ａout を出力する時の応答時間に近くなり、各配線の経路における応答時間の差を少なくすることができる。
In the above embodiment, when the length of the wiring in one of the paths between the nodes N1 to N16 and the
また、図１，３に示す接続形態と図４に示す接続形態を組み合わせて実施してもよい。即ち、図５に示すように、１段目のスイッチＳＷ1-1 〜ＳＷ1-4 からなるスイッチ群に対して２つの２段目のスイッチＳＷ2- 1 ，ＳＷ2-2 が設けられ、出力端子１６に対するドレイン容量をスイッチＳＷ1-5 〜ＳＷ1-8 、スイッチＳＷ1-9 〜ＳＷ1-12からなるスイッチ群のそれに対して小さくする。更に、１段目のスイッチＳＷ1-13〜ＳＷ1-16からなるスイッチ群を出力端子１６に直接接続し、出力端子１６に対するドレイン容量を上記のスイッチ群のそれよりも小さくする。このように構成することにより、各スイッチ群が接続されたノードＮ１〜Ｎ１６と出力端子１６間の配線に寄生する素子の値に応じてドレイン容量を少なくし、各経路における出力応答時間の差を小さくすることができる。
Moreover, you may implement combining the connection form shown in FIG.1, 3 and the connection form shown in FIG. That is, as shown in FIG. 5, two second-stage switches SW2-1 and SW2-2 are provided for the switch group including the first-stage switches SW1-1 to SW1-4, and the
○上記実施の形態では、電圧選択回路１４ではスイッチを２段構成としたが、スイッチを３段以上の構成として実施してもよい。そして、配線の長さに応じて１段目又は２段目のスイッチを出力端子１６に直接接続する、又は２段目のスイッチに接続する１段目のスイッチの数を変更する。これにより、長い配線に寄生する素子の値が大きい経路に対してスイッチの数を少なくして出力端子にかかるドレイン容量を少なくし、各経路における応答時間の差を少なくするようにしてもよい。例えば、図６に示すＤ／Ａ変換器１１ａの場合、電圧選択回路１４ａは、３段目のスイッチＳＷ3-1 を含む。スイッチＳＷ3-1 には、２段目のスイッチＳＷ2-2 ，ＳＷ2-3 が接続されている。４つの１段目のスイッチＳＷ1-1 〜ＳＷ1-4 が接続されたスイッチＳＷ2-1 は、出力端子１６に直接接続されている。また、２つの１段目のスイッチＳＷ1-13，ＳＷ1-14が接続された２段目のスイッチＳＷ2-4 は出力端子１６に直接接続されている。更に、１段目のスイッチＳＷ1-15，ＳＷ1-16は出力端子１６に直接接続されている。即ち、電圧選択回路１４ａは、各ノードＮ１〜Ｎ１６と出力端子１６との間の配線が、ノードＮ５〜Ｎ１２、ノードＮ１〜Ｎ４、ノードＮ１３，Ｎ１４、ノードＮ１５，Ｎ１６の順番で長くなる。その配線の長さに伴い、２段目のスイッチに接続する１段目のスイッチの数、１段目又は２段目のスイッチを出力端子１６に直接接続することにより、各経路において出力端子１６にかかるドレイン容量を小さくする。これにより、上記各実施の形態と同様に、各経路における出力応答時間の差を短くすることができる。
In the above embodiment, the
○上記各実施の形態では、電圧生成回路１２に高電位電源ＶDDと低電位電源ＶSSを供給し、両電源ＶDD，ＶSS間をラダー抵抗により分圧した分圧電圧Ｖ１〜Ｖ１６を生成するようにしたが、電圧生成回路１２に任意の範囲の電圧を供給するようにしても良い。例えば、図７に示すように、デジタル信号Ｄ３〜Ｄ０に基づく値（例えばＤ３〜Ｄ０が全て「０」）から値（例えばＤ３〜Ｄ０が全て「１」）の範囲に対して、Ｄ／Ａ変換器は低電位電源ＶSSから第１基準電源ＶＡ１の間の電圧範囲のアナログ信号Ａout を出力するようにする。
In each of the above embodiments, the high potential power supply VDD and the low potential power supply VSS are supplied to the
即ち、第１基準電源ＶＡ１を図１のノードＮ１に供給し、電圧生成回路１２は、第１基準電源ＶＡ１と低電位電源ＶSSの間の電圧範囲にて分圧電圧Ｖ１〜Ｖ１６を生成する。この場合、図１のデコーダ１５は、高電位電源ＶDDと低電位電源ＶSSにて動作する。そして、デコーダ１５は、デジタル信号Ｄ３〜Ｄ０にデコードし、Ｈレベル（高電位電源ＶDDの電圧）又はＬレベル（低電位電源ＶSSの電圧）の選択信号を出力する。
That is, the first reference power supply VA1 is supplied to the node N1 in FIG. 1, and the
一般に、ＭＯＳ型トランジスタよりなるスイッチＳＷ1-1 〜ＳＷ1-16，ＳＷ2-1 〜ＳＷ2-5 は、図８（ｃ）に示すように、並列接続された一対のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）とＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）により構成される。ＰＭＯＳトランジスタのゲートにはＮＭＯＳトランジスタのゲートに入力される制御信号が図示しないインバータ回路により反転され入力される。逆に、ＮＭＯＳトランジスタのゲートにＰＭＯＳトランジスタのゲートに入力される制御信号を図示しないインバータ回路により反転して入力する構成であってもよい。即ち、図８（ｃ）に示すスイッチ以外に、インバータ回路を必要とする。 In general, the switches SW1-1 to SW1-16 and SW2-1 to SW2-5 made of MOS transistors include a pair of P-channel MOS transistors (hereinafter referred to as PMOS transistors) connected in parallel as shown in FIG. And an N-channel MOS transistor (hereinafter referred to as NMOS transistor). A control signal input to the gate of the NMOS transistor is inverted and input to the gate of the PMOS transistor by an inverter circuit (not shown). Conversely, the control signal input to the gate of the PMOS transistor may be inverted and input to the gate of the NMOS transistor by an inverter circuit (not shown). That is, an inverter circuit is required in addition to the switch shown in FIG.
ＮＭＯＳトランジスタよりなるスイッチは、入力端子にゲート電圧と同じ電圧が入力されても、ゲート電圧よりもしきい値電圧分だけ低い電圧までしか出力端子の電圧を上昇させることができない。従って、高電位電源ＶDDの電圧のアナログ信号Ａout を出力するＤ／Ａ変換器では、電圧選択回路１４に図８（ｃ）に示すＣＭＯＳ型のスイッチを用いなければならない。 A switch composed of an NMOS transistor can increase the voltage at the output terminal only to a voltage lower than the gate voltage by a threshold voltage even if the same voltage as the gate voltage is input to the input terminal. Therefore, in the D / A converter that outputs the analog signal Aout of the voltage of the high potential power supply VDD, a CMOS type switch shown in FIG.
しかし、図７に示す第１基準電源ＶＡ１と低電位電源ＶSSの間の電圧範囲にて分圧電圧Ｖ１〜Ｖ１６を生成し、且つ第１基準電源ＶＡ１の電圧が高電位電源ＶDDの電圧よりもＮＭＯＳトランジスタのしきい値電圧以下の電圧の場合、電圧選択回路１４には図８（ａ）に示すＮＭＯＳトランジスタのみからなるスイッチＳＷ1-1 を用いることができる。しかも、制御信号を反転するためのインバータ回路が不要となる。これにより、電圧選択回路１４の面積は、高電位電源ＶDDと低電位電源ＶSSの電圧範囲のアナログ信号Ａout を出力するＤ／Ａ変換器の電圧選択回路に比べて小さくなる。このことは、Ｄ／Ａ変換器１１のチップ面積を小さくし、Ｄ／Ａ変換器１１のコストを低減する。
However, the divided voltages V1 to V16 are generated in the voltage range between the first reference power supply VA1 and the low potential power supply VSS shown in FIG. 7, and the voltage of the first reference power supply VA1 is higher than the voltage of the high potential power supply VDD. When the voltage is equal to or lower than the threshold voltage of the NMOS transistor, the
同様に、図７に示す高電位電源ＶDDと第２基準電源ＶＡ２を図１の電圧生成回路１２に供給するようにする。電圧生成回路１２は、高電位電源ＶDDと第２基準電源ＶＡ２の間の電圧範囲にて分圧電圧Ｖ１〜Ｖ１６を生成する。そして、第２基準電源ＶＡ２の電圧が低電位電源ＶSSよりもＰＭＯＳトランジスタのしきい値電圧以上の電圧の場合、図８（ｂ）に示すＰＭＯＳトランジスタのみからなるスイッチＳＷ1-1 を用いることができる。これにより、ＮＭＯＳトランジスタのみを用いた場合と同様に、電圧選択回路１４の面積が小さくなり、Ｄ／Ａ変換器１１のチップ面積を小さくしてコストの低減を図ることができる。
Similarly, the high potential power supply VDD and the second reference power supply VA2 shown in FIG. 7 are supplied to the
更に、上記各実施の形態において、高電位電源ＶDDの電圧に近い分圧電圧（例えば、図１に示す分圧電圧Ｖ１〜Ｖ８）が入力されるスイッチＳＷ1-1 〜ＳＷ1-8 ，ＳＷ2-1 〜ＳＷ2-3 をＰＭＯＳトランジスタのみから構成する。そして、低電位電源ＶSSの電圧に近い分圧電圧（図１の分圧電圧Ｖ９〜Ｖ１６）が入力されるスイッチＳＷ1-9 〜ＳＷ1-16，ＳＷ2-4 ，ＳＷ2-5 をＮＭＯＳトランジスタのみから構成して実施しても良い。 Further, in each of the above embodiments, the switches SW1-1 to SW1-8 and SW2-1 to which the divided voltages close to the voltage of the high potential power supply VDD (for example, the divided voltages V1 to V8 shown in FIG. 1) are input. ... SW2-3 is composed only of PMOS transistors. The switches SW1-9 to SW1-16, SW2-4, and SW2-5 to which the divided voltage close to the voltage of the low potential power supply VSS (the divided voltages V9 to V16 in FIG. 1) is input are composed only of NMOS transistors. May be implemented.
○上記実施の形態では、配線の長さに起因する出力応答時間の差を小さくするために後段のスイッチに接続する前段のスイッチの数を少なくしたが、電圧生成回路１２におけるラダー抵抗の抵抗値に起因する出力応答時間の差を小さくするようにしてもよい。即ち、上記実施の形態のＤ／Ａ変換器１１をＬＣＤ等の駆動回路に用いた場合、電圧生成回路１２のラダー抵抗の値は、図１０に示すようにデジタル信号に対してアナログ信号Ａout が出力されるように行われるγ（ガンマ）補正に応じて設定される。詳述すれば、デジタル信号に対するアナログ信号Ａout の最大値，最小値付近では、デジタル信号の変化に対してアナログ信号Ａout の変化が大きく、中間部分ではアナログ信号Ａout の変化が小さくなるようにラダー抵抗の抵抗値と基準電源の電圧が設定される。図９に示すように、Ｄ／Ａ変換器１１ｂの電圧生成回路１２ａを例にとれば、ノードＮ１〜Ｎ４，Ｎ１３〜Ｎ１６間の抵抗Ｒ２の値（＝３Ｒ２）が、ノードＮ４〜Ｎ１３の間の抵抗Ｒ１の値（＝９Ｒ１）よりも大きい。これにより、ノードＮ２，Ｎ３，Ｎ１４，Ｎ１５の分圧電圧Ｖ２，Ｖ３，Ｖ１４，Ｖ１５のアナログ信号Ａout における出力応答時間は、それ以外の電圧のアナログ信号Ａout における出力応答時間に比べて長くなる。これに対し、図９に示すように、ノードＮ１〜Ｎ４，Ｎ１３〜Ｎ１６と出力端子１６の間の経路にある２段目のスイッチＳＷ2-1 ，ＳＷ2-2 ，ＳＷ2-5 ，ＳＷ2-6 にそれぞれ２つの１段目のスイッチを接続することにより、出力端子１６にかかるドレイン容量を少なくする。これにより、γ補正を行った場合の経路における出力応答時間の差を少なくし、Ｄ／Ａ変換器の出力応答時間を速くすることができる。
In the above embodiment, in order to reduce the difference in output response time due to the length of the wiring, the number of switches in the previous stage connected to the switch in the subsequent stage is reduced, but the resistance value of the ladder resistor in the
○上記実施の形態において、入力数を適宜変更する。その場合、後段のスイッチに接続する前段のスイッチの数を適宜変更する。また、入力数に応じてデジタル信号のビット数を変更することはいうまでもない。 In the above embodiment, the number of inputs is changed as appropriate. In that case, the number of front-stage switches connected to the rear-stage switches is appropriately changed. Needless to say, the number of bits of the digital signal is changed according to the number of inputs.
ＳＷ1-1 〜ＳＷ1-16 前段の転送ゲートとしての１段目のスイッチ
ＳＷ2-1 〜ＳＷ2-6 後段の転送ゲートとしての２段目のスイッチ
Ｖ１〜Ｖ１６ 入力信号としての分圧電圧
SW1-1 to SW1-16 First stage switch as the previous transfer gate SW2-1 to SW2-6 Second stage switch as the subsequent transfer gate V1 to V16 Divided voltage as input signal
Claims (3)
前記第１の経路に設けられた後段のスイッチに接続する前段のスイッチの数を、前記第２の経路に設けられた後段のスイッチに接続した前段のスイッチの数よりも少なくしたこと
を特徴とする電圧選択回路。 A switch is provided in two stages in each of a plurality of paths including the first path and the second path having a wiring length shorter than the wiring length of the first path, and the switch of each stage is selected. In a voltage selection circuit that selects one of a plurality of different voltages by controlling with a signal and outputs the selected voltage as an output signal via a corresponding path ,
And wherein the number of the previous stage of the switch connected to the first downstream switch provided in the path, and smaller than the number of the previous stage of the switch connected downstream of the switch provided in the second path Voltage selection circuit.
前記第１の経路に設けられた後段のスイッチに接続する前段のスイッチの数を、前記第２の経路に設けられた後段のスイッチに接続した前段のスイッチの数よりも少なくしたこと
を特徴とする電圧選択回路。 A plurality of paths each outputting a γ-corrected voltage, the first path and a second path having an output response time shorter than the output response time of the first path. Each of the switches is provided in two stages, and one of a plurality of different voltages is selected by controlling the switch in each stage with a selection signal, and the selected voltage is passed through a corresponding path. In the voltage selection circuit that outputs as an output signal,
And wherein the number of the previous stage of the switch connected to the first downstream switch provided in the path, and smaller than the number of the previous stage of the switch connected downstream of the switch provided in the second path Voltage selection circuit.
入力されるデジタル信号をデコードした選択信号を出力するデコーダと、
第１の経路と、該第１の経路の配線長よりも短い配線長を有する第２の経路とを含む複数の経路の各々に２段に亘ってスイッチが設けられ、各段のスイッチを前記選択信号に基づいて制御することにより前記複数の分圧電圧の１つを選択して、該選択した分圧電圧を対応する経路を介してアナログ信号として出力する電圧選択回路と
を備え、
前記電圧選択回路は、前記第１の経路に設けられた後段のスイッチに接続する前段のスイッチの数を、前記第２の経路に設けられた後段のスイッチに接続した前段のスイッチの数よりも少なくしたこと
を特徴とするＤ／Ａ変換器。 A voltage generation circuit that outputs a plurality of divided voltages obtained by dividing the voltage of the input reference power supply; and
A decoder that outputs a selection signal obtained by decoding an input digital signal;
Each of a plurality of paths including a first path and a second path having a wiring length shorter than the wiring length of the first path is provided with a switch over two stages, and the switch of each stage is to select one of said plurality of divided voltages by controlling on the basis of a selection signal, and a voltage selection circuit you output as an analog signal the divided voltage said selected via the corresponding path,
The voltage selection circuit, the number of the preceding switches connected to the subsequent stage of the switch provided in the first path, than the number of the second preceding switch connected downstream of the switch provided in the path D / A converter characterized by being reduced.
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