JP3909575B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP3909575B2
JP3909575B2 JP2002013159A JP2002013159A JP3909575B2 JP 3909575 B2 JP3909575 B2 JP 3909575B2 JP 2002013159 A JP2002013159 A JP 2002013159A JP 2002013159 A JP2002013159 A JP 2002013159A JP 3909575 B2 JP3909575 B2 JP 3909575B2
Authority
JP
Japan
Prior art keywords
terminal
package
exposed
terminals
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002013159A
Other languages
Japanese (ja)
Other versions
JP2003218284A (en
Inventor
博 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2002013159A priority Critical patent/JP3909575B2/en
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to CNB021055211A priority patent/CN1321455C/en
Priority to US10/120,391 priority patent/US7170149B2/en
Priority to TW091107454A priority patent/TW543172B/en
Priority to KR1020020020076A priority patent/KR100677651B1/en
Priority to HK03101103A priority patent/HK1048890A1/en
Publication of JP2003218284A publication Critical patent/JP2003218284A/en
Priority to US11/516,705 priority patent/US7554182B2/en
Priority to KR1020060095868A priority patent/KR100836303B1/en
Application granted granted Critical
Publication of JP3909575B2 publication Critical patent/JP3909575B2/en
Priority to KR1020080005353A priority patent/KR100831818B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、特にＬＧＡタイプの半導体素子において外部回路と接続する端子が剥離し難くかつ半田の乗りが安定する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
一般に樹脂パッケージにより封止された半導体素子は、半導体チップと端子とが電気的に接続され、この端子の一部が電極として外部に露出した状態で樹脂からなるパッケージにより一体に封止されてなっている。従来の半導体素子は前記端子の電極がパッケージ本体の側面から水平方向に突出するように構成されていたが、半導体素子から導出される端子数の増大と小型化の要求に対応して最近ではＬＧＡ（Land Grid Array）タイプと称し、パッケージ本体の裏面（実装面）に多数の端子が配列されたものが用いられるようになってきている。
【０００３】
このＬＧＡタイプの半導体素子は概略、以下のようにして製造される。
図２２は前記従来の半導体素子を製造する際に用いられるフレームの一例を示し、図２３は前記のフレームを用いて製造された半導体素子の断面を示す。
図２２に示すフレーム１０５は、外枠として端子支持部１５１を有し、この端子支持部１５１には、内側に連結された端子１０２ａ…の群と、外側に連結された端子１０２ｂ…の群とが配列されている。またフレーム１０５の４隅から内側にステージ支持部１５３が延びて中央に配されたステージ１５２を支持している。ステージ１５２及びステージ支持部１５３は省略される場合もあるが、ここでは形成されているものとして説明する。
【０００４】
このフレームのステージ１５２に半導体チップ１を載置して固定する。図２３に示すように半導体チップ１をフェイスアップモードで装着する場合は、半導体チップ１のパッド１ａ…と各端子１０２…の裏面とを接続細線３により接続する。図示しないが半導体チップがフェイスダウンモードで装着される場合は、半導体チップ１のパッド１ａ…と各端子１０２…とを半田バンプ又は半田ボールにより直接に接続する。
【０００５】
前記のように半導体チップ１とフレーム１０５とが接続されたフレーム組立物を、外部回路と接続する端子１０２の電極面１２１を外向きに露出させた状態で、樹脂からなるパッケージ４により封止する。次に、各端子の電極面１２１…と共にパッケージ４から露出している端子支持部１５１をダイシングにより研削除去し、それぞれ内側の端子１０２ａ…と外側の端子１０２ｂ…を切り離す。実際には前記フレーム組立物のユニットが多数連結された多連装のフレーム組立物が用いられるので、外側端子１０２ｂ…の外縁部もダイシングして個々の半導体素子を切り離す。符号ＤＧは端子支持部１５１を研削除去した痕に形成された切削溝を表す。
【０００６】
【発明が解決しようとする課題】
前記のようにして製造されたＬＧＡタイプの半導体素子を外部回路と接続するには、半導体素子の下面（以下「実装面」という）を例えば半田浴に漬けて各端子の電極面１２１に半田フィレットを形成し、外部回路の端子に密着させる。この半田盛りに際して、従来の半導体素子には不具合があった。その一つは、端子１０２がダイシングによりパッケージ４に形成された切削面４１に一方の端面１２３を露出していて、この露出した端面１２３が電極面１２１に連続しているので、半田浴に漬けたとき、図２４（ａ）に示すように、半田が電極面１２１ばかりでなく端面１２３側にも回り込み、電極面１２１から連続した半田フィレットＦが形成され、半田の付着量が一定せず、従って外部回路との接合強度にバラツキが生じ、また半田消費量が一定しないので生産管理に支障を来すことである。また、図２４（ｂ）に示すように、半田盛りに際して内側の端子１０２ａと外側の端子１０２ｂとの間に半田フィレットＦによるブリッジが形成されたり、又は半田の付着量が多すぎて外部回路と接合する際に外部回路の端子間に半田のブリッジが形成されるという問題もあった。更に図２４（ｃ）に示すように、外部回路１２０と接合した後に半導体素子が引張られると、端子１０２とパッケージ４とが剥離しやすいという問題もあった。
【０００７】
実際に端子１０２とパッケージ４との結合力は一方が金属であり一方が樹脂であることから比較的弱く、前記のダイシングの衝撃によっても剥離が起こる可能性があった。この問題に関して特開2000−286375号公報は、図２４（ｄ）に示すように、パッケージ裏面から端子支持部（前記公報では「連結体」）を取り除くことで前記端子（「接続片」）１１０を個々に分離し、前記分離した領域以外の前記端子（１１０）の側面に前記パッケージ（「樹脂封止体」）との密着性を向上する食い付き部１２４を設けた半導体素子を提案している。しかしこの方法では、端子の露出した端面が電極面に連続しているために半田フィレットＦの付着量が一定しない問題、半田によるブリッジが発生する問題などがいずれも解決できないばかりでなく、端子１１０を個々に分離した領域すなわち切削面４１の側面には食い付き部１２４が形成できないので、端子１１０とパッケージ４との接合力が不十分で、外部回路と接合した後に半導体素子が引張られる際には端子１１０とパッケージ４と剥離の可能性が排除できなかった。
【０００８】
本発明は前記の課題を解決するためになされたものであって、従ってその目的は、端子の電極面における半田の付着量を安定化し、半田によるブリッジの発生を防止し、端子支持部を除去する際のみならず外部回路と接合した後に半導体素子が引張られても十分な耐剥離性を有する半導体素子及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記の課題を解決するために本発明は、半導体チップが複数の端子と電気的に接続され、前記半導体チップと前記端子とが樹脂からなるパッケージにより封止された半導体素子であって、前記パッケージの実装面側を切削することにより形成された切削溝を備え、前記複数の端子のうち少なくとも一部は、一方の面に形成されて前記パッケージの実装面から外部に露出する電極面と、一部が側方に延びて前記切削溝の側壁から外部に露出する露出端面とを有し、且つ、この端子の電極面と露出端面との間が前記パッケージと一体に形成された樹脂からなる隔離部によって隔離されていることを特徴とする半導体素子を提供する。
【００１０】
本発明の前記半導体素子は、端子の電極面とパッケージの切削面に露出した露出端面とが樹脂からなる隔離部により隔離されているので、半田を付着したとき、半田フィレットは電極面にのみ形成され、半田が電極面から連続して露出端面に回り込むことはない。従って外部回路との半田付け接合強度が一定となり製品品質のバラツキが解消できると共に半田の消費量が一定するので生産管理上も有利になる。また電極面と露出端面との間に半田によるブリッジが形成されることもないので半田付け不良が減少し生産歩留りが向上する。更に隔離部が端子の連結部を押さえて浮き上がりを防ぐので端子とパッケージとの結合強度が向上し、端子支持部を除去する際のみならず外部回路と半田付け接合した後に半導体素子が引張られることがあっても端子の剥離は防止できる。
【００１１】
前記パッケージに形成された切削面は、前記端子を連結した端子支持部の少なくとも一部、又は前記端子支持部に連結した端子の部分（連結部）を切除した際に形成されたものであってよい。
以下に説明する本発明の半導体素子の製造方法にあっては、切除工程において端子支持部の少なくとも一部、又は端子支持部と端子との連結部が切除され、端子が端子支持部から切り離される。この切除の際パッケージには端子支持部に沿う切削溝が形成される。前記切削面はこのとき形成される切削溝の面であり得る。
【００１２】
また、本発明は、半導体チップが複数の端子と電気的に接続され、前記半導体チップと前記端子とが樹脂からなるパッケージにより封止された半導体素子の製造方法であって、前記複数の端子を連結部を介して連結した端子支持部を有するフレームを成形するフレーム成形工程と、前記端子支持部に連結された各端子と前記半導体チップの各パッドとを電気的に接続してフレーム組立物を形成するフレーム組立工程と、前記フレーム組立物を、前記各端子の一方の面に形成された電極面を外部に露出した状態で樹脂からなるパッケージにより封止する封止工程と、前記パッケージの実装面側から前記端子支持部の少なくも一部、又は前記端子支持部に連結した各端子の連結部の少なくとも一部をハーフダイシングにより切除して前記各端子を切り離すと共に切削溝を形成し、前記半導体素子となるユニットをフルダイシングにより切除して単離させる切除工程とを有し、前記フレーム成形工程において、少なくとも前記各端子の連結部を前記電極面のレベルから前記パッケージ内に引込むように成形し、前記封止工程において、少なくとも前記連結部の引込みにより形成された空隙に樹脂を充填することにより、前記パッケージと一体に形成された樹脂からなる隔離部を形成し、前記切除工程において、前記各端子を切り離したときに、これら各端子の前記切削溝に向けて延びる連結部が前記切削溝の側壁に端面を露出させ、この露出端面と前記電極面との間を前記隔離部によって隔離することを特徴とする半導体素子の製造方法を提供する。
【００１３】
前記製造方法のフレーム成形工程において、前記端子の連結部は、エッチング、研削又はプレス加工により前記電極面のレベルから引込ませることが好ましい。
連結部をエッチング又は研削により引込ませる場合は端子の連結部における厚さが電極面における厚さより薄くなり、この段差が引込み深さになる。プレス加工により引込ませる場合は、連結部と電極面とで端子の厚さに変化はない。
【００１４】
前記製造方法のフレーム成形工程において、前記端子支持部を前記連結部のレベルから前記パッケージ内に引込むように成形し、前記封止工程において、前記連結部及び前記端子支持部の引込みにより形成された空隙に樹脂を充填することにより、前記パッケージと一体に形成された樹脂からなる隔離部を形成し、前記切除工程において、前記端子支持部に連結した各端子の連結部の少なくとも一部をハーフダイシングにより切除して、前記各端子を切り離すようにしてもよい。
また、前記製造方法のフレーム成形工程において、前記端子支持部を、前記パッケージの実装面から露出する露出部と前記パッケージ内に引込んだ引込部とが交互に連結し、且つ前記露出部に前記連結部が連結するように成形し、前記封止工程において、前記連結部及び前記端子支持部の引込みにより形成された空隙に樹脂を充填することにより、前記パッケージと一体に形成された樹脂からなる隔離部を形成し、前記切除工程において、前記露出部をハーフダイシングにより切除して、前記各端子を切り離すようにしてもよい。
【００１５】
前記何れの方法によっても、端子を切り離すに際して端子支持部の全体を切削除去する必要がなくなる。すなわち切除工程において端子の連結部のみを切除するか、又は端子支持部の露出部のみを切除するだけで端子を切り離すことができるので、端子支持部の全体を除去する場合に比べて切削に要する負担が大幅に減少し、電力も時間も節約でき、また金属部を連続して切削することによるダイシングブレードの破損や目詰まりも減少し、切削機の寿命を延長しブレード交換などの経費も節減できる。
【００１６】
前記隔離部の厚さは、前記端子の前記電極面における厚さの２５％〜７５％の範囲内とされていることが好ましい。
これによって電極面と露出端面との間に半田の回り込みを防止するに十分な間隔が得られ、半田によるブリッジの生成も抑制できるようになる。隔離部はパッケージから連続して電極面と露出端面との間の端子表面を覆うように形成されるので、端子に引張り応力が作用した場合、隔離部の厚さが電極面における端子厚さの２５％未満では隔離部が破壊されやすく十分な剥離強度が得られない。隔離部の厚さが電極面における端子厚さの７５％を越えると、前記の連結部をエッチング又は研削により引込ませる製造方法においては連結部の厚さが極端に薄くなり端子に十分な強度が得られなくなる場合がある。
【００１７】
前記端子は、前記パッケージ内に突出した係止部を有することが好ましい。また前記端子は、前記パッケージにより封止された裏面に凹部を有し、この凹部に前記パッケージから延びた突出部が嵌合していることが好ましい。
【００１８】
隔離部によって連結部が押さえつけられた端子がパッケージ内に突出した係止部を別途に有していれば、端子の剥離強度は更に向上する。また端子がパッケージにより封止された裏面に凹部を有し、この凹部にパッケージから延びた突出部が嵌合していれば、アンカー効果により端子の剥離強度は更に向上する。
【００１９】
前記複数の端子のうち少なくとも１端子の電極面は、他の端子の電極面とは異なる形状に成形されていることが好ましい。また前記複数の端子は、半導体素子の方向を判別できるように非対称に配列されていてもよい。
【００２０】
一般にＬＧＡタイプ半導体素子の実装面には多数の端子が規則的に配列されている。この場合、半導体素子の各端子と、接続相手である外部回路の各端子との回路的対応をつけるためには、半導体素子の上下左右の方向を知る手段が必要になる。端子のうち少なくとも１端子の電極面を他と異なる形状に形成しておくか、又は端子群の配列を非対称にしておけば、目視のみならず光学的読み取りによっても半導体素子の方向が判別できるようになる。また他と異なる形状の端子を配置すれば、半導体素子の製造方法においてこの異形端子が、端子支持部をダイシングにより切除する際の見当として利用できる。
【００２１】
【発明の実施の形態】
次に本発明の実施の形態を具体例によって説明するがこれらの具体例は本発明を何ら制限するものではない。また添付の図面は本発明の思想を説明するためのものであって、本発明の説明に不要な要素は省略し、また図示した各要素の形状・寸法比・数なども実際のものと必ずしも一致しない。
【００２２】
（実施形態１）
図１は本発明の半導体素子の一実施形態を示す断面図であり、図２は前記半導体素子を、外部配線と接続する電極面が形成された下面（実装面）から見た平面図である。
図１及び図２において、本実施形態の半導体素子は、半導体チップ１がパッド１ａ…及び接続細線３…を介して、それぞれ内側と外側の２列に配列された端子２ａ…，２ｂ…と電気的に接続され、それぞれの端子２の一方の面に形成された電極面２１が外部に露出した状態で、半導体チップ１と端子２…とが熱硬化性樹脂コンパウンド（以下単に「樹脂」という）からなるパッケージ４により封止されてなっている。電極面２１は本実施形態の半導体素子を回路基板に実装する際の半田ポートとなる領域であり、本実施形態では円形に成形されている。
【００２３】
パッケージ４の実装面には、図２に示すように、中央に半導体チップを載置するステージ５２とこのステージを支持するステージ支持部５３が露出し、その周囲には端子の電極面２１…が内側の端子群２ａ…と外側の端子群２ｂ…の２重に配列されている。また、ステージ５２の外周を囲むように、ダイシングにより形成された４本の切削溝ＤＧ…が井桁状に組合わされてパッケージ４の辺部まで延びている。この切削溝ＤＧと電極面２１…とは互いに所定の距離を離間して配置されている。切削溝ＤＧの双方の側壁、及びパッケージ４の辺部側壁は何れも実装面に対して垂直な切削面４１となっている。
【００２４】
図１に示すように、全ての端子２…は、電極面２１から端子の一部（以下「連結部」という）２２が側方に延び、この連結部２２はパッケージ４に形成された切削面４１の何れかに端面（露出端面）２３を露出させている。この形状は、後に半導体素子の製造方法で詳しく説明するように、端子２が連結部２２を介して連結された端子支持部をダイシングにより切削切除した結果として形成されたものである。そして本発明の半導体素子においては、端子２の電極面２１と露出端面２３との間に、パッケージ４と一体に形成された樹脂からなる隔離部４２が形成されている。
【００２５】
図３（ａ）（ｂ）は端子２とその周辺のパッケージ４の態様とを示している。ここでは端子２ａを例示するが、端子２ｂも実質的に同様である。図３（ａ）は端子２ａの側面図であり、図３（ｂ）は電極面２１の側から見た平面図である。図３（ａ）（ｂ）において端子２ａは、平面視円形の電極面２１と、この電極面のレベルからパッケージ４内に厚さｔだけ引込んだ位置に形成されかつ電極面２１を囲んでフランジ状に広がる係止部２４と、この係止部から切削溝ＤＧの切削面４１に向けて延びる連結部２２と、この連結部が切削面４１に形成した露出端面２３とを有している。端子２ａは電極面２１と露出端面２３を除きパッケージ４内に埋設されている。隔離部４２はパッケージ４の一部として電極面２１と露出端面２３とを隔離している。隔離部４２の厚さｔは端子２ａの厚さＴの５０％とされている。電極面２１の表面は図示しないがメッキされている。
【００２６】
本実施形態の半導体素子は、端子２（２ａも２ｂも同じ）の電極面２１とパッケージの切削面４１に露出した露出端面２３とが樹脂からなる隔離部４２により隔離されているので、半導体素子の実装に際して電極面２１に半田を付着させたとき、半田フィレットは電極面２１にのみ形成され、半田が電極面２１から連続して露出端面２３に回り込むことがない。従って半導体素子の実装に際して外部回路との半田付け接合強度が一定となり製品品質のバラツキが解消できると共に、半田の付着量すなわち消費量が一定するので生産管理上も有利になる。また隣接する電極面２１どうしの間に半田によるブリッジが形成されることもないので半田付け不良が減少し生産歩留りが向上する。
【００２７】
本実施形態の半導体素子は、隔離部４２が端子の連結部２２を押さえ込んで浮き上がりを防いでいるので端子２がパッケージ４から剥離し難くなっている。更に端子２は、電極面２１の周囲にパッケージ４内に突出したフランジ状の係止部２４を有しているので、端子の剥離強度は極めて高く、製造課程で端子支持部を切削除去する際の衝撃に対してのみならず、半導体素子が外部回路に実装された後で引張られることがあっても、端子２の剥離は防止できる。
【００２８】
本実施形態の半導体素子は、下記の製造方法により製造することができる。
図４は本製造方法の工程図である。すなわち本製造方法は▲１▼フレーム成形工程、▲２▼フレーム組立工程、▲３▼封止工程、▲４▼メッキ工程および▲５▼切除工程を含んでいる。以下、工程順に詳しく説明する。
【００２９】
▲１▼フレーム成形工程
図５は、フレーム成形工程において成形されるフレームの１ユニットを実装面側から見た平面図である。実際のフレームはこのユニットと同形のユニットが平面的に多数連結されてなっているが、ここでは図示した１ユニットをフレーム５として説明する。このフレーム５は外形が正方形の金属板からなり、中心部に半導体チップ１を載置するステージ５２が形成されている。ステージ５２の周囲には、それぞれ端子２…を連結した４本の端子支持部５１ａ…が井桁状に組合わされてフレーム５の辺部まで延びている。フレーム５の４辺は、端子２…を連結した４本の端子支持部５１ｂ…が囲み、外枠を形成している。端子支持部５１ａ…の各交点からは内側にステージ支持部５３…が延びてステージ５２を４隅で支えている。
【００３０】
前記のフレーム５に引込み加工を行う。この加工は、端子の連結部２２及び係止部２４を、電極面２１及び端子支持部５１のレベルよりパッケージ内に引込むもので、本実施形態ではフォトリソグラフィを用いたエッチングにより行われている。
図６は引込み加工を行った後の端子周りを示す側面図である。図６において、端子２は連結部２２を介して端子支持部５１に連結され、連結部２２及び係止部２４は電極面２１及び端子支持部５１のレベルよりパッケージ内に深さｔだけ引込まれて、厚さがフレーム５の元の厚さＴの５０％となっている。
【００３１】
▲２▼フレーム組立工程
ステージ５２の裏面（実装面から見た反対側）に半導体チップ１をフェースアップモードで接着する。次に半導体チップの各パッド１ａ…に接続細線の一方の端末を接合し、他方の端末を各端子２…の裏面に接合してフレーム組立物を形成する。
【００３２】
▲３▼封止工程
図７は封止工程の一過程を示す断面図である。前記のフレーム組立物（実際はユニットが多連装されている）を割り型１１ａ，１１ｂからなる型１１に装着し、型１１のキャビティに樹脂を充填し硬化させる。これにより各ユニットに連通したパッケージ４が形成される。この封止工程において、樹脂はフレーム５の引込みにより形成された空隙にも充填され、パッケージ４と一体化された隔離部４２が形成される。
硬化物を型１１から取り出すと半導体素子のユニット連続体が得られる。この連続体では、実装面に各ユニットの電極部２１及び端子支持部５１ａ，５１ｂ、ステージ支持部５３、ステージ５２の表面が露出している。
▲４▼メッキ工程
次に実装面をメッキする。これによって電極部２１…など前記の露出した各面にメッキ層（図示せず）が形成される。
【００３３】
▲５▼切除工程
前記半導体素子の連続体を、図７に一点鎖線で示したように切削し切削溝ＤＧを形成する。図８は切除工程の一過程を示す断面図である。先ず実装面に露出している端子支持部５１ａ…を、実装面側からのハーフダイシングによって切削除去する。これにより図２及び図８に切削溝ＤＧとして示す溝が形成される。次にフレームユニットの４辺を囲んで露出している端子支持部５１ｂ…の部分をフルダイシングにより切削する。これにより端子支持部５１ｂが除去されると共に、半導体素子の周囲の切削面４１が形成され個々のユニットが単離される。必要に応じて、次にパッケージ４のコーナー部を切断線ＣＬに沿って斜めに研削することにより面取りを行い、図１に示す半導体素子製品を完成させる。
【００３４】
（実施形態２）
本実施形態は、フレーム５の構成が実施形態１の場合と異なる以外、実施形態１のものと実質的に同様である。よってここでは主としてフレーム５の構成についてのみ説明する。
図９は本実施形態の製造に用いられるフレームの１ユニットを実装面側から見た平面図である。実際のフレームはこのユニットと同形のユニットが平面的に多数連結されてなっている。
【００３５】
図９においてこのフレーム５は、外形が長方形の金属板からなり、中央部に半導体チップ１を載置するステージ５２が形成され、ステージ５２の相対する２方向に、端子２…を連結した２本の端子支持部５１ａ…が平行に配置され、フレーム５の４辺は４本の端子支持部５１ｂ…が囲んで外枠を形成し、このうち短辺２本の端子支持部５１ｂに端子２…が連結されている。端子支持部５１ａ…と長辺２本の端子支持部５１ｂとの各交点からは内側にステージ支持部５３…が延びてステージ５２を４隅で支えている。端子２（２ａ，２ｂ）の形状は実施形態１のものと同様である。
【００３６】
フレーム組立工程において図９のフレーム５に半導体チップ１をアップフェースモードで接着し、半導体チップの各パッドと端子２とを接続細線で接続し、フレーム組立物を形成する。封止工程においてフレーム組立物を型に装着し、型のキャビティに樹脂を充填し硬化させる。型から取り出した硬化物の実装面に露出している端子支持部５１ａ…を、実装面側からのハーフダイシングにより切削除去し、フレーム５の４辺を囲んで露出している端子支持部５１ｂ…の部分をフルダイシングにより切削除去する。次に必要ならパッケージのコーナー部を斜めに切削することにより面取りを行い半導体素子製品を完成させる。製造された半導体素子は長方形で、実装面の長辺側２方向にそれぞれ端子群が配列されている。
【００３７】
（実施形態３）
本実施形態は、端子２…の構成が実施形態１の場合と異なる以外、実施形態１のものと実質的に同様である。よってここでは主として端子２…の構成についてのみ詳しく説明する。
図１０（ａ）（ｂ）は本実施形態における端子２とその周辺のパッケージ４の態様とを示している。図１０（ａ）は端子２の断面図であり、図１０（ｂ）は電極面２１の側から見た平面図である。本実施形態において端子２は、裏面２５に凹部２６を有し、この凹部２６にパッケージ４から延びた突出部４３が嵌合している。このため本実施形態の半導体素子は、端子の凹部２６とこの凹部に延びたパッケージの突出部４３とが係止手段（アンカー）となって、端子の耐剥離性を強化している。この端子は図３で説明したフランジ状の係止部２４を有さないので端子のサイズを縮小でき、従って限られた面積の実装面により多くの端子を密集して配設することができる。
【００３８】
（実施形態４）
図１１は本実施形態の半導体素子を示す断面図であり、図１２は本実施形態の製造に用いられるフレームの１ユニットを実装面側から見た平面図である。本実施形態は半導体チップ１をフェースダウンモードで端子２…に接続した半導体素子の例である。
図１１において本実施形態の半導体素子は、半導体チップ１がフェースダウンに配置され、その回路面に形成されたパッド１ａ…が半田ボールによって直接、対応する端子２ａ，２ｂに接続されている。そして半導体チップ１と端子２…とが樹脂からなるパッケージ４により封止されている。この半導体チップ１は載置するためのステージを必要としない。
【００３９】
端子２…の構成は実施形態１のものと実質的に同様である。すなわち全ての端子２…は、電極面２１と、この電極面のレベルからパッケージ４内に引込んだ位置に形成されかつ電極面２１を囲んでフランジ状に広がる係止部２４と、この係止部から切削溝ＤＧ又は半導体素子の側壁が形成する切削面４１に向けて延びる連結部２２と、この連結部が切削面４１に形成した露出端面２３とを有している。端子２は電極面２１と露出端面２３を除きパッケージ４内に埋設され、電極面２１と露出端面２３との間には、パッケージ４の一部として隔離部４２が形成されている。切削溝ＤＧは本実施形態の製造に際して端子支持部をダイシングにより切除した結果形成されたものである。
【００４０】
本実施形態の半導体素子は、端子２（２ａも２ｂも同じ）の電極面２１とパッケージの切削面４１に露出した露出端面２３とが樹脂からなる隔離部４２により隔離されているので、電極面２１に半田を付着したとき、半田フィレットは電極面２１にのみ形成され、半田が電極面２１から連続して露出端面２３に回り込むことはない。従って半導体素子の実装に際して外部回路との半田付け接合強度が一定となり製品品質のバラツキが解消できると共に、半田の付着量すなわち消費量が一定するので生産管理上も有利になる。また電極面２１と露出端面２３との間に半田によるブリッジが形成されることもないので、半田付け不良が減少し生産歩留りが向上する。
【００４１】
本実施形態の半導体素子は、隔離部４２が端子の連結部２２を押さえ込んで浮き上がりを防ぐので端子２がパッケージ４から剥離し難くなっている。更に端子２は、電極面２１の周囲をフランジ状に囲んでパッケージ４内に突出した係止部２４を有しているので端子の剥離強度は更に向上し、製造課程で端子支持部を切削除去する際の衝撃に対して耐性があるのみならず、半導体素子が外部回路に実装された後に引張られることがあっても端子２の剥離が防止できる。本実施形態の半導体素子は半導体チップ１がダウンフェースモードで端子２…に接続されているので、端子２…が半導体チップ１の投影面積内に配置され、実質的にチップサイズのコンパクトな半導体素子となっている。
【００４２】
本実施形態の半導体素子は、下記の製造方法により製造することができる。
先ずフレーム成形工程において図１２に示すフレーム５を成形する。このフレーム５は、図５に示した実施形態１のフレームと比較すれば明らかなようにステージ５２とこれを支えるステージ支持部５３とを欠いている。フレーム５はフォトリソグラフィにより連結部２２と係止部２４に引込み加工が施される。フレーム組立工程において前記フレームの各端子…にダウンフェースモードで半導体チップ１の各パッドを接続しフレーム組立物を形成する。封止工程において前記のフレーム組立物（実際は多連装されている）を割り型からなる型に装着し、型のキャビティに樹脂を充填し硬化させる。この封止工程において、樹脂はフレーム５の引込みにより形成された空隙にも充填され、パッケージ４と一体化された隔離部４２が形成される。この状態で実装面には端子の電極面２１…と端子支持部５１ａ，５１ｂとが露出している。脱型後、メッキ工程において、この露出面にメッキを施す。切除工程において端子支持部５１ａ…を、実装面側からのハーフダイシングによって切削除去する。次にフレームユニットの４辺を囲んで露出している端子支持部５１ｂ…をフルダイシングにより切削し個々のユニットを単離する。必要ならパッケージ４のコーナー部を斜めに切削することにより面取りを行い、図１１に示す半導体素子製品を完成させる。
【００４３】
（実施形態５）
図１３（ａ）は、本実施形態の半導体素子を示す断面図である。本実施形態の半導体素子は、半導体チップ１がパッド１ａ…及び接続細線３…を介してそれぞれ内側と外側の２列に配列された端子２ａ…，２ｂ…と電気的に接続され、それぞれの端子２の一方の面に形成された電極面２１が外部に露出した状態で、半導体チップ１と端子２とがパッケージ４により封止されてなっている。本実施形態において電極面２１は正方形に成形されている。
【００４４】
パッケージ４の端子２ａと端子２ｂとの間には、実装面側からのハーフダイシングによって溝状に切削された切削溝ＤＧが形成され、その内奥には端子支持部５１がパッケージ４内に埋設されて延びている。また半導体チップ１を載置したステージ５２と、このステージを支持するステージ支持部５３（図示せず）もパッケージ４内に埋設されている。
【００４５】
端子２（２ａ，２ｂ）は、平面視正方形の電極面２１と、この電極面からパッケージ４内に引込んだ位置に形成されて切削溝ＤＧの切削面４１に向けて延びる連結部２２と、この連結部が切削面４１に形成した露出端面２３と、特に端子２ａに関しては電極面のレベルからパッケージ４内に引込んだ位置に形成されて連結部２２とは反対の方向に延びる係止部２４とを有している。端子２の電極面２１と露出端面２３との間には、パッケージ４と一体に成形された樹脂からなる隔離部４２が形成されている。
【００４６】
本実施形態の半導体素子は、下記の製造方法により製造することができる。
図１４は、フレーム成形工程において成形されるフレームの１ユニットを実装面側から見た平面図である。実際のフレームはこのユニットと同形のユニットが平面的に多数連結されてなっているが、ここでは図示した１ユニットをフレーム５として説明する。このフレーム５は外形が正方形の金属板からなり、中心部に半導体チップ１を載置する円形のステージ５２が形成されている。ステージ５２の周囲には、それぞれ端子２…を連結した４本の端子支持部５１…が方形に組合わされて延びている。端子支持部５１…の各交点からは内側にステージ支持部５３…が延びてステージ５２を４箇所で支えている。各端子支持部５１は内側に端子２ａ…の配列が形成され、外側に端子２ｂ…の配列が形成され、各端子２ｂは更に延長して隣接するフレームユニットのそれぞれ端子２ｂと連続するように形成されている。
【００４７】
フレーム成形工程において前記のフレーム５に引込み加工を行う。
図１５は、本実施形態における端子２ａと端子支持部５１の形状を示す斜視図である。図１５においてフレーム５は２段階の引込みが行われる。すなわち、実装面に露出した電極面２１のレベルに対して連結部２２及び係止部２４が１段引込まれている。そして端子支持部５１はこの連結部２２より更に１段引込まれている。この引込みはプレス加工により容易に行うことができる。なお図示しないがステージ５２のレベルは、端子支持部５１から延びるステージ支持部５３の引込みレベルの調整により、半導体チップ１がパッケージ４の中央部に位置するように適宜設定されている。
【００４８】
フレーム組立工程においてステージ５２に半導体チップ１をアップフェースモードで装着し、半導体チップのパッド１ａ…と各端子２…の裏面とを接続細線３で接続する。得られたフレーム組立物を封止工程で型に装着し、電極面２１…以外は全ての要素をパッケージ４の中に封止する。切除工程において、先ずパッケージにより隠蔽された端子支持部５１の上層を長さ方向に、端子支持部５１の幅より広く、ただし端子支持部５１には達しない深さまで実装面側からハーフダイシングを行う。すると図１５の点線（切削溝ＤＧ）で示すように、端子２ａの連結部２２は斜線部分２２ａで示す部位が切削され端子２ａは端子支持部５１から切り離される。このとき、図１３に示すように切削溝ＤＧによって形成された切削面には連結部２２の露出端面２３が露出し、かつ電極面２１と露出端面２３との間にはパッケージ４と一体化された隔離部４２が形成されている。
以上、端子２ａについて説明したが、端子２ｂの場合は、隣接するフレームユニットと連結しているので、図１４の点線（切削溝ＤＧ）で示すように、当該ユニットの外周部をフルダイシングすることにより、当該ユニットの外周によって形成された切削面４１に連結部２２の露出端面２３が露出し、かつ電極面２１と露出端面２３との間にはパッケージ４と一体化された隔離部４２が形成される。
【００４９】
本実施形態の端子構造によれば、ダイシングに際して端子支持部５１が切削除去されることはない。一般に、金属からなる端子支持部５１の全長を切削し除去しようとすれば切削機の負担が大きく、ダイシングブレードが破損したり目詰まりを起こしやすい。本実施形態の端子構造では、端子支持部５１を切削除去するのではなく、連結部２２の僅かな部分を切削するだけなので切削機の負担は大幅に軽減され、電力も時間も節約できかつブレード交換などの経費も節減できる。
【００５０】
本実施形態の端子構造によれば端子２は、電極面２１をパッケージ４の実装面に露出した状態で連結部２２と係止部２４とがそれぞれ樹脂中に固定されているので、電極面２１が引張られても剥離することはない。
また、実施形態５のハーフエッチを用いる方法と、実施形態６のプレスを用いる方法を組み合わせて、図１３（ｂ）に示すような端子としてもよい。このようにすると、ワイヤボンド部が平坦な形状にすることができるので、ボンディングが良好となり、プレス加工を簡便にすることができる。この形態では、実装面に露出した電極面２１のレベルに対し連結部２２がプレス加工により引き込まれている。一方、係止部は、ハーフエッチングにより一段引き込まれているとともにハーフエッチングの分だけ、電極面２１での厚さと比較すると薄くなっている。
【００５１】
（実施形態６）
図１６は本実施形態におけるフレーム５の端子２ａ，２ｂと端子支持部５１の一部を示す斜視図である。本実施形態で用いるフレームは、端子２ａ，２ｂの配置と端子支持部５１の形状が異なる以外は実施形態５のものと実質的に同様である。よってここではこれらの構成のみを詳しく説明する。
【００５２】
本実施形態のフレーム５は端子２ａ…，端子２ｂ…が端子支持部５１の同じ位置からそれぞれ内側と外側に対称的に延びている。このフレーム５は１段階の引込みが行われる。すなわち、端子２ａ…，２ｂ…に関しては、実装面にそれぞれ露出する電極面２１に対して連結部２２及び係止部２４が１段引込まれている。そして端子支持部５１は長さ方向に、実装面に露出する露出部５１ａと１段引込んだ引込部５１ｂとが交互に連結する構成とされ、この凹凸状端子支持部の露出部５１ａに、端子２ａ…，端子２ｂ…の連結部２２の先端が実装面レベルまで立ちあがって連結されている。封止工程でパッケージ４を形成すると、図１７に示すように、実装面には端子の電極面２１…と共に端子支持部の露出部５１ａ…が点線状に延びている。
【００５３】
切除工程において端子支持部の露出部５１ａ…のライン上をハーフダイシングする。このハーフダイシングでは、露出部５１ａが完全に切除され、ただし引込部５１ｂが切除されない程度の幅と深さの切削溝ＤＧを形成する。更に半導体素子の１ユニットの外周部をフルダイシングする。製造された半導体素子は、断面を図１８に示すように、各端子の露出端面２３が切削溝ＤＧの側壁面ではなく底面に露出し、かつ端子支持部の引込部５１ｂが切削溝に沿ってパッケージ４内に点線状に残留している。そして本実施形態においても電極面２１と露出端面２３との間には樹脂からなる隔離部４２が形成されている。
【００５４】
本実施形態の端子構造によれば、切除工程において端子支持部５１の全体が切削除去されることはない。本実施形態では、端子支持部５１の露出部５１ａのみを切削除去するので、切削機の負担は全体を切削除去する場合より大幅に軽減され、電力も時間も節約できかつブレード交換などの経費も節減できる。また、実施形態５では端子と端子支持部が３段に構成されてフレーム構造の厚みが厚くなる傾向があったが、本実施形態では２段ですむので、半導体素子の厚みを薄くする要求には有利である。
【００５５】
本実施形態の端子構造によれば端子２は、電極面２１をパッケージ４の実装面に露出した状態で、連結部２２と係止部２４とがそれぞれ樹脂中に固定されているので、電極面２１が引張られても剥離することはない。
【００５６】
（実施形態７）
本実施形態は実装面の様相が異なる以外、実施形態１で説明した半導体素子と実質的に同様である。よってここでは実装面の様相に関してのみ詳しく説明する。
図１９は実施形態１の一変形例を示す。この変形例では、切削溝ＤＧのそれぞれの交点に通常の円形の電極面２１…とは異なる異形電極面２１ａが配設されている。これは、切除工程において正確なダイシングアライメントを実現するための「見当」として設けられたものである。
【００５７】
図２０は実施形態１の他の一変形例を示す。ここでは刻印された電極面２１ｂが非対称位置に設置されている。実施形態１の半導体素子は外形が正方形でかつ実装面には端子群が規則的に配列されているので、このままでは外部回路に実装する場合などに接続の方向が判別できない。図２０の変形例のように非対称な位置の少なくとも１端子を他から識別できるように異形又は刻印による標識を付与しておけば、目視のみならず光学的読み取りによっても半導体素子の方向が判別できるようになり、誤配線が防止できる。
【００５８】
図２１は実施形態１の更に他の一変形例を示す。ここでは非対称な位置の端子に標識を付与するのではなく、電極面２１…の配置自体を非対称としている。すなわちコーナーの１箇所だけ電極面が符号Ｖで示すように空席になっている。この方法によっても半導体素子の方向性は確認でき、誤配線が防止できる。
【００５９】
【発明の効果】
本発明の半導体素子は、端子の電極面とパッケージに形成された切削面に露出した露出端面との間に樹脂からなる隔離部が形成されているので、外部回路への実装に際して半田が電極面から連続して露出端面に回り込むことがなく、半田付け接合強度が一定となり製品品質のバラツキが解消できると共に半田の消費量が一定するので生産管理上も有利になる。また電極面と露出端面との間に半田によるブリッジが形成されることもないので半田付け不良が減少し生産歩留りが向上する。更に隔離部が端子の連結部を押さえて浮き上がりを防ぐので端子とパッケージとの結合強度が向上し、端子支持部を除去する際のみならず外部回路と半田付け接合した後に半導体素子が引張られることがあっても端子の剥離が防止できる。
【図面の簡単な説明】
【図１】 本発明の半導体素子の一実施形態を示す断面図である。
【図２】 前記半導体素子を実装面から見た平面図である。
【図３】 前記実施形態における端子とその周辺の態様とを示し、図３（ａ）は前記端子の側面図であり、図３（ｂ）は電極面の側から見た平面図である。
【図４】 前記実施形態における製造方法の工程図である。
【図５】 前記実施形態のフレーム成形工程において成形されるフレームの１ユニットを実装面側から見た平面図である。
【図６】 前記実施形態における引込み加工を行った後の端子周りを示す側面図である。
【図７】 前記実施形態の封止工程の一過程を示す断面図である。
【図８】 前記実施形態の切除工程の一過程を示す断面図である。
【図９】 本発明の他の一実施形態の製造に用いられるフレームの１ユニットを実装面側から見た平面図である。
【図１０】 本発明の更に他の一実施形態における端子とその周辺の態様とを示し、図１０（ａ）は端子の断面図であり、図１０（ｂ）は電極面の側から見た平面図である。
【図１１】 本発明の更に他の一実施形態である半導体素子を示す断面図である。
【図１２】 前記実施形態の製造に用いられるフレームの１ユニットを実装面側から見た平面図である。
【図１３】 図１３（ａ）および（ｂ）は、ともに本発明の更に他の一実施形態における半導体素子を示す断面図である。
【図１４】 前記実施形態のフレーム成形工程において成形されるフレームの１ユニットを実装面側から見た平面図である。
【図１５】 本発明の更に他の一実施形態における端子と端子支持部の形状を示す斜視図である。
【図１６】 本発明の更に他の一実施形態における端子と端子支持部の形状を示す斜視図である。
【図１７】 前記実施形態における実装面の様相を示す平面図である。
【図１８】 前記実施形態における半導体素子を示す断面図である。
【図１９】 本発明の更に他の一実施形態における実装面の様相を示す平面図である。
【図２０】 本発明の更に他の一実施形態における実装面の様相を示す平面図である。
【図２１】 本発明の更に他の一実施形態における実装面の様相を示す平面図である。
【図２２】 従来の半導体素子を製造する際に用いられるフレームの一例を示す平面図である。
【図２３】 前記従来のフレームを用いて製造された半導体素子の断面図である。
【図２４】 従来の半導体素子における端子の様相を示し、図２４（ａ）〜図２４（ｃ）は半田付けの際の様相を示す断面図、図２４（ｄ）は剥離を防止しようとして提案された端子の様相を示す断面図である。
【符号の説明】
１：半導体チップ
２，２ａ，２ｂ：端子 ２１：電極面 ２２：連結部 ２３：露出端面
４：パッケージ ４１：切削面 ４２：隔離部
５：フレーム ５１，５１ａ，５１ｂ：端子支持部
ＤＧ：切削溝[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device and a method for manufacturing the same in an LGA type semiconductor device in which a terminal connected to an external circuit is difficult to peel off and soldering is stable.
[0002]
[Prior art]
In general, a semiconductor element sealed with a resin package is formed by integrally sealing a semiconductor chip and a terminal together with a resin package in a state where a part of the terminal is exposed to the outside as an electrode. ing. The conventional semiconductor element is configured such that the electrode of the terminal protrudes in the horizontal direction from the side surface of the package body. Recently, in response to the increase in the number of terminals derived from the semiconductor element and the demand for miniaturization, the LGA has been recently developed. It is called a (Land Grid Array) type, and a package in which a large number of terminals are arranged on the back surface (mounting surface) of the package body has come to be used.
[0003]
This LGA type semiconductor device is generally manufactured as follows.
FIG. 22 shows an example of a frame used in manufacturing the conventional semiconductor device, and FIG. 23 shows a cross section of the semiconductor device manufactured using the frame.
The frame 105 shown in FIG. 22 has a terminal support portion 151 as an outer frame. The terminal support portion 151 includes a group of terminals 102a connected inward and a group of terminals 102b connected outward. Are arranged. Further, stage support portions 153 extend inward from the four corners of the frame 105 to support the stage 152 disposed in the center. Although the stage 152 and the stage support part 153 may be omitted in some cases, it will be described here as being formed.
[0004]
The semiconductor chip 1 is placed and fixed on the stage 152 of this frame. As shown in FIG. 23, when the semiconductor chip 1 is mounted in the face-up mode, the pads 1a of the semiconductor chip 1 and the back surfaces of the terminals 102 are connected by connecting thin wires 3. Although not shown, when the semiconductor chip is mounted in the face-down mode, the pads 1a of the semiconductor chip 1 and the terminals 102 are directly connected by solder bumps or solder balls.
[0005]
The frame assembly in which the semiconductor chip 1 and the frame 105 are connected as described above is sealed with the package 4 made of resin with the electrode surface 121 of the terminal 102 connected to the external circuit exposed outward. . Next, the terminal support portions 151 exposed from the package 4 together with the electrode surfaces 121 of the terminals are ground and removed by dicing, and the inner terminals 102a and the outer terminals 102b are separated from each other. In practice, a multi-frame assembly in which a large number of units of the frame assembly are connected is used, so that the outer edge portions of the outer terminals 102b are diced to separate individual semiconductor elements. Reference numeral DG represents a cutting groove formed in a mark obtained by grinding and removing the terminal support portion 151.
[0006]
[Problems to be solved by the invention]
In order to connect the LGA type semiconductor element manufactured as described above to an external circuit, the lower surface (hereinafter referred to as “mounting surface”) of the semiconductor element is immersed in, for example, a solder bath, and solder fillets are formed on the electrode surface 121 of each terminal. And are brought into close contact with the terminals of the external circuit. There has been a problem with conventional semiconductor elements when soldering. One of them is that the terminal 102 has one end surface 123 exposed at the cutting surface 41 formed on the package 4 by dicing, and the exposed end surface 123 is continuous with the electrode surface 121. 24 (a), the solder turns not only to the electrode surface 121 but also to the end surface 123 side, and a solder fillet F continuous from the electrode surface 121 is formed. Therefore, the bonding strength with the external circuit varies, and the amount of solder consumption is not constant, which hinders production management. Also, as shown in FIG. 24B, when soldering, a bridge due to the solder fillet F is formed between the inner terminal 102a and the outer terminal 102b, or there is too much amount of solder attached to the external circuit. There has also been a problem that a solder bridge is formed between the terminals of the external circuit at the time of joining. Further, as shown in FIG. 24C, there is a problem that when the semiconductor element is pulled after being joined to the external circuit 120, the terminal 102 and the package 4 are easily separated.
[0007]
Actually, the bonding force between the terminal 102 and the package 4 is relatively weak because one is a metal and the other is a resin, and peeling may occur due to the impact of the dicing. With regard to this problem, Japanese Patent Laid-Open No. 2000-286375 discloses the terminal (“connection piece”) 110 by removing a terminal support portion (“connecting body” in the above publication) from the back of the package, as shown in FIG. And a semiconductor element provided with a biting portion 124 for improving adhesion to the package ("resin sealing body") on the side surface of the terminal (110) other than the separated region. Yes. However, this method not only solves the problem that the amount of adhesion of the solder fillet F is not constant because the exposed end face of the terminal is continuous with the electrode surface, and the problem that the bridge is caused by solder. Since the biting portion 124 cannot be formed in the region where the individual parts are separated, that is, on the side surface of the cutting surface 41, the bonding force between the terminal 110 and the package 4 is insufficient, and the semiconductor element is pulled when bonded to an external circuit. The possibility of peeling off the terminal 110 and the package 4 could not be excluded.
[0008]
The present invention has been made in order to solve the above-described problems, and therefore the object thereof is to stabilize the amount of solder attached to the electrode surface of the terminal, prevent the occurrence of bridges due to solder, and remove the terminal support portion. An object of the present invention is to provide a semiconductor element having sufficient peeling resistance even when the semiconductor element is pulled after being joined to an external circuit as well as a manufacturing method thereof.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a semiconductor chip electrically connected to a plurality of terminals. ,in front The semiconductor chip and the terminal are sealed with a resin package. The A semiconductor element, A cutting groove formed by cutting the mounting surface side of the package, and at least a part of the plurality of terminals is formed on one surface and is exposed to the outside from the mounting surface of the package; And an exposed end surface partially extending to the side and exposed to the outside from the side wall of the cutting groove, and Terminal Power of Extreme And dew Between the end face Is formed integrally with the package Isolation part made of resin Isolated by A semiconductor device is provided.
[0010]
In the semiconductor element of the present invention, since the electrode surface of the terminal and the exposed end surface exposed on the cutting surface of the package are separated by a separating portion made of resin, the solder fillet is formed only on the electrode surface when solder is attached. Thus, the solder does not continuously go from the electrode surface to the exposed end surface. Accordingly, the soldering joint strength with the external circuit is constant, and the variation in product quality can be eliminated, and the consumption of solder is constant, which is advantageous in production management. In addition, since a bridge made of solder is not formed between the electrode surface and the exposed end surface, soldering defects are reduced and production yield is improved. In addition, the isolation part presses the connection part of the terminal to prevent it from lifting, so that the bonding strength between the terminal and the package is improved, and the semiconductor element is pulled not only when removing the terminal support part but also after soldering and joining with an external circuit. Even if there is, the terminal can be prevented from peeling.
[0011]
The cutting surface formed in the package is formed when at least a part of a terminal support part connecting the terminals or a part of the terminal connected to the terminal support part (connecting part) is cut out. Good.
In the semiconductor element manufacturing method of the present invention described below, in the cutting process, at least a part of the terminal support part or the connection part between the terminal support part and the terminal is cut off, and the terminal is separated from the terminal support part. . At the time of this excision, a cutting groove along the terminal support portion is formed in the package. The cutting surface may be a surface of a cutting groove formed at this time.
[0012]
Also, The present invention Is a method for manufacturing a semiconductor element in which a semiconductor chip is electrically connected to a plurality of terminals, and the semiconductor chip and the terminals are sealed by a package made of resin, Said plural Terminal Through the connection A frame forming step of forming a frame having a connected terminal support, and connected to the terminal support; each Terminal and the semiconductor chip Each pad And a frame assembly process for forming a frame assembly by electrically connecting the frame assembly and the frame assembly, each Terminal The electricity formed on one side of Extreme The A sealing step of sealing with a package made of resin in a state exposed to the outside; From the mounting side of the package At least a part of the terminal support, or connected to the terminal support each Terminal At least part of the connecting part The By half dicing Excise and said each Disconnect the terminal In addition, a cutting groove is formed and the unit to be the semiconductor element is isolated by full dicing. A cutting step, and in the frame forming step, at least the each In the sealing step, the terminal connecting portion is shaped so as to be pulled into the package from the level of the electrode surface. ,at least Gaps formed by pulling in the connecting portion Tree By filling with fat , Formed integrally with the package resin Consist of Forming an isolation part, In the cutting step, when each terminal is cut off, a connecting portion extending toward the cutting groove of each terminal exposes an end surface on the side wall of the cutting groove, and the gap between the exposed end surface and the electrode surface is exposed. Isolate by the isolation part A method for manufacturing a semiconductor device is provided.
[0013]
In the frame forming step of the manufacturing method, the connecting portion of the terminal is preferably drawn from the level of the electrode surface by etching, grinding, or pressing.
When the connecting portion is pulled in by etching or grinding, the thickness of the connecting portion of the terminal is thinner than the thickness on the electrode surface, and this step becomes the drawing depth. When the drawing is performed by press working, there is no change in the thickness of the terminal between the connecting portion and the electrode surface.
[0014]
In the frame forming step of the manufacturing method , The terminal support part Before Level of connection To said Molded to be pulled into the package, In the sealing step, by filling the gap formed by drawing in the connecting portion and the terminal support portion with a resin, an isolation portion made of resin formed integrally with the package is formed, In the excision step , Said Each terminal connected to the terminal support Connecting part At least part of The By half dicing Excised and said each The terminal may be disconnected.
In addition, the manufacturing method In the frame molding process , The terminal support portion is connected to the package. Mounting surface The exposed portion exposed from the lead and the retracted portion drawn into the package are alternately connected. And the connecting part is connected to the exposed part. Molded to In the sealing step, by filling the gap formed by drawing in the connecting portion and the terminal support portion with a resin, an isolation portion made of resin formed integrally with the package is formed, In the excision step , The exposed portion By half dicing Excise , Said each The terminal may be disconnected.
[0015]
Any of the above methods eliminates the need to cut and remove the entire terminal support when the terminal is cut off. That is, since the terminal can be separated by cutting only the connecting portion of the terminal in the cutting step or by cutting only the exposed portion of the terminal supporting portion, cutting is required compared with the case of removing the entire terminal supporting portion. The burden is greatly reduced, power and time can be saved, and dicing blade breakage and clogging due to continuous cutting of metal parts are reduced, cutting machine life and blade replacement costs are reduced. it can.
[0016]
It is preferable that the thickness of the isolation part be in the range of 25% to 75% of the thickness of the terminal on the electrode surface.
As a result, a sufficient interval can be obtained between the electrode surface and the exposed end surface to prevent the solder from wrapping around, and the generation of bridges by the solder can also be suppressed. Since the isolation part is formed so as to cover the terminal surface between the electrode surface and the exposed end surface continuously from the package, when tensile stress acts on the terminal, the thickness of the isolation part is equal to the terminal thickness on the electrode surface. If it is less than 25%, the isolated portion is easily broken, and sufficient peel strength cannot be obtained. When the thickness of the isolation part exceeds 75% of the terminal thickness on the electrode surface, in the manufacturing method in which the connection part is drawn by etching or grinding, the thickness of the connection part becomes extremely thin and the terminal has sufficient strength. It may not be obtained.
[0017]
It is preferable that the terminal has a locking part protruding into the package. Moreover, it is preferable that the said terminal has a recessed part in the back surface sealed with the said package, and the protrusion part extended from the said package fits into this recessed part.
[0018]
If the terminal whose connecting portion is pressed by the separating portion separately has a locking portion protruding into the package, the peel strength of the terminal is further improved. If the terminal has a recess on the back surface sealed with the package, and the protrusion extending from the package is fitted in the recess, the peeling strength of the terminal is further improved by the anchor effect.
[0019]
The electrode surface of at least one terminal among the plurality of terminals is preferably formed in a shape different from the electrode surfaces of the other terminals. The plurality of terminals may be arranged asymmetrically so that the direction of the semiconductor element can be determined.
[0020]
In general, a large number of terminals are regularly arranged on the mounting surface of the LGA type semiconductor element. In this case, in order to make a circuit correspondence between each terminal of the semiconductor element and each terminal of the external circuit that is a connection partner, means for knowing the vertical and horizontal directions of the semiconductor element is required. If the electrode surface of at least one of the terminals is formed in a different shape from the other, or if the arrangement of the terminal group is asymmetrical, the direction of the semiconductor element can be determined not only visually but also by optical reading. become. If terminals having different shapes are arranged, the deformed terminals can be used as a register when the terminal support portion is cut out by dicing in the semiconductor element manufacturing method.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described by way of specific examples, but these specific examples do not limit the present invention in any way. The accompanying drawings are for explaining the idea of the present invention, and elements unnecessary for the description of the present invention are omitted, and the shapes, dimensional ratios, numbers, etc. of the illustrated elements are not necessarily the actual ones. It does not match.
[0022]
(Embodiment 1)
FIG. 1 is a cross-sectional view showing an embodiment of a semiconductor device of the present invention, and FIG. 2 is a plan view of the semiconductor device as seen from a lower surface (mounting surface) on which an electrode surface connected to an external wiring is formed. .
1 and 2, the semiconductor element of the present embodiment includes a semiconductor chip 1 electrically connected to terminals 2a, 2b,... Arranged in two rows on the inner side and the outer side through pads 1a and connecting thin wires 3, respectively. The semiconductor chip 1 and the terminals 2... Are thermoset resin compounds (hereinafter simply referred to as “resins”) with the electrode surfaces 21 formed on one surface of each terminal 2 exposed to the outside. It is sealed by a package 4 consisting of The electrode surface 21 is a region that becomes a solder port when the semiconductor element of this embodiment is mounted on a circuit board, and is formed into a circle in this embodiment.
[0023]
As shown in FIG. 2, a stage 52 for mounting a semiconductor chip and a stage support 53 for supporting the stage are exposed on the mounting surface of the package 4, and terminal electrode surfaces 21. The inner terminal groups 2a and the outer terminal groups 2b are arranged in a double manner. Further, four cutting grooves DG... Formed by dicing are combined in a cross beam shape so as to surround the outer periphery of the stage 52 and extend to the side of the package 4. The cutting grooves DG and the electrode surfaces 21 are arranged at a predetermined distance from each other. Both side walls of the cutting groove DG and the side wall of the package 4 are cutting surfaces 41 perpendicular to the mounting surface.
[0024]
As shown in FIG. 1, all of the terminals 2... Have a part of terminals (hereinafter referred to as “connecting portion”) 22 extending laterally from the electrode surface 21, and the connecting portion 22 is a cutting surface formed in the package 4. An end face (exposed end face) 23 is exposed to any one of 41. This shape is formed as a result of cutting and cutting a terminal support portion to which the terminal 2 is connected via the connecting portion 22 by dicing, as will be described later in detail in a method for manufacturing a semiconductor element. In the semiconductor element of the present invention, a separating portion 42 made of a resin formed integrally with the package 4 is formed between the electrode surface 21 of the terminal 2 and the exposed end surface 23.
[0025]
3A and 3B show the terminal 2 and the form of the package 4 around it. Although the terminal 2a is illustrated here, the terminal 2b is substantially the same. 3A is a side view of the terminal 2a, and FIG. 3B is a plan view seen from the electrode surface 21 side. 3 (a) and 3 (b), the terminal 2a is formed at a position where the electrode surface 21 has a circular shape in plan view and is drawn into the package 4 by a thickness t from the level of the electrode surface, and surrounds the electrode surface 21. The engaging portion 24 extends in a flange shape, the connecting portion 22 extends from the engaging portion toward the cutting surface 41 of the cutting groove DG, and the exposed end surface 23 formed on the cutting surface 41 by the connecting portion. . The terminal 2 a is embedded in the package 4 except for the electrode surface 21 and the exposed end surface 23. The isolation part 42 isolates the electrode surface 21 and the exposed end surface 23 as a part of the package 4. The thickness t of the isolation part 42 is 50% of the thickness T of the terminal 2a. The surface of the electrode surface 21 is plated although not shown.
[0026]
In the semiconductor element of this embodiment, the electrode surface 21 of the terminal 2 (same for 2a and 2b) and the exposed end face 23 exposed on the cutting surface 41 of the package are isolated by the isolation part 42 made of resin. When solder is attached to the electrode surface 21 during mounting, the solder fillet is formed only on the electrode surface 21, and the solder does not continuously go around the exposed end surface 23 from the electrode surface 21. Therefore, when the semiconductor element is mounted, the solder joint strength with the external circuit is constant, so that the variation in product quality can be eliminated, and the amount of solder attached, that is, the consumption amount is constant, which is advantageous in production management. In addition, since no solder bridge is formed between the adjacent electrode surfaces 21, soldering defects are reduced and production yield is improved.
[0027]
In the semiconductor element of the present embodiment, the isolation part 42 presses the terminal connection part 22 to prevent the terminal part 2 from being lifted off. Further, since the terminal 2 has a flange-like locking portion 24 protruding into the package 4 around the electrode surface 21, the peeling strength of the terminal is extremely high, and when the terminal support portion is cut and removed in the manufacturing process. Even if the semiconductor element is pulled after being mounted on an external circuit, the terminal 2 can be prevented from being peeled off.
[0028]
The semiconductor element of this embodiment can be manufactured by the following manufacturing method.
FIG. 4 is a process diagram of the manufacturing method. That is, this manufacturing method includes (1) frame forming process, (2) frame assembling process, (3) sealing process, (4) plating process and (5) cutting process. Hereinafter, it demonstrates in detail in order of a process.
[0029]
(1) Frame molding process
FIG. 5 is a plan view of one unit of a frame molded in the frame molding process as viewed from the mounting surface side. In the actual frame, a number of units having the same shape as this unit are connected in a planar manner. Here, the illustrated unit will be described as the frame 5. The frame 5 is made of a metal plate having a square outer shape, and a stage 52 on which the semiconductor chip 1 is placed is formed at the center. Around the stage 52, four terminal support portions 51 a, each of which is connected to the terminals 2, are combined in a cross beam shape and extend to the side of the frame 5. The four sides of the frame 5 are surrounded by four terminal support portions 51b connecting the terminals 2 to form an outer frame. From each intersection of the terminal support portions 51a, stage support portions 53 extend inward to support the stage 52 at four corners.
[0030]
The frame 5 is drawn. This processing is performed by drawing the connecting portion 22 and the locking portion 24 of the terminal into the package from the level of the electrode surface 21 and the terminal support portion 51. In this embodiment, the processing is performed by etching using photolithography.
FIG. 6 is a side view showing the periphery of the terminal after the drawing process. In FIG. 6, the terminal 2 is connected to the terminal support portion 51 via the connection portion 22, and the connection portion 22 and the locking portion 24 are drawn into the package by a depth t from the level of the electrode surface 21 and the terminal support portion 51. Thus, the thickness is 50% of the original thickness T of the frame 5.
[0031]
(2) Frame assembly process
The semiconductor chip 1 is bonded to the back surface of the stage 52 (opposite side as viewed from the mounting surface) in the face-up mode. Next, one end of the connecting thin wire is joined to each pad 1a of the semiconductor chip, and the other end is joined to the back surface of each terminal 2 to form a frame assembly.
[0032]
(3) Sealing process
FIG. 7 is a cross-sectional view showing one process of the sealing process. The above-mentioned frame assembly (actually a plurality of units) is mounted on the mold 11 including the split molds 11a and 11b, and the cavity of the mold 11 is filled with resin and cured. Thereby, a package 4 communicating with each unit is formed. In this sealing step, the resin is also filled in the gap formed by the drawing of the frame 5, and the isolation part 42 integrated with the package 4 is formed.
When the cured product is taken out from the mold 11, a unit continuum of semiconductor elements is obtained. In this continuous body, the surface of the electrode part 21 and the terminal support parts 51a and 51b, the stage support part 53, and the stage 52 of each unit is exposed on the mounting surface.
(4) Plating process
Next, the mounting surface is plated. As a result, a plating layer (not shown) is formed on each exposed surface such as the electrode portions 21.
[0033]
▲ 5 ▼ Resection process
The continuous body of the semiconductor elements is cut as shown by a one-dot chain line in FIG. 7 to form a cutting groove DG. FIG. 8 is a cross-sectional view showing one process of the cutting process. First, the terminal support portions 51a exposed on the mounting surface are cut and removed by half dicing from the mounting surface side. Thereby, a groove shown as a cutting groove DG in FIGS. 2 and 8 is formed. Next, the portions of the terminal support portions 51b... Exposed around the four sides of the frame unit are cut by full dicing. As a result, the terminal support portion 51b is removed, and a cutting surface 41 around the semiconductor element is formed to isolate individual units. If necessary, the corner portion of the package 4 is then chamfered by being obliquely ground along the cutting line CL to complete the semiconductor element product shown in FIG.
[0034]
(Embodiment 2)
This embodiment is substantially the same as that of the first embodiment except that the configuration of the frame 5 is different from that of the first embodiment. Therefore, only the configuration of the frame 5 will be mainly described here.
FIG. 9 is a plan view of one unit of the frame used for manufacturing the present embodiment as viewed from the mounting surface side. An actual frame is composed of many units having the same shape as this unit.
[0035]
9, the frame 5 is made of a metal plate having a rectangular outer shape, a stage 52 on which the semiconductor chip 1 is placed is formed at the center, and two terminals 2 are connected in two opposite directions of the stage 52. Are arranged in parallel, and the four sides of the frame 5 are surrounded by four terminal support portions 51b to form an outer frame, of which the terminal support portion 51b has two short side terminals 2b. Are connected. Stage support portions 53 extend inward from the intersections of the terminal support portions 51a and the two long side terminal support portions 51b to support the stage 52 at four corners. The shape of the terminal 2 (2a, 2b) is the same as that of the first embodiment.
[0036]
In the frame assembling process, the semiconductor chip 1 is bonded to the frame 5 in FIG. 9 in the up-face mode, and the pads of the semiconductor chip and the terminals 2 are connected by connecting thin wires to form a frame assembly. In the sealing process, the frame assembly is mounted on the mold, and the mold cavity is filled with resin and cured. The terminal support portions 51a exposed on the mounting surface of the cured product taken out from the mold are removed by half dicing from the mounting surface side, and the terminal support portions 51b exposed surrounding the four sides of the frame 5 are exposed. This part is cut and removed by full dicing. Next, if necessary, the corner portion of the package is chamfered to be chamfered to complete the semiconductor element product. The manufactured semiconductor element is rectangular, and terminal groups are arranged in two directions on the long side of the mounting surface.
[0037]
(Embodiment 3)
The present embodiment is substantially the same as that of the first embodiment except that the configuration of the terminals 2 is different from that of the first embodiment. Therefore, here, only the configuration of the terminals 2... Will be described in detail.
FIGS. 10A and 10B show the terminal 2 and the surrounding package 4 in this embodiment. 10A is a cross-sectional view of the terminal 2, and FIG. 10B is a plan view seen from the electrode surface 21 side. In the present embodiment, the terminal 2 has a recess 26 on the back surface 25, and a protrusion 43 extending from the package 4 is fitted in the recess 26. For this reason, in the semiconductor element of this embodiment, the concave portion 26 of the terminal and the projecting portion 43 of the package extending to the concave portion serve as a locking means (anchor), thereby enhancing the peeling resistance of the terminal. Since this terminal does not have the flange-like locking portion 24 described with reference to FIG. 3, the size of the terminal can be reduced. Therefore, a large number of terminals can be densely arranged on a mounting surface having a limited area.
[0038]
(Embodiment 4)
FIG. 11 is a cross-sectional view showing the semiconductor element of the present embodiment, and FIG. 12 is a plan view of one unit of a frame used for manufacturing the present embodiment as viewed from the mounting surface side. This embodiment is an example of a semiconductor element in which a semiconductor chip 1 is connected to terminals 2 in a face-down mode.
11, in the semiconductor element of this embodiment, the semiconductor chip 1 is disposed face down, and pads 1a... Formed on the circuit surface are directly connected to corresponding terminals 2a and 2b by solder balls. The semiconductor chip 1 and the terminals 2 are sealed with a package 4 made of resin. This semiconductor chip 1 does not require a stage for mounting.
[0039]
The configuration of the terminals 2 is substantially the same as that of the first embodiment. That is, all the terminals 2... Have an electrode surface 21, an engaging portion 24 formed at a position drawn into the package 4 from the level of the electrode surface and extending in a flange shape surrounding the electrode surface 21. The connecting portion 22 extends from the portion toward the cutting surface 41 formed by the cutting groove DG or the side wall of the semiconductor element, and the exposed end surface 23 formed on the cutting surface 41 by the connecting portion. The terminal 2 is embedded in the package 4 except for the electrode surface 21 and the exposed end surface 23, and an isolation part 42 is formed as a part of the package 4 between the electrode surface 21 and the exposed end surface 23. The cutting groove DG is formed as a result of cutting the terminal support portion by dicing during the manufacture of the present embodiment.
[0040]
In the semiconductor element of this embodiment, the electrode surface 21 of the terminal 2 (same for 2a and 2b) and the exposed end surface 23 exposed on the cutting surface 41 of the package are isolated by the isolation portion 42 made of resin. When the solder is attached to the solder 21, the solder fillet is formed only on the electrode surface 21, and the solder does not continue from the electrode surface 21 to the exposed end surface 23. Therefore, when the semiconductor element is mounted, the solder joint strength with the external circuit is constant, so that the variation in product quality can be eliminated, and the amount of solder attached, that is, the consumption amount is constant, which is advantageous in production management. In addition, since no solder bridge is formed between the electrode surface 21 and the exposed end surface 23, soldering defects are reduced and production yield is improved.
[0041]
In the semiconductor element of this embodiment, the isolation part 42 presses the terminal connection part 22 and prevents the terminal 2 from being lifted off. Further, since the terminal 2 has a locking portion 24 that surrounds the electrode surface 21 in a flange shape and protrudes into the package 4, the peeling strength of the terminal is further improved, and the terminal support portion is cut and removed in the manufacturing process. The terminal 2 can be prevented from peeling off even when the semiconductor element is pulled after being mounted on an external circuit. In the semiconductor element of this embodiment, since the semiconductor chip 1 is connected to the terminals 2 in a down face mode, the terminals 2 are arranged within the projected area of the semiconductor chip 1 and are substantially compact in chip size. It has become.
[0042]
The semiconductor element of this embodiment can be manufactured by the following manufacturing method.
First, in the frame forming step, the frame 5 shown in FIG. 12 is formed. The frame 5 lacks a stage 52 and a stage support portion 53 that supports the stage 52 as is apparent from the frame of the first embodiment shown in FIG. The frame 5 is drawn into the connecting portion 22 and the locking portion 24 by photolithography. In the frame assembling process, each pad of the semiconductor chip 1 is connected to each terminal of the frame in a down face mode to form a frame assembly. In the sealing step, the frame assembly (actually multi-connected) is mounted on a split mold, and the mold cavity is filled with resin and cured. In this sealing step, the resin is also filled in the gap formed by the drawing of the frame 5, and the isolation part 42 integrated with the package 4 is formed. In this state, the electrode surfaces 21 of the terminals and the terminal support portions 51a and 51b are exposed on the mounting surface. After demolding, the exposed surface is plated in a plating step. In the cutting process, the terminal support portions 51a are cut and removed by half dicing from the mounting surface side. Next, the terminal support portions 51b exposed around the four sides of the frame unit are cut by full dicing to isolate individual units. If necessary, the corner portion of the package 4 is chamfered to be chamfered to complete the semiconductor element product shown in FIG.
[0043]
(Embodiment 5)
FIG. 13A is a cross-sectional view showing the semiconductor element of this embodiment. In the semiconductor element according to the present embodiment, the semiconductor chip 1 is electrically connected to terminals 2a, 2b,... Arranged in two rows on the inner side and the outer side through pads 1a, and connecting thin wires 3, respectively. The semiconductor chip 1 and the terminal 2 are sealed by the package 4 in a state where the electrode surface 21 formed on one surface 2 is exposed to the outside. In the present embodiment, the electrode surface 21 is formed in a square shape.
[0044]
A cutting groove DG that is cut into a groove shape by half dicing from the mounting surface side is formed between the terminal 2a and the terminal 2b of the package 4, and a terminal support portion 51 is embedded in the package 4 in the inner part thereof. Has been extended. A stage 52 on which the semiconductor chip 1 is placed and a stage support portion 53 (not shown) for supporting the stage are also embedded in the package 4.
[0045]
The terminal 2 (2a, 2b) has a square electrode surface 21 in plan view, and a connecting portion 22 that is formed at a position drawn into the package 4 from the electrode surface and extends toward the cutting surface 41 of the cutting groove DG, The connecting portion is formed on the exposed end surface 23 formed on the cutting surface 41, and in particular, with respect to the terminal 2a, the engaging portion is formed at a position drawn into the package 4 from the level of the electrode surface and extends in a direction opposite to the connecting portion 22. 24. Between the electrode surface 21 and the exposed end surface 23 of the terminal 2, an isolation portion 42 made of a resin molded integrally with the package 4 is formed.
[0046]
The semiconductor element of this embodiment can be manufactured by the following manufacturing method.
FIG. 14 is a plan view of one unit of a frame molded in the frame molding process as viewed from the mounting surface side. In the actual frame, a number of units having the same shape as this unit are connected in a planar manner. Here, the illustrated unit will be described as the frame 5. The frame 5 is made of a metal plate having a square outer shape, and a circular stage 52 on which the semiconductor chip 1 is placed is formed at the center. Around the stage 52, four terminal support portions 51, each of which is connected to the terminals 2, extend in a square shape. From each intersection of the terminal support portions 51, stage support portions 53 extend inward to support the stage 52 at four locations. Each terminal support 51 is formed with an array of terminals 2a on the inside and an array of terminals 2b on the outside, and each terminal 2b is further extended to be continuous with each terminal 2b of the adjacent frame unit. Has been.
[0047]
In the frame forming process, the frame 5 is drawn.
FIG. 15 is a perspective view showing the shapes of the terminal 2a and the terminal support 51 in the present embodiment. In FIG. 15, the frame 5 is pulled in two stages. That is, the connecting portion 22 and the locking portion 24 are drawn in one step with respect to the level of the electrode surface 21 exposed on the mounting surface. The terminal support portion 51 is further pulled in one step from the connecting portion 22. This drawing can be easily performed by press working. Although not shown, the level of the stage 52 is appropriately set so that the semiconductor chip 1 is positioned at the center of the package 4 by adjusting the pull-in level of the stage support 53 extending from the terminal support 51.
[0048]
In the frame assembling process, the semiconductor chip 1 is mounted on the stage 52 in the up-face mode, and the pads 1a... Of the semiconductor chip and the back surfaces of the terminals 2 are connected by the connecting thin wires 3. The obtained frame assembly is mounted on a mold in a sealing process, and all elements except the electrode surface 21 are sealed in the package 4. In the cutting process, first, the upper layer of the terminal support 51 concealed by the package is half-diced from the mounting surface side in the length direction to a width wider than the terminal support 51 but not reaching the terminal support 51. . Then, as shown by a dotted line (cutting groove DG) in FIG. 15, the connecting portion 22 of the terminal 2 a is cut at a portion indicated by the hatched portion 22 a and the terminal 2 a is separated from the terminal support portion 51. At this time, as shown in FIG. 13, the exposed end surface 23 of the coupling portion 22 is exposed at the cutting surface formed by the cutting groove DG, and the package 4 is integrated between the electrode surface 21 and the exposed end surface 23. An isolation portion 42 is formed.
The terminal 2a has been described above, but in the case of the terminal 2b, since it is connected to an adjacent frame unit, the outer peripheral portion of the unit is fully diced as shown by the dotted line (cutting groove DG) in FIG. As a result, the exposed end surface 23 of the connecting portion 22 is exposed at the cutting surface 41 formed by the outer periphery of the unit, and the isolation portion 42 integrated with the package 4 is formed between the electrode surface 21 and the exposed end surface 23. Is done.
[0049]
According to the terminal structure of the present embodiment, the terminal support portion 51 is not cut off during dicing. In general, if an attempt is made to cut and remove the entire length of the terminal support portion 51 made of metal, the burden on the cutting machine is large, and the dicing blade is easily damaged or clogged. In the terminal structure of this embodiment, the terminal support portion 51 is not cut and removed, but only a small portion of the connecting portion 22 is cut, so that the burden on the cutting machine is greatly reduced, power and time can be saved, and the blade can be saved. Costs for replacements can be reduced.
[0050]
According to the terminal structure of the present embodiment, since the connecting portion 22 and the locking portion 24 of the terminal 2 are fixed in the resin with the electrode surface 21 exposed on the mounting surface of the package 4, the electrode surface 21. Even if it is pulled, it will not peel off.
Moreover, it is good also as a terminal as shown in FIG.13 (b) combining the method using the half etching of Embodiment 5, and the method using the press of Embodiment 6. FIG. If it does in this way, since a wire bond part can be made into a flat shape, bonding will become favorable and press work can be simplified. In this embodiment, the connecting portion 22 is drawn into the level of the electrode surface 21 exposed on the mounting surface by pressing. On the other hand, the locking portion is pulled in one step by half etching and is thinner than the thickness on the electrode surface 21 by the half etching.
[0051]
(Embodiment 6)
FIG. 16 is a perspective view showing a part of the terminals 2a and 2b and the terminal support portion 51 of the frame 5 in the present embodiment. The frame used in this embodiment is substantially the same as that of the fifth embodiment except that the arrangement of the terminals 2a and 2b and the shape of the terminal support portion 51 are different. Therefore, only these configurations will be described in detail here.
[0052]
In the frame 5 of the present embodiment, the terminals 2a..., Terminals 2b... Extend symmetrically from the same position of the terminal support 51 to the inside and the outside, respectively. This frame 5 is pulled in one stage. That is, with respect to the terminals 2a... 2b. And the terminal support part 51 is made into the structure which the exposed part 51a exposed to a mounting surface and the drawing-in part 51b drawn in 1 step | paragraph alternately connect in the length direction, and the exposed part 51a of this uneven | corrugated shaped terminal support part is The ends of the connecting portions 22 of the terminals 2a,..., Terminals 2b,. When the package 4 is formed in the sealing process, as shown in FIG. 17, the electrode surfaces 21 of the terminals and the exposed portions 51a of the terminal support portion extend in dotted lines on the mounting surface.
[0053]
In the cutting process, half dicing is performed on the line of the exposed portion 51a of the terminal support portion. In the half dicing, the exposed portion 51a is completely cut, but the cutting groove DG having a width and depth that does not cut the drawing portion 51b is formed. Further, the outer peripheral portion of one unit of the semiconductor element is fully diced. In the manufactured semiconductor device, as shown in FIG. 18, the exposed end face 23 of each terminal is exposed not on the side wall surface of the cutting groove DG but on the bottom surface, and the lead-in portion 51b of the terminal support portion extends along the cutting groove. It remains in a dotted line in the package 4. Also in the present embodiment, a separating portion 42 made of resin is formed between the electrode surface 21 and the exposed end surface 23.
[0054]
According to the terminal structure of the present embodiment, the entire terminal support portion 51 is not cut off in the cutting process. In the present embodiment, since only the exposed portion 51a of the terminal support portion 51 is cut and removed, the burden on the cutting machine is greatly reduced as compared with the case of cutting and removing the whole, power and time can be saved, and costs such as blade replacement are also reduced. You can save. Further, in the fifth embodiment, the terminal and the terminal support portion are configured in three stages, and the thickness of the frame structure tends to increase. However, in this embodiment, two stages are required, so that the thickness of the semiconductor element is required to be reduced. Is advantageous.
[0055]
According to the terminal structure of the present embodiment, since the terminal 2 has the electrode surface 21 exposed on the mounting surface of the package 4, the connecting portion 22 and the locking portion 24 are respectively fixed in the resin. Even if 21 is pulled, it does not peel off.
[0056]
(Embodiment 7)
The present embodiment is substantially the same as the semiconductor element described in the first embodiment except that the mounting surface is different. Therefore, only the aspect of the mounting surface will be described in detail here.
FIG. 19 shows a modification of the first embodiment. In this modification, a deformed electrode surface 21a different from the normal circular electrode surface 21 is disposed at each intersection of the cutting grooves DG. This is provided as “register” for realizing accurate dicing alignment in the cutting process.
[0057]
FIG. 20 shows another modification of the first embodiment. Here, the engraved electrode surface 21b is disposed at an asymmetric position. Since the semiconductor element of the first embodiment has a square outer shape and the terminal group is regularly arranged on the mounting surface, the connection direction cannot be discriminated when mounted on an external circuit as it is. As shown in the modification of FIG. 20, if a marker with a deformed shape or imprint is provided so that at least one terminal at an asymmetrical position can be identified from the other, the direction of the semiconductor element can be determined not only visually but also by optical reading. Thus, miswiring can be prevented.
[0058]
FIG. 21 shows still another modification of the first embodiment. Here, a sign is not given to a terminal at an asymmetrical position, but the arrangement of the electrode surfaces 21 is asymmetrical. That is, the electrode surface is vacant as indicated by the symbol V at only one corner. Also by this method, the directionality of the semiconductor element can be confirmed, and erroneous wiring can be prevented.
[0059]
【The invention's effect】
In the semiconductor element of the present invention, since an isolation portion made of a resin is formed between the electrode surface of the terminal and the exposed end surface exposed on the cutting surface formed in the package, the solder can be applied to the electrode surface when mounted on an external circuit. Therefore, the soldering joint strength is constant, the product quality variation can be eliminated, and the solder consumption is constant, which is advantageous in production management. In addition, since a bridge made of solder is not formed between the electrode surface and the exposed end surface, soldering defects are reduced and production yield is improved. In addition, the isolation part presses the connection part of the terminal to prevent it from lifting, so that the bonding strength between the terminal and the package is improved, and the semiconductor element is pulled not only when removing the terminal support part but also after soldering and joining with an external circuit. Even if there is, the terminal can be prevented from peeling off.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing an embodiment of a semiconductor device of the present invention.
FIG. 2 is a plan view of the semiconductor element as viewed from a mounting surface.
3A and 3B show a terminal and its peripheral aspect in the embodiment, FIG. 3A is a side view of the terminal, and FIG. 3B is a plan view seen from the electrode surface side.
FIG. 4 is a process diagram of a manufacturing method in the embodiment.
FIG. 5 is a plan view of one unit of a frame molded in the frame molding process of the embodiment as viewed from the mounting surface side.
FIG. 6 is a side view showing the periphery of the terminal after performing the drawing process in the embodiment.
FIG. 7 is a cross-sectional view showing a step in the sealing process of the embodiment.
FIG. 8 is a cross-sectional view showing a step in the cutting process of the embodiment.
FIG. 9 is a plan view of one unit of a frame used for manufacturing another embodiment of the present invention as viewed from the mounting surface side.
10A and 10B show a terminal and a peripheral aspect thereof according to still another embodiment of the present invention. FIG. 10A is a cross-sectional view of the terminal, and FIG. It is a top view.
FIG. 11 is a cross-sectional view showing a semiconductor device according to still another embodiment of the present invention.
FIG. 12 is a plan view of one unit of a frame used for manufacturing the embodiment as viewed from the mounting surface side.
13 (a) and 13 (b) are cross-sectional views showing a semiconductor device according to still another embodiment of the present invention.
FIG. 14 is a plan view of one unit of a frame molded in the frame molding process of the embodiment as viewed from the mounting surface side.
FIG. 15 is a perspective view showing the shape of a terminal and a terminal support portion in still another embodiment of the present invention.
FIG. 16 is a perspective view showing the shape of a terminal and a terminal support portion in still another embodiment of the present invention.
FIG. 17 is a plan view showing an appearance of a mounting surface in the embodiment.
FIG. 18 is a cross-sectional view showing the semiconductor element in the embodiment.
FIG. 19 is a plan view showing an appearance of a mounting surface in still another embodiment of the present invention.
FIG. 20 is a plan view showing the appearance of the mounting surface in still another embodiment of the present invention.
FIG. 21 is a plan view showing an appearance of a mounting surface in still another embodiment of the present invention.
FIG. 22 is a plan view showing an example of a frame used when manufacturing a conventional semiconductor element.
FIG. 23 is a cross-sectional view of a semiconductor device manufactured using the conventional frame.
FIGS. 24A to 24C are cross-sectional views showing the state of soldering, and FIG. 24D is a proposal for preventing peeling. FIGS. It is sectional drawing which shows the aspect of made terminal.
[Explanation of symbols]
1: Semiconductor chip
2, 2a, 2b: Terminal 21: Electrode surface 22: Connection part 23: Exposed end surface
4: Package 41: Cutting surface 42: Isolation part
5: Frame 51, 51a, 51b: Terminal support part
DG: Cutting groove

Claims (11)

半導体チップが複数の端子と電気的に接続され、前記半導体チップと前記端子とが樹脂からなるパッケージにより封止された半導体素子であって、
前記パッケージの実装面側を切削することにより形成された切削溝を備え、
前記複数の端子のうち少なくとも一部は、一方の面に形成されて前記パッケージの実装面から外部に露出する電極面と、一部が側方に延びて前記切削溝の側壁から外部に露出する露出端面とを有し、且つ、この端子の電極面と露出端面との間が前記パッケージと一体に形成された樹脂からなる隔離部によって隔離されていることを特徴とする半導体素子。Semiconductor chip is connected to the plurality of terminals and electrically, the front Symbol semiconductor chip and the terminal is a semiconductor element sealed by a package made of a resin,
A cutting groove formed by cutting the mounting surface side of the package;
At least a part of the plurality of terminals is formed on one surface and exposed to the outside from the mounting surface of the package, and a part extends laterally and is exposed to the outside from the side wall of the cutting groove. and an exposed end face, and a semiconductor device characterized by being isolated by isolation unit between the conductive pole face and the exposed end face of the pin is from the package and integrally formed resin. 前記半導体チップの周囲に２重に配置された内側及び外側の端子群を備え、An inner terminal group and an outer terminal group disposed twice around the semiconductor chip;
前記内側の端子群は、各端子の一方の面に形成されて前記パッケージの実装面から外部に露出する電極面と、各端子の一部が側方に延びて前記切削溝の側壁から外部に露出する露出端面とを有し、且つ、これら各端子の電極面と露出端面との間が前記パッケージと一体に形成された樹脂からなる隔離部によって隔離され、The inner terminal group includes an electrode surface formed on one surface of each terminal and exposed to the outside from the mounting surface of the package, and a part of each terminal extends laterally to the outside from the side wall of the cutting groove. An exposed end surface that is exposed, and the electrode surface of each of the terminals and the exposed end surface are separated by a separating portion made of a resin formed integrally with the package,
前記外側の端子群は、各端子の一方の面に形成されて前記パッケージの実装面から外部に露出する電極面と、各端子の一部が側方に延びて前記パッケージの辺部側壁から外部に露出する露出端面とを有し、且つ、これら各端子の電極面と露出端面との間が前記パッケージと一体に形成された樹脂からなる隔離部によって隔離されていることを特徴とする請求項１に記載の半導体素子。The outer terminal group includes an electrode surface that is formed on one surface of each terminal and is exposed to the outside from the mounting surface of the package, and a part of each terminal extends from the side wall of the package to the outside. And an exposed end surface exposed to each of the terminals is isolated by a separating portion made of a resin formed integrally with the package. 2. The semiconductor element according to 1. 前記端子が、前記パッケージ内に突出した係止部を有することを特徴とする請求項１又は請求項２に記載の半導体素子。The terminal semiconductor device of claim 1 or claim 2 characterized in that it has a locking portion projecting into the package. 前記端子が、前記パッケージにより封止された裏面に凹部を有し、この凹部に前記パッケージから延びた突出部が嵌合していることを特徴とする請求項１〜請求項３の何れかに記載の半導体素子。The terminal has a recess on the back sealed with the package, in any one of claims 1 to 3, characterized in that engaged protrusion fitting extending from the package into the recess The semiconductor element as described. 前記複数の端子のうち少なくとも１端子の電極面が、他の端子の電極面とは異なる形状に成形されたことを特徴とする請求項１〜請求項４の何れかに記載の半導体素子。At least one electrode surface of the terminals, the semiconductor device according to any one of claims 1 to 4, characterized in that formed into a different shape from the electrode surface of the other terminals of the plurality of terminals. 前記複数の端子が、半導体素子の方向を判別できるように非対称に配列されたことを特徴とする請求項１〜請求項５の何れかに記載の半導体素子。Wherein the plurality of terminals, the semiconductor device according to any one of claims 1 to 5, characterized in that arranged asymmetrically so can determine the direction of the semiconductor device. 半導体チップが複数の端子と電気的に接続され、前記半導体チップと前記端子とが樹脂からなるパッケージにより封止された半導体素子の製造方法であって、
前記複数の端子を連結部を介して連結した端子支持部を有するフレームを成形するフレーム成形工程と、
前記端子支持部に連結された各端子と前記半導体チップの各パッドとを電気的に接続してフレーム組立物を形成するフレーム組立工程と、
前記フレーム組立物を、前記各端子の一方の面に形成された電極面を外部に露出した状態で樹脂からなるパッケージにより封止する封止工程と、
前記パッケージの実装面側から前記端子支持部の少なくも一部、又は前記端子支持部に連結した各端子の連結部の少なくとも一部をハーフダイシングにより切除して前記各端子を切り離すと共に切削溝を形成し、前記半導体素子となるユニットをフルダイシングにより切除して単離させる切除工程とを有し、
前記フレーム成形工程において、少なくとも前記各端子の連結部を前記電極面のレベルから前記パッケージ内に引込むように成形し、
前記封止工程において、少なくとも前記連結部の引込みにより形成された空隙に樹脂を充填することにより、前記パッケージと一体に形成された樹脂からなる隔離部を形成し、
前記切除工程において、前記各端子を切り離したときに、これら各端子の前記切削溝に向けて延びる連結部が前記切削溝の側壁に端面を露出させ、この露出端面と前記電極面との間を前記隔離部によって隔離することを特徴とする半導体素子の製造方法。 A method of manufacturing a semiconductor element, wherein a semiconductor chip is electrically connected to a plurality of terminals, and the semiconductor chip and the terminals are sealed by a package made of a resin,
A frame forming step of forming a frame having a terminal support portion in which the plurality of terminals are connected via a connecting portion;
A frame assembly process for forming a frame assembly by electrically connecting each terminal coupled to the terminal support and each pad of the semiconductor chip;
A sealing step of sealing the package made of a resin in a state where the frame assembly was exposed to the one surface to form the conductive pole face of the terminals to the outside,
At least a part of the terminal support part from the mounting surface side of the package , or at least a part of the connection part of each terminal connected to the terminal support part is cut off by half dicing, and each terminal is separated and a cutting groove is formed. An excision step for forming and isolating the unit to be the semiconductor element by excision by full dicing ,
In the frame forming step, at least the connecting portion of each terminal is formed so as to be drawn into the package from the level of the electrode surface,
In the sealing step, forming at least by filling the tree butter in the formed voids by retraction of the connecting portion, standoff comprising the package and integrally formed resin,
In the cutting step, when each terminal is cut off, a connecting portion extending toward the cutting groove of each terminal exposes an end surface on the side wall of the cutting groove, and the gap between the exposed end surface and the electrode surface is exposed. A method of manufacturing a semiconductor device, wherein the isolation is performed by the isolation part . 前記フレーム成形工程において、前記端子支持部を前記連結部のレベルから前記パッケージ内に引込むように成形し、
前記封止工程において、前記連結部及び前記端子支持部の引込みにより形成された空隙に樹脂を充填することにより、前記パッケージと一体に形成された樹脂からなる隔離部を形成し、
前記切除工程において、前記端子支持部に連結した各端子の連結部の少なくとも一部をハーフダイシングにより切除して、前記各端子を切り離すことを特徴とする請求項７に記載の半導体素子の製造方法。In the frame forming step, molding the terminal supporting portion from the level of the previous SL connecting portion to draw in said package,
In the sealing step, by filling the gap formed by drawing in the connecting portion and the terminal support portion with a resin, an isolation portion made of resin formed integrally with the package is formed,
In the ablation step, the terminal support section at least a portion of the connecting portion of the terminal coupled to the ablating by half-dicing method as claimed in claim 7, characterized in that separating the respective terminals . 前記フレーム成形工程において、前記端子支持部を、前記パッケージの実装面から露出する露出部と前記パッケージ内に引込んだ引込部とが交互に連結し、且つ前記露出部に前記連結部が連結するように成形し、
前記封止工程において、前記連結部及び前記端子支持部の引込みにより形成された空隙に樹脂を充填することにより、前記パッケージと一体に形成された樹脂からなる隔離部を形成し、
前記切除工程において、前記露出部をハーフダイシングにより切除して、前記各端子を切り離すことを特徴とする請求項７に記載の半導体素子の製造方法。In the frame forming step, the terminal support portion is alternately connected to the exposed portion exposed from the mounting surface of the package and the retracted portion drawn into the package , and the connecting portion is connected to the exposed portion. And molded as
In the sealing step, by filling the gap formed by drawing in the connecting portion and the terminal support portion with a resin, an isolation portion made of resin formed integrally with the package is formed,
In the ablation step, by cutting the exposed portion by half-dicing method as claimed in claim 7, characterized in that separating the respective terminals. 前記フレーム成形工程において、前記端子の連結部をエッチング、研削又はプレス加工により前記電極面のレベルから引込ませることを特徴とする請求項７〜請求項９の何れかに記載の半導体素子の製造方法。10. The method of manufacturing a semiconductor element according to claim 7 , wherein, in the frame forming step, the connecting portion of the terminal is drawn from the level of the electrode surface by etching, grinding, or pressing. . 前記フレーム成形工程において、前記半導体チップを載置するステージと、前記ステージの周囲に２重に配置される内側及び外側の端子群と、前記内側の端子群の各端子を連結部を介して連結する内側の端子支持部と、前記外側の端子群の各端子を連結部を介して連結する外側の端子支持部とを有し、且つ、前記内側の端子支持部が前記外側の端子支持部及び前記ステージに連結されたフレームを成形し、なお且つ、少なくとも前記内側の端子群の各端子の連結部を前記電極面のレベルから前記パッケージ内に引込むように成形し、In the frame forming step, the stage on which the semiconductor chip is placed, the inner and outer terminal groups that are doubly arranged around the stage, and the terminals of the inner terminal group are connected via a connecting portion. An inner terminal support part and an outer terminal support part for connecting each terminal of the outer terminal group via a connection part, and the inner terminal support part is the outer terminal support part and Forming a frame connected to the stage, and forming a connection portion of at least each terminal of the inner terminal group into the package from the level of the electrode surface;
前記フレーム組立工程において、前記フレームのステージに前記半導体チップを接着し、前記内側及び外側の端子群の各端子と前記半導体チップの各パッドとを電気的に接続してフレーム組立物を形成し、In the frame assembling step, the semiconductor chip is bonded to the stage of the frame, and each terminal of the inner and outer terminal groups and each pad of the semiconductor chip are electrically connected to form a frame assembly;
前記封止工程において、前記フレーム組立物を、前記内側及び外側の端子群の各端子の一方の面に形成された電極面を外部に露出した状態で樹脂からなるパッケージにより封止し、なお且つ、少なくとも前記連結部の引込みにより形成された空隙に樹脂を充填することにより、前記パッケージと一体に形成された樹脂からなる隔離部を形成し、In the sealing step, the frame assembly is sealed with a package made of resin with an electrode surface formed on one surface of each terminal of the inner and outer terminal groups exposed to the outside, and , By filling a resin in at least the gap formed by drawing in the connecting portion, to form an isolation portion made of resin integrally formed with the package,
前記切除工程において、前記パッケージの実装面側から前記内側の端子支持部の少なくも一部、又は前記内側の端子支持部に連結した各端子の連結部の少なくとも一部をハーフダイシングにより切除して、前記ステージ及び前記内側の端子群の各端子を切り離すと共に切削溝を形成し、前記外側の端子支持部の少なくとも一部をフルダイシングにより切除して、前記外側の端子群の各端子を切り離すと共に前記半導体素子となるユニットを単離させ、In the cutting step, at least a part of the inner terminal support part from the mounting surface side of the package or at least a part of the connection part of each terminal connected to the inner terminal support part is cut by half dicing. Detaching each terminal of the stage and the inner terminal group, forming a cutting groove, cutting away at least a part of the outer terminal support portion by full dicing, and separating each terminal of the outer terminal group; Isolating the unit to be the semiconductor element,
前記内側の端子群の各端子を切り離したときに、これら各端子の前記切削溝に向けて延びる連結部が前記切削溝の側壁に端面を露出させ、この露出端面と前記電極面との間を前記隔離部によって隔離し、When each terminal of the inner terminal group is cut off, a connecting portion extending toward the cutting groove of each terminal exposes an end surface on the side wall of the cutting groove, and the gap between the exposed end surface and the electrode surface is exposed. Isolated by the isolation part,
前記外側の端子群の各端子を切り離したときに、これら各端子の前記パッケージの辺部に向けて延びる連結部が前記パッケージの辺部側壁に端面を露出させ、この露出端面と前記電極面との間を前記隔離部によって隔離することを特徴とする請求項７〜請求項１０の何れかに記載の半導体素子の製造方法。  When each terminal of the outer terminal group is cut off, a connecting portion extending toward the side of the package of each terminal exposes an end surface on the side wall of the package, and the exposed end surface and the electrode surface The method for manufacturing a semiconductor device according to claim 7, wherein the gap is isolated by the isolation portion.
JP2002013159A 2001-04-13 2002-01-22 Semiconductor device and manufacturing method thereof Expired - Fee Related JP3909575B2 (en)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2002013159A JP3909575B2 (en) 2002-01-22 2002-01-22 Semiconductor device and manufacturing method thereof
US10/120,391 US7170149B2 (en) 2001-04-13 2002-04-12 Semiconductor device and package, and method of manufacture therefor
TW091107454A TW543172B (en) 2001-04-13 2002-04-12 Semiconductor device and package, and method of manufacture therefor
KR1020020020076A KR100677651B1 (en) 2001-04-13 2002-04-12 Semiconductor device and package, and method of manufacture therefor
CNB021055211A CN1321455C (en) 2001-04-13 2002-04-12 Semiconductor device and packaging and its manufacturing method
HK03101103A HK1048890A1 (en) 2001-04-13 2003-02-15 Semiconductor device and package, and method of manufacture therefor
US11/516,705 US7554182B2 (en) 2001-04-13 2006-09-07 Semiconductor device and package, and method of manufacturer therefor
KR1020060095868A KR100836303B1 (en) 2001-04-13 2006-09-29 Semiconductor device and package, and method of manufacture therefor
KR1020080005353A KR100831818B1 (en) 2001-04-13 2008-01-17 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002013159A JP3909575B2 (en) 2002-01-22 2002-01-22 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2003218284A JP2003218284A (en) 2003-07-31
JP3909575B2 true JP3909575B2 (en) 2007-04-25

Family

ID=27650184

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002013159A Expired - Fee Related JP3909575B2 (en) 2001-04-13 2002-01-22 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3909575B2 (en)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123568A (en) * 2005-10-28 2007-05-17 Renesas Technology Corp Method of manufacturing semiconductor device
JP2007129068A (en) * 2005-11-04 2007-05-24 Toshiba Corp Semiconductor device and its manufacturing method therefor, substrate used for manufacturing semiconductor device
JP4775006B2 (en) * 2006-01-30 2011-09-21 パナソニック株式会社 Ultrasonic transducer and ultrasonic flowmeter
JP4839107B2 (en) * 2006-03-16 2011-12-21 ルネサスエレクトロニクス株式会社 Manufacturing method of semiconductor device
JP2008078323A (en) * 2006-09-20 2008-04-03 Yamaha Corp Surface mount semiconductor package
JP2008227278A (en) * 2007-03-14 2008-09-25 Nec Electronics Corp Semiconductor device and its manufacturing method
US7875988B2 (en) * 2007-07-31 2011-01-25 Seiko Epson Corporation Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same
JP5649277B2 (en) * 2008-12-22 2015-01-07 ローム株式会社 Semiconductor device
JP5352623B2 (en) * 2011-06-01 2013-11-27 ルネサスエレクトロニクス株式会社 Semiconductor device
US9368433B2 (en) * 2014-04-30 2016-06-14 Marvell World Trade Ltd. Method and apparatus for mounting solder balls to an exposed pad or terminal of a semiconductor package
JP6723448B2 (en) * 2017-05-09 2020-07-15 三菱電機株式会社 Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2003218284A (en) 2003-07-31

Similar Documents

Publication Publication Date Title
KR100836303B1 (en) Semiconductor device and package, and method of manufacture therefor
US6608366B1 (en) Lead frame with plated end leads
KR101103871B1 (en) A semiconductor device and the same method
US6927096B2 (en) Method of manufacturing a semiconductor device
US6130115A (en) Plastic encapsulated semiconductor device and method of manufacturing the same
JP4945508B2 (en) Semiconductor device
JP3909575B2 (en) Semiconductor device and manufacturing method thereof
EP1237187A2 (en) Resin-encapsulated semiconductor device and method for manufacturing the same
JP2814233B2 (en) Manufacturing method of chip size semiconductor package and lead frame used therefor
KR20030031412A (en) Lead frame, method of manufacturing the same, and method of manufacturing a semiconductor device using the same
EP1513200A2 (en) Solid-state imaging device and method for manufacturing the same
US20060012025A1 (en) Semiconductor device and manufacturing method therefor
JP2001077287A (en) Lead frame for semiconductor device
JP4672201B2 (en) Manufacturing method of semiconductor device
KR100369203B1 (en) A method of manufacturing a semiconductor device
EP1003213B1 (en) Method of fabricating resin-sealed semiconductor devices
JP4987041B2 (en) Manufacturing method of semiconductor device
KR100491657B1 (en) Lead Frame, Semiconductor Device Using the Same and Method of Producing the Semiconductor Device
JP5178648B2 (en) Package manufacturing method and semiconductor device
CN210743938U (en) Lead frame for chip packaging
JP2005093616A (en) Semiconductor device and its manufacturing method
JP2005303107A (en) Lead frame, semiconductor device, and manufacturing method of them
KR100253708B1 (en) Semiconductor package and method for manufacture thereof
KR100290783B1 (en) Semiconductor package

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060307

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060508

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070117

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110202

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120202

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130202

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140202

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees