JP3906545B2

JP3906545B2 - Nonvolatile semiconductor memory device

Info

Publication number: JP3906545B2
Application number: JP2216398A
Authority: JP
Inventors: 和彦山道
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-02-03
Filing date: 1998-02-03
Publication date: 2007-04-18
Anticipated expiration: 2018-02-03
Also published as: JPH11219593A

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、特に一つのメモリセルに２値以上のデータを記憶可能な多値メモリの書き込みおよび書き込み後のベリファイに関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置、例えば、メモリセルの一括消去を行ういわゆるフラッシュメモリにおいては低電圧化、低消費電力化および多値化が進められている。多値化により、同じメモリセル数でも記憶容量の大幅な増加を実現でき、大容量化を実現しやすい利点がある。
【０００３】
図１０は、不揮発性半導体記憶装置の基本構成素子である不揮発性メモリセルの一例を示す簡略断面図である。図示のように、本例の不揮発性メモリセルは、周囲と電気的に絶縁され、注入された電荷を保持する電荷蓄積層を構成する浮遊ゲート（フローティングゲート）を有する、いわゆるフローティングゲート型メモリセルである。当該メモリセルは、例えば、ｐ型基板またはｐ型ウェル１に形成され、ｐ型基板またはｐ型ウェル１に、イオン注入により、ｎ型不純物を拡散させて形成したソース拡散層２およびドレイン拡散層３を有する。メモリセルの電圧バイアス状態に応じて、これらの不純物拡散層の間にチャネル領域が形成される。当該チャネル領域上方の基板（またはウェル）１の表面に、例えば、酸化シリコン（ＳｉＯ₂）からなる薄いゲート絶縁膜４が形成され、その表面に例えば、ポリシリコン層が成層され、当該ポリシリコン層によりフローティングゲート５が構成される。フローティングゲート５の表面に酸化シリコン膜、窒化シリコン膜からなる層間絶縁膜６が成膜され、さらにその表面に例えば、ポリシリコンおよび金属シリサイド、例えば、タングステンシリサイド（ＷＳｉ₂）からなる２層構造のポリサイド層が形成され、当該ポリサイド層により制御ゲート（コントロールゲート）７が形成される。
【０００４】
なお、図示していないが、上記メモリセルの両側に例えば、シリコン酸化膜からなるサイドウォールが形成されるので、フローティングゲート５は、周囲と電気的に絶縁状態となる。また、図１０に示したメモリセル全体は、例えば、酸化シリコンからなる絶縁体で覆われ、コントロールゲート７は、コンタクトを介してメモリセルの上部に金属配線層からなるワード線に接続されている。また、ソース拡散層２、コンタクトを介して他の金属配線層からなるソース線に接続され、ドレイン拡散層３は、さらにコンタクトを介してさらに他の金属配線層で構成されたビット線に接続されている。
【０００５】
上述したメモリセルにより構成された不揮発性半導体記憶装置において、消去動作時に、ワード線にハイレベル消去電圧を印加し、ビット線をフローティング状態に設定し、ソース線に負の電圧を印加する。これにより、メモリセルのドレイン拡散層とソース拡散層との間にチャネル領域が形成し、ＦＮトンネリングにより、当該チャネル領域からフローティングゲート５に電荷（電子）が注入される。注入した電子がフローティングゲート５により保持されるので、消去動作が行われたメモリセルのしきい値電圧が上昇する。
【０００６】
一方、書き込み動作時に、書き込みデータに応じて、選択されたメモリセルに接続された選択ワード線に負の電圧を印加し、選択されたメモリセルに接続された選択ビット線に正の電圧を印加し、ソース線をフローティング状態に保持する。これにより、選択メモリセルにおいて、ＦＮトンネリングによりフローティングゲート５からドレイン拡散層３に向かって、フローティングゲート５内の電子が抽出される。電子が抽出されたメモリセルのしきい値電圧が低下する。
【０００７】
図１１は、消去状態（Ｅｒａｓｅ状態）および書き込み状態（Ｗｒｉｔｅ状態）のメモリセルのしきい値電圧Ｖ_thの分布を示している。図示のように、消去状態のメモリセルのしきい値電圧Ｖ_thが高いレベルに分布し、逆に書き込み状態のメモリセルのしきい値電圧Ｖ_thが低いレベルに分布する。ここで、例えば、消去状態の高いしきい値電圧Ｖ_thをデータの“１”に対応させ、書き込み状態の低いしきい値電圧Ｖ_thをデータの“０”に対応させると、メモリセルに対して消去または書き込みを行うことにより、データの“１”または“０”の何れかを記憶させることができる。さらに、フローティングゲート５にある電子が半永久的に保持されるので、メモリセルに対して新たな書き込みまたは消去が行われるまで、電源の供給状態に関わらず、記憶データが保持され、不揮発性記憶特性を有する。
【０００８】
上述した書き込みおよび消去により、メモリセルのしきい値電圧Ｖ_thが２段階に設定することができる。これによって、一つのメモリセルに“１”または“０”の１ビットのデータを記憶させることができる。メモリセルのしきい値電圧Ｖ_thを二つ以上のレベルに設定し、例えば、４段階に設定することにより、一つのメモリセルには、２ビットのデータ“１１”、“１０”、“０１”および“００”の内の何れかを記憶させることが可能であるいわゆる多値メモリを実現することができる。
【０００９】
例えば、図１２に示すように、メモリセルのしきい値電圧Ｖ_thを４つの領域に分布させ、それぞれの領域を２ビットのデータ“１１”、“１０”、“０１”および“００”に対応させることにより、一つのメモリセルに２ビットのデータを記憶できる多値メモリを実現できる。
【００１０】
図１２に示すようにメモリセルのしきい値電圧Ｖ_thを複数の領域に分布させるためには、しきい値電圧の各分布範囲を２値メモリの場合より狭くする、即ちしきい値電圧の狭帯化を図ることが必要である。しきい値電圧の狭帯化を実現するために、これまでには種々の書き込み方法が提案されており、ＩＳＰＰ（Incremental Step Pulse Programing ）法はその一つである。
【００１１】
ＩＳＰＰ法では、書き込みを複数回にわたって行う。書き込み回数の増加に伴って選択メモリセルへ印加する電圧のレベルを変化させていく。上述したように、書き込み時に、選択メモリセルに接続された選択ワード線に負の電圧を印加し、選択されたメモリセルに接続された選択ビット線に正の電圧を印加する。電圧の印加は複数回にわたって行われるので、選択ワード線および選択ビット線にパルス信号を印加することになる。図１３は、ＩＳＰＰ法における選択ワード線へ印加される負のパルスの絶対値を示す波形図である。図示のように、選択ワード線へ印加されるパルス信号の電圧の絶対値は、パルス信号の印加する回数、即ち、書き込み回数の増加に伴って増加していく。
なお、各回の書き込み毎にパルス電圧の絶対値の増加分ΔＶ_WLi（ｉ＝１，２，３，…）は、書き込み対象のメモリセルの電気的な特性に応じて、等しくまたは異なるように設定される。
【００１２】
各回の書き込みパルス信号を印加したあと、ビット線に接続されているセンスアンプにより選択メモリセルに対して読み出しが行われ、当該読み出しの結果に応じて選択メモリセルのしきい値電圧が判定される。この動作をベリファイと呼ばれている。選択メモリセルのしきい値電圧が目標Ｖ_THに達成するまで、書き込みパルス信号の印加と印加後のベリファイが繰り返して行われるので、書き込みの結果、選択メモリセルのしきい値電圧が目標Ｖ_THまたはそれに近い値に設定される。
【００１３】
このようなＩＳＰＰ法により、書き込み時に図１０に示すメモリセルのフローティングゲート５とチャネル領域との間にあるゲート絶縁膜４にかかるストレスを緩和させながら、書き込み速度の向上および書き込み後のしきい値電圧の狭帯化を実現できる。
【００１４】
【発明が解決しようとする課題】
ところで、上述した従来の不揮発性メモリセルおよびその書き込み方法においては、書き込み後のメモリセルのしきい値電圧の分布範囲を狭くするために、各書き込みにおけるしきい値電圧の変動幅を小さくすることが必要である。しかし、一回の書き込みにおけるしきい値電圧の変動幅を小さくすると、しきい値電圧を目標値に達するまでに所要の書き込み回数が増加し、即ち書き込みの所要時間が増加し、書き込み速度が低下する。このため、従来の書き込み動作においては、しきい値電圧の狭帯化と書き込み速度は相反する関係にあり、多値メモリの場合には、しきい値電圧の狭帯化を図るため書き込み速度の低下が回避できないという不利益がある。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、不揮発性メモリの書き込み速度を多段階に設定することにより、書き込み速度を低下させることなく、書き込み後のしきい値電圧の狭帯化を実現できる多値メモリを提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、周囲と電気的に絶縁されている電荷蓄積層に対して電荷の授受を行うことによりしきい値電圧を制御し、当該しきい値電圧に応じたデータを保持するメモリセルを有し、書き込み時に上記メモリセルの制御ゲートに所定の幅を有するパルス信号を印加し、当該パルス信号を印加した後上記メモリセルのしきい値電圧を判定するベリファイが行われる不揮発性半導体記憶装置であって、書き込み時に上記メモリセルが接続されているビット線に第１の幅を有するパルス信号を印加し、上記制御ゲートへ印加される上記パルス信号の電圧の絶対値を印加回数に従って増加させ、上記メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記メモリセルが接続される上記ビット線に印加される上記パルス信号の幅を上記第１の幅より狭い第２の幅に設定して、上記しきい値電圧が上記所望値に達するまで上記第２の幅を有するパルス信号を上記ビット線に印加する制御手段を有する。
【００１７】
また、より具体的に、本発明の不揮発性半導体記憶装置は、複数のメモリセルを行列状に配置させ、同一行のメモリセルの制御ゲートを同じワード線に接続し、同一列のメモリセルのドレインを同じビット線に接続してメモリセルアレイを構成し、選択されたメモリセルが接続された選択ワード線に所定の幅を有するパルス信号を印加し、選択されたメモリセルに接続されたビット線に第１の幅を有するパルスを印加することにより選択メモリセルのプログラムが行われる不揮発性半導体記憶装置であって、書き込み時に、上記選択ワード線に印加される上記パルス信号の電圧の絶対値を増加させて上記選択ワード線に印加し、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記ビット線に印加されるパルス信号の幅を上記第１の幅より狭い第２の幅に設定して、上記選択メモリセルのしきい値電圧が上記所望値に達するまで上記第２の幅を有するパルス信号を上記ビット線に印加する制御手段を有する。
【００１８】
また、本発明では、好適には、上記各ビット線の電位を検出するセンスアンプを有し、書き込み後のベリファイにおいて、上記制御手段は上記センスアンプによる読み出しの結果に応じて上記選択メモリセルのしきい値電圧が所定値に達したか否かを判定し、上記制御手段は、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達したと判断したとき、上記センスアンプの感度をそれまでの感度より高く設定する。
【００１９】
さらに、本発明では、好適には、上記書き込み動作により、上記選択メモリセルのしきい値電圧が少なくとも二つのしきい値電圧の内書き込みデータに応じて選択されたしきい値電圧に設定される。また、上記同一列のメモリセルのドレインが同じサブビット線に接続され、複数本の上記サブビット線がそれぞれ選択ゲートを介して一本のビット線に接続される、いわゆるＤＩＮＯＲ型のメモリセルアレイが構成されている。
【００２０】
【発明の実施の形態】
図１は本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図であり、不揮発性半導体記憶装置の全体の構成を示すブロック図である。
図示のように、本実施形態の不揮発性半導体記憶装置は、メモリセルアレイ１、ローデコーダ２、ワード線ドライバー３、データラッチアレイ４、パルス電圧制御回路５、センスアンプアレイ（Ｓ／Ａアレイ）６、カラムデコーダ７およびカラム選択回路８により構成されている。
【００２１】
メモリセルアレイ１は、複数のメモリセルＭＣ₀₀，…，ＭＣ_Om，…，ＭＣ_n0，…，ＭＣ_nmが行列状に配置されて構成されている。各メモリセルは、図１０に示すメモリセルと同じ構成を有するものとする。同一行にある各メモリセルのコントロールゲートは同じワード線ＷＬｉ（ｉ＝０，１，…，ｎ）に接続され、同一列にあるメモリセルのドレイン拡散層は同じビット線ＢＬｊ（ｊ＝０，１，…，ｍ）に接続されている。さらに、同一行にある各メモリセルのソース拡散層は、同じソース線ＳＬｉ（ｉ＝０，１，…，ｎ）に接続され、各ソース線ＳＬｉは共通に接続されている。
【００２２】
各ビット線ＢＬｊは、データラッチアレイ４に接続され、さらに、センスアンプアレイ６に接続されている。データラッチアレイ４は、複数のラッチ回路により構成され、書き込み時に各ラッチ回路は、書き込みデータを格納して保持する。センスアンプアレイ６は、複数のセンスアンプにより構成され、読み出しおよび書き込み後のベリファイにおいては、それぞれのセンスアンプによって、当該センスアンプに接続されているビットの電位を検出し、検出されたビット線の電位に応じて、読み出し時に選択メモリセルの記憶データを読み出し、ベリファイのとき、書き込み対象となるメモリセルのしきい値電圧のレベルが検出される。
【００２３】
ローデコーダ２は、入力されたローアドレスＸ０，…，Ｘａを受けて、当該ローアドレスにより指定されたワード線を選択し、ワード線ドライバー３に指示する。ワード線ドライバー３は、ローデコーダ２により指示されたワード線を選択ワード線として、読み出し時に選択ワード線に所定の読み出し電圧Ｖ_RDを印加し、書き込み時に、書き込み回数に応じた書き込み電圧Ｖ_WLを印加する。
【００２４】
パルス電圧制御回路５は、読み出し動作時に読み出し電圧Ｖ_RDを発生し、ワード線ドライバー３に供給し、書き込み動作時に書き込みの回数に応じてそれぞれ異なるレベルを持つ書き込み電圧Ｖ_WLを発生し、ワード線ドライバー３に供給する。例えば、書き込み時に、一回目の書き込みにおいて、書き込み電圧Ｖ_WL0を発生し、２回目の書き込みにおいて、一回目の書き込み電圧Ｖ_WL0よりΔＶ_WL1高い書き込み電圧Ｖ_WL1を発生し、ワード線ドライバー３に供給する。
【００２５】
上述したように、パルス電圧制御回路５においては電源電圧Ｖ_CCより高いレベルの高電圧あるいは負の電圧を発生する必要があるので、一般的にパルス電圧制御回路５には、昇圧回路が設けられ、昇圧回路により電源電圧Ｖ_CC以上のレベルを持つ正の高電圧を発生し、または負の昇圧回路により、負の電圧を発生する。
【００２６】
カラムデコーダ７は、カラムアドレスＹ０，…，Ｙｂに応じてカラム選択信号を発生し、カラム選択回路８に出力する。カラム選択回路８は、カラムデコーダ７からのカラム選択信号に応じて複数のビット線ＢＬ０，…，ＢＬｍから所定のビット線を選択して、当該選択ビット線の電位をセンスアンプに入力し、センスアンプの出力信号をデータバスＤＢに出力する。
【００２７】
図２は、メモリセルアレイ１ａ、データラッチアレイ４ａおよびセンスアンプアレイ６ａのそれぞれの構成および接続関係を示す回路例である。図示のように、本例のメモリセルアレイ１ａは、行列状に配置されているメモリセルＭＣ₀₀，ＭＣ₀₁，ＭＣ₀₂，ＭＣ₀₃，ＭＣ₁₀，ＭＣ₁₁，ＭＣ₁₂，ＭＣ₁₃，ＭＣ₂₀，ＭＣ₂₁，ＭＣ₂₂，ＭＣ₂₃により構成されている。同一行に配置されているメモリセル、例えばメモリセルＭＣ₀₀，ＭＣ₀₁，ＭＣ₀₂，ＭＣ₀₃のコントロールゲートは同一のワード線ＷＬ０に接続され、同一列に配置されているメモリセル、例えばメモリセルＭＣ₀₀，ＭＣ₁₀，ＭＣ₂₀は、同じビット線ＢＬ０に接続されている。また、同一行にあるメモリセルは、同じソース線に接続され、各行のソース線ＳＬ０，ＳＬ１，ＳＬ２は共通に接続されている。
なお、実際のメモリセルアレイにおいては、メモリセルからなる行列の行数および列数がもっと多く、例えば、５１２行×５１２列のメモリセルからメモリセルアレイが構成され、それに応じて、ワード線数およびビット線の数もそれぞれ５１２本となる。
【００２８】
図２は、ＮＯＲ型不揮発性メモリの例を示しているが、本発明はＮＯＲ型に限定されるものではなく、ＦＮトンネリングにより書き込みを行う他の不揮発性メモリ、例えばＤＩＮＯＲ型不揮発性メモリ、即ち、同一列にあるメモリセルのドレイン拡散層が一本のサブビット線に接続し、複数のサブビット線ＳＢＬ１〜ＳＢＬｋがそれぞれ選択ゲートを介して一本のビット線に接続する構造を有する不揮発性メモリおよび複数のメモリセルがビット線とソース線との間に直列接続されてなるＮＡＮＤ型不揮発性メモリなどにおいても、本発明の効果を損なうことなく適用することができる。
【００２９】
データラッチアレイ４ａは、図示のように、ビット線の数に応じて４つのラッチ回路４０，４１，４２および４３により構成されている。これらのラッチ回路は、それぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３に接続されている。センスアンプＳ／Ａにより、それに接続されているビット線の電位が設定されるので、読み出しおよびベリファイのとき、選択ビット線を所定の電位にプリチャージし、センスアンプにより選択ビット線の電流を検出することにより、選択メモリセルのしきい値電圧を検出することができ、それに応じて読み出しのとき選択メモリセルの記憶データを出力し、ベリファイのとき書き込み対象メモリセルのしきい値電圧レベルを判定される。また、書き込みのとき書き込みデータに応じて、それぞれのビット線を所定の電位に設定し、さらにベリファイにより書き込み対象メモリセルのしきい値電圧の判別結果に応じて、選択ビット線へ印加するパルス信号の幅を制御する。
【００３０】
センスアンプアレイ６ａは、図示のように、センスアンプ６１，６２，６３および６４により構成されている。各センスアンプはそれぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３に接続されている。上述したようにセンスアンプにより、読み出しおよびベリファイのときビット線に流れる電流を検出し、検出結果に応じて、読み出し時に選択メモリセルの記憶データを出力し、ベリファイのときには書き込み対象メモリセルのしきい値電圧を検出して、検出結果に応じてセンスアンプの感度を制御するなどの機能を有する。
なお、実際のセンスアンプアレイの構成は、図２に示す例に限られることなく、例えば、一つのセンスアンプにより、複数のビット線に対して電流を検出することができるように、複数のビット線をそれぞれ選択ゲートを通してセンスアンプに接続し、カラムデコーダなどにより、選択ビット線に接続されている選択ゲートのみを導通させることで、選択ビット線の電流のみを検出することができる。これによって、複数のビット線により一つのセンスアンプを共有することができ、回路構成の簡略化が図れる。
【００３１】
図３は、ラッチ回路の一構成例を示す回路図である。ここで、例えば、図２に示すデータラッチアレイ４ａを構成する複数のラッチ回路４０，４１，４２および４３が同じ構成を有するものとして、図３はラッチ回路４０のみを例示する。
【００３２】
図示のように、ラッチ回路４０は、二つのデータラッチ４１０，４１１、複数のＡＮＤゲート４０１，４０２，４０３，４０４，４０５，４０８、インバータ４０６、ＯＲゲート４０７および出力バッファ４０９により構成されている。
書き込みのとき、書き込みデータに応じてデータラッチ４１０および４１１の初期状態、即ちラッチデータが設定される。例えば、メモリセルに対して書き込みを行う場合、即ち選択メモリセルのしきい値電圧Ｖ_thを消去状態と異なる値に設定する場合に、データラッチ４１０および４１１にデータ“０”をラッチさせ、即ち、これらのデータラッチの出力端子をローレベルに設定する。逆に、選択メモリセルに書き込みを行わないとき、即ち、選択メモリセルのしきい値電圧Ｖ_thを消去状態に保持させる場合に、データラッチ４１０および４１１にデータ“１”をラッチさせ、即ち、これらのデータラッチの出力端子をハイレベルに設定する。
【００３３】
このため、書き込みを行わないとき、データラッチ４１０および４１１の出力端子がハイレベルに保持されるので、ＡＮＤゲート４０８の出力端子がローレベルに保持される。これに応じて出力バッファ４０９により駆動されるビット線ＢＬ０が所定の信号レベルに保持され、当該ビット線ＢＬ０に接続されている選択メモリセルに対して書き込みが行われず、そのしきい値電圧Ｖ_thが消去後のしきい値電圧Ｖ_thに保持される。
【００３４】
書き込みを行う場合に、上述したようにデータラッチ４１０および４１１の出力端子がローレベルに保持される。これに応じて書き込み開始後、まずＡＮＤゲート４０５により書き込みパルス信号Ｓ_PW1が選択され、ＯＲゲート４０７およびＡＮＤゲート４０８を介して出力バッファ４０９に出力される。このため、パルス信号Ｓ_PW1がハイレベルに保持されている間に、ビット線ＢＬ０が出力バッファ４０９により所定の電圧レベルに保持される。この間、書き込み対象メモリセルに対して書き込みが行われる。なお、このとき、インバータ４０６の出力信号ＴＳＡＺがハイレベルに保持されている。
【００３５】
書き込み対象メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THの近傍に達したとき、例えば、センスアンプによりデータ変換パルス信号Ｓ_PDが発生され、ＡＮＤゲート４０１および４０２に入力される。これに応じてＡＮＤゲート４０１および４０２の出力端子がハイレベルに設定される。このため、データラッチ４１１のラッチデータが“０”から“１”に変更し、その出力端子がハイレベルに設定される。
データラッチの４１１の出力信号の変化に応じてインバータ４０６の出力信号ＴＳＡＺもハイレベルからローレベルに切り換えられる。
【００３６】
それに応じてＡＮＤゲート４０３の出力信号、即ち書き込みパルス信号Ｓ_PW1とＳ_PW2の論理積がＡＮＤゲート４０４を介してＯＲゲート４０７に出力され、さらにＡＮＤゲート４０８を通して出力バッファ４０９に出力されるので、ＡＮＤゲート４０３の出力信号がハイレベルにとき、ビット線ＢＬ０が出力バッファ４０９により所定の電圧レベルに保持される。この間、書き込み対象メモリセルに対して書き込みが行われる。
このように、ＡＮＤゲート４０３に入力された書き込みパルス信号Ｓ_PW1，Ｓ_PW2は、例えば、周期が同じく位相がずれたパルス信号とすると、これらのパルスの位相のずれに応じてＡＮＤゲート４０３の出力信号のパルス幅が制御されるので、書き込みパルス信号Ｓ_PW1，Ｓ_PW2の位相ずれを制御することにより、書き込み対象メモリセルに印加される書き込みパルスの幅が初期幅より狭く制御できるので、一回の書き込みによるメモリセルのしきい値電圧の変化量をより細かく制御することができ、しきい値電圧の狭帯化を実現可能である。
【００３７】
ベリファイにより、書き込み対象メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THに達したと判定されたとき、例えば、センスアンプにより二回目のデータ変換パルス信号Ｓ_PDが出力される。これに応じてデータラッチ４１１のラッチデータが“０”から“１”に切り換えられ、データラッチ４１１の出力端子がハイレベルに設定されるので、ＡＮＤゲート４０８の出力端子がローレベルに設定され、出力バッファ４０９により、ビット線ＢＬ０が所定のレベルに保持され、書き込みが終了する。
【００３８】
上述のように、ラッチ回路４０に設けられている二つのデータラッチ４１０，４１１のラッチデータに応じて書き込み動作が制御される。書き込み開始したとき、データラッチ４１０および４１１にともにデータ“０”がラッチされ、これに応じて書き込みパルス信号Ｓ_PW1が選択され、その幅に応じて書き込みが行われる。書き込み対象メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THの近傍に達したとき、センスアンプによりデータ変換パルス信号Ｓ_PDが出力され、これに応じてデータラッチ４１０のラッチデータが“０”から“１”に切り換えられ、これに応じて書き込みパルス信号Ｓ_PW1，Ｓ_PW2の論理積に応じて書き込みが継続される。なお、このとき、実質的に書き込みパルスの幅が狭まったので、一回の書き込みによるしきい値電圧Ｖ_thの変化量が小さく制御され、しきい値電圧Ｖ_thの細かい制御が実現できる。メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THに達したとき、センスアンプにより二回目のデータ変換パルス信号Ｓ_PDが出力されるので、これに応じてデータラッチ４１０および４１１のラッチデータがともに“１”に切り換えられるので、出力バッファ４０９の出力端子が所定のレベルに保持され、書き込み動作が終了する。
【００３９】
図４はセンスアンプの一構成例であるセンスアンプ６０ａの構成を示している。図示のように、本例のセンスアンプ６０ａは、入力部６１、リファレンス部６２、コンパレータ６３，６４，６５および出力部６６により構成されている。
【００４０】
入力部６１において、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４からなる選択ゲートを介して、４本のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３がそれぞれノードＮＤ０に接続されている。ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のゲートにそれぞれカラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３が印加される。なお、カラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３は例えば、図１に示すカラムデコーダ７により発生され、ビット線を選択するとき、カラムデコーダ７によりカラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３のうち一つのみがハイレベルに設定され、他の信号がローレベルに設定されるので、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３のうち一本のみが選択され、センスアンプのノードＮＤ０に接続される。センスアンプにより、選択されたビット線に流れる電流の量を検出し、それに応じて読み出し時に選択メモリセルの記憶データを出力し、ベリファイのとき書き込み対象メモリセルのしきい値電圧を判定する。
【００４１】
図４において、クロック信号ＣＬＫ１はセンスアンプ６０ａの検出結果を出力するタイミングを制御する。例えば、クロック信号ＣＬＫ１がハイレベルのとき、センスアンプ６０ａの出力部６６において、トランスファゲートＴＧ１がオフセット状態に保持され、センスアンプの出力端子がハイインピーダンス状態になる。一方、クロック信号ＣＬＫ１がローレベルのとき、出力部６６のトランスファゲートＴＧ１がオン状態となり、センシングの結果がトランスファゲートＴＧ１を通して出力される。
【００４２】
クロック信号ＣＬＫ２はセンスアンプの動作状態を制御する。例えば、クロック信号ＣＬＫ２がローレベルのとき、センスアンプがプリチャージを行い、入力部６１のノードＮＤ０およびリファレンス部６２のノードＮＤ３をそれぞれ所定の電位にプリチャージする。そして、プリチャージ後、入力部６１において選択されたメモリセルの記憶データに応じてビット線に所定の電流が流れるので、ノードＮＤ０の電位が選択メモリセルの記憶データに応じて設定される。リファレンス部６２においては、リファレンスビット線ＢＬＲに接続されているリファレンスセルに応じて、リファレンスビット線ＢＬＲに所定のリファレンス電流が流れるので、ノードＮＤ３の電位が設定される。
クロック信号ＣＬＫ２がハイレベルのとき、入力部６１、リファレンス部６２、コンパレータ６３，６４および６５に電源電圧Ｖ_CCが供給されないので、センスアンプ６０ａが非動作状態に設定される。
【００４３】
ＶＣＣ＿ＤＥＴ信号は、複数の電源電圧、例えば、５．０Ｖおよび３．３Ｖの二つの電源電圧に対応できるために設けられた切り換え信号である。例えば、電源電圧Ｖ_CCが５．０Ｖのとき、ＶＣＣ＿ＤＥＴ信号はハイレベルに保持され、電源電圧Ｖ_CCが３．３Ｖのとき、ＶＣＣ＿ＤＥＴ信号はローレベルに保持される。
【００４４】
例えば、ＶＣＣ＿ＤＥＴ信号がローレベルのとき、入力部６１およびリファレンス部６２において、トランジスタＮ１０，Ｎ１７がともにオフ状態に設定され、ＶＣＣ＿ＤＥＴ信号がハイレベルのとき、入力部６１およびリファレンス部６２において、トランジスタＮ１０，Ｎ１７がともにオン状態に設定されるので、入力部６１においては、トランジスタＮ６はトランジスタＮ７と並列に接続され、リファレンス部６２においてはトランジスタＮ１４はトランジスタＮ１３と並列に接続される。これによって、異なる電源電圧Ｖ_CCで動作するときでも、センスアンプ６０ａにより、選択ビット線をプリチャージする場合に、ビット線のプリチャージ電位をほぼ一定のレベルに保持することが可能となる。
【００４５】
以下、クロック信号ＣＬＫ２がハイレベルおよびローレベルのそれぞれの状態において、入力部６１、リファレンス部６２、コンパレータ６３，６４および６５それぞれの動作について説明する。
図４に示すように、クロック信号ＣＬＫ２がハイレベルのとき、入力部６１においてトランジスタＰ５がオフ状態に設定され、トランジスタＮ５がオン状態に設定される。このためトランジスタＮ８，Ｎ９のゲートが接地電位ＧＮＤに保持され、これらのトランジスタがオフ状態に保持される。この結果、入力部６１の出力ノードＮＤ１がフローティング状態に設定される。同様に、クロック信号ＣＬＫ２がハイレベルのとき、リファレンス部６２の出力ノードＮＤ２もフローティング状態に保持される。また、コンパレータ６５の出力側に接続されているトランジスタＮ２７がオン状態にあるので、信号ＲＳＤがローレベル、即ち接地電位ＧＮＤレベルに保持される。
上述のように、クロック信号ＣＬＫ２がハイレベルのとき、センスアンプはセンシング動作を行わない、即ち、非動作状態に保持される。
【００４６】
クロック信号ＣＬＫ２のローレベルのとき、入力部６１において、トランジスタＰ５がオン状態に設定され、トランジスタＮ５がオフ状態に設定される。このとき、トランジスタＮ８とＮ９のゲートに所定の駆動電圧が印加され、オン状態となるので、ノードＮＤ０は、トランジスタＮ８および直列に接続されているトランジスタＰ７，Ｎ９により、所定の電位にプリチャージされる。プリチャージ終了したあと、カラム選択ゲートＮ１，Ｎ２，Ｎ３，Ｎ４により選択されたビット線がノードＮＤ０に接続され、当該選択ビット線に接続されている選択メモリセルの記憶データに応じてビット線に流れる電流が変化し、ノードＮＤ０の電位が選択ビット線の電流に応じて設定される。さらに、ノードＮＤ０の電位に応じて入力部６１の出力ノードＮＤ１の電位は設定される。
【００４７】
リファレンス部６２においては、クロック信号ＣＬＫ２がローレベルのとき、トランジスタＰ９がオン状態、トランジスタＮ１５がオフ状態にそれぞれ設定される。トランジスタＮ１２および直列に接続されているトランジスタＰ８とＮ１１を介して、ノードＮＤ３は電源電圧Ｖ_CCによりチャージされる。
一方、ゲートが電源電圧Ｖ_CCに固定されているトランジスタＮ１６を介してノードＮＤ３はリファレンスビット線ＢＬＲに接続されている。リファレンスビット線ＢＬＲにはリファレンスセルが接続され、当該リファレンスセルは、例えば、メモリセルアレイを構成するメモリセルと同じ構成を持ち、所定のデータが書き込まれている。このため、リファレンスセルの書き込みデータに応じてリファレンス部６２の出力ノードＮＤ２の電位が設定される。
【００４８】
コンパレータ６３，６４および６５において、クロック信号ＣＬＫ２がハイレベルのとき、それぞれの電源電圧Ｖ_CC側に接続されているトランジスタＰ１１，Ｐ１４およびＰ１７がオフ状態に保持されるので、これらのコンパレータに電源電圧Ｖ_CCが供給されず、コンパレータが非動作状態にある。逆に、クロック信号ＣＬＫ２がローレベルに保持されているとき、各コンパレータに電源電圧Ｖ_CCが供給されるので、コンパレータ６３，６４および６５が動作状態にある。
【００４９】
コンパレータ６３により、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２の電位が比較され、比較結果に応じて信号がコンパレータ６５のトランジスタＮ２６のゲートに印加される。同様に、コンパレータ６４により、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２の電位が比較され、比較結果に応じて信号がコンパレータ６５のトランジスタＮ２４のゲートに印加される。
【００５０】
図示のようにコンパレータ６３と６４は、対称な回路構成を有するので、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２との電位差に応じて、互いに相反する比較結果信号が出力される。コンパレータ６３と６４の出力信号がさらにコンパレータ６５により比較される結果、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２の電位差が増幅され、増幅された電位差ＲＳＤが比較の結果としてトランスファゲートＴＧ１の入力側に出力される。
【００５１】
クロック信号ＣＬＫ１に応じて、出力部６６のトランスファゲートＴＧ１の導通／非導通状態が制御され、これに応じてコンパレータ６５の出力信号ＲＳＤがラッチされ、または出力端子ＯＵＴに出力される。例えば、クロック信号ＣＬＫ１がハイレベルのとき、トランスファゲートＴＧ１が非導通状態にあり、出力端子ＯＵＴがハイインピーダンス状態にある。一方、クロック信号ＣＬＫ１がローレベルのとき、トランスファゲートＴＧ１が導通状態にあり、コンパレータ６５の出力信号ＲＳＤがトランスファゲートＴＧ１を通して出力端子ＯＵＴに出力される。
【００５２】
上述のように、図４に示すセンスアンプ６０ａにおいて、クロック信号ＣＬＫ２により、センスアンプの動作状態が制御される。クロック信号ＣＬＫ２がハイレベルのとき、センスアンプが非動作状態に保持され、その出力信号がローレベルに保持される。クロック信号ＣＬＫ２がローレベルのとき、センスアンプが動作状態に保持される。この場合、カラム選択ゲートにより選択されたビット線に接続された選択メモリセルのしきい値電圧に応じて、出力ノードＮＤ１が電位さらに設定される。一方、リファレンス部６２において入力ノードＮＤ３に接続されたリファレンスセルの記憶データに応じて出力ノードＮＤ２の電位が設定される。
【００５３】
コンパレータ６３，６４および６５により、ノードＮＤ１とノードＮＤ２の電位差が増幅され、増幅の結果信号ＲＳＤが出力される。クロック信号ＣＬＫ１によりコンパレータ６５からの増幅信号ＲＳＤが保持または出力される。クロック信号ＣＬＫ１がハイレベルのとき、出力部６６においてトランスファゲートＴＧ１が非導通状態にあり、出力端子ＯＵＴがハイインピーダンス状態に保持される。一方、クロック信号ＣＬＫ１がローレベルのとき、出力部６６のトランスファゲートＴＧ１が導通状態にあり、コンパレータ６５の出力信号ＲＳＤが出力端子ＯＵＴに出力される。
【００５４】
さらに、センスアンプ６０ａは、データラッチアレイにあるラッチ回路からの制御信号ＴＳＡＺに応じて、センシング感度が切り換えられる。図４に示すように、制御信号ＴＳＡＺが入力部６１のトランジスタＰ３のゲートに印加される。トランジスタＰ３とトランジスタＰ４とは電源電圧Ｖ_CCと出力ノードＮＤ１との間に直列に接続され、入力部６１の負荷回路を構成している。制御信号ＴＳＡＺのレベルに応じてトランジスタＰ３のオン状態が制御されるので、入力部６１の負荷が制御信号ＴＳＡＺにより設定され、これに応じてセンスアンプのセンシング感度が制御される。
なお、トランジスタＰ１のゲートに印加される信号ＶＥＺＢに応じて、トランジスタＰ１のオン／オフ状態が制御される。このため、信号ＶＥＺＢのレベルを制御することにより、入力部６１の負荷を調整できるので、例えば、センスアンプ６０ａの動作マージンを微調整することができる。
【００５５】
上述した構成を有する不揮発性メモリにおいて、書き込みのとき書き込み対象メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THの近傍に達するまで、電圧が増加する書き込みパルス信号が印加され、しきい値電圧Ｖ_thが目標Ｖ_THの近傍に達したとき、幅が狭まった書き込みパルス信号が印加されるので、書き込み毎にしきい値電圧Ｖ_thの変化量が小さく制御される。これに応じて、しきい値電圧Ｖ_thが目標Ｖ_TH近傍に達するまで、書き込み毎にしきい値電圧Ｖ_thの変化量を大きく設定でき、目標Ｖ_TH近傍に達したあと書き込み毎にしきい値電圧Ｖ_thの変化量が小さく制御できるので、書き込み速度を低下させることなく、しきい値電圧の狭帯化を実現できる。
【００５６】
図５は、本実施形態の不揮発性メモリの書き込み動作によるメモリセルのしきい値電圧Ｖ_thの変化を示すグラフであり、本発明の不揮発性メモリにおける書き込み動作の特徴を示す図である。同図（ａ）に示すように、従来のＩＳＰＰ法において、書き込み毎に書き込み対象メモリセルのしきい値電圧の変化量ΔＶ_thを常に一定に保つことにより、メモリセルのゲート酸化膜のストレスを一定に保ちながら書き込み時間の短縮が図れる。本発明では、メモリセルのしきい値電圧Ｖ_thが目標Ｖ_TH近傍値に達したあと、書き込みパルス信号の幅を狭めることにより書き込み毎のしきい値電圧の変換量ΔＶ_thを小さくするので、しきい値電圧の分布範囲を狭くできる。即ち、しきい値電圧の狭帯化を実現できる。
【００５７】
しかし、図５（ａ）に示すように、単にしきい値電圧Ｖ_thが目標Ｖ_TH近傍に達したあとの書き込みパルス幅を狭めるだけでは、書き込み時間が増加してしまうので、同図（ｂ）に示すように、全体の書き込み時間を短縮させるために、しきい値電圧Ｖ_thが目標Ｖ_TH近傍に達するまでの書き込み毎のしきい値電圧の変化量ΔＶ_thを大きく設定する。即ち、通常のＩＳＰＰ法の書き込みパルス信号より幅がやや広い、または電圧がやや高いパルス信号をメモリセルに印加する。このため、しきい値電圧Ｖ_thが目標Ｖ_TH近傍に達するまでの時間が通常のＩＳＰＰ法により短縮され、全体の書き込み時間が短縮可能である。
【００５８】
図６は、本実施形態における書き込みパルス信号Ｓ_PWの波形を示す波形図である。同図（ａ）は、書き込み対象メモリセルのしきい値電圧Ｖ_thが目標Ｖ_TH近傍に到達するまでの書き込みパルス信号を示している。この場合のパルス幅はＴ_wである。同図（ｂ）および（ｃ）は、しきい値電圧Ｖ_thが目標Ｖ_TH近傍に達した後の書き込みパルス信号を示している。図示のように、この場合のパルス幅が到達するまでのパルス幅の半分または１／３に設定される。このため、書き込み毎にメモリセルのしきい値電圧の変化量ΔＶ_thが小さく制御され、しきい値電圧の狭帯化を実現できる。
【００５９】
なお、パルス幅の変更は、例えば、図３に示すデータラッチアレイにある各ラッチ回路により実現される。図３の構成例では、前記のように入力された二つの書き込みパルス信号Ｓ_PW1，Ｓ_PW2の位相差を制御することにより、これらのパルス信号の論理積で書き込みパルス幅を制御することが可能である。
【００６０】
図７は、本実施形態の不揮発性メモリの書き込み時の信号を示す波形図である。以下、図７を参照しながら本実施形態の不揮発性メモリの書き込み動作を説明する。
時間ｔ１とｔ２の間に、アドレス信号およびページデータが読み込まれる。また、ビット線毎に設けられたラッチ回路にある二つのデータラッチの保持データが書き込み状態に応じて設定される。例えば、書き込みを行う場合に、二つのデータラッチのラッチデータがともに“０”に設定され、書き込みを行わない場合に、ラッチデータがともに“１”に設定される。なお、図７の場合に、ラッチデータがともに“０”に設定される。即ち、書き込みを行うように設定される。
【００６１】
時間ｔ２とｔ３の間に、プログラム／ベリファイ信号に従って、書き込み対象メモリセルに対して、書き込みパルス信号が印加され、一回の書き込みが行われる。なお、図７では、選択ワード線に印加された書き込みパルス信号の絶対値を示している。例えば、ＤＩＮＯＲ型不揮発性メモリの場合に、選択ワード線に負のパルス信号が印加され、選択ビット線に正のパルス信号が印加される。
選択メモリセルにおいてワード線電圧とビット線電圧の差および当該電圧差の継続時間に応じて、しきい値電圧Ｖ_thが変化する。当該しきい値電圧Ｖ_thが変化分は、一回の書き込みによるメモリセルのしきい値電圧の変化量ΔＶ_thである。
【００６２】
書き込み後に、時間ｔ３とｔ４との間に、ベリファイが行われる。この場合に、選択ワード線に読み出し電圧ＶＲが印加される。センスアンプにより、選択ビット線の電流が検出され、検出結果に応じてデータラッチのデータが設定され、それに応じて次回の書き込み動作が制御される。例えば、メモリセルのしきい値電圧が目標Ｖ_TH近傍に達していない場合、データラッチがそのままに保持され、逆にしきい値電圧が目標Ｖ_TH近傍に達した場合に、二つのデータラッチ内、データラッチ２の保持データが“０”から“１”にセットされる。さらに、これに伴いセンスアンプのセンシング感度が切り換えられ、最初の感度より高く設定される。
【００６３】
このように、書き込み後のベリファイにより、書き込み対象メモリセルのしきい値電圧が検出され、検出結果に応じて次回の書き込みが制御されるので、しきい値電圧が目標Ｖ_THに達するまで、書き込みおよびベリファイが繰り返して行われる。また、書き込みの回数の増加に伴い、メモリセルに印加されるパルス電圧の絶対値が増加していく。
【００６４】
時間ｔ８とｔ９の間に、ベリファイが行われ、その結果書き込み対象メモリセルのしきい値電圧Ｖ_thが目標Ｖ_TH近傍に達したと判定されるので、データラッチ２のデータが“１”にセットされる。これに応じて、次回の書き込み、即ち、時間ｔ９とｔ１０の間においては、ラッチ回路により選択ビット線に印加されるパルス信号の幅が狭められた。例えば、パルス幅が直前の幅の半分または１／３に設定される。これにより、書き込み毎にメモリセルのしきい値電圧の変化量ΔＶ_thが小さくなり、しきい値電圧を高精度の制御することができる。
【００６５】
書き込み対象メモリセルのしきい値電圧が目標Ｖ_THに達するまで、上述した書き込みおよびその後のベリファイが繰り返して行われる。そして、図示のように、時間ｔ１１とｔ１２との間に、ベリファイの結果により、メモリセルのしきい値電圧Ｖ_thが目標Ｖ_THに達したと判定され、これに応じてデータラッチ１のデータも“１”にセットされる。これによって、書き込み動作が終了する。
【００６６】
図８は、本発明の不揮発性メモリに適用した書き込み方法と従来の書き込み方法を比較するための図である。図示のように、本発明による書き込みでは、通常のメモリセルまたは遅いメモリセルの何れでもほぼ同じ時間で目標Ｖ_THに到達させることができる。さらに、パルスが変化しない書き込みに較べて、何れの場合においては書き込み時間の短縮を実現できる。
【００６７】
図９は、ＩＳＰＰ法および本発明の書き込みによるしきい値電圧Ｖ_thの分布を示している。同図（ａ）に示すように、ＩＳＰＰ法による書き込みでは、書き込み毎にしきい値電圧の変化量ΔＶ_thがほぼ一定に設定されているので、書き込み後しきい値電圧Ｖ_thの分布幅がやや広くなる。これに対して、本発明の書き込みでは、同図（ｂ）に示すように、しきい値電圧Ｖ_thが目標Ｖ_TH近傍に達した後、書き込み毎にしきい値電圧の変化量ΔＶ_thが小さく設定されるので、しきい値電圧Ｖ_thをより細かく制御できる。この結果、本発明では、書き込み後のしきい値電圧Ｖ_thの分布幅がＩＳＰＰ法による書き込みに較べて狭くなり、しきい値電圧の狭帯化が実現できる。
【００６８】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、書き込み速度を低下させることなく、しきい値電圧の狭帯化を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。
【図２】メモリセルアレイ、データラッチアレイおよびセンスアンプアレイの構成例を示す回路図である。
【図３】ラッチ回路の構成を示す回路図である。
【図４】センスアンプの構成を示す回路図である。
【図５】書き込みによるしきい値電圧の変化を示す図である。
【図６】書き込みパルス信号を示す波形図である。
【図７】本発明の書き込み動作を示す波形図である。
【図８】本発明による書き込みと従来の書き込みとを比較するための図である。
【図９】本発明とＩＳＰＰ法による書き込み後のしきい値電圧の分布を示す図である。
【図１０】不揮発性メモリセルの構成を示す簡略断面図である。
【図１１】消去状態および書き込み後のメモリセルのしきい値電圧の分布を示す図である。
【図１２】多値メモリにおけるしきい値電圧の分布を示す図である。
【図１３】ＩＳＰＰ法における書き込みパルスの波形を示す図である。
【図１４】書き込みにおけるしきい値電圧の変化量と分布範囲の関係を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ローデコーダ、３…ワード線ドライバー、４，４ａ…データラッチアレイ、５…パルス電圧制御回路、６，６ａ…センスアンプアレイ、７…カラムデコーダ、８…カラム選択回路、ＢＬ０，ＢＬ１，…，ＢＬｍ…ビット線、ＷＬ０，ＷＬ１，…，ＷＬｎ…ワード線、ＭＣ₀₀，…，ＭＣ_Om，…，ＭＣ_n0，…，ＭＣ_nm…メモリセル、４０，４１，４２，４３…ラッチ回路、６０，６０ａ，６１，６２，６３…センスアンプ、６１…センスアンプの入力部、６２…センスアンプのリファレンス部、６３，６４，６５…センスアンプのコンパレータ、６６…センスアンプの出力部、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a non-volatile semiconductor memory device, and more particularly to a multi-value memory capable of storing binary or more data in one memory cell, and verification after writing.
[0002]
[Prior art]
In a nonvolatile semiconductor memory device, for example, a so-called flash memory that performs batch erasure of memory cells, a reduction in voltage, a reduction in power consumption, and a multi-value are being promoted. With multi-value processing, a large increase in storage capacity can be realized even with the same number of memory cells, and there is an advantage that a large capacity can be easily realized.
[0003]
FIG. 10 is a simplified cross-sectional view illustrating an example of a nonvolatile memory cell that is a basic constituent element of a nonvolatile semiconductor memory device. As shown in the figure, the nonvolatile memory cell of this example is a so-called floating gate type memory cell that has a floating gate (floating gate) that constitutes a charge storage layer that is electrically insulated from the surroundings and holds injected charges. It is. The memory cell is formed in, for example, a p-type substrate or p-type well 1, and a source diffusion layer 2 and a drain diffusion layer formed by diffusing n-type impurities into the p-type substrate or p-type well 1 by ion implantation. 3. A channel region is formed between these impurity diffusion layers according to the voltage bias state of the memory cell. On the surface of the substrate (or well) 1 above the channel region, for example, silicon oxide (SiO ₂ ) Is formed, and a polysilicon layer, for example, is formed on the surface, and the floating gate 5 is constituted by the polysilicon layer. An interlayer insulating film 6 made of a silicon oxide film and a silicon nitride film is formed on the surface of the floating gate 5, and further, for example, polysilicon and metal silicide such as tungsten silicide (WSi). ₂ ) And a control gate (control gate) 7 is formed by the polycide layer.
[0004]
Although not shown, side walls made of, for example, a silicon oxide film are formed on both sides of the memory cell, so that the floating gate 5 is electrically insulated from the surroundings. Further, the entire memory cell shown in FIG. 10 is covered with an insulator made of, for example, silicon oxide, and the control gate 7 is connected to a word line made of a metal wiring layer above the memory cell via a contact. . The source diffusion layer 2 is connected to a source line made of another metal wiring layer via a contact, and the drain diffusion layer 3 is further connected to a bit line made of another metal wiring layer via a contact. ing.
[0005]
In the nonvolatile semiconductor memory device constituted by the memory cells described above, during the erase operation, a high level erase voltage is applied to the word line, the bit line is set in a floating state, and a negative voltage is applied to the source line. As a result, a channel region is formed between the drain diffusion layer and the source diffusion layer of the memory cell, and charges (electrons) are injected from the channel region into the floating gate 5 by FN tunneling. Since the injected electrons are held by the floating gate 5, the threshold voltage of the memory cell in which the erase operation has been performed rises.
[0006]
On the other hand, during a write operation, a negative voltage is applied to the selected word line connected to the selected memory cell and a positive voltage is applied to the selected bit line connected to the selected memory cell according to the write data. The source line is kept in a floating state. Thereby, in the selected memory cell, electrons in the floating gate 5 are extracted from the floating gate 5 toward the drain diffusion layer 3 by FN tunneling. The threshold voltage of the memory cell from which electrons have been extracted decreases.
[0007]
FIG. 11 shows the threshold voltage V of the memory cell in the erased state (Erase state) and the written state (Write state). _th The distribution of is shown. As shown, the threshold voltage V of the erased memory cell _th Is distributed at a high level, and conversely, the threshold voltage V of the memory cell in the written state _th Are distributed at low levels. Here, for example, a threshold voltage V having a high erase state _th Corresponds to the data “1”, and the threshold voltage V of the write state is low. _th Is made to correspond to data “0”, it is possible to store either “1” or “0” of data by erasing or writing to the memory cell. Further, since the electrons in the floating gate 5 are held semipermanently, the stored data is held regardless of the power supply state until new writing or erasing is performed on the memory cell, and the nonvolatile storage characteristics are maintained. Have
[0008]
By the above writing and erasing, the threshold voltage V of the memory cell _th Can be set in two stages. Thereby, 1-bit data of “1” or “0” can be stored in one memory cell. Threshold voltage V of memory cell _th Is set to two or more levels, for example, by setting it to four levels, one memory cell can have any one of 2-bit data “11”, “10”, “01” and “00”. It is possible to realize a so-called multi-value memory that can store these.
[0009]
For example, as shown in FIG. 12, the threshold voltage V of the memory cell _th Are distributed over four areas, and each area corresponds to 2-bit data “11”, “10”, “01”, and “00”, so that 2-bit data can be stored in one memory cell. A value memory can be realized.
[0010]
As shown in FIG. 12, the threshold voltage V of the memory cell _th Is distributed in a plurality of regions, it is necessary to narrow the distribution range of the threshold voltage compared to the case of the binary memory, that is, to narrow the threshold voltage. In order to realize narrowing of the threshold voltage, various writing methods have been proposed so far, and the ISPP (Incremental Step Pulse Programming) method is one of them.
[0011]
In the ISPP method, writing is performed a plurality of times. As the number of times of writing increases, the level of the voltage applied to the selected memory cell is changed. As described above, at the time of writing, a negative voltage is applied to the selected word line connected to the selected memory cell, and a positive voltage is applied to the selected bit line connected to the selected memory cell. Since the voltage is applied a plurality of times, a pulse signal is applied to the selected word line and the selected bit line. FIG. 13 is a waveform diagram showing the absolute value of the negative pulse applied to the selected word line in the ISPP method. As shown in the figure, the absolute value of the voltage of the pulse signal applied to the selected word line increases as the number of application of the pulse signal, that is, the number of write operations increases.
Note that the increment ΔV of the absolute value of the pulse voltage for each writing _WLi (I = 1, 2, 3,...) Are set to be equal or different depending on the electrical characteristics of the memory cell to be written.
[0012]
After each write pulse signal is applied, the selected memory cell is read by the sense amplifier connected to the bit line, and the threshold voltage of the selected memory cell is determined according to the result of the read. . This operation is called verify. The threshold voltage of the selected memory cell is the target V _TH Since the write pulse signal application and the verification after the application are repeatedly performed until the threshold voltage is achieved, the threshold voltage of the selected memory cell becomes the target V as a result of the write. _TH Or it is set to a value close to it.
[0013]
By such an ISPP method, the stress applied to the gate insulating film 4 between the floating gate 5 and the channel region of the memory cell shown in FIG. The voltage can be narrowed.
[0014]
[Problems to be solved by the invention]
By the way, in the above-described conventional nonvolatile memory cell and the writing method thereof, in order to narrow the threshold voltage distribution range of the memory cell after writing, the threshold voltage fluctuation range in each writing is reduced. is required. However, if the fluctuation width of the threshold voltage in one writing is reduced, the number of writing required increases until the threshold voltage reaches the target value, that is, the time required for writing increases and the writing speed decreases. To do. For this reason, in the conventional write operation, the narrowing of the threshold voltage and the writing speed are in a contradictory relationship. There is a disadvantage that the decline cannot be avoided.
[0015]
The present invention has been made in view of such circumstances, and an object of the present invention is to set the threshold voltage after writing without lowering the writing speed by setting the writing speed of the nonvolatile memory in multiple stages. An object of the present invention is to provide a multi-level memory that can realize a narrow band.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, the nonvolatile semiconductor memory device of the present invention controls the threshold voltage by transferring charge to and from the charge storage layer that is electrically insulated from the surroundings. A memory cell that holds data corresponding to a value voltage, a pulse signal having a predetermined width is applied to the control gate of the memory cell during writing, and the threshold voltage of the memory cell is applied after the pulse signal is applied And a pulse signal having a first width applied to a bit line to which the memory cell is connected at the time of writing, and applied to the control gate. The bit to which the memory cell is connected after the absolute value of the voltage of the signal is increased according to the number of applications and the threshold voltage of the memory cell reaches the vicinity of the desired value The pulse signal applied to is set to a second width narrower than the first width, and the pulse signal having the second width is set to the bit until the threshold voltage reaches the desired value. Control means for applying to the line.
[0017]
More specifically, in the nonvolatile semiconductor memory device of the present invention, a plurality of memory cells are arranged in a matrix, the control gates of the memory cells in the same row are connected to the same word line, and the memory cells in the same column are connected. A memory cell array is configured by connecting drains to the same bit line, a pulse signal having a predetermined width is applied to a selected word line to which a selected memory cell is connected, and a bit line connected to the selected memory cell A non-volatile semiconductor memory device in which a selected memory cell is programmed by applying a pulse having a first width to the absolute value of the voltage of the pulse signal applied to the selected word line during writing. After the threshold voltage of the selected memory cell reaches the vicinity of the desired value, the width of the pulse signal applied to the bit line is increased. Control means for setting a second width narrower than the first width and applying a pulse signal having the second width to the bit line until the threshold voltage of the selected memory cell reaches the desired value. Have
[0018]
In the present invention, it is preferable that a sense amplifier for detecting the potential of each bit line is provided, and in the verification after writing, the control means determines the selected memory cell according to the result of reading by the sense amplifier. It is determined whether the threshold voltage has reached a predetermined value, and when the control means determines that the threshold voltage of the selected memory cell has reached the vicinity of the desired value, the sensitivity of the sense amplifier Is set higher than the previous sensitivity.
[0019]
In the present invention, it is preferable that the threshold voltage of the selected memory cell is set to a threshold voltage selected in accordance with write data of at least two threshold voltages by the write operation. . In addition, a so-called DINOR type memory cell array is constructed in which the drains of the memory cells in the same column are connected to the same sub-bit line, and a plurality of the sub-bit lines are connected to one bit line through a selection gate. ing.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing an embodiment of a nonvolatile semiconductor memory device according to the present invention, and is a block diagram showing the overall configuration of the nonvolatile semiconductor memory device.
As shown in the figure, the nonvolatile semiconductor memory device of this embodiment includes a memory cell array 1, a row decoder 2, a word line driver 3, a data latch array 4, a pulse voltage control circuit 5, and a sense amplifier array (S / A array) 6. A column decoder 7 and a column selection circuit 8 are included.
[0021]
The memory cell array 1 includes a plurality of memory cells MC ₀₀ , ..., MC _Om , ..., MC _n0 , ..., MC _nm Are arranged in a matrix. Each memory cell has the same configuration as the memory cell shown in FIG. The control gates of the memory cells in the same row are connected to the same word line WLi (i = 0, 1,..., N), and the drain diffusion layers of the memory cells in the same column are the same bit line BLj (j = 0, 1, ..., m). Further, the source diffusion layers of the memory cells in the same row are connected to the same source line SLi (i = 0, 1,..., N), and the source lines SLi are connected in common.
[0022]
Each bit line BLj is connected to the data latch array 4 and further connected to the sense amplifier array 6. The data latch array 4 includes a plurality of latch circuits, and each latch circuit stores and holds write data at the time of writing. The sense amplifier array 6 is composed of a plurality of sense amplifiers. In verification after reading and writing, each sense amplifier detects the potential of a bit connected to the sense amplifier and detects the detected bit line. In accordance with the potential, the data stored in the selected memory cell is read at the time of reading, and the threshold voltage level of the memory cell to be written is detected at the time of verifying.
[0023]
The row decoder 2 receives the input row address X0,..., Xa, selects the word line designated by the row address, and instructs the word line driver 3. The word line driver 3 uses the word line designated by the row decoder 2 as the selected word line, and applies a predetermined read voltage V to the selected word line at the time of reading. _RD When writing, the write voltage V corresponding to the number of writes _WL Apply.
[0024]
The pulse voltage control circuit 5 reads the read voltage V during the read operation. _RD Is supplied to the word line driver 3 and has a write voltage V having a different level depending on the number of times of writing during the writing operation. _WL Is supplied to the word line driver 3. For example, at the time of writing, in the first writing, the writing voltage V _WL0 In the second write, the first write voltage V _WL0 ΔV _WL1 High write voltage V _WL1 Is supplied to the word line driver 3.
[0025]
As described above, in the pulse voltage control circuit 5, the power supply voltage V _CC Since it is necessary to generate a high voltage or negative voltage at a higher level, the pulse voltage control circuit 5 is generally provided with a booster circuit. _CC A positive high voltage having the above level is generated, or a negative voltage is generated by a negative booster circuit.
[0026]
The column decoder 7 generates a column selection signal according to the column addresses Y0,..., Yb and outputs it to the column selection circuit 8. The column selection circuit 8 selects a predetermined bit line from the plurality of bit lines BL0,..., BLm in response to a column selection signal from the column decoder 7, and inputs the potential of the selected bit line to the sense amplifier. The output signal of the amplifier is output to the data bus DB.
[0027]
FIG. 2 is a circuit example showing the configurations and connection relationships of the memory cell array 1a, the data latch array 4a, and the sense amplifier array 6a. As shown in the figure, the memory cell array 1a in this example includes memory cells MC arranged in a matrix. ₀₀ , MC ₀₁ , MC ₀₂ , MC ₀₃ , MC _Ten , MC ₁₁ , MC ₁₂ , MC ₁₃ , MC ₂₀ , MC _{twenty one} , MC _{twenty two} , MC _{twenty three} It is comprised by. Memory cells arranged in the same row, eg memory cell MC ₀₀ , MC ₀₁ , MC ₀₂ , MC ₀₃ Are connected to the same word line WL0 and memory cells arranged in the same column, eg, memory cells MC ₀₀ , MC _Ten , MC ₂₀ Are connected to the same bit line BL0. The memory cells in the same row are connected to the same source line, and the source lines SL0, SL1, and SL2 of each row are connected in common.
In an actual memory cell array, the number of rows and columns of a matrix made up of memory cells is larger. For example, a memory cell array is composed of memory cells of 512 rows × 512 columns, and accordingly, the number of word lines and bits The number of lines is also 512 each.
[0028]
FIG. 2 shows an example of a NOR type nonvolatile memory. However, the present invention is not limited to the NOR type, and other nonvolatile memories that perform writing by FN tunneling, for example, a DINOR type nonvolatile memory, A nonvolatile memory having a structure in which drain diffusion layers of memory cells in the same column are connected to one sub-bit line, and a plurality of sub-bit lines SBL1 to SBLk are connected to one bit line via a selection gate, and The present invention can also be applied to a NAND type nonvolatile memory in which a plurality of memory cells are connected in series between a bit line and a source line without impairing the effects of the present invention.
[0029]
As shown in the figure, the data latch array 4a includes four latch circuits 40, 41, 42 and 43 in accordance with the number of bit lines. These latch circuits are connected to bit lines BL0, BL1, BL2 and BL3, respectively. Since the potential of the bit line connected to the sense amplifier S / A is set, the selected bit line is precharged to a predetermined potential at the time of reading and verifying, and the current of the selected bit line is detected by the sense amplifier Thus, the threshold voltage of the selected memory cell can be detected, and the data stored in the selected memory cell is output at the time of reading, and the threshold voltage level of the memory cell to be written at the time of verifying is determined accordingly. Is done. In addition, each bit line is set to a predetermined potential according to write data at the time of writing, and further, a pulse signal to be applied to the selected bit line according to the determination result of the threshold voltage of the write target memory cell by verification. Control the width of the.
[0030]
The sense amplifier array 6a includes sense amplifiers 61, 62, 63 and 64 as shown in the figure. Each sense amplifier is connected to bit lines BL0, BL1, BL2 and BL3, respectively. As described above, the current flowing through the bit line is detected by the sense amplifier at the time of reading and verifying, and the data stored in the selected memory cell is output at the time of reading according to the detection result, and the threshold of the memory cell to be written at the time of verifying It has a function of detecting the value voltage and controlling the sensitivity of the sense amplifier according to the detection result.
Note that the actual configuration of the sense amplifier array is not limited to the example shown in FIG. 2. For example, a plurality of bits can be detected so that a single sense amplifier can detect currents for a plurality of bit lines. Each line is connected to a sense amplifier through a selection gate, and only the current of the selected bit line can be detected by conducting only the selection gate connected to the selected bit line by a column decoder or the like. As a result, one sense amplifier can be shared by a plurality of bit lines, and the circuit configuration can be simplified.
[0031]
FIG. 3 is a circuit diagram illustrating a configuration example of the latch circuit. Here, for example, FIG. 3 exemplifies only the latch circuit 40, assuming that the plurality of latch circuits 40, 41, 42, and 43 constituting the data latch array 4a shown in FIG.
[0032]
As illustrated, the latch circuit 40 includes two data latches 410 and 411, a plurality of AND gates 401, 402, 403, 404, 405, and 408, an inverter 406, an OR gate 407, and an output buffer 409.
At the time of writing, the initial state of the data latches 410 and 411, that is, latch data is set according to the write data. For example, when writing to a memory cell, that is, the threshold voltage V of the selected memory cell _th Is set to a value different from that in the erased state, the data latches 410 and 411 are caused to latch data “0”, that is, the output terminals of these data latches are set to a low level. Conversely, when the selected memory cell is not written, that is, the threshold voltage V of the selected memory cell. _th Is held in the erased state, the data latches 410 and 411 latch the data “1”, that is, the output terminals of these data latches are set to the high level.
[0033]
Therefore, when writing is not performed, the output terminals of the data latches 410 and 411 are held at a high level, so that the output terminal of the AND gate 408 is held at a low level. In response to this, the bit line BL0 driven by the output buffer 409 is held at a predetermined signal level, and the selected memory cell connected to the bit line BL0 is not written, and the threshold voltage V _th Is the threshold voltage V after erasure _th Retained.
[0034]
When writing, the output terminals of the data latches 410 and 411 are held at a low level as described above. In response to this, the write pulse signal S is first generated by the AND gate 405 after starting the write. _PW1 Is selected and output to the output buffer 409 via the OR gate 407 and the AND gate 408. For this reason, the pulse signal S _PW1 Is held at a high level, the bit line BL0 is held at a predetermined voltage level by the output buffer 409. During this time, writing is performed on the write target memory cell. At this time, the output signal TSAZ of the inverter 406 is held at a high level.
[0035]
Threshold voltage V of the memory cell to be written _th Is the target V _TH For example, the data conversion pulse signal S is sensed by a sense amplifier. _PD Is generated and input to AND gates 401 and 402. In response to this, the output terminals of the AND gates 401 and 402 are set to the high level. Therefore, the latch data of the data latch 411 is changed from “0” to “1”, and its output terminal is set to the high level.
In response to a change in the output signal of the data latch 411, the output signal TSAZ of the inverter 406 is also switched from the high level to the low level.
[0036]
Accordingly, the output signal of the AND gate 403, that is, the write pulse signal S _PW1 And S _PW2 Is output to the OR gate 407 via the AND gate 404 and further output to the output buffer 409 via the AND gate 408. Therefore, when the output signal of the AND gate 403 is at the high level, the bit line BL0 is output to the output buffer 409. Is held at a predetermined voltage level. During this time, writing is performed on the write target memory cell.
As described above, the write pulse signal S input to the AND gate 403. _PW1 , S _PW2 For example, if the pulse signal has the same period and the phase is shifted, the pulse width of the output signal of the AND gate 403 is controlled in accordance with the phase shift of these pulses. _PW1 , S _PW2 By controlling the phase shift, the width of the write pulse applied to the write target memory cell can be controlled to be narrower than the initial width, so that the amount of change in the threshold voltage of the memory cell due to one write can be controlled more finely. Therefore, the threshold voltage can be narrowed.
[0037]
By verifying, the threshold voltage V of the memory cell to be written _th Is the target V _TH For example, the second data conversion pulse signal S is detected by the sense amplifier. _PD Is output. In response to this, the latch data of the data latch 411 is switched from “0” to “1”, and the output terminal of the data latch 411 is set to the high level. Therefore, the output terminal of the AND gate 408 is set to the low level. The output buffer 409 holds the bit line BL0 at a predetermined level, and writing is completed.
[0038]
As described above, the write operation is controlled according to the latch data of the two data latches 410 and 411 provided in the latch circuit 40. When writing is started, data “0” is latched in both the data latches 410 and 411, and in response to this, the write pulse signal S _PW1 Is selected, and writing is performed according to the width. Threshold voltage V of the memory cell to be written _th Is the target V _TH When the signal reaches the vicinity of the data conversion pulse signal S by the sense amplifier _PD In response to this, the latch data of the data latch 410 is switched from “0” to “1”, and in response to this, the write pulse signal S is switched. _PW1 , S _PW2 Writing is continued according to the logical product of. At this time, since the width of the write pulse is substantially narrowed, the threshold voltage V by one write is reduced. _th Is controlled so that the threshold voltage V _th Detailed control can be realized. Threshold voltage V of memory cell _th Is the target V _TH Is reached, the second data conversion pulse signal S is sensed by the sense amplifier. _PD Therefore, both latch data of the data latches 410 and 411 are switched to “1” accordingly, so that the output terminal of the output buffer 409 is held at a predetermined level, and the write operation is completed.
[0039]
FIG. 4 shows a configuration of a sense amplifier 60a, which is a configuration example of the sense amplifier. As shown in the figure, the sense amplifier 60 a of this example includes an input unit 61, a reference unit 62, comparators 63, 64, 65 and an output unit 66.
[0040]
In the input unit 61, four bit lines BL0, BL1, BL2, and BL3 are connected to the node ND0, respectively, through selection gates made of nMOS transistors N1, N2, N3, and N4. Column selection signals Y20, Y21, Y22, and Y23 are applied to the gates of the nMOS transistors N1, N2, N3, and N4, respectively. Note that the column selection signals Y20, Y21, Y22, and Y23 are generated by, for example, the column decoder 7 shown in FIG. Since only one of them is set to the high level and the other signals are set to the low level, only one of the bit lines BL0, BL1, BL2, BL3 is selected and connected to the node ND0 of the sense amplifier. The sense amplifier detects the amount of current flowing through the selected bit line, and accordingly, the stored data of the selected memory cell is output at the time of reading, and the threshold voltage of the write target memory cell is determined at the time of verifying.
[0041]
In FIG. 4, the clock signal CLK1 controls the timing of outputting the detection result of the sense amplifier 60a. For example, when the clock signal CLK1 is at the high level, the transfer gate TG1 is held in the offset state in the output unit 66 of the sense amplifier 60a, and the output terminal of the sense amplifier is in the high impedance state. On the other hand, when the clock signal CLK1 is at a low level, the transfer gate TG1 of the output unit 66 is turned on, and the sensing result is output through the transfer gate TG1.
[0042]
The clock signal CLK2 controls the operating state of the sense amplifier. For example, when the clock signal CLK2 is at a low level, the sense amplifier precharges and precharges the node ND0 of the input unit 61 and the node ND3 of the reference unit 62 to predetermined potentials, respectively. Then, after the precharge, a predetermined current flows through the bit line according to the storage data of the memory cell selected at the input unit 61, so that the potential of the node ND0 is set according to the storage data of the selected memory cell. In the reference unit 62, a predetermined reference current flows through the reference bit line BLR in accordance with the reference cell connected to the reference bit line BLR, so that the potential of the node ND3 is set.
When the clock signal CLK2 is at a high level, the power supply voltage V is applied to the input unit 61, the reference unit 62, and the comparators 63, 64, and 65. _CC Is not supplied, the sense amplifier 60a is set to a non-operating state.
[0043]
The VCC_DET signal is a switching signal provided in order to be able to cope with a plurality of power supply voltages, for example, two power supply voltages of 5.0V and 3.3V. For example, the power supply voltage V _CC When VCC is 5.0 V, the VCC_DET signal is held at the high level and the power supply voltage V _CC When VCC is 3.3V, the VCC_DET signal is held at a low level.
[0044]
For example, when the VCC_DET signal is at a low level, the transistors N10 and N17 are both turned off in the input unit 61 and the reference unit 62, and when the VCC_DET signal is at a high level, the transistor N10 in the input unit 61 and the reference unit 62 is set. , N17 are both set to the on state, so that in the input unit 61, the transistor N6 is connected in parallel with the transistor N7, and in the reference unit 62, the transistor N14 is connected in parallel with the transistor N13. As a result, different power supply voltages V _CC Even when the operation is performed, the sense amplifier 60a can hold the precharge potential of the bit line at a substantially constant level when the selected bit line is precharged.
[0045]
Hereinafter, the operations of the input unit 61, the reference unit 62, and the comparators 63, 64, and 65 when the clock signal CLK2 is at the high level and the low level will be described.
As shown in FIG. 4, when the clock signal CLK2 is at a high level, the transistor P5 is set to an off state and the transistor N5 is set to an on state in the input unit 61. Therefore, the gates of the transistors N8 and N9 are held at the ground potential GND, and these transistors are held in the off state. As a result, the output node ND1 of the input unit 61 is set in a floating state. Similarly, when the clock signal CLK2 is at a high level, the output node ND2 of the reference unit 62 is also held in a floating state. Further, since the transistor N27 connected to the output side of the comparator 65 is in the ON state, the signal RSD is held at the low level, that is, the ground potential GND level.
As described above, when the clock signal CLK2 is at a high level, the sense amplifier does not perform a sensing operation, that is, is held in a non-operating state.
[0046]
When the clock signal CLK2 is at a low level, the transistor P5 is set to the on state and the transistor N5 is set to the off state in the input unit 61. At this time, since a predetermined drive voltage is applied to the gates of the transistors N8 and N9 and the transistor is turned on, the node ND0 is precharged to a predetermined potential by the transistor N8 and the transistors P7 and N9 connected in series. The After the precharge is completed, the bit line selected by the column selection gates N1, N2, N3, and N4 is connected to the node ND0, and is changed to the bit line according to the storage data of the selected memory cell connected to the selected bit line. The flowing current changes, and the potential of the node ND0 is set according to the current of the selected bit line. Further, the potential of the output node ND1 of the input unit 61 is set according to the potential of the node ND0.
[0047]
In the reference unit 62, when the clock signal CLK2 is at a low level, the transistor P9 is set to the on state and the transistor N15 is set to the off state. Through the transistor N12 and the transistors P8 and N11 connected in series, the node ND3 is connected to the power supply voltage V _CC Is charged.
On the other hand, the gate is the power supply voltage V _CC The node ND3 is connected to the reference bit line BLR via the transistor N16 fixed to the node N16. A reference cell is connected to the reference bit line BLR, and the reference cell has, for example, the same configuration as a memory cell constituting a memory cell array, and predetermined data is written therein. Therefore, the potential of the output node ND2 of the reference unit 62 is set according to the write data of the reference cell.
[0048]
In the comparators 63, 64 and 65, when the clock signal CLK2 is at a high level, each power supply voltage V _CC Since the transistors P11, P14, and P17 connected to the side are held off, the power supply voltage V is applied to these comparators. _CC Is not supplied and the comparator is inactive. Conversely, when the clock signal CLK2 is held at a low level, the power supply voltage V is applied to each comparator. _CC Is supplied, comparators 63, 64 and 65 are in the operating state.
[0049]
The comparator 63 compares the potentials of the output node ND1 of the input unit 61 and the output node ND2 of the reference unit 62, and a signal is applied to the gate of the transistor N26 of the comparator 65 according to the comparison result. Similarly, the comparator 64 compares the potentials of the output node ND1 of the input unit 61 and the output node ND2 of the reference unit 62, and a signal is applied to the gate of the transistor N24 of the comparator 65 according to the comparison result.
[0050]
As shown in the figure, the comparators 63 and 64 have a symmetrical circuit configuration, and therefore, mutually contradictory comparison result signals are output according to the potential difference between the output node ND1 of the input unit 61 and the output node ND2 of the reference unit 62. . As a result of further comparison of the output signals of the comparators 63 and 64 by the comparator 65, the potential difference between the output node ND1 of the input unit 61 and the output node ND2 of the reference unit 62 is amplified, and the amplified potential difference RSD is transferred as a result of the comparison. Output to the input side of TG1.
[0051]
The conduction / non-conduction state of the transfer gate TG1 of the output unit 66 is controlled according to the clock signal CLK1, and the output signal RSD of the comparator 65 is latched or output to the output terminal OUT according to this. For example, when the clock signal CLK1 is at a high level, the transfer gate TG1 is in a non-conductive state and the output terminal OUT is in a high impedance state. On the other hand, when the clock signal CLK1 is at a low level, the transfer gate TG1 is in a conductive state, and the output signal RSD of the comparator 65 is output to the output terminal OUT through the transfer gate TG1.
[0052]
As described above, in the sense amplifier 60a shown in FIG. 4, the operating state of the sense amplifier is controlled by the clock signal CLK2. When the clock signal CLK2 is at a high level, the sense amplifier is held in a non-operating state, and its output signal is held at a low level. When the clock signal CLK2 is at a low level, the sense amplifier is held in an operating state. In this case, the potential of the output node ND1 is further set according to the threshold voltage of the selected memory cell connected to the bit line selected by the column selection gate. On the other hand, in reference unit 62, the potential of output node ND2 is set according to the stored data of the reference cell connected to input node ND3.
[0053]
Comparators 63, 64 and 65 amplify the potential difference between node ND1 and node ND2, and output amplification result signal RSD. The amplified signal RSD from the comparator 65 is held or output by the clock signal CLK1. When the clock signal CLK1 is at a high level, the transfer gate TG1 is non-conductive in the output unit 66, and the output terminal OUT is held in a high impedance state. On the other hand, when the clock signal CLK1 is at a low level, the transfer gate TG1 of the output unit 66 is in a conductive state, and the output signal RSD of the comparator 65 is output to the output terminal OUT.
[0054]
Further, the sensing sensitivity of the sense amplifier 60a is switched according to the control signal TSAZ from the latch circuit in the data latch array. As shown in FIG. 4, the control signal TSAZ is applied to the gate of the transistor P <b> 3 of the input unit 61. The transistor P3 and the transistor P4 have a power supply voltage V _CC And the output node ND1 are connected in series to constitute a load circuit of the input unit 61. Since the ON state of the transistor P3 is controlled according to the level of the control signal TSAZ, the load of the input unit 61 is set by the control signal TSAZ, and the sensing sensitivity of the sense amplifier is controlled accordingly.
Note that the on / off state of the transistor P1 is controlled in accordance with the signal VEZB applied to the gate of the transistor P1. For this reason, by controlling the level of the signal VEZB, the load of the input unit 61 can be adjusted. For example, the operation margin of the sense amplifier 60a can be finely adjusted.
[0055]
In the nonvolatile memory having the above-described configuration, the threshold voltage V of the write target memory cell at the time of writing _th Is the target V _TH A write pulse signal whose voltage is increased until reaching the vicinity of the threshold voltage V _th Is the target V _TH Since the write pulse signal with a narrow width is applied when reaching the vicinity of, the threshold voltage V _th The amount of change is controlled small. Accordingly, the threshold voltage V _th Is the target V _TH Threshold voltage V for each write until near _th Can be set large, and target V _TH Threshold voltage V for each write after reaching the vicinity _th Therefore, the threshold voltage can be narrowed without lowering the writing speed.
[0056]
FIG. 5 shows the threshold voltage V of the memory cell by the write operation of the nonvolatile memory of this embodiment. _th It is a graph which shows the change of this, and is a figure which shows the characteristic of write-in operation in the non-volatile memory of this invention. As shown in FIG. 5A, in the conventional ISPP method, the amount of change ΔV in the threshold voltage of the write target memory cell for each write. _th By keeping the constant at all times, the writing time can be shortened while keeping the stress of the gate oxide film of the memory cell constant. In the present invention, the threshold voltage V of the memory cell _th Is the target V _TH After reaching the neighborhood value, the threshold voltage conversion amount ΔV for each writing is reduced by narrowing the width of the writing pulse signal. _th Therefore, the threshold voltage distribution range can be narrowed. That is, a narrowing of the threshold voltage can be realized.
[0057]
However, as shown in FIG. _th Is the target V _TH Since the write time increases only by narrowing the write pulse width after reaching the vicinity, the threshold voltage V is reduced in order to shorten the overall write time as shown in FIG. _th Is the target V _TH Change amount of threshold voltage ΔV for each write until reaching the vicinity _th Set a larger value. That is, a pulse signal having a slightly wider width or a slightly higher voltage than a normal ISPP write pulse signal is applied to the memory cell. For this reason, the threshold voltage V _th Is the target V _TH The time to reach the vicinity can be shortened by the normal ISPP method, and the entire writing time can be shortened.
[0058]
FIG. 6 shows the write pulse signal S in this embodiment. _PW It is a wave form diagram which shows the waveform. FIG. 4A shows the threshold voltage V of the write target memory cell. _th Is the target V _TH The write pulse signal until reaching the vicinity is shown. The pulse width in this case is T _w It is. (B) and (c) of FIG. _th Is the target V _TH The write pulse signal after reaching the vicinity is shown. As shown in the figure, the pulse width in this case is set to half or 1/3 of the pulse width until the pulse width is reached. For this reason, the amount of change ΔV in the threshold voltage of the memory cell for each write _th Is controlled to be small, and the narrowing of the threshold voltage can be realized.
[0059]
Note that the change of the pulse width is realized by each latch circuit in the data latch array shown in FIG. 3, for example. In the configuration example of FIG. 3, the two write pulse signals S input as described above are used. _PW1 , S _PW2 By controlling the phase difference, the write pulse width can be controlled by the logical product of these pulse signals.
[0060]
FIG. 7 is a waveform diagram showing signals at the time of writing in the nonvolatile memory of the present embodiment. Hereinafter, the write operation of the nonvolatile memory of the present embodiment will be described with reference to FIG.
Address signals and page data are read between times t1 and t2. Also, the data held in the two data latches in the latch circuit provided for each bit line is set according to the write state. For example, both latch data of two data latches are set to “0” when writing is performed, and both latch data are set to “1” when writing is not performed. In the case of FIG. 7, both latch data are set to “0”. That is, it is set to perform writing.
[0061]
Between time t2 and t3, a write pulse signal is applied to the write target memory cell according to the program / verify signal, and one write is performed. FIG. 7 shows the absolute value of the write pulse signal applied to the selected word line. For example, in the case of a DINOR type nonvolatile memory, a negative pulse signal is applied to the selected word line and a positive pulse signal is applied to the selected bit line.
Depending on the difference between the word line voltage and the bit line voltage and the duration of the voltage difference in the selected memory cell, the threshold voltage V _th Changes. The threshold voltage V _th Is the amount of change ΔV in the threshold voltage of the memory cell due to a single write. _th It is.
[0062]
After writing, verify is performed between times t3 and t4. In this case, the read voltage VR is applied to the selected word line. The current of the selected bit line is detected by the sense amplifier, the data in the data latch is set according to the detection result, and the next write operation is controlled accordingly. For example, if the threshold voltage of the memory cell is the target V _TH If the vicinity has not been reached, the data latch is held as it is, and conversely the threshold voltage is the target V _TH When the vicinity is reached, the data held in the data latch 2 in the two data latches is set from “0” to “1”. In addition, the sensing sensitivity of the sense amplifier is switched accordingly, and is set higher than the initial sensitivity.
[0063]
As described above, the threshold voltage of the memory cell to be written is detected by the verification after writing, and the next writing is controlled according to the detection result. _TH Writing and verifying are repeated until the value reaches. As the number of times of writing increases, the absolute value of the pulse voltage applied to the memory cell increases.
[0064]
Verification is performed between times t8 and t9, and as a result, the threshold voltage V of the write target memory cell _th Is the target V _TH Since it is determined that the vicinity has been reached, the data in the data latch 2 is set to “1”. In response to this, the width of the pulse signal applied to the selected bit line by the latch circuit is narrowed during the next writing, that is, between times t9 and t10. For example, the pulse width is set to half or 1/3 of the previous width. As a result, the amount of change ΔV in the threshold voltage of the memory cell for each write _th And the threshold voltage can be controlled with high accuracy.
[0065]
The threshold voltage of the memory cell to be written is the target V _TH Until reaching the above, the above-described writing and subsequent verification are repeated. Then, as shown in the figure, during the time t11 and t12, the threshold voltage V of the memory cell is determined according to the verification result. _th Is the target V _TH Accordingly, the data of the data latch 1 is also set to “1”. This completes the write operation.
[0066]
FIG. 8 is a diagram for comparing a writing method applied to the nonvolatile memory of the present invention and a conventional writing method. As shown in the figure, in the writing according to the present invention, the target V can be obtained in substantially the same time in either a normal memory cell or a slow memory cell. _TH Can be reached. Further, in any case, the writing time can be shortened as compared with writing in which the pulse does not change.
[0067]
FIG. 9 shows the threshold voltage V by the ISPP method and the writing of the present invention. _th The distribution of is shown. As shown in FIG. 6A, in writing by the ISPP method, the threshold voltage change amount ΔV for each writing. _th Is set to be almost constant, the threshold voltage V after writing _th The distribution width of becomes slightly wide. On the other hand, in writing according to the present invention, as shown in FIG. _th Is the target V _TH After reaching the vicinity, the amount of change in threshold voltage ΔV for each write _th Is set small, the threshold voltage V _th Can be controlled more finely. As a result, in the present invention, the threshold voltage V after writing _th Is narrower than that of writing by the ISPP method, and the threshold voltage can be narrowed.
[0068]
【The invention's effect】
As described above, according to the nonvolatile semiconductor memory device of the present invention, there is an advantage that the threshold voltage can be narrowed without reducing the writing speed.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of a nonvolatile semiconductor memory device according to the present invention.
FIG. 2 is a circuit diagram showing a configuration example of a memory cell array, a data latch array, and a sense amplifier array.
FIG. 3 is a circuit diagram showing a configuration of a latch circuit.
FIG. 4 is a circuit diagram showing a configuration of a sense amplifier.
FIG. 5 is a diagram showing a change in threshold voltage due to writing.
FIG. 6 is a waveform diagram showing a write pulse signal.
FIG. 7 is a waveform diagram showing a write operation of the present invention.
FIG. 8 is a diagram for comparing writing according to the present invention with conventional writing.
FIG. 9 is a diagram showing a threshold voltage distribution after writing by the present invention and the ISPP method;
FIG. 10 is a simplified cross-sectional view illustrating a configuration of a nonvolatile memory cell.
FIG. 11 is a diagram showing a threshold voltage distribution of an erased state and a memory cell after writing.
FIG. 12 is a diagram showing a threshold voltage distribution in a multi-level memory.
FIG. 13 is a diagram showing a waveform of a write pulse in the ISPP method.
FIG. 14 is a diagram illustrating a relationship between a change amount of a threshold voltage and a distribution range in writing.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Row decoder, 3 ... Word line driver, 4, 4a ... Data latch array, 5 ... Pulse voltage control circuit, 6, 6a ... Sense amplifier array, 7 ... Column decoder, 8 ... Column selection circuit, BL0, BL1,..., BLm, bit lines, WL0, WL1,. ₀₀ , ..., MC _Om , ..., MC _n0 , ..., MC _nm ... Memory cells, 40, 41, 42, 43 ... Latch circuits, 60, 60a, 61, 62, 63 ... Sense amplifiers, 61 ... Sense amplifier input parts, 62 ... Sense amplifier reference parts, 63, 64, 65 ... Sense amplifier comparator, 66... Sense amplifier output, V _CC ... power supply voltage, GND ... ground potential.

Claims

It has a memory cell that controls the threshold voltage by transferring charge to and from the charge storage layer that is electrically insulated from the surroundings, and holds data corresponding to the threshold voltage. A nonvolatile semiconductor memory device in which a pulse signal having a predetermined width is applied to a control gate of the memory cell, and verification is performed to determine a threshold voltage of the memory cell after applying the pulse signal,
A pulse signal having a first width is applied to a bit line to which the memory cell is connected at the time of writing, and the absolute value of the voltage of the pulse signal applied to the control gate is increased according to the number of times of application. After the threshold voltage reaches the vicinity of the desired value, the width of the pulse signal applied to the bit line to which the memory cell is connected is set to a second width that is narrower than the first width. A non-volatile semiconductor memory device having control means for applying the pulse signal having the second width to the bit line until the threshold voltage reaches the desired value.

A sense amplifier that reads data from the memory cell; and in the verification after writing, the control means reaches a desired threshold voltage of the memory cell according to a result of reading by the sense amplifier. The nonvolatile semiconductor memory device according to claim 1, wherein it is determined whether or not.

3. The nonvolatile semiconductor device according to claim 2, wherein when the control means determines that the threshold voltage of the selected memory cell has reached the vicinity of the desired value, the sensitivity of the sense amplifier is set to be higher than the previous sensitivity. Storage device.

A threshold voltage is controlled by transferring charge to a charge storage layer that is electrically insulated from the surroundings, and a plurality of memory cells that hold data corresponding to the threshold voltage are arranged in a matrix. The memory cells in the same row are connected to the same word line, the drains of the memory cells in the same column are connected to the same bit line to form a memory cell array, and the selected memory cells are connected. Nonvolatile semiconductor memory in which a selected memory cell is programmed by applying a pulse signal having a predetermined width to a word line and applying a pulse having a first width to a bit line connected to the selected memory cell A device,
After writing, the absolute value of the voltage of the pulse signal applied to the selected word line is increased and applied to the selected word line, and the threshold voltage of the selected memory cell reaches the vicinity of the desired value The pulse signal applied to the bit line is set to a second width that is narrower than the first width, and the second width is maintained until the threshold voltage of the selected memory cell reaches the desired value. A non-volatile semiconductor memory device having control means for applying a pulse signal having the above to the bit line.

A sense amplifier for detecting the potential of each bit line; in verifying after writing, the control means has reached a predetermined threshold voltage of the selected memory cell according to a result of reading by the sense amplifier; The nonvolatile semiconductor memory device according to claim 4, which determines whether or not.

6. The non-volatile semiconductor device according to claim 5, wherein the control means sets the sensitivity of the sense amplifier higher than the previous sensitivity when it is determined that the threshold voltage of the selected memory cell has reached the vicinity of the desired value. Storage device.

5. The nonvolatile semiconductor memory device according to claim 4, wherein the threshold voltage of the selected memory cell is set to a threshold voltage selected according to write data of at least two threshold voltages by the write operation. .

5. The nonvolatile semiconductor memory device according to claim 4, wherein the drains of the memory cells in the same column are connected to the same sub-bit line, and the plurality of sub-bit lines are connected to one bit line through the selection gates.