JP3906545B2 - Nonvolatile semiconductor memory device - Google Patents

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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、不揮発性半導体記憶装置、特に一つのメモリセルに2値以上のデータを記憶可能な多値メモリの書き込みおよび書き込み後のベリファイに関するものである。 The present invention is a nonvolatile semiconductor memory device, and more particularly to a verification after writing and writing multi-level memory capable of storing data of two or more values ​​in one memory cell.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
不揮発性半導体記憶装置、例えば、メモリセルの一括消去を行ういわゆるフラッシュメモリにおいては低電圧化、低消費電力化および多値化が進められている。 Nonvolatile semiconductor memory device, for example, in a so-called flash memory that performs batch erase of the memory cell low voltage, low power consumption and multilevel has been promoted. 多値化により、同じメモリセル数でも記憶容量の大幅な増加を実現でき、大容量化を実現しやすい利点がある。 The multi-value, can also provide significant increase in storage capacity with the same number of memory cells, there is an advantage that tends to achieve a large capacity.
【0003】 [0003]
図10は、不揮発性半導体記憶装置の基本構成素子である不揮発性メモリセルの一例を示す簡略断面図である。 Figure 10 is a simplified cross-sectional view showing an example of a nonvolatile memory cell which is a basic component of the non-volatile semiconductor memory device. 図示のように、本例の不揮発性メモリセルは、周囲と電気的に絶縁され、注入された電荷を保持する電荷蓄積層を構成する浮遊ゲート(フローティングゲート)を有する、いわゆるフローティングゲート型メモリセルである。 As shown, the nonvolatile memory cell of this example is insulated around the electrically floating gate constituting the charge storage layer which holds the injected charge with a (floating gate), a so-called floating gate type memory cell it is. 当該メモリセルは、例えば、p型基板またはp型ウェル1に形成され、p型基板またはp型ウェル1に、イオン注入により、n型不純物を拡散させて形成したソース拡散層2およびドレイン拡散層3を有する。 The memory cell is formed, for example, p-type substrate or p-type well 1, the p-type substrate or p-type well 1, by ion implantation, the source diffusion layer 2 and drain diffusion layer formed by diffusing an n-type impurity having three. メモリセルの電圧バイアス状態に応じて、これらの不純物拡散層の間にチャネル領域が形成される。 Depending on the voltage bias state of the memory cell, the channel region is formed between impurity diffusion layer. 当該チャネル領域上方の基板(またはウェル)1の表面に、例えば、酸化シリコン(SiO 2 )からなる薄いゲート絶縁膜4が形成され、その表面に例えば、ポリシリコン層が成層され、当該ポリシリコン層によりフローティングゲート5が構成される。 In the channel region above the substrate (or well) 1 of the surface, for example, a thin gate insulating film 4 made of silicon oxide (SiO 2) is formed, for example, on the surface, the polysilicon layer is stratified, the polysilicon layer floating gate 5 is constituted by. フローティングゲート5の表面に酸化シリコン膜、窒化シリコン膜からなる層間絶縁膜6が成膜され、さらにその表面に例えば、ポリシリコンおよび金属シリサイド、例えば、タングステンシリサイド(WSi 2 )からなる2層構造のポリサイド層が形成され、当該ポリサイド層により制御ゲート(コントロールゲート)7が形成される。 Surface silicon oxide film of the floating gate 5, an interlayer insulating film 6 made of a silicon nitride film is deposited, further for example, on its surface, polysilicon and metal silicide, for example, a two-layer structure consisting of a tungsten silicide (WSi 2) polycide layer is formed, the control gate by the polycide layer (control gate) 7 is formed.
【0004】 [0004]
なお、図示していないが、上記メモリセルの両側に例えば、シリコン酸化膜からなるサイドウォールが形成されるので、フローティングゲート5は、周囲と電気的に絶縁状態となる。 Although not shown, for example, on both sides of the memory cell, since the side wall made of a silicon oxide film is formed, the floating gate 5, a surrounding electrically insulated state. また、図10に示したメモリセル全体は、例えば、酸化シリコンからなる絶縁体で覆われ、コントロールゲート7は、コンタクトを介してメモリセルの上部に金属配線層からなるワード線に接続されている。 Moreover, the entire memory cell shown in FIG. 10, for example, is covered with an insulator made of silicon oxide, the control gate 7 is connected to a word line made of a metal wiring layer on the memory cell through a contact . また、ソース拡散層2、コンタクトを介して他の金属配線層からなるソース線に接続され、ドレイン拡散層3は、さらにコンタクトを介してさらに他の金属配線層で構成されたビット線に接続されている。 The source diffusion layer 2 are connected to a source line made of another metal wiring layer through a contact, a drain diffusion layer 3 is further connected to the bit line composed of yet another metal interconnection layer through the contact ing.
【0005】 [0005]
上述したメモリセルにより構成された不揮発性半導体記憶装置において、消去動作時に、ワード線にハイレベル消去電圧を印加し、ビット線をフローティング状態に設定し、ソース線に負の電圧を印加する。 In the nonvolatile semiconductor memory device constituted by the above-mentioned memory cell, the erase operation, a high level erase voltage is applied to the word line, setting the bit line in a floating state, a negative voltage is applied to the source line. これにより、メモリセルのドレイン拡散層とソース拡散層との間にチャネル領域が形成し、FNトンネリングにより、当該チャネル領域からフローティングゲート5に電荷(電子)が注入される。 Thus, the channel region between the drain diffusion layer and the source diffusion layer of the memory cell is formed by FN tunneling, charge on the floating gate 5 from the channel region (electrons) are injected. 注入した電子がフローティングゲート5により保持されるので、消去動作が行われたメモリセルのしきい値電圧が上昇する。 Since injected electrons are retained by the floating gate 5, the threshold voltage of the memory cell erase operation is performed is increased.
【0006】 [0006]
一方、書き込み動作時に、書き込みデータに応じて、選択されたメモリセルに接続された選択ワード線に負の電圧を印加し、選択されたメモリセルに接続された選択ビット線に正の電圧を印加し、ソース線をフローティング状態に保持する。 On the other hand, during a write operation, in accordance with the write data, a negative voltage is applied to the selected word line connected to the selected memory cell, a positive voltage to the selected bit line connected to the selected memory cell is applied and, to hold the source line in the floating state. これにより、選択メモリセルにおいて、FNトンネリングによりフローティングゲート5からドレイン拡散層3に向かって、フローティングゲート5内の電子が抽出される。 Thus, in the selected memory cell, from the floating gate 5 to the drain diffusion layer 3 by FN tunneling, electrons in the floating gate 5 are extracted. 電子が抽出されたメモリセルのしきい値電圧が低下する。 Electrons threshold voltage of the memory cell extracted is reduced.
【0007】 [0007]
図11は、消去状態(Erase状態)および書き込み状態(Write状態)のメモリセルのしきい値電圧V thの分布を示している。 Figure 11 shows the distribution of the threshold voltage V th of the memory cell in the erase state (Erase state) and the write state (Write status). 図示のように、消去状態のメモリセルのしきい値電圧V thが高いレベルに分布し、逆に書き込み状態のメモリセルのしきい値電圧V thが低いレベルに分布する。 As shown, distributed in the threshold voltage V th is high level of the memory cell in the erased state, the threshold voltage V th of the memory cell in the written state conversely distributed to a lower level. ここで、例えば、消去状態の高いしきい値電圧V thをデータの“1”に対応させ、書き込み状態の低いしきい値電圧V thをデータの“0”に対応させると、メモリセルに対して消去または書き込みを行うことにより、データの“1”または“0”の何れかを記憶させることができる。 Here, for example, the high threshold voltage V th of the erased state to correspond to "1" of the data, when the corresponding lower threshold voltage V th of the written state "0" data, the memory cell by erasing or writing Te, it can be stored either "1" or "0" data. さらに、フローティングゲート5にある電子が半永久的に保持されるので、メモリセルに対して新たな書き込みまたは消去が行われるまで、電源の供給状態に関わらず、記憶データが保持され、不揮発性記憶特性を有する。 Further, since the electrons in the floating gate 5 are permanently held, until a new program or erase the memory cells is performed, regardless of the supply state of the power supply, the stored data is retained, the non-volatile memory characteristics having.
【0008】 [0008]
上述した書き込みおよび消去により、メモリセルのしきい値電圧V thが2段階に設定することができる。 The write and erase described above, the threshold voltage V th of the memory cell can be set in two steps. これによって、一つのメモリセルに“1”または“0”の1ビットのデータを記憶させることができる。 Thus, it is possible to store 1-bit data in one memory cell "1" or "0". メモリセルのしきい値電圧V thを二つ以上のレベルに設定し、例えば、4段階に設定することにより、一つのメモリセルには、2ビットのデータ“11”、“10”、“01”および“00”の内の何れかを記憶させることが可能であるいわゆる多値メモリを実現することができる。 Set the threshold voltage V th of the memory cells into two or more levels, for example, by setting the four steps, the one memory cell, two bits of data "11", "10", "01 "and" 00 "can be realized a so-called multilevel memories it is possible to store any of the.
【0009】 [0009]
例えば、図12に示すように、メモリセルのしきい値電圧V thを4つの領域に分布させ、それぞれの領域を2ビットのデータ“11”、“10”、“01”および“00”に対応させることにより、一つのメモリセルに2ビットのデータを記憶できる多値メモリを実現できる。 For example, as shown in FIG. 12, to distribute the threshold voltages V th of the memory cell into four regions, each region a 2-bit data "11", "10", to "01" and "00" by corresponding, it is possible to realize a multi-level memory capable of storing two bits of data in one memory cell.
【0010】 [0010]
図12に示すようにメモリセルのしきい値電圧V thを複数の領域に分布させるためには、しきい値電圧の各分布範囲を2値メモリの場合より狭くする、即ちしきい値電圧の狭帯化を図ることが必要である。 To distribute the threshold voltages V th of the memory cells into a plurality of areas as shown in FIG. 12, narrower than the respective distribution range of the threshold voltage of the binary memory, i.e., the threshold voltage it is necessary to achieve a narrow band of. しきい値電圧の狭帯化を実現するために、これまでには種々の書き込み方法が提案されており、ISPP(Incremental Step Pulse Programing )法はその一つである。 To achieve the narrowing of the threshold voltage, which is up have been proposed various writing method, ISPP (Incremental Step Pulse Programing) method is one of them.
【0011】 [0011]
ISPP法では、書き込みを複数回にわたって行う。 The ISPP method writes multiple times. 書き込み回数の増加に伴って選択メモリセルへ印加する電圧のレベルを変化させていく。 Gradually changing the level of the voltage applied to the selected memory cell with increasing number of write operations. 上述したように、書き込み時に、選択メモリセルに接続された選択ワード線に負の電圧を印加し、選択されたメモリセルに接続された選択ビット線に正の電圧を印加する。 As described above, at the time of writing, a negative voltage is applied to the selected word line connected to the selected memory cell, a positive voltage is applied to the selected bit line connected to the selected memory cell. 電圧の印加は複数回にわたって行われるので、選択ワード線および選択ビット線にパルス信号を印加することになる。 Since the application of the voltage is performed over a plurality of times, so that a pulse signal is applied to the selected word line and the selected bit line. 図13は、ISPP法における選択ワード線へ印加される負のパルスの絶対値を示す波形図である。 Figure 13 is a waveform diagram showing the absolute value of the negative pulse applied to the selected word line in the ISPP method. 図示のように、選択ワード線へ印加されるパルス信号の電圧の絶対値は、パルス信号の印加する回数、即ち、書き込み回数の増加に伴って増加していく。 As shown, the absolute value of the voltage of the pulse signal applied to the selected word line, the number of times of application of the pulse signal, i.e., increases with increasing number of write operations.
なお、各回の書き込み毎にパルス電圧の絶対値の増加分ΔV WLi (i=1,2,3,…)は、書き込み対象のメモリセルの電気的な特性に応じて、等しくまたは異なるように設定される。 Incidentally, increment ΔV WLi (i = 1,2,3, ... ) of the absolute value of the pulse voltage to each time of writing, in accordance with the electrical characteristics of the write target memory cell, equal or different settings as It is.
【0012】 [0012]
各回の書き込みパルス信号を印加したあと、ビット線に接続されているセンスアンプにより選択メモリセルに対して読み出しが行われ、当該読み出しの結果に応じて選択メモリセルのしきい値電圧が判定される。 After applying each time the write pulse signal, the read is performed on the selected memory cell by the sense amplifier connected to the bit line, the threshold voltage of the selected memory cell in accordance with a result of the reading is determined . この動作をベリファイと呼ばれている。 It has been called this behavior and verify. 選択メモリセルのしきい値電圧が目標V THに達成するまで、書き込みパルス信号の印加と印加後のベリファイが繰り返して行われるので、書き込みの結果、選択メモリセルのしきい値電圧が目標V THまたはそれに近い値に設定される。 Selection to the threshold voltage of the memory cell to achieve the target V TH, since the verify after the application and application of the write pulse signal is repeatedly carried out, the result of the write, threshold voltage target V TH of the selected memory cell or it is set to a value close to it.
【0013】 [0013]
このようなISPP法により、書き込み時に図10に示すメモリセルのフローティングゲート5とチャネル領域との間にあるゲート絶縁膜4にかかるストレスを緩和させながら、書き込み速度の向上および書き込み後のしきい値電圧の狭帯化を実現できる。 Such ISPP method, while relieving stress on the gate insulating film 4 in between the floating gate 5 and the channel region of the memory cell shown in FIG. 10 at the time of writing, the improvement of write speed and after write threshold It is possible to realize a narrow band of the voltage.
【0014】 [0014]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、上述した従来の不揮発性メモリセルおよびその書き込み方法においては、書き込み後のメモリセルのしきい値電圧の分布範囲を狭くするために、各書き込みにおけるしきい値電圧の変動幅を小さくすることが必要である。 Incidentally, in the conventional nonvolatile memory cell and a write method described above, in order to narrow the distribution range of the threshold voltage of the memory cell after write, to reduce the variation width of the threshold voltage at each write is necessary. しかし、一回の書き込みにおけるしきい値電圧の変動幅を小さくすると、しきい値電圧を目標値に達するまでに所要の書き込み回数が増加し、即ち書き込みの所要時間が増加し、書き込み速度が低下する。 However, reducing the variation width of the threshold voltage in a single write, an increase in the required number of write operations to reach the threshold voltage to a target value, i.e., it increases the time required for writing, decrease the writing speed to. このため、従来の書き込み動作においては、しきい値電圧の狭帯化と書き込み速度は相反する関係にあり、多値メモリの場合には、しきい値電圧の狭帯化を図るため書き込み速度の低下が回避できないという不利益がある。 Therefore, in the conventional write operation, narrowing and write speed of the threshold voltage are inversely related, in the case of multilevel memories, the writing speed for a narrower band of threshold voltage there is the disadvantage that decline can not be avoided.
【0015】 [0015]
本発明は、かかる事情に鑑みてなされたものであり、その目的は、不揮発性メモリの書き込み速度を多段階に設定することにより、書き込み速度を低下させることなく、書き込み後のしきい値電圧の狭帯化を実現できる多値メモリを提供することにある。 The present invention has been made in view of such circumstances, and its object is, by setting the write speed of the nonvolatile memory in multiple stages, without reducing the writing speed, the threshold voltage after write It is to provide a multi-level memory capable of realizing a narrowed.
【0016】 [0016]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、周囲と電気的に絶縁されている電荷蓄積層に対して電荷の授受を行うことによりしきい値電圧を制御し、当該しきい値電圧に応じたデータを保持するメモリセルを有し、書き込み時に上記メモリセルの制御ゲートに所定の幅を有するパルス信号を印加し、当該パルス信号を印加した後上記メモリセルのしきい値電圧を判定するベリファイが行われる不揮発性半導体記憶装置であって、書き込み時に上記メモリセルが接続されているビット線に第1の幅を有するパルス信号を印加し、上記制御ゲートへ印加される上記パルス信号の電圧の絶対値を印加回数に従って増加させ、上記メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記メモリセルが接続される上記ビット To achieve the above object, a nonvolatile semiconductor memory device of the present invention is to control the threshold voltage by performing a transfer of charge from the charge storage layer which is insulated and surrounding electrically, the threshold a memory cell for holding data corresponding to the value voltage, a pulse signal having a predetermined width to the control gate of the memory cell is applied at the time of writing, the threshold voltage of the memory cell after applying the pulse signal a nonvolatile semiconductor memory device verify is performed determines, the pulses of the pulse signal having a first width is applied to the bit line above the memory cell is connected at the time of writing, it is applied to the control gate the absolute value of the voltage of the signal is increased as the applied number of times, after the threshold voltage of the memory cell has reached the vicinity of the desired value, the bit which the memory cells are connected に印加される上記パルス信号の幅を上記第1の幅より狭い第2の幅に設定して、上記しきい値電圧が上記所望値に達するまで上記第2の幅を有するパルス信号を上記ビット線に印加する制御手段を有する。 The the applied width of the pulse signal is set to second width than the first width, the bit pulse signal having the second width to the threshold voltage reaches the desired value having a control unit for applying to the line.
【0017】 [0017]
また、より具体的に、本発明の不揮発性半導体記憶装置は、複数のメモリセルを行列状に配置させ、同一行のメモリセルの制御ゲートを同じワード線に接続し、同一列のメモリセルのドレインを同じビット線に接続してメモリセルアレイを構成し、選択されたメモリセルが接続された選択ワード線に所定の幅を有するパルス信号を印加し、選択されたメモリセルに接続されたビット線に第1の幅を有するパルスを印加することにより選択メモリセルのプログラムが行われる不揮発性半導体記憶装置であって、書き込み時に、上記選択ワード線に印加される上記パルス信号の電圧の絶対値を増加させて上記選択ワード線に印加し、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記ビット線に印加されるパルス信号の幅を Further, more specifically, the nonvolatile semiconductor memory device of the present invention is to place a plurality of memory cells in a matrix to connect the control gates of the memory cells in the same row to the same word line, the same column of memory cells to form a memory cell array and a drain connected to the same bit line, a pulse signal is applied with a predetermined width to the selected word line memory cell selected is connected, the bit line connected to the selected memory cell first by applying a pulse having a width of a non-volatile semiconductor memory device in which the program is executed in the selected memory cell, during a write, the absolute value of the voltage of the pulse signal applied to the selected word line increases is applied to the selected word line, after the threshold voltage of the selected memory cell has reached the vicinity of the desired value, the width of the pulse signal applied to the bit line 記第1の幅より狭い第2の幅に設定して、上記選択メモリセルのしきい値電圧が上記所望値に達するまで上記第2の幅を有するパルス信号を上記ビット線に印加する制御手段を有する。 Set the serial narrower than the first width a second width, the control means for applying a pulse signal having the second width to the threshold voltage of the selected memory cell reaches the desired value to the bit line having.
【0018】 [0018]
また、本発明では、好適には、上記各ビット線の電位を検出するセンスアンプを有し、書き込み後のベリファイにおいて、上記制御手段は上記センスアンプによる読み出しの結果に応じて上記選択メモリセルのしきい値電圧が所定値に達したか否かを判定し、上記制御手段は、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達したと判断したとき、上記センスアンプの感度をそれまでの感度より高く設定する。 Further, in the present invention, preferably, has a sense amplifier for detecting the potential of the bit lines, in the verification after writing, the control means of the selected memory cell in accordance with a result of reading by the sense amplifier threshold voltage determines whether reaches a predetermined value, said control means, when the threshold voltage of the selected memory cell is determined to have reached the vicinity of the desired value, the sensitivity of the sense amplifier a is set to be higher than the sensitivity of until then.
【0019】 [0019]
さらに、本発明では、好適には、上記書き込み動作により、上記選択メモリセルのしきい値電圧が少なくとも二つのしきい値電圧の内書き込みデータに応じて選択されたしきい値電圧に設定される。 Furthermore, in the present invention, preferably, the above write operation is set to the threshold voltage threshold voltage is selected in accordance with the internal write data of at least two threshold voltage of the selected memory cell . また、上記同一列のメモリセルのドレインが同じサブビット線に接続され、複数本の上記サブビット線がそれぞれ選択ゲートを介して一本のビット線に接続される、いわゆるDINOR型のメモリセルアレイが構成されている。 The drains of the memory cells of the same column are connected to the same sub-bit line, a plurality of the sub-bit line is connected to one bit line through each selection gate, a so-called DINOR type memory cell array is configured ing.
【0020】 [0020]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
図1は本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図であり、不揮発性半導体記憶装置の全体の構成を示すブロック図である。 Figure 1 is a circuit diagram showing an embodiment of a nonvolatile semiconductor memory device according to the present invention, is a block diagram showing an overall configuration of a nonvolatile semiconductor memory device.
図示のように、本実施形態の不揮発性半導体記憶装置は、メモリセルアレイ1、ローデコーダ2、ワード線ドライバー3、データラッチアレイ4、パルス電圧制御回路5、センスアンプアレイ(S/Aアレイ)6、カラムデコーダ7およびカラム選択回路8により構成されている。 As shown, the non-volatile semiconductor memory device of this embodiment, the memory cell array 1, a row decoder 2, word line driver 3, a data latch array 4, the pulse voltage control circuit 5, a sense amplifier array (S / A Array) 6 It is constituted by the column decoder 7 and column selection circuit 8.
【0021】 [0021]
メモリセルアレイ1は、複数のメモリセルMC 00 ,…,MC Om ,…,MC n0 ,…,MC nmが行列状に配置されて構成されている。 Memory cell array 1 includes a plurality of memory cells MC 00, ..., MC Om, ..., MC n0, ..., MC nm is formed by arranging in a matrix. 各メモリセルは、図10に示すメモリセルと同じ構成を有するものとする。 Each memory cell is assumed to have the same configuration as the memory cell shown in FIG. 10. 同一行にある各メモリセルのコントロールゲートは同じワード線WLi(i=0,1,…,n)に接続され、同一列にあるメモリセルのドレイン拡散層は同じビット線BLj(j=0,1,…,m)に接続されている。 Control gates of each memory cell in the same row the same word line WLi (i = 0,1, ..., n) is connected to the drain diffusion layer of the memory cell in the same column the same bit line BLj (j = 0, 1, ..., it is connected to the m). さらに、同一行にある各メモリセルのソース拡散層は、同じソース線SLi(i=0,1,…,n)に接続され、各ソース線SLiは共通に接続されている。 Further, the source diffusion layers of the memory cells in the same row, the same source line SLi (i = 0,1, ..., n) is connected to each source line SLi is connected in common.
【0022】 [0022]
各ビット線BLjは、データラッチアレイ4に接続され、さらに、センスアンプアレイ6に接続されている。 Each bit line BLj is connected to a data latch array 4 is further connected to the sense amplifier array 6. データラッチアレイ4は、複数のラッチ回路により構成され、書き込み時に各ラッチ回路は、書き込みデータを格納して保持する。 Data latch array 4 is composed of a plurality of latch circuits, each latch circuit when writing, stores and holds write data. センスアンプアレイ6は、複数のセンスアンプにより構成され、読み出しおよび書き込み後のベリファイにおいては、それぞれのセンスアンプによって、当該センスアンプに接続されているビットの電位を検出し、検出されたビット線の電位に応じて、読み出し時に選択メモリセルの記憶データを読み出し、ベリファイのとき、書き込み対象となるメモリセルのしきい値電圧のレベルが検出される。 The sense amplifier array 6 is composed of a plurality of sense amplifiers in the read and verify after write, by the respective sense amplifier to detect the potential of the bit which is connected to the sense amplifier, the detected bit lines depending on the potential, the read data stored in the selected memory cell during reading, when the verify level of the threshold voltage of the memory cell to be programmed is detected.
【0023】 [0023]
ローデコーダ2は、入力されたローアドレスX0,…,Xaを受けて、当該ローアドレスにより指定されたワード線を選択し、ワード線ドライバー3に指示する。 Row decoder 2, a row address X0 is input, ..., receives Xa, selects a word line designated by the row address, instructs the word line driver 3. ワード線ドライバー3は、ローデコーダ2により指示されたワード線を選択ワード線として、読み出し時に選択ワード線に所定の読み出し電圧V RDを印加し、書き込み時に、書き込み回数に応じた書き込み電圧V WLを印加する。 Word line driver 3, a word line indicated by the row decoder 2 as the selected word line, applying a predetermined read voltage V RD to the selected word line during a read, at the time of writing, the write voltage V WL in response to the write count applied to.
【0024】 [0024]
パルス電圧制御回路5は、読み出し動作時に読み出し電圧V RDを発生し、ワード線ドライバー3に供給し、書き込み動作時に書き込みの回数に応じてそれぞれ異なるレベルを持つ書き込み電圧V WLを発生し、ワード線ドライバー3に供給する。 The pulse voltage control circuit 5, the read voltage V RD occurred during a read operation, and supplies to the word line driver 3, respectively to generate a write voltage V WL having different levels depending on the number of write during a write operation, the word line It is supplied to the driver 3. 例えば、書き込み時に、一回目の書き込みにおいて、書き込み電圧V WL0を発生し、2回目の書き込みにおいて、一回目の書き込み電圧V WL0よりΔV WL1高い書き込み電圧V WL1を発生し、ワード線ドライバー3に供給する。 For example, at the time of writing, the writing of first time, generates a write voltage V WL0, in the second writing, generates the [Delta] V WL1 high write voltage V WL1 than the first-time write voltage V WL0, supplied to the word line driver 3 to.
【0025】 [0025]
上述したように、パルス電圧制御回路5においては電源電圧V CCより高いレベルの高電圧あるいは負の電圧を発生する必要があるので、一般的にパルス電圧制御回路5には、昇圧回路が設けられ、昇圧回路により電源電圧V CC以上のレベルを持つ正の高電圧を発生し、または負の昇圧回路により、負の電圧を発生する。 As described above, since the pulse voltage control circuit 5 is required to generate a high level of high voltage or a negative voltage than the power supply voltage V CC, to generally pulse voltage control circuit 5, the step-up circuit is provided , a positive high voltage having a level greater than the power supply voltage V CC generated by the booster circuit or the negative step-up circuit, for generating a negative voltage.
【0026】 [0026]
カラムデコーダ7は、カラムアドレスY0,…,Ybに応じてカラム選択信号を発生し、カラム選択回路8に出力する。 Column decoder 7, a column address Y0, ..., a column selection signal generated in response to Yb, and outputs to the column selection circuit 8. カラム選択回路8は、カラムデコーダ7からのカラム選択信号に応じて複数のビット線BL0,…,BLmから所定のビット線を選択して、当該選択ビット線の電位をセンスアンプに入力し、センスアンプの出力信号をデータバスDBに出力する。 Column selecting circuit 8, a plurality of bit lines BL0 in response to a column selection signal from the column decoder 7, ..., and select a predetermined bit line from BLm, enter the potential of the selected bit line to the sense amplifier, the sense and it outputs an output signal of the amplifier to the data bus DB.
【0027】 [0027]
図2は、メモリセルアレイ1a、データラッチアレイ4aおよびセンスアンプアレイ6aのそれぞれの構成および接続関係を示す回路例である。 Figure 2 is a circuit example illustrated memory cell array 1a, the respective configurations and connection relationship of the data latch arrays 4a and sense amplifier arrays 6a. 図示のように、本例のメモリセルアレイ1aは、行列状に配置されているメモリセルMC 00 ,MC 01 ,MC 02 ,MC 03 ,MC 10 ,MC 11 ,MC 12 ,MC 13 ,MC 20 ,MC 21 ,MC 22 ,MC 23により構成されている。 As shown, the memory cell array 1a of this embodiment, memory cells are arranged in a matrix MC 00, MC 01, MC 02 , MC 03, MC 10, MC 11, MC 12, MC 13, MC 20, MC is composed of 21, MC 22, MC 23. 同一行に配置されているメモリセル、例えばメモリセルMC 00 ,MC 01 ,MC 02 ,MC 03のコントロールゲートは同一のワード線WL0に接続され、同一列に配置されているメモリセル、例えばメモリセルMC 00 ,MC 10 ,MC 20は、同じビット線BL0に接続されている。 Memory cells arranged in the same row, for example, the memory cells MC 00, MC 01, the control gate of the MC 02, MC 03 is connected to the same word line WL0, memory cells arranged in the same column, for example, a memory cell MC 00, MC 10, MC 20 is connected to the same bit line BL0. また、同一行にあるメモリセルは、同じソース線に接続され、各行のソース線SL0,SL1,SL2は共通に接続されている。 The memory cells in a same row are connected to the same source line, each line of the source line SL 0, SL1, SL2 are connected in common.
なお、実際のメモリセルアレイにおいては、メモリセルからなる行列の行数および列数がもっと多く、例えば、512行×512列のメモリセルからメモリセルアレイが構成され、それに応じて、ワード線数およびビット線の数もそれぞれ512本となる。 In the actual memory cell array, number of rows and the number of columns matrix of memory cells is more, for example, a memory cell array of memory cells of 512 rows × 512 columns is formed, accordingly, the number of word lines and bit the number of lines is also a 512 respectively.
【0028】 [0028]
図2は、NOR型不揮発性メモリの例を示しているが、本発明はNOR型に限定されるものではなく、FNトンネリングにより書き込みを行う他の不揮発性メモリ、例えばDINOR型不揮発性メモリ、即ち、同一列にあるメモリセルのドレイン拡散層が一本のサブビット線に接続し、複数のサブビット線SBL1〜SBLkがそれぞれ選択ゲートを介して一本のビット線に接続する構造を有する不揮発性メモリおよび複数のメモリセルがビット線とソース線との間に直列接続されてなるNAND型不揮発性メモリなどにおいても、本発明の効果を損なうことなく適用することができる。 Figure 2 shows an example of a NOR type nonvolatile memory, the present invention is not limited to the NOR type, other non-volatile memory to be written by FN tunneling, for example, DINOR type nonvolatile memory, i.e., , the drain diffusion layer of the memory cell in the same column are connected to one sub bit line, a nonvolatile memory having a structure connected to one of bit lines plurality of sub-bit lines SBL1~SBLk via a respective selection gate and even in such NAND type nonvolatile memory in which a plurality of memory cells are connected in series between the bit line and the source line it can be applied without impairing the effects of the present invention.
【0029】 [0029]
データラッチアレイ4aは、図示のように、ビット線の数に応じて4つのラッチ回路40,41,42および43により構成されている。 Data latch array 4a, as illustrated, is constituted by four latch circuits 40, 41, 42 and 43 depending on the number of bit lines. これらのラッチ回路は、それぞれビット線BL0,BL1,BL2およびBL3に接続されている。 These latch circuits are connected to respective bit lines BL0, BL1, BL2 and BL3. センスアンプS/Aにより、それに接続されているビット線の電位が設定されるので、読み出しおよびベリファイのとき、選択ビット線を所定の電位にプリチャージし、センスアンプにより選択ビット線の電流を検出することにより、選択メモリセルのしきい値電圧を検出することができ、それに応じて読み出しのとき選択メモリセルの記憶データを出力し、ベリファイのとき書き込み対象メモリセルのしきい値電圧レベルを判定される。 By the sense amplifier S / A, and since the potential of the bit line connected thereto is set, when the read and verify, precharging the selected bit line to a predetermined potential, detecting a current of the selected bit line by the sense amplifier by, it is possible to detect the threshold voltage of the selected memory cell, and outputs the stored data of the selected memory cell during a read accordingly, determining the threshold voltage level of the write target memory cell when the verify It is. また、書き込みのとき書き込みデータに応じて、それぞれのビット線を所定の電位に設定し、さらにベリファイにより書き込み対象メモリセルのしきい値電圧の判別結果に応じて、選択ビット線へ印加するパルス信号の幅を制御する。 Further, in accordance with the write data when the write, each bit line is set to a predetermined potential, and further according to the determination results of the threshold voltage of the write target memory cell by verify pulse signal applied to the selected bit line to control the width.
【0030】 [0030]
センスアンプアレイ6aは、図示のように、センスアンプ61,62,63および64により構成されている。 The sense amplifier array 6a, as shown, is constituted by a sense amplifier 61, 62, 63 and 64. 各センスアンプはそれぞれビット線BL0,BL1,BL2およびBL3に接続されている。 Each sense amplifier is connected to the respective bit lines BL0, BL1, BL2 and BL3. 上述したようにセンスアンプにより、読み出しおよびベリファイのときビット線に流れる電流を検出し、検出結果に応じて、読み出し時に選択メモリセルの記憶データを出力し、ベリファイのときには書き込み対象メモリセルのしきい値電圧を検出して、検出結果に応じてセンスアンプの感度を制御するなどの機能を有する。 By the sense amplifier as described above, detects the current flowing in the bit line when the read and verify, in accordance with the detection result, and outputs the stored data of the selected memory cell during readout, the threshold of the write target memory cell at the time of verification by detecting the value voltage, with functions such as controlling the sensitivity of the sense amplifier in accordance with the detection result.
なお、実際のセンスアンプアレイの構成は、図2に示す例に限られることなく、例えば、一つのセンスアンプにより、複数のビット線に対して電流を検出することができるように、複数のビット線をそれぞれ選択ゲートを通してセンスアンプに接続し、カラムデコーダなどにより、選択ビット線に接続されている選択ゲートのみを導通させることで、選択ビット線の電流のみを検出することができる。 Note that the actual sense amplifier array configuration is not limited to the example shown in FIG. 2, for example, by one of the sense amplifier, so it is possible to detect the current to a plurality of bit lines, a plurality of bits connect lines to the sense amplifier through respective select gates, such as by a column decoder, by conducting only the selection gate connected to the selected bit line, it is possible to detect only the current of the selected bit line. これによって、複数のビット線により一つのセンスアンプを共有することができ、回路構成の簡略化が図れる。 This makes it possible to share a sense amplifier by a plurality of bit lines, it can be simplified circuit configuration.
【0031】 [0031]
図3は、ラッチ回路の一構成例を示す回路図である。 Figure 3 is a circuit diagram showing a configuration example of a latch circuit. ここで、例えば、図2に示すデータラッチアレイ4aを構成する複数のラッチ回路40,41,42および43が同じ構成を有するものとして、図3はラッチ回路40のみを例示する。 Here, for example, a plurality of latch circuits 40, 41, 42 and 43 constituting the data latch arrays 4a shown in FIG. 2 as having the same configuration, FIG. 3 illustrates only the latch circuit 40.
【0032】 [0032]
図示のように、ラッチ回路40は、二つのデータラッチ410,411、複数のANDゲート401,402,403,404,405,408、インバータ406、ORゲート407および出力バッファ409により構成されている。 As illustrated, the latch circuit 40, two data latches 410 and 411, a plurality of AND gates 401,402,403,404,405,408, and an inverter 406, OR gate 407 and the output buffer 409.
書き込みのとき、書き込みデータに応じてデータラッチ410および411の初期状態、即ちラッチデータが設定される。 When writing, the initial state of the data latches 410 and 411, i.e., the latch data is set in accordance with the write data. 例えば、メモリセルに対して書き込みを行う場合、即ち選択メモリセルのしきい値電圧V thを消去状態と異なる値に設定する場合に、データラッチ410および411にデータ“0”をラッチさせ、即ち、これらのデータラッチの出力端子をローレベルに設定する。 For example, when writing to the memory cell, that is, when set to a value different from the erased state threshold voltage V th of the selected memory cell, to latch the data "0" in the data latch 410 and 411, i.e., and it sets the output terminals of the data latched low level. 逆に、選択メモリセルに書き込みを行わないとき、即ち、選択メモリセルのしきい値電圧V thを消去状態に保持させる場合に、データラッチ410および411にデータ“1”をラッチさせ、即ち、これらのデータラッチの出力端子をハイレベルに設定する。 Conversely, when not written to the selected memory cell, i.e., in the case of holding the threshold voltage V th of the selected memory cell in the erased state, to latch the data "1" in the data latch 410 and 411, i.e., setting the output terminals of the data latched high level.
【0033】 [0033]
このため、書き込みを行わないとき、データラッチ410および411の出力端子がハイレベルに保持されるので、ANDゲート408の出力端子がローレベルに保持される。 Therefore, when not writing, the output terminal of the data latch 410 and 411 are held at the high level, the output terminal of the AND gate 408 is held at the low level. これに応じて出力バッファ409により駆動されるビット線BL0が所定の信号レベルに保持され、当該ビット線BL0に接続されている選択メモリセルに対して書き込みが行われず、そのしきい値電圧V thが消去後のしきい値電圧V thに保持される。 Bit line BL0 is driven by the output buffer 409 in response to this is held to a predetermined signal level, is not performed writing to a selected memory cell connected to the bit line BL0, the threshold voltage V th There is maintained in the threshold voltage V th after erase.
【0034】 [0034]
書き込みを行う場合に、上述したようにデータラッチ410および411の出力端子がローレベルに保持される。 To write, the output terminal of the data latch 410 and 411 as described above is held at the low level. これに応じて書き込み開始後、まずANDゲート405により書き込みパルス信号S PW1が選択され、ORゲート407およびANDゲート408を介して出力バッファ409に出力される。 After writing started in response to this, the selected first write pulse signal S PW1 by AND gate 405, is output to the output buffer 409 through the OR gate 407 and AND gate 408. このため、パルス信号S PW1がハイレベルに保持されている間に、ビット線BL0が出力バッファ409により所定の電圧レベルに保持される。 Therefore, while the pulse signal S PW1 is held at a high level, the bit line BL0 is held at a predetermined voltage level by the output buffer 409. この間、書き込み対象メモリセルに対して書き込みが行われる。 During this time, the writing is performed on the write target memory cell. なお、このとき、インバータ406の出力信号TSAZがハイレベルに保持されている。 At this time, the output signal TSAZ of the inverter 406 is held at the high level.
【0035】 [0035]
書き込み対象メモリセルのしきい値電圧V thが目標V THの近傍に達したとき、例えば、センスアンプによりデータ変換パルス信号S PDが発生され、ANDゲート401および402に入力される。 When the threshold voltage V th of the write target memory cell has reached the vicinity of the target V TH, for example, the data converting pulse signal S PD is generated by the sense amplifier, is input to AND gates 401 and 402. これに応じてANDゲート401および402の出力端子がハイレベルに設定される。 Output terminals of the AND gates 401 and 402 is set to the high level in response thereto. このため、データラッチ411のラッチデータが“0”から“1”に変更し、その出力端子がハイレベルに設定される。 Therefore, the latch data of the data latch 411 is changed from "0" to "1", its output terminal is set to the high level.
データラッチの411の出力信号の変化に応じてインバータ406の出力信号TSAZもハイレベルからローレベルに切り換えられる。 The output signal TSAZ of inverter 406 in response to changes in the 411 output signals of the data latch is also switched from the high level to the low level.
【0036】 [0036]
それに応じてANDゲート403の出力信号、即ち書き込みパルス信号S PW1とS PW2の論理積がANDゲート404を介してORゲート407に出力され、さらにANDゲート408を通して出力バッファ409に出力されるので、ANDゲート403の出力信号がハイレベルにとき、ビット線BL0が出力バッファ409により所定の電圧レベルに保持される。 The output signal of the AND gate 403 accordingly, that the logical product of the write pulse signal S PW1 and S PW2 are output to the OR gate 407 through the AND gate 404, because the further output to the output buffer 409 through the AND gates 408, Toki output signal of the aND gate 403 is high level, the bit line BL0 is held at a predetermined voltage level by the output buffer 409. この間、書き込み対象メモリセルに対して書き込みが行われる。 During this time, the writing is performed on the write target memory cell.
このように、ANDゲート403に入力された書き込みパルス信号S PW1 ,S PW2は、例えば、周期が同じく位相がずれたパルス信号とすると、これらのパルスの位相のずれに応じてANDゲート403の出力信号のパルス幅が制御されるので、書き込みパルス信号S PW1 ,S PW2の位相ずれを制御することにより、書き込み対象メモリセルに印加される書き込みパルスの幅が初期幅より狭く制御できるので、一回の書き込みによるメモリセルのしきい値電圧の変化量をより細かく制御することができ、しきい値電圧の狭帯化を実現可能である。 Thus, the write pulse signal S PW1, S PW2 input to AND gate 403, for example, when the period is also a pulse signal whose phase is shifted, the output of AND gate 403 in response to the phase shift of the pulses since the pulse width of the signal is controlled, by controlling the phase shift of the write pulse signal S PW1, S PW2, since the width of the write pulse applied to the write target memory cell can be controlled smaller than the initial width, once can write more control over the amount of change in the threshold voltage of the memory cell due to the, it is possible to realize a narrowing of the threshold voltage.
【0037】 [0037]
ベリファイにより、書き込み対象メモリセルのしきい値電圧V thが目標V THに達したと判定されたとき、例えば、センスアンプにより二回目のデータ変換パルス信号S PDが出力される。 By verifying the threshold voltage V th of the write target memory cell when it is determined to have reached the target V TH, for example, second-time data converting pulse signal S PD by the sense amplifier is output. これに応じてデータラッチ411のラッチデータが“0”から“1”に切り換えられ、データラッチ411の出力端子がハイレベルに設定されるので、ANDゲート408の出力端子がローレベルに設定され、出力バッファ409により、ビット線BL0が所定のレベルに保持され、書き込みが終了する。 Latch data of the data latch 411 in response thereto is switched from "1" to "0", the output terminal of the data latch 411 is set to the high level, the output terminal of the AND gate 408 is set at a low level, the output buffer 409, the bit line BL0 is held at a predetermined level, the write is completed.
【0038】 [0038]
上述のように、ラッチ回路40に設けられている二つのデータラッチ410,411のラッチデータに応じて書き込み動作が制御される。 As described above, the write operation in accordance with the latch data of the two data latches 410 and 411 provided in the latch circuit 40 is controlled. 書き込み開始したとき、データラッチ410および411にともにデータ“0”がラッチされ、これに応じて書き込みパルス信号S PW1が選択され、その幅に応じて書き込みが行われる。 When starting the write both data "0" in the data latch 410 and 411 are latched, the write pulse signal S PW1 according to this selection, writing is performed in accordance with the width. 書き込み対象メモリセルのしきい値電圧V thが目標V THの近傍に達したとき、センスアンプによりデータ変換パルス信号S PDが出力され、これに応じてデータラッチ410のラッチデータが“0”から“1”に切り換えられ、これに応じて書き込みパルス信号S PW1 ,S PW2の論理積に応じて書き込みが継続される。 When the threshold voltage V th of the write target memory cell has reached the vicinity of the target V TH, the data converting pulse signal S PD is output by the sense amplifier, the data latched in the data latch 410 is "0" in response thereto is switched to "1", writing is continued in accordance with the logical product of the write pulse signal S PW1, S PW2 accordingly. なお、このとき、実質的に書き込みパルスの幅が狭まったので、一回の書き込みによるしきい値電圧V thの変化量が小さく制御され、しきい値電圧V thの細かい制御が実現できる。 At this time, since the width of the substantially write pulse is narrowed, the single controlled variable changes the threshold voltage V th is small by writing, fine control of the threshold voltage V th can be realized. メモリセルのしきい値電圧V thが目標V THに達したとき、センスアンプにより二回目のデータ変換パルス信号S PDが出力されるので、これに応じてデータラッチ410および411のラッチデータがともに“1”に切り換えられるので、出力バッファ409の出力端子が所定のレベルに保持され、書き込み動作が終了する。 When the threshold voltage V th of the memory cell has reached the target V TH, since the second time data conversion pulse signal S PD is output by the sense amplifier, the latch data of the data latch 410 and 411 accordingly both since is switched to "1", the output terminal of the output buffer 409 is maintained at a predetermined level, the write operation is completed.
【0039】 [0039]
図4はセンスアンプの一構成例であるセンスアンプ60aの構成を示している。 Figure 4 shows the structure of a sense amplifier 60a which is an example of the configuration of the sense amplifier. 図示のように、本例のセンスアンプ60aは、入力部61、リファレンス部62、コンパレータ63,64,65および出力部66により構成されている。 As shown, the sense amplifier 60a of this embodiment, the input unit 61, the reference portion 62 is constituted by comparators 63, 64, 65, and an output unit 66.
【0040】 [0040]
入力部61において、nMOSトランジスタN1,N2,N3,N4からなる選択ゲートを介して、4本のビット線BL0,BL1,BL2,BL3がそれぞれノードND0に接続されている。 In the input unit 61, via a selection gate consisting of nMOS transistors N1, N2, N3, N4, 4 bit lines BL0, BL1, BL2, BL3 is connected to the node ND0 respectively. nMOSトランジスタN1,N2,N3,N4のゲートにそれぞれカラム選択信号Y20,Y21,Y22,Y23が印加される。 nMOS transistors N1, N2, N3, N4, respectively column selection signal to the gate of Y20, Y21, Y22, Y23 is applied. なお、カラム選択信号Y20,Y21,Y22,Y23は例えば、図1に示すカラムデコーダ7により発生され、ビット線を選択するとき、カラムデコーダ7によりカラム選択信号Y20,Y21,Y22,Y23のうち一つのみがハイレベルに設定され、他の信号がローレベルに設定されるので、ビット線BL0,BL1,BL2,BL3のうち一本のみが選択され、センスアンプのノードND0に接続される。 Note that the column selection signal Y20, Y21, Y22, Y23, for example, is generated by the column decoder 7 shown in FIG. 1, when selecting the bit line, the column selection signal Y20 by the column decoder 7, Y21, Y22, one of Y23 only is set high, since the other signals are set to low level, only one of the bit lines BL0, BL1, BL2, BL3 is selected and connected to node ND0 of the sense amplifier. センスアンプにより、選択されたビット線に流れる電流の量を検出し、それに応じて読み出し時に選択メモリセルの記憶データを出力し、ベリファイのとき書き込み対象メモリセルのしきい値電圧を判定する。 By the sense amplifier to detect the amount of current flowing through the selected bit line, and outputs the stored data of the selected memory cell during a read accordingly, determines the threshold voltage of the write target memory cell when the verify.
【0041】 [0041]
図4において、クロック信号CLK1はセンスアンプ60aの検出結果を出力するタイミングを制御する。 4, the clock signal CLK1 controls the timing of outputting the detection result of the sense amplifier 60a. 例えば、クロック信号CLK1がハイレベルのとき、センスアンプ60aの出力部66において、トランスファゲートTG1がオフセット状態に保持され、センスアンプの出力端子がハイインピーダンス状態になる。 For example, when the clock signal CLK1 is at the high level, the output unit 66 of the sense amplifier 60a, the transfer gate TG1 is held in the offset state, the output terminal of the sense amplifier becomes high-impedance state. 一方、クロック信号CLK1がローレベルのとき、出力部66のトランスファゲートTG1がオン状態となり、センシングの結果がトランスファゲートTG1を通して出力される。 On the other hand, when the clock signal CLK1 is low, the transfer gate TG1 of the output unit 66 is turned on, the result of the sensing is outputted through the transfer gate TG1.
【0042】 [0042]
クロック信号CLK2はセンスアンプの動作状態を制御する。 The clock signal CLK2 controls the operation state of the sense amplifier. 例えば、クロック信号CLK2がローレベルのとき、センスアンプがプリチャージを行い、入力部61のノードND0およびリファレンス部62のノードND3をそれぞれ所定の電位にプリチャージする。 For example, the clock signal CLK2 is at a low level, the sense amplifier precharges to precharge the node ND3 of nodes ND0 and reference portion 62 of the input unit 61 to respective predetermined potential. そして、プリチャージ後、入力部61において選択されたメモリセルの記憶データに応じてビット線に所定の電流が流れるので、ノードND0の電位が選択メモリセルの記憶データに応じて設定される。 After precharge, the predetermined current flows in the bit line in accordance with data stored in the memory cell selected at the input unit 61, the potential of the node ND0 is set according to the data stored in the selected memory cell. リファレンス部62においては、リファレンスビット線BLRに接続されているリファレンスセルに応じて、リファレンスビット線BLRに所定のリファレンス電流が流れるので、ノードND3の電位が設定される。 In reference 62, in response to the reference cell connected to the reference bit line BLR, since a predetermined reference current flows through the reference bit line BLR, the potential of the node ND3 is set.
クロック信号CLK2がハイレベルのとき、入力部61、リファレンス部62、コンパレータ63,64および65に電源電圧V CCが供給されないので、センスアンプ60aが非動作状態に設定される。 When the clock signal CLK2 is at a high level, the input unit 61, the reference portion 62, the power supply voltage V CC to the comparator 63, 64 and 65 is not supplied, the sense amplifier 60a is set to a non-operating state.
【0043】 [0043]
VCC_DET信号は、複数の電源電圧、例えば、5.0Vおよび3.3Vの二つの電源電圧に対応できるために設けられた切り換え信号である。 VCC_DET signal, a plurality of power supply voltages, for example, a switching signal which is provided to accommodate the two supply voltages of 5.0V and 3.3V. 例えば、電源電圧V CCが5.0Vのとき、VCC_DET信号はハイレベルに保持され、電源電圧V CCが3.3Vのとき、VCC_DET信号はローレベルに保持される。 For example, when the power supply voltage V CC is 5.0V, VCC_DET signal is held at the high level, the power supply voltage V CC is when 3.3V, VCC_DET signal is held low.
【0044】 [0044]
例えば、VCC_DET信号がローレベルのとき、入力部61およびリファレンス部62において、トランジスタN10,N17がともにオフ状態に設定され、VCC_DET信号がハイレベルのとき、入力部61およびリファレンス部62において、トランジスタN10,N17がともにオン状態に設定されるので、入力部61においては、トランジスタN6はトランジスタN7と並列に接続され、リファレンス部62においてはトランジスタN14はトランジスタN13と並列に接続される。 For example, when the VCC_DET signal is low level, the input unit 61 and the reference portion 62, the transistors N10, N17 are both set to the OFF state, when VCC_DET signal is high level, the input unit 61 and the reference portion 62, the transistor N10 since N17 is set to both turned on, the input unit 61, the transistor N6 is connected in parallel with the transistor N7, the reference portion 62, the transistor N14 is connected in parallel with the transistor N13. これによって、異なる電源電圧V CCで動作するときでも、センスアンプ60aにより、選択ビット線をプリチャージする場合に、ビット線のプリチャージ電位をほぼ一定のレベルに保持することが可能となる。 Thus, even when operating at different supply voltages V CC, the sense amplifier 60a, when precharging the selected bit line, it is possible to hold the precharge potential of the bit line at a substantially constant level.
【0045】 [0045]
以下、クロック信号CLK2がハイレベルおよびローレベルのそれぞれの状態において、入力部61、リファレンス部62、コンパレータ63,64および65それぞれの動作について説明する。 Hereinafter, the clock signal CLK2 is at the respective states of the high level and low level, the input unit 61, reference unit 62, a comparator 63, 64 and 65 for each of the operation will be described.
図4に示すように、クロック信号CLK2がハイレベルのとき、入力部61においてトランジスタP5がオフ状態に設定され、トランジスタN5がオン状態に設定される。 As shown in FIG. 4, when the clock signal CLK2 is at a high level, the transistor P5 is set to the OFF state, the transistor N5 is set to the ON state at the input 61. このためトランジスタN8,N9のゲートが接地電位GNDに保持され、これらのトランジスタがオフ状態に保持される。 Thus the gate of the transistor N8, N9 is held at the ground potential GND, and these transistors are maintained in the OFF state. この結果、入力部61の出力ノードND1がフローティング状態に設定される。 As a result, the output node ND1 of the input unit 61 is set in a floating state. 同様に、クロック信号CLK2がハイレベルのとき、リファレンス部62の出力ノードND2もフローティング状態に保持される。 Similarly, when the clock signal CLK2 is at the high level, the output node ND2 of the reference portion 62 is also held in a floating state. また、コンパレータ65の出力側に接続されているトランジスタN27がオン状態にあるので、信号RSDがローレベル、即ち接地電位GNDレベルに保持される。 The transistor N27 which is connected to the output side of the comparator 65 is therefore in an on state, the signal RSD is held low level, i.e., the ground potential GND level.
上述のように、クロック信号CLK2がハイレベルのとき、センスアンプはセンシング動作を行わない、即ち、非動作状態に保持される。 As described above, when the clock signal CLK2 has a high level, the sense amplifier does not perform a sensing operation, i.e., is held in a non-operating state.
【0046】 [0046]
クロック信号CLK2のローレベルのとき、入力部61において、トランジスタP5がオン状態に設定され、トランジスタN5がオフ状態に設定される。 When low-level clock signal CLK2, the input unit 61, the transistor P5 is set to the ON state, the transistor N5 is set to the OFF state. このとき、トランジスタN8とN9のゲートに所定の駆動電圧が印加され、オン状態となるので、ノードND0は、トランジスタN8および直列に接続されているトランジスタP7,N9により、所定の電位にプリチャージされる。 In this case, the predetermined drive voltage to the gate of the transistor N8 and N9 is applied, since the on state, the node ND0 is a transistor P7, N9 connected transistors N8 and in series, are pre-charged to a predetermined potential that. プリチャージ終了したあと、カラム選択ゲートN1,N2,N3,N4により選択されたビット線がノードND0に接続され、当該選択ビット線に接続されている選択メモリセルの記憶データに応じてビット線に流れる電流が変化し、ノードND0の電位が選択ビット線の電流に応じて設定される。 After the completion of precharge, column selection gates N1, N2, N3, bit line selected by N4 is connected to the node ND0, the bit line in accordance with data stored in the selected memory cells connected to the selected bit line current flowing is changed, the potential of the node ND0 is set according to the current of the selected bit line. さらに、ノードND0の電位に応じて入力部61の出力ノードND1の電位は設定される。 Furthermore, the potential of the output node ND1 of the input unit 61 in accordance with the potential of the node ND0 is set.
【0047】 [0047]
リファレンス部62においては、クロック信号CLK2がローレベルのとき、トランジスタP9がオン状態、トランジスタN15がオフ状態にそれぞれ設定される。 In reference 62, when the clock signal CLK2 is low, transistor P9 is turned on, the transistor N15 is set to the OFF state. トランジスタN12および直列に接続されているトランジスタP8とN11を介して、ノ ードND3は電源電圧V CCによりチャージされる。 Through the transistor P8 and N11 are connected transistor N12 and the series node ND3 is charged by the power supply voltage V CC.
一方、ゲートが電源電圧V CCに固定されているトランジスタN16を介してノードND3はリファレンスビット線BLRに接続されている。 On the other hand, the node ND3 via the transistor N16 whose gate is fixed to the power supply voltage V CC is connected to the reference bit line BLR. リファレンスビット線BLRにはリファレンスセルが接続され、当該リファレンスセルは、例えば、メモリセルアレイを構成するメモリセルと同じ構成を持ち、所定のデータが書き込まれている。 The reference bit line BLR is connected to the reference cell, the reference cell, for example, has the same structure as the memory cells constituting the memory cell array, a predetermined data is written. このため、リファレンスセルの書き込みデータに応じてリファレンス部62の出力ノードND2の電位が設定される。 Therefore, the potential of the output node ND2 of the reference portion 62 is set in accordance with the write data of the reference cells.
【0048】 [0048]
コンパレータ63,64および65において、クロック信号CLK2がハイレベルのとき、それぞれの電源電圧V CC側に接続されているトランジスタP11,P14およびP17がオフ状態に保持されるので、これらのコンパレータに電源電圧V CCが供給されず、コンパレータが非動作状態にある。 In the comparator 63, 64 and 65, when the clock signal CLK2 is at the high level, the transistors P11, P14 and P17 which are connected to each of the power supply voltage V CC side is held in the off state, the power supply voltage to the comparators V CC is not supplied, the comparator is in a non-operating state. 逆に、クロック信号CLK2がローレベルに保持されているとき、各コンパレータに電源電圧V CCが供給されるので、コンパレータ63,64および65が動作状態にある。 Conversely, when the clock signal CLK2 is held at a low level, the power supply voltage V CC is supplied to the respective comparators, the comparators 63, 64 and 65 is in operation.
【0049】 [0049]
コンパレータ63により、入力部61の出力ノードND1とリファレンス部62の出力ノードND2の電位が比較され、比較結果に応じて信号がコンパレータ65のトランジスタN26のゲートに印加される。 The comparator 63, the potential of the output node ND2 of the output node ND1 and the reference portion 62 of the input unit 61 are compared, the signal is applied to the gate of the transistor N26 of the comparator 65 in accordance with the comparison result. 同様に、コンパレータ64により、入力部61の出力ノードND1とリファレンス部62の出力ノードND2の電位が比較され、比較結果に応じて信号がコンパレータ65のトランジスタN24のゲートに印加される。 Similarly, the comparator 64, the potential of the output node ND2 of the output node ND1 and the reference portion 62 of the input unit 61 are compared, the signal is applied to the gate of the transistor N24 of the comparator 65 in accordance with the comparison result.
【0050】 [0050]
図示のようにコンパレータ63と64は、対称な回路構成を有するので、入力部61の出力ノードND1とリファレンス部62の出力ノードND2との電位差に応じて、互いに相反する比較結果信号が出力される。 Comparator 63 and 64 as shown, since it has a symmetrical circuit construction, in accordance with the potential difference between the output node ND2 of the output node ND1 and the reference portion 62 of the input unit 61, opposite comparison result signal is outputted to each other . コンパレータ63と64の出力信号がさらにコンパレータ65により比較される結果、入力部61の出力ノードND1とリファレンス部62の出力ノードND2の電位差が増幅され、増幅された電位差RSDが比較の結果としてトランスファゲートTG1の入力側に出力される。 The results output signal of the comparator 63 and 64 are further compared by the comparator 65, the potential difference between the output node ND2 of the output node ND1 and the reference portion 62 of the input unit 61 is amplified and the amplified potential difference RSD transfer gates as a result of the comparison is output to the input side of the TG1.
【0051】 [0051]
クロック信号CLK1に応じて、出力部66のトランスファゲートTG1の導通/非導通状態が制御され、これに応じてコンパレータ65の出力信号RSDがラッチされ、または出力端子OUTに出力される。 In response to the clock signal CLK1, the conduction / non-conduction state of the transfer gate TG1 of the output unit 66 is controlled, the output signal RSD from the comparator 65 is latched, or is output to the output terminal OUT accordingly. 例えば、クロック信号CLK1がハイレベルのとき、トランスファゲートTG1が非導通状態にあり、出力端子OUTがハイインピーダンス状態にある。 For example, when the clock signal CLK1 is high, the transfer gate TG1 is in the non-conducting state, the output terminal OUT is in the high impedance state. 一方、クロック信号CLK1がローレベルのとき、トランスファゲートTG1が導通状態にあり、コンパレータ65の出力信号RSDがトランスファゲートTG1を通して出力端子OUTに出力される。 On the other hand, when the clock signal CLK1 is low, the transfer gate TG1 is in a conductive state, the output signal RSD from the comparator 65 is output to the output terminal OUT through the transfer gate TG1.
【0052】 [0052]
上述のように、図4に示すセンスアンプ60aにおいて、クロック信号CLK2により、センスアンプの動作状態が制御される。 As described above, the sense amplifier 60a shown in FIG. 4, the clock signal CLK2, the operation state of the sense amplifier is controlled. クロック信号CLK2がハイレベルのとき、センスアンプが非動作状態に保持され、その出力信号がローレベルに保持される。 When the clock signal CLK2 has a high level, the sense amplifier is held in a non-operating state, its output signal is held low. クロック信号CLK2がローレベルのとき、センスアンプが動作状態に保持される。 When the clock signal CLK2 is low, the sense amplifier is held in the operating state. この場合、カラム選択ゲートにより選択されたビット線に接続された選択メモリセルのしきい値電圧に応じて、出力ノードND1が電位さらに設定される。 In this case, depending on the threshold voltage of the selected memory cells connected to the bit line selected by a column selection gate, the output node ND1 is further set potential. 一方、リファレンス部62において入力ノードND3に接続されたリファレンスセルの記憶データに応じて出力ノードND2の電位が設定される。 On the other hand, the potential of the output node ND2 is set according to the storage data of the connected reference cell to the input node ND3 in the reference unit 62.
【0053】 [0053]
コンパレータ63,64および65により、ノードND1とノードND2の電位差が増幅され、増幅の結果信号RSDが出力される。 A comparator 63, 64 and 65, the voltage difference between the node ND1 and the node ND2 is amplified result signal RSD amplified is output. クロック信号CLK1によりコンパレータ65からの増幅信号RSDが保持または出力される。 Amplified signal RSD from the comparator 65 is held or output by a clock signal CLK1. クロック信号CLK1がハイレベルのとき、出力部66においてトランスファゲートTG1が非導通状態にあり、出力端子OUTがハイインピーダンス状態に保持される。 When the clock signal CLK1 is high, the transfer gate TG1 is in the non-conducting state, the output terminal OUT is held in a high impedance state at the output 66. 一方、クロック信号CLK1がローレベルのとき、出力部66のトランスファゲートTG1が導通状態にあり、コンパレータ65の出力信号RSDが出力端子OUTに出力される。 On the other hand, when the clock signal CLK1 is low, the transfer gate TG1 of the output section 66 is in a conductive state, the output signal RSD from the comparator 65 is output to the output terminal OUT.
【0054】 [0054]
さらに、センスアンプ60aは、データラッチアレイにあるラッチ回路からの制御信号TSAZに応じて、センシング感度が切り換えられる。 Further, the sense amplifier 60a in response to a control signal TSAZ from the latch circuit in the data latch arrays, sensing sensitivity is switched. 図4に示すように、制御信号TSAZが入力部61のトランジスタP3のゲートに印加される。 As shown in FIG. 4, the control signal TSAZ is applied to the gate of the transistor P3 of the input section 61. トランジスタP3とトランジスタP4とは電源電圧V CCと出力ノードND1との間に直列に接続され、入力部61の負荷回路を構成している。 The transistor P3 and the transistor P4 are connected in series between the power supply voltage V CC and output node ND1, it constitutes a load circuit of the input section 61. 制御信号TSAZのレベルに応じてトランジスタP3のオン状態が制御されるので、入力部61の負荷が制御信号TSAZにより設定され、これに応じてセンスアンプのセンシング感度が制御される。 Since the on state of the transistor P3 in response to the level of the control signal TSAZ is controlled, load input portion 61 is set by the control signal TSAZ, sensing sensitivity of the sense amplifier is controlled accordingly.
なお、トランジスタP1のゲートに印加される信号VEZBに応じて、トランジスタP1のオン/オフ状態が制御される。 Incidentally, in response to a signal VEZB applied to the gate of the transistor P1, the on / off state of the transistor P1 is controlled. このため、信号VEZBのレベルを制御することにより、入力部61の負荷を調整できるので、例えば、センスアンプ60aの動作マージンを微調整することができる。 Thus, by controlling the level of the signal VEZB, can be adjusted to the load of the input unit 61, for example, it is possible to fine-tune the operation margin of the sense amplifier 60a.
【0055】 [0055]
上述した構成を有する不揮発性メモリにおいて、書き込みのとき書き込み対象メモリセルのしきい値電圧V thが目標V THの近傍に達するまで、電圧が増加する書き込みパルス信号が印加され、しきい値電圧V thが目標V THの近傍に達したとき、幅が狭まった書き込みパルス信号が印加されるので、書き込み毎にしきい値電圧V thの変化量が小さく制御される。 In the nonvolatile memory having a configuration as described above, to the threshold voltage V th of the write target memory cell when the write reaches the vicinity of the target V TH, the write pulse signal is applied to voltage increases, the threshold voltage V when th reaches the vicinity of the target V TH, the write pulse signal narrowed width is applied, the amount of change in threshold voltage V th is controlled to be smaller for each write. これに応じて、しきい値電圧V thが目標V TH近傍に達するまで、書き込み毎にしきい値電圧V thの変化量を大きく設定でき、目標V TH近傍に達したあと書き込み毎にしきい値電圧V thの変化量が小さく制御できるので、書き込み速度を低下させることなく、しきい値電圧の狭帯化を実現できる。 Accordingly, until the threshold voltage V th to reach the vicinity of the target V TH, you can set a large amount of change in the threshold voltage V th for each write, the threshold voltage for each after writing reaching the vicinity of the target V TH the amount of change in V th can be controlled small, without reducing the writing speed can be realized narrowing of the threshold voltage.
【0056】 [0056]
図5は、本実施形態の不揮発性メモリの書き込み動作によるメモリセルのしきい値電圧V thの変化を示すグラフであり、本発明の不揮発性メモリにおける書き込み動作の特徴を示す図である。 Figure 5 is a graph showing a change in threshold voltage V th of the memory cell due to the write operation of the nonvolatile memory of the present embodiment, a diagram illustrating characteristics of a write operation in the nonvolatile memory of the present invention. 同図(a)に示すように、従来のISPP法において、書き込み毎に書き込み対象メモリセルのしきい値電圧の変化量ΔV thを常に一定に保つことにより、メモリセルのゲート酸化膜のストレスを一定に保ちながら書き込み時間の短縮が図れる。 As shown in FIG. 6 (a), in the conventional ISPP method, by keeping the amount of change [Delta] V th of the threshold voltage of the write target memory cell for each write always constant, the stress of the gate oxide film of the memory cell constant shortening of the writing time while keeping can be achieved. 本発明では、メモリセルのしきい値電圧V thが目標V TH近傍値に達したあと、書き込みパルス信号の幅を狭めることにより書き込み毎のしきい値電圧の変換量ΔV thを小さくするので、しきい値電圧の分布範囲を狭くできる。 In the present invention, after the threshold voltage V th of the memory cell has reached the target V TH neighborhood value, so decreasing the conversion amount [Delta] V th of the threshold voltage for each write by narrowing the width of the write pulse signal, You can narrow the distribution range of threshold voltages. 即ち、しきい値電圧の狭帯化を実現できる。 In other words, it is possible to realize a narrow band of the threshold voltage.
【0057】 [0057]
しかし、図5(a)に示すように、単にしきい値電圧V thが目標V TH近傍に達したあとの書き込みパルス幅を狭めるだけでは、書き込み時間が増加してしまうので、同図(b)に示すように、全体の書き込み時間を短縮させるために、しきい値電圧V thが目標V TH近傍に達するまでの書き込み毎のしきい値電圧の変化量ΔV thを大きく設定する。 However, as shown in FIG. 5 (a), simply narrowing the write pulse width after the threshold voltage V th has reached the vicinity of the target V TH, since the writing time is increased, FIG. (B as shown in), in order to reduce the overall write time, setting a large variation [Delta] V th of the threshold voltage for each write to the threshold voltage V th to reach the vicinity of the target V TH. 即ち、通常のISPP法の書き込みパルス信号より幅がやや広い、または電圧がやや高いパルス信号をメモリセルに印加する。 That is, the width from the write pulse signal of a normal ISPP method is slightly wider, or the voltage applied slightly higher pulse signal to the memory cell. このため、しきい値電圧V thが目標V TH近傍に達するまでの時間が通常のISPP法により短縮され、全体の書き込み時間が短縮可能である。 Therefore, the time until the threshold voltage V th to reach the vicinity of the target V TH is reduced by conventional ISPP method, it is possible shorten the total write time.
【0058】 [0058]
図6は、本実施形態における書き込みパルス信号S PWの波形を示す波形図である。 Figure 6 is a waveform diagram showing the waveform of the write pulse signal S PW in the present embodiment. 同図(a)は、書き込み対象メモリセルのしきい値電圧V thが目標V TH近傍に到達するまでの書き込みパルス信号を示している。 FIG (a), the threshold voltage V th of the write target memory cell indicates a write pulse signal to reach the vicinity of the target V TH. この場合のパルス幅はT wである。 Pulse width in this case is T w. 同図(b)および(c)は、しきい値電圧V thが目標V TH近傍に達した後の書き込みパルス信号を示している。 FIG (b) and (c) shows a write pulse signal after the threshold voltage V th has reached the vicinity of the target V TH. 図示のように、この場合のパルス幅が到達するまでのパルス幅の半分または1/3に設定される。 As shown, the pulse width in this case is set to half or one third of the pulse width to reach. このため、書き込み毎にメモリセルのしきい値電圧の変化量ΔV thが小さく制御され、しきい値電圧の狭帯化を実現できる。 Therefore, the change amount [Delta] V th of the threshold voltage of the memory cell is controlled to be small for each write, it can be realized narrowing of the threshold voltage.
【0059】 [0059]
なお、パルス幅の変更は、例えば、図3に示すデータラッチアレイにある各ラッチ回路により実現される。 Incidentally, changing the pulse width is realized by, for example, each latch circuit in the data latch array shown in FIG. 図3の構成例では、前記のように入力された二つの書き込みパルス信号S PW1 ,S PW2の位相差を制御することにより、これらのパルス信号の論理積で書き込みパルス幅を制御することが可能である。 Figure In the configuration example 3, by controlling the phase difference between the two write pulse signal S PW1, S PW2 entered as described above, you can control the write pulse width in the logical product of these pulse signals it is.
【0060】 [0060]
図7は、本実施形態の不揮発性メモリの書き込み時の信号を示す波形図である。 Figure 7 is a waveform diagram showing a signal at the time of writing in the nonvolatile memory of the present embodiment. 以下、図7を参照しながら本実施形態の不揮発性メモリの書き込み動作を説明する。 Hereinafter, the write operation of the nonvolatile memory of the present embodiment will be described with reference to FIG.
時間t1とt2の間に、アドレス信号およびページデータが読み込まれる。 Between times t1 and t2, address signals and the page data is read. また、ビット線毎に設けられたラッチ回路にある二つのデータラッチの保持データが書き込み状態に応じて設定される。 Further, the data held in the two data latches in the latch circuit provided for each bit line is set in accordance with the write state. 例えば、書き込みを行う場合に、二つのデータラッチのラッチデータがともに“0”に設定され、書き込みを行わない場合に、ラッチデータがともに“1”に設定される。 For example, in the case of writing, the latch data of the two data latches are both set to "0", if not written, the latch data is set to both "1". なお、図7の場合に、ラッチデータがともに“0”に設定される。 In the case of FIG. 7, the latch data is set to both "0". 即ち、書き込みを行うように設定される。 That is set to perform the write.
【0061】 [0061]
時間t2とt3の間に、プログラム/ベリファイ信号に従って、書き込み対象メモリセルに対して、書き込みパルス信号が印加され、一回の書き込みが行われる。 During time t2 and t3, in accordance with a program / verify signal, the write target memory cell, a write-pulse signal is applied, a single write is performed. なお、図7では、選択ワード線に印加された書き込みパルス信号の絶対値を示している。 In FIG 7 shows the absolute value of the applied to the selected word line writing pulse signal. 例えば、DINOR型不揮発性メモリの場合に、選択ワード線に負のパルス信号が印加され、選択ビット線に正のパルス信号が印加される。 For example, in the case of a DINOR type nonvolatile memory, a negative pulse signal is applied to the selected word line, a positive pulse signal is applied to the selected bit line.
選択メモリセルにおいてワード線電圧とビット線電圧の差および当該電圧差の継続時間に応じて、しきい値電圧V thが変化する。 Selected depending in the memory cell to the duration of the difference and the voltage difference between the word line voltage and bit line voltage, the threshold voltage V th is changed. 当該しきい値電圧V thが変化分は、一回の書き込みによるメモリセルのしきい値電圧の変化量ΔV thである。 The threshold voltage V th is variation is a variation [Delta] V th of the threshold voltage of the memory cell by a single write.
【0062】 [0062]
書き込み後に、時間t3とt4との間に、ベリファイが行われる。 After writing, between times t3 and t4, verify is performed. この場合に、選択ワード線に読み出し電圧VRが印加される。 In this case, the read voltage VR is applied to the selected word line. センスアンプにより、選択ビット線の電流が検出され、検出結果に応じてデータラッチのデータが設定され、それに応じて次回の書き込み動作が制御される。 By the sense amplifier, is detected current of the selected bit line is set data of the data latch in response to the detection result, the next write operation is controlled accordingly. 例えば、メモリセルのしきい値電圧が目標V TH近傍に達していない場合、データラッチがそのままに保持され、逆にしきい値電圧が目標V TH近傍に達した場合に、二つのデータラッチ内、データラッチ2の保持データが“0”から“1”にセットされる。 For example, if the threshold voltage of the memory cell has not reached the vicinity of the target V TH, the data latch is maintained intact, when the threshold voltage has reached the vicinity of the target V TH Conversely, the two data latches, data held in the data latch 2 is set to "1" to "0". さらに、これに伴いセンスアンプのセンシング感度が切り換えられ、最初の感度より高く設定される。 Furthermore, this accompanied switched the sensing sensitivity of the sense amplifier, is set higher than the first sensitivity.
【0063】 [0063]
このように、書き込み後のベリファイにより、書き込み対象メモリセルのしきい値電圧が検出され、検出結果に応じて次回の書き込みが制御されるので、しきい値電圧が目標V THに達するまで、書き込みおよびベリファイが繰り返して行われる。 Thus, by verifying after writing, the detection threshold voltage of the write target memory cell, the next write is controlled according to the detection result, to the threshold voltage reaches the target V TH, writing and verification is repeatedly performed. また、書き込みの回数の増加に伴い、メモリセルに印加されるパルス電圧の絶対値が増加していく。 Further, with an increase in the number of write, the absolute value of the pulse voltage applied to the memory cell increases.
【0064】 [0064]
時間t8とt9の間に、ベリファイが行われ、その結果書き込み対象メモリセルのしきい値電圧V thが目標V TH近傍に達したと判定されるので、データラッチ2のデータが“1”にセットされる。 During the time t8 and t9, the verification is performed, since the threshold voltage V th of the result write target memory cell is determined to have reached the vicinity of the target V TH, the data of the data latch 2 is in the "1" It is set. これに応じて、次回の書き込み、即ち、時間t9とt10の間においては、ラッチ回路により選択ビット線に印加されるパルス信号の幅が狭められた。 In response to this, the next write, that is, in between times t9 and t10, the width of the pulse signal applied to the selected bit line by the latch circuit is narrowed. 例えば、パルス幅が直前の幅の半分または1/3に設定される。 For example, the pulse width is set to half or 1/3 of the width of the immediately preceding. これにより、書き込み毎にメモリセルのしきい値電圧の変化量ΔV thが小さくなり、しきい値電圧を高精度の制御することができる。 Thus, the change amount [Delta] V th of the threshold voltage of the memory cell is reduced for each writing, it is possible to control the threshold voltage of the high precision.
【0065】 [0065]
書き込み対象メモリセルのしきい値電圧が目標V THに達するまで、上述した書き込みおよびその後のベリファイが繰り返して行われる。 To the threshold voltage of the write target memory cell reaches the target V TH, is performed repeatedly above the writing and subsequent verification. そして、図示のように、時間t11とt12との間に、ベリファイの結果により、メモリセルのしきい値電圧V thが目標V THに達したと判定され、これに応じてデータラッチ1のデータも“1”にセットされる。 Then, as shown, between the time t11 and t12, as a result of verification, the threshold voltage V th of the memory cell is determined to have reached the target V TH, the data of the data latch 1 in response thereto It is set to be "1". これによって、書き込み動作が終了する。 As a result, the write operation is completed.
【0066】 [0066]
図8は、本発明の不揮発性メモリに適用した書き込み方法と従来の書き込み方法を比較するための図である。 Figure 8 is a diagram for comparing the write method and the conventional writing method is applied to the nonvolatile memory of the present invention. 図示のように、本発明による書き込みでは、通常のメモリセルまたは遅いメモリセルの何れでもほぼ同じ時間で目標V THに到達させることができる。 As shown, in writing by the present invention, it is possible to reach the target V TH at approximately the same time any of the normal memory cell or memory cell slow. さらに、パルスが変化しない書き込みに較べて、何れの場合においては書き込み時間の短縮を実現できる。 Furthermore, compared to the write pulse does not change, can be realized to shorten the write time in any case.
【0067】 [0067]
図9は、ISPP法および本発明の書き込みによるしきい値電圧V thの分布を示している。 Figure 9 shows the distribution of the threshold voltage V th by writing ISPP method and the present invention. 同図(a)に示すように、ISPP法による書き込みでは、書き込み毎にしきい値電圧の変化量ΔV thがほぼ一定に設定されているので、書き込み後しきい値電圧V thの分布幅がやや広くなる。 As shown in FIG. 6 (a), the writing by the ISPP method, the change amount [Delta] V th of the threshold voltage for each write is set substantially constant, the distribution width of the threshold voltage V th after writing is slightly It becomes wider. これに対して、本発明の書き込みでは、同図(b)に示すように、しきい値電圧V thが目標V TH近傍に達した後、書き込み毎にしきい値電圧の変化量ΔV thが小さく設定されるので、しきい値電圧V thをより細かく制御できる。 In contrast, in the writing of the present invention, as shown in FIG. (B), after the threshold voltage V th has reached the vicinity of the target V TH, small variation [Delta] V th of the threshold voltage for each write since the set, more control over the threshold voltage V th. この結果、本発明では、書き込み後のしきい値電圧V thの分布幅がISPP法による書き込みに較べて狭くなり、しきい値電圧の狭帯化が実現できる。 As a result, in the present invention, the distribution width of the threshold voltage V th after writing becomes narrower than the writing by ISPP method, narrowing of the threshold voltage can be realized.
【0068】 [0068]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、書き込み速度を低下させることなく、しきい値電圧の狭帯化を実現できる利点がある。 As described above, according to the nonvolatile semiconductor memory device of the present invention, without reducing the writing speed, there is an advantage that can realize narrowing of the threshold voltage.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。 1 is a circuit diagram showing an embodiment of a nonvolatile semiconductor memory device according to the present invention.
【図2】メモリセルアレイ、データラッチアレイおよびセンスアンプアレイの構成例を示す回路図である。 [2] memory cell array, a circuit diagram showing an example of the configuration of a data latch array and a sense amplifier array.
【図3】ラッチ回路の構成を示す回路図である。 3 is a circuit diagram showing the configuration of the latch circuit.
【図4】センスアンプの構成を示す回路図である。 4 is a circuit diagram showing a configuration of a sense amplifier.
【図5】書き込みによるしきい値電圧の変化を示す図である。 5 is a diagram showing a change in threshold voltage due to writing.
【図6】書き込みパルス信号を示す波形図である。 6 is a waveform diagram showing a write pulse signal.
【図7】本発明の書き込み動作を示す波形図である。 7 is a waveform diagram showing a write operation of the present invention.
【図8】本発明による書き込みと従来の書き込みとを比較するための図である。 8 is a diagram for comparing the write and conventional write according to the present invention.
【図9】本発明とISPP法による書き込み後のしきい値電圧の分布を示す図である。 9 is a diagram showing the distribution of threshold voltages after programming according to the invention and ISPP method.
【図10】不揮発性メモリセルの構成を示す簡略断面図である。 10 is a simplified cross-sectional view showing a configuration of a nonvolatile memory cell.
【図11】消去状態および書き込み後のメモリセルのしきい値電圧の分布を示す図である。 11 is a diagram showing the distribution of the threshold voltage of the memory cell after the erase state and write.
【図12】多値メモリにおけるしきい値電圧の分布を示す図である。 12 is a diagram showing the distribution of threshold voltage in the multilevel memory.
【図13】ISPP法における書き込みパルスの波形を示す図である。 13 is a diagram showing the waveform of the write pulse in ISPP method.
【図14】書き込みにおけるしきい値電圧の変化量と分布範囲の関係を示す図である。 14 is a diagram showing the relationship between variation amount and distribution range of threshold voltages in the writing.
【符号の説明】 DESCRIPTION OF SYMBOLS
1…メモリセルアレイ、2…ローデコーダ、3…ワード線ドライバー、4,4a…データラッチアレイ、5…パルス電圧制御回路、6,6a…センスアンプアレイ、7…カラムデコーダ、8…カラム選択回路、BL0,BL1,…,BLm…ビット線、WL0,WL1,…,WLn…ワード線、MC 00 ,…,MC Om ,…,MC n0 ,…,MC nm …メモリセル、40,41,42,43…ラッチ回路、60,60a,61,62,63…センスアンプ、61…センスアンプの入力部、62…センスアンプのリファレンス部、63,64,65…センスアンプのコンパレータ、66…センスアンプの出力部、V CC …電源電圧、GND…接地電位。 1 ... memory cell array, 2 ... row decoder, 3 ... word line drivers, 4, 4a ... data latch array, 5 ... pulse voltage control circuit, 6, 6a ... sense amplifier array, 7 ... column decoder, 8 ... the column selection circuit, BL0, BL1, ..., BLm ... bit lines, WL0, WL1, ..., WLn ... word line, MC 00, ..., MC Om , ..., MC n0, ..., MC nm ... memory cell, 40, 41, 42, 43 ... latch circuit, 60, 60a, 61, 62, 63 ... the sense amplifier, the input of 61 ... sense amplifier, the reference portion 62 ... sense amplifier, 63, 64 and 65 ... sense amplifier of the comparator, 66 ... sense amplifier output part, V CC ... the power supply voltage, GND ... ground potential.

Claims (8)

  1. 周囲と電気的に絶縁されている電荷蓄積層に対して電荷の授受を行うことによりしきい値電圧を制御し、当該しきい値電圧に応じたデータを保持するメモリセルを有し、書き込み時に上記メモリセルの制御ゲートに所定の幅を有するパルス信号を印加し、当該パルス信号を印加した後上記メモリセルのしきい値電圧を判定するベリファイが行われる不揮発性半導体記憶装置であって、 To control the threshold voltage by performing a transfer of charge from the charge storage layer which is surrounding electrically insulating, having a memory cell for holding data corresponding to the threshold voltage, at the time of writing by applying a pulse signal having a predetermined width to the control gate of the memory cell, a non-volatile semiconductor memory device determines verify is performed a threshold voltage of the memory cell after applying the pulse signal,
    書き込み時に上記メモリセルが接続されているビット線に第1の幅を有するパルス信号を印加し、上記制御ゲートへ印加される上記パルス信号の電圧の絶対値を印加回数に従って増加させ、上記メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記メモリセルが接続される上記ビット線に印加される上記パルス信号の幅を上記第1の幅より狭い第2の幅に設定して、上記しきい値電圧が上記所望値に達するまで上記第2の幅を有するパルス信号を上記ビット線に印加する制御手段を有する不揮発性半導体記憶装置。 A pulse signal having a first width is applied to the bit line above the memory cell is connected at the time of writing, is increased as the applied number of times the absolute value of the voltage of the pulse signal applied to the control gate, the memory cell after the threshold voltage has reached the vicinity of the desired value, the width of the pulse signal applied to the bit line above the memory cell is connected is set to the second width than the first width Te, a nonvolatile semiconductor memory device having a control means for applying a pulse signal having the second width to the threshold voltage reaches the desired value to the bit line.
  2. 上記メモリセルに対して読み出しを行うセンスアンプを有し、書き込み後の上記ベリファイにおいて、上記制御手段は上記センスアンプによる読み出しの結果に応じて上記メモリセルのしきい値電圧が所望値に達したか否かを判定する請求項1記載の不揮発性半導体記憶装置。 It has a sense amplifier for reading with respect to the memory cell, in the verify-after-write, the control means is the threshold voltage of the memory cell has reached the desired value according to the result of reading by the sense amplifier the nonvolatile semiconductor memory device according to claim 1, wherein determining whether.
  3. 上記制御手段は、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達したと判断したとき、上記センスアンプの感度をそれまでの感度より高く設定する請求項2記載の不揮発性半導体記憶装置。 The control means, when the threshold voltage of the selected memory cell is determined to have reached the vicinity of the desired value, the non-volatile semiconductor according to claim 2, wherein the sensitivity of the sense amplifier is set higher than the sensitivity of the far Storage device.
  4. 周囲と電気的に絶縁されている電荷蓄積層に対して電荷の授受を行うことによりしきい値電圧を制御し、当該しきい値電圧に応じたデータを保持する複数のメモリセルを行列状に配置させ、同一行のメモリセルの制御ゲートを同じワード線に接続し、同一列のメモリセルのドレインを同じビット線に接続してメモリセルアレイを構成し、選択されたメモリセルが接続された選択ワード線に所定の幅を有するパルス信号を印加し、選択されたメモリセルに接続されたビット線に第1の幅を有するパルスを印加することにより選択メモリセルのプログラムが行われる不揮発性半導体記憶装置であって、 To control the threshold voltage by performing a transfer of charge from the charge storage layer which is surrounding electrically insulated, a plurality of memory cells for holding data corresponding to the threshold voltage matrix to arrangement is, selected for connecting the control gates of the memory cells in the same row to the same word line, and connecting the drain of the memory cell in the same column in the same bit line constitutes the memory cell array, is connected to the selected memory cell by applying a pulse signal having a predetermined width in the word line, the nonvolatile semiconductor memory in which a program of the selected memory cell is performed by applying a pulse having a first width in the bit line connected to the selected memory cell an apparatus,
    書き込み時に、上記選択ワード線に印加される上記パルス信号の電圧の絶対値を増加させて上記選択ワード線に印加し、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記ビット線に印加されるパルス信号の幅を上記第1の幅より狭い第2の幅に設定して、上記選択メモリセルのしきい値電圧が上記所望値に達するまで上記第2の幅を有するパルス信号を上記ビット線に印加する制御手段を有する不揮発性半導体記憶装置。 During the writing, by increasing the absolute value of the voltage of the pulse signal applied to the selected word line is applied to the selected word line, after the threshold voltage of the selected memory cell has reached the vicinity of the desired value the width of the pulse signal applied to the bit line is set to second width than the first width, the second width to the threshold voltage of the selected memory cell reaches the desired value nonvolatile semiconductor memory device having a control means for applying to the bit line a pulse signal having a.
  5. 上記各ビット線の電位を検出するセンスアンプを有し、書き込み後のベリファイにおいて、上記制御手段は上記センスアンプによる読み出しの結果に応じて上記選択メモリセルのしきい値電圧が所定値に達したか否かを判定する請求項4記載の不揮発性半導体記憶装置。 Has a sense amplifier for detecting the potential of the bit lines, in the verification after writing, the control means is the threshold voltage of the selected memory cell has reached a predetermined value in accordance with a result of reading by the sense amplifier the nonvolatile semiconductor memory device according to claim 4, wherein determining whether.
  6. 上記制御手段は、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達したと判断したとき、上記センスアンプの感度をそれまでの感度より高く設定する請求項5記載の不揮発性半導体記憶装置。 The control means, when the threshold voltage of the selected memory cell is determined to have reached the vicinity of the desired value, the non-volatile semiconductor according to claim 5, wherein the sensitivity of the sense amplifier is set higher than the sensitivity of the far Storage device.
  7. 上記書き込み動作により、上記選択メモリセルのしきい値電圧が少なくとも二つのしきい値電圧の内書き込みデータに応じて選択されたしきい値電圧に設定される請求項4記載の不揮発性半導体記憶装置。 By the write operation, the threshold voltage of the selected memory cell are at least two non-volatile semiconductor memory device according to claim 4, wherein the set threshold voltage selected depending on the internal write data threshold voltage .
  8. 上記同一列のメモリセルのドレインが同じサブビット線に接続され、複数本の上記サブビット線がそれぞれ選択ゲートを介して一本のビット線に接続される請求項4記載の不揮発性半導体記憶装置。 The drain of the same column of memory cells are connected to the same sub-bit line, a nonvolatile semiconductor memory device of the plurality of the sub-bit lines according to claim 4, wherein connected to one bit line through a respective selection gate.
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