JP3901878B2

JP3901878B2 - Image processing device

Info

Publication number: JP3901878B2
Application number: JP18838099A
Authority: JP
Inventors: 祐二高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-07-02
Filing date: 1999-07-02
Publication date: 2007-04-04
Anticipated expiration: 2019-07-02
Also published as: JP2001016441A

Description

【０００１】
【発明の属する技術分野】
この発明は、複写機やスキャナ，ファクシミリ等の画像形成装置で読み取った画像データを処理する画像処理装置、特に画像データの密度変換処理に関するものである。
【０００２】
【従来の技術】
複写機やスキャナ等では解像度を下げたり変倍率を変えるために、画像読取密度の切り換えができるようになっている。この画像読取密度の切り換え方法としては、例えば特開平１０−２１０２３７号公報に示されているように、画像読取部のステッピングモータの速度を一定速度に制御するため制御装置（ＣＰＵ）から送られるステッピングモータパルス（以下、モータクロックという）毎にゲートイネーブル信号を発生し、画像読取部から送られる画像データの１ライン毎に入力されるラインゲート信号を出力ゲート信号（有効ラインゲート信号）とするかどうかをゲートイネーブル信号の可否により決定して目標画像読取密度に切り換えるようにしている。
【０００３】
この画像読取密度を切り換えるため、例えば図５のブロック図に示すように、間欠制御部１０１は入力ラインシンク信号３１と入力ラインゲート信号３２と入力データ３３及びモータクロック３４を入力し、ラインゲート信号を間引くことにより解像度を下げるためにあらかじめ間引きパターンＲＡＭ１０２に格納された間引きパターンをモータクロック３４のタイミングで読み出してゲートイネーブル信号を発生し、発生したゲートイネーブル信号により入力ラインゲート信号３２を間引いて出力ゲート信号６２を生成し、生成した出力ゲート信号６２を出力ラインシンク信号６１と出力データ６３とともに出力している。例えば図６（ａ）に示すように入力ラインシンク信号３１と入力ラインゲート信号３２とＤ１〜Ｄ９ラインの入力データ３３が間欠制御部１０１に入力し、間欠制御部１０１で６００ｄｐｉの入力データ３３を４００ｄｐｉのデータに変更するためにＤ３，Ｄ６，Ｄ９の入力ラインゲート信号３２を間引いて、図６（ｂ）に示す出力ゲート信号６２を生成した場合、出力データ６３のＤ３ラインとＤ６ライン及びＤ９ラインは後段の処理でラインゲート信号がないため捨てられる。
【０００４】
この入力データ３３のラインを間引く順番は要求解像度により異なり、要求解像度によってはラインを間引く順番が不均一になりジターが発生する。このラインゲート信号の間引き処理により発生するジターは４５度の斜め線を読み取ったとき顕著になる。すなわち、ライン方向の間引きが一定でないときに４５度の斜め線は角度が４５度でなくなり目立つからである。例えば図７（ａ）に６００ｄｐｉを基本解像度として斜め線を読み取ったときの画素７１の並びのイメージを示す。読み取り時の電気的な要因以外のジターがないとすれば、図７（ａ）に示すドット配置になる。この入力データ３３をライン間引きにより１／２の解像度である３００ｄｐｉにする場合、入力データ３３の主走査方向と副走査方向ともに１／２に間引いた出力データ６３の画素７１の並びのイメージは、図７（ｂ）に示すように、主走査方向と副走査方向とも２ドッド中で１ドッドの間引きとなるから画素７１のずれはなく、この場合にはジターは発生しない。しかし、入力データ３３を２／３の解像度である４００ｄｐｉにする場合、入力データ３３の主走査方向と副走査方向ともに２／３に間引いた出力データ６３は、主走査方向と副走査方向とも３ドッド中で１ドッドの間引きとなるから、図７（ｃ）に示すように、画素７１の並びのなかに主走査方向と副走査方向にずれた画素７２が発生し、図７（ｃ）の場合、ずれた画素７２により２個所７３，７４でジターが発生じ、このジターが無視できない場合も出てくる。
【０００５】
この発明はかかる短所を改善し、画像読取密度を切り換えたときに発生するジターを低減して良質な画像を得ることができる画像処理装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
この発明に係る画像処理装置は、間引きパターン記憶部と基本解像度間欠制御部と間欠ライン補正部とを有し、前記間引きパターン記憶部には、画像読取部で読み取った入力データの基本解像度の間引きパターンがあらかじめ格納され、前記基本解像度間欠制御部は、前記画像読取部から出力する入力ラインゲート信号と入力データ及び前記画像読取部のステッピングモータの速度を制御するモータクロックを入力し、前記間引きパターン記憶部に格納された基本解像度の間引きパターンをモータクロックのタイミングで読み出してゲートイネーブル信号を発生し、発生したゲートイネーブル信号により入力データに対して基本解像度となる間引き処理を行い出力ゲート信号と出力データを出力し、前記間欠ライン補正部は、前記基本解像度間欠制御部から出力する出力ゲート信号及び出力データを入力してゲート間引き処理を行い、ゲート間引き処理によって発生する位置誤差を注目ラインの近傍のラインのデータを用いて補間演算を行うことを特徴とする。
【０００９】
【発明の実施の形態】
この発明の画像形成装置の画像読取密度切換部には基本解像度間欠制御部と間引きターンＲＡＭと間欠ライン補正部を有する。間引きパターンＲＡＭには画像読取部で読み取った入力データの基本解像度の間引きパターンがあらかじめ格納してある。基本解像度間欠制御部は画像読取部から出力する入力ラインシンク信号と入力ラインゲート信号と入力データ及び画像読取部のステッピングモータの速度を一定速度に制御するためにＣＰＵから送られるステッピングモータパルス（以下、モータクロックという）を入力し、間引きパターンＲＡＭに格納された基本解像度の間引きパターンをモータクロックのタイミングで読み出してゲートイネーブル信号を発生し、発生したゲートイネーブル信号により基本解像度となる間引き処理を行い、出力ラインシンク信号と出力データ及び出力ゲート信号を出力する。間欠ライン補正部は基本解像度間欠制御部から出力する出力ラインシンク信号と出力ゲート信号及び出力データを入力して所定の解像度に応じて間引き処理を行うとともに、間引き処理によって発生する位置誤差を注目ラインの近傍のラインのデータを用いて補間演算を行い、補正ライシング信号５１と補正ゲート信号５２及び補正データ５３を出力する。
【００１０】
【実施例】
図１はこの発明の一実施例の構成を示すブロック図である。図に示すように、画像形成装置の画像読取密度切換部には基本解像度間欠制御部１と間引きパターンＲＡＭ２と間欠ライン補正部３を有する。間引きパターンＲＡＭ２には画像読取部１０で読み取った入力データ３３の基本解像度の間引きパターンがあらかじめ格納してある。基本解像度間欠制御部１は画像読取部１０から出力する入力ラインシンク信号３１と入力ラインゲート信号３２と入力データ３３及び画像読取部１０のステッピングモータの速度を一定速度に制御するためにＣＰＵ９から送られるステッピングモータパルス（以下、モータクロックという）３４を入力し、間引きパターンＲＡＭ２に格納された基本解像度の間引きパターンをモータクロック３４のタイミングで読み出してゲートイネーブル信号を発生し、発生したゲートイネーブル信号により基本解像度となる間引き処理を行い、出力ラインシンク信号４１と出力データ４３及び出力ゲート信号４２を出力する。
【００１１】
間欠ライン補正部３は基本解像度間欠制御部１から出力する出力ラインシンク信号４１と出力ゲート信号４２及び出力データ４３を入力して、入力したデータに補間演算を行い所定の解像度に応じて不要なデータのラインを間引くための処理を行うものであり、ライン補正部４と補正用ＲＡＭ５とライン遅延用の複数、例えば，副走査方向の４つのデータをもとに演算を行う場合には３個のＦＩＦＯ６，７，８を有する。補正用ＲＡＭ５には出力データ４３を補正する補間係数とライン間引きデータがあらかじめ格納してある。
【００１２】
ライン補正部４は、図２のブロック図に示すように、複数、例えば副走査方向の４つのデータをもとに演算を行う場合には４個のレジスタ１１，１２，１３，１４と補間係数乗算部１５，１６，１７，１８と加算部１９と除算部２０とＦＩＦＯ制御部２１とＲＡＭ制御部２２及びゲート間引き部２３及びタイミング調整部２４を有する。レジスタ１１〜１４はＦＩＦＯ６〜８により３ライン遅延された出力データ４３を現データとともにラッチする。補間係数乗算部１５〜１８はレジスタ１１〜１４にラッチされたデータの各画素毎に補正用ＲＡＭ５に格納された補間係数を乗算する。加算部１９は補間係数乗算部１５〜１８から出力されるデータを加算し、除算部２０は加算されたデータをあらかじめ定めた除算係数で除算して補正データを生成する。ＦＩＦＯ制御部２１は間欠制御部１から送られる出力ラインシンク信号４１と出力ゲート信号４２によりＦＩＦＯ６〜８を制御する。ＲＡＭ制御部２２は出力ラインシンク信号４１により補正用ＲＡＭ５を制御する。ゲート間引き部２３は出力ラインシンク信号４１と出力ゲート信号４２と補正用ＲＡＭ５に格納されたライン間引きデータを入力してゲート間引き処理をする。タイミング調整部２４は演算によるデータ遅延とゲートのタイミングを合わせて補正ライシング信号５１と補正ゲート信号５２及び補正データ５３を出力する。
【００１３】
上記のように構成された画像読取密度切換部の基本解像度間欠制御部１に画像読取部１０で読み取った入力データ３３、例えば図３（ａ）に示すように、Ｄ１〜Ｄ９ラインのデータが入力ラインシンク信号３１と入力ラインゲート信号３２とともに送られると、基本解像度間欠制御部１は基本解像度、例えば６００ｄｐｉになる間引き処理を行い、図３（ｂ）に示すように、出力ラインシンク信号４１と出力ゲート信号４２とＤ１〜Ｄ９ラインの出力データ４３を間欠ライン補正部３に送る。この基本解像度間欠制御部１で基本解像度となる間引き処理のみ行うことにより、読み取り間欠動作により読み取りが中断されモータ速度が徐々に低速になっても常にラインゲート信号を基本解像度のデータのところでアクティブにすることができるとともに基本解像度である６００ｄｐｉ刻みのデータを簡単に認識することができる。
【００１４】
間欠ライン補正部３は送られた出力データ４３をＦＩＦＯ６〜８により３ライン遅延し、現データとともにレジスタ１１〜１４にラッチする。このレジスタ１１〜１４にラッチした現データと遅延した３ラインの各データの各画素毎に補間係数乗算部１５で補正用ＲＡＭ５に格納された補間係数ｈ（−１）を乗算し、補間係数乗算部１６で補間係数ｈ（０）を乗算し、補間係数乗算部１７で補間係数ｈ（１）を乗算し、補間係数乗算部１８で補間係数ｈ（２）を乗算する。例えば６００ｄｐｉの出力データ４３を４００ｄｐｉの解像度に下げる場合、Ｄ１〜Ｄ９ラインの出力データ４３を２／３に間引くが、このときの理想的なデータ位置は、図３（ｂ）に示すように、Ｄ２はＤ２１の位置、Ｄ５はＤ５１の位置、Ｄ８はＤ８１の位置にあるべきである。しかしながら６００ｄｐｉきざみのデータしかないためそれができない。そこで周辺画素、例えばＤ１，Ｄ２，Ｄ３，Ｄ４からＤ２１のデータを演算してＤ２のデータを置き換えるような補間演算を行う。この補間係数乗算部１５〜１８で乗算する補間は周辺画素の平均をとることが一般的である。このように周辺画素の平均をとる場合、補間係数〔ｈ（−１），ｈ（０），ｈ（１），ｈ（２）〕＝（１，１，１，１）となる。加算部１９は補間係数乗算部１５〜１８から出力されるデータを加算し、除算部２０は加算されたデータをあらかじめ定めた除算係数で除算してデータＤ２１を生成する。この補間をするときに、周辺画素の平均をとり、補間係数〔ｈ（−１），ｈ（０），ｈ（１），ｈ（２）〕＝（１，１，１，１）の場合には除算係数を「４」として除算する。この生成したデータＤ１，Ｄ２１，Ｄ３，Ｄ４，Ｄ５１，Ｄ６，Ｄ７，Ｄ８１，Ｄ９を補正データ５３としてタイミング調整部２４に送る。
【００１５】
一方、ゲート間引き部２３は出力ラインシンク信号４１と出力ゲート信号４２と補正用ＲＡＭ５に格納されたライン間引きデータを入力してゲート間引き処理を行い、図３（ｃ）に示す補正ライシング信号５１と補正ゲート信号５２を発生してタイミング調整部２４に送る。タイミング調整部２４は補正データ５３の演算によるデータ遅延に対してゲートのタイミングを合わせ、補正ライシング信号５１と補正ゲート信号５２及び補正データ５３を出力する。
【００１６】
このようにゲート信号を間引くことにより発生する位置誤差を周辺画素を用いて補間演算することにより、例えば図７（ａ）に示すように６００ｄｐｉを基本解像度として斜め線を読み取って２／３の解像度である４００ｄｐｉにする場合でも、図４に示すように、斜め線と一致した補正後の画素７５，７６を得ることができる。
【００１７】
上記実施例は間欠ライン補正部３のライン補正部４で注目画素を周辺画素の平均をとり補間する場合について説明したが、注目画素の周辺画素による内挿を行う３次関数コンボリュージョン法により補間しても良い。この３次関数コンボリュージョン法による補間係数の一例を下記表に示す。
【００１８】
【表１】

【００１９】
上記表において補間位置とは本来あるべき位置のことであり、例えばドット間を１／８に分け、一番近い位置を補間位置としている。例えば図３（ｂ）のＤ２１はＤ２とＤ３の丁度１／２の位置のデータであるため、補間位置は４／８の「４」となる。この補間位置は要求解像度によって異なるためライン間引きパターンと一緒に補正用ＲＡＭ５にあらかじめ格納しておく。また、周辺画素は４画素でなくとも良い。さらに、補間演算係数は上記表以外のものでも良いし、１ドットの分割も補正精度によって１／４また１／１６に変更しても良い。
【００２０】
このように３次関数コンボリュージョン法によって補間することにより、より精度の高い補間を行うことができる。
【００２１】
上記実施例は基本解像度間欠制御部１で基本解像度となる間引き処理を行い、間欠ライン補正部３で入力データの補間演算と所定の解像度に応じた間引き処理を行った場合について説明したが、図５に示す従来の間欠制御部１０１で所定の解像度に応じた間引き処理を行い、間欠ライン補正部３で入力データの補間演算を行うようにしても良い。
【００２２】
【発明の効果】
この発明は以上説明したように、画像読取部から送られた入力画像データを所定の解像度に応じて間引き処理を行い、この間引き処理によって発生する位置誤差を注目ラインの近傍のラインのデータを用いて補間演算するから、間引きによるラインずれを低減し、良質な画質を形成することができる。
【００２３】
さらに、基本解像度間欠制御部で入力画像データを基本解像度となるように間引き処理を行い、間欠ライン補正部で所定の解像度に応じた間引き処理と間引き処理によって発生する位置誤差を注目ラインの近傍のラインのデータを用いて補間演算を行うことにより、読み取りが間欠動作をしたときのライン補正演算処理を簡単にすることができ、ライン補正演算処理回路を削減して低コスト化を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施例の構成を示すブロック図である。
【図２】ライン補正部の構成を示すブロック図である。
【図３】上記実施例の動作を示す信号系列図である。
【図４】上記実施例による補正後の画素の並びのイメージを示す配置図である。
【図５】従来例の構成を示すブロック図である。
【図６】従来例のの動作を示す信号系列図である。
【図７】従来例による画素の並びのイメージを示す配置図である。
【符号の説明】
１；基本解像度間欠制御部、２；間引きターンＲＡＭ、
３；間欠ライン補正部、４；ライン補正部、５；補正用ＲＡＭ、
６，７，８；ＦＩＦＯ、１１〜１４；レジスタ、
１５〜１８；補間係数乗算部、１９；加算部、２０；除算部、
２３；ゲート間引き部、２４；タイミング調整部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus that processes image data read by an image forming apparatus such as a copying machine, a scanner, or a facsimile, and more particularly to density conversion processing of image data.
[0002]
[Prior art]
In a copying machine, a scanner, or the like, the image reading density can be switched in order to reduce the resolution or change the magnification. As a method for switching the image reading density, for example, as shown in Japanese Patent Application Laid-Open No. 10-210237, a stepping sent from a control device (CPU) to control the speed of the stepping motor of the image reading unit to a constant speed. Whether a gate enable signal is generated for each motor pulse (hereinafter referred to as a motor clock), and a line gate signal input for each line of image data sent from the image reading unit is used as an output gate signal (effective line gate signal). Whether or not the gate enable signal is accepted is determined and switched to the target image reading density.
[0003]
In order to switch the image reading density, for example, as shown in the block diagram of FIG. 5, the intermittent control unit 101 inputs the input line sync signal 31, the input line gate signal 32, the input data 33, and the motor clock 34, and the line gate signal. In order to reduce the resolution by thinning out, the thinning pattern stored in advance in the thinning pattern RAM 102 is read at the timing of the motor clock 34 to generate a gate enable signal, and the input line gate signal 32 is thinned out by the generated gate enable signal and output. A gate signal 62 is generated, and the generated output gate signal 62 is output together with the output line sync signal 61 and the output data 63. For example, as shown in FIG. 6A, the input line sync signal 31, the input line gate signal 32, and the input data 33 of the D1 to D9 lines are input to the intermittent control unit 101, and the intermittent control unit 101 receives the input data 33 of 600 dpi. When the output gate signal 62 shown in FIG. 6B is generated by thinning out the input line gate signals 32 of D3, D6, and D9 to change the data to 400 dpi, the D3 line, D6 line, and D9 of the output data 63 are generated. The line is discarded because there is no line gate signal in the subsequent processing.
[0004]
The order of thinning out the lines of the input data 33 differs depending on the required resolution. Depending on the required resolution, the order of thinning out the lines becomes non-uniform and jitter occurs. The jitter generated by the thinning process of the line gate signal becomes noticeable when a 45-degree oblique line is read. That is, when the thinning in the line direction is not constant, the 45-degree oblique line is conspicuous because the angle is not 45 degrees. For example, FIG. 7A shows an image of the arrangement of the pixels 71 when an oblique line is read with a basic resolution of 600 dpi. If there is no jitter other than electrical factors at the time of reading, the dot arrangement shown in FIG. When the input data 33 is reduced to 300 dpi, which is a half resolution by line thinning, the image of the arrangement of the pixels 71 of the output data 63 obtained by thinning the input data 33 by half in both the main scanning direction and the sub-scanning direction is As shown in FIG. 7B, there is no displacement of the pixel 71 since 1 dod is thinned out in 2 dods in both the main scanning direction and the sub-scanning direction, and no jitter is generated in this case. However, when the input data 33 is set to 400 dpi, which is a resolution of 2/3, the output data 63 obtained by thinning the input data 33 to 2/3 in both the main scanning direction and the sub scanning direction is 3 in both the main scanning direction and the sub scanning direction. Since one dot is thinned out in the dot, as shown in FIG. 7C, a pixel 72 shifted in the main scanning direction and the sub-scanning direction is generated in the arrangement of the pixels 71. In some cases, a jitter 72 occurs at the two

locations

73 and 74 due to the shifted pixel 72, and this jitter cannot be ignored.
[0005]
SUMMARY OF THE INVENTION An object of the present invention is to provide an image processing apparatus capable of improving such disadvantages and reducing a jitter generated when the image reading density is switched and obtaining a high-quality image.
[0006]
[Means for Solving the Problems]
The image processing apparatus according to the present invention includes a thinning pattern storage unit, a basic resolution intermittent control unit, and an intermittent line correction unit, and the thinning pattern storage unit thins out the basic resolution of input data read by the image reading unit. A pattern is stored in advance, and the basic resolution intermittent control unit inputs an input line gate signal and input data output from the image reading unit and a motor clock for controlling the speed of the stepping motor of the image reading unit, and the thinning pattern The basic resolution thinning pattern stored in the storage unit is read at the timing of the motor clock to generate a gate enable signal, and the generated gate enable signal performs the thinning processing to the basic resolution for the input data, and the output gate signal and output Data is output, and the intermittent line correction unit outputs the basic resolution. A gate thinning process is performed by inputting an output gate signal and output data output from the missing control unit, and a position error generated by the gate thinning process is interpolated using data of a line near the target line. To do.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
The image reading density switching unit of the image forming apparatus according to the present invention includes a basic resolution intermittent control unit, a thinning turn RAM, and an intermittent line correction unit. The thinning pattern RAM stores in advance a thinning pattern of the basic resolution of the input data read by the image reading unit. The basic resolution intermittent control unit is a stepping motor pulse (hereinafter referred to as “stepping motor pulse”) sent from the CPU to control the input line sync signal, the input line gate signal, the input data, and the stepping motor speed of the image reading unit to be constant. , Called a motor clock), reads out the basic resolution thinning pattern stored in the thinning pattern RAM at the timing of the motor clock, generates a gate enable signal, and performs the thinning processing to the basic resolution by the generated gate enable signal The output line sync signal, the output data, and the output gate signal are output. The intermittent line correction unit inputs the output line sync signal, the output gate signal, and the output data output from the basic resolution intermittent control unit, performs the thinning process according to a predetermined resolution, and detects the position error generated by the thinning process as the target line. Interpolation calculation is performed using the data of the line in the vicinity of, and a corrected licing signal 51, a corrected gate signal 52, and corrected data 53 are output.
[0010]
【Example】
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. As shown in the figure, the image reading density switching unit of the image forming apparatus includes a basic resolution intermittent control unit 1, a thinning pattern RAM 2, and an intermittent line correction unit 3. The thinning pattern RAM 2 stores in advance a thinning pattern of the basic resolution of the input data 33 read by the image reading unit 10. The basic resolution intermittent control unit 1 sends the input line sync signal 31, the input line gate signal 32, the input data 33 and the stepping motor of the image reading unit 10 output from the image reading unit 10 from the CPU 9 in order to control them at a constant speed. The stepping motor pulse (hereinafter referred to as motor clock) 34 is input, the thinning pattern stored in the thinning pattern RAM 2 is read out at the timing of the motor clock 34 to generate a gate enable signal, and the generated gate enable signal A thinning process to a basic resolution is performed, and an output line sync signal 41, output data 43, and output gate signal 42 are output.
[0011]
The intermittent line correction unit 3 receives the output line sync signal 41, the output gate signal 42, and the output data 43 output from the basic resolution intermittent control unit 1, performs an interpolation operation on the input data, and is unnecessary according to a predetermined resolution. A process for thinning out data lines is performed, and when performing calculations based on a line correction unit 4, a correction RAM 5, and a plurality of line delay data, for example, four data in the sub-scanning direction, three processings are performed. FIFOs 6, 7, and 8. The correction RAM 5 stores in advance interpolation coefficients for correcting the output data 43 and line thinning data.
[0012]
As shown in the block diagram of FIG. 2, the line correction unit 4 has four

registers

11, 12, 13, 14 and interpolation coefficients when performing calculations based on a plurality of, for example, four data in the sub-scanning direction.

Multipliers

15, 16, 17, 18, adder 19, divider 20, FIFO controller 21, RAM controller 22, gate thinning unit 23, and timing adjuster 24. The registers 11 to 14 latch the output data 43 delayed by three lines by the FIFOs 6 to 8 together with the current data. The interpolation coefficient multipliers 15 to 18 multiply the interpolation coefficient stored in the correction RAM 5 for each pixel of the data latched in the registers 11 to 14. The adder 19 adds the data output from the interpolation coefficient multipliers 15 to 18, and the divider 20 divides the added data by a predetermined division coefficient to generate correction data. The FIFO control unit 21 controls the FIFOs 6 to 8 by the output line sync signal 41 and the output gate signal 42 sent from the intermittent control unit 1. The RAM control unit 22 controls the correction RAM 5 with the output line sync signal 41. The gate thinning unit 23 receives the output line sync signal 41, the output gate signal 42, and the line thinning data stored in the correction RAM 5, and performs gate thinning processing. The timing adjustment unit 24 outputs a correction licing signal 51, a correction gate signal 52, and correction data 53 in accordance with the data delay due to the calculation and the gate timing.
[0013]
The input data 33 read by the image reading unit 10, for example, the data of the D1 to D9 lines is input to the basic resolution intermittent control unit 1 of the image reading density switching unit configured as described above, for example, as shown in FIG. When sent together with the line sync signal 31 and the input line gate signal 32, the basic resolution intermittent control unit 1 performs a thinning process to a basic resolution, for example, 600 dpi, and, as shown in FIG. The output gate signal 42 and the output data 43 of the D1 to D9 lines are sent to the intermittent line correction unit 3 . The basic resolution intermittent control unit 1 performs only the thinning process to the basic resolution, so that the line gate signal is always active at the basic resolution data even when the reading is interrupted by the intermittent reading operation and the motor speed gradually decreases. In addition, it is possible to easily recognize data in increments of 600 dpi, which is the basic resolution.
[0014]
The intermittent line correction unit 3 delays the output data 43 sent by the FIFOs 6 to 8 by 3 lines and latches it in the registers 11 to 14 together with the current data. The interpolation coefficient multiplication unit 15 multiplies the interpolation coefficient h (−1) stored in the correction RAM 5 for each pixel of the current data latched in the registers 11 to 14 and each of the delayed three lines of data, thereby multiplying the interpolation coefficient. The unit 16 multiplies the interpolation coefficient h (0), the interpolation coefficient multiplication unit 17 multiplies the interpolation coefficient h (1), and the interpolation coefficient multiplication unit 18 multiplies the interpolation coefficient h (2). For example, when the output data 43 of 600 dpi is reduced to a resolution of 400 dpi, the output data 43 of the D1 to D9 lines is thinned out to 2/3. The ideal data position at this time is as shown in FIG. D2 should be in the position of D21, D5 should be in the position of D51, and D8 should be in the position of D81. However, this is not possible because there is only 600 dpi data. Therefore, interpolation calculation is performed such that the data of D21 is calculated from the surrounding pixels, for example, D1, D2, D3, and D4, and the data of D2 is replaced. In general, the interpolation performed by the interpolation coefficient multipliers 15 to 18 takes an average of surrounding pixels. Thus, when taking the average of surrounding pixels, the interpolation coefficients [h (−1), h (0), h (1), h (2)] = (1, 1, 1, 1). The adder 19 adds the data output from the interpolation coefficient multipliers 15 to 18, and the divider 20 divides the added data by a predetermined division coefficient to generate data D21. When this interpolation is performed, the average of surrounding pixels is taken, and the interpolation coefficient [h (−1), h (0), h (1), h (2)] = (1, 1, 1, 1) Is divided by setting the division coefficient to “4”. The generated data D1, D21, D3, D4, D51, D6, D7, D81, and D9 are sent as correction data 53 to the timing adjustment unit 24.
[0015]
On the other hand, the gate decimation unit 23 receives the output line sync signal 41, the output gate signal 42, and the line decimation data stored in the correction RAM 5, and performs gate decimation processing to obtain the corrected licing signal 51 shown in FIG. A correction gate signal 52 is generated and sent to the timing adjustment unit 24. The timing adjustment unit 24 adjusts the gate timing with respect to the data delay caused by the calculation of the correction data 53, and outputs the correction licing signal 51, the correction gate signal 52, and the correction data 53.
[0016]
By interpolating the position error generated by thinning out the gate signal in this way using peripheral pixels, for example, as shown in FIG. 7A, the diagonal line is read with 600 dpi as the basic resolution, and the resolution is 2/3. Even in the case of 400 dpi, as shown in FIG. 4, it is possible to obtain corrected

pixels

75 and 76 that coincide with the diagonal lines.
[0017]
In the above embodiment, the case where the line correction unit 4 of the intermittent line correction unit 3 interpolates the target pixel by averaging the peripheral pixels is described. However, by the cubic function convolution method that interpolates the target pixel by the peripheral pixels. Interpolation may be performed. An example of the interpolation coefficient by this cubic function convolution method is shown in the following table.
[0018]
[Table 1]

[0019]
In the above table, the interpolation position is a position that should be originally. For example, the dot position is divided into 1/8, and the closest position is set as the interpolation position. For example, since D21 in FIG. 3B is data at a position that is exactly ½ of D2 and D3, the interpolation position is “4” of 4/8. Since this interpolation position differs depending on the required resolution, it is stored in advance in the correction RAM 5 together with the line thinning pattern. The peripheral pixels need not be four pixels. Further, the interpolation calculation coefficient may be other than the above table, and the division of 1 dot may be changed to 1/4 or 1/16 depending on the correction accuracy.
[0020]
Thus, interpolation with higher accuracy can be performed by performing interpolation by a cubic function convolution method.
[0021]
In the above embodiment, the basic resolution intermittent control unit 1 performs the thinning process to the basic resolution, and the intermittent line correction unit 3 performs the interpolation calculation of the input data and the thinning process according to the predetermined resolution. The conventional intermittent control unit 101 shown in FIG. 5 may perform a thinning process according to a predetermined resolution, and the intermittent line correction unit 3 may perform an interpolation calculation of input data.
[0022]
【The invention's effect】
As described above, according to the present invention, the input image data sent from the image reading unit is subjected to a thinning process according to a predetermined resolution, and the position error generated by the thinning process is used using data of a line near the target line. Therefore, the line deviation due to thinning can be reduced, and a high quality image can be formed.
[0023]
Further, the basic resolution intermittent control unit performs the thinning process so that the input image data becomes the basic resolution, and the intermittent line correction unit eliminates the position error generated by the thinning process and the thinning process according to a predetermined resolution near the target line. By performing interpolation calculation using line data, it is possible to simplify line correction calculation processing when reading is intermittently performed, and it is possible to reduce the cost by reducing the number of line correction calculation processing circuits. .
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration of a line correction unit.
FIG. 3 is a signal sequence diagram showing the operation of the embodiment.
FIG. 4 is an arrangement diagram illustrating an image of a pixel arrangement after correction according to the embodiment.
FIG. 5 is a block diagram showing a configuration of a conventional example.
FIG. 6 is a signal sequence diagram showing an operation of a conventional example.
FIG. 7 is a layout diagram illustrating an image of a pixel arrangement according to a conventional example.
[Explanation of symbols]
1; basic resolution intermittent control unit; 2; thinning turn RAM;
3; intermittent line correction unit; 4; line correction unit; 5; correction RAM;
6, 7, 8; FIFO, 11-14; register,
15 to 18; interpolation coefficient multiplication unit, 19; addition unit, 20; division unit,
23: Gate thinning section, 24: Timing adjustment section.

Claims

A thinning pattern storage unit, a basic resolution intermittent control unit, and an intermittent line correction unit,
The thinning pattern storage unit stores in advance a thinning pattern of basic resolution of input data read by the image reading unit,
The basic resolution intermittent control unit inputs an input line gate signal and input data output from the image reading unit, and a motor clock for controlling the speed of the stepping motor of the image reading unit, and is stored in the thinning pattern storage unit The basic resolution thinning pattern is read out at the timing of the motor clock to generate a gate enable signal, and the generated gate enable signal performs a thinning process with the basic resolution on the input data, and outputs an output gate signal and output data.
The intermittent line correction unit inputs an output gate signal and output data output from the basic resolution intermittent control unit, performs gate thinning processing, and detects position errors generated by the gate thinning processing as data of lines near the target line. An image processing apparatus characterized by performing an interpolation calculation using the image processing apparatus.