JP3897250B2 - Semiconductor package substrate and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体チップを実装する半導体パッケージ用基板に関し、特に、半導体チップの実装性に優れた半導体パッケージ用基板、及びその製造方法に関する。
【０００２】
【従来の技術】
半導体チップをプリント配線板（マザーボード）に実装する際、殆どの場合、当該半導体チップとプリント配線板の熱膨張差により発生する応力を緩和したり、或いは、狭ピッチ電極からなる半導体チップをプリント配線板に実装できるように電極ピッチを広げたりする目的で、半導体パッケージ用基板（以降これを「パッケージ基板」と呼ぶ。）を介して実装するようにしている。
【０００３】
半導体チップとパッケージ基板の接続方法に関しては、従来、ワイヤーボンディングが主流であったが、配線長が長く、径が小さいため、周波数の上昇に伴い抵抗が増加し、高速信号化の妨げとなっていった。これにより近年では、このような不具合を回避できるフリップチップ接続の形態に移行してきている。
【０００４】
このようなフリップチップ接続について、図４を用いて簡単に説明する。尚、説明の便宜上、パッケージ基板の配線パターンとして、接続パッド部のみを示すことにした。
【０００５】
図４（ａ）は、パッケージ基板６ａにおける半導体チップ搭載面の一例を示した断面図で、図４（ｂ）に示した平面図のＢ−Ｂ線上でカットした状態を示したものであり、絶縁基材１上に半導体チップ７の電極８に対応して形成された接続パッド２と、当該接続パッド２の形成部に開口部３ｂを設けたソルダーレジスト３とからなり、当該半導体チップ７の電極８上に設けたはんだ等の接続バンプ９と当該接続パッド２とを、図示しないＡＣＦ（異方性導電フィルム）を介して接続する、あるいは両者をはんだ接続した後、当該半導体チップ７とパッケージ基板６ａの間にアンダーフィルを封入するというものである。
【０００６】
【発明が解決しようとする課題】
しかし、このようなパッケージ基板６ａの構成では、以下のような不具合を有していた。即ち、フリップチップ接続法では、パッケージ基板６ａにおける接続パッド２のパッドトップ径ｒ１の確保（具体的にはパッドトップ側の面積の確保）が非常に重要となってくるが、パッケージ基板の回路形成方法は、未だサブトラクティブ法が主流であるため、当該接続パッド２のパッドトップ径ｒ１が小さく、パッドボトム径ｒ２が大きい断面台形状になってしまう。そして、このような接続パッド２と半導体チップ７の電極８に形成された接続バンプ９とをＡＣＦを介して接続する場合、当該接続パッド２のパッドトップ径ｒ１が小さいため、当該接続パッド２と接続バンプ９間で接触するＡＣＦ中の導電粒子の数が少なくなり、両者の接続信頼性が低下するという不具合があった。また、最悪な場合には、当該接続パッド２上に当該接続バンプ９が載らず、外れてしまうということがあった。
【０００７】
また、パッケージ基板６ａに形成されるソルダーレジスト３は、通常液状インクを塗布しているため、膜厚にバラツキが生じ、ソルダーレジスト高さｈ１とパッド高さｈ２との差ｈ３が大きくなった箇所において、接続パッド２と接続バンプ９との間で導通不良が発生することがあった。
【０００８】
本発明は、上記不具合を解消すべくなされたもので、その目的とするところは、パッドトップ径が小さく、かつ、ソルダーレジスト高さとパッド高さとの差が大きい場合においても、安定して半導体チップをパッケージ基板に実装することができる半導体パッケージ用基板とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成する請求項１に係る本発明は、半導体チップを実装する半導体パッケージ用基板であって、当該半導体チップの各電極に対応してそれぞれ形成された断面台形状の接続パッドと、当該各接続パッドに対応してそれぞれ開口部が形成されたソルダーレジストとを備えており、かつ当該ソルダーレジストの各開口部のトップ側開口径が、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成されていると共に、当該ソルダーレジストの各開口部内が当該ソルダーレジストの表面より低い位置まで当該接続パッドの表面金属めっき層で充填されていることを特徴とする半導体パッケージ用基板である。
【００１０】
また、請求項２に係る本発明は、当該ソルダーレジストの開口部は、ボトム側開口径が、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成されていることを特徴とする請求項１に記載の半導体パッケージ用基板である。
【００１１】
また、請求項３に係る本発明は、当該ソルダーレジストが、フィルム状のソルダーレジストを積層したものであることを特徴とする請求項１又は２に記載の半導体パッケージ用基板である。
【００１２】
また、請求項４に係る本発明は、半導体チップを実装する半導体パッケージ用基板の製造方法であって、絶縁層上に積層された金属箔にエッチング加工を行うことによって、半導体チップの各電極に対応する断面台形状の接続パッドを形成する工程と、当該接続パッド形成面にソルダーレジストを形成する工程と、当該接続パッド上のソルダーレジストに当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下のトップ側開口径を有する開口部を形成する工程と、当該ソルダーレジスト開口部内に当該ソルダーレジストの表面よりも低い位置まで当該接続パッドの表面金属めっき層を充填する工程とを含むことを特徴とする半導体パッケージ用基板の製造方法である。
【００１３】
また、請求項５に係る本発明は、当該ソルダーレジストの開口部を形成する工程として、ボトム側開口径を、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成することを特徴とする請求項４に記載の半導体パッケージ用基板の製造方法である。
【００１４】
また、請求項６に係る本発明は、当該ソルダーレジストを、フィルム状のソルダーレジストを積層して形成することを特徴とする請求項４又は５に記載の半導体パッケージ用基板の製造方法である。
【００１７】
【発明の実施の形態】
本発明のパッケージ基板とその製造工程を図１乃至図２を用いて説明する。尚、説明の便宜上、パッケージ基板の配線パターンとして、接続パッドのみを示した。
【００１８】
図１（ａ）は、パッケージ基板６における半導体チップ搭載面の一例を示した断面図で、図１（ｂ）に示した平面図のＡ−Ａ線上でカットした状態を示したものであり、絶縁基材１上に半導体チップ７の電極８に対応して形成された断面台形状の接続パッド２と、当該接続パッド２上にトップ側開口径ｒ３が当該接続パッド２のトップ径ｒ１よりも大きい径で形成されるとともにボトム側開口径ｒ４が当該接続パッド２のボトム径ｒ２よりも小さい径で開口された開口部３ａを設けたソルダーレジスト３と、当該開口部３ａ内であって当該ソルダーレジスト３の表面より僅かに低い状態で充填された当該接続パッド２の表面金属めっき層５とからなるものである。
【００１９】
続いて、図２を用いて上記図１のパッケージ基板６の製造工程を説明する。
【００２０】
まず、絶縁基材１上の金属箔（スルーホール形成用のめっきも含む）に一般的な写真法によってエッチングレジストパターンを形成し、次いで、エッチングにより回路形成を行った後、当該エッチングレジストを剥離することによって、断面台形状の接続パッド２を含んだ配線パターンを形成する（図２（ａ）参照）。次に、図２（ｂ）に示したように、配線パターン形成面にソルダーレジスト３を形成し、次いで、当該接続パッド２上にトップ側開口径ｒ３が当該接続パッド２のトップ径ｒ１よりも大きい径で形成されるとともにボトム側開口径ｒ４が当該接続パッド２のボトム径ｒ２よりも小さい径で開口された開口部３ａを形成する（図２（ｃ）参照）。
【００２１】
ここで、ソルダーレジスト３における開口部３ａの形成条件としては、特に限定されるものではないが、トップ側開口径ｒ３が接続パッド２の５０％の高さにおけるパッド径以上かつ当該接続パッド２のボトム径ｒ２以下とすることが好ましく、また、ボトム側開口径ｒ４が接続パッド２のトップ径ｒ１の５０％以上かつ当該接続パッド２の８０％の高さにおけるパッド径以下とすることが好ましい。
【００２２】
その理由として、ソルダーレジスト３における開口部３ａのトップ側開口径ｒ３を、接続パッド２の５０％の高さにおけるパッド径未満とすると、当該接続パッド２と接続バンプ９とを、例えば、ＡＣＦを介して接続した場合に、当該接続パッド２と接続バンプ９間での接続信頼性が得られ難く、また、接続パッド２のボトム径ｒ２以上とすると、例えば、Ｃ４接続（controlled collapse bonding connection）の場合のリフロー時に、隣接するパッド間（当該パッドとは接続パッド２の表面処理層５に該当）ではんだブリッジが発生し易くなるとともに、当該ソルダーレジスト３の開口部３ａ内に充填するめっきの充填量も多くなるため、コスト高となってしまうからである。また、ソルダーレジスト３における開口部３ａのボトム側開口径ｒ４については、接続パッド２のトップ径ｒ１の５０％以下とすると、当該接続パッド２と接続バンプ９間での抵抗値が高くなり、また、当該接続パッド２の８０％の高さにおけるパッド径以上とすると、上記トップ側開口径ｒ３の形成条件の場合と同様、当該ソルダーレジスト３の開口部３ａ内に充填するめっきの充填量が多くなることによって、コスト高となってしまうからである。
【００２３】
また、ソルダーレジスト３の形成方法としては、液状のものを塗布する方法、あるいはフィルム状のものを積層する方法のいずれでも構わないが、半導体チップの実装性をより向上させる上で、表面平滑性に優れるフィルム状のものを積層するのが好ましい。
【００２４】
また、当該ソルダーレジストとしては、感光性、あるいは熱硬化性のいずれでもよいが、レーザによりファインな開口部を形成することができ、かつ、耐熱性等の樹脂特性にも優れる熱硬化性のものを用いるのが好ましい。
【００２５】
続いて、めっき処理により、当該ソルダーレジスト３の開口部３ａ内であって、かつ、当該ソルダーレジスト３の表面よりも僅かに低い高さで当該接続パッド２の表面金属めっき層５を形成する（例えば、ニッケルめっき４ａをある程度厚く充填した後、当該ニッケルめっき４ａの表面に薄い金めっき４ｂを形成する）ことによって、本発明のパッケージ基板６を得る（図２（ｄ）参照）。
【００２６】
このように、接続パッドのトップ径が小さく、また、ソルダーレジスト高さと接続パッド高さの差が大きい場合においても、上記のようにソルダーレジストのトップ側開口径を当該接続パッドのトップ径より大きくし、また、ソルダーレジスト開口部内に当該ソルダーレジストの表面より僅かに低い位置まで当該接続パッドの表面金属めっき層を充填することによって、半導体チップの実装性低下を容易に補うことができる。
【００２７】
本発明を説明するにあたって、図１の構成のパッケージ基板を用いて説明したが、本発明の構成はこの限りでなく、図３（ａ）乃至（ｂ）に示したような構成としても構わない。また、電極が格子状に配列された半導体チップを実装するパッケージ基板においても、本発明を用いることによって同様の効果を得ることができる。
【００２８】
また、図１においては、長方形の接続パッドを例として挙げ、長手方向のパッドトップ径に対して、ソルダーレジストのトップ側開口径を小さく形成するようにしたが、これは、接続領域を確保できていれば必要以上にソルダーレジスト開口部を広げる必要はなく、むしろ接続パッドのソルダーレジスト被覆領域を大きくすることによって、当該接続パッドの剥離強度を上げる方が好ましいと考えたためであって、もちろん長手方向のパッドトップ径よりもソルダーレジストのトップ側開口径を大きくすることも可能である。
【００２９】
【実施例】
実施例１
まず、絶縁基材上の金属箔（スルーホール形成用のめっきも含む）に一般的な写真法によってエッチングレジストパターン（パッド幅／パッド間隙＝６０μm／４０μm）を形成し、次いで、エッチング及び当該エッチングレジストを剥離することによって、接続パッドを含んだ配線パターンを形成した。ここで仕上がった接続パッドは、トップ径＝３５μm、ボトム径＝５５μmの断面台形状であった。次に、ソルダーレジストと導体間との密着性向上処理としてメック（株）製ＣＺ８１００で１μm処理した。当該接続パッド形成面に、厚さ４０μmのフィルム状のソルダーレジストを、真空ラミネーター及びホットプレスにより積層した。このとき、接続パッド上のソルダーレジスト厚は２０μmであった。次に、ＵＶ−ＹＡＧレーザを０．２３mj、６０ショット照射し、当該接続パッド上にトップ側開口径が５０μm、ボトム側開口径が２５μmの開口部を形成した。次に、当該ソルダーレジスト開口部内に、当該ソルダーレジストの表面より５μm程度低い高さまで電解ニッケルめっきを析出し、次いで、当該ニッケルめっきの表面に、膜厚０．５μmの金めっきを形成することによって、接続パッドの表面金属めっき層を充填形成したパッケージ基板を得た。この時の表面金属めっき層のトップ径は、４６μmであった。
【００３０】
試験例１
従来品（ソルダーレジスト：インク、接続パッド径：３５μm）と本発明品（ソルダーレジスト：ドライフィルム、接続パッド径：４６μm）のそれぞれに、ＡＣＦフリップチップ実装試験を行った。その結果、従来品では良品率９３％（不良の内訳としては、▲１▼接続バンプが接続パッド上から外れる不良が４％、▲２▼ソルダーレジスト厚のばらつきが大きいことによる接続バンプと接続パッドの接触不良が３％であった。）であったのに対し、本発明品では良品率１００％であった。従って、今回の試験では、７％の不良削減を確認することができた。
【００３１】
【発明の効果】
フリップチップ実装用のパッケージ基板を本発明の構成とすることによって、接続パッド上部に広面積の接触面が確保されるので、接続パッドのトップ径が小さく、かつ、ソルダーレジスト厚のばらつきによるソルダーレジスト高さと、接続パッド高さとの差が大きい場合においても、安定して半導体チップを実装することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明パッケージ基板の構成を説明するための概略断面説明図、（ｂ）は（ａ）の概略表面説明図。
【図２】本発明パッケージ基板を製造するための概略断面工程図。
【図３】本発明のその他のパッケージ基板の概略断面図。
【図４】（ａ）は従来のパッケージ基板の構成を説明するための概略断面説明図、（ｂ）は（ａ）の概略表面説明図。
【符号の説明】
１：絶縁基材
２：接続パッド
３：ソルダーレジスト
３ａ、３ｂ：ソルダーレジスト開口部
４ａ：ニッケルめっき
４ｂ：金めっき
５：表面金属めっき層
６、６ａ：パッケージ基板
７：半導体チップ
８：電極
９：接続バンプ
ｒ１：パッドトップ径
ｒ２：パッドボトム径
ｒ３：ソルダーレジストトップ側開口径
ｒ４：ソルダーレジストボトム側開口径
ｈ１：ソルダーレジスト高さ
ｈ２：パッド高さ
ｈ３：ソルダーレジスト高さとパッド高さの差[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor package substrate on which a semiconductor chip is mounted, and more particularly to a semiconductor package substrate excellent in mountability of a semiconductor chip and a method for manufacturing the same.
[0002]
[Prior art]
When mounting a semiconductor chip on a printed wiring board (motherboard), in most cases, the stress generated by the difference in thermal expansion between the semiconductor chip and the printed wiring board is relieved, or a semiconductor chip consisting of a narrow pitch electrode is printed. For the purpose of widening the electrode pitch so that it can be mounted on a board, mounting is performed via a semiconductor package substrate (hereinafter referred to as “package substrate”).
[0003]
Conventionally, wire bonding has been the mainstream for connecting the semiconductor chip and the package substrate. However, since the wiring length is long and the diameter is small, the resistance increases as the frequency increases, preventing high-speed signals. It was. As a result, in recent years, there has been a shift to a flip-chip connection configuration that can avoid such problems.
[0004]
Such flip chip connection will be briefly described with reference to FIG. For convenience of explanation, only the connection pad portion is shown as the wiring pattern of the package substrate.
[0005]
4A is a cross-sectional view showing an example of a semiconductor chip mounting surface in the package substrate 6a, and shows a state cut along the line BB in the plan view shown in FIG. 4B. The connection pad 2 formed on the insulating base 1 corresponding to the electrode 8 of the semiconductor chip 7 and the solder resist 3 provided with the opening 3b in the connection pad 2 forming portion. The connection bump 9 such as solder provided on the electrode 8 and the connection pad 2 are connected via an ACF (an anisotropic conductive film) (not shown), or both are connected by soldering, and then the semiconductor chip 7 and the package are connected. An underfill is sealed between the substrates 6a.
[0006]
[Problems to be solved by the invention]
However, such a configuration of the package substrate 6a has the following problems. That is, in the flip chip connection method, it is very important to secure the pad top diameter r1 of the connection pad 2 in the package substrate 6a (specifically, secure the area on the pad top side). As the method, the subtractive method is still mainstream, so that the connection pad 2 has a trapezoidal shape with a small pad top diameter r1 and a large pad bottom diameter r2. When such a connection pad 2 and the connection bump 9 formed on the electrode 8 of the semiconductor chip 7 are connected via the ACF, the pad top diameter r1 of the connection pad 2 is small. There was a problem that the number of conductive particles in the ACF that contacted between the connection bumps 9 was reduced, and the connection reliability between the two was reduced. In the worst case, the connection bump 9 is not placed on the connection pad 2 and may come off.
[0007]
Further, since the solder resist 3 formed on the package substrate 6a is usually applied with liquid ink, the film thickness varies, and the difference h3 between the solder resist height h1 and the pad height h2 is increased. In this case, a conduction failure may occur between the connection pad 2 and the connection bump 9.
[0008]
The present invention has been made to solve the above-mentioned problems. The object of the present invention is to stably provide a semiconductor chip even when the pad top diameter is small and the difference between the solder resist height and the pad height is large. An object of the present invention is to provide a semiconductor package substrate that can be mounted on a package substrate and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
The present invention according to claim 1, which achieves the above object, is a semiconductor package substrate on which a semiconductor chip is mounted, the trapezoidal connection pad formed corresponding to each electrode of the semiconductor chip, A solder resist having openings corresponding to the connection pads, and the top opening diameter of each opening of the solder resist is equal to or larger than the pad diameter at a height of 50% of the connection pads. And it is formed below the bottom diameter of the connection pad, and the inside of each opening of the solder resist is filled with the surface metal plating layer of the connection pad to a position lower than the surface of the solder resist. A semiconductor package substrate.
[0010]
Further, the present invention according to claim 2, the opening of the solder resist, bottom opening diameter is below the pad diameter at 80% of the height of 50% or more and the connection pads of the top diameter of the connection pad The semiconductor package substrate according to claim 1, wherein the substrate is formed.
[0011]
Moreover, this invention which concerns on Claim 3 is a board | substrate for semiconductor packages of Claim 1 or 2 characterized by the said solder resist laminating | stacking a film-form solder resist .
[0012]
According to a fourth aspect of the present invention , there is provided a method for manufacturing a semiconductor package substrate on which a semiconductor chip is mounted, and etching is performed on a metal foil laminated on an insulating layer so that each electrode of the semiconductor chip is processed. A step of forming a corresponding trapezoidal connection pad, a step of forming a solder resist on the connection pad forming surface, and a solder resist on the connection pad having a pad diameter equal to or greater than a pad diameter at a height of 50% of the connection pad; A step of forming an opening having a top-side opening diameter equal to or less than a bottom diameter of the connection pad, and a step of filling the surface of the connection pad with a surface metal plating layer to a position lower than the surface of the solder resist in the solder resist opening A method for manufacturing a semiconductor package substrate .
[0013]
Further, in the present invention according to claim 5, as the step of forming the opening of the solder resist, the bottom side opening diameter is 50% or more of the top diameter of the connection pad and 80% of the connection pad. The semiconductor package substrate manufacturing method according to claim 4, wherein the semiconductor package substrate is formed to have a pad diameter or less .
[0014]
The present invention according to claim 6 is the method for manufacturing a semiconductor package substrate according to claim 4 or 5, wherein the solder resist is formed by laminating a film-like solder resist .
[0017]
DETAILED DESCRIPTION OF THE INVENTION
The package substrate of the present invention and its manufacturing process will be described with reference to FIGS. For convenience of explanation, only connection pads are shown as the wiring pattern of the package substrate.
[0018]
FIG. 1A is a cross-sectional view showing an example of a semiconductor chip mounting surface in the package substrate 6 and shows a state cut along the line AA of the plan view shown in FIG. A connection pad 2 having a trapezoidal cross section formed on the insulating base 1 corresponding to the electrode 8 of the semiconductor chip 7, and a top-side opening diameter r 3 on the connection pad 2 is larger than the top diameter r 1 of the connection pad 2. A solder resist 3 provided with an opening 3a formed with a large diameter and having a bottom side opening diameter r4 smaller than the bottom diameter r2 of the connection pad 2, and the solder resist 3 in the opening 3a. The surface metal plating layer 5 of the connection pad 2 is filled in a state slightly lower than the surface of the resist 3.
[0019]
Next, the manufacturing process of the package substrate 6 shown in FIG. 1 will be described with reference to FIG.
[0020]
First, an etching resist pattern is formed by a general photographic method on a metal foil (including plating for forming a through hole) on the insulating substrate 1, and then a circuit is formed by etching, and then the etching resist is removed. Thus, a wiring pattern including the connection pad 2 having a trapezoidal cross section is formed (see FIG. 2A). Next, as shown in FIG. 2B, a solder resist 3 is formed on the wiring pattern forming surface, and then the top side opening diameter r3 on the connection pad 2 is larger than the top diameter r1 of the connection pad 2. An opening 3a is formed which is formed with a large diameter and whose bottom side opening diameter r4 is smaller than the bottom diameter r2 of the connection pad 2 (see FIG. 2C).
[0021]
Here, the formation condition of the opening 3a in the solder resist 3 is not particularly limited, but the top-side opening diameter r3 is equal to or larger than the pad diameter at a height of 50% of the connection pad 2 and the connection pad 2 The bottom diameter r2 or less is preferable, and the bottom-side opening diameter r4 is preferably 50% or more of the top diameter r1 of the connection pad 2 and 80% or less of the connection pad 2.
[0022]
The reason is that if the top-side opening diameter r3 of the opening 3a in the solder resist 3 is less than the pad diameter at the height of 50% of the connection pad 2, the connection pad 2 and the connection bump 9 are, for example, ACF. Connection reliability between the connection pad 2 and the connection bump 9 is difficult to obtain, and if the bottom diameter r2 of the connection pad 2 is larger than, for example, C4 connection (controlled collapse bonding connection) In the case of reflowing, a solder bridge is likely to occur between adjacent pads (the pad corresponds to the surface treatment layer 5 of the connection pad 2), and the filling of the plating filling the opening 3a of the solder resist 3 is performed. This is because the amount increases and the cost increases. Further, when the bottom side opening diameter r4 of the opening 3a in the solder resist 3 is 50% or less of the top diameter r1 of the connection pad 2, the resistance value between the connection pad 2 and the connection bump 9 becomes high. If the pad diameter is equal to or larger than the pad diameter at 80% of the connection pad 2, the filling amount of the plating filled in the opening 3a of the solder resist 3 is large as in the case of the formation condition of the top opening diameter r3. This is because the cost increases.
[0023]
Further, the solder resist 3 may be formed by either a liquid coating method or a film stacking method. In order to further improve the mountability of the semiconductor chip, the surface smoothness is improved. It is preferable to laminate a film-like material excellent in the thickness.
[0024]
In addition, the solder resist may be either photosensitive or thermosetting, but it can form fine openings with a laser and is thermosetting with excellent resin properties such as heat resistance. Is preferably used.
[0025]
Subsequently, the surface metal plating layer 5 of the connection pad 2 is formed by plating in the opening 3a of the solder resist 3 and at a slightly lower height than the surface of the solder resist 3 ( For example, after the nickel plating 4a is filled to a certain extent, a thin gold plating 4b is formed on the surface of the nickel plating 4a) to obtain the package substrate 6 of the present invention (see FIG. 2D).
[0026]
Thus, even when the top diameter of the connection pad is small and the difference between the solder resist height and the connection pad height is large, the top-side opening diameter of the solder resist is larger than the top diameter of the connection pad as described above. Further, by filling the surface of the solder resist with the surface metal plating layer of the connection pad to a position slightly lower than the surface of the solder resist, it is possible to easily compensate for the mountability of the semiconductor chip.
[0027]
In the description of the present invention, the package substrate having the configuration shown in FIG. 1 has been described. However, the configuration of the present invention is not limited to this, and the configuration shown in FIGS. 3A to 3B may be used. . Further, the same effect can be obtained by using the present invention in a package substrate on which a semiconductor chip having electrodes arranged in a grid is mounted.
[0028]
Further, in FIG. 1, a rectangular connection pad is taken as an example, and the top opening diameter of the solder resist is formed smaller than the pad top diameter in the longitudinal direction, but this can ensure a connection area. This is because it is considered that it is preferable to increase the peeling strength of the connection pad by enlarging the solder resist coating area of the connection pad, rather than increasing the solder resist opening more than necessary. It is also possible to make the top opening diameter of the solder resist larger than the pad top diameter in the direction.
[0029]
【Example】
Example 1
First, an etching resist pattern (pad width / pad gap = 60 μm / 40 μm) is formed by a general photographic method on a metal foil (including plating for forming a through hole) on an insulating substrate, and then etching and the etching are performed. By removing the resist, a wiring pattern including connection pads was formed. The connection pads finished here were trapezoidal in cross section with a top diameter = 35 μm and a bottom diameter = 55 μm. Next, as a treatment for improving the adhesion between the solder resist and the conductor, 1 μm treatment was performed with CZ8100 manufactured by MEC Co., Ltd. A film-like solder resist having a thickness of 40 μm was laminated on the connection pad forming surface by a vacuum laminator and hot press. At this time, the thickness of the solder resist on the connection pad was 20 μm. Next, a UV-YAG laser was irradiated with 0.23 mj for 60 shots, and an opening having a top opening diameter of 50 μm and a bottom opening diameter of 25 μm was formed on the connection pad. Next, electrolytic nickel plating is deposited in the solder resist opening to a height of about 5 μm lower than the surface of the solder resist, and then gold plating with a film thickness of 0.5 μm is formed on the surface of the nickel plating. A package substrate filled with a surface metal plating layer of the connection pad was obtained. The top diameter of the surface metal plating layer at this time was 46 μm.
[0030]
Test example 1
An ACF flip chip mounting test was performed on each of the conventional product (solder resist: ink, connection pad diameter: 35 μm) and the product of the present invention (solder resist: dry film, connection pad diameter: 46 μm). As a result, the non-defective product ratio is 93% in the conventional product. The poor contact rate was 3%.) Whereas the non-defective product rate was 100%. Therefore, in this test, it was possible to confirm a 7% defect reduction.
[0031]
【The invention's effect】
By adopting the structure of the present invention for the package substrate for flip-chip mounting, a contact area with a large area is secured on the upper part of the connection pad, so that the top diameter of the connection pad is small and the solder resist due to variations in the solder resist thickness Even when the difference between the height and the height of the connection pad is large, the semiconductor chip can be stably mounted.
[Brief description of the drawings]
1A is a schematic cross-sectional explanatory diagram for explaining the configuration of a package substrate of the present invention, and FIG. 1B is a schematic surface explanatory diagram of FIG.
FIG. 2 is a schematic cross-sectional process diagram for manufacturing the package substrate of the present invention.
FIG. 3 is a schematic cross-sectional view of another package substrate of the present invention.
4A is a schematic cross-sectional explanatory view for explaining the configuration of a conventional package substrate, and FIG. 4B is a schematic surface explanatory view of FIG. 4A.
[Explanation of symbols]
1: Insulating base material 2: Connection pad 3: Solder resist 3a, 3b: Solder resist opening 4a: Nickel plating 4b: Gold plating 5: Surface metal plating layer 6, 6a: Package substrate 7: Semiconductor chip 8: Electrode 9: Connection bump r1: Pad top diameter r2: Pad bottom diameter r3: Solder resist top side opening diameter r4: Solder resist bottom side opening diameter h1: Solder resist height h2: Pad height h3: Difference between solder resist height and pad height

Claims (6)

半導体チップを実装する半導体パッケージ用基板であって、当該半導体チップの各電極に対応してそれぞれ形成された断面台形状の接続パッドと、当該各接続パッドに対応してそれぞれ開口部が形成されたソルダーレジストとを備えており、かつ当該ソルダーレジストの各開口部のトップ側開口径が、当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下に形成されていると共に、当該ソルダーレジストの各開口部内が当該ソルダーレジストの表面より低い位置まで当該接続パッドの表面金属めっき層で充填されていることを特徴とする半導体パッケージ用基板。A semiconductor package substrate on which a semiconductor chip is mounted, wherein a connection pad having a trapezoidal cross section formed corresponding to each electrode of the semiconductor chip and an opening corresponding to each connection pad are formed. A solder resist, and the top opening diameter of each opening of the solder resist is not less than the pad diameter at a height of 50% of the connection pad and not more than the bottom diameter of the connection pad . A substrate for a semiconductor package, wherein each opening of the solder resist is filled with a surface metal plating layer of the connection pad to a position lower than the surface of the solder resist. 当該ソルダーレジストの開口部は、ボトム側開口径が、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成されていることを特徴とする請求項１に記載の半導体パッケージ用基板。Opening of the solder resist, the claims bottom opening diameter, characterized in that it is formed under the pad diameter or less at 80% of the height of 50% or more and the connection pads of the top diameter of the connection pad 2. A substrate for a semiconductor package according to 1 . 当該ソルダーレジストが、フィルム状のソルダーレジストを積層したものであることを特徴とする請求項１又は２に記載の半導体パッケージ用基板。The substrate for a semiconductor package according to claim 1 or 2, wherein the solder resist is a laminate of a film-like solder resist. 半導体チップを実装する半導体パッケージ用基板の製造方法であって、絶縁層上に積層された金属箔にエッチング加工を行うことによって、半導体チップの各電極に対応する断面台形状の接続パッドを形成する工程と、当該接続パッド形成面にソルダーレジストを形成する工程と、当該接続パッド上のソルダーレジストに当該接続パッドの５０％の高さにおけるパッド径以上かつ当該接続パッドのボトム径以下のトップ側開口径を有する開口部を形成する工程と、当該ソルダーレジスト開口部内に当該ソルダーレジストの表面よりも低い位置まで当該接続パッドの表面金属めっき層を充填する工程とを含むことを特徴とする半導体パッケージ用基板の製造方法。A method for manufacturing a substrate for a semiconductor package for mounting a semiconductor chip, wherein a connection pad having a trapezoidal cross section corresponding to each electrode of a semiconductor chip is formed by etching a metal foil laminated on an insulating layer. A step of forming a solder resist on the connection pad forming surface, and a top side opening of the solder resist on the connection pad that is not less than the pad diameter at a height of 50% of the connection pad and not more than the bottom diameter of the connection pad. A step of forming an opening having a diameter, and a step of filling a surface metal plating layer of the connection pad to a position lower than the surface of the solder resist in the solder resist opening. A method for manufacturing a substrate. 当該ソルダーレジストの開口部を形成する工程として、ボトム側開口径を、当該接続パッドのトップ径の５０％以上かつ当該接続パッドの８０％の高さにおけるパッド径以下に形成することを特徴とする請求項４に記載の半導体パッケージ用基板の製造方法。 The step of forming the opening of the solder resist is characterized in that the bottom side opening diameter is formed to be not less than 50% of the top diameter of the connection pad and not more than the pad diameter at a height of 80% of the connection pad. The manufacturing method of the board | substrate for semiconductor packages of Claim 4 . 当該ソルダーレジストを、フィルム状のソルダーレジストを積層して形成することを特徴とする請求項４又は５に記載の半導体パッケージ用基板の製造方法。6. The method of manufacturing a substrate for a semiconductor package according to claim 4 , wherein the solder resist is formed by laminating a film-like solder resist.
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