JP3895100B2 - Package for semiconductor devices - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子用のパッケージに関し、さらに詳しくは、複数の絶縁性部材を積層したタイプの半導体素子用のパッケージに関する。
【０００２】
【従来の技術】
従来、複数の絶縁性部材を積層したタイプの半導体素子用のパッケージとしては、矩形などの所定の形状に打ち抜かれたセラミックグリーンシートを積層し、焼成したものが用いられている。
図５（ａ）は従来の半導体素子用のパッケージを示す斜視図、図５（ｂ）は図５（ａ）のＩＩ−ＩＩに沿った断面図である。
【０００３】
図５（ａ）及び（ｂ）に示すように、半導体素子３４が載置される空洞部３０ａが形成された下側のセラミックベース３０上には金属膜パターン３６が形成されている。
下側のセラミックベース３０上の周縁部Ｅには、リード４０に接続される、金属膜パターン３６の外端部３６ａが延びている。さらに、下側のセラミックベース３０の空洞部３０ａの近傍には半導体素子３４に接続される、金属膜パターン３６の内端部３６ｂが延びている。
【０００４】
また、下側のセラミックベース３０上には、該外端部３６ａが露出するように、上側のセラミックベース３２が配置されている。これらは、直線状の縁部がお互いに平行になるように配置されている。上側のセラミックベース３２は下側のセラミックベース３０の空洞部３０ａより大きな空洞部３２ａを有し、下側のセラミックベース３０とともに焼成されて配置されている。この上側のセラミックベース３２の空洞部３２ａとその周辺部にはこれらを覆うように金属キャップ５０が配置されている。
【０００５】
さらに、下側のセラミックベース３０の下には底板４８が配置され、下側のセラミックベース３０とＡｇロウ材３８によりろう付けされ、固着されている。
このようにして、従来の半導体素子用のパッケージ４４は構成されている。そして、金属膜パターン３６の外端部３６ａは、はんだ層を介してリード４０と電気的に接続されている。また、底板４８上の、下側のセラミックベース３０の空洞部３０ａ内に半導体素子３４が載置され、半導体素子３４と金属膜パターン３６の内端部３６ｂとがボンディングワイヤ２５を介して電気的に接続されている。
【０００６】
また、特開平２−２６４４５６には、別のタイプのパッケージが開示されている。図６（ａ）に示すように、凹凸部４３が形成された上側のセラミックベース４２が下側のセラミックス４１上に配置されている。そして、この凹凸部４３の内、凹部４３ａは下側のセラミックベース４１上の金属膜パターンの外端部３６ａが露出するように形成されて、凸部４３ｂは該外端部３６ａが存在しない領域に形成され、下側のセラミックベース４１の縁部４１ａの面と同一面になるように形成されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の図５の構造のパッケージは、上側のセラミックベース３２の縁部３２ａに沿って、下側のセラミックベース３０にクラックが発生しやすいという問題がある。
この半導体素子３４が載置されたパッケージ４４を回路基板に実装する際、熱収縮により下側及び上側のセラミックベース３０，３２などに応力がかかり、その応力が上側のセラミックベース３２の縁部３２ａに沿って、下側のセラミックベース３０の直線状の領域３０ｂに集中しやすい。
【０００８】
このため、この下側のセラミックベース３０の直線状の領域３０ｂにクラックが発生し、外端部３６ａの配線が、リード４０の先端よりセラミックベースの内側の領域で断線するおそれがある。その結果、金属膜パターン３６を介して接続されている半導体素子３４とリード４０とが電気的に切断されてしまう可能性がある。
【０００９】
なお、特開平２−２６４４５６で開示しているパッケージでは、凹部４３ａに沿った下側のセラミックベース４１の部分のみに応力を集中させることができる。これにより、上記の図１の構造のパッケージ４４の構造よりはクラックの発生を抑えることができる。
しかしながら、このような構造においても、クラックが発生するような強い応力がかかった場合、クラックが発生する場所は、上側のセラミックベース４２の凹部４３ａの面に沿った、下側のセラミックベース４１の直線状の領域、すなわち、図６（ｂ）でのＦで示す波線部である。この場所はリード４０の先端より凹部４３ａ側であり、リード４０が存在しない場所である。すなわち、下側のセラミックベース４１のＦで示す波線部にクラックが発生すると、この波線部の外端部３６ａの配線が断線してしまう。従って、半導体素子３４とリード４０とが電気的に切断されてしまうことには変わりない。
【００１０】
本発明は上記の問題点を鑑みて創作されたものであり、応力を緩和でき、セラミックベースのクラックの発生を防止するとともに、セラミックベースにクラックが発生してもリードと半導体素子が電気的に切断されない構造を有する半導体素子用のパッケージを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記した課題は、図１及び図２に例示するように、セラミックスからなる第１の絶縁性部材１０と、リード２０が接続される外端部１６ａを有し、前記第１の絶縁性部材１０上にパターニングされた金属膜１６と、前記外端部を露出させる凹部１３ａと、前記第１の絶縁性部材の縁部より内側に配置された凸部１３ｂとが隣接して形成された凹凸部１３と備え、前記金属膜１６の上に配置された、セラミックスからなる第２の絶縁性部材１２とを有し、前記第１の絶縁性部材１０は中央部に第１の空洞部１０ａを有し、前記第２の絶縁性部材１２には、前記第１の空洞部１０ａより大きな第２の空洞部１２ａを有することを特徴とする半導体素子用のパッケージ２４により解決される。
【００１２】
本発明によれば、第２の絶縁性部材１２には、外端部１６ａを露出させる凹部１３ａと、前記第１の絶縁性部材１０の縁部１０ｂより内側に配置された凸部１３ｂとが隣接して形成された凹凸部１３が形成されている。
該第１の絶縁性部材１０と該第２の絶縁性部材１２とが焼成して形成され、半導体素子１４が載置されたパッケージを回路基板に実装する場合、ろう付け工程の熱収縮により発生する応力が第１の絶縁性部材１０と第２の絶縁性部材１２にかかり、特に、第２の絶縁性部材１２の縁部に沿った第１の絶縁性部材１２の領域に集中する。
【００１３】
本発明では、第１の絶縁性部材１０上に、凹部１３ａの面及び凸部１３ｂの面、すなわち、２箇所の縁部を有する第２の絶縁性部材１２が配置されているので、この２箇所に応力を分散させることができる。これにより、第１の絶縁性部材１０の外端部１６ｂを含む周縁部Ａに発生するクラックを防止することができるので、外端部１６ａの配線の断線を防止することができる。従って、リード２０と半導体素子１４が電気的に切断されるのを防止することができる。
【００１４】
また、上記のような構造のパッケージでは、第１の絶縁性部材１０にクラックが発生するような強い応力がかかった場合、第１の絶縁性部材１０の中央部より端部の方に応力が集中し、クラックが発生しやすい。すなわち、凸部１３ｂは、凹部１３ａより第１の絶縁性部材の端部に近い箇所に配置されているので、クラックが発生する場合、該凸部１３ｂに沿った第１の絶縁性部材１０の領域にクラックが発生することになる。従って、この場合、凸部１３ｂに沿った第１の絶縁性部材１０の領域にクラックが発生し、その上の外端部１６ａの配線が断線することになる。
【００１５】
しかしながら、本発明では、リード２０が凸部１３ｂの位置より凹部１３ａ側の位置まで延びて接続されている。これにより、凸部１３ｂに沿った位置の外端部１６ａの配線が断線しても、リード２０自体は断線しないので、外端部１６ａとリード２０とは電気的に接続されていることになる。
このように、本発明によれば、第１の絶縁性部材１０にクラックが発生した場合でも、リード２０と半導体素子１４は電気的に切断されないので、パッケージの信頼性を向上させることができる。
【００１６】
好ましい形態においては、第２の絶縁性部材１２の凹部１３ａの内側先端が尖形又は半円形で形成されている。これにより、クラックが発生するような強い応力がかかった場合、第２の絶縁性部材１２の凹部１３ａには、第１の絶縁性部材１０の縁部１０ａに平行な直線領域が少なくなるので、凹部１３ａに沿った第１の絶縁性部材１０の領域には、応力が集中しなくなり、さらに、クラックが発生しにくくなる。このとき、第１の絶縁性部材１０の縁部１０ｂに平行なラインを有する凸部１３ｂの線に沿って、第１の絶縁性部材１０にクラックが発生するようになる。従って、さらに、リード２０と半導体素子１４とが電気的に切断されるのを防止することができる。
【００１７】
なお、上記した図番、符号は発明の理解を容易にするために引用されたものであって、本発明を限定するものではない。
【００１８】
【発明の実施の形態】
以下に、本発明の実施の形態について図を参照しながら説明する。
（第１の実施の形態）
図１（ａ）は第１の実施の形態の半導体素子用のパッケージを示す断面図、図１（ｂ）は図１（ａ）のＩ−Ｉに沿った断面図である。
【００１９】
図１（ａ）及び（ｂ）に示すように、本実施の形態の半導体素子用のパッケージ２４は、下から順に、導電性の底板１８と、第１の絶縁性部材である、セラミックスからなる下側のセラミックベース１０と、下側のセラミックベース１０上に形成された金属膜パターン１６と、金属膜パターン１６を下側のセラミックベース１０とで挟むようにようにして配置された、第２の絶縁性部材である、セラミックスからなる上側のセラミックベース１２と、上側のセラミックベース１２の上に配置された金属キャップ２２とが配置されて、構成されている。
【００２０】
下側のセラミックベース１０には空洞部１０ａが形成され、この空洞部内には半導体素子１４が載置されている。また、下側のセラミックベース１０上の空洞部１０ａ以外の領域上には、金属膜パターン１６が形成されている。この金属膜パターン１６はタングステンなどの高融点金属のペーストを下側のセラミックベース１０上に所定のパターンになるように帯状に付着させ、この上に金メッキが施されて形成されている。
【００２１】
金属膜パターン１６は下側のセラミックベース１０の端部に延在する外端部１６ａを有し、この外端部１６ａは回路基板に接続されたコバールなどからなるリード２０と電気的に接続されている。また、金属膜パターン１６は、空洞部１０ａの近傍に延在する内端部１６ｂを有し、ボンディングワイヤ１５を介して半導体素子１４と電気的に接続されている。
【００２２】
また、上側のセラミックベース１２には、該内端部１６ｂが露出するように、下側のセラミックスベース１０の空洞部１０ａより大きな空洞部１２ａが形成されている。さらに、上側のセラミックベース１２には、外端部１６ａが露出するように、凹部１３ａ及び凸部１３ｂからなる凹凸部１３が形成されている。そして、上側のセラミックベース１０と下側のセラミックベース１２は焼成により一体化され、上側のセラミックベース１２の空洞部１２ａを覆うように、金属キャップ２２が配置されている。
【００２３】
底板１８は銅などからなる導電性の金属板であり、下側のセラミックベース１０とはＡｇロウ材２８で接続されている。また、半導体素子１４の裏側は、金（Ａｕ）及びスズ（Ｓｎ）などからなるはんだ層２８ａがろう付けされて底板１８に固着されている。そして、半導体素子１４の裏面と底板１８とは電気的に接続され、この底板１８が、例えば、回路基板の放熱板（図示せず）に接続され、半導体素子１４が接地されるようになっている。
【００２４】
次に、上側のセラミックス１２の凹凸部１３の詳細な説明を行なう。図２は図１（ａ）の凹凸部１３を拡大した拡大平面図である。
図２に示すように、下側のセラミックベース１０上には凹凸部１３を有する上側のセラミックベース１２が配置されている。この凹凸部１３は外端部１６ａを露出させる凹部１３ａと、下側のセラミックベース１０の縁部１０ｂより内側に配置された凸部１３ｂとが隣接して形成されてなる。
【００２５】
凹部１３ａは、下側のセラミックベース１０の縁部１０ｂに平行な辺を有する四角形で形成され、凸部１３ｂも下側のセラミックベース１０の縁部１０ｂに平行に配置されている。
なお、下側のセラミックベース１０の縁部１０ｂから凸部１３ｂまでの寸法Ｗは、例えば、０．２ｍｍで形成されている。
【００２６】
以上のように、本実施の形態の半導体素子用のパッケージ２４が構成されている。そして、半導体素子１４が搭載されたパッケージ２４は回路基板などに実装され、回路基板のリード２０から金属膜パターン１６の外端部１６ａ及び内端部１６ｂを介して半導体素子１４に信号などが送られる。
次に本実施の形態の半導体素子用のパッケージ２４の作用について説明する。
【００２７】
半導体素子１４が載置されたパッケージ２４を実装する際、底板１８の裏面と外端部１６ａにはんだ層を塗布し、所定の温度に加熱しながら、底板１８と回路基板の放熱板（図示せず）及び外端部１６ａとリード２０をろう付けして電気的に接続する。
その後、ろう付け作業が終了すると、外端部１６ａとリード２０及び底板１８と回路基板の放熱板との間のはんだ層が徐々に凝固し、硬度が増加し、降温する。
【００２８】
このとき、回路基板の放熱板との熱膨張係数の違いから、上側のセラミックベース１２の縁部に沿った、下側のセラミックベース１０の領域に応力が集中する。しかし、この応力は、上側のセラミックベース１２の凹部１３ａ沿った下側のセラミックベース１０の領域と、凸部１３ｂに沿った下側のセラミックベース１０の領域とに、すなわち、２箇所に分散される。すなわち、１箇所にかかる応力が減少するので、下側のセラミックベース１０のクラックの発生を防止することができる。これにより、外端部１６ａの配線の断線が防止され、リード２０と半導体素子１４とが電気的に切断されるのを防止することができる。
【００２９】
さらに、クラックが発生するような強い応力がかかった場合、上記のように発生する応力は、パッケージ２４の中央部より端部側に向かって大きくなる傾向がある。従って、クラックが発生する場合、上側のセラミックベース１２の凹凸部１３の内、凸部１３ｂの面に沿った、下側のセラミックベース１０の領域、すなわち、図２のＢで示す波線部に発生することになる。
【００３０】
このとき、凸部１３ｂの面に沿った領域にはリード２０が存在し、このリード２０はコバールなどからなるので、下側のセラミックベース１０にクラックが発生してもリード２０自体が断線することはない。すなわち、凸部１３ｂの面に沿った外端部１６ｂの配線が断線しても、凸部１３ｂよりパッケージ２４の中央部側の凹部１３ａの方向にリード２０が延びているので、リード２０と外端部１６ｂは断線することはない。
【００３１】
このように、本実施の形態の半導体素子用のパッケージ２４は、下側のセラミックベース１０にクラックが発生した場合でも、リード２０と半導体素子１４とは、電気的に切断されない構造になっている。
なお、本実施の形態において、下側のセラミックベース１０の厚みを、上側のセラミックベース１２の厚みより厚くした方が、下側のセラミックベース１０にクラックが発生しずらくなる。しかし、回路基板に実装する際、さらに、高温などの厳しい条件下で行なわなければならないとき、故意に、凸部１３ｂに沿った下側のセラミックベース１０の領域にクラックを発生させるが、下側のセラミックベース１０にクラックが発生しても、リード２０と半導体素子１４とは電気的に切断されないことは言うまでもない。
【００３２】
（第２の実施の形態）
図３（ａ）は第２の実施の形態の半導体素子用のパッケージを示す斜視図、図３（ｂ）は、図３（ａ）の凹凸部１３を拡大した拡大平面図である。
本実施の形態が第１の実施の形態と異なる点は、上側のセラミックベースに形成された凹凸部の凹部の先端の形状が異なることである。図３において図１と同一符号は同じ物を示している。
【００３３】
図３（ａ）及び（ｂ）に示すように、本実施の形態の上側のセラミックベース１２の凹部１３ｃの内側先端は尖形に形成されている。すなわち、凹部１３ｃはリード２０の先端の前方に１つの角部を有する五角形で形成されている。
この凹部１３ｃには、第１の実施の形態の凹凸部１３ａのような、下側のセラミックベース１０の縁部１０ｂに平行した直線ラインが存在しない。すなわち、回路基板に、本実施の形態の半導体素子用のパッケージ２４ａを実装する場合、ろう付け工程での熱により下側及び上側のセラミックベース１０，１２が上方に反り上がる応力が発生しても、凹部１３ｃには第１の実施の形態の凹部１３ａより応力が集中しなくなり、大部分の応力は凸部１３ｄに集中するようになる。
【００３４】
これにより、第１の実施の形態より、凹部１３ｃに沿った下側のセラミックベース１０の領域にはクラックが発生しずらくなる。従って、クラックが発生するような大きな応力が発生した場合、凸部１３ｄの最も外側のラインに沿った下側のセラミックベース１０の領域のみにクラックが発生するので、リード２０と半導体素子１４とが電気的に切断されるのを確実に防止することができる。
【００３５】
（第３の実施の形態）
図４（ａ）は第２の実施の形態の半導体素子用のパッケージを示す斜視図、図４（ｂ）は図４（ａ）の凹凸部を拡大した拡大平面図である。
本実施の形態が第１の実施の形態と異なる点は、上側のセラミックベースに形成された凹凸部の凹部の先端の形状が異なることである。図４において図１と同一符号は同じ物を示している。
【００３６】
図４（ａ）及び（ｂ）に示すように、本実施の形態の凹部１３ｅの内側先端は半円形で形成されている。すなわち、凹部１３ｅはリード２０の先端の前方に１つの半円を有するＵ字型で形成されている。
この凹部１３ｅには、第２の実施の形態と同様に、下側のセラミックベース１０の縁部１０ｂに平行した直線ラインが存在しない。すなわち、回路基板に、本実施の形態の半導体素子用のパッケージ２４ｂを実装する場合、ろう付け工程での熱により下側及び上側のセラミックベース１０，１２が上方に反り上がる応力が発生しても、凹部１３ｅには第１の実施の形態の凹部１３ａより応力が集中しなくなり、大部分の応力は凸部１３ｆに集中するようになる。
【００３７】
従って、第２の実施の形態と同様に、凸部１３ｆのラインに沿った下側のセラミックベース１０の領域のみにクラックが発生するので、リード２０と半導体素子１４とが電気的に切断されるのを確実に防止することができる。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、第２の絶縁性部材には、金属膜パターン１６の外端部１６ａを露出させる凹部１３ａと、前記第１の絶縁性部材１０の縁部より内側に配置された凸部１３ｂとが隣接してなる凹凸部１３が形成されている。
【００３９】
本発明では、第１の絶縁性部材１０上に、凹部１３ａの面及び凸部１３ｂの面、すなわち、２箇所の縁部を有する第２の絶縁性部材１２が配置されてるので、回路基板にパッケージを実装する時の熱収縮による発生した応力をこの２箇所に分散させることができる。これにより、第１の絶縁性部材１０の該外端部１６ａを含む周縁部Ａでのクラックの発生を防止することができるので、該外端部１６ａの配線の断線を防止することが可能となる。
【００４０】
また、クラックが発生するような強い応力が発生した場合、第１の絶縁性部材１０の中央部より端部の方にクラックが発生しやすい傾向がある。すなわち、凸部１３ｂに沿った第１の絶縁性部材１０の領域にクラックが発生し、その上の該外端部１６ａの配線が断線することになる。
しかしながら、本発明では、リード２０が凸部１３ｂの位置より凹部１３ａ側の位置まで延びて接続されるので、凸部１３ｂに沿った位置で該外端部１６ａの配線が断線しても、該外端部１６ａとリード２０とは電気的に接続されていることになる。このように、第１の絶縁性部材１０にクラックが発生した場合でも、リード２０と、該外端部１６ａと接続された半導体素子１４とは電気的に切断されないので、パッケージの信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】（ａ）は第１の実施の形態の半導体素子用のパッケージを示す斜視図、（ｂ）は（ａ）のＩ−Ｉに沿った断面図である。
【図２】（ａ）は図１（ａ）の凹凸部を拡大した拡大平面図である。
【図３】（ａ）は第２の実施の形態の半導体素子用のパッケージを示す斜視図、（ｂ）は（ａ）の凹凸部を拡大した拡大平面図である。
【図４】（ａ）は第３の実施の形態の半導体素子用のパッケージを示す斜視図、（ｂ）は（ａ）の凹凸部を拡大した拡大平面図である。
【図５】（ａ）は第１の従来の半導体素子用のパッケージを示す斜視図、（ｂ）は（ａ）のＩＩ−ＩＩに沿った断面図である。
【図６】（ｂ）は第２の従来の半導体素子用のパッケージのリードとの接続部を示す斜視図、（ｂ）は（ａ）の凹凸部を拡大した拡大平面図である。
【符号の説明】
１０，３０，４１ 下側のセラミックベース（第１の絶縁性部材）、
１２，３２，４２ 上側のセラミックベース（第２の絶縁性部材）、
１０ａ，１２ａ，３０ａ，３２ａ 空洞部、
１０ｂ 縁部、
１３ 凹凸部、
１３ａ，１３ｃ，１３ｅ，４３ａ 凹部、
１３ｂ，１３ｄ，１３ｆ，４３ｂ 凸部、
１４ 半導体素子、
１５，２５ ボンディングワイヤ、
２０，４０ リード、
１６，３６ 金属膜パターン、
１６ａ，３６ａ 金属膜パターンの外端部、
１６ｂ，３６ｂ 金属膜パターンの内端部、
１８，４８ 底版、
２２，５０ 金属キャップ、
２４，２４ａ，２４ｂ，４４ 半導体素子用のパッケージ、
２８，３８ Ａｇロウ材
２８ａ，３８ａ はんだ層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a package for a semiconductor element, and more particularly to a package for a semiconductor element of a type in which a plurality of insulating members are stacked.
[0002]
[Prior art]
Conventionally, as a package for a semiconductor element of a type in which a plurality of insulating members are laminated, a ceramic green sheet punched into a predetermined shape such as a rectangle is laminated and fired.
FIG. 5A is a perspective view showing a conventional package for a semiconductor device, and FIG. 5B is a cross-sectional view taken along the line II-II in FIG.
[0003]
As shown in FIGS. 5A and 5B, a metal film pattern 36 is formed on the lower ceramic base 30 where the cavity 30a on which the semiconductor element 34 is placed is formed.
An outer end portion 36 a of the metal film pattern 36 connected to the lead 40 extends to the peripheral edge portion E on the lower ceramic base 30. Further, an inner end portion 36 b of the metal film pattern 36 connected to the semiconductor element 34 extends in the vicinity of the cavity portion 30 a of the lower ceramic base 30.
[0004]
The upper ceramic base 32 is disposed on the lower ceramic base 30 so that the outer end portion 36a is exposed. These are arranged so that the straight edges are parallel to each other. The upper ceramic base 32 has a cavity 32 a larger than the cavity 30 a of the lower ceramic base 30, and is disposed by being fired together with the lower ceramic base 30. A metal cap 50 is disposed in the cavity portion 32a of the upper ceramic base 32 and its peripheral portion so as to cover them.
[0005]
Further, a bottom plate 48 is disposed under the lower ceramic base 30, and is brazed and fixed by the lower ceramic base 30 and an Ag brazing material 38.
In this way, the conventional package 44 for semiconductor elements is configured. The outer end portion 36a of the metal film pattern 36 is electrically connected to the lead 40 through the solder layer. Further, the semiconductor element 34 is placed in the cavity 30 a of the lower ceramic base 30 on the bottom plate 48, and the semiconductor element 34 and the inner end 36 b of the metal film pattern 36 are electrically connected via the bonding wires 25. It is connected to the.
[0006]
Japanese Patent Application Laid-Open No. 2-264456 discloses another type of package. As shown in FIG. 6A, the upper ceramic base 42 on which the concave and convex portions 43 are formed is disposed on the lower ceramic 41. Of the concavo-convex portion 43, the concave portion 43a is formed such that the outer end portion 36a of the metal film pattern on the lower ceramic base 41 is exposed, and the convex portion 43b is a region where the outer end portion 36a does not exist. And is formed to be flush with the surface of the edge 41a of the lower ceramic base 41.
[0007]
[Problems to be solved by the invention]
However, the package having the structure shown in FIG. 5 has a problem that cracks are likely to occur in the lower ceramic base 30 along the edge 32a of the upper ceramic base 32.
When the package 44 on which the semiconductor element 34 is mounted is mounted on a circuit board, stress is applied to the lower and upper ceramic bases 30 and 32 and the like due to thermal contraction, and the stress is applied to the edge 32a of the upper ceramic base 32. Along the straight region 30b of the lower ceramic base 30.
[0008]
For this reason, cracks may occur in the linear region 30 b of the lower ceramic base 30, and the wiring of the outer end portion 36 a may be disconnected in the region inside the ceramic base from the tip of the lead 40. As a result, there is a possibility that the semiconductor element 34 and the lead 40 connected via the metal film pattern 36 are electrically disconnected.
[0009]
In the package disclosed in JP-A-2-264456, stress can be concentrated only on the lower ceramic base 41 along the recess 43a. Thereby, generation | occurrence | production of a crack can be suppressed rather than the structure of the package 44 of the structure of said FIG.
However, even in such a structure, when a strong stress that causes cracks is applied, the place where the cracks occur is that of the lower ceramic base 41 along the surface of the recess 43a of the upper ceramic base 42. This is a linear region, that is, a wavy line portion indicated by F in FIG. This place is on the recess 43a side from the tip of the lead 40, and is a place where the lead 40 does not exist. That is, when a crack occurs in the wavy line portion indicated by F in the lower ceramic base 41, the wiring at the outer end portion 36a of the wavy line portion is disconnected. Therefore, the semiconductor element 34 and the lead 40 are still electrically disconnected.
[0010]
The present invention was created in view of the above problems, and can relieve stress, prevent the occurrence of cracks in the ceramic base, and the leads and the semiconductor element are electrically connected even if cracks occur in the ceramic base. An object of the present invention is to provide a package for a semiconductor device having a structure that is not cut.
[0011]
[Means for Solving the Problems]
As illustrated in FIGS. 1 and 2, the above-described problem includes the first insulating member 10 made of ceramics and the outer end portion 16 a to which the lead 20 is connected. A concavo-convex portion formed by adjoining a metal film 16 patterned on top, a concave portion 13a exposing the outer end portion, and a convex portion 13b disposed inside the edge portion of the first insulating member. with 13, the disposed on the metal film 16, have a second insulating member 12 made of ceramics, the first insulating member 10 have a first hollow portion 10a in the central portion However, the second insulating member 12 has a second cavity portion 12a larger than the first cavity portion 10a, which is solved by a package 24 for a semiconductor element.
[0012]
According to the present invention, the second insulating member 12 has a concave portion 13a that exposes the outer end portion 16a and a convex portion 13b that is disposed inside the edge portion 10b of the first insulating member 10. The uneven part 13 formed adjacently is formed.
When the package in which the first insulating member 10 and the second insulating member 12 are formed by baking and the semiconductor element 14 is mounted on the circuit board is generated due to thermal contraction in the brazing process. The stress to be applied is applied to the first insulating member 10 and the second insulating member 12, and is particularly concentrated in the region of the first insulating member 12 along the edge of the second insulating member 12.
[0013]
In the present invention, since the second insulating member 12 having the surface of the concave portion 13a and the surface of the convex portion 13b, that is, two edge portions, is disposed on the first insulating member 10, this 2 Stress can be dispersed in the places. Thereby, since the crack which generate | occur | produces in the peripheral part A containing the outer end part 16b of the 1st insulating member 10 can be prevented, disconnection of the wiring of the outer end part 16a can be prevented. Therefore, it is possible to prevent the lead 20 and the semiconductor element 14 from being electrically disconnected.
[0014]
Further, in the package having the above-described structure, when a strong stress that causes a crack in the first insulating member 10 is applied, the stress is applied toward the end portion from the center portion of the first insulating member 10. Concentrate and easily crack. That is, since the convex part 13b is arrange | positioned in the location near the edge part of a 1st insulating member rather than the recessed part 13a, when a crack generate | occur | produces, the 1st insulating member 10 along this convex part 13b is arranged. Cracks will occur in the area. Therefore, in this case, a crack occurs in the region of the first insulating member 10 along the convex portion 13b, and the wiring of the outer end portion 16a thereon is disconnected.
[0015]
However, in the present invention, the lead 20 extends from the position of the convex portion 13b to the position on the concave portion 13a side and is connected. Thereby, even if the wiring of the outer end portion 16a at the position along the convex portion 13b is disconnected, the lead 20 itself is not disconnected, so that the outer end portion 16a and the lead 20 are electrically connected. .
As described above, according to the present invention, even if a crack occurs in the first insulating member 10, the lead 20 and the semiconductor element 14 are not electrically disconnected, so that the reliability of the package can be improved.
[0016]
In a preferred embodiment, the inner tip of the recess 13a of the second insulating member 12 is formed in a pointed shape or a semicircular shape. As a result, when a strong stress that causes cracks is applied, the recess 13a of the second insulating member 12 has fewer linear regions parallel to the edge 10a of the first insulating member 10, Stress does not concentrate in the region of the first insulating member 10 along the recess 13a, and cracks are less likely to occur. At this time, a crack occurs in the first insulating member 10 along the line of the convex portion 13 b having a line parallel to the edge portion 10 b of the first insulating member 10. Therefore, the lead 20 and the semiconductor element 14 can be further prevented from being electrically disconnected.
[0017]
In addition, the above-mentioned figure number and code | symbol were quoted in order to make an understanding of invention easy, and do not limit this invention.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(First embodiment)
FIG. 1A is a cross-sectional view showing a package for a semiconductor device according to the first embodiment, and FIG. 1B is a cross-sectional view taken along line I-I in FIG.
[0019]
As shown in FIGS. 1A and 1B, a package 24 for a semiconductor element according to the present embodiment is composed of a conductive bottom plate 18 and ceramics as a first insulating member in order from the bottom. The second ceramic base 10, the metal film pattern 16 formed on the lower ceramic base 10, and the second ceramic base 10 are arranged so as to sandwich the metal film pattern 16 between the lower ceramic base 10. The upper ceramic base 12 made of ceramics and the metal cap 22 arranged on the upper ceramic base 12 are arranged and configured.
[0020]
A cavity 10a is formed in the lower ceramic base 10, and a semiconductor element 14 is placed in the cavity. Further, a metal film pattern 16 is formed on a region other than the cavity 10 a on the lower ceramic base 10. The metal film pattern 16 is formed by depositing a high melting point metal paste such as tungsten in a strip shape on the lower ceramic base 10 so as to form a predetermined pattern, and then performing gold plating thereon.
[0021]
The metal film pattern 16 has an outer end portion 16a extending to the end portion of the lower ceramic base 10, and the outer end portion 16a is electrically connected to a lead 20 made of Kovar or the like connected to a circuit board. ing. The metal film pattern 16 has an inner end portion 16 b extending in the vicinity of the cavity portion 10 a and is electrically connected to the semiconductor element 14 through the bonding wire 15.
[0022]
The upper ceramic base 12 is formed with a cavity 12a larger than the cavity 10a of the lower ceramic base 10 so that the inner end 16b is exposed. Furthermore, the upper ceramic base 12 is formed with a concavo-convex portion 13 including a concave portion 13a and a convex portion 13b so that the outer end portion 16a is exposed. The upper ceramic base 10 and the lower ceramic base 12 are integrated by firing, and a metal cap 22 is disposed so as to cover the cavity 12 a of the upper ceramic base 12.
[0023]
The bottom plate 18 is a conductive metal plate made of copper or the like, and is connected to the lower ceramic base 10 by an Ag brazing material 28. In addition, a solder layer 28 a made of gold (Au), tin (Sn), or the like is brazed to the back side of the semiconductor element 14 and fixed to the bottom plate 18. The back surface of the semiconductor element 14 and the bottom plate 18 are electrically connected, and the bottom plate 18 is connected to, for example, a heat sink (not shown) of a circuit board so that the semiconductor element 14 is grounded. Yes.
[0024]
Next, a detailed description of the uneven portion 13 of the upper ceramic 12 will be given. FIG. 2 is an enlarged plan view in which the uneven portion 13 in FIG.
As shown in FIG. 2, an upper ceramic base 12 having an uneven portion 13 is disposed on the lower ceramic base 10. The concave-convex portion 13 is formed by adjoining a concave portion 13 a that exposes the outer end portion 16 a and a convex portion 13 b that is disposed on the inner side of the edge portion 10 b of the lower ceramic base 10.
[0025]
The concave portion 13 a is formed in a quadrangle having sides parallel to the edge portion 10 b of the lower ceramic base 10, and the convex portion 13 b is also arranged in parallel to the edge portion 10 b of the lower ceramic base 10.
In addition, the dimension W from the edge part 10b of the lower ceramic base 10 to the convex part 13b is formed with 0.2 mm, for example.
[0026]
As described above, the package 24 for the semiconductor element of the present embodiment is configured. The package 24 on which the semiconductor element 14 is mounted is mounted on a circuit board or the like, and a signal or the like is transmitted from the lead 20 of the circuit board to the semiconductor element 14 through the outer end portion 16a and the inner end portion 16b of the metal film pattern 16. It is done.
Next, the operation of the package 24 for the semiconductor element of the present embodiment will be described.
[0027]
When the package 24 on which the semiconductor element 14 is placed is mounted, a solder layer is applied to the back surface and the outer end portion 16a of the bottom plate 18 and heated to a predetermined temperature, while the bottom plate 18 and the heat sink of the circuit board (not shown). And the outer end portion 16a and the lead 20 are brazed and electrically connected.
Thereafter, when the brazing operation is completed, the solder layer between the outer end portion 16a, the lead 20, the bottom plate 18 and the heat sink of the circuit board is gradually solidified, the hardness increases, and the temperature decreases.
[0028]
At this time, stress concentrates on the region of the lower ceramic base 10 along the edge of the upper ceramic base 12 due to the difference in thermal expansion coefficient between the heat sink of the circuit board and the circuit board. However, this stress is distributed to the lower ceramic base 10 region along the concave portion 13a of the upper ceramic base 12 and the lower ceramic base 10 region along the convex portion 13b. The That is, since the stress applied to one place is reduced, the occurrence of cracks in the lower ceramic base 10 can be prevented. Thereby, disconnection of the wiring of the outer end portion 16a is prevented, and the lead 20 and the semiconductor element 14 can be prevented from being electrically disconnected.
[0029]
Furthermore, when a strong stress that causes cracks is applied, the stress generated as described above tends to increase from the center of the package 24 toward the end. Therefore, when a crack occurs, it occurs in the region of the lower ceramic base 10 along the surface of the convex portion 13b, that is, in the wavy line portion indicated by B in FIG. Will do.
[0030]
At this time, the lead 20 exists in a region along the surface of the convex portion 13b, and the lead 20 is made of Kovar or the like. Therefore, even if a crack occurs in the lower ceramic base 10, the lead 20 itself is disconnected. There is no. That is, even if the wiring of the outer end portion 16b along the surface of the convex portion 13b is disconnected, the lead 20 extends from the convex portion 13b toward the concave portion 13a on the center side of the package 24. The end portion 16b is not disconnected.
[0031]
As described above, the package 24 for the semiconductor element of the present embodiment has a structure in which the lead 20 and the semiconductor element 14 are not electrically disconnected even when a crack is generated in the lower ceramic base 10. .
In the present embodiment, cracks are less likely to occur in the lower ceramic base 10 if the thickness of the lower ceramic base 10 is greater than the thickness of the upper ceramic base 12. However, when mounting on a circuit board and when it must be performed under severe conditions such as high temperature, a crack is intentionally generated in the region of the lower ceramic base 10 along the convex portion 13b. Needless to say, even if a crack occurs in the ceramic base 10, the lead 20 and the semiconductor element 14 are not electrically disconnected.
[0032]
(Second Embodiment)
FIG. 3A is a perspective view showing a package for a semiconductor device according to the second embodiment, and FIG. 3B is an enlarged plan view in which the concavo-convex portion 13 of FIG. 3A is enlarged.
This embodiment is different from the first embodiment in that the shape of the tip of the concave portion of the concave and convex portion formed on the upper ceramic base is different. 3, the same reference numerals as those in FIG. 1 denote the same components.
[0033]
As shown in FIGS. 3A and 3B, the inner tip of the recess 13c of the upper ceramic base 12 of the present embodiment is formed in a pointed shape. That is, the recess 13 c is formed as a pentagon having one corner in front of the tip of the lead 20.
In the concave portion 13c, there is no straight line parallel to the edge portion 10b of the lower ceramic base 10, like the concave-convex portion 13a of the first embodiment. That is, when the package 24a for the semiconductor element of the present embodiment is mounted on the circuit board, even if stress is generated in which the lower and upper ceramic bases 10 and 12 warp upward due to heat in the brazing process. The stress is not concentrated on the concave portion 13c as compared with the concave portion 13a of the first embodiment, and most of the stress is concentrated on the convex portion 13d.
[0034]
As a result, cracks are less likely to occur in the region of the lower ceramic base 10 along the recess 13c than in the first embodiment. Therefore, when a large stress that causes a crack is generated, the crack is generated only in the region of the lower ceramic base 10 along the outermost line of the convex portion 13d. It is possible to reliably prevent electrical disconnection.
[0035]
(Third embodiment)
FIG. 4A is a perspective view showing a package for a semiconductor device according to the second embodiment, and FIG. 4B is an enlarged plan view in which the concavo-convex portion of FIG. 4A is enlarged.
This embodiment is different from the first embodiment in that the shape of the tip of the concave portion of the concave and convex portion formed on the upper ceramic base is different. 4, the same reference numerals as those in FIG. 1 denote the same components.
[0036]
As shown in FIGS. 4A and 4B, the inner tip of the recess 13e of the present embodiment is formed in a semicircular shape. That is, the recess 13 e is formed in a U shape having one semicircle in front of the tip of the lead 20.
As in the second embodiment, there is no straight line parallel to the edge 10b of the lower ceramic base 10 in the recess 13e. That is, when the semiconductor element package 24b of the present embodiment is mounted on the circuit board, even if stress is generated in which the lower and upper ceramic bases 10 and 12 warp upward due to heat in the brazing process. The stress is not concentrated on the concave portion 13e as compared with the concave portion 13a of the first embodiment, and most of the stress is concentrated on the convex portion 13f.
[0037]
Therefore, as in the second embodiment, cracks are generated only in the region of the lower ceramic base 10 along the line of the convex portion 13f, so that the lead 20 and the semiconductor element 14 are electrically disconnected. Can be surely prevented.
[0038]
【The invention's effect】
As described above, according to the present invention, the second insulating member includes the concave portion 13 a that exposes the outer end portion 16 a of the metal film pattern 16 and the inner side of the edge portion of the first insulating member 10. A concavo-convex portion 13 is formed, which is adjacent to the convex portion 13b disposed in the.
[0039]
In the present invention, the second insulating member 12 having the surface of the concave portion 13a and the surface of the convex portion 13b, that is, the two edge portions, is disposed on the first insulating member 10, so that the circuit board is provided. The stress generated by the thermal contraction when the package is mounted can be dispersed in these two places. Thereby, since it is possible to prevent the occurrence of cracks in the peripheral edge portion A including the outer end portion 16a of the first insulating member 10, it is possible to prevent disconnection of the wiring of the outer end portion 16a. Become.
[0040]
In addition, when a strong stress that causes a crack is generated, the crack tends to be generated closer to the end portion than the center portion of the first insulating member 10. That is, a crack occurs in the region of the first insulating member 10 along the convex portion 13b, and the wiring of the outer end portion 16a thereon is disconnected.
However, in the present invention, since the lead 20 extends from the position of the convex portion 13b to the position on the concave portion 13a side and is connected, even if the wiring of the outer end portion 16a is disconnected at a position along the convex portion 13b, the lead 20 The outer end portion 16a and the lead 20 are electrically connected. Thus, even when a crack occurs in the first insulating member 10, the lead 20 and the semiconductor element 14 connected to the outer end portion 16a are not electrically disconnected, thereby improving the reliability of the package. It becomes possible to make it.
[Brief description of the drawings]
FIG. 1A is a perspective view showing a package for a semiconductor device according to a first embodiment, and FIG. 1B is a cross-sectional view taken along line II of FIG.
FIG. 2 (a) is an enlarged plan view in which the concavo-convex portion of FIG. 1 (a) is enlarged.
FIG. 3A is a perspective view showing a package for a semiconductor device according to a second embodiment, and FIG. 3B is an enlarged plan view in which a concavo-convex portion of FIG.
4A is a perspective view showing a package for a semiconductor device according to a third embodiment, and FIG. 4B is an enlarged plan view in which the concavo-convex portion of FIG. 4A is enlarged.
5A is a perspective view showing a first conventional package for a semiconductor device, and FIG. 5B is a sectional view taken along line II-II in FIG. 5A.
6 (b) is a perspective view showing a connection portion with a lead of a second conventional package for a semiconductor element, and FIG. 6 (b) is an enlarged plan view showing an enlarged concavo-convex portion of FIG.
[Explanation of symbols]
10, 30, 41 Lower ceramic base (first insulating member),
12, 32, 42 Upper ceramic base (second insulating member),
10a, 12a, 30a, 32a cavity,
10b edge,
13 Concavity and convexity,
13a, 13c, 13e, 43a recess,
13b, 13d, 13f, 43b convex part,
14 Semiconductor element,
15, 25 Bonding wire,
20,40 leads,
16, 36 Metal film pattern,
16a, 36a The outer end of the metal film pattern,
16b, 36b The inner end of the metal film pattern,
18, 48 Bottom plate,
22,50 metal cap,
24, 24a, 24b, 44 packages for semiconductor elements,
28, 38 Ag brazing material 28a, 38a Solder layer.

Claims (6)

セラミックスからなる第１の絶縁性部材と、
リードが接続される外端部を有し、前記第１の絶縁性部材上にパターニングされた金属膜と、
前記外端部を露出させる凹部と、前記第１の絶縁性部材の縁部より内側に配置された凸部とが隣接して形成された凹凸部と備え、前記金属膜の上に配置された、セラミックスからなる第２の絶縁性部材とを有し、
前記第１の絶縁性部材は中央部に第１の空洞部を有し、前記第２の絶縁性部材には、前記第１の空洞部より大きな第２の空洞部を有することを特徴とする半導体素子用のパッケージ。 A first insulating member made of ceramic ;
A metal film having an outer end to which a lead is connected and patterned on the first insulating member;
A concave portion exposing the outer end portion and a convex portion disposed adjacent to the inner edge portion of the first insulating member are provided on the metal film. , have a second insulating member made of ceramics,
The first insulating member has a first cavity at a central portion, and the second insulating member has a second cavity larger than the first cavity. Package for semiconductor devices. 前記第１の空洞部内には半導体素子が配置され、前記金属膜は、前記第１の空洞部近傍に延在し、かつ前記第２の空洞部から露出する内端部を有し、前記内端部と前記半導体素子とが電気的に接続されていることを特徴とする請求項１に記載の半導体素子用のパッケージ。 A semiconductor element is disposed in the first cavity, and the metal film has an inner end that extends in the vicinity of the first cavity and is exposed from the second cavity . The package for a semiconductor device according to claim 1, wherein an end portion and the semiconductor device are electrically connected. 前記半導体素子の下側には導電性の底板が配置され、前記半導体素子の裏部と前記底板とが電気的に接続されていることを特徴とする請求項２に記載の半導体素子用のパッケージ。  3. The package for a semiconductor device according to claim 2, wherein a conductive bottom plate is disposed under the semiconductor device, and a back portion of the semiconductor device and the bottom plate are electrically connected. . 前記外端部は、リードと電気的に接続され、前記底板は外部接地端子と電気的に接続されて実装されていることを特徴とする請求項３に記載の半導体素子用のパッケージ。  4. The package for a semiconductor device according to claim 3, wherein the outer end portion is electrically connected to a lead and the bottom plate is mounted to be electrically connected to an external ground terminal. 前記凹部の内側先端が、尖形であることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子用のパッケージ。  The package for a semiconductor device according to any one of claims 1 to 4, wherein an inner tip of the recess is pointed. 前記凹部の内側先端が、半円形であることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子用のパッケージ。  The package for a semiconductor device according to any one of claims 1 to 4, wherein an inner end of the recess is semicircular.
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