JP3889545B2

JP3889545B2 - Integrated circuit

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Inventors: 淳和田; 文昭長尾; 健志大塚
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Filing date: 2000-03-02
Publication date: 2007-03-07
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Description

【０００１】
【発明の属する技術分野】
本発明は、入力電圧をシフトして出力するレベルシフト回路を用いた集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体製造技術の微細化に伴い、ＬＳＩ（大規模集積回路）の低電圧化が進み、多くのＬＳＩが３Ｖ系になりつつある。一方、アナログ系の回路を中心に５Ｖ系のＬＳＩやデバイスが多数存在する。このようなアナログ系の回路を含むシステムでは、レベルシフト回路により５Ｖ系の信号を３Ｖ系の信号にシフトして使用している。
【０００３】
図８は、５Ｖ系の回路と３Ｖ系の回路とが混在する従来の回路の構成を示すブロック部である。図８に示す回路は、レベルシフト回路２０１および３．３Ｖ耐圧回路２０２を備える。
【０００４】
レベルシフト回路２０１は、５Ｖの耐圧で設計された回路であり、電源Ｖ２０１から５Ｖの電源電圧Ｖｅｘを供給されて動作する。３．３Ｖ耐圧回路２０２は、３．３Ｖの耐圧で設計された回路であり、電源Ｖ２０２から３．３Ｖの電源電圧Ｖｉｎｔを供給されて動作する。
【０００５】
レベルシフト回路２０１は、外部端子Ｎ２０１から５Ｖ系の入力電圧Ｖｉｎ（Ｖｉｎ＜Ｖｅｘ）を受け、３Ｖ系の出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ）にシフトし、３．３Ｖ耐圧回路２０２へ出力する。３．３Ｖ耐圧回路は、３Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動作を行う。
【０００６】
図９は、図８に示す回路を１チップ化した集積回路の構成を示すブロック部である。図９に示す集積回路は、レベルシフト回路２０１および３．３Ｖ耐圧回路２０２を備える。
【０００７】
図９に示す集積回路２００において、図８に示す各回路を１チップ化した場合、レベルシフト回路２０１は、５Ｖ耐圧を達成するため、例えば０．５μｍルールにより設計され、３．３Ｖ耐圧回路２０２は、３．３Ｖ耐圧を達成するため、例えば０．３５μｍルールにより設計されて製造される。
【０００８】
このように、５Ｖ系の入力電圧Ｖｉｎを３Ｖ系の出力電圧Ｖｉｎ２にシフトするレベル変換回路２０１を３Ｖ系の出力電圧Ｖｉｎ２を処理する３．３Ｖ耐圧回路２０２とともに１チップ化する場合、レベルシフト回路２０１の耐圧を確保するため、それぞれ異なる耐圧が必要となり、複雑なプロセスが用いられる。
【０００９】
図１０は、図８に示す回路を１チップ化した他の集積回路の構成を示すブロック部である。図１０に示す集積回路２００ａと図９に示す集積回路２００とで異なる点は、外部端子Ｎ２０１とレベルシフト回路２０１との間に、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ２０１およびＮチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ２０２から構成される保護回路が付加された点であり、その他の点は、図９に示す集積回路２００と同様である。
【００１０】
外部端子Ｎ２０１は、ダイオード接続されたＰＭＯＳトランジスタＱ２０１を介して電源Ｖ２０３に接続され、ダイオード接続されたＮＭＯＳトランジスタＱ２０２を介して接地されている。ＰＭＯＳトランジスタＱ２０１およびＮＭＯＳトランジスタＱ２０２は、サージ電圧が外部端子Ｎ２０１に印加された場合、サージ電圧を電源Ｖ２０３または接地端子に逃がすことにより静電破壊からレベルシフト回路２０１を保護する。
【００１１】
【発明が解決しようとする課題】
上記のように、図８に示すレベルシフト回路２０１では、５Ｖ系の入力電圧Ｖｉｎに耐えるため、電源および製造プロセスとして５Ｖ系のものを使用する必要があり、３．３Ｖ耐圧回路２０２に使用される３Ｖ系の電源および製造プロセスを用いることはできない。
【００１２】
このため、図９に示す集積回路２００では、５Ｖ耐圧および３Ｖ耐圧の２つの耐圧を実現する複雑なプロセスを用いる必要があり、集積回路のプロセスコストが増大する。また、５Ｖ系の製造プロセスにより製造される回路は、プロセス的に一世代遅い回路であり、３Ｖ系の製造プロセスにより製造されたレベルシフト回路より動作速度が遅くなる。
【００１３】
また、図１０に示す保護回路では、外部からサージ電圧が印加された場合、５Ｖ系の製造プロセスにより製造されたレベルシフト回路を保護することはできるが、３Ｖ系の製造プロセスにより製造されたレベルシフト回路では、５Ｖ系の入力電圧がＰＭＯＳトランジスタＱ２０１を介して３Ｖ系の電源に印加され、３Ｖ耐圧で製造されたレベルシフト回路を保護することはできない。
【００１４】
本発明の目的は、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、入力電圧より低い電源電圧用の製造プロセスを用いて製造することができるレベルシフト回路を備え、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができる集積回路を提供することである。
【００１５】
本発明の他の目的は、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、入力電圧より低い電源電圧用の製造プロセスを用いて製造することができるレベルシフト回路を備え、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができ、高速に動作することができるレベルシフト回路を備えた集積回路を提供することである。
【００１６】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係る集積回路は、入力電圧をシフトして出力するレベルシフト回路と、入力電圧が印加される外部端子とレベルシフト回路との間に設けられた保護回路とを備え、レベルシフト回路は、演算増幅器と、演算増幅器の反転入力端子に接続された第１の抵抗と、反転入力端子と演算増幅器の出力端子との間に負帰還ループを構成する第２の抵抗とを含み、演算増幅器の非反転入力端子に印加される電圧が演算増幅器の電源電圧範囲内に保持され、演算増幅器の動作時に、電源電圧範囲を超えた入力電圧が第１の抵抗を介して反転入力端子に印加され、電源電圧範囲内の出力電圧にシフトされて出力端子から出力され、演算増幅器のスタンバイ時に、反転入力端子に印加される電圧が電源電圧範囲内に保持され、保護回路は、レベルシフト回路の電源電圧を供給する電源から切り離されているものである。
【００１７】
本発明に係る集積回路のレベルシフト回路では、演算増幅器の反転入力端子に第１の抵抗が接続されるとともに、反転入力端子と出力端子との間に負帰還ループを構成する第２の抵抗が接続され、非反転入力端子に印加される電圧が電源電圧範囲内に保持される。
【００１８】
この演算増幅器の動作時には、電源電圧範囲を超える入力電圧が第１の抵抗を介して反転入力端子に印加され、電源電圧範囲内の出力電圧にシフトされる。このとき、反転入力端子は、非反転入力端子に仮想接地され、反転入力端子の電圧は、非反転入力端子に印加される電圧と同様に電源電圧範囲内に保持される。したがって、入力電圧として電源電圧範囲を超える電圧が印加されても、動作時に演算増幅器に印加される電圧はすべて電源電圧範囲内になり、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができる。
【００１９】
また、演算増幅器のスタンバイ時に、反転入力端子に印加される電圧が電源電圧範囲内に保持されているので、この場合も、演算増幅器に印加される電圧はすべて電源電圧範囲内になる。これにより、動作時およびスタンバイ時ともに、演算増幅器に印加される電圧はすべて電源電圧範囲内になり、演算増幅器に必要とされる耐圧は、入力電圧ではなく、入力電圧より低い電源電圧になる。したがって、より低い電源電圧用の製造プロセスを用いてレベルシフト回路を製造することができる。
【００２０】
この結果、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、入力電圧より低い電源電圧用の製造プロセスを用いてレベルシフト回路を製造することができる。
【００２１】
さらに、入力電圧が印加される外部端子とレベルシフト回路との間に保護回路が設けられ、保護回路はレベルシフト回路の電源電圧を供給する電源から切り離されているので、電源電圧より高い入力電圧が保護回路を介してレベルシフト回路の電源に印加されることがなく、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができる。
【００２２】
（２）第２の発明
第２の発明に係る集積回路は、第１の発明に係る集積回路の構成において、レベルシフト回路は、一端が接地され、他端が前記反転入力端子または第１の抵抗を介して反転入力端子に接続され、演算増幅器のスタンバイ時にオンするトランジスタをさらに含むものである。
【００２３】
この場合、演算増幅器のスタンバイ時にトランジスタがオンし、反転入力端子を接地することができるので、演算増幅器のスタンバイ時に、反転入力端子に印加される電圧を電源電圧範囲内に保持することができる。
【００２４】
（３）第３の発明
第３の発明に係る集積回路は、第１または第２の発明に係る集積回路の構成において、レベルシフト回路は、一端に入力電圧を受け、他端が第１の抵抗に接続され、演算増幅器のスタンバイ時に入力電圧が前記第１の抵抗に印加されるのを遮断するスイッチをさらに含むものである。
【００２５】
この場合、スイッチの耐圧が入力電圧となるため、スイッチには入力電圧より低い電源電圧用の製造プロセスを用いることはできないが、スイッチを除く部分は、入力電圧より低い電源電圧用の耐圧で製造することができるため、レベルシフト回路の動作が高速となる。したがって、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、高速に動作することができる。
【００２６】
また、演算増幅器のスタンバイ時にスイッチにより入力電圧を遮断することができるので、演算増幅器のスタンバイ時に、反転入力端子に電源電圧より高い入力電圧が印加されることを防止することができ、より確実に反転入力端子に印加される電圧を電源電圧範囲内に保持することができる。
【００２７】
（４）第４の発明
第４の発明に係る集積回路は、第１〜第３のいずれかの発明に係る集積回路の構成において、レベルシフト回路と、レベルシフト回路の電源電圧により動作する動作回路とを１チップ化したものである。
【００２８】
本発明に係る集積回路では、電源電圧より高い入力電圧を電源電圧以下の電圧にシフトして出力することができるとともに、電源電圧用の製造プロセスを用いて製造することができる第１〜第３のいずれかの発明におけるレベルシフト回路と、レベルシフト回路の電源電圧により動作する動作回路とを１チップ化しているので、入力電圧より低い電源電圧用の製造プロセスを用いてレベルシフト回路および動作回路を１チップ化することができ、プロセスコストを低減できるとともに、より高速に動作することができる。
【００２９】
また、第３の発明におけるレベルシフト回路と動作回路とを１チップ化した場合は、レベルシフト回路の動作が高速となり、集積回路の動作をより高速化することができる。
【００３０】
（５）第５の発明
第５の発明に係る集積回路は、第１〜第４のいずれかの発明に係る集積回路の構成において、保護回路は、一端が外部端子に接続され、他端が接地され、ダイオード接続されたトランジスタである。
【００３１】
この場合、保護回路として機能するトランジスタがレベルシフト回路の電源に接続されていないので、電源電圧より高い入力電圧がトランジスタを介してレベルシフト回路の電源に印加されることがない。したがって、トランジスタのみを用いた簡略な構成により、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができる。
【００３２】
【発明の実施の形態】
図１は、本発明の第１の実施の形態による集積回路に用いられるレベルシフト回路の構成を示す回路図である。図１に示すレベルシフト回路は、抵抗Ｒ１，Ｒ２、ＮＭＯＳトランジスタＱ１および演算増幅器１を含む。
【００３３】
抵抗Ｒ１の一端は、入力電圧Ｖｉｎを受ける端子Ｎ１に接続され、他端は演算増幅器１の反転入力端子に接続される。ＮＭＯＳトランジスタＱ１の一端は端子Ｎ１に接続され、他端は接地され、そのゲートは端子Ｎ２に接続される。演算増幅器１の非反転入力端子はシフト電圧Ｖｒｅｆを受ける端子Ｎ４に接続される。シフト電圧Ｖｒｅｆは、接地電位以上かつ電源電圧Ｖｉｎｔ以下の範囲内の所定レベルの電圧である。演算増幅器１の反転入力端子と出力端子との間には負帰還ループを構成する抵抗Ｒ２が接続される。抵抗Ｒ１，Ｒ２の抵抗値は同じ値である。
【００３４】
演算増幅器１には、電源Ｖ１から電源電圧Ｖｉｎｔが供給されるとともに、演算増幅器１をスタンバイ状態にするためのスタンバイ信号ＳＴが端子Ｎ５を介して入力される。例えば、演算増幅器１が差動増幅回路から構成される場合、スタンバイ信号ＳＴは、差動増幅回路の定電流源となるトランジスタのゲートを接地するための信号であり、スタンバイ信号ＳＴとして１が入力されると、定電流源がオフされ、演算増幅器１はスタンバイ状態となり、スタンバイ信号ＳＴとして０が入力されると、定電流源がオンされ、演算増幅器１は動作状態となる。スタンバイ信号ＳＴは、端子Ｎ２にも入力される。
【００３５】
まず、スタンバイ信号ＳＴとして０が入力され、演算増幅器１が動作状態にある場合、端子Ｎ１から入力電圧Ｖｉｎが抵抗Ｒ１を介して反転入力端子に入力され、入力電圧Ｖｉｎがシフト電圧Ｖｒｅｆによりシフトされ、電源電圧Ｖｉｎｔ以下の出力電圧Ｖｏｕｔが端子Ｎ６から出力される。例えば、入力電圧Ｖｉｎとして５Ｖ系の入力電圧である４．２Ｖの電圧が入力されると、シフト電圧Ｖｒｅｆが２．８Ｖの場合、出力電圧Ｖｏｕｔは３Ｖ系の電圧である１．４Ｖの電圧となる。
【００３６】
ここで、演算増幅器１では抵抗Ｒ２により負帰還ループが構成されているため、反転入力端子は、非反転入力端子に仮想接地される。したがって、反転入力端子の電圧は、端子Ｎ４から入力されるシフト電圧Ｖｒｅｆと同じ電圧に保持され、電源電圧Ｖｉｎｔ以下に保持される。
【００３７】
この結果、入力電圧Ｖｉｎとして電源電圧Ｖｉｎｔより高い電圧が印加されても、動作時に演算増幅器１に印加される電圧はすべて電源電圧Ｖｉｎｔ以下になり、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎを電源電圧Ｖｉｎｔ以下の出力電圧Ｖｏｕｔにシフトして出力することができる。
【００３８】
次に、スタンバイ信号ＳＴとして１が入力され、演算増幅器１がスタンバイ状態にある場合、反転入力端子は非反転入力端子に仮想接地されない。このとき、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎが端子Ｎ１から抵抗Ｒ１を介して反転入力端子に入力されると、演算増幅器１の耐圧以上の電圧が印加されることになり、演算増幅器１が破損する危険性がある。
【００３９】
しかしながら、図１に示すレベルシフト回路では、スタンバイ信号ＳＴによりＮＭＯＳトランジスタＱ１がオンし、端子Ｎ１が接地される。この結果、反転入力端子に印加される電圧は電源電圧Ｖｉｎｔ以下に保持され、この場合も、演算増幅器１に印加される電圧は、すべて電源電圧Ｖｉｎｔ以下になる。
【００４０】
このように、図１に示すレベルシフト回路では、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎが入力されても、動作時およびスタンバイ時ともに、演算増幅器１に印加される電圧はすべて電源電圧Ｖｉｎｔ以下となり、演算増幅器１に必要とされる耐圧は、入力電圧Ｖｉｎではなく、入力電圧Ｖｉｎより低い電源電圧Ｖｉｎｔになる。したがって、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎではなく、より低い電源電圧Ｖｉｎｔ用の製造プロセスを用いてレベルシフト回路を製造することができる。
【００４１】
この結果、図１に示すレベルシフト回路では、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎを電源電圧Ｖｉｎｔ以下の電圧にシフトして出力することができるとともに、入力電圧Ｖｉｎより低い電源電圧Ｖｉｎｔ用の製造プロセスを用いて製造することができる。
【００４２】
また、上記のように、レベルシフト回路の耐圧をより低くすることができるので、演算増幅器１を構成する入力トランジスタのゲート酸化膜を厚くする必要がなく、微細化プロセスを用いてトランジスタのチャネル長も短くすることができ、より高速に動作させることができる。
【００４３】
なお、上記の例以外に、レベルシフト回路の動作によりレベルシフト回路内部の入力トランジスタが入力電圧に耐える動作条件に設定し、レベルシフト回路のスタンバイ時に入力トランジスタに印加される電圧が電源電圧範囲内に保持されるようにしてもよい。
【００４４】
図２は、本発明の第２の実施の形態による集積回路に用いられるレベルシフト回路の構成を示す回路図である。図２に示すレベルシフト回路と図１に示すレベルシフト回路とで異なる点は、端子Ｎ１と抵抗Ｒ１との間にスイッチＳＷが付加された点であり、その他の点は、図１に示すレベルシフト回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００４５】
図２に示すスイッチＳＷは、ＮＭＯＳトランジスタＱ２、ＰＭＯＳトランジスタＱ３およびインバータＩ１を含む。
【００４６】
ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３は、端子Ｎ１とノードＮ７との間に接続され、ＮＭＯＳトランジスタＱ１のゲートにはインバータＩ１を介してスタンバイ信号ＳＴが入力され、ＰＭＯＳトランジスタＱ３のゲートにはスタンバイ信号ＳＴが入力され、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）スイッチが構成されている。
【００４７】
なお、ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３は、入力電圧Ｖｉｎを確実に遮断するため、演算増幅器１の電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎ用の高耐圧のトランジスタであり、ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３に入力されるスタンバイ信号ＳＴは、高耐圧のトランジスタを確実にオン／オフするため、他のスタンバイ信号ＳＴより高電圧の信号である。
【００４８】
まず、スタンバイ信号ＳＴとして０が入力されると、スイッチＳＷがオンし、端子Ｎ１から入力電圧Ｖｉｎが抵抗Ｒ１を介して反転入力端子に入力され、以降図１に示すレベルシフト回路と同様に動作する。一方、スタンバイ信号ＳＴとして１が入力されると、スイッチＳＷがオフし、入力電圧Ｖｉｎは抵抗Ｒ１を介して反転入力端子に入力されず、また、図１に示すレベルシフト回路と同様にＮＭＯＳトランジスタＱ１によりノードＮ１が接地される。
【００４９】
このように、図２に示すレベルシフト回路では、図１に示すレベルシフト回路と同様の効果を得ることができるとともに、スタンバイ信号ＳＴに応じて入力信号をハイインピーダンスにするとともにノードＮ７を接地することにより、より確実にスタンバイ状態においてレベルシフト回路の耐圧以上の電圧が印加されないようにしている。
【００５０】
図３は、本発明の第３の実施の形態による集積回路に用いられるレベルシフト回路の構成を示す回路図である。図３に示すレベルシフト回路と図１に示すレベルシフト回路とで異なる点は、ＮＭＯＳトランジスタＱ１が演算増幅器１の反転入力端子に接続される点であり、その他の点は図１に示すレベルシフト回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００５１】
図３に示すレベルシフト回路では、ＮＭＯＳトランジスタＱ１の一端が演算増幅器１の反転入力端子に接続され、他端は接地され、そのゲートはスタンバイ信号ＳＴを受ける端子Ｎ２に接続される。
【００５２】
この場合、スタンバイ信号ＳＴとして０が入力され、演算増幅器１が動作状態にある場合、第１の実施の形態と同様に動作し、スタンバイ信号ＳＴとして１が入力され、演算増幅器１がスタンバイ状態にある場合、ＮＭＯＳトランジスタＱ１がオンし、ノードＮ３が接地される。このとき、端子Ｎ１から入力される入力電圧Ｖｉｎは抵抗Ｒ１による抵抗ドロップにより低下し、簡略な構成で、より確実に反転入力端子に印加される電圧を電源電圧Ｖｉｎｔ以下に保持することができる。
【００５３】
図４は、本発明のレベルシフト回路と３．３Ｖ耐圧回路とを１チップ化した集積回路の構成を示すブロック図である。図４に示す集積回路１０は、ＮＭＯＳトランジスタＱ４、レベルシフト回路１１、３．３Ｖ耐圧回路１２を備える。
【００５４】
ＮＭＯＳトランジスタＱ４はダイオード接続され、その一端が外部端子Ｎ１１に接続され、他端が接地される。レベルシフト回路１１および３．３Ｖ耐圧回路１２は、３．３Ｖの耐圧で設計された回路であり、３．３Ｖ耐圧プロセス、例えば０．３５μｍプロセスにより製造され、電源Ｖ１１，Ｖ１２から３．３Ｖの電源電圧Ｖｉｎｔを供給されて動作する。なお、レベルシフト回路１１は、図１または図３に示すレベルシフト回路と同様に構成されている。
【００５５】
レベルシフト回路１１は、外部端子Ｎ１１から５Ｖ系の入力電圧Ｖｉｎを受け、３Ｖ系の出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ）にシフトし、３．３Ｖ耐圧回路１２へ出力する。３．３Ｖ耐圧回路１２は、３Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動作を行う。
【００５６】
ＮＭＯＳトランジスタＱ４は、サージ電圧が外部端子Ｎ１１に印加された場合、サージ電圧を接地端子に逃がすことにより静電破壊からレベルシフト回路１１を保護する。このとき、外部端子Ｎ１１は、ＮＭＯＳトランジスタＱ４を介して接地端子にのみ接続され、電源電圧Ｖｉｎｔより高い電源電圧を供給する電源と接続されていない。
【００５７】
したがって、電源電圧Ｖｉｎｔより高いサージ電圧が外部端子Ｎ１１に印加されても、ＮＭＯＳトランジスタＱ４を介してレベルシフト回路１１の電源Ｖ１１に印加されることがなく、外部から印加されるサージ電圧による静電破壊から入力電圧Ｖｉｎより低い電源電圧Ｖｉｎｔ用の製造プロセスを用いて製造されたレベルシフト回路１１を保護することができる。
【００５８】
上記のように、図４に示す集積回路１０では、レベルシフト回路１１の電源電圧および耐圧を３．３Ｖ耐圧回路１２と同一にすることができ、レベルシフト回路１１および３．３Ｖ耐圧回路１２を３Ｖ系の製造プロセスを用いて１チップ化することができ、プロセスコストを低減することができる。また、３Ｖ系の製造プロセスを用いているので、５Ｖ系の製造プロセスと比較してより微細な加工を行うことができ、集積回路１０のチップ面積を低減することができるとともに、より高速に動作する集積回路を実現することができる。
【００５９】
なお、レベルシフト回路１１に図２に示すレベルシフト回路を用いた場合は、レベルシフト回路の動作が高速となり、集積回路の動作をより高速化することができる。
【００６０】
図５は、本発明のレベルシフト回路を用いたＣＤ−ＲＯＭ（Compact Disc Read Only Memory）用のＲＦ（Radio Frequency）アンプのトラッキング系の信号処理部の構成を示す回路図である。
【００６１】
なお、図５では、非点収差法を用いたフォーカスサーボを行うために中心部に設けられた４分割光検出部と、３ビーム法によるトラッキングサーボを行うために４分割光検出部の両側に設けられた２つの光検出部とからなる光検出部を用いた光ピックアップから出力される各信号を処理するＣＤ−ＲＯＭドライブ用のＲＦアンプのうち、トラッキングサーボを行うためにトラッキングサーボ用の一方の光検出部からのトラッキング信号Ｅから他方の光検出部のトラッキング信号Ｆを減算してトラッキングエラー信号ＴＥを出力する部分を示している。
【００６２】
図５に示すＲＦアンプは、ＮＭＯＳトランジスタＱ１１，Ｑ１２、抵抗Ｔ１１〜Ｔ２３、演算増幅器１１〜１８、可変抵抗回路ＶＴ１１〜ＶＴ１５、コンデンサＣ１１，Ｃ１２および可変コンデンサＶＣ１１を含む。
【００６３】
抵抗Ｔ１１の一端は、端子Ｎ１１に接続され、一方の光検出部からトラッキング信号Ｅを受ける。演算増幅器１１の反転入力端子は抵抗Ｔ１１の他端に接続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受ける端子Ｎ１３に接続され、反転入力端子と出力端子との間には抵抗Ｔ１３が接続される。ＮＭＯＳトランジスタＱ１１の一端が演算増幅器１１の反転入力端子に接続され、他端は接地され、そのゲートは演算増幅器１１をスタンバイ状態にするためのスタンバイ信号ＳＴを受ける端子Ｎ４１に接続される。なお、演算増幅器１１には、図３に示す演算増幅器１と同様に、３Ｖ系の電源電圧が供給されるとともに、スタンバイ信号ＳＴが入力されるが、図示を省略している。
【００６４】
これにより、図３に示すレベルシフト回路と同様の構成を有するレベルシフト回路が構成され、動作時に、端子Ｎ１１から入力されるトラッキング信号Ｅがシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトされ、スタンバイ時に、演算増幅器１１の反転入力端子の電圧が演算増幅器１１の電源電圧以下に保持される。
【００６５】
演算増幅器１１の出力端子と演算増幅器１３の反転入力端子との間には可変抵抗回路ＶＴ１１が接続され、演算増幅器１３の非反転入力端子は所定の基準電圧を受け、演算増幅器１３の反転入力端子と出力端子との間には抵抗Ｔ１５が接続される。可変抵抗回路ＶＴ１１は、４種類の抵抗値を設定することができる。
【００６６】
これにより、プログラマブルゲインアンプが構成され、プログラマブルゲインアンプの増幅率として、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定することができる。したがって、図５に示すＲＦアンプでは、増幅率を６ｄＢ切り替えることにより３００ｍＶおよび６００ｍＶの信号を出力する２種類の光ピックアップに対応することができるとともに、増幅率を１４ｄＢ切り替えることによりＣＤ−ＲＷ（Compact Disc Rewritable ）ドライブ用の光ピックアップにも対応することができる。
【００６７】
演算増幅器１３の出力端子と演算増幅器１５の反転入力端子との間には抵抗Ｔ１７が接続され、演算増幅器１５の非反転入力端子は所定の基準電圧を受け、演算増幅器１５の反転入力端子と出力端子との間には可変抵抗回路ＶＴ１３が接続されている。可変抵抗回路ＶＴ１３は、８ビットの制御信号に応じて抵抗値を２５６段階切り替えることができる。これにより、バランス回路が構成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６段階で切り替えることができる。
【００６８】
抵抗Ｔ１２の一端は、端子Ｎ１２に接続され、他方の光検出部からトラッキング信号Ｆを受ける。演算増幅器１２の反転入力端子は抵抗Ｔ１２の他端に接続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受ける端子Ｎ１３に接続され、反転入力端子と出力端子との間には抵抗Ｔ１４が接続される。ＮＭＯＳトランジスタＱ１２の一端が演算増幅器１２の反転入力端子に接続され、他端は接地され、そのゲートは演算増幅器１２をスタンバイ状態にするためのスタンバイ信号ＳＴを受ける端子Ｎ４２に接続される。なお、演算増幅器１２には、図３に示す演算増幅器１と同様に、３Ｖ系の電源電圧が供給されるとともに、スタンバイ信号ＳＴが入力されるが、図示を省略している。
【００６９】
これにより、図３に示すレベルシフト回路と同様の構成を有するレベルシフト回路が構成され、動作時に、端子Ｎ１２から入力されるトラッキング信号Ｆがシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトされ、スタンバイ時に、演算増幅器１２の反転入力端子の電圧が演算増幅器１２の電源電圧以下に保持される。
【００７０】
演算増幅器１２の出力端子と演算増幅器１４の反転入力端子との間には可変抵抗回路ＶＴ１２が接続され、演算増幅器１４の非反転入力端子は所定の基準電圧を受け、演算増幅器１４の反転入力端子と出力端子との間には抵抗Ｔ１６が接続される。可変抵抗回路ＶＴ１２は、可変抵抗回路ＶＴ１１と同様に構成され、可変抵抗回路ＶＴ１２の抵抗値として４種類の抵抗値が設定できる。これにより、プログラマブルゲインアンプが構成され、プログラマブルゲインアンプの増幅率として、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定することができる。
【００７１】
演算増幅器１４の出力端子と演算増幅器１６の反転入力端子との間には抵抗Ｔ１８が接続され、演算増幅器１６の非反転入力端子は外部から設定可能な基準電圧ＶＤＡ２を受ける端子Ｎ２５に接続され、演算増幅器１６の反転入力端子と出力端子との間には可変抵抗回路ＶＴ１４が接続されている。可変抵抗回路ＶＴ１４は、可変抵抗回路ＶＴ１３と同様に構成され、８ビットの制御信号に応じて抵抗値を２５６段階切り替えることができる。これにより、バランス回路が構成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６段階で切り替えることができる。
【００７２】
演算増幅器１５の出力端子と演算増幅器１７の非反転入力端子との間には抵抗Ｔ１９が接続され、演算増幅器１７の反転入力端子と非反転出力端子との間にはコンデンサＣ１１および抵抗Ｔ２１が接続され、演算増幅器１６の出力端子と演算増幅器１７の非反転入力端子との間には抵抗Ｔ２０が接続され、演算増幅器１７の非反転入力端子と反転出力端子との間には抵抗Ｔ２２およびコンデンサＣ１２が接続され、演算増幅器１７の反転出力端子は所定の基準電圧を受ける。これにより、減算回路が構成され、演算増幅器１６の出力から演算増幅器１５の出力を減算した信号が演算増幅器１７の非反転出力端子から出力される。
【００７３】
演算増幅器１７の非反転出力端子と演算増幅器１８の反転入力端子との間には可変抵抗回路ＶＴ１５が接続され、演算増幅器１８の非反転入力端子は所定の基準電圧を受け、演算増幅器１８の反転入力端子と出力端子との間には可変コンデンサＶＣ１１および抵抗Ｔ２３が接続される。
【００７４】
可変抵抗回路ＶＴ１５は、４ビットの制御信号に応じて抵抗値を１６段階切り替えることができる。また、可変コンデンサＶＣ１１は、その容量として２種類の容量を設定することができるように構成されている。
【００７５】
これにより、プログラマブルゲインアンプが構成され、４ビットの制御信号に応じて−６ｄＢ〜６ｄＢの範囲を１６段階で切り替えることができるとともに、２種類の周波数特性を設定することができる。
【００７６】
上記の構成により、一方の光検出部のトラッキング信号Ｅは、レベルシフト回路として機能する演算増幅器１１により５Ｖ系の信号から３Ｖ系の信号にシフトされ、プログラマブルゲインアンプとして機能する演算増幅器１３により０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢのいずれかの増幅率により増幅され、バランス回路として機能する演算増幅器１５により０ｄＢ〜６ｄＢの範囲で２５６段階のいずれかのレベルでバランス調整され、他方の光検出部の出力信号Ｆも上記と同様に処理される。
【００７７】
このようにして、レベル等が調整された出力信号Ｅ，Ｆは、減算回路として機能する演算増幅器１７により減算され、最後に、演算増幅器１８により−６ｄＢから６ｄＢの範囲で１６段階のいずれかの増幅率で増幅され、トラッキングエラー信号ＴＥが出力される。
【００７８】
また、図示を省略したフォーカス系の信号処理部も上記と同様に構成され、４分割光検出部の出力信号Ａ，Ｂ，Ｃ，Ｄを用いて（Ａ＋Ｃ）−（Ｂ＋Ｄ）を演算し、フォーカスエラー信号ＦＥが出力される。
【００７９】
上記のように、図５に示すＲＦアンプでは、レベルシフト回路を他の回路とともに３Ｖ系の製造プロセスを用いて集積化することができ、プロセスコストを低減することができる。また、３Ｖ系の製造プロセスを用いているので、５Ｖ系の製造プロセスと比較してより微細な加工を行うことができ、ＲＦアンプの回路面積を低減することができるとともに、より高速に動作するＲＦアンプを実現することができる。
【００８０】
図６は、図５に示すＲＦアンプを含むＣＤ−ＲＯＭドライブ用半導体集積回路の構成を示すブロック図である。
【００８１】
図６に示す半導体集積回路１００は、ＲＦアンプ１０１、ＤＳＰ（Digital Signal Processor）１０２、ＤＡＣ（Digital Analog Converter）１０３、サーボ回路１０４、マイコン（マイクロコンピュータ）１０５、エラー訂正回路１０６およびＤＲＡＭ（Dynamic Random Access Memory）１０７を含む。
【００８２】
半導体集積回路１００は、ＲＦアンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、マイコン１０５、エラー訂正回路１０６およびＤＲＡＭ１０７をＣＭＯＳプロセスにより集積化して１チップ化したＣＭＯＳ集積回路である。なお、ＤＲＡＭ１０７は、コスト的な観点から、別チップとし、ＲＦアンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、マイコン１０５およびエラー訂正回路１０６をＣＭＯＳ集積回路として１チップ化し、これらを同一パッケージ内に封止するようにしてもよい。
【００８３】
光ピックアップ１１０によりＣＤ−ＲＯＭディスク上に記録されたデータがＲＦ信号に変換され、ＲＦアンプ１０１へ出力される。ＲＦアンプ１０１は、図５に示すＲＦアンプと同様に構成され、入力されたＲＦ信号から上記の処理によりフォーカスエラー信号、トラッキングエラー信号および再生信号（ＥＦＭ（Eight to Fourteen Modulation）信号）等を生成し、ＤＳＰ１０２へ出力する。
【００８４】
ＤＳＰ１０２およびサーボ回路１０４は、フォーカスエラー信号およびトラッキングエラー信号等から光ピックアップ１１０を制御するための制御信号を作成し、駆動回路１２０へ出力する。駆動回路１２０は、入力された制御信号に応じて光ピックアップ１１０内のアクチュエータを駆動し、良好なＲＦ信号を再生するように光ピックアップ１１０が制御される。
【００８５】
エラー訂正回路１０６は、ＤＲＡＭ１０７を用いて再生データのエラー訂正を行い、音声信号を再生する場合はＤＡＣ１０３により再生データをアナログ信号へ変換して出力する。
【００８６】
マイコン２４０は、ドライブ全体の動作を制御するシステムコントローラとして機能し、必要に応じてＤＳＰ１０２等とデータ等を送受信し、ＣＤ−ＲＯＭドライブの種々の動作が実行される。
【００８７】
上記のように、図６に示す半導体集積回路１００では、３Ｖ系の製造プロセスを用いて製造可能なＲＦアンプ１０１を用いることにより、他のブロックを含めてＣＭＯＳプロセスにより１チップ化することができ、小型でかつ高速なＣＤ−ＲＯＭ用の１チップＣＭＯＳ集積回路を実現することができる。
【００８８】
なお、上記の説明では、ＣＤ−ＲＯＭドライブの回路を例に説明したが、本発明のレベルシフト回路が適用される集積回路は、この例に特に限定されず、種々の集積回路に同様に適用することができ、同様の効果を得ることができる。
【００８９】
図７は、本発明によるレベルシフト回路、３．３Ｖ耐圧回路および２．５Ｖ耐圧回路を１チップ化した集積回路の構成を示すブロック図である。図７に示す集積回路２０は、３．３Ｖ耐圧回路２１、レベルシフト回路２２および２．５Ｖ耐圧回路２３を備える。集積回路２０は、同一集積回路内で電源電圧が異なる回路間のインタフェースを取った例を示すものである。
【００９０】
３．３Ｖ耐圧回路２１は、３．３Ｖの耐圧で設計された回路であり、電源Ｖ２１から３．３Ｖの電圧Ｖｉｎｔ１を供給されて動作する。レベルシフト回路２２および２．５Ｖ耐圧回路２３は、２．５Ｖの耐圧で設計された回路であり、電源Ｖ２２，Ｖ２３から２．５Ｖの電圧Ｖｉｎｔ２を供給されて動作する。なお、レベルシフト回路１１は、電源電圧が２．５Ｖに変更され、３Ｖ系の入力電圧を２Ｖ系の出力電圧にシフトする点を除き、図１〜図３に示すレベルシフト回路と同様の構成される。
【００９１】
３．３Ｖ耐圧回路２１は、外部端子Ｎ２１から３Ｖ系の入力電圧Ｖｉｎ１（Ｖｉｎ１＜Ｖｉｎｔ１）を受け、所定の動作を行い、３Ｖ系の出力電圧Ｖｏｕｔ１をレベルシフト回路２２へ出力する。レベルシフト回路２２は、３Ｖ系の出力電圧Ｖｏｕｔ１を２Ｖ系の出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ２）にシフトし、２．５Ｖ耐圧回路２３へ出力する。２．５Ｖ耐圧回路２３は、２Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動作を行う。
【００９２】
このように、本発明の集積回路に用いられるレベルシフト回路は、同一集積回路内で電源電圧が異なる回路間のインタフェースを取る場合にも用いることができる。この場合、レベルシフト回路２２および２．５Ｖ耐圧回路２３をより微細な０．２５μｍルールにより設計して製造することができ、レベルシフト回路２２および２．５Ｖ耐圧回路２３を小面積化することができるとともに高速化することができる。
【００９３】
なお、本発明の集積回路に用いられるレベルシフト回路は、５Ｖ系の信号を３Ｖ系の信号にシフトするもの等に特に限定されず、他の電圧からより低い電圧へシフトする場合にも同様に適用することができ、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるレベルシフト回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態によるレベルシフト回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態によるレベルシフト回路の構成を示す回路図である。
【図４】本発明のレベルシフト回路と３．３Ｖ耐圧回路とを１チップ化した集積回路の構成を示すブロック図である。
【図５】本発明のレベルシフト回路を用いたＣＤ−ＲＯＭ用のＲＦアンプのトラッキング系の信号処理部の構成を示す回路図である。
【図６】図５に示すＲＦアンプを含むＣＤ−ＲＯＭドライブ用半導体集積回路の構成を示すブロック図である。
【図７】本発明によるレベルシフト回路、３．３Ｖ耐圧回路および２．５Ｖ耐圧回路を１チップ化した集積回路の構成を示すブロック図である。
【図８】５Ｖ系の回路と３Ｖ系の回路とが混在する従来の回路の構成を示すブロック部である。
【図９】図８に示す回路を１チップ化した集積回路の構成を示すブロック部である。
【図１０】図８に示す回路を１チップ化した他の集積回路の構成を示すブロック部である。
【符号の説明】
１，１１，１２演算増幅器
Ｒ１，Ｒ２，Ｔ１１〜Ｔ１４抵抗
Ｑ１，Ｑ２，Ｑ４，Ｑ１１，Ｑ１２ＮＭＯＳトランジスタ
Ｑ３ＰＭＯＳトランジスタ
ＳＷスイッチ
１０，２０集積回路
１１，２２レベルシフト回路
１２，２１３．３Ｖ耐圧回路
２３２．５Ｖ耐圧回路
１００半導体集積回路
１０１ＲＦアンプ
１０２ＤＳＰ
１０３ＤＡＣ
１０４サーボ回路
１０５マイコン
１０６エラー訂正回路
１０７ＤＲＡＭ[0001]
BACKGROUND OF THE INVENTION
  The present invention shifts the input voltage and outputs it.Level shift circuitThe present invention relates to an integrated circuit using the.
[0002]
[Prior art]
  In recent years, with the miniaturization of semiconductor manufacturing technology, the voltage of LSIs (Large Scale Integrated circuits) has been lowered, and many LSIs are becoming 3V systems. On the other hand, there are many 5V LSIs and devices, mainly analog circuits. In a system including such an analog circuit, a 5V signal is shifted to a 3V signal by a level shift circuit.
[0003]
  FIG. 8 is a block diagram showing a configuration of a conventional circuit in which a 5V system circuit and a 3V system circuit coexist. The circuit shown in FIG. 8 includes a level shift circuit 201 and a 3.3V withstand voltage circuit 202.
[0004]
  The level shift circuit 201 is a circuit designed with a withstand voltage of 5 V, and operates by being supplied with a power supply voltage Vex of 5 V from the power supply V201. The 3.3V withstand voltage circuit 202 is a circuit designed with a withstand voltage of 3.3V, and operates by being supplied with a power supply voltage Vint of 3.3V from the power supply V202.
[0005]
  The level shift circuit 201 receives a 5V input voltage Vin (Vin <Vex) from the external terminal N201, shifts it to a 3V output voltage Vin2 (Vin2 <Vint), and outputs it to the 3.3V withstand voltage circuit 202. The 3.3V withstand voltage circuit receives the 3V output voltage Vin2 and performs a predetermined operation.
[0006]
  FIG. 9 is a block diagram showing a configuration of an integrated circuit in which the circuit shown in FIG. The integrated circuit shown in FIG. 9 includes a level shift circuit 201 and a 3.3V withstand voltage circuit 202.
[0007]
  In the integrated circuit 200 shown in FIG. 9, when each circuit shown in FIG. 8 is made into one chip, the level shift circuit 201 is designed according to, for example, a 0.5 μm rule in order to achieve a 5V breakdown voltage. In order to achieve a 3.3V breakdown voltage, it is designed and manufactured according to a 0.35 μm rule, for example.
[0008]
  When the level conversion circuit 201 that shifts the 5V system input voltage Vin to the 3V system output voltage Vin2 is combined with the 3.3V withstand voltage circuit 202 that processes the 3V system output voltage Vin2, the level shift circuit 201 In order to secure the breakdown voltage of 201, different breakdown voltages are required, and a complicated process is used.
[0009]
  FIG. 10 is a block diagram showing the configuration of another integrated circuit in which the circuit shown in FIG. A difference between the integrated circuit 200a shown in FIG. 10 and the integrated circuit 200 shown in FIG. 9 is that between the external terminal N201 and the level shift circuit 201, a P-channel MOS field effect transistor (hereinafter referred to as PMOS transistor) Q201 and A protection circuit composed of an N-channel MOS field effect transistor (hereinafter referred to as NMOS transistor) Q202 is added, and the other points are the same as those of the integrated circuit 200 shown in FIG.
[0010]
  The external terminal N201 is connected to the power supply V203 via a diode-connected PMOS transistor Q201 and grounded via a diode-connected NMOS transistor Q202. The PMOS transistor Q201 and the NMOS transistor Q202 protect the level shift circuit 201 from electrostatic breakdown by allowing the surge voltage to escape to the power supply V203 or the ground terminal when a surge voltage is applied to the external terminal N201.
[0011]
[Problems to be solved by the invention]
  As described above, in the level shift circuit 201 shown in FIG. 8, it is necessary to use a 5V system as a power supply and a manufacturing process in order to withstand the 5V system input voltage Vin, and it is used for the 3.3V withstand voltage circuit 202. 3V power sources and manufacturing processes cannot be used.
[0012]
  For this reason, in the integrated circuit 200 shown in FIG. 9, it is necessary to use a complicated process for realizing two withstand voltages of 5V and 3V, which increases the process cost of the integrated circuit. Further, a circuit manufactured by a 5V system manufacturing process is a circuit that is one generation slower in process, and its operation speed is slower than that of a level shift circuit manufactured by a 3V system manufacturing process.
[0013]
  Further, in the protection circuit shown in FIG. 10, when a surge voltage is applied from the outside, the level shift circuit manufactured by the 5V system manufacturing process can be protected, but the level manufactured by the 3V system manufacturing process can be protected. In the shift circuit, the 5V input voltage is applied to the 3V power supply via the PMOS transistor Q201, and the level shift circuit manufactured with a 3V breakdown voltage cannot be protected.
[0014]
  It is an object of the present invention to be able to output an input voltage that exceeds the power supply voltage range by shifting the input voltage to a voltage within the power supply voltage range and that can be manufactured using a manufacturing process for a power supply voltage lower than the input voltage Shift circuitIntegrated circuit capable of protecting a level shift circuit manufactured with a withstand voltage for a power supply voltage lower than the input voltage from electrostatic breakdown due to an externally applied surge voltageIs to provide.
[0015]
  Another object of the present invention is to allow an input voltage exceeding the power supply voltage range to be shifted to a voltage within the power supply voltage range and to output it, and to be manufactured using a manufacturing process for a power supply voltage lower than the input voltage. Level shift circuitThe level shift circuit manufactured with a withstand voltage for power supply voltage lower than the input voltage can be protected from electrostatic breakdown due to surge voltage applied from the outside,Level shift circuit that can operate at high speedIntegrated circuit withIs to provide.
[0016]
[Means for Solving the Problems and Effects of the Invention]
  (1No.1Invention
  First1An integrated circuit according to the present invention is a level shift circuit that shifts and outputs an input voltage.And a protection circuit provided between the external terminal to which the input voltage is applied and the level shift circuit, the level shift circuit including an operational amplifier and a first resistor connected to the inverting input terminal of the operational amplifier And a second resistor constituting a negative feedback loop between the inverting input terminal and the output terminal of the operational amplifier,The voltage applied to the non-inverting input terminal of the operational amplifier is held within the power supply voltage range of the operational amplifier, and during operation of the operational amplifier, the input voltage exceeding the power supply voltage range is applied to the inverting input terminal via the first resistor. Applied, shifted to the output voltage within the power supply voltage range, output from the output terminal, and the voltage applied to the inverting input terminal is kept within the power supply voltage range during standby of the operational amplifierThe protection circuit is disconnected from the power supply that supplies the power supply voltage of the level shift circuitIs.
[0017]
  According to the present inventionIntegrated circuitIn the level shift circuit, a first resistor is connected to the inverting input terminal of the operational amplifier, and a second resistor forming a negative feedback loop is connected between the inverting input terminal and the output terminal. Is applied within the power supply voltage range.
[0018]
  During operation of this operational amplifier, an input voltage exceeding the power supply voltage range is applied to the inverting input terminal via the first resistor and shifted to an output voltage within the power supply voltage range. At this time, the inverting input terminal is virtually grounded to the non-inverting input terminal, and the voltage of the inverting input terminal is held within the power supply voltage range in the same manner as the voltage applied to the non-inverting input terminal. Therefore, even if a voltage exceeding the power supply voltage range is applied as the input voltage, all the voltages applied to the operational amplifier during operation are within the power supply voltage range, and the input voltage exceeding the power supply voltage range is changed to a voltage within the power supply voltage range. The output can be shifted.
[0019]
  Further, since the voltage applied to the inverting input terminal is held within the power supply voltage range during standby of the operational amplifier, all the voltages applied to the operational amplifier are also within the power supply voltage range in this case. As a result, during operation and standby, all voltages applied to the operational amplifier are within the power supply voltage range, and the withstand voltage required for the operational amplifier is not the input voltage but a power supply voltage lower than the input voltage. Therefore, the level shift circuit can be manufactured by using a manufacturing process for a lower power supply voltage.
[0020]
  As a result, an input voltage exceeding the power supply voltage range can be shifted to a voltage within the power supply voltage range and output, and a level shift circuit can be manufactured using a manufacturing process for a power supply voltage lower than the input voltage. .
[0021]
  Further, since a protection circuit is provided between the external terminal to which the input voltage is applied and the level shift circuit, and the protection circuit is disconnected from the power supply that supplies the power supply voltage of the level shift circuit, an input voltage higher than the power supply voltage is provided. Is not applied to the power supply of the level shift circuit through the protection circuit, and the level shift circuit manufactured with a withstand voltage for a power supply voltage lower than the input voltage is protected from electrostatic breakdown due to an externally applied surge voltage. be able to.
[0022]
  (2No.2Invention
  First2Related to the inventionAccumulationCircuit1Related to the inventionAccumulationIn the circuit configuration,Level shift circuitA transistor having one end grounded and the other end connected to the inverting input terminal via the inverting input terminal or the first resistor, and turned on during standby of the operational amplifierIncluding furtherIs.
[0023]
  In this case, since the transistor is turned on during standby of the operational amplifier and the inverting input terminal can be grounded, the voltage applied to the inverting input terminal can be held within the power supply voltage range during standby of the operational amplifier.
[0024]
  (3No.3Invention
  First3Related to the inventionAccumulationCircuit1Or second2Related to the inventionAccumulationIn the circuit configuration,Level shift circuitA switch that receives the input voltage at one end, is connected to the first resistor at the other end, and blocks application of the input voltage to the first resistor during standby of the operational amplifier;IncludeIs.
[0025]
  In this case, since the withstand voltage of the switch becomes the input voltage, it is not possible to use a manufacturing process for a power supply voltage lower than the input voltage for the switch, but the parts other than the switch are manufactured with a withstand voltage for the power supply voltage lower than the input voltage. Therefore, the operation of the level shift circuit becomes high speed. Therefore, an input voltage exceeding the power supply voltage range can be shifted to a voltage within the power supply voltage range and output, and can be operated at high speed.
[0026]
  In addition, since the input voltage can be cut off by the switch during standby of the operational amplifier, it is possible to prevent an input voltage higher than the power supply voltage from being applied to the inverting input terminal during standby of the operational amplifier. The voltage applied to the inverting input terminal can be kept within the power supply voltage range.
[0027]
  (4No.4Invention
  First4An integrated circuit according to the invention ofIn the configuration of the integrated circuit according to any one of the first to third inventions,The level shift circuit and the operation circuit that operates with the power supply voltage of the level shift circuit are integrated into one chip.
[0028]
  In the integrated circuit according to the present invention, an input voltage higher than the power supply voltage can be shifted to a voltage equal to or lower than the power supply voltage and output, and can be manufactured using a manufacturing process for the power supply voltage. Any invention ofCanSince the level shift circuit and the operation circuit that operates with the power supply voltage of the level shift circuit are made into one chip, the level shift circuit and the operation circuit are made into one chip by using a manufacturing process for a power supply voltage lower than the input voltage. Thus, the process cost can be reduced and the operation can be performed at higher speed.
[0029]
  The second3To the invention ofCanWhen the level shift circuit and the operation circuit are integrated into one chip, the operation of the level shift circuit becomes faster and the operation of the integrated circuit can be made faster.
[0030]
  (5No.5Invention
  First5An integrated circuit according to the invention ofAny one of the first to fourthIn the configuration of the integrated circuit according to the invention, the protection circuit is a diode-connected transistor having one end connected to the external terminal and the other end grounded.
[0031]
  In this case, since the transistor functioning as the protection circuit is not connected to the power supply of the level shift circuit, an input voltage higher than the power supply voltage is not applied to the power supply of the level shift circuit via the transistor. Therefore, the level shift circuit manufactured with a withstand voltage for a power supply voltage lower than the input voltage can be protected from electrostatic breakdown due to a surge voltage applied from the outside by a simple configuration using only transistors.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
  FIG. 1 shows a first embodiment of the present invention.Used in integrated circuitsIt is a circuit diagram which shows the structure of a level shift circuit. The level shift circuit shown in FIG. 1 includes resistors R1 and R2, an NMOS transistor Q1, and an operational amplifier 1.
[0033]
  One end of the resistor R1 is connected to the terminal N1 that receives the input voltage Vin, and the other end is connected to the inverting input terminal of the operational amplifier 1. One end of the NMOS transistor Q1 is connected to the terminal N1, the other end is grounded, and its gate is connected to the terminal N2. The non-inverting input terminal of the operational amplifier 1 is connected to a terminal N4 that receives the shift voltage Vref. The shift voltage Vref is a voltage of a predetermined level within a range not less than the ground potential and not more than the power supply voltage Vint. A resistor R2 constituting a negative feedback loop is connected between the inverting input terminal and the output terminal of the operational amplifier 1. The resistance values of the resistors R1 and R2 are the same value.
[0034]
  The operational amplifier 1 is supplied with the power supply voltage Vint from the power supply V1 and also receives a standby signal ST for setting the operational amplifier 1 in the standby state via the terminal N5. For example, when the operational amplifier 1 is composed of a differential amplifier circuit, the standby signal ST is a signal for grounding the gate of a transistor serving as a constant current source of the differential amplifier circuit, and 1 is input as the standby signal ST. Then, the constant current source is turned off and the operational amplifier 1 enters a standby state. When 0 is input as the standby signal ST, the constant current source is turned on and the operational amplifier 1 enters an operating state. The standby signal ST is also input to the terminal N2.
[0035]
  First, when 0 is input as the standby signal ST and the operational amplifier 1 is in an operating state, the input voltage Vin is input from the terminal N1 to the inverting input terminal via the resistor R1, and the input voltage Vin is shifted by the shift voltage Vref. , An output voltage Vout equal to or lower than the power supply voltage Vint is output from the terminal N6. For example, when a voltage of 4.2V, which is a 5V system input voltage, is input as the input voltage Vin, when the shift voltage Vref is 2.8V, the output voltage Vout is a voltage of 1.4V, which is a 3V system voltage. Become.
[0036]
  Here, since the operational amplifier 1 forms a negative feedback loop by the resistor R2, the inverting input terminal is virtually grounded to the non-inverting input terminal. Therefore, the voltage at the inverting input terminal is held at the same voltage as the shift voltage Vref input from the terminal N4, and is held below the power supply voltage Vint.
[0037]
  As a result, even if a voltage higher than the power supply voltage Vint is applied as the input voltage Vin, all the voltages applied to the operational amplifier 1 during operation are equal to or lower than the power supply voltage Vint, and the input voltage Vin higher than the power supply voltage Vint is reduced to the power supply voltage Vint. The output voltage can be shifted to the following output voltage Vout.
[0038]
  Next, when 1 is input as the standby signal ST and the operational amplifier 1 is in the standby state, the inverting input terminal is not virtually grounded to the non-inverting input terminal. At this time, when an input voltage Vin higher than the power supply voltage Vint is input from the terminal N1 to the inverting input terminal via the resistor R1, a voltage higher than the withstand voltage of the operational amplifier 1 is applied, and the operational amplifier 1 is damaged. There is a risk of doing.
[0039]
  However, in the level shift circuit shown in FIG. 1, the NMOS transistor Q1 is turned on by the standby signal ST, and the terminal N1 is grounded. As a result, the voltage applied to the inverting input terminal is kept below the power supply voltage Vint, and in this case as well, all the voltages applied to the operational amplifier 1 are below the power supply voltage Vint.
[0040]
  As described above, in the level shift circuit shown in FIG. 1, even when an input voltage Vin higher than the power supply voltage Vint is input, all the voltages applied to the operational amplifier 1 are not more than the power supply voltage Vint both during operation and during standby. The withstand voltage required for the operational amplifier 1 is not the input voltage Vin but a power supply voltage Vint lower than the input voltage Vin. Therefore, the level shift circuit can be manufactured using a manufacturing process for a lower power supply voltage Vint, not the input voltage Vin higher than the power supply voltage Vint.
[0041]
  As a result, in the level shift circuit shown in FIG. 1, the input voltage Vin higher than the power supply voltage Vint can be shifted to a voltage equal to or lower than the power supply voltage Vint, and the manufacturing process for the power supply voltage Vint lower than the input voltage Vin. Can be used.
[0042]
Further, as described above, since the withstand voltage of the level shift circuit can be further reduced, it is not necessary to increase the gate oxide film of the input transistor that constitutes the operational amplifier 1, and the channel length of the transistor using a miniaturization process. Can be shortened, and can be operated at higher speed.
[0043]
  In addition to the above example, the operation of the level shift circuit sets the operating condition in which the input transistor in the level shift circuit can withstand the input voltage, and the voltage applied to the input transistor during standby of the level shift circuit is within the power supply voltage range. You may make it hold | maintain.
[0044]
  FIG. 2 shows a second embodiment of the present inventionUsed in integrated circuitsIt is a circuit diagram which shows the structure of a level shift circuit. The difference between the level shift circuit shown in FIG. 2 and the level shift circuit shown in FIG. 1 is that a switch SW is added between the terminal N1 and the resistor R1, and the other points are the levels shown in FIG. Since it is the same as that of the shift circuit, the same parts are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0045]
  The switch SW shown in FIG. 2 includes an NMOS transistor Q2, a PMOS transistor Q3, and an inverter I1.
[0046]
  The NMOS transistor Q2 and the PMOS transistor Q3 are connected between the terminal N1 and the node N7, the standby signal ST is input to the gate of the NMOS transistor Q1 through the inverter I1, and the standby signal ST is input to the gate of the PMOS transistor Q3. Is input, and a CMOS (Complementary Metal Oxide Semiconductor) switch is configured.
[0047]
  The NMOS transistor Q2 and the PMOS transistor Q3 are high breakdown voltage transistors for the input voltage Vin higher than the power supply voltage Vint of the operational amplifier 1 in order to cut off the input voltage Vin reliably. The input standby signal ST is a signal having a higher voltage than other standby signals ST in order to reliably turn on / off the high breakdown voltage transistor.
[0048]
  First, when 0 is input as the standby signal ST, the switch SW is turned on, and the input voltage Vin is input from the terminal N1 to the inverting input terminal via the resistor R1, and thereafter operates similarly to the level shift circuit shown in FIG. To do. On the other hand, when 1 is input as the standby signal ST, the switch SW is turned off, and the input voltage Vin is not input to the inverting input terminal via the resistor R1, and the NMOS transistor as in the level shift circuit shown in FIG. Node N1 is grounded by Q1.
[0049]
  As described above, the level shift circuit shown in FIG. 2 can obtain the same effects as those of the level shift circuit shown in FIG. 1, and the input signal is set to high impedance according to the standby signal ST and the node N7 is grounded. This ensures that a voltage higher than the withstand voltage of the level shift circuit is not applied in the standby state.
[0050]
  FIG. 3 shows the third embodiment of the present invention.Used in integrated circuitsIt is a circuit diagram which shows the structure of a level shift circuit. The difference between the level shift circuit shown in FIG. 3 and the level shift circuit shown in FIG. 1 is that the NMOS transistor Q1 is connected to the inverting input terminal of the operational amplifier 1, and the other points are the level shift shown in FIG. Since the circuit is similar to the circuit, the same part is denoted by the same reference numeral, and detailed description thereof is omitted below.
[0051]
  In the level shift circuit shown in FIG. 3, one end of the NMOS transistor Q1 is connected to the inverting input terminal of the operational amplifier 1, the other end is grounded, and its gate is connected to the terminal N2 that receives the standby signal ST.
[0052]
  In this case, when 0 is input as the standby signal ST and the operational amplifier 1 is in the operating state, the operation is the same as in the first embodiment, and 1 is input as the standby signal ST and the operational amplifier 1 is in the standby state. In some cases, the NMOS transistor Q1 is turned on and the node N3 is grounded. At this time, the input voltage Vin input from the terminal N1 decreases due to the resistance drop by the resistor R1, and the voltage applied to the inverting input terminal can be more reliably held below the power supply voltage Vint with a simple configuration.
[0053]
  FIG. 4 is a block diagram showing a configuration of an integrated circuit in which the level shift circuit of the present invention and the 3.3V withstand voltage circuit are integrated into one chip. The integrated circuit 10 shown in FIG. 4 includes an NMOS transistor Q4, a level shift circuit 11, and a 3.3V withstand voltage circuit 12.
[0054]
  The NMOS transistor Q4 is diode-connected, one end thereof is connected to the external terminal N11, and the other end is grounded. The level shift circuit 11 and the 3.3V withstand voltage circuit 12 are circuits designed with a withstand voltage of 3.3V, are manufactured by a 3.3V withstand voltage process, for example, a 0.35 μm process, and have a power supply of V11, V12 to 3.3V. The power supply voltage Vint is supplied to operate. The level shift circuit 11 is configured similarly to the level shift circuit shown in FIG. 1 or FIG.
[0055]
  The level shift circuit 11 receives the 5V input voltage Vin from the external terminal N11, shifts it to the 3V output voltage Vin2 (Vin2 <Vint), and outputs it to the 3.3V withstand voltage circuit 12. The 3.3V withstand voltage circuit 12 receives the 3V output voltage Vin2 and performs a predetermined operation.
[0056]
  The NMOS transistor Q4 protects the level shift circuit 11 from electrostatic breakdown by allowing the surge voltage to escape to the ground terminal when a surge voltage is applied to the external terminal N11. At this time, the external terminal N11 is connected only to the ground terminal via the NMOS transistor Q4, and is not connected to a power supply that supplies a power supply voltage higher than the power supply voltage Vint.
[0057]
  Therefore, even if a surge voltage higher than the power supply voltage Vint is applied to the external terminal N11, it is not applied to the power supply V11 of the level shift circuit 11 via the NMOS transistor Q4, and the electrostatic discharge due to the surge voltage applied from the outside. The level shift circuit 11 manufactured using the manufacturing process for the power supply voltage Vint lower than the input voltage Vin can be protected from destruction.
[0058]
  As described above, in the integrated circuit 10 shown in FIG. 4, the power supply voltage and the withstand voltage of the level shift circuit 11 can be made the same as those of the 3.3V withstand voltage circuit 12, and the level shift circuit 11 and the 3.3V withstand voltage circuit 12 are One chip can be formed using a 3V manufacturing process, and the process cost can be reduced. In addition, since a 3V manufacturing process is used, finer processing can be performed as compared with a 5V manufacturing process, the chip area of the integrated circuit 10 can be reduced, and operation can be performed at higher speed. Integrated circuit can be realized.
[0059]
  Note that when the level shift circuit shown in FIG. 2 is used as the level shift circuit 11, the operation of the level shift circuit becomes faster, and the operation of the integrated circuit can be made faster.
[0060]
  FIG. 5 is a circuit diagram showing a configuration of a signal processing unit of a tracking system of an RF (Radio Frequency) amplifier for CD-ROM (Compact Disc Read Only Memory) using the level shift circuit of the present invention.
[0061]
  In FIG. 5, a quadrant photodetection unit provided at the center for performing focus servo using the astigmatism method and a quadrant photodetection unit for performing tracking servo by the three beam method are provided on both sides. One of the tracking servo servo amplifiers for performing tracking servo among the RF amplifiers for CD-ROM drives that process each signal output from the optical pickup using the optical detection unit comprising the two optical detection units provided. The part which subtracts tracking signal F of the other photon detection part from tracking signal E from the photon detection part of this, and outputs tracking error signal TE is shown.
[0062]
  The RF amplifier shown in FIG. 5 includes NMOS transistors Q11 and Q12, resistors T11 to T23, operational amplifiers 11 to 18, variable resistor circuits VT11 to VT15, capacitors C11 and C12, and a variable capacitor VC11.
[0063]
  One end of the resistor T11 is connected to the terminal N11 and receives the tracking signal E from one of the light detection units. The inverting input terminal of the operational amplifier 11 is connected to the other end of the resistor T11, the non-inverting input terminal is connected to the terminal N13 that receives the shift voltage VREF1, and the resistor T13 is connected between the inverting input terminal and the output terminal. . One end of the NMOS transistor Q11 is connected to the inverting input terminal of the operational amplifier 11, the other end is grounded, and its gate is connected to a terminal N41 that receives a standby signal ST for setting the operational amplifier 11 in a standby state. The operational amplifier 11 is supplied with a 3V power supply voltage and a standby signal ST as in the operational amplifier 1 shown in FIG.
[0064]
  As a result, a level shift circuit having the same configuration as the level shift circuit shown in FIG. 3 is configured. During operation, the tracking signal E input from the terminal N11 is changed from a 5V signal to a 3V signal by the shift voltage VREF1. In the standby state, the voltage at the inverting input terminal of the operational amplifier 11 is held below the power supply voltage of the operational amplifier 11.
[0065]
  A variable resistance circuit VT11 is connected between the output terminal of the operational amplifier 11 and the inverting input terminal of the operational amplifier 13, the non-inverting input terminal of the operational amplifier 13 receives a predetermined reference voltage, and the inverting input terminal of the operational amplifier 13 And the output terminal are connected to a resistor T15. The variable resistance circuit VT11 can set four types of resistance values.
[0066]
  Thereby, a programmable gain amplifier is comprised and the gain of 0 dB, 6 dB, 14 dB, and 20 dB can be set as the gain of the programmable gain amplifier. Therefore, the RF amplifier shown in FIG. 5 can cope with two types of optical pickups that output signals of 300 mV and 600 mV by switching the amplification factor by 6 dB, and can also be used for CD-RW (Compact) by switching the amplification factor by 14 dB. Disc Rewritable) It can also handle optical pickups for drives.
[0067]
  A resistor T17 is connected between the output terminal of the operational amplifier 13 and the inverting input terminal of the operational amplifier 15, the non-inverting input terminal of the operational amplifier 15 receives a predetermined reference voltage, and the inverting input terminal and the output of the operational amplifier 15 are output. A variable resistance circuit VT13 is connected between the terminals. The variable resistance circuit VT13 can switch the resistance value in 256 steps according to an 8-bit control signal. Thus, a balance circuit is configured, and the range of 0 dB to 6 dB can be switched in 256 steps according to the 8-bit control signal.
[0068]
  One end of the resistor T12 is connected to the terminal N12 and receives the tracking signal F from the other light detection unit. The inverting input terminal of the operational amplifier 12 is connected to the other end of the resistor T12, the non-inverting input terminal is connected to the terminal N13 that receives the shift voltage VREF1, and the resistor T14 is connected between the inverting input terminal and the output terminal. . One end of the NMOS transistor Q12 is connected to the inverting input terminal of the operational amplifier 12, the other end is grounded, and its gate is connected to a terminal N42 that receives a standby signal ST for setting the operational amplifier 12 in a standby state. The operational amplifier 12 is supplied with a 3V power supply voltage and a standby signal ST as in the operational amplifier 1 shown in FIG.
[0069]
  As a result, a level shift circuit having the same configuration as that of the level shift circuit shown in FIG. 3 is configured. During operation, the tracking signal F input from the terminal N12 is changed from a 5V signal to a 3V signal by the shift voltage VREF1. In the standby state, the voltage at the inverting input terminal of the operational amplifier 12 is held below the power supply voltage of the operational amplifier 12.
[0070]
  A variable resistance circuit VT12 is connected between the output terminal of the operational amplifier 12 and the inverting input terminal of the operational amplifier 14, the non-inverting input terminal of the operational amplifier 14 receives a predetermined reference voltage, and the inverting input terminal of the operational amplifier 14 And the output terminal are connected to a resistor T16. The variable resistance circuit VT12 is configured in the same manner as the variable resistance circuit VT11, and four types of resistance values can be set as the resistance value of the variable resistance circuit VT12. Thereby, a programmable gain amplifier is comprised and the gain of 0 dB, 6 dB, 14 dB, and 20 dB can be set as the gain of the programmable gain amplifier.
[0071]
  A resistor T18 is connected between the output terminal of the operational amplifier 14 and the inverting input terminal of the operational amplifier 16, and the non-inverting input terminal of the operational amplifier 16 is connected to a terminal N25 that receives an externally settable reference voltage VDA2. A variable resistance circuit VT14 is connected between the inverting input terminal and the output terminal of the operational amplifier 16. The variable resistance circuit VT14 is configured in the same manner as the variable resistance circuit VT13, and the resistance value can be switched in 256 steps according to an 8-bit control signal. Thus, a balance circuit is configured, and the range of 0 dB to 6 dB can be switched in 256 steps according to the 8-bit control signal.
[0072]
  A resistor T19 is connected between the output terminal of the operational amplifier 15 and the non-inverting input terminal of the operational amplifier 17, and a capacitor C11 and a resistor T21 are connected between the inverting input terminal and the non-inverting output terminal of the operational amplifier 17. The resistor T20 is connected between the output terminal of the operational amplifier 16 and the non-inverting input terminal of the operational amplifier 17, and the resistor T22 and the capacitor C12 are connected between the non-inverting input terminal and the inverting output terminal of the operational amplifier 17. And the inverting output terminal of the operational amplifier 17 receives a predetermined reference voltage. Thus, a subtracting circuit is configured, and a signal obtained by subtracting the output of the operational amplifier 15 from the output of the operational amplifier 16 is output from the non-inverting output terminal of the operational amplifier 17.
[0073]
  A variable resistance circuit VT15 is connected between the non-inverting output terminal of the operational amplifier 17 and the inverting input terminal of the operational amplifier 18, and the non-inverting input terminal of the operational amplifier 18 receives a predetermined reference voltage. A variable capacitor VC11 and a resistor T23 are connected between the input terminal and the output terminal.
[0074]
  The variable resistance circuit VT15 can switch the resistance value in 16 steps according to a 4-bit control signal. The variable capacitor VC11 is configured so that two types of capacitance can be set as the capacitance.
[0075]
  Thus, a programmable gain amplifier is configured, and the range of −6 dB to 6 dB can be switched in 16 steps according to a 4-bit control signal, and two types of frequency characteristics can be set.
[0076]
  With the above configuration, the tracking signal E of one light detection unit is shifted from a 5V signal to a 3V signal by the operational amplifier 11 that functions as a level shift circuit, and is 0 dB by the operational amplifier 13 that functions as a programmable gain amplifier. , 6 dB, 14 dB, and 20 dB, and the operational amplifier 15 functioning as a balance circuit adjusts the balance at any level of 256 levels within the range of 0 dB to 6 dB, and outputs the other light detection unit. The signal F is processed in the same manner as described above.
[0077]
  In this way, the output signals E and F whose levels and the like are adjusted are subtracted by the operational amplifier 17 functioning as a subtracting circuit, and finally, any one of 16 stages in the range of −6 dB to 6 dB is performed by the operational amplifier 18. Amplified by the amplification factor, and a tracking error signal TE is output.
[0078]
  The focus signal processing unit (not shown) is also configured in the same manner as described above, and calculates (A + C) − (B + D) using the output signals A, B, C, and D of the four-divided light detection unit to focus. An error signal FE is output.
[0079]
  As described above, in the RF amplifier shown in FIG. 5, the level shift circuit can be integrated with other circuits using a 3V manufacturing process, and the process cost can be reduced. In addition, since a 3V system manufacturing process is used, finer processing can be performed compared to a 5V system manufacturing process, the circuit area of the RF amplifier can be reduced, and the circuit operates at a higher speed. An RF amplifier can be realized.
[0080]
  FIG. 6 is a block diagram showing a configuration of a semiconductor integrated circuit for CD-ROM drive including the RF amplifier shown in FIG.
[0081]
  6 includes an RF amplifier 101, a DSP (Digital Signal Processor) 102, a DAC (Digital Analog Converter) 103, a servo circuit 104, a microcomputer (microcomputer) 105, an error correction circuit 106, and a DRAM (Dynamic Random). Access Memory) 107.
[0082]
  The semiconductor integrated circuit 100 is a CMOS integrated circuit in which an RF amplifier 101, a DSP 102, a DAC 103, a servo circuit 104, a microcomputer 105, an error correction circuit 106, and a DRAM 107 are integrated by a CMOS process into a single chip. The DRAM 107 is a separate chip from the viewpoint of cost, and the RF amplifier 101, DSP 102, DAC 103, servo circuit 104, microcomputer 105, and error correction circuit 106 are integrated into a single chip as a CMOS integrated circuit, and these are enclosed in the same package. You may make it stop.
[0083]
  Data recorded on the CD-ROM disc by the optical pickup 110 is converted into an RF signal and output to the RF amplifier 101. The RF amplifier 101 is configured in the same manner as the RF amplifier shown in FIG. 5, and generates a focus error signal, a tracking error signal, a reproduction signal (EFM (Eight to Fourteen Modulation) signal), and the like from the input RF signal by the above processing. And output to the DSP 102.
[0084]
  The DSP 102 and the servo circuit 104 create a control signal for controlling the optical pickup 110 from the focus error signal, the tracking error signal, and the like, and output the control signal to the drive circuit 120. The drive circuit 120 drives the actuator in the optical pickup 110 according to the input control signal, and the optical pickup 110 is controlled so as to reproduce a good RF signal.
[0085]
  The error correction circuit 106 performs error correction of reproduction data using the DRAM 107, and when reproducing an audio signal, the DAC 103 converts the reproduction data into an analog signal and outputs the analog signal.
[0086]
  The microcomputer 240 functions as a system controller that controls the operation of the entire drive, and transmits / receives data and the like to / from the DSP 102 and the like as necessary to execute various operations of the CD-ROM drive.
[0087]
  As described above, in the semiconductor integrated circuit 100 shown in FIG. 6, by using the RF amplifier 101 that can be manufactured using a 3V system manufacturing process, it is possible to form a single chip including the other blocks by a CMOS process. A compact and high-speed 1-chip CMOS integrated circuit for CD-ROM can be realized.
[0088]
  In the above description, the circuit of the CD-ROM drive has been described as an example. However, the integrated circuit to which the level shift circuit of the present invention is applied is not particularly limited to this example, and is similarly applied to various integrated circuits. And the same effect can be obtained.
[0089]
  FIG. 7 is a block diagram showing a configuration of an integrated circuit in which a level shift circuit, a 3.3V withstand voltage circuit, and a 2.5V withstand voltage circuit according to the present invention are integrated into one chip. The integrated circuit 20 shown in FIG. 7 includes a 3.3V withstand voltage circuit 21, a level shift circuit 22, and a 2.5V withstand voltage circuit 23. The integrated circuit 20 shows an example in which an interface between circuits having different power supply voltages is taken in the same integrated circuit.
[0090]
  The 3.3V withstand voltage circuit 21 is a circuit designed with a withstand voltage of 3.3V, and operates by being supplied with a voltage Vint1 of 3.3V from the power supply V21. The level shift circuit 22 and the 2.5V withstand voltage circuit 23 are circuits designed with a withstand voltage of 2.5V, and operate by being supplied with a voltage Vint2 of 2.5V from the power sources V22 and V23. The level shift circuit 11 has the same configuration as the level shift circuit shown in FIGS. 1 to 3 except that the power supply voltage is changed to 2.5 V and the 3 V system input voltage is shifted to the 2 V system output voltage. Is done.
[0091]
  The 3.3V withstand voltage circuit 21 receives a 3V input voltage Vin1 (Vin1 <Vint1) from the external terminal N21, performs a predetermined operation, and outputs a 3V output voltage Vout1 to the level shift circuit 22. The level shift circuit 22 shifts the 3V output voltage Vout1 to the 2V output voltage Vin2 (Vin2 <Vint2) and outputs it to the 2.5V withstand voltage circuit 23. The 2.5V withstand voltage circuit 23 receives the 2V output voltage Vin2 and performs a predetermined operation.
[0092]
  Thus, the present inventionUsed in integrated circuitsThe level shift circuit can also be used when interfacing between circuits having different power supply voltages in the same integrated circuit. In this case, the level shift circuit 22 and the 2.5V withstand voltage circuit 23 can be designed and manufactured by a finer 0.25 μm rule, and the level shift circuit 22 and the 2.5V withstand voltage circuit 23 can be reduced in area. And speed up.
[0093]
  In the present invention,Used in integrated circuitsThe level shift circuit is not particularly limited to one that shifts a 5V system signal to a 3V system signal, etc., and can be similarly applied when shifting from another voltage to a lower voltage. Obtainable.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a level shift circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a level shift circuit according to a second embodiment of the present invention.
FIG. 3 is a circuit diagram showing a configuration of a level shift circuit according to a third embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of an integrated circuit in which the level shift circuit of the present invention and a 3.3V withstand voltage circuit are integrated into one chip.
FIG. 5 is a circuit diagram showing a configuration of a signal processing unit of a tracking system of a CD-ROM RF amplifier using the level shift circuit of the present invention.
6 is a block diagram showing a configuration of a semiconductor integrated circuit for CD-ROM drive including the RF amplifier shown in FIG. 5. FIG.
FIG. 7 is a block diagram showing a configuration of an integrated circuit in which a level shift circuit, a 3.3V withstand voltage circuit, and a 2.5V withstand voltage circuit according to the present invention are integrated on a single chip;
FIG. 8 is a block diagram showing a configuration of a conventional circuit in which a 5V system circuit and a 3V system circuit coexist.
FIG. 9 is a block diagram showing a configuration of an integrated circuit in which the circuit shown in FIG. 8 is integrated into one chip.
10 is a block diagram showing a configuration of another integrated circuit in which the circuit shown in FIG. 8 is integrated into one chip.
[Explanation of symbols]
1,11,12 operational amplifier
R1, R2, T11-T14 resistance
Q1, Q2, Q4, Q11, Q12 NMOS transistors
Q3 PMOS transistor
SW switch
10,20 integrated circuit
11, 22 level shift circuit
12, 21 3.3V withstand voltage circuit
23 2.5V withstand voltage circuit
100 Semiconductor integrated circuit
101 RF amplifier
102 DSP
103 DAC
104 Servo circuit
105 Microcomputer
106 Error correction circuit
107 DRAM

Claims

A level shift circuit that shifts and outputs the input voltage ; and
A protection circuit provided between an external terminal to which an input voltage is applied and the level shift circuit;
The level shift circuit includes:
An operational amplifier;
A first resistor connected to the inverting input terminal of the operational amplifier;
A second resistor constituting a negative feedback loop between the inverting input terminal and the output terminal of the operational amplifier;
A voltage applied to a non-inverting input terminal of the operational amplifier is held within a power supply voltage range of the operational amplifier, and an input voltage exceeding the power supply voltage range is passed through the first resistor during operation of the operational amplifier. Applied to the inverting input terminal, shifted to an output voltage within the power supply voltage range, output from the output terminal, and applied to the inverting input terminal during standby of the operational amplifier. is held,
The integrated circuit , wherein the protection circuit is disconnected from a power supply that supplies a power supply voltage of the level shift circuit.

The level shift circuit includes:
One end of which is grounded, the other end is connected to the inverting input terminal through the inverting input terminal and the first resistor, according to claim 1, further comprising a transistor which is turned on during the standby of the operational amplifier Integrated circuit.

The level shift circuit includes:
The switch further includes a switch that receives the input voltage at one end, is connected to the first resistor at the other end, and blocks application of the input voltage to the first resistor during standby of the operational amplifier. The integrated circuit according to claim 1 or 2 .

4. The integrated circuit according to claim 1, wherein the level shift circuit and an operation circuit that operates with a power supply voltage of the level shift circuit are integrated into one chip.

The protection circuit has one end connected to said external terminal, the other end is grounded, an integrated circuit according to claim 1, characterized in that a diode-connected transistor.