KR100207784B1

KR100207784B1 - Time delay unit using transconductance

Info

Publication number: KR100207784B1
Application number: KR1019960040175A
Authority: KR
Inventors: 조계옥
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-09-16
Filing date: 1996-09-16
Publication date: 1999-07-15
Also published as: KR19980021357A

Abstract

본 발명은 신호의 전달 컨덕턴스를 이용한 시간 지연 장치에 관한 것으로, 전대역 통과 여파기(all pass filter)를 이용한 시간 지연 장치에 있어서, 전달 컨덕턴스부와 저주파 통과 여파부를 이용하여 입력 신호의 주파수 이득은 일정하게 유지하면서 원하는 시간 지연을 확보하는 전대역 통과 여파기를 구성하고, 외부에서 MOS 트랜지스터의 전달 컨덕턴스를 가변시킴으로써 시간 지연량을 용이하게 조정할 수 있는 본 발명에 의한 전달 컨덕턴스를 이용한 시간 지연 장치에 따르면, 외부에서 전달 컨덕턴스를 가변시킴으로써 시간 지연의 정도를 조절할 수 있기 때문에 시스템 내에서의 임의의 시간 지연을 가변시키기에 적합하다. 또한, 본 발명은 MOS 트랜지스터를 사용하여 구성함에 따라 주문형 반도체로 제조하기가 수월하며, 서로 다른 지연 특성을 갖는 다중 신호를 처리하는 시스템에서 각 신호를 대상으로 본 발명에 따른 시간 지연 장치를 적용함으로써 설계의 비용을 감소시키면서 시스템의 안정성도 확보할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time delay apparatus using a transfer conductance of a signal. In the time delay apparatus using an all-pass filter, the frequency gain of an input signal is constant using a transfer conductance unit and a low pass filter. According to the time delay device using the transfer conductance according to the present invention, which is capable of easily adjusting the time delay amount by constructing a full-pass filter for securing a desired time delay while maintaining the desired time delay, and by varying the transfer conductance of the MOS transistor from the outside, The degree of time delay can be adjusted by varying the conductance, which is suitable for varying any time delay in the system. In addition, the present invention is easy to manufacture a custom semiconductor by using a MOS transistor, and by applying the time delay device according to the present invention for each signal in a system for processing multiple signals having different delay characteristics The reliability of the system can be secured while reducing the cost of the design.

Description

Time delay device using propagation conductance.

본 발명은 신호의 시간 지연 장치에 관한 것으로, 더욱 상세하게는 신호의 시간 지연이 요구되는 시스템에 있어서, MOS(Metal-Oxide Semiconductor) 트랜지스터를 이용하여 외부 신호에 의해 조절이 가능한 전달 컨덕턴스(transfer conductance)부를 제공하고, 이를 통해 주파수 특성에는 영향을 미치지 않으면서 원하는 시간 지연을 얻을 수 있는 전달 컨덕턴스를 이용한 시간 지연 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal delay apparatus, and more particularly, in a system requiring a signal delay, a transfer conductance that can be adjusted by an external signal using a metal-oxide semiconductor (MOS) transistor. The present invention relates to a time delay device using a transfer conductance that can achieve a desired time delay without affecting frequency characteristics.

대부분의 신호 처리 시스템에서는 부품이나 부품 소자간의 경로 등에서 필연적으로 신호의 시간 지연이 발생하게 된다. 간단한 버퍼를 통과하는 신호도 최소한 2 ns(2 nano-second) 정도의 시간 지연이 발생되고, 아날로그 신호를 디지탈 신호로 변환시키는 A/D 변환기(Analog to Digital converter)에 내장되는 샘플 앤 홀드(sample and hold) 처리에서는 홀딩(holding) 시간에 따른 시간 지연이 발생된다.In most signal processing systems, signal delays inevitably occur in paths between components or component elements. Signals that pass through simple buffers also have a time delay of at least 2 ns (2 nanoseconds), and are sample and hold built into an analog-to-digital converter that converts analog signals into digital signals. and hold), a time delay occurs according to the holding time.

한편, 다중 신호를 입력받아 각 신호의 시간 지연 특성을 이용하여 처리하는 시스템에서는, 상기한 바와 같이 외부에서 발생된 각 신호들의 입력되며 통과하는 경로들이 동일하지 않기 때문에 각 신호 간의 시간 지연이 다르게 되고, 이에 기인하여 원래 발생된 신호의 시간 특성에 통과하는 경로에 의한 시간 지연이 첨가되어 시스템에 결정적인 악영향을 미치는 현상이 나타날 수도 있다.On the other hand, in a system that receives multiple signals and processes them using the time delay characteristic of each signal, as described above, since the input and passing paths of the externally generated signals are not the same, the time delay between each signal is different. Due to this, a time delay caused by a path passing through the time characteristic of the originally generated signal may be added, which may have a detrimental effect on the system.

이하, 다중 신호를 처리하는 시스템으로 차세대 비디오 및 음성 저장 장치의 대안으로 표준화되고 있는 디지탈 비디오 디스크 플레이어(Digital Video Disk Player; DVDP)에 이용되는 시간 지연 제어 장치를 일반적인 시간 지연 제어 장치의 일례로써 설명하기로 한다.Hereinafter, a time delay control device used for a digital video disk player (DVDP), which is being standardized as an alternative to a next generation video and audio storage device as a system for processing multiple signals, will be described as an example of a general time delay control device. Let's do it.

도 1은 디지탈 비디오 디스크 플레이어의 블록도를 도시한 것으로써, 상기 디지탈 비디오 디스크 플레이어는 헤드를 통해 고밀도 광디스크로부터 데이터를 채집하는 데이터 채집부(10)와, 상기 데이터 채집부(10)에서 채집된 데이터를 입력받아 복조 및 오류 정정을 수행하여 비트 스트림(stream)으로 출력하고 트래킹 오차를 검출하여 데이터 채집부(10)에 궤환(Feedback)시키는 데이터 신호 처리부(20)와, 상기 데이터 신호 처리부(20)에서 입력되는 비트 스트림(stream)을 오디오 신호, 문자 신호, 비디오 신호 각각을 복호하여 오디오 출력과 비디오 출력을 발생시키는 신호 재생부(30)와, 사용자의 인터페이스를 제공하여 표시 및 조작에 관련된 제어를 위한 신호와 전체 시스템의 제어를 위한 신호를 상기 데이터 신호 처리부(20)와 신호 재생부(30)에 입력하는 시스템 제어부(40)로 구성된다.1 shows a block diagram of a digital video disc player, in which the digital video disc player collects data from a high-density optical disc through a head and a data collector 10 collected from the data gathering unit 10. A data signal processor 20 for receiving data, performing demodulation and error correction, outputting it as a bit stream, detecting a tracking error, and feeding back the data collector 10; and the data signal processor 20 Signal playback unit 30 for decoding audio signals, text signals, and video signals to generate audio and video outputs, and providing a user interface to control the display and manipulation. A system for inputting a signal for control and a signal for controlling the entire system to the data signal processing unit 20 and the signal reproducing unit 30. The system controller 40 is configured.

여기서, 상기 데이터 채집부(10)는 데이터가 트랙을 따라 기록되어 있는 고밀도 광디스크(14)에서 데이터를 채집하기 위해 일정한 속도로 회전시키는 역할을 수행하는 디스크 모더(11)와, 상기 광디스크에서 집적 데이터를 채집하는 광헤드(12)와, 상기 광헤드(12)를 데이터 채집의 정확한 위치로 이송시키는 이송 모터(13)로 구성된다.Here, the data collection unit 10 is a disk moder 11 that rotates at a constant speed to collect data in the high-density optical disk 14, the data is recorded along the track, and the integrated data in the optical disk Is composed of an optical head 12 for collecting the optical head 12 and a transfer motor 13 for transferring the optical head 12 to an accurate position of data collection.

상기 데이터 신호 처리부(20)는 상기 데이터 채집부(10)에서 수신되는 신호를 증폭하여 안정된 신호의 형태로 출력하는 신호 증폭부(21)와, 상기 신호 증폭부(21)에서 입력되는 신호를 복조하며, 광디스크에 기록될 때 채널 환경을 극복하기 위해 추가된 오류 정정 부호를 통해 발생된 오류를 검출 및 복구하여 비트 스트림 형태로 상기 신호 재생부(30)에 인가하는 복조/오류 정정부(22)와, 상기 신호 증폭기에서(21)에서 입력되는 4가지 유형의 신호(제 1 신호(A), 제 2 신호(B), 제 3 신호(C), 제 4 신호(D))를 이용하여 검출한 상기 데이터 채집부(10)의 트랙 오류와, 상기 복조/오류 정정부(21)에서 입력받은 제어 신호를 이용하여 상기 데이터 채집부(10)의 트랙 제어를 위한 신호를 발생시키는 서보 제어부(23)와, 상기 서보 제어부(23)에서 입력되는 트랙 제어를 위한 신호를 데이터 채집부(110)의 모터를 구동할 수 있는 신호로 변화시키는 서보 구동부(24)로 구성된다.The data signal processor 20 demodulates the signal input from the signal amplifier 21 and the signal amplifier 21 that amplifies the signal received from the data collector 10 and outputs it in the form of a stable signal. In addition, the demodulation / error correction unit 22 detects and recovers an error generated through an error correction code added to overcome the channel environment when it is recorded on the optical disc, and applies it to the signal reproducing unit 30 in the form of a bit stream. And using four types of signals (first signal (A), second signal (B), third signal (C), and fourth signal (D)) input from the signal amplifier 21. The servo control unit 23 generates a signal for controlling the track of the data collecting unit 10 by using the track error of the data collecting unit 10 and the control signal received from the demodulation / error correcting unit 21. ) And a scene for track control input from the servo controller 23. It is configured as a servo drive (24) for changing a signal to drive the motor of the data acquisition unit (110).

상기 신호 재생부(30)는 상기 데이터 신호 처리부(20)의 복조/오류 정정부(21)에서 비트 스트림 형태로 입력되는 신호를 데이터 성격에 따라 비디오 신호, 문자 신호, 오디오 신호로 분리해내는 시스템 복호부(31)와, 상기 시스템 복호부(31)에서 분리된 비디오 신호 스트림을 복호화하는 비디오 복호부(32)와, 상기 시스템 복호부(31)에서 분리된 문자 신호 스트림을 복호화하는 문자 복호부(33)와, 상기 시스템 복호부(31)에서 분리된 오디오 신호 스트림을 복호화하는 오디오 복호부(34)와, 상기 비디오 복호부(32)와 문자 복호부(33)에서 입력되는 신호를 받아 방송 및 비디오 플레이어의 표시 방식인 NTSC(National Television Standard Committee) 방식에 맞게 변경시키는 NTSC 부호부(35)와, 상기 오디오 복호부(34)에서 입력되는 신호를 오디오 신호로 변화시키는 D/A 변환부(Digital to Analog converter; 36)로 구성된다.The signal reproducing unit 30 divides a signal input in the form of a bit stream from the demodulation / error correcting unit 21 of the data signal processing unit 20 into a video signal, a text signal, and an audio signal according to data characteristics. A decoder 31, a video decoder 32 for decoding the video signal stream separated by the system decoder 31, and a character decoder for decoding the character signal stream separated by the system decoder 31. (33), an audio decoder (34) for decoding the audio signal stream separated by the system decoder (31), and a signal input from the video decoder (32) and the character decoder (33). And an NTSC coder 35 for changing to the NTSC (National Television Standard Committee) method of displaying a video player, and a D / A converter for converting a signal input from the audio decoder 34 into an audio signal. Digital to Analog converter 36).

이하, 본 발명은 상기 서보 제어부(23)에 이용되는 시간 지연 제어 장치와 관련된 바, 상기 서보 제어부(23)를 상세히 설명하기로 한다.Hereinafter, the present invention relates to the time delay control device used in the servo control unit 23, and the servo control unit 23 will be described in detail.

상기 서보 제어부(23)는 상기 신호 증폭부(21)와 복조/오류 정정부(22)에서 다중 신호를 수신하여 처리한다.The servo controller 23 receives and processes multiple signals from the signal amplifier 21 and the demodulator / error corrector 22.

즉, 디지탈 비디오 디스크 플레이어에서 이용되는 1 빔(1 beam)용 트랙 오류 검출을 수행하기 위해서는 4가지 유형의 신호(제 1 신호(A), 제 2 신호(B), 제 3 신호(C), 제 4 신호(D))를 수신하여, 제 1 신호(A)와 제 3 신호(C)를 합한 신호인 제 1 합성 신호(AB)와 제 2 신호(B)와 제 4 신호(D)를 합한 제 2 합성 신호(BD) 간의 위상차를 검출함으로써 광디스크 상의 신호 트랙을 식별한다.That is, in order to perform track error detection for one beam used in a digital video disc player, four types of signals (first signal A, second signal B, third signal C, The fourth signal D) is received, and the first synthesized signal AB, the second signal B, and the fourth signal D, which are signals obtained by adding the first signal A and the third signal C, are received. The signal track on the optical disc is identified by detecting the phase difference between the summed second composite signals BD.

이 때, 각 유형의 신호들은 서로 다른 채널을 이용함에 따라 픽업(pickup) 과정의 오프셋(offset) 및 상기 신호 증폭부(21)의 지연 소자 등에 의해 상호 다른 시간 지연이 발생할 수 있다.In this case, different types of signals may have different time delays due to offsets of the pickup process and delay elements of the signal amplifier 21 as the signals of different types are used.

이에 따라, 상기 제 1 합성 신호와 제 2 합성 신호의 위상차를 검출하는 서보 제어부(23)에서는 트랙 오류에 의해서 발생되는 위상차 외에 픽업(pickup) 과정의 오프셋(offset)이나 상기 신호 증폭부(21)의 지연 소자 등에 의한 시간 지연에 의해 광헤드부의 정확한 위치를 보정하는 메카니즘에 오류를 야기하여 트랙을 벗어나는 현상이 발생할 수 있으며, 또한 이로 인해 연속적인 데이터 채집이 불가능해지는 경우도 발생할 수 있다.Accordingly, in the servo controller 23 which detects the phase difference between the first synthesized signal and the second synthesized signal, in addition to the phase difference caused by the track error, an offset of the pickup process or the signal amplifier 21 The time delay caused by the delay element may cause an error in the mechanism for correcting the correct position of the optical head, resulting in a deviation from the track. In addition, continuous data collection may not be possible.

이외에, 단일 신호를 처리하는 일반적인 신호 처리 시스템에서도 신호의 시간 지연이 필요하며, 수동 소자 및 능동 소자 등을 이용하여 다양한 방법으로 원하는 시간 지연을 얻을 수 있다.In addition, a general signal processing system processing a single signal requires a time delay of a signal, and a desired time delay can be obtained by using various methods such as a passive device and an active device.

상기 시간 지연 방식은 크게 수동 소자를 이용하는 방식과 능동 소자를 이용하는 방식으로 나눌 수 있다.The time delay method can be largely divided into a method using a passive element and a method using an active element.

수동 소자를 이용하는 시간 지연 방식으로 가장 간단한 예로는 캐패시터를 사용하는 것으로, 입력되는 신호에 의해 일정 값까지 충전을 수행하다가 입력 신호가 제거되면 방전을 수행하며, 상기 충전 및 방전의 속도는 캐패시터의 용량에 의해 결정되는 캐패시터의 특성을 이용하여, 용량을 변화시킴으로써 시정수가 변화되고, 이를 통해 원하는 시간 지연을 변화시킬 수 있다.The simplest example of a time delay using a passive element is a capacitor. The capacitor is charged to a predetermined value by an input signal, and then discharged when the input signal is removed. The rate of charging and discharging is the capacity of the capacitor. By using the characteristics of the capacitor determined by, the time constant is changed by changing the capacity, thereby changing the desired time delay.

또한, 플립 플롭(flip-flop)과 같은 자체 특성상 이산적인 시간 지연 특성을 갖는 능동 지연 소자를 직렬 방식으로 연속적으로 연결하여 시간 지연의 기능을 수행할 수 있다. 플립 플롭을 이용하는 시간 지연 방식에서는 시간 지연의 정도가 지연 소자에 인가되는 클럭의 속도에 의해 결정되므로, 시간 지연의 정도를 조정하기 위해서는 오실레이터(oscillator)의 클럭 주파수를 다른 것으로 교체함으로써 가능하다.In addition, an active delay device having a discrete time delay property such as flip-flop may be continuously connected in series to perform a time delay function. In the time delay method using flip flops, the time delay is determined by the speed of the clock applied to the delay element, and thus, the clock frequency of the oscillator may be replaced with another one to adjust the time delay.

상기 능동 지연 소자를 이용하는 시간 지연 방식은 이산적인 시간 지연이 요구되는 시스템에 사용되는 것이 바람직하며, 원 칩(one chip)에 내장되는 경우에도 외부 제어 신호를 사용하여 각 플립플롭 사이에서 원하는 시간 지연 신호를 출력하는 것이 가능하다.The time delay method using the active delay element is preferably used in a system requiring discrete time delay, and even when embedded in one chip, a desired time delay between each flip-flop using an external control signal. It is possible to output a signal.

한편, 능동 소자를 이용하는 또 다른 시간 지연 방식으로는 전대역 통과 여파기를 이용하는 것이 있는 데, 전대역 통과 여파기의 특성을 얻기 위해 2개의 폴(pole)과 2개의 루트(root)를 얻을 수 있게 2개의 연산 증폭기로 저주파 통과 여파부(Low Pass Filter; LPF)를 구성하며, 이를 이용하여On the other hand, another time delay using an active element is to use a full-pass filter, in which two calculations are performed to obtain two poles and two roots to obtain the characteristics of the full-pass filter. An amplifier forms a low pass filter (LPF),

수학식 1과 같은 전달 함수(transfer function)를 갖는 전대역 통과 여파기의 파라미터를 설정한다. 여기서, a는 전달 함수의 분모 다항식의 1차 계수를 의미하며, b는 전달 함수의 분모 다항식의 상수항이다. 또한, c는 전달 함수의 분자다항식의 1차 계수를 의미하며, d 전달 함수의 분자 다항식의 상수항이다A parameter of the full-pass filter having a transfer function as shown in Equation 1 is set. Here, a means the first order coefficient of the denominator polynomial of the transfer function, b is a constant term of the denominator polynomial of the transfer function. C denotes the first order coefficient of the molecular polynomial of the transfer function and is the constant term of the molecular polynomial of the transfer function.

상기 전대역 통과 여파기의 저주파 통과 여파기를 구성하기 위해서는 일반적으로 저항 성분과 캐패시터 성분이 필요한데, 입력 신호를 원하는 양의 시간 지연을 발생시키기 위해서는 저항 및 캐패시터 성분을 가변시켜야 한다.In order to construct the low pass filter of the full-pass filter, a resistor component and a capacitor component are generally required. In order to generate a desired amount of time delay for the input signal, the resistor and capacitor components need to be varied.

그러나, 상기 캐패시터를 이용한 시간 지연 방법은 일단 캐패시터의 용량이 결정되면, 시간 지연량도 고정되므로 정밀하게 원하는 시간 지연의 정도를 얻기 위해서는 용량이 정밀한 캐패시터를 시행 착오를 통해 변경시켜야 하며, 상기 시간 지연 기능이 원 칩으로 구현된 경우에는 외부에서 변경시킬 수 없게 되는 문제가 있으며, 상기 능동 지연 소자를 사용한 방법은 지연 소자에 사용되는 클럭의 주파수에 전적으로 지배받기 때문에 원하는 시간 지연의 정도를 역동적으로 결정하기가 어려우며, 클럭 속도의 한계와 능동 지연 소자의 특성으로 인해 시간 지연의 해상도를 일정 수준 이상 증가시킬 수 없고, 능동 지연 소자 자체가 임의의 시간 지연을 필연적으로 발생시키며, 이산적 신호의 경우에만 적용되기 때문에 정확한 시간 지연을 위해서는 또 다른 부가 수단이 필요한 문제가 있다.However, in the time delay method using the capacitor, once the capacity of the capacitor is determined, the amount of time delay is also fixed. Therefore, in order to obtain a precisely desired degree of time delay, the capacitor having a precise capacity must be changed through trial and error. When the function is implemented in a single chip, there is a problem that it cannot be changed externally. Since the method using the active delay element is completely controlled by the frequency of the clock used in the delay element, the desired degree of time delay is dynamically determined. It is difficult to do this, due to the limitation of clock speed and the characteristics of the active delay element, it is not possible to increase the resolution of the time delay by more than a certain level, and the active delay element inevitably causes arbitrary time delay, and only in the case of discrete signals To ensure accurate time delay There is another additional problem means are necessary.

결과적으로, 종래의 방식은 시간 지연 정도가 고정되어 외부에서 제어하기에 용이하지 않으며, 또한 시간 지연의 해상도가 제한되는 등의 문제가 있다.As a result, the conventional scheme has a problem that the degree of time delay is fixed and not easy to control from the outside, and the resolution of the time delay is limited.

따라서, 본 발명 이와 같은 문제를 해결하기 위해 안출된 것으로, 전대역 통과 여파기(all pass filter)를 이용한 시간 지연 장치에 있어서, 전달 컨덕턴스부와 저주파 통과 여파부를 이용하여 입력 신호의 주파수 이득은 일정하게 유지하면서 원하는 시간 지연을 확보하는 전대역 통과 여파기를 구성하고, 외부에서 MOS 트랜지스터의 전달 컨덕턴스를 가변시킴으로써 시간 지연량을 용이하게 조정할 수 있는 전달 컨덕턴스를 이용한 시간 지연 장치를 제공함에 목적이 있다.Accordingly, the present invention has been made to solve such a problem, and in the time delay device using an all pass filter, the frequency gain of the input signal is kept constant by using the conductance conduction unit and the low pass filter. It is an object of the present invention to provide a time-pass device using a transfer conductance that can easily adjust the amount of time delay by constructing a full-pass filter to secure a desired time delay and varying the transfer conductance of the MOS transistor from the outside.

도 1은 디지탈 비디오 디스크 플레이어를 나타낸 블록도,1 is a block diagram illustrating a digital video disc player;

도 2는 본 발명에 의한 전달 컨덕턴스를 이용한 시간 지연 장치를 나타낸 예시도,2 is an exemplary view showing a time delay apparatus using a transfer conductance according to the present invention;

도 3은 도 2의 제 1 전달 컨덕턴스부와 제 1 연산 증폭부를 도시한 상세 회로도,3 is a detailed circuit diagram illustrating a first transfer conductance unit and a first operational amplifier of FIG. 2;

도 4는 3도의 공통 모드 제거비 제어부를 나타낸 상세 회로도.4 is a detailed circuit diagram showing a common mode rejection ratio control section of FIG.

도면의주요부분에대한부호의설명Explanation of symbols on the main parts of the drawing

100 : 제 1 저부파 통과 필터링부 110 : 제 1 전달 컨덕턴스부100: first low frequency pass filtering unit 110: first transfer conductance unit

120 : 제 1 연산 증폭부와, 150 : 제 2 저부파 통과 필터링부120: first operational amplifier, 150: second low pass filter

160 : 제 2 전달 컨덕턴스부 170 : 제 2 연산 증폭부160: second transfer conductance unit 170: second operational amplifier

201 : 제 1 궤환 전달 컨덕턴스부 200 : 제 1 궤환부201: first feedback transfer conductance part 200: first feedback part

210 : 제 2 궤환 전달 컨덕턴스부 230 : 제 3 궤환 전달 컨덕턴스부210: second feedback transfer conductance part 230: third feedback transfer conductance part

310 : 동상 신호 제거비 개선부 320 : 제 1 전달 컨덕턴스 가변부310: in-phase signal removal ratio improvement unit 320: first transfer conductance variable unit

330 : 제 2 전달 컨덕턴스 가변부 350 : 입력부330: second transfer conductance variable unit 350: input unit

360 :증폭부 400 : 제 1 연산 증폭부360: amplifier 400: first operational amplifier

410 : 공통 모드 제거비 개선부 420 : 차동 증폭부410: common mode rejection ratio improvement unit 420: differential amplifier

430 : 공통 모드 제거비 제어부430: common mode removal ratio control unit

이와 같은 본 발명의 목적을 달성하기 위한 본 발명에 따른 시간 지연 장치는 외부 전압에 의해 조절이 가능한 전달 컨덕턴스부와 연산 증폭부 및 궤환 전달 컨덕턴스부에 의해 구성된 전역 통과 필터부의 전달 컨덕턴스부를 이용함으로써 입력 신호의 주파수 특성은 유지하면서 동시에 원하는 시간 지연을 확보함에 따라 시간 지연을 용이하게 조정할 수 있는 것이 특징이다.The time delay device according to the present invention for achieving the object of the present invention is input by using the transfer conductance unit consisting of a transfer conductance unit, an operational amplifier and a feedback transfer conductance unit which are adjustable by an external voltage. It is possible to easily adjust the time delay while maintaining the frequency characteristic of the signal and at the same time securing the desired time delay.

본 발명에 따른 전달 컨덕턴스를 이용한 시간 지연 장치를 도 2를 참조하여 설명하면 다음과 같다.A time delay apparatus using a transfer conductance according to the present invention will be described with reference to FIG. 2.

도 2는 본 발명에 의한 전달 컨덕턴스를 이용한 시간 지연 장치를 도시한 것으로, 도시한 바와 같이, 본 발명은 이중 구조로 구성됨에 따라 동일한 구성이 반복되는 부분에 대해서는 반복적인 설명을 피하기로 한다.FIG. 2 illustrates a time delay apparatus using a transfer conductance according to the present invention. As shown in FIG. 2, since the present invention is configured in a dual structure, repeated descriptions of portions in which the same configuration is repeated will be avoided.

본 발명에 따른 전달 컨덕턴스를 이용한 시간 지연 장치는 제 1 입력 신호(V1) 및 제 2 입력 신호(V2)를 입력받아 제 1 전달 컨덕턴스값을 발생하는 제 1 전달 컨덕턴스부(110)와 상기 제 1 전달 컨덕턴스부(110)의 출력을 입력받아 증폭하며, 콘덴서(C1)(C1')를 통해 출력을 입력으로 궤환하는 제 1 연산 증폭부(120)로 구성되어 저주파 필터링을 수행하는 제 1 저부파 통과 필터링부(100)와, 상기 제 1 저주파 통과 필터링부(100)의 출력을 입력받아 제 1 전달 컨덕턴스의 2배의 전달 컨덕턴스를 갖는 제 2 전달 컨덕턴스를 발생하는 제 2 전달 컨덕턴스부(160)와, 상기 제 2 전달 컨덕턴스부(160)의 출력을 입력받아 증폭하며, 콘덴서(C2)(C2')를 통해 출력을 입력으로 궤환하는 제 2 연산 증폭부(170)로 구성되어 저주파 필터링을 수행하는 제 2 저부파 통과 필터링부(150)와, 병렬로 접속된 제 1 궤환 전달 컨덕턴스부(201)와 콘덴서(C3)(C3')에 의해 상기 제 2 전달 컨덕턴스부(160)의 출력을 제 1 저주파 통과 필터링부(100)의 입력단으로 궤환시키는 제 1 궤환부(200)와, 상기 제 2 연산 증폭부(170)의 출력을 제 1 연산 증폭부(120)의 입력단으로 궤환시키는 제 2 궤환 전달 컨덕턴스부(210)와, 상기 제 2 연산 증폭부(170)의 출력을 제 2 연산 증폭부(170)의 입력단으로 궤환시키는 병렬로 접속된 콘덴서(C2)(C2')와 제 3 궤환 전달 컨덕턴스부(230)로 구성된다.In the time delay device using the transfer conductance according to the present invention, the first transfer conductance unit 110 and the first transfer conductance unit 110 are configured to receive a first input signal V1 and a second input signal V2 and generate a first transfer conductance value. A first low frequency wave configured to receive and amplify the output of the transfer conductance unit 110 and to perform a low frequency filtering by including a first arithmetic amplifier 120 which feeds an output back to an input through a capacitor C1 (C1 '). The second transfer conductance unit 160 which receives the output of the pass filtering unit 100 and the output of the first low pass filtering unit 100 and generates a second transfer conductance having a transfer conductance twice that of the first transfer conductance. And a second operational amplifier 170 that receives and amplifies the output of the second transfer conductance unit 160 and feeds the output back to the input through the capacitors C2 and C2 'to perform low frequency filtering. In parallel with the second low-wave pass filtering unit 150 to A first for feedbacking the output of the second transfer conductance unit 160 to an input terminal of the first low pass filtering unit 100 by the first feedback transfer conductance unit 201 and the capacitors C3 and C3 ′ connected thereto; A feedback feedback conductance unit 210 for feedbacking the feedback unit 200, an output of the second operational amplifier unit 170 to an input terminal of the first operational amplifier unit 120, and the second operational amplifier unit ( A capacitor C2 (C2 ') and a third feedback transfer conductance unit 230 which are connected in parallel to feed the output of the 170 to the input terminal of the second operational amplifier 170 are configured.

상기와 같이 구성된 본 발명에 의한 전달 컨덕턴스를 이용한 시간 지연 장치의 작용을 도 2를 통해서 상세히 설명하기로 한다.The operation of the time delay device using the transfer conductance according to the present invention configured as described above will be described in detail with reference to FIG. 2.

제 1 입력 신호(V1)와 제 2 입력 신호는 동일한 발생 기원을 갖는 신호로써, 이와 같은 이중 입력 구조는 노이즈에 강하면서도 이득의 동적 영역을 용이하게 확대할 수 있는 장점이 있다. 특히, 차동 증폭기를 단위 소자로 취하고 있는 장치의 경우, 공통 모드 제거비(Common Mode Reduction Ratio; CMRR)에 입각하여 노이즈를 효과적으로 제거하고 있음은 주지의 사실이다.The first input signal V1 and the second input signal are signals having the same origin of origin, and the dual input structure has an advantage of being able to easily expand the dynamic range of gain while being resistant to noise. In particular, in the case of a device using a differential amplifier as a unit element, it is well known that noise is effectively removed based on the common mode reduction ratio (CMRR).

상기한 본 발명의 구성에 있어서, 제 2 전달 컨덕턴스부(160)의 전달 컨덕턴스가 제 1 전달 컨덕턴스부(110)의 전달 컨덕턴스의 2배인 것을 제외하면, 제 1 저주파 통과 필터링부(100)와 제 2 저주파 통과부(150)의 구성은 동일하며, 제 1 전달 컨덕턴스부(110), 제 1 궤환 전달 컨덕턴스부(201)와 제 2 궤환 전달 컨덕턴스부(210) 및 제 3 궤환 전달 컨덕턴스부(220)의 전달 컨덕턴스는 동일하다.In the above configuration of the present invention, except that the transfer conductance of the second transfer conductance unit 160 is twice the transfer conductance of the first transfer conductance unit 110, the first low pass filtering unit 100 and the first The configuration of the second low frequency pass part 150 is the same, and includes a first transfer conductance part 110, a first feedback transfer conductance part 201, a second feedback transfer conductance part 210, and a third feedback transfer conductance part 220. ) The conductance is the same.

우선, 제 1 입력 신호(V1)는 상기 제 1 전달 컨덕턴스부(110)를 통해 제 1 연산 증폭부(120)로 입력되며, 캐패시터(C1)(C1')가 제 1 연산 증폭부(120)의 출력을 제 1 연산 증폭부(120)의 입력단으로 궤환시킴에 따라 전달 함수 상에 하나의 폴(pole)이 생성된다.First, the first input signal V1 is input to the first operational amplifier 120 through the first transfer conductance unit 110, and the capacitor C1 (C1 ′) is input to the first operational amplifier 120. As the output of is fed back to the input terminal of the first operational amplifier 120, one pole is generated on the transfer function.

상기 제 1 연산 증폭부(120)의 출력은 제 2 전달 컨덕턴스부(160)를 통해 제 2 연산 증폭부(120)에 입력되어 저주파 통과 필터링이 수행되면서 전달 함수 상에 또 하나의 폴(pole)을 생성시킨다.The output of the first operational amplifier 120 is input to the second operational amplifier 120 through the second transfer conductance unit 160 to perform low pass filtering to perform another pole on the transfer function. Creates.

이때, 상기 제 2 전달 컨덕턴스부(160)의 출력은 병렬로 접속된 제 2 궤환부(200)에 의해 상기 제 1 전달 컨덕턴스부(110)의 입력단으로 궤환되고, 상기 제 2 연산 증폭부(170)의 출력은 병렬로 접속된 캐패시터(C2)(C2')와 제 3 궤환 전달 컨덕턴스부(220)에 의해 상기 제 1 연산 증폭부(170)의 입력단으로 궤환되며, 또한, 제 2 연산 증폭부(170)의 출력은 제 2 궤환 전달 컨덕턴스부(210)에 의해 상기 제 1 연산 증폭부(120)의 입력으로 궤환된다.At this time, the output of the second transfer conductance unit 160 is fed back to the input terminal of the first transfer conductance unit 110 by the second feedback unit 200 connected in parallel, and the second operational amplifier 170 ) Is fed back to the input terminal of the first operational amplifier unit 170 by the capacitor C2 (C2 ') and the third feedback transfer conductance unit 220 connected in parallel, and further, the second operational amplifier unit The output of 170 is fed back to the input of the first operational amplifier 120 by the second feedback transfer conductance unit 210.

여기서, 제 2 전달 컨덕턴스부(160)의 전달 컨덕턴스가 제 1 전달 컨덕턴스부(110)의 전달 컨덕턴스의 2배인 것은 수학식 1과 같은 전달 함수를 갖는 전대역 통과 여파기를 얻기 위함이며, 상기 제 1 궤환 전달 컨덕턴스부(201) 및 제 2 궤환 전달 컨덕턴스부(210)의 전달 컨덕턴스는 전대역 통과 여파기의 전달 함수의 파라미터를 결정한다.Here, the transfer conductance of the second transfer conductance unit 160 is twice the transfer conductance of the first transfer conductance unit 110 to obtain a full pass filter having a transfer function as shown in Equation 1 above, and the first feedback The transfer conductance of the transfer conductance section 201 and the second feedback transfer conductance section 210 determines the parameters of the transfer function of the full band pass filter.

도 3은 도 2의 제 1 전달 컨덕턴스부(110)와 제 1 연산 증폭부(120)를 도시한 상세 회로도이다.3 is a detailed circuit diagram illustrating the first transfer conductance unit 110 and the first operational amplifier unit 120 of FIG. 2.

이하, 본 발명에 의한 컨덕턴스를 이용한 시간 지연 장치의 제 1 저주파 통과 필터링부(100)에 포함된 제 1 전달 컨덕턴스부(110)와 제 1 연산 증폭부(120)를 도 3 및 도 4를 참조하여 설명하면 다음과 같다.Hereinafter, referring to FIGS. 3 and 4, the first transfer conductance unit 110 and the first operational amplifier 120 included in the first low pass filtering unit 100 of the time delay apparatus using the conductance according to the present invention will be described with reference to FIGS. 3 and 4. The description is as follows.

상기 제 1 전달 컨덕턴스부(110)는 시간 지연이 필요한 제 1 입력 신호(V1)와 제 1 궤환 신호(V1F)를 입력받아 지연 조절 신호(Vtun)에 따라 전달 컨덕턴스를 가변시키는 제 1 전달 컨덕턴스 가변부(320)와, 상기 제 1 입력 신호와 상기 제 1 궤환 신호와 각각 동일한 발생 기원을 갖는 제 2 입력 신호와 제 2 궤환 신호를 입력받아 상기 지연 조절 신호(Vtun)에 따라 전달 컨덕턴스를 가변시키는 제 2 전달 컨덕턴스 가변부(330)와, 상기 제 1 전달 컨덕턴스 가변부(320) 및 제 2 전달 컨덕턴스 가변부(330)의 출력(V1a)(V2a)을 입력받아 동상 신호 제거비를 개선시키는 동상 신호 제거비 개선부(310)로 구성된다.The first transfer conductance unit 110 receives a first input signal V1 and a first feedback signal V1F that require a time delay, and then varies the first conductance according to the delay control signal Vtun. The unit 320 receives the second input signal and the second feedback signal having the same origin as the first input signal and the first feedback signal, respectively, and varies a transfer conductance according to the delay control signal Vtun. An in-phase signal that receives the second transfer conductance variable unit 330, the outputs V1a and V2a of the first transfer conductance variable unit 320 and the second transfer conductance variable unit 330 to improve the in-phase signal removal ratio. The removal ratio improvement unit 310 is configured.

상기 제 1 연산 증폭부(400)는 상기 제 1 전달 컨덕턴스 가변부(320) 및 제 2 전달 컨덕턴스 가변부(330)의 출력(V1a)(V2a)을 입력받아 차동 증폭하여 출력하는 차동 증폭부(420)와, 상기 차동 증폭부(420)의 출력(V1b)(V2b)을 입력받아 공통 모드 제거비를 개선시키는 공통 모드 제거비 개선부(410)로 구성된다.The first operational amplifier 400 receives the outputs V1a and V2a of the first transfer conductance variable part 320 and the second transfer conductance variable part 330 to differentially amplify and output the differential amplification part ( 420 and the common mode rejection ratio improving unit 410 which receives the outputs V1b and V2b of the differential amplifier 420 and improves the common mode rejection ratio.

여기서, 상기 제 1 전달 컨덕턴스 가변부(320)는 게이트(gate)를 통해 제 1 입력 신호(V1)가 인가되고 소오스(source)가 음공급 전원(Vss)에 접속된 MOS 트랜지스터(322)와, 게이트를 통해 제 1 궤환 신호(V1F)가 인가되고 소오스가 음공급 전원(Vss)에 접속된 MOS 트랜지스터(323)와, 게이트를 통해 전달 컨덕턴스를 제어하는 지연 조절 신호(Vtun)가 인가되고 소오스가 MOS 트랜지스터(322)의 드레인(drain)과 MOS 트랜지스터(323)의 드레인 간의 공통 접점에 접속되는 MOS 트랜지스터(321)와, 게이트를 통해 제 1 인에이블 신호(Vp1)가 인가되고 MOS 트랜지스터(321)의 드레인에 접속된 소오스를 통해 출력(V1a)을 상기 제 1 연산 증폭부(400)에 제공하는 전달 컨덕턴스 조절용 MOS 트랜지스터(324)로 구성된다.Here, the first transfer conductance variable part 320 includes a MOS transistor 322 to which a first input signal V1 is applied through a gate and a source is connected to a negative supply power supply Vss; The first feedback signal V1F is applied through the gate and the MOS transistor 323 whose source is connected to the negative supply power supply Vss, and the delay control signal Vtun for controlling the transfer conductance through the gate are applied and the source is applied. The MOS transistor 321 is connected to a common contact between the drain of the MOS transistor 322 and the drain of the MOS transistor 323, and a first enable signal Vp1 is applied through the gate, and the MOS transistor 321 is applied. And a transfer conductance adjusting MOS transistor 324 which provides the output V1a to the first operational amplifier 400 through a source connected to the drain of the capacitor.

상기 제 2 전달 컨덕턴스 가변부(330)는 게이트(gate)를 통해 제 2 입력 신호(V2)가 인가되고 소오스(source)가 음공급 전원(Vss)에 접속된 MOS 트랜지스터(333)와, 게이트를 통해 제 2 궤환 신호(V2F)가 인가되고 소오스가 음공급 전원(Vss)에 접속된 MOS 트랜지스터(332)와, 게이트를 통해 전달 컨덕턴스를 제어하는 지연 조절 신호(Vtun)가 인가되고 소오스가 MOS 트랜지스터(332)의 드레인(drain)과 MOS 트랜지스터(333)의 드레인 간의 공통 접점에 접속되는 MOS 트랜지스터(331)와, 게이트를 통해 제 1 인에이블 신호(Vp1)가 인가되고 MOS 트랜지스터(331)의 드레인에 접속된 소오스를 통해 출력(V2a)을 상기 제 1 연산 증폭부(400)에 제공하는 전달 컨덕턴스 조절용 MOS 트랜지스터(324)로 구성된다.The second transfer conductance variable part 330 is connected to the MOS transistor 333 to which a second input signal V2 is applied and a source is connected to a negative supply power supply Vss through a gate. The second feedback signal V2F is applied through the MOS transistor 332 whose source is connected to the negative supply power supply Vss, and the delay control signal Vtun for controlling the transfer conductance through the gate is applied, and the source is the MOS transistor. A first enable signal Vp1 is applied through the MOS transistor 331 connected to the common contact between the drain of the 332 and the drain of the MOS transistor 333, and the drain of the MOS transistor 331 is applied. And a transfer conductance adjusting MOS transistor 324 which provides the output V2a to the first operational amplifier 400 through a source connected to the second transistor.

상기 동상 신호 제거비 개선부(310)는 제 1 전달 컨덕턴스 가변부(320)의 출력(V1a)과 제 2 전달 컨덕턴스 가변부(330)의 출력(V1b)을 입력받아 동상 신호 제거비를 개선하는 제어 신호(Vp3)를 발생하는 동상 신호 제거비 제어부(340)와, 상기 제어 신호(Vp3)를 게이트를 통해 입력받아 제 1 전달 컨덕턴스 가변부(320)의 출력(V1a)과 제 2 전달 컨덕턴스 가변부(330)의 출력(V1b)에 대한 동상 신호 제거비를 개선하는, 드레인이 양공급 전원(Vcc)에 접속되고 소오스가 제 1 전달 컨덕턴스 가변부(320)에 결합된 MOS 트랜지스터(311) 및 드레인이 양공급 전원(Vcc)에 접속되고 소오스가 제 2 전달 컨덕턴스 가변부(330)에 결합된 MOS 트랜지스터(314)와, 게이트를 통해 제 3 인에이블 신호(Vn1)를 인가받고 드레인이 제 1 전달 컨덕턴스 가변부(320)에 결합된 MOS 트랜지스터(312)와, 게이트를 통해 제 3 인에이블 신호(Vn1)를 인가받고 드레인이 제 2 전달 컨덕턴스 가변부(330)에 결합된 MOS 트랜지스터(313)로 구성된다.The in-phase signal removal ratio improvement unit 310 receives a control signal V1a of the first transfer conductance variable unit 320 and an output V1b of the second transfer conductance variable unit 330 to improve the in-phase signal removal ratio. The in-phase signal removal ratio controller 340 generating the Vp3 and the control signal Vp3 are received through the gate, and the output V1a and the second transfer conductance variable part 330 of the first transfer conductance variable part 320 are received. MOS transistor 311 and drain are connected to the positive supply voltage Vcc and the source is positively supplied to the first transfer conductance variable portion 320, which improves the in-phase signal rejection ratio for the output V1b of The MOS transistor 314 connected to the power supply Vcc and whose source is coupled to the second transfer conductance variable part 330 and the third enable signal Vn1 are applied through the gate, and the drain thereof is applied to the first transfer conductance variable part. MOS transistor 312 coupled to 320 and through a gate The third being applied to the enable signal (Vn1) and the drain is composed of a MOS transistor (313) coupled to the second transconductance variable unit 330.

차동 증폭부(420)는게이트를 통해 상기 제 1 전달 컨덕턴스 가변부(320)의 출력(V1a)을 인가받아 증폭하여 드레인을 통해 출력하는 MOS 트랜지스터(421)와, 제 2 전달 컨덕턴스 가변부(330)의 출력(V2a)을 입력받아 증폭하여 드레인을 통해 출력함에 따라 MOS 트랜지스터(421)와 함께 차동 증폭기를 구성하는 MOS 트랜지스터(422)와, 게이트를 통해 제 4 인에이블 신호(Vn4)를 인가받고 드레인이 MOS 트랜지스터(421)의 소오스와 MOS 트랜지스터(422)의 소오스 간의 공통 접점에 접속되며 소오스가 음공급 전원(Vss)에 접속된 MOS 트랜지스터(423)로 구성된다.The differential amplifier 420 receives the output V1a of the first transfer conductance variable part 320 through a gate, amplifies the MOS transistor 421 and outputs it through the drain, and the second transfer conductance variable part 330. As a result of receiving and amplifying the output V2a and outputting it through the drain, the MOS transistor 422 constituting the differential amplifier together with the MOS transistor 421 and the fourth enable signal Vn4 are applied through the gate. A drain is connected to the common contact between the source of the MOS transistor 421 and the source of the MOS transistor 422, and the source is composed of a MOS transistor 423 connected to the negative supply power supply Vss.

상기 공통 모드 제거비 개선부(410)는 상기 차동 증폭부(420)의 출력(V1b)(V2b)을 입력받아 공통 모드 제거비를 개선시키는 제어 신호(Vp2)를 발생하는 공통 모드 제거비 제어부(430)와, 상기 제어 신호(Vp2)를 게이트를 통해 입력받아 상기 차동 증폭부(420)의 출력(V1b)(V2b)에 대한 공통 모드 제거비를 개선하는, 드레인이 양공급 전원(Vcc)에 접속되고 소오스가 MOS 트랜지스터(421)의 드레인에 접속된 MOS 트랜지스터(411) 및 드레인이 양공급 전원(Vcc)에 접속되고 소오스가 MOS 트랜지스터(422)의 드레인에 접속된 MOS 트랜지스터(412)로 구성된다.The common mode rejection ratio improving unit 410 receives the outputs V1b and V2b of the differential amplifier 420 and generates a control signal VP2 for improving the common mode rejection ratio and the common mode rejection ratio controller 430. The drain is connected to the positive supply power source (Vcc) to receive the control signal (Vp2) through the gate to improve the common mode rejection ratio for the output (V1b) (V2b) of the differential amplifier 420, the source is The MOS transistor 411 connected to the drain of the MOS transistor 421 and the drain are connected to the positive supply power supply Vcc and the source is composed of the MOS transistor 412 connected to the drain of the MOS transistor 422.

상기 공통 모드 제거비 제어부(430)는 도 4에 도시한 바와 같이, 상기 차동 증폭부(410)의 출력인 제 1 출력 신호(V1b) 및 제 1 출력 신호(V2b)를 병렬로 입력받는 입력부(350)와, 상기 입력부(350)의 출력을 입력받아 증폭하는 증폭부(360)로 구성된다.As shown in FIG. 4, the common mode rejection ratio controller 430 receives an input unit 350 that receives the first output signal V1b and the first output signal V2b in parallel, which are outputs of the differential amplifier 410. ), And an amplifier 360 that receives and amplifies the output of the input unit 350.

여기서, 상기 입력부(350)는 상기 제 1 출력 신호(V1b)를 병렬로 접속된 콘덴서(351_1)와 저항(351_2)을 통해 입력받는 제 1 입력부(351)와, 상기 제 2 출력 신호(V2b)를 병렬로 접속된 콘덴서(352_1)와 저항(352_2)을 통해 입력받는 제 2 입력부(352)로 구성된다.Here, the input unit 350 includes a first input unit 351 which receives the first output signal V1b through a capacitor 351_1 connected in parallel and a resistor 351_2, and the second output signal V2b. Is composed of a capacitor 352_1 connected in parallel and a second input unit 352 that is input through a resistor 352_2.

상기 증폭부(360)는 드레인이 양공급 전원(Vcc)에 접속되고 게이트와 소스가 연결되어 능동 저항 역할을 하는 MOS 트랜지스터(361)와, 드레인이 양공급 전원(Vcc)에 접속되고 게이트와 소오스가 연결되어 능동 저항 역할을 하는 MOS 트랜지스터(362)와, 게이트를 통해 상기 입력부(350)의 출력을 입력받고 드레인이 MOS 트랜지스터(361)의 게이트와 소오스 간의 공통 접점에 접속된 MOS 트랜지스터(363)와, 게이트를 통해 기준 전압(Vn3)을 입력받고 드레인이 MOS 트랜지스터(362)의 게이트와 소오스 간의 공통 접점에 접속되어 MOS 트랜지스터(363)와 함께 차동 증폭기를 구성하는 MOS 트랜지스터(364)와, 드레인이 MOS 트랜지스터(363)의 소오스와 MOS 트랜지스터(364)의 소오스 간의 공통 접점에 접속되고 게이트를 통하여 제 5 인에이블 신호를 입력받으며, 소오스가 음공급 전원(Vss)에 접속된 MOS 트랜지스터(365)와, MOS 트랜지스터(364)의 드레인을 통해 출력되는 제어 신호(Vp2)를 MOS 트랜지스터(363)의 게이트로 궤환시키는 콘덴서(366)로 구성된다.The amplifier 360 includes a MOS transistor 361 having a drain connected to the positive supply power Vcc and a gate and a source connected to the active resistor, and a drain connected to the positive supply power Vcc and having a gate and a source. Is connected to the MOS transistor 362, which serves as an active resistor, and the MOS transistor 363 whose output is inputted through the gate and whose drain is connected to a common contact between the gate and the source of the MOS transistor 361. And a MOS transistor 364 that receives a reference voltage Vn3 through a gate and whose drain is connected to a common contact between the gate and the source of the MOS transistor 362 to form a differential amplifier together with the MOS transistor 363, and a drain. It is connected to a common contact between the source of the MOS transistor 363 and the source of the MOS transistor 364 and receives a fifth enable signal through a gate, and the source receives a negative supply power supply (V). MOS transistor 365 connected to ss and a capacitor 366 for feeding back control signal Vp2 output through the drain of MOS transistor 364 to the gate of MOS transistor 363.

여기서, 상기 동상 신호 제거비 개선부(310) 및 상기 공통 모드 제거비 개선부(410)는 구성이 유사함에 따라 공통 모드 제거비 개선부(410)의 구성만을 기술한다.Here, the in-phase signal removal ratio improving unit 310 and the common mode cancellation ratio improving unit 410 describe only the configuration of the common mode cancellation ratio improving unit 410 as the configurations are similar.

이하, 본 발명에 의한 컨덕턴스를 이용한 시간 지연 장치의 제 1 저주파 통과 필터링부(100)에 포함된 제 1 전달 컨덕턴스부(110)와 제 1 연산 증폭부(120)의 작용을 도 3 및 도 4를 참조하여 상세히 설명하기로 한다.Hereinafter, an operation of the first transfer conductance unit 110 and the first operational amplifier 120 included in the first low pass filtering unit 100 of the time delay apparatus using the conductance according to the present invention will be described with reference to FIGS. 3 and 4. It will be described in detail with reference to.

본 발명에 의한 컨덕턴스를 이용한 시간 지연 장치가 안정(steady)된 동작 상태를 유지할 때, 시간 지연이 요구되는 제 1 입력 신호(V1) 및 상기 제 1 입력 신호와 동일한 발생 기원을 갖는 제 2 입력 신호(V2)가 각각 MOS 트랜지스터(322)의 게이트 및 MOS 트랜지스터(333)의 게이트로 입력되고, 제 1 궤환 신호(V1F) 및 제 2 궤환 신호(V2F)가 각각 MOS 트랜지스터(323)의 게이트 및 상기 MOS 트랜지스터(332)의 게이트로 인가되면, MOS 트랜지스터(321)의 게이트 및 MOS 트랜지스터(321)의 게이트에 입력되는 지연 조절 신호(Vtun)의 전압 크기를 가변시킴으로써 제 1 전달 컨덕턴스부(300)의 전달 컨덕턴스를 가변시킨다.When the time delay device using conductance according to the present invention maintains a stable operating state, a first input signal V1 requiring a time delay and a second input signal having the same origin as the first input signal are required. V2 is input to the gate of the MOS transistor 322 and the gate of the MOS transistor 333, respectively, and the first feedback signal V1F and the second feedback signal V2F are respectively the gate of the MOS transistor 323 and the above. When applied to the gate of the MOS transistor 332, the voltage of the delay control signal Vtun input to the gate of the MOS transistor 321 and the gate of the MOS transistor 321 is changed to change the voltage of the first transfer conductance unit 300. The transfer conductance is varied.

즉, MOS 트랜지스터(321)의 게이트-소오스간 전압()이 변하게 되며, 이 전압의 가변량에 비례하여 MOS 트랜지스터(322), MOS 트랜지스터(323), MOS 트랜지스터(332)와 MOS 트랜지스터(333)의 드레인-소오스간 전압()이 가변된다.That is, the gate-to-source voltage of the MOS transistor 321 ( ), And the drain-source voltages of the MOS transistor 322, the MOS transistor 323, the MOS transistor 332, and the MOS transistor 333 in proportion to the variable amount of the voltage. ) Is variable.

통상, 전달 컨덕턴스()는 MOS 트랜지스터의 드레인과 소오스 간을 접속시켰을 시, 인가된 게이트-소오스간 전압에 의한 전류의 변화량을 의미하는 것으로, MOS 트랜지스터의 증폭도()와 드레인-소오스간 전압 ()의 곱으로 계산된다.Usually, conductance ) Is the amount of change in current caused by the applied gate-source voltage when the drain and the source of the MOS transistor are connected. ) And drain-source voltage ( Is multiplied by

즉, 상기 MOS 트랜지스터(322), MOS 트랜지스터(323), MOS 트랜지스터(332)와 MOS 트랜지스터(333)의 증폭도()가 동일할 때, MOS 트랜지스터(322), MOS 트랜지스터(323), MOS 트랜지스터(332)와 MOS 트랜지스터(333)의 전달 컨덕턴스()는That is, the amplification degree of the MOS transistor 322, the MOS transistor 323, the MOS transistor 332 and the MOS transistor 333 ( ) Are the same, the transfer conductances MOS transistor 322, MOS transistor 323, MOS transistor 332 and MOS transistor 333 ( )

수학식 2와 같이 나타낼 수 있다.It may be represented as in Equation 2.

이는 지연 조절 신호(Vtun)의 전압 크기를 가변시키면 드레인-소오스간 전압()이 가변되고 이에 따라 이에 상응하여 상기 전달 컨덕턴스()가 가변됨을 의미한다.This can be achieved by varying the voltage magnitude of the delay control signal (Vtun). ) Is variable and accordingly the transfer conductance ( ) Is variable.

이것은 전달 컨덕턴스를 전달 함수의 파라미터로 이용하고 있는 본 발명에 의한 시간 지연 장치에 있어서, 상기 지연 조절 신호(Vtun)를 가변시킴에 따라 시간 지연을 용이하게 가변시킬 수 있음을 의미한다.This means that in the time delay apparatus according to the present invention using the transfer conductance as a parameter of the transfer function, the time delay can be easily changed by varying the delay control signal Vtun.

한편, 상기와 같이 이중 입력 신호(V1)(V2) 및 이중 궤환 신호(V1F)(V2F)를 사용하는 잇점은 노이즈를 효과적으로 제거할 수 있을 뿐만 아니라 이득의 동적 영역을 용이하게 확대할 수 있는 등의 장점이 있음을 전술한 바 있다.On the other hand, the advantage of using the dual input signal (V1) (V2) and the double feedback signal (V1F) (V2F) as described above can not only effectively remove the noise, but also can easily expand the dynamic range of the gain, etc. It has been described above that there is an advantage.

결과적으로, 제 1 전달 컨덕턴스 가변부(320)는 상기 제 1 전달 컨덕턴스부(110)는 시간 지연이 필요한 제 1 입력 신호(V1)와 제 1 궤환 신호(V1F)를 입력받아 지연 조절 신호(Vtun)에 따라 전달 컨덕턴스를 가변시키고, 제 2 전달 컨덕턴스 가변부(330)는 상기 제 1 입력 신호와 상기 제 1 궤환 신호와 각각 동일한 발생 기원을 갖는 제 2 입력 신호와 제 2 궤환 신호를 입력받아 상기 지연 조절 신호(Vtun)에 따라 전달 컨덕턴스를 가변시킨다.As a result, the first transfer conductance variable unit 320 receives the first input conductance unit 110 by receiving the first input signal V1 and the first feedback signal V1F, which require a time delay, and delay delay signal Vtun. Variable transfer conductance, and the second transfer conductance variable unit 330 receives the second input signal and the second feedback signal each having the same origin as the first input signal and the first feedback signal. The transfer conductance is varied according to the delay control signal Vtun.

이때, 동상 신호 제거비 개선부(310)는 동상 신호 제거비 제어부(340)를 통하여 상기 제 1 전달 컨덕턴스 가변부(320)의 출력(V1a) 및 제 2 전달 컨덕턴스 가변부(330)의 출력(V2a)을 입력받아 동상 신호 제거비를 개선시키기 위한 제어 신호(Vp3)를 발생하여 MOS 트랜지스터(311)의 게이트와 MOS 트랜지스터(314)의 게이트에 제공함에 따라 상기 제 1 연산 증폭부(400)로 입력되는 제 1 전달 컨덕턴스 가변부(320)의 출력(V1a) 및 제 2 전달 컨덕턴스 가변부(330)의 출력(V2a)으로부터 노이즈 성분을 제거한다.In this case, the in-phase signal removal ratio improvement unit 310 outputs the output V1a of the first transmission conductance variable unit 320 and the output V2a of the second transmission conductance variable unit 330 through the in-phase signal removal ratio control unit 340. The control signal Vp3 is generated to be supplied to the gate of the MOS transistor 311 and the gate of the MOS transistor 314 to improve the in-phase signal removal ratio, and is input to the first operational amplifier 400. The noise component is removed from the output V1a of the first transfer conductance variable part 320 and the output V2a of the second transfer conductance variable part 330.

이후, 상기 차동 증폭부(420)는 상기 제 1 전달 컨덕턴스 가변부(320)의 출력(V1a) 및 제 2 전달 컨덕턴스 가변부(330)의 출력(V2a)을 입력받아 차동 증폭하여 출력하고, 이때, 상기 공통 모드 제거비 개선부(410)는 상기 동상 신호 제거비 개선부(310)와 유사하게, 공통 모드 제거비 제어부(430)를 통하여 상기 차동 증폭부(420)의 출력(V1b)(V2b)을 입력받아 공통 모드 제거비를 개선시키기 위한 제어 신호(Vp2)를 발생하여 MOS 트랜지스터(411)의 게이트와 MOS 트랜지스터(412)의 게이트에 제공함에 따라 상기 제 1 연산 증폭부(400)의 출력(V1b)(V2b)으로부터 노이즈 성분을 제거하고 이득의 동적 영역을 확대시킨다.Thereafter, the differential amplifier 420 receives the output V1a of the first transfer conductance variable part 320 and the output V2a of the second transfer conductance variable part 330 and differentially amplifies the output. The common mode rejection ratio improving unit 410 inputs the outputs V1b and V2b of the differential amplifier 420 through the common mode rejection ratio control unit 430 similar to the in-phase signal removal ratio improving unit 310. The control signal Vp2 for improving the common mode rejection ratio is generated and provided to the gate of the MOS transistor 411 and the gate of the MOS transistor 412, thereby outputting the output V1b of the first operational amplifier 400 ( Noise component from V2b) is removed and the dynamic range of gain is expanded.

여기서, 상기 공통 모드 제거비 제어부(430)는 입력부(350)를 통하여 상기 차동 증폭부(410)의 출력인 제 1 출력 신호(V1b) 및 제 2 출력 신호(V2b)를 병렬로 입력받아 증폭부(360)를 통해 상기 입력부(350)의 출력을 입력받아 차동 증폭하여 제어 신호(Vp2)를 발생한다.Here, the common mode rejection ratio controller 430 receives the first output signal V1b and the second output signal V2b, which are outputs of the differential amplifier 410, in parallel through the input unit 350, and amplifies the amplifier ( 360 receives the output of the input unit 350 through the differential amplification to generate a control signal (Vp2).

즉, 상기 입력부(350)는 상기 제 1 출력 신호(V1b)를 병렬로 접속된 콘덴서(351_1)와 저항(351_2)을 통해 입력받고, 상기 제 2 출력 신호(V2b)를 병렬로 접속된 콘덴서(352_1)와 저항(352_2)을 통해 입력받아 상기 증폭부(360)에 제공한다.That is, the input unit 350 receives the first output signal V1b through a capacitor 351_1 connected in parallel and a resistor 351_2, and connects the second output signal V2b in parallel. 352_1 and the resistor 352_2 are input to the amplifier 360.

상기 증폭부(360)는 상기 입력부(350)의 출력을 인가받아 MOS 트랜지스터(364)를 통해 입력되는 기준 전압(Vn3)과의 비교에 의해 차동 증폭하여 MOS 트랜지스터(364)의 드레인을 통하여 제어 신호(Vp2)를 출력하며, 이때, 콘덴서(366)는 MOS 트랜지스터(364)의 드레인을 통해 출력되는 제어 신호(Vp2)를 MOS 트랜지스터(363)의 게이트로 궤환시킴으로써 제어 신호(Vp2)를 안정시켜 출력한다.The amplifier 360 receives the output of the input unit 350 and differentially amplifies the signal by the comparison with the reference voltage Vn3 input through the MOS transistor 364 to control signals through the drain of the MOS transistor 364. Outputs Vp2, and at this time, the capacitor 366 stabilizes the control signal Vp2 by returning the control signal Vp2 output through the drain of the MOS transistor 364 to the gate of the MOS transistor 363. do.

상기와 같이 입력부(350)의 출력 신호와 일정 레벨의 기준 전압(Vn3)을 비교하여 레벨의 차에 따른 제어 신호(Vp2)를 출력하여 MOS 트랜지스터(411)의 게이트와 MOS 트랜지스터(412)의 게이트의 공통 접점에 제공함에 따라 제 1 연산 증폭부(400)의 출력 레벨을 조정함으로써 입력되는 동상신호를 효율적으로 제거하는 기능을 수행한다.As described above, the output signal of the input unit 350 is compared with the reference voltage Vn3 of a predetermined level to output a control signal Vp2 according to the level difference, so as to output the gate of the MOS transistor 411 and the gate of the MOS transistor 412. By providing the common contact of the to perform the function to efficiently remove the in-phase signal input by adjusting the output level of the first operational amplifier 400.

이상에서 상세하게 설명한 바와 같이, 전대역 통과 여파기(all pass filter)를 이용한 시간 지연 장치에 있어서, 전달 컨덕턴스부와 저주파 통과 여파부를 이용하여 입력 신호의 주파수 이득은 일정하게 유지하면서 원하는 시간 지연을 확보하는 전대역 통과 여파기를 구성하고, 외부에서 MOS 트랜지스터의 전달 컨덕턴스를 가변시킴으로써 시간 지연량을 용이하게 조정할 수 있는 본 발명에 의한 전달 컨덕턴스를 이용한 시간 지연 장치에 따르면, 외부에서 전달 컨덕턴스를 가변시킴으로써 시간 지연의 정도를 조절할 수 있기 때문에 시스템 내에서의 임의의 시간 지연을 가변시키기에 적합하다.As described in detail above, in a time delay apparatus using an all pass filter, a desired conduction delay is ensured while the frequency gain of the input signal is kept constant using the transfer conductance portion and the low pass filter. According to the time delay apparatus using the transfer conductance according to the present invention, which can configure an all-pass filter and can easily adjust the amount of time delay by varying the transfer conductance of the MOS transistor externally, The degree is adjustable, making it suitable for varying any time delay in the system.

또한, 본 발명은 MOS 트랜지스터를 사용하여 구성함에 따라 주문형 반도체로 제조하기가 수월하며, 서로 다른 지연 특성을 갖는 다중 신호를 처리하는 시스템에서 각 신호를 대상으로 본 발명에 따른 시간 지연 장치를 적용함으로써 설계의 비용을 감소시키면서 시스템의 안정성도 확보할 수 있다.In addition, the present invention is easy to manufacture a custom semiconductor by using a MOS transistor, and by applying the time delay device according to the present invention for each signal in a system for processing multiple signals having different delay characteristics The reliability of the system can be secured while reducing the cost of the design.

Claims

A time delay apparatus using an all pass filter, comprising: a transfer conductance section comprising an active element for generating a transfer conductance which is a parameter of a transfer function of the all-pass filter having a predetermined input structure, and the transfer conductance Configuring the all-pass filter capable of a predetermined time delay by connecting a low pass filtering means composed of a low pass filtering part that receives a negative output and performing low pass filtering in multiple stages, and then feeding the output back to the input through a feedback means. Time delay device using a transfer conductance characterized in that.

The time delay device using a transfer conductance according to claim 1, wherein the input structure is a dual input structure.

The time delay device using a transfer conductance according to claim 1, wherein the active element is a metal-oxide semiconductor field effect transistor (MOS transistor).

2. The time delay apparatus using transmission conductance according to claim 1, wherein the multiple stages are two stages.

2. The time delay device for connecting the transfer conductance portion and the low frequency passing means in two stages, wherein the first conductance of the transfer conductance portion of the first stage is the conductance of the transfer conductance portion of the second stage. of Time delay device using a transfer conductance, characterized in that the double.

The time delay device using a transfer conductance according to claim 5, wherein the transfer conductance of the feedback means is the same as the first transfer conductance.

The method of claim 1, wherein the transfer conductance unit receives a first input signal V1 and a first feedback signal V1F that require a time delay, and then varies the first conductance according to a delay control signal Vtun. Section 320;

A second transfer conductance variable part configured to receive a second input signal and a second feedback signal each having the same origin as the first input signal and the first feedback signal, and to change a transfer conductance according to the delay control signal Vtun; 330;

It is composed of an in-phase signal removal ratio improving unit 310 for receiving an output V1a of the first transfer conductance variable unit 320 and an output V2a of the second transfer conductance variable unit 330 to improve in-phase signal removal ratio. Time delay device using a transfer conductance, characterized in that the.

8. The semiconductor device of claim 7, wherein the first transfer conductance variable unit (320) comprises: a MOS transistor (322) to which the first input signal (V1) is applied through a gate and a source is connected to the negative supply power supply (Vss);

A MOS transistor (323) in which the first feedback signal (V1F) is applied through a gate and a source is connected to the negative supply power supply (Vss);

A delay control signal Vtun for controlling transfer conductance through a gate is applied and a source is connected to a common contact between the drain of the MOS transistor 322 and the drain of the MOS transistor 323; ;

A first enable signal (Vp1) through a gate, connected to the drain of the MOS transistor 321, and a transfer conductance adjustment MOS transistor (324) for generating an output (V1a) through a source. Time delay device using conductance.

The MOS transistor 333 of claim 7, wherein the second transfer conductance variable part 330 is applied with the second input signal V2 and a source connected to the negative supply power supply Vss through a gate. )Wow;

A MOS transistor (332) to which the second feedback signal (V2F) is applied through a gate and whose source is connected to the negative supply power supply (Vss);

A delay control signal Vtun for controlling transfer conductance through a gate, and a source connected to a common contact between the drain of the MOS transistor 332 and the drain of the MOS transistor 333; ;

A transfer conductance comprising a MOS transistor 334 applied through the gate to the first enable signal Vp1 and connected to the drain of the MOS transistor 331 and generating an output V2a through a source. Used time delay device.

The method of claim 7, wherein the in-phase signal removal ratio improvement unit 310 receives the output (V1a) of the transmission conductance variable unit 320 and the output (V1b) of the second transmission conductance variable unit 330 is in phase signal An in-phase signal removal ratio controller 340 for generating a control signal Vp3 to improve the removal ratio;

The in-phase signal removal ratio of the output V1a of the first transfer conductance variable part 320 and the output V1b of the second transfer conductance variable part 330 is improved by receiving the control signal Vp3 through a gate. The MOS transistor 311 and the drain are connected to the positive supply power supply (Vcc), the source is coupled to the first transfer conductance variable portion 320 and the drain is connected to the positive supply power supply (Vcc) A MOS transistor 314 coupled to the two transfer conductance variable portion 330;

A MOS transistor 312 receiving a third enable signal Vn1 through a gate and having a drain coupled to the first transfer conductance variable part 320;

And a MOS transistor (313) having a third enable signal (Vn1) applied through the gate and having a drain coupled to the second transfer conductance variable portion (330).

8. The apparatus of claim 7, wherein the low pass filter comprises: an operational amplifier configured to amplify the output of the transfer conductance unit;

And a passive element unit for feeding the output of the operational amplifier to the input of the operational amplifier.

The time delay device using a transfer conductance according to claim 11, wherein the passive element unit is a capacitor.

12. The apparatus of claim 11, wherein the operational amplifier unit comprises: a differential amplifier unit 420 which receives the output of the transfer conductance and differentially amplifies the output;

The time using the transfer conductance, characterized in that the common mode cancellation ratio improving unit 410 for receiving the first output signal (V1b) and the second output signal (V2b) that is the output of the differential amplifier to improve the common mode rejection ratio. Delay device.

The method of claim 13, wherein the differential amplifier 420 includes: a MOS transistor 421 receiving and amplifying the output V1a of the first transfer conductance variable part 320 through a gate and outputting the amplified signal through a drain;

A MOS transistor 422 constituting a differential amplifier together with the MOS transistor 421 as a result of receiving and amplifying the output V2a of the second transfer conductance variable part 330 through a drain;

A fourth enable signal Vn4 is applied through a gate, and a drain is connected to a common contact between a source of the MOS transistor 421 and a source of the MOS transistor 422, and a source is connected to the negative supply power supply Vss. Time delay device using a transfer conductance, characterized in that consisting of MOS transistor (423).

15. The method of claim 14, wherein the common mode rejection ratio improving unit 410 receives the first output signal (V1b) and the second output signal (V2b) to generate a control signal (Vp2) for improving the common mode rejection ratio A common mode removal ratio controller 430;

A drain is connected to the positive supply power source Vcc for receiving the control signal Vp2 through a gate to improve a common mode rejection ratio for the first output signal V1b and the second output signal V2b. A MOS transistor 411 whose source is connected to the drain of the MOS transistor 421 and a MOS transistor 412 whose drain is connected to the positive supply power supply Vcc and a source is connected to the drain of the MOS transistor 422. Time delay device using the transfer conductance, characterized in that configured.

The method of claim 15, wherein the common mode rejection ratio control unit 430 and the input unit 350 that receives the first output signal (V1b) and the first output signal (V2b) in parallel with the output of the differential amplifier 410 and ;

Time delay device using a transfer conductance, characterized in that consisting of an amplifier (360) for receiving and amplifying the output of the input unit (350).

17. The apparatus of claim 16, wherein the input unit (350) comprises: a first input unit (351) for receiving the first output signal (V1b) through a capacitor (351_1) and a resistor (351_2) connected in parallel;

And a second input unit (352) receiving the second output signal (V2b) connected in parallel through a capacitor (352_1) and a resistor (352_2).

17. The device of claim 16, wherein the amplifier 360 includes: a MOS transistor 361 having a drain connected to the positive supply voltage (Vcc) and a gate and a source connected to serve as an active resistor;

A drain is connected to the positive supply voltage Vcc, a gate and a source are connected to each other, and an MOS transistor 362 serves as an active resistor. The output of the input unit 350 is input through a gate, and the drain is connected to the MOS transistor 361. A MOS transistor 363 connected to a common contact between the gate and the source of the transistor;

A MOS transistor 364 which receives a reference voltage Vn3 through a gate and whose drain is connected to a common contact between the gate and the source of the MOS transistor 362 to form a differential amplifier together with the MOS transistor 363;

A drain is connected to a common contact between the source of the MOS transistor 363 and the source of the MOS transistor 364 and receives a fifth enable signal through a gate, and the source is connected to the negative supply power supply (Vss). A transistor 365;

And a condenser (366) for returning a control signal (Vp2) output through the drain of the MOS transistor (364) to a gate of the MOS transistor (363).

In a time delay apparatus using an all pass filter, a first input signal (V1) and a second input signal (V2) having the same origin as the first input signal based on a predetermined input structure Receives and amplifies the output of the first transfer conductance unit 110 and the first transfer conductance unit 110 that receives the first transfer conductance value and receives the output as an input through a capacitor C1 (C1 '). A first low frequency pass filtering unit 100 configured to perform a low frequency filtering by a first operational amplifying unit 120 feedback;

A second transfer conductance unit 160 which receives the output of the first low pass filtering unit 100 and generates a second transfer conductance having a transfer conductance of a predetermined multiple of the first transfer conductance;

A second operation amplification unit 170 configured to receive and amplify the output of the second transfer conductance unit 160 and feed the output back to the input through a capacitor C2 and C2 'to perform low frequency filtering; 2 low-frequency pass filtering unit 150;

The output of the second transfer conductance unit 160 is fed back to the input terminal of the first low pass filtering unit 100 by a first feedback transfer conductance unit 201 and a capacitor C3 (C3 ') connected in parallel. A first feedback unit 200 to make;

A second feedback transfer conductance unit 210 for returning the output of the second operational amplifier 170 to an input terminal of the first operational amplifier 120;

Condenser C2 (C2 ') and a third feedback transfer conductance unit 230 connected in parallel for outputting the output of the second operational amplifier 170 to the input terminal of the second operational amplifier 170 Time delay device using the transfer conductance, characterized in that.

20. The apparatus of claim 19, wherein the predetermined multiple is twice as large.

20. The method of claim 19, wherein the transfer conductance of the first feedback transfer conductance unit 201 and the transfer conductance of the second feedback transfer conductance unit 210 and the transfer conductance of the third feedback transfer conductance unit 230 are A time delay device using a transfer conductance, characterized in that the same as the one transfer conductance.

20. The apparatus of claim 19, wherein the first operational amplifier (120) has the same configuration as the second operational amplifier (170).

The predetermined input structure is a time delay device using a transfer conductance, characterized in that the dual input structure.

The method of claim 19, wherein the first transfer conductance unit receives a first input signal V1 and a first feedback signal V1F that require a time delay and transmits a first conductance to vary the transfer conductance according to a delay control signal Vtun. A conductance variable part 320;

A second transfer conductance variable part configured to receive the second input signal and the second feedback signal having the same origin as the first input signal and the first feedback signal, and to vary the transfer conductance according to the delay control signal Vtun; 330;

25. The device of claim 24, wherein the first transfer conductance variable portion (320) comprises: a MOS transistor (322) to which the first input signal (V1) is applied through a gate and whose source is connected to the negative supply power supply (Vss);

The MOS transistor 333 of claim 24, wherein the second transfer conductance variable part 330 is applied with the second input signal V2 and a source connected to the negative supply power supply Vss through a gate. )Wow;

The in-phase signal removing ratio improving unit 310 receives an in-phase signal from an output V1a of the transfer conductance variable part 320 and an output V1b of the second transfer conductance variable part 330. An in-phase signal removal ratio controller 340 for generating a control signal Vp3 to improve the removal ratio;