JP3882345B2

JP3882345B2 - Power consumption calculation method for semiconductor integrated circuit

Info

Publication number: JP3882345B2
Application number: JP18366598A
Authority: JP
Inventors: 規雄中島; 篤美川田; 弘毅 ▲徳▼山; 建基石井; 広紀田中; 照久清水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2007-02-14
Anticipated expiration: 2018-06-30
Also published as: JP2000020565A

Description

【０００１】
本発明は，半導体集積回路に関し，特に消費電力計算方式に関する。
【０００２】
【従来の技術】
ＣＭＯＳトランジスタで構成される半導体集積回路（以下，ＣＭＯＳ集積回路という）の消費電力は，例えば図８に示す流れ図により，次式（１）を適用して各論理ゲートの消費電力を計算し，全論理ゲートについてその総和をとることにより求めていた。
【０００３】
Ｐ＝１／２×CＶ²αｆ（１）
但し，Ｐ：着目論理ゲートの消費電力
Ｃ：着目論理ゲートの出力ピン容量，出力ピンに付随する配線容量，並びに次段論理ゲートの入力ピン容量の総和
Ｖ：電源電圧
α：ＣＭＯＳ集積回路内部クロック周波数当たりの容量の充放電回数（以下，活性化率という。後に補足説明する。）
ｆ：ＣＭＯＳ集積回路内部クロック周波数（以下，クロック周波数という）
まず，図８を用いて従来の計算方法を説明する。最初に着目論理ゲートの出力ピン容量を抽出し（ステップ８０２），次に着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量を抽出する（ステップ８０３）。次に，ステップ８０２，８０３にて抽出した容量の総和を求める（ステップ８０４）。ステップ８０４により求めた総容量を，式（１）におけるCに代入して着目論理ゲートの消費電力を計算する（ステップ８０５）。ステップ８０２〜８０５をＣＭＯＳ集積回路内の全論理ゲートに適用し，全論理ゲートの消費電力の総和を求める（ステップ８０６）。なお，式（１）で用いる活性化率は，単位時間に変化する信号の変化回数の頻度を定義したものであり，その具体例を図９に示す。図９はクロックと，信号に相当するデータ１，データ２の変化の様子を時間の経過と共に示したものである。図９の例では，クロックは所定の単位時間に立ち上がり／立ち下がり合計で２０回変化している。活性化率はクロック１サイクル内での変化回数を定義したもので，図９の例では，単位時間にクロックは１０サイクル存在していることから，その活性化率は２０／１０＝２となる。一方，データ１，データ２は単位時間に信号がそれぞれ４回，２回変化する。従って活性化率はデータ１が４／１０＝０．４，データ２が２／１０＝０．２となる。この活性化率は論理シミュレーション等の方法により求めることが可能である。各論理ゲートが入力として使用している信号の活性化率が，式（１）のαに代入される。
【０００４】
以上が，従来の一般的な消費電力を求めるフローであるが，従来法では，論理ゲート内部が複数の論理ゲートから構成された論理ゲート（以下，複合ゲートという）の場合，複合ゲート内部の容量が考慮されていないため，消費電力が実動作と比較して小さい値となり，誤差を発生させる要因となっていた。
【０００５】
さらに，複数の入力ピンを有する場合，上記複合ゲート内部の容量が活性化率の等しいグループ毎に分離されていなかったため，この点でも消費電力計算の誤差を発生させる要因となっていた。
【０００６】
さらに，複合ゲートに限らず，一般の論理ゲートにおいても入力信号の立ち上がり／立ち下がり時間（以下，ｔｒ／ｔｆという）の消費電力に対する影響が考慮されておらず，この点からも誤差を発生させる要因となっていた。
【０００７】
【発明が解決しようとする課題】
本発明では，複合ゲートに対しても，精度の良い消費電力計算方法を実現しようとしたものであり，さらに，複合ゲートが複数の入力ピンを有し，それぞれの入力ピンに供給される信号が異なる活性化率であっても正確な消費電力計算を提供するものである。
【０００８】
また，入力信号のｔｒ／ｔｆの影響を考慮することで，ｐチャネル型ＭＯＳとｎチャネル型ＭＯＳが同時にオンしている時間に流れる電流（以下，貫通電流という）によって発生する消費電力についても正確に求めようとするものである。
【０００９】
【課題を解決するための手段】
ＣＭＯＳ集積回路内の１つの論理ゲートに着目し，着目論理ゲートの出力ピン容量，出力ピンに付随する配線容量，次段論理ゲートの入力ピン容量に加え，着目論理ゲートが複合ゲートの場合は複合ゲート内部の配線容量，拡散層容量，ゲート容量も全て抽出し，さらにそれらの容量を，活性化率が等しいグループ毎に分離し，さらに着目論理ゲートに関係する信号の立ち上がり時間及び立ち下がり時間の影響を考慮して消費電力を計算することにより，課題が解決される。
【００１０】
【発明の実施の形態】
図１に本発明の実施の形態を説明する。
【００１１】
図１は，本発明により消費電力を計算するフローを示したものである。消費電力計算をステップ１０１で開始する。まず，着目論理ゲートの種類にかかわらず，論理ゲート種毎に定義されている出力ピン容量を全て抽出する。次に，着目論理ゲートが複合ゲートの場合，回路情報（回路図，レイアウトパターン等）を参照して，複合ゲート内部の容量（配線容量，拡散層容量，ゲート容量）も全て抽出する（ステップ１０２）。複合ゲートにおいて容量を抽出する詳細な方法は後述する。但し，着目論理ゲートの前段の論理ゲートより観測される入力ピン容量は除外する。次に，実装情報，配線種毎に定義された単位長当たりの配線容量，並びに論理ゲート種毎に定義された入力ピン容量を参照し，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量を全て抽出する（ステップ１０３）。さらに，ステップ１０２，１０３において抽出した各容量を，活性化率が等しいグループ毎に分離し，そのグループ毎に容量の総和を求める（ステップ１０４）。着目している論理ゲート，または複合ゲート内の個別論理ゲートに入力される信号のｔｒ／ｔｆの影響を考慮して，ステップ１０４にて分離したグループ毎に，容量の総和，電源電圧，クロック周波数，並びに活性化率を適用して着目論理ゲートの各グループの消費電力を計算する。前記にて計算した各グループの消費電力の総和を着目論理ゲートの消費電力とする（ステップ１０５）。ステップ１０２〜１０５をＣＭＯＳ集積回路内の全論理ゲートに対して適用し，全論理ゲートの消費電力の総和を求め，ＣＭＯＳ集積回路の消費電力とする（ステップ１０６）。以上により消費電力計算を終了する（ステップ１０７）。ステップ１０２〜１０６の順序が異なっても，本質的に消費電力計算が可能である。なお，ＲＡＭ，レジスタファイル等のマクロセルに対しても，その内部を論理ゲート単位に分離することにより，前記方法にて消費電力計算が可能である。
【００１２】
次に，複合ゲートにおける容量抽出実施の具体例を図２に示す。
【００１３】
図２は，複合ゲートの一種であるフリップフロップの例である。フリップフロップ２０１において，電源ピン２６１と同電位の配線２５１との間に発生する容量と，０Ｖと同電位の配線との間に発生する容量に分離して抽出する。但し，フリップフロップ２０１のデータ入力ピンの入力ピン容量２１５，２１６及びクロック入力ピンの入力ピン容量２１７，２１８は，このフリップフロップ２０１の前段の論理ゲートの容量抽出時に抽出されるため，フリップフロップ２０１において抽出する容量は，入力ピン容量２１５〜２１８を除いた，容量抽出範囲２７１内の容量である。
【００１４】
まず出力ピン容量２１１，２１２を抽出し，次にフリップフロップ内部の容量２２１−１〜２２１−ｎ，２２１−ｄｋ，２２２−１〜２２２−ｎ，２２２−ｄｋ，２２３−１〜２２３−ｍ，２２３−ｄｋ，２２４−１〜２２４−ｍ，２２４−ｄｋ，２２５−１〜２２５−ｋ，２２５−ｋｄ１，２２５−ｋｄ２，２２６−１〜２２６−ｋ，２２６−ｋｄ１，２２６−ｋｄ２を抽出することにより，フリップフロップ２０１内部の全ての容量が抽出される。さらにデータ出力ピン２６３に付随する配線容量２３１−１〜２３１−ｊ，２３２−１〜２３２−ｊ，次段論理ゲート２０５の入力ピン容量２１３，２１４を抽出することにより，容量の抽出が終了する。
【００１５】
ここで，フリップフロップを，データ保持部２０２，データ出力部２０３，クロック部２０４の機能別に分離し，前記で抽出した容量を各部に分離する。
【００１６】
データ入力ピン２６２から配線２５２を経由して，データ出力部の入力までの容量２２１−１〜２２１−ｎ，２２２−１〜２２２−ｎ，並びに２２１−ｄｋ，２２２−ｄｋの総和をデータ保持部の容量とし，データ出力部内部から配線２５２，データ出力ピン２６３を経由し，次段論理ゲート２０５の入力ピン２６６までの容量２２３−１〜２２３−ｍ，２２４−１〜２２４−ｍ，２２３−ｄｋ，２２４−ｄｋ，２１１，２１２，２３１−１〜２３１−ｊ，２３２−１〜２３２−ｊ，２１３，２１４の総和をデータ出力部の容量とする。また，クロック入力ピン２６４から配線２５３を経由して，データ保持部２０２に至る経路の容量及び及びデータ出力部２０３に至る容量２２５−１〜２２５−ｋ，２２６−１〜２２６−ｋ，並びに２２５−ｋｄ１，２２６−ｋｄ１，２２５−ｋｄ２，２２６−ｋｄ２の総和をクロック部の容量とする。データ保持部の容量，データ出力部の容量，クロック部の容量を用いて各部の消費電力をそれぞれ計算し，その総和をフリップフロップ２０１の消費電力とする。
【００１７】
本発明の，さらに詳細な実施の形態を図５に示す。
【００１８】
消費電力計算をステップ５０１で開始し，まず，論理ゲート種毎，入力信号のｔｒとｔｆ毎に個別に定義された出力ピン容量を参照し，着目論理ゲートにおいて該当するｔｒ／ｔｆの出力ピン容量を全て抽出する（ステップ５０２）。次に，着目論理ゲートが複合ゲートか否かを判断し（ステップ５０３），複合ゲートであれば，回路情報（回路図，レイアウトパターン等）を参照し，複合ゲート内入力信号のｔｒとｔｆ毎に個別に定義された着目複合ゲート内部の容量（配線容量，拡散層容量，並びにゲート容量）を全て抽出する（ステップ５０４）。但し，着目論理ゲートの前段の論理ゲートより観測される入力ピン容量は除外する。ステップ５０５以降は，論理ゲートの種類にかかわらず同一のフローである。まずステップ５０５において，入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量を全て抽出する。ステップ５０２，５０４，５０５にて抽出した容量を，活性化率が等しいグループ毎に分離し，各グループ毎に容量の総和を求める（ステップ５０６）。次に，ステップ５０６にて分離した容量，各グループ毎の活性化率，電源電圧，並びにクロック周波数を用いて，次式（２）に示すように全グループの消費電力の和を求めることにより，着目論理ゲートの消費電力を計算する（ステップ５０７）。
【００１９】
Ｐｄｇ＝１／２×Σ（Cｉ（ｔｒｆ）×αｉ）Ｖ²ｆ（２）
但し，Ｐｄｇ：着目論理ゲートの消費電力
Ｃｉ（ｔｒｆ）：着目論理ゲート内で活性化率αｉのグループに含まれる，入力信号のｔｒとｔｆ毎に個別に定義された容量
αｉ：着目論理ゲート内のグループｉの活性化率（グループｉ内の活性化率はαｉで等しい）
Ｖ：電源電圧
ｆ：クロック周波数
さらに，ステップ５０２〜５０７をＣＭＯＳ集積回路内の全論理ゲートに対して適用し，次式（３）に示すように全論理ゲートの消費電力の和を求めることにより，ＣＭＯＳ集積回路の消費電力を計算する（ステップ５０８）。
【００２０】
Ｐｄ＝ΣＰｄｇ（３）
但し，Ｐｄ：ＣＭＯＳ集積回路の消費電力
ＲＡＭ，レジスタファイル等のマクロセルに対しても，その内部を論理ゲート単位に分離することにより，前記方法にて消費電力計算が可能である。また，前記にて参照した容量を，入力される信号の立ち上がりの場合と立ち下がりの場合について共通に定義しても良い。なお，図５においては，ステップ５０２，５０４，５０５で入力信号のｔｒ／ｔｆ毎に定義された容量を抽出するとしているが，この手法を採り入れる効果を図３，図４を用いて説明する。
【００２１】
図３は，２入力ＮＡＮＤゲートを例に，入力ピンに立ち上がり信号を入力した場合の回路シミュレーション結果を示したものである。図３では，横軸に入力信号の立ち上がり時間，縦軸に２入力ＮＡＮＤゲートの消費エネルギーを示している。消費エネルギーとクロック周波数，並びに活性化率の積が，消費電力に相当する。負荷容量ＣＬが０，０．０５，０．０８，０．１０ｐＦの場合を示しているが，同一負荷容量で考えると，立ち上がり時間が増加すると消費エネルギーが増加することがわかる。すなわち，同一負荷容量において，入力信号のｔｒ／ｔｆが増加すると貫通電流の影響により消費電力が増加する。図３の値から，入力信号の立ち上がり時間１００ｐｓを基準として，消費エネルギーの誤差を示したものが図４である。例として，負荷容量ＣＬが０ｐＦの場合で考えると，入力信号の立ち上がり時間１０００ｐｓでは誤差がほぼ１００％となることを意味している。図３，図４から，消費電力計算精度向上のためには，入力信号のｔｒ／ｔｆの影響の考慮が必要不可欠であることがわかる。
【００２２】
本発明の，別の詳細な実施の形態を図６に示す。ここでは，着目論理ゲートの出力ピン容量及び着目論理ゲート内部の配線容量，拡散層容量，ゲート容量は消費エネルギーに置き換えて考えている。この理由は，ｔｒ／ｔｆ毎に消費電力に対応した等価的な容量を求めるのは，手間がかかるためである。なお，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量は，負荷容量としての捉え方を残している。抽出する消費エネルギー及び負荷容量の具体例は後述する。
【００２３】
消費電力計算をステップ６０１で開始し，ステップ６０２では，各論理ゲート種において，入力ピン毎，出力ピン毎，さらに入力信号のｔｒとｔｆ毎に個別に定義された消費エネルギーを参照する。但し，入力ピンの消費エネルギーには，前段の論理ゲートの負荷容量として観測される入力ピン容量によって生じる消費エネルギーは含まれない。着目論理ゲートにおいて該当するｔｒ／ｔｆの消費エネルギーを参照することにより，着目論理ゲートに含まれる全ての消費エネルギーを抽出する。次に，着目論理ゲートの出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量等の負荷容量を抽出する（ステップ６０３）。次に，ステップ６０２において抽出した消費エネルギーを，論理ゲートの各入力ピン，並びに各出力ピンと，論理ゲート内部のグループに分離する（ステップ６０４）。ステップ６０４にて分離した消費エネルギー，各グループ毎の活性化率，クロック周波数並びにステップ６０３で求めた負荷容量を用いて，次式（４）により着目論理ゲートの消費電力を計算する（ステップ６０５）。
【００２４】

但し，Ｐｄｇ：着目論理ゲートの消費電力
Ｅｒ：着目論理ゲートの直流分の単位時間当たりの消費エネルギー
Ｅｃ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲート１変化当たりの消費エネルギー
Ｎｃ：単位時間当たりの着目論理ゲートの変化回数（活性化率とクロック周波数の積）
Ｅｉ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの入力ピン１変化当たりの消費エネルギー
Ｎｎｉ：単位時間当たりの着目論理ゲートの入力ピン変化回数（活性化率とクロック周波数の積）
Ｅｏ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化当たりの消費エネルギー
Ｅｎ（ｔｒｆ）：入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化における単位容量当たりの消費エネルギー
ＣＬ：着目論理ゲートの負荷容量（出力ピンに付随する配線容量及び次段論理ゲートの入力ピン容量の総和）
Ｎｎｏ：単位時間当たりの着目論理ゲートの出力ピン変化回数（活性化率とクロック周波数の積）
式（４）の第１番目のΣは着目論理ゲートの全入力ピンの消費電力の和，第２番目のΣは着目論理ゲートの全出力ピンの消費電力の和を求めることを示す。
【００２５】
さらに，ステップ６０２〜６０５をＣＭＯＳ集積回路内の全論理ゲートに対して適用し，次式（５）に示すように，全論理ゲートの消費電力の和を求めることにより，ＣＭＯＳ集積回路の消費電力を計算する（ステップ６０６）。
【００２６】
Ｐｄ＝ΣＰｄｇ（５）
ＲＡＭ，レジスタファイル等のマクロセルに対しても，その内部を論理ゲート単位に分離することにより，前記方法にて消費電力計算が可能である。また，式（４）の各消費エネルギーを，入力される信号の立ち上がりの場合と立ち下がりの場合について共通に定義しても良い。
【００２７】
ここで，式（４）を適用するための，抽出する消費エネルギー及び負荷容量の具体例を示したものが図７である。論理ゲート７０１の前半は，ｎ個の入力ピン（７６１−１〜７６１−ｎ），電源電圧と同電位の配線との間に発生する入力ピン容量７１１−１〜７１１−ｎ，０Vと同電位の配線との間に発生する入力ピン容量７１２−１〜７１２−ｎ，配線７５１−１〜７５１−ｎ，７０２−１〜７０２−ｎ，配線７５２−１〜７５２−ｎ，７０３から構成されている。但し，入力ピン容量７１１−１〜７１１−ｎ及び７１２−１〜７１２−ｎは，論理ゲート７０１の前段の論理ゲートの負荷容量として観測されるため，論理ゲート７０１の消費電力計算では除外して考える。
【００２８】
論理ゲート７０１の後半は，出力ピン７６２−１〜７６２−ｍ，配線７５３−１〜７５３−ｍ，７０４−１〜７０４−ｍ，配線７５４−１〜７５４−ｍから構成されている。出力ピン７６２−１〜７６２−ｍには，それぞれ負荷容量が存在するが，図７では出力ピン７６２−１の負荷容量のみ図示している。負荷容量として，まず，電源電圧と同電位の配線との間に発生する配線容量７３１−１〜７３１−ｊ，０Ｖと同電位の配線との間に発生する配線容量７３２−１〜７３２−ｊが存在する。さらに，電源電圧と同電位の配線との間に発生する次段論理ゲートの入力ピン容量７１３，０Ｖと同電位の配線との間に発生する次段論理ゲートの入力ピン容量７１４が，その先に接続されている。出力ピン７６２−１の負荷容量ＣＬは，７３１−１〜７３１−ｊ，７３２−１〜７３２−ｊ，７１３，７１４の総和である。
【００２９】
ここで，７０２−１〜７０２−ｎ，７０３，７０４−１〜７０４−ｍは，ＣＭＯＳトランジスタ，容量，並びに配線で構成されるグループを示す。
【００３０】
式（４）において，Ｅｉ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された着目論理ゲート１変化当たりの消費エネルギーで，この値に入力信号の活性化率とクロック周波数の積であるＮｎｉを掛け合わせることで，入力ピンの変化に対応して動作する回路部分７０２−１〜７０２−ｎの消費電力が求められる。実際には，各入力ピンの活性化率が異なるため，各入力ピンに対応した回路部分の消費電力を個別に計算し，その和を求めることになる。先にも延べたように，入力ピン容量７１１−１〜７１１−ｎ及び７１２−１〜７１２−ｎは，前段の論理ゲートの消費電力計算時に含まれるため，ここでは計算に含めない。
【００３１】
Ｅｏ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化当たりの消費エネルギーを意味しており，主に出力ピンに接続される負荷容量を駆動する回路部で，回路内部の容量の充放電に起因する消費エネルギーに相当する。Ｅｏ（ｔｒｆ）に，この部分の出力ピンの活性化率とクロック周波数の積であるＮｎｏを掛け合わせることで，７０４−１〜７０４−ｍの回路内部の消費電力を求めることができる。実際には，各出力ピンの活性化率が異なるため，各出力ピンに対応して回路部分の消費電力を個別に計算し，その和を求める。
【００３２】
Ｅｎ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された，着目論理ゲートの出力ピン１変化における単位容量当たりの消費エネルギーを意味しており，７０４−１〜７０４−ｍにおいて，出力ピンに接続される負荷容量の充放電に起因する消費エネルギーに相当する。この値に，出力ピンの活性化率とクロック周波数の積であるＮｎｏと，負荷容量ＣＬを掛け合わせることで，出力ピンに接続される負荷容量を駆動する回路部で，負荷容量の充放電に関係する消費電力を求めることができる。この値についても，実際には各出力ピンの活性化率が異なるため，各出力ピンに対応して個別に計算し，その和を求める。
【００３３】
７０３は，入力ピンに接続された回路と，出力ピンに接続された回路の中間に位置する回路部で，この部分の活性化率は，各入力ピンの活性化率の相互作用により総合的に決定される。
【００３４】
Ｅｒは，着目論理ゲートの直流分の消費電力を意味しており，７０１内に含まれる全回路の直流分の消費電力をこの部分で表現している。
【００３５】
Ｅｃ（ｔｒｆ）は，入力信号のｔｒとｔｆ毎に個別に定義された着目論理ゲート１変化当たりの消費エネルギーで，この値に７０３における活性化率とクロック周波数の積であるＮｃを掛け合わせることにより，７０３に含まれる回路部分の消費電力を求めることができる。
【００３６】
以上述べた方法と式（４）により，各論理ゲート並びに複合ゲートの消費電力を求め，さらに式（５）に示すように，ＣＭＯＳ集積回路に含まれる全論理ゲート並びに複合ゲートについて，上記方法を適用することで，本発明である複合ゲート内部の容量抽出，活性化率によるグループ分け，信号のｔｒ／ｔｆ依存性の考慮が実現され，消費電力計算の高精度化が可能になる。
【００３７】
【発明の効果】
複合ゲート内部の配線容量，拡散層容量並びにゲート容量を抽出し，これら各容量について，活性化率が等しいグループ毎に分離することにより，消費電力を正確に計算することが可能となる。
【００３８】
さらに，単一論理ゲート，または複合ゲート内の個別論理ゲートへ入力される信号のｔｒ／ｔｆの影響を考慮することにより，貫通電流による消費電力についても正確に計算することが可能となる。
【００３９】
表１は，本発明の効果を定量的に説明したものであり，ｔｒ／ｔｆの影響は少ないケースであるため考慮していないが，複合ゲートの消費電力計算方法を改善することで，従来３６．０％の誤差であったものが，３．０％まで改善されていることがわかる。
【００４０】
以上の効果により，ＣＭＯＳ集積回路を組み込んだシステムにおいて，最適な冷却装置，電源装置を設定することが可能となり，ＣＭＯＳ集積回路を組み込んだシステムのコンパクト化，低コスト化が実現可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示す流れ図。
【図２】複合ゲートの容量抽出方法を示す図。
【図３】２入力ＮＡＮＤゲートにおいて，入力信号立ち上がり時間と消費エネルギーの関係を示した図。
【図４】２入力ＮＡＮＤゲートにおいて，入力信号立ち上がり時間と消費エネルギー誤差の関係を示した図。
【図５】本発明の詳細な実施形態を示す流れ図。
【図６】本発明の別の詳細な実施形態を示す流れ図。
【図７】本発明の別の詳細な実施形態の具体例を示す図。
【図８】ＣＭＯＳ集積回路において，従来の消費電力計算方法を示す流れ図。
【図９】活性化率の具体例を示す図。
【表１】本発明の方法と従来の方法による消費電力計算結果を比較した表。
【符号の説明】
２０１〜２０５，７０１，７０２−１〜７０２−ｎ，７０３，７０４−１〜７０４−ｍ，７０５論理ゲート，または論理ゲートを構成するグループ
２１１〜２１８，７１１−１〜７１１−ｎ，７１２−１〜７１２−ｎ，７１３，７１４入出力ピン容量
２２１−１〜２２１−ｎ，２２１−ｄｋ，２２２−１〜２２２−ｎ，２２２−ｄｋ，２２３−１〜２２３−ｍ，２２３−ｄｋ，２２４−１〜２２４−ｍ，２２４−ｄｋ，２２５−１〜２２５−ｋ，２２５−ｋｄ１，２２５−ｋｄ２，２２６−１〜２２６−ｋ，２２６−ｋｄ１，２２６−ｋｄ２フリップフロップ内部の容量
２３１−１〜２３１−ｊ，２３２−１〜２３２−ｊ，７３１−１〜７３１−ｊ，７３２−１〜７３２−ｊ配線容量
２５１〜２５３，７５１−１〜７５１−ｎ，７５２−１〜７５２−ｎ，７５３−１〜７５３−ｍ，７５４−１〜７５４−ｍ配線
２６１〜２６６，７６１−１〜７６１−ｎ，７６２−１〜７６２−ｍ，７６３ピン
２７１，７７１容量または消費エネルギーの抽出範囲[0001]
The present invention relates to a semiconductor integrated circuit, and more particularly to a power consumption calculation method .
[0002]
[Prior art]
The power consumption of a semiconductor integrated circuit composed of CMOS transistors (hereinafter referred to as a CMOS integrated circuit) is calculated by, for example, calculating the power consumption of each logic gate by applying the following equation (1) using the flowchart shown in FIG. It was calculated by taking the sum of logic gates.
[0003]
P = 1/2 × CV ² αf (1)
Where P: power consumption of the target logic gate C: total output pin capacitance of the target logic gate, wiring capacitance associated with the output pin, and input pin capacitance of the next stage logic gate V: power supply voltage α: internal clock of the CMOS integrated circuit Number of times of charge / discharge of capacity per frequency (hereinafter referred to as activation rate, supplementary explanation will be given later)
f: Internal clock frequency of CMOS integrated circuit (hereinafter referred to as clock frequency)
First, a conventional calculation method will be described with reference to FIG. First, the output pin capacity of the target logic gate is extracted (step 802), and then the wiring capacity associated with the output pin of the target logic gate and the input pin capacity of the next stage logic gate are extracted (step 803). Next, the sum of the capacities extracted in

steps

802 and 803 is obtained (step 804). The total capacity obtained in step 804 is substituted for C in equation (1) to calculate the power consumption of the logic gate of interest (step 805). Steps 802 to 805 are applied to all the logic gates in the CMOS integrated circuit, and the total power consumption of all the logic gates is obtained (step 806). The activation rate used in equation (1) defines the frequency of the number of signal changes that change per unit time, and a specific example is shown in FIG. FIG. 9 shows how the data 1 and data 2 corresponding to the clock and the signal change with time. In the example of FIG. 9, the clock changes 20 times in total in the predetermined unit time. The activation rate defines the number of changes in one clock cycle. In the example of FIG. 9, since there are 10 clock cycles per unit time, the activation rate is 20/10 = 2. . On the other hand, signals of data 1 and data 2 change 4 times and 2 times per unit time, respectively. Therefore, the activation rates are 4/10 = 0.4 for

data

1 and 2/10 = 0.2 for data 2. This activation rate can be obtained by a method such as logic simulation. The activation rate of the signal used as an input by each logic gate is substituted into α in equation (1).
[0004]
The above is a conventional flow for obtaining power consumption. In the conventional method, when the logic gate is a logic gate composed of a plurality of logic gates (hereinafter referred to as a composite gate), the capacity inside the composite gate is as follows. Because power consumption is not taken into consideration, the power consumption becomes a small value compared to the actual operation, which causes an error.
[0005]
Further, in the case of having a plurality of input pins, the capacity inside the composite gate is not separated for each group having the same activation rate, and this also causes a power consumption calculation error.
[0006]
Furthermore, not only the composite gate but also the general logic gate does not consider the influence of the rise / fall time (hereinafter referred to as tr / tf) of the input signal on the power consumption, and an error is also generated from this point. It was a factor.
[0007]
[Problems to be solved by the invention]
In the present invention, an accurate power consumption calculation method is attempted even for composite gates. Furthermore, the composite gate has a plurality of input pins, and a signal supplied to each input pin is determined. It provides an accurate power consumption calculation even at different activation rates.
[0008]
In addition, by taking into account the influence of tr / tf of the input signal, the power consumption generated by the current that flows during the time when the p-channel MOS and the n-channel MOS are simultaneously turned on (hereinafter referred to as through current) is also accurately determined. I want to ask.
[0009]
[Means for Solving the Problems]
Focusing on one logic gate in the CMOS integrated circuit, in addition to the output pin capacitance of the target logic gate, the wiring capacitance associated with the output pin, and the input pin capacitance of the next stage logic gate, if the target logic gate is a composite gate, it is composite The wiring capacitance, diffusion layer capacitance, and gate capacitance inside the gate are also extracted, and these capacitances are separated into groups with the same activation rate, and the rise time and fall time of the signal related to the target logic gate are further separated. The problem is solved by calculating the power consumption in consideration of the influence.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 illustrates an embodiment of the present invention.
[0011]
FIG. 1 shows a flow for calculating power consumption according to the present invention. Power consumption calculation is started in step 101. First, all the output pin capacities defined for each logic gate type are extracted regardless of the type of the logic gate of interest. Next, when the logic gate of interest is a composite gate, all the capacitances (wiring capacitance, diffusion layer capacitance, gate capacitance) inside the composite gate are extracted with reference to circuit information (circuit diagram, layout pattern, etc.) (step 102). ). A detailed method for extracting the capacitance in the composite gate will be described later. However, the input pin capacitance observed from the logic gate preceding the target logic gate is excluded. Next, referring to the mounting information, the wiring capacity per unit length defined for each wiring type, and the input pin capacity defined for each logic gate type, the wiring capacity associated with the output pin of the target logic gate and the next stage All the input pin capacities of the logic gates are extracted (step 103). Further, the capacities extracted in

steps

102 and 103 are separated for each group having the same activation rate, and the sum of the capacities is obtained for each group (step 104). Considering the influence of tr / tf of the signal input to the target logic gate or the individual logic gate in the composite gate, the total capacity, power supply voltage, clock frequency for each group separated in step 104 In addition, the power consumption of each group of the target logic gate is calculated by applying the activation rate. The total power consumption of each group calculated as described above is set as the power consumption of the target logic gate (step 105). Steps 102 to 105 are applied to all the logic gates in the CMOS integrated circuit, and the sum of the power consumption of all the logic gates is obtained to obtain the power consumption of the CMOS integrated circuit (step 106). This completes the power consumption calculation (step 107). Even if the order of steps 102 to 106 is different, power consumption calculation is essentially possible. Note that the macro cell such as RAM, register file, etc. can calculate the power consumption by the above method by separating the inside of the macro cell in units of logic gates.
[0012]
Next, a specific example of the capacity extraction in the composite gate is shown in FIG.
[0013]
FIG. 2 shows an example of a flip-flop which is a kind of composite gate. In the flip-flop 201, a capacitor generated between the power supply pin 261 and the wiring 251 having the same potential and a capacitor generated between the wiring having the same potential and 0V are separated and extracted. However, since the

input pin capacities

215 and 216 of the data input pin of the flip-flop 201 and the input pin capacities 217 and 218 of the clock input pin are extracted when extracting the capacitance of the logic gate in the preceding stage of the flip-flop 201, the flip-flop 201 The capacity extracted at is the capacity within the capacity extraction range 271 excluding the input pin capacities 215 to 218.
[0014]
First,

output pin capacities

211 and 212 are extracted, then capacities 221-1 to 221-n, 221-dk, 222-1 to 222-n, 222-dk, 223-1 to 223-m in the flip-flop, 223-dk, 224-1 to 224-m, 224-dk, 225-1 to 225-k, 225-kd1,225-kd2,226-1 to 226-k, 226-kd1,226-kd2 are extracted. As a result, all the capacitances inside the flip-flop 201 are extracted. Further, by extracting the wiring capacitances 231-1 to 231-j and 232-1 to 232-j associated with the data output pin 263 and the

input pin capacitances

213 and 214 of the next stage logic gate 205, the extraction of the capacitance is completed. .
[0015]
Here, the flip-flops are separated according to the functions of the data holding unit 202, the data output unit 203, and the clock unit 204, and the capacity extracted above is separated into each unit.
[0016]
The sum of the capacitors 221-1 to 221-n, 222-1 to 222-n, and 221-dk, 222-dk from the data input pin 262 to the input of the data output unit via the wiring 252 is the data holding unit. The capacitors 223-1 to 223 -m, 224-1 to 224 -m, 223-from the inside of the data output unit via the wiring 252 and the data output pin 263 to the input pin 266 of the next stage logic gate 205 The sum of dk, 224-dk, 211, 212, 231-1 to 231-j, 232-1 to 232-j, 213, 214 is defined as the capacity of the data output unit. In addition, the capacity of the path from the clock input pin 264 to the data holding unit 202 via the wiring 253 and the capacity 225-1 to 225-k, 226-1 to 226-k, and 225 to the data output unit 203 The sum of -kd1,226-kd1,225-kd2,226-kd2 is taken as the capacity of the clock unit. The power consumption of each unit is calculated using the capacity of the data holding unit, the capacity of the data output unit, and the capacity of the clock unit, and the sum is used as the power consumption of the flip-flop 201.
[0017]
A more detailed embodiment of the present invention is shown in FIG.
[0018]
The power consumption calculation is started in step 501. First, the output pin capacity defined individually for each logic gate type and each tr and tf of the input signal is referred to, and the corresponding output pin capacity of tr / tf corresponding to the target logic gate. Are all extracted (step 502). Next, it is determined whether or not the logic gate of interest is a composite gate (step 503). If it is a composite gate, circuit information (circuit diagram, layout pattern, etc.) is referred to, and each of the input signals tr and tf in the composite gate is referred to. All the capacitances (wiring capacitance, diffusion layer capacitance, and gate capacitance) inside the target composite gate defined individually are extracted (step 504). However, the input pin capacitance observed from the logic gate preceding the target logic gate is excluded. Step 505 and subsequent steps are the same regardless of the type of logic gate. First, in step 505, all of the wiring capacitance associated with the output pin of the logic gate of interest and the input pin capacitance of the next-stage logic gate, which are individually defined for each of the input signals tr and tf, are extracted. The capacities extracted in

steps

502, 504, and 505 are separated for each group having the same activation rate, and the sum of the capacities is obtained for each group (step 506). Next, by using the capacity separated in step 506, the activation rate for each group, the power supply voltage, and the clock frequency, as shown in the following equation (2), the sum of the power consumption of all groups is obtained, The power consumption of the target logic gate is calculated (step 507).
[0019]
Pdg = 1/2 × Σ (Ci (trf) × αi) V ² f (2)
However, Pdg: power consumption Ci (trf) of the target logic gate: capacitance αi defined for each of the input signals tr and tf included in the group of the activation rate αi in the target logic gate: in the target logic gate Activation rate of group i (activation rate in group i is equal to αi)
V: power supply voltage f: clock frequency Further, steps 502 to 507 are applied to all the logic gates in the CMOS integrated circuit, and the sum of the power consumption of all the logic gates is obtained as shown in the following equation (3). , The power consumption of the CMOS integrated circuit is calculated (step 508).
[0020]
Pd = ΣPdg (3)
However, power consumption can be calculated by the above method by separating the inside of the Pd: CMOS integrated circuit macro cell such as RAM, register file, etc. in units of logic gates. Further, the capacitance referred to above may be defined in common for the rising edge and the falling edge of the input signal. In FIG. 5, it is assumed that the capacity defined for each tr / tf of the input signal is extracted in

steps

502, 504, and 505. The effect of adopting this method will be described with reference to FIGS.
[0021]
FIG. 3 shows a circuit simulation result when a rising signal is input to the input pin, taking a 2-input NAND gate as an example. In FIG. 3, the horizontal axis represents the rise time of the input signal, and the vertical axis represents the energy consumption of the 2-input NAND gate. The product of energy consumption, clock frequency, and activation rate corresponds to power consumption. Although the case where the load capacitance CL is 0, 0.05, 0.08, and 0.10 pF is shown, it is understood that the energy consumption increases as the rise time increases when the same load capacitance is considered. That is, when the tr / tf of the input signal increases in the same load capacity, the power consumption increases due to the influence of the through current. FIG. 4 shows the error in energy consumption based on the values shown in FIG. 3 with the input signal rise time of 100 ps as a reference. As an example, when the load capacitance CL is 0 pF, it means that the error is almost 100% at the input signal rise time of 1000 ps. 3 and 4, it can be seen that it is indispensable to consider the influence of tr / tf of the input signal in order to improve the power consumption calculation accuracy.
[0022]
Another detailed embodiment of the present invention is shown in FIG. Here, the output pin capacity of the target logic gate, the wiring capacity inside the target logic gate, the diffusion layer capacity, and the gate capacity are considered to be replaced with energy consumption. This is because it takes time to obtain an equivalent capacity corresponding to the power consumption for each tr / tf. Note that the wiring capacitance associated with the output pin of the logic gate of interest and the input pin capacitance of the next-stage logic gate remain as load capacitance. Specific examples of energy consumption and load capacity to be extracted will be described later.
[0023]
Power consumption calculation is started in step 601. In step 602, for each logic gate type, energy consumption individually defined for each input pin, each output pin, and each tr and tf of the input signal is referred to. However, the energy consumed by the input pin does not include the energy consumed by the input pin capacitance observed as the load capacitance of the preceding logic gate. By referring to the corresponding energy consumption of tr / tf in the target logic gate, all the energy consumption included in the target logic gate is extracted. Next, load capacitance such as wiring capacitance associated with the output pin of the target logic gate and input pin capacitance of the next-stage logic gate is extracted (step 603). Next, the energy consumption extracted in step 602 is separated into each input pin and each output pin of the logic gate and a group inside the logic gate (step 604). Using the energy consumption separated in step 604, the activation rate for each group, the clock frequency, and the load capacity obtained in step 603, the power consumption of the target logic gate is calculated by the following equation (4) (step 605). .
[0024]

However, Pdg: power consumption of the target logic gate Er: energy consumption per unit time of direct current of the target logic gate Ec (trf): per change of the target logic gate individually defined for each tr and tf of the input signal Energy consumption Nc: Number of changes of the target logic gate per unit time (product of activation rate and clock frequency)
Ei (trf): energy consumption per change of input pin of the logic gate of interest, which is individually defined for each of tr and tf of the input signal, Nni: the number of changes of the input pin of the logic gate of interest per unit time (activation rate and Product of clock frequency)
Eo (trf): Energy consumption per change of output pin of the logic gate of interest En (trf): individually defined for each tr and tf of the input signal: individually defined for each tr and tf of the input signal, Energy consumption per unit capacitance CL in the output pin 1 change of the target logic gate: Load capacity of the target logic gate (the sum of the wiring capacity associated with the output pin and the input pin capacity of the next stage logic gate)
Nno: Number of times the output pin of the target logic gate changes per unit time (product of activation rate and clock frequency)
In Equation (4), the first Σ represents the sum of the power consumption of all the input pins of the target logic gate, and the second Σ represents the sum of the power consumption of all the output pins of the target logic gate.
[0025]
Further, steps 602 to 605 are applied to all the logic gates in the CMOS integrated circuit, and the power consumption of the CMOS integrated circuit is obtained by obtaining the sum of the power consumption of all the logic gates as shown in the following equation (5). Is calculated (step 606).
[0026]
Pd = ΣPdg (5)
Even for macrocells such as RAM and register file, the power consumption can be calculated by the above method by separating the inside of the macrocell in units of logic gates. Further, each energy consumption of the expression (4) may be defined in common for the rising and falling of the input signal.
[0027]
Here, FIG. 7 shows a specific example of energy consumption and load capacity to be extracted in order to apply Expression (4). The first half of the logic gate 701 has n input pins (761-1 to 761-n) and input pin capacitances 711-1 to 711-n generated between the power supply voltage and the same potential wiring, and the same potential as 0V. Input pin capacitances 712-1 to 712-n, wirings 751-1 to 751-n, 702-1 to 702-n, and wirings 752-1 to 752-n, 703. Yes. However, since the input pin capacities 711-1 to 711-n and 712-1 to 712-n are observed as the load capacities of the logic gates before the logic gate 701, they are excluded in the power consumption calculation of the logic gate 701. Think.
[0028]
The second half of the logic gate 701 includes output pins 762-1 to 762-m, wirings 753-1 to 753-m, 704-1 to 704-m, and wirings 754-1 to 754-m. Each of the output pins 762-1 to 762-m has a load capacity, but only the load capacity of the output pin 762-1 is shown in FIG. 7. As load capacitances, first, wiring capacitances 731-1 to 731-j generated between the power supply voltage and the same potential wiring, and wiring capacitances 732-1 to 732-j generated between 0V and the same potential wiring. Exists. Further, the input pin capacitance 714 of the next-stage logic gate generated between the input pin capacitance 713, 0V of the next-stage logic gate generated between the power supply voltage and the same-potential wiring and the wiring of the same potential is further provided. It is connected to the. The load capacity CL of the output pin 762-1 is the sum of 731-1 to 731-j, 732-1 to 732-j, 713, and 714.
[0029]
Here, 702-1 to 702-n, 703, 704-1 to 704-m indicate groups composed of CMOS transistors, capacitors, and wirings.
[0030]
In equation (4), Ei (trf) is the energy consumption per change of the target logic gate defined individually for each tr and tf of the input signal, and this value is the product of the activation rate of the input signal and the clock frequency. Is multiplied by Nni to obtain the power consumption of the circuit portions 702-1 to 702-n that operate in response to changes in the input pins. Actually, since the activation rate of each input pin is different, the power consumption of the circuit portion corresponding to each input pin is individually calculated and the sum is obtained. As previously described, the input pin capacities 711-1 to 711-n and 712-1 to 712-n are not included in the calculation because they are included in the calculation of the power consumption of the preceding logic gate.
[0031]
Eo (trf) means energy consumption per change of the output pin of the target logic gate, which is defined individually for each of the input signals tr and tf, and mainly drives the load capacitance connected to the output pin. This corresponds to the energy consumed due to the charge / discharge of the capacitance inside the circuit. By multiplying Eo (trf) by Nno, which is the product of the activation rate of the output pin in this part and the clock frequency, the power consumption in the circuits 704-1 to 704-m can be obtained. Actually, since the activation rate of each output pin is different, the power consumption of the circuit portion is calculated individually corresponding to each output pin, and the sum is obtained.
[0032]
En (trf) means the energy consumption per unit capacity in the change of the output pin 1 of the logic gate of interest, which is individually defined for each of the input signals tr and tf. In 704-1 to 704-m, This corresponds to energy consumption resulting from charging / discharging of the load capacitance connected to the output pin. By multiplying this value by Nno, which is the product of the activation rate of the output pin and the clock frequency, and the load capacitance CL, the circuit portion that drives the load capacitance connected to the output pin can charge and discharge the load capacitance. Relevant power consumption can be determined. This value is actually calculated for each output pin because the activation rate of each output pin is different, and the sum is obtained.
[0033]
Reference numeral 703 denotes a circuit part located between the circuit connected to the input pin and the circuit connected to the output pin. The activation rate of this part is comprehensively determined by the interaction of the activation rates of the input pins. It is determined.
[0034]
Er means the DC power consumption of the logic gate of interest, and this part expresses the DC power consumption of all the circuits included in 701.
[0035]
Ec (trf) is the energy consumption per change of the target logic gate defined individually for each of tr and tf of the input signal, and this value is multiplied by Nc, which is the product of the activation rate at 703 and the clock frequency. Thus, the power consumption of the circuit portion included in 703 can be obtained.
[0036]
The power consumption of each logic gate and composite gate is obtained by the above-described method and equation (4). Further, as shown in equation (5), the above method is applied to all logic gates and composite gates included in the CMOS integrated circuit. By applying this, the capacity extraction inside the composite gate according to the present invention, the grouping by the activation rate, and the tr / tf dependency of the signal are considered, and the power consumption calculation can be made highly accurate.
[0037]
【The invention's effect】
By extracting the wiring capacity, diffusion layer capacity, and gate capacity inside the composite gate, and separating each capacity into groups with the same activation rate, it is possible to accurately calculate the power consumption.
[0038]
Furthermore, the power consumption due to the through current can be accurately calculated by considering the effect of tr / tf of the signal input to the single logic gate or the individual logic gate in the composite gate.
[0039]
Table 1 quantitatively explains the effect of the present invention, and is not considered because the influence of tr / tf is small. However, the conventional method has been improved by improving the power consumption calculation method of the composite gate. It can be seen that the error of 0.0% is improved to 3.0%.
[0040]
Due to the above effects, it is possible to set an optimal cooling device and power supply device in a system incorporating a CMOS integrated circuit, and it is possible to realize a compact and low cost system incorporating the CMOS integrated circuit.
[Brief description of the drawings]
FIG. 1 is a flowchart showing an embodiment of the present invention.
FIG. 2 is a diagram showing a capacity extraction method of a composite gate.
FIG. 3 is a diagram showing a relationship between an input signal rise time and energy consumption in a 2-input NAND gate.
FIG. 4 is a diagram showing the relationship between input signal rise time and energy consumption error in a 2-input NAND gate.
FIG. 5 is a flowchart showing a detailed embodiment of the present invention.
FIG. 6 is a flow diagram illustrating another detailed embodiment of the present invention.
FIG. 7 is a diagram showing a specific example of another detailed embodiment of the present invention.
FIG. 8 is a flowchart showing a conventional power consumption calculation method in a CMOS integrated circuit.
FIG. 9 is a diagram showing a specific example of the activation rate.
[Table 1] A table comparing power consumption calculation results by the method of the present invention and the conventional method.
[Explanation of symbols]
201-205, 701, 702-1 to 702-n, 703, 704-1 to 704-m, 705 logic gates or groups 211 to 218, 711-1 to 711-n, 712-1 constituting the logic gates 712-n, 713, 714 I / O pin capacitances 221-1 to 221-n, 221-dk, 222-1 to 222-n, 222-dk, 223-1 to 223-m, 223-dk, 224 1-224-m, 224-dk, 225-1 to 225-k, 225-kd1,225-kd2,226-1 to 226-k, 226-kd1,226-kd2 Capacitors 231-1 to flip-flop 231-j, 232-1 to 232-j, 731-1 to 731-j, 732-1 to 732-j Wiring capacitances 251 to 253, 751-1 to 751-n, 752-1 752-n, 753-1 to 753-m, 754-1 to 754-m Wiring 261 to 266, 761-1 to 761-n, 762-1 to 762-m, 763

Pins

271 and 771 Capacity or energy consumption Extraction range

Claims

In the power consumption calculation method of a semiconductor integrated circuit composed of CMOS transistors, paying attention to one logic gate in the semiconductor integrated circuit, means for extracting all output pin capacitances of the logic gate of interest, and a plurality of logic gates of interest for composite gate which is composed of the gate, excluding the input pin capacitance of the noted composite gate, and means for extracting all the capacity of the internal focus composite gate, and means for extracting all the capacitance associated with the output pin of the target logic gate group, for each volume the extracted, separated to the number of times (activation rate) is equal for each group to be charged or discharged in a unit time, and means asking you to sum capacity for each that separate groups, that the separation For each, the total capacitance, power supply voltage, clock frequency inside the semiconductor integrated circuit, and activation rate are applied, and the logic DOO or means for calculating the power consumption of each group of the rise time and the focused logic gates in consideration of the influence of the fall time of the signal input to the discrete logic gates within the composite gates, each group mentioned above calculation, Means for calculating the total power consumption of all the logic gates by applying the power consumption calculation of the target logic gate to all the logic gates in the semiconductor integrated circuit. A power consumption calculation method for a semiconductor integrated circuit.

2. The power consumption calculation method for a semiconductor integrated circuit according to claim 1, wherein when the target logic gate is a composite gate, all of the wiring capacity, diffusion layer capacity, and gate capacity inside the target composite gate are extracted.

2. The power consumption calculation method for a semiconductor integrated circuit according to claim 1, wherein all of the wiring capacitance associated with the output pin of the target logic gate and the input pin capacitance of the next-stage logic gate are extracted.

3. The method according to claim 1, further comprising means for correcting an error in power consumption calculation for each rise time and fall time of a signal input to a target logic gate or an individual logic gate in a composite gate. Power consumption calculation method for semiconductor integrated circuits.

In claim 1, the output pin capacity of the target logic gate, the capacity inside the target logic gate, the wiring capacity associated with the output pin, and the input pin capacity of the next-stage logic gate are determined based on the rise of the signal input to these capacitors. A method for calculating the power consumption of a semiconductor integrated circuit, characterized by being defined independently for the case of falling and for the case of falling.

2. The power consumption calculation method for a semiconductor integrated circuit according to claim 1, wherein the macro cell such as a RAM or a register file in the semiconductor integrated circuit is divided into logic gates so that calculation is possible.