JP3924404B2

JP3924404B2 - Semiconductor integrated circuit simulation method

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Publication number: JP3924404B2
Application number: JP27342699A
Authority: JP
Inventors: 京香殿村
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1999-09-27
Filing date: 1999-09-27
Publication date: 2007-06-06
Anticipated expiration: 2019-09-27
Also published as: JP2001101243A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のシミュレーション方法に関し、特にＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）の回路シミュレーション方法に関する。
【０００２】
【従来の技術】
図８および図９は従来の半導体集積回路のシミュレーション方法を用いたＡＳＩＣの設計フローである。
仮配線遅延計算ａのフローは、半導体集積回路全体での遅延を計算するフローである。仮配線遅延計算ａのフローでは、まず、論理ブロック間の接続の記述されている回路接続情報１から配線長の見積もりを行う（ステップ５）。次に論理ブロック毎の配線負荷・容量のライブラリである配線・負荷容量情報２とステップ５の結果とを用いて半導体集積回路全体の配線容量を算出する（ステップ６）。続いて負荷容量の算出（ステップ７）、波形の立ち上がり立ち下がり時間（以下Ｔｒｆ）の算出（ステップ９）、遅延の算出（ステップ１０）を順次行い、仮配線遅延情報１６を出力する。
仮配線遅延計算ａのフローが終了すると、次に、仮配線遅延情報１６、回路接続情報１、論理検証用パタン３、シミュレーションモデル４を使用して論理シミュレーションを実行していた（ステップ１７）。論理検証用パタン３は、論理ブロック、または半導体集積回路の論理的は動作を波形で表したものである。またシミュレーションモデル４は、回路シミュレーションを行うために必要なモデルである。
実際にチップ配線を行い、その配線抵抗・負荷も考慮した遅延計算を行う実配線遅延計算ｂのフローにおいても仮配線遅延計算ａのフローと同様の方法でシミュレーションが行われていた。
【０００３】
しかし、従来の半導体集積回路のシミュレーション方法を用いたＡＳＩＣの論理シミュレータではスタティックモデルしか用意されておらず、ダイナミックとスタティック混載回路の論理評価は行えないという問題があった。そのためダイナミック回路構成を使用出来ず、回路規模が大きくなってしまうという問題が発生していた。さらに、ダイナミック回路構成を混載した場合、実レイアウトによる配線容量、負荷容量を考慮したシミュレーションを実行する事が出来ない為、回路の特性・精度に関して保証が出来ないという問題があった。
又、ＡＳＩＣにおいて、仮にダイナミック回路を混載した半導体集積回路の論理シミュレーションを実現しようとすると、ダイナミックモデルを構成する上で必要なコンデンサの充放電時間やリフレッシュ等、スタティックモデルと比較すると考慮すべき点が多い。そのため、実配線シミュレーション時に発生する実配線変更に伴う容量・抵抗の変化などの問題もあり、非常に多大な労力と工数を要するといった問題が発生していた。
【０００４】
かかる問題を解消することを目的として特開平０３−１９８１６０号では、各入力信号の値を記憶し且つプリチャージ信号がオンのときに記憶した値を出力する複数個の記憶部と前記記憶部の値を比較する複数個の比較部を有する入力信号チェック部と、前記入力信号チェック部の各比較部出力の演算処理を行なう演算処理部とを備えることを特徴とする論理シミュレータ、および、ダイナミック型の回路に対応した論理シミュレーションの動作モデルを有し、プリチャージ信号がオンのときの入力信号の値を記憶しておき、前記プリチャージ信号がオフになったときの入力信号の値と先に記憶していた前記プリチャージ信号がオンのときの入力信号の値とを比較する機能を有し、前記プリチャージ信号がオンのときの入力信号の値に特定の演算を施した結果を前記プリチャージ信号がオフのときに出力することを特徴とする論理シミュレーション方法が開示されている。この論理シミュレータおよび論理シミュレーション方法によれば、シミュレーションの負担増を縮小するとともに、セットアップタイムで確定した入力信号の値がホールドタイムの間保持されているか否かの検証をも可能とする。
また、同じく上述した問題を解消することを目的として特開平０５−１０１１３０号には、ＭＯＳディジタル回路を構成する素子の端子を、入力か出力か、出力ならばハイインピーダンス状態が存在するか否か等の条件によりタイプ分類し、ＭＯＳトランジスタについて、そのソース端子、ドレイン端子のそれぞれに直接接続する端子のタイプに従って信号の流れる向きを決定し、単方向素子に置き換え、ネットについて、当該ネットに直接接続する端子のタイプに従ってダイナミック回路としての性質を判定し、仮想的ラッチ素子を挿入する等価回路作成方法および論理シミュレーション方法が開示されている。この等価回路作成方法および論理シミュレーション方法によれば、ＭＯＳディジタル回路から論理シミュレータでシミュレーション可能な等価回路が作成し、ＭＯＳディジタル回路を論理シミュレーションすることができるとされている。
【０００５】
【発明が解決しようとする課題】
以上の特開平０３−１９８１６０号に開示された論理シミュレータおよび論理シミュレーション方法では、上述した問題を解消する可能性はあるが、ダイナミック論理検証を行うためにダイナミック型の回路に対応した論理シミュレーションの動作モデルを必要としていた。
さらに、以上の特開平０５−１０１１３０号に開示された等価回路作成方法および論理シミュレーション方法にあっては次のような問題があった。
特開平０５−１０１１３０号に開示された等価回路作成方法および論理シミュレーション方法では、ダイナミック論理検証を行うためにダイナミック回路に接続する端子タイプに応じて仮想的なラッチ素子を表現することが必要とされるため、やはり上述した問題を解消するための手段が煩雑になってしまうという不都合があった。
【０００６】
本発明は、このような従来技術における問題に鑑みてなされたものであって、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することを可能とする半導体集積回路のシミュレーション方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明は、コンピュータを用いて半導体集積回路の論理シミュレーションを実行する半導体集積回路のシミュレーション方法であって、前記半導体集積回路にダイナミック回路が含まれている場合には、当該ダイナミック回路に係るダイナミックパスがデータを取り込むためのデータ取り込み時間と、前記ダイナミックパスの電位がスレッショルド電圧に達するまでの時間との和の逆数に基づき、前記コンピュータの最低動作周波数算出手段により最低動作周波数を算出する手順と、前記コンピュータの比較手段により、論理検証用パタンのクロック周波数と前記算出した最低動作周波数との大小を比較する手順と、前記比較した結果、前記算出した最低動作周波数が前記クロック周波数よりも大きい場合には、前記コンピュータの置換手段により、前記論理検証用パタンのクロック周波数を、前記算出した最低動作周波数に置き換える手順とを有することを特徴とする。
このように、本出願第１の発明の半導体集積回路のシミュレーション方法によれば、ダイナミックパスの論理が不定となる事を防ぐことができる。したがって、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。しかも、スタティックシミュレーションモデルで代用出来る為、ダイナミックシミュレーションモデルが不要であるという利点も得られる。その上、ダイナミック回路を用いる事で回路規模を小さくすることができ、半導体集積回路の集積度を向上させることが可能となる。
【０００８】
また、データ保持保証の為にスレッショルド電圧Ｖｉｈへ達するまでの充放電時間から最低動作周波数を算出し、論理検証用パタンのクロック周波数とする。したがって、ダイナミックパスの論理が不定となる事を防ぐことができ、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。
さらに、前記最低動作周波数が前記クロック周波数より大きい場合に限り、前記コンピュータの置換手段により、論理検証用パタンのクロック周波数を前記最低動作周波数に置き換える。したがって、必要なときに限り前記置き換える手順を行うことができるのでシミュレーションの効率が上がるという利点が得られる。
【０００９】
また本出願第２の発明は、ダイナミック回路に係るダイナミックパスがデータを取り込むためのデータ取り込み時間と、前記ダイナミックパスの電位がスレッショルド電圧に達するまでの時間との和の逆数によって算出された最低動作周波数を格納するライブラリを備えるコンピュータを用いて半導体集積回路の論理シミュレーションを実行する半導体集積回路のシミュレーション方法であって、前記半導体集積回路にダイナミック回路が含まれている場合には、前記コンピュータの読み出し手段により、当該ダイナミック回路に係るダイナミックパスの最低動作周波数を前記ライブラリから読み出す手順と、前記コンピュータの比較手段により、論理検証用パタンのクロック周波数と前記読み出した最低動作周波数との大小を比較する手順と、前記比較した結果、前記読み出した最低動作周波数が前記クロック周波数よりも大きい場合には、前記コンピュータの置換手段により、前記論理検証用パタンのクロック周波数を、前記読み出した最低動作周波数に置き換える手順とを有することを特徴とする。
このように、本出願第２の発明の半導体集積回路のシミュレーション方法によれば、ダイナミックパスの論理が不定となる事を防ぐことができる。したがって、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。しかも、スタティックシミュレーションモデルで代用出来る為、ダイナミックシミュレーションモデルが不要であるという利点も得られる。その上、ダイナミック回路を用いる事で回路規模を小さくすることができ、半導体集積回路の集積度を向上させることが可能となる。
また、データ保持保証の為にスレッショルド電圧Ｖｉｈへ達するまでの充放電時間から最低動作周波数を算出し、論理検証用パタンのクロック周波数とする。したがって、ダイナミックパスの論理が不定となる事を防ぐことができ、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。
さらに、前記最低動作周波数が前記クロック周波数より大きい場合に限り、前記コンピュータの置換手段により、論理検証用パタンのクロック周波数を前記最低動作周波数に置き換える。したがって、必要なときに限り前記置き換える手順を行うことができるのでシミュレーションの効率が上がるという利点が得られる。
また、最低動作周波数の算出が複雑な場合には、ダイナミックブロック毎の前記最低動作周波数の値を予め算出し、これらを予めライブラリとして用意し、このライブラリを適宜参照する。したがって、シミュレーション時間を短縮することができ、効率良く論理シミュレーションを行うことが可能になる。
ここでライブラリとは、ダイナミックブロック毎に入力波形の立ち上がりおよび立ち下り時間のばらつきの程度に応じて場合分けした前記最低動作周波数を予め算出し、その値を表形式にしたものである。
【００１１】
また本出願第３の発明は、本出願第１又は第２の発明の半導体集積回路のシミュレーション方法において、前記半導体集積回路にダイナミック回路が含まれているか否かを、前記コンピュータのダイナミック回路判定手段により判定する手順を有することを特徴とする。
このように、本出願第３の発明の半導体集積回路のシミュレーション方法によれば、半導体集積回路にダイナミックパスが含まれるか否かを確認するので、正確かつ効率の良いシミュレーションを行うことが可能になる。
【００１２】
また本出願第４の発明は、本出願第１乃至第３の何れか一の発明の半導体集積回路のシミュレーション方法において、前記各手順のいずれか一の手順が、前記半導体集積回路全体の遅延を計算するためのフローの中に含まれることを特徴とする。
したがって、本出願第４の発明の半導体集積回路のシミュレーション方法によれば、論理設計あるいはレイアウト設計へのフィードバックを適宜行うことが出来る。したがって、半導体集積回路の特性及び精度を向上することができ、さらに、設計効率を飛躍的に向上することができる。
【００１３】
【発明の実施の形態】
第一の実施の形態
次に、本発明の第一の実施の形態における半導体集積回路のシミュレーション方法を説明する。
本発明の第一の実施の形態は、論理ブロック間でダイナミック回路を構成した場合の半導体集積回路のシミュレーション方法である。
図１および図２は本発明の第一の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。
仮配線遅延計算ａのフローでは、はじめに従来の半導体集積回路のシミュレーション方法と同様にステップ５、６、７を行う。すなわち、まず回路接続情報１から配線長の見積もりを行い（ステップ５）、次に配線・負荷容量情報２とステップ５の結果とを用いて半導体集積回路全体の配線容量を算出し（ステップ６）、続いて負荷容量を算出する（ステップ７）。
次に、論理ブロック間にダイナミック回路が含まれるか否かを判定するステップ８を持つ。ステップ８においてダイナミック回路が含まれないと判定すると、従来の半導体集積回路のシミュレーション方法と同様に、Ｔｒｆ算出のステップ９、遅延算出のステップ１０へと進む。一方、ダイナミック回路が含まれると判定した場合、ステップ６、ステップ７により算出されたダイナミックパスの負荷容量及び抵抗から充放電時間を求め（ステップ１２）、充放電時間内で最低動作周波数（以下、ｆｍｉｎ）を算出する（ステップ１３）。更にステップ１３を経て仮配線遅延計算ａのフローに戻り、Ｔｒｆ算出のステップ９、遅延算出のステップ１０へと進み、仮配線遅延情報１６を出力する。
【００１４】
次に、論理検証用パタン３を読み込み、この論理検証用パタン３にダイナミック回路が含まれるか否かを判定する（ステップ１１）。論理検証用パタン３がスタティック回路のみであると判定した場合は、このパタンを論理シミュレーション１７へそのまま使用する。一方、論理検証用パタン３にダイナミック回路が含まれると判定した場合は、この論理検証用パタン３のクロック周波数（以下、ｆｃ）と、ステップ１３で決定したｆｍｉｎとの大小を比較する（ステップ１４）。ステップ１４にてｆｍｉｎ＞ｆｃの場合には、論理検証用パタン３をそのまま論理シミュレーションのステップ１７に用いると、ダイナミックパスの充放電により不定値を出力するためシミュレーションを実行できないため、論理検証用パタン３のｆｃをｆｍｉｎに置き換える（ステップ１５）。この、ｆｃをｆｍｉｎに置き換えた論理検証用パタン３と、回路接続情報１、シミュレーションモデル４、仮配線遅延情報１６により論理シミュレーションのステップ１７を実行する。
次に、論理シミュレーション結果に問題がないかどうかを判断する（ステップ１８）。論理シミュレーション結果に問題がある場合は回路接続情報１を修正するステップＡへと戻る。論理シミュレーション結果に問題がない場合には、回路接続情報１を用いたレイアウト設計のステップ１９へと進み、ここからレイアウト検証のステップ２０と実配線遅延計算ｂのフローに分岐する。レイアウト検証のステップ２０より検証結果を判定するステップ１８でエラーがあった場合にはレイアウト修正のステップＢに進む。
【００１５】
また、実配線遅延計算ｂのフローでは、レイアウト設計１９のデータから配線長を抽出するステップ２１、配線容量を抽出するステップ２２、負荷容量を抽出するステップ２３を順次行う。次に、仮配線遅延計算ａのフローと同様に、論理ブロック間にダイナミック回路が含まれるか否かを判定するステップ８を持つ。ステップ８においてダイナミック回路が含まれないと判定すると、仮配線遅延計算ａのフローと同様に、Ｔｒｆ算出のステップ９、遅延算出のステップ１０へと進む。一方、ダイナミック回路が含まれると判定した場合、ステップ２２、２３で抽出したデータからダイナミックパスに対する隣接配線容量を抽出する（ステップ２４）。ステップ２４で抽出されたデータと、ダイナミックパスに対して予め用意された隣接容量許容値ライブラリ２６とにより、隣接容量許容値を満足しているかを判定する（ステップ２５）。ダイナミック構成はダイナミックパスに対する隣接容量によるクロストークがダイナミックパスのデータ破壊を招く恐れが有るが、ステップ２４、２５によりレイアウト設計後のダイナミックパスへ対するクロストーク検証を行うことができる。ステップ２４によって抽出されるダイナミックパスの隣接容量と、ダイナミックパスのデータ保持を保証する隣接容量許容値ライブラリ２６（入力波形の立ち上がり、立ち下がり、Ｂｅｓｔ、Ｎｏｒｍａｌ、Ｗｏｒｓｔ条件それぞれに対して持つ）を比較する事でクロストークの影響を確認出来、誤動作の可能性を未然に防ぐ事が出来る。ステップ２５の結果がＮＧの場合はレイアウト修正Ｂへと戻る。ＯＫの場合は、配線容量抽出２２、負荷容量抽出２３の各ステップにより算出されたダイナミックパスの負荷容量・隣接容量及び抵抗から充放電時間を求め（ステップ１２）、充放電時間内でｆｍｉｎ２を決定する（ステップ１３）。その後実配線遅延計算ｂに戻り、Ｔｒｆ算出のステップ９、遅延算出のステップ１０へと進み、実配線遅延情報２７を出力する。
【００１６】
又、論理検証用パタン３を読み込み、このパタンがスタティック回路のみであれば論理シミュレーション１７へそのまま使用するが、ダイナミック回路を含む回路の場合は、この論理検証用パタン３のｆｃとステップ１３で決定したｆｍｉｎ２を比較する事でリフレッシュの調整を行う。具体的にはステップ１４にてｆｍｉｎ２＞ｆｃの場合には論理検証用パタン３をそのまま論理シミュレーション１７へ用いると、ダイナミックパスの充放電により不定値を出力し、シミュレーションを実行出来ないため、論理検証用パタン３のｆｃをｆｍｉｎ２に置き換える（ステップ１５）。この、ｆｃをｆｍｉｎ２に置き換えた論理検証用パタン３と回路接続情報１、シミュレーションモデル４、実配線遅延情報２７により論理シミュレーションのステップ１７を実行する。
論理シミュレーション結果（ステップ１８）がＮＧの場合は、レイアウト修正を行うステップＢへと戻る。シミュレーション結果がＯＫの場合にはレイアウト完了となり、フローを終える。
【００１７】
以上のフロー中、ステップ１３で設定するｆｍｉｎ及びｆｍｉｎ２はコンデンサ電圧がスレッショルド電圧Ｖｉｈ（Ｖｉｈ以下、又は以上まで放電すると論理は不定となる）に達するまでの時間より求まる為、ｆｍｉｎ及びｆｍｉｎ２以内でクロックを動作させる事でダイナミックパスが不定になる事を防ぎ、リフレッシュ機能の役割をする。このリフレッシュ機能について回路動作の詳細を説明する。
図３（ａ）は、ブロックＡとブロックＢでダイナミックフリップ・フロップ（以下、Ｆ／Ｆ）を構成したダイナミック回路の例である。この回路では、ダイナミックパスａのコンデンサ充電時に取り込んだ値を保持する為に定期的なリフレッシュ動作（ｃｌｋ）が必要になる。
図３（ｂ）は通常のダイナミックＦ／Ｆの動作である。ダイナミックパスａに着目すると放電によりスレッショルド電圧Ｖｉｈを下回ると論理は不定となる。しかし図３（ｃ）の様にＶｉｈを下回る前に、すなわち最低動作周波数以内でｃｌｋを動作させると放電がストップする為、ダイナミックパスａの値は保持され論理は固定される。
この原理により、ｃｌｋが最低動作周波数ｆｍｉｎ及びｆｍｉｎ２以内で動作する事でリフレッシュ動作の代わりとしてデータを保持出来るようになり、このパタンを用いてダイナミック回路の論理シミュレーションを行う事が出来る。
【００１８】
次に、図４（ａ）を用いて、ｆｍｉｎの算出方法及び周波数比較についての詳細を説明する。
遅延計算よりダイナミックパスａの配線抵抗及び容量を求め、充放電時間ｔを算出する。次にダイナミックパスａの電位がスレッショルド電圧Ｖｉｈに達するまでの時間ｔ２を求め、データ取り込み時間ｔ１とにより最低動作周波数ｆｍｉｎを求める。
ｆｍｉｎ＝１／（ｔ１＋ｔ２）［Ｈｚ］
ｆｍｉｎ２の求め方もｆｍｉｎの場合と同様に行う。
次にｆｍｉｎと論理検証用パタンのクロック周波数ｆｃとにより比較を行う。この時ｆｃがｆｍｉｎよりも遅い場合（ｆｍｉｎ＞ｆｃ）、ダイナミックパスａでは不定動作をする事になり、論理シミュレーションを行う事が出来ない。よって、ｆｍｉｎをｆｃに置き換える事（ｆｃ＝ｆｍｉｎ）でダイナミックパスａの論理を保持し続ける。
ｆｍｉｎ２の算出方法及び周波数比較についてもｆｍｉｎの場合と同様に行う。
【００１９】
次に、レイアウト設計後のダイナミックパスに対するクロストーク検証について図４（ｂ）、図４（ｃ）、表１を用いて詳細に説明する。
ダイナミックパスは容量の充放電がデータ保持を左右する為、クロストークの影響が顕著である。そこで、各ダイナミックパスの容量に対して、データ保証出来る隣接容量許容値を予めライブラリとして持ち、レイアウト設計後のダイナミックパスに対する隣接容量値がそれを満足しているかを判定するステップを持つ。もし許容値を超えていれば再レイアウト設計を行い、逆に許容内の隣接容量であれば、ダイナミックパスの容量・抵抗と隣接容量とにより最低動作周波数ｆｍｉｎ２を算出する。隣接容量許容値は、各ダイナミックパスの接続や隣接する容量成分により異なる。例えば、図４（ｂ）のダイナミックパスａと図４（ｃ）のダイナミックパスｂでは、データ保持保証出来る隣接容量値Ｃｒが異なる。したがって、各ダイナミックパスに対する許容隣接容量値をパラメータとして表１のように持ち、レイアウト設計後のダイナミックパスに付与される隣接容量がこれに収まるかどうか判定する。
【表１】

仮に、ダイナミックパスａ自身の容量値が０．０１ｐＦだとすると、このダイナミックパスａの隣接容量許容値は０．００１ｐＦとなり、これをオーバーする場合は動作保証できない為ＮＧとなり、再レイアウト設計となる。
【００２０】
第二の実施の形態
次に、本発明の第二の実施の形態における半導体集積回路のシミュレーション方法を説明する。
本発明の第二の実施の形態は、ダイナミック回路をブロック内で構成した場合の半導体集積回路のシミュレーション方法である。
図５および図６は本発明の第二の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。
まず、従来の半導体集積回路のシミュレーション方法と同様に仮配線遅延計算ａのフローを行う。すなわち、回路接続情報１から配線長の見積もりを行い（ステップ５）、次に配線・負荷容量情報２とステップ５の結果とを用いて半導体集積回路全体の配線容量を算出し（ステップ６）、続いて負荷容量を算出する（ステップ７）。さらにＴｒｆ算出のステップ９、遅延算出のステップ１０へと進み、仮配線遅延情報１６を出力する。
【００２１】
次に、論理検証用パタン３を読み込み、この論理検証用パタン３にダイナミック回路が含まれるか否かを判定する（ステップ１１）。論理検証用パタン３がスタティック回路のみであると判定した場合は、このパタンを論理シミュレーション１７へそのまま使用する。一方、論理検証用パタン３にダイナミック回路が含まれると判定した場合は、該当ダイナミックブロックのｆｍｉｎをｆｍｉｎライブラリ２８より参照し、そのｆｍｉｎと、論理検証用パタン３のクロック周波数（以下、ｆｃ）との大小を比較する（ステップ１４）。ステップ１４にてｆｍｉｎ＞ｆｃの場合には、論理検証用パタン３をそのまま論理シミュレーションのステップ１７に用いると、ダイナミックパスの充放電により不定値を出力するためシミュレーションを実行できないため、論理検証用パタン３のｆｃをｆｍｉｎに置き換える（ステップ１５）。この、ｆｃをｆｍｉｎに置き換えた論理検証用パタン３と、回路接続情報１、シミュレーションモデル４、仮配線遅延情報１６により論理シミュレーションのステップ１７を実行する。
次に、論理シミュレーション結果に問題がないかどうかを判断する（ステップ１８）。論理シミュレーション結果に問題がある場合は回路接続情報１を修正するステップＡへと戻る。論理シミュレーション結果に問題がない場合には、回路接続情報１を用いたレイアウト設計のステップ１９へと進み、ここからレイアウト検証のステップ２０と実配線遅延計算ｂのフローに分岐する。レイアウト検証のステップ２０より検証結果を判定するステップ１８でエラーがあった場合にはレイアウト修正のステップＢに進む。
【００２２】
また、実配線遅延計算ｂのフローでは、レイアウト設計１９のデータから配線長を抽出するステップ２１、配線容量を抽出するステップ２２、負荷容量を抽出するステップ２３を順次行う。次に、論理ブロック間にダイナミック回路が含まれるか否かを判定するステップ８を持つ。ステップ８においてダイナミック回路が含まれないと判定すると、Ｔｒｆ算出のステップ９、遅延算出のステップ１０へと進む。一方、ダイナミック回路が含まれると判定した場合、ステップ２２、２３で抽出したデータからダイナミックパスに対する隣接配線容量を抽出する（ステップ２４）。ステップ２４で抽出されたデータと、ダイナミックパスに対して予め用意された隣接容量許容値ｆｍｉｎ２ライブラリ２９とにより、隣接容量許容値を満足しているかを判定する（ステップ２５）。
ステップ２５の結果がＮＧの場合はレイアウト修正Ｂへと戻る。ＯＫの場合は、実配線遅延計算ｂに戻り、Ｔｒｆ算出のステップ９、遅延算出のステップ１０へと進み、実配線遅延情報２７を出力する。
【００２３】
又、論理検証用パタン３を読み込み、このパタンがスタティック回路のみであれば論理シミュレーション１７へそのまま使用する。逆にダイナミック回路を含む回路の場合は、この論理検証用パタン３のｆｃと、隣接容量許容値ｆｍｉｎ２ライブラリ２９より参照した該当ダイナミックブロックの隣接容量に対するｆｍｉｎ２の値との大小を比較する（ステップ１４）。ステップ１４でｆｍｉｎ２＞ｆｃの場合には論理検証用パタン３のクロックｆｃをｆｍｉｎ２に置き換える（ステップ１５）。この論理検証用パタン３と回路接続情報１、シミュレーションモデル４、実配線遅延情報２７により論理シミュレーションのステップ１７を実行する。論理シミュレーション結果（ステップ１８）がＮＧの場合は、レイアウト修正を行うステップＢへと戻る。シミュレーション結果がＯＫの場合にはレイアウト完了となり、フローを終える。
【００２４】
次に、ステップ１４で使用するｆｍｉｎライブラリ２８に関して図７（ａ）、図７（ｂ）、および表２、３を用いて説明する。
ｆｍｉｎはダイナミックブロック設計時に夫々決定する為、ダイナミックブロック毎のｆｍｉｎの値をｆｍｉｎライブラリ２８としてもっている。表２は、図７（ａ）のダイナミックブロックＣのｆｍｉｎパラメータ、表３は図７（ｂ）のダイナミックブロックＤのｆｍｉｎパラメータであり、共にｆｍｉｎライブラリ２８の一部である。
【表２】

【表３】

図７（ａ）のダイナミックブロックＣではダイナミックパスの容量が１ｐＦであり、表２より、Ｂｅｓｔ条件でＴｒｆ＝０．０１ｎｓの時のｆｍｉｎの値は１００ＭＨｚ、Ｗｏｒｓｔ条件でＴｒｆ＝１ｎｓの時のｆｍｉｎの値は５０ＭＨｚである。
また、図７（ｂ）のダイナミックブロックＤではダイナミックパスの容量は２ｐＦであり、表３より、Ｂｅｓｔ条件でＴｒｆ＝０．０１ｎｓの時のｆｍｉｎの値は２００ＭＨｚ、Ｗｏｒｓｔ条件でＴｒｆ＝１ｎｓの時のｆｍｉｎの値は１００ＭＨｚという値になる。
このように、ダイナミックブロック毎に異なるｆｍｉｎをもち、これをｆｍｉｎライブラリ２８より参照する。半導体集積回路内で使用しているダイナミックブロックに対してｆｍｉｎの値をｆｍｉｎライブラリ２８より参照し、論理検証用パタンのクロック周波数と比較する。
【００２５】
次に、実配線遅延計算ｂのフロー中にもつクロストークの影響をチェックするステップ２４、２５に使用する隣接容量許容値ｆｍｉｎ２ライブラリ２９に関して詳細に説明する。
本発明では、ダイナミック構成はダイナミックパスに対する隣接容量によるクロストークがダイナミックパスのデータ破壊を招く恐れが有る為、レイアウト設計後のダイナミックパスへ対するクロストーク検証を行うステップ２４、２５を持つ。
隣接容量許容値ｆｍｉｎ２ライブラリ２９中のｆｍｉｎ２の値は、入力波形の立ち上がり、立ち下がり、Ｂｅｓｔ、Ｎｏｒｍａｌ、Ｗｏｒｓｔ条件それぞれに対して与えられる。ステップ２４によって抽出されるダイナミックブロックに対する隣接容量と、その該当ブロックのデータ保持を保証する隣接容量許容値ｆｍｉｎ２ライブラリ２９とを比較する事でクロストークの影響を未然に防ぐ事が出来る。
【００２６】
表４は隣接容量許容値ｆｍｉｎ２ライブラリ２９に含まれる、図７（ａ）のダイナミックブロックＣのｆｍｉｎ２パラメータである。
【表４】

図７（ａ）のダイナミックブロックＣに対してダイナミックパスｃに対する各隣接容量がついた場合のｆｍｉｎ２の値を予めライブラリとして有する。
ｆｍｉｎライブラリ２８はダイナミックブロック自体のダイナミックパスに対するｆｍｉｎのみをライブラリとしてもっていたのに対し、隣接容量許容値ｆｍｉｎ２ライブラリ２９では、そのダイナミックブロックのダイナミックパスへ付与される隣接容量毎にｆｍｉｎ２を設定し予めライブラリとしてもっている。
実配線遅延計算ｂのフローのステップ２２、２３によって抽出された該当ダイナミックブロックに対する隣接容量に対し、隣接容量許容値ｆｍｉｎ２ライブラリ２９の隣接容量を照合しｆｍｉｎ２の値を決定する。もし該当ダイナミックブロックから抽出した隣接容量が隣接容量許容値ｆｍｉｎ２ライブラリ２９に含まれていない場合は、データ保持を保証出来ない隣接容量が付いているものとしてレイアウト修正が必要になる。
仮に図７（ａ）のダイナミックブロックＣに隣接容量Ｃｒ＝０．００１ｐＦが付与された場合を表４のダイナミックブロックＣの隣接容量許容値ｆｍｉｎ２ライブラリ２９でみてみると以下のようになる。
ｆｍｉｎライブラリ２８ではＢｅｓｔ条件／Ｔｒｆ＝０．０１ｎｓの時のｆｍｉｎ＝１００ＭＨｚであったのに対し、隣接容量Ｃｒ＝０．００１ｐＦの影響によりｆｍｉｎ２＝９８ＭＨｚとなる。また、Ｗｏｒｓｔ条件／Ｔｒｆ＝１ｎｓの時のｆｍｉｎ＝５０ＭＨｚであったのに対し、同じく隣接容量Ｃｒの影響でｆｍｉｎ２＝５３ＭＨｚとなる。このように、隣接容量許容値ｆｍｉｎ２ライブラリ２９は、該当ダイナミックブロックへ隣接容量Ｃｒが付与された場合のｆｍｉｎ２の値を持つ。
【００２７】
【発明の効果】
以上のように本発明の半導体集積回路のシミュレーション方法によれば、ダイナミックパスの論理が不定となる事を防ぐことができため、ダイナミック回路とスタティック回路とを混載する半導体集積回路の論理シミュレーションを容易に実現することが可能になる。しかも、スタティックシミュレーションモデルで代用できるため、ダイナミックシミュレーションモデルが不要であるという利点も得られる。その上、ダイナミック回路を用いる事で回路規模を小さくすることができ、半導体集積回路の集積度を向上させることが可能となる。
【図面の簡単な説明】
【図１】、
【図２】本発明の第一の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。
【図３】本発明の第一の実施の形態における半導体集積回路のシミュレーション方法に用いるダイナミック回路の動作を説明する図である。
【図４】本発明の第一の実施の形態における半導体集積回路のシミュレーション方法の説明図である。
【図５】、
【図６】本発明の第二の実施の形態における半導体集積回路のシミュレーション方法を用いた設計フローである。
【図７】本発明の第二の実施の形態における半導体集積回路のシミュレーション方法の説明図である。
【図８】、
【図９】従来の半導体集積回路のシミュレーション方法を用いた設計フローである。
【符号の説明】
１回路接続情報
２配線・負荷容量情報
３論理検証用パタン
４シミュレーションモデル
８、１１第四の手順
１３第二の手順
１４第三の手順
１５第一の手順
ａ仮配線遅延計算
ｂ実配線遅延計算
２８ｆｍｉｎライブラリ
２９隣接容量許容値ｆｍｉｎ２ライブラリ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit simulation method, and more particularly, to a circuit simulation method of ASIC (Application Specific Integrated Circuits).
[0002]
[Prior art]
FIGS. 8 and 9 are ASIC design flows using a conventional semiconductor integrated circuit simulation method.
The flow of temporary wiring delay calculation a is a flow for calculating a delay in the entire semiconductor integrated circuit. In the flow of temporary wiring delay calculation a, first, the wiring length is estimated from the circuit connection information 1 in which the connection between the logical blocks is described (step 5). Next, the wiring capacity of the entire semiconductor integrated circuit is calculated using wiring / load capacity information 2 which is a library of wiring loads / capacities for each logic block and the result of step 5 (step 6). Subsequently, the calculation of the load capacity (step 7), the calculation of the rise / fall time of the waveform (hereinafter referred to as Trf) (step 9), and the calculation of the delay (step 10) are sequentially performed, and the temporary wiring delay information 16 is output.
When the flow of the temporary wiring delay calculation a is completed, a logical simulation is next executed using the temporary wiring delay information 16, the circuit connection information 1, the logic verification pattern 3, and the simulation model 4 (step 17). The logic verification pattern 3 is a logic block or a logical operation of the semiconductor integrated circuit, which is represented by a waveform. The simulation model 4 is a model necessary for performing circuit simulation.
In the actual wiring delay calculation b flow in which the chip wiring is actually performed and the delay calculation considering the wiring resistance and load is performed, the simulation is performed in the same manner as the flow of the temporary wiring delay calculation a.
[0003]
However, the ASIC logic simulator using the conventional semiconductor integrated circuit simulation method has only a static model, and there is a problem that the logic evaluation of the dynamic and static mixed circuit cannot be performed. For this reason, there is a problem that the dynamic circuit configuration cannot be used and the circuit scale becomes large. In addition, when a dynamic circuit configuration is mixedly mounted, there is a problem that it is not possible to guarantee the circuit characteristics and accuracy because it is impossible to execute a simulation in consideration of the wiring capacity and load capacity based on the actual layout.
In addition, in an ASIC, if a logic simulation of a semiconductor integrated circuit in which a dynamic circuit is embedded is to be realized, points to be considered in comparison with a static model, such as capacitor charging / discharging time and refresh required for constructing a dynamic model. There are many. For this reason, there are problems such as changes in capacitance and resistance caused by actual wiring changes that occur during actual wiring simulation, and problems such as requiring a great deal of labor and man-hours have occurred.
[0004]
In order to solve such a problem, Japanese Patent Laid-Open No. 03-198160 discloses a plurality of storage units for storing values of respective input signals and outputting stored values when a precharge signal is on, A logic simulator comprising: an input signal check unit having a plurality of comparison units for comparing values; and an arithmetic processing unit for performing an arithmetic process on the output of each comparison unit of the input signal check unit, and a dynamic type The operation model of the logic simulation corresponding to the circuit is stored, the value of the input signal when the precharge signal is turned on is stored, and the value of the input signal when the precharge signal is turned off first It has a function of comparing the stored value of the input signal when the precharge signal is on, and is specific to the value of the input signal when the precharge signal is on. Logic simulation method the result of performing the calculation the precharge signal and outputs in the off is disclosed. According to the logic simulator and the logic simulation method, it is possible to reduce the increase in simulation load and to verify whether or not the value of the input signal determined at the setup time is held for the hold time.
Similarly, in order to solve the above-mentioned problem, Japanese Patent Application Laid-Open No. 05-101130 discloses whether the terminals of the elements constituting the MOS digital circuit are input or output, and if there is a high impedance state if output. Type classification according to conditions such as, determine the direction of signal flow according to the type of terminal directly connected to the source terminal and drain terminal of the MOS transistor, replace it with a unidirectional element, and connect the net directly to the net An equivalent circuit creation method and a logic simulation method are disclosed in which the characteristics as a dynamic circuit are determined according to the type of terminal to be inserted, and a virtual latch element is inserted. According to this equivalent circuit creation method and logic simulation method, an equivalent circuit that can be simulated by a logic simulator is created from a MOS digital circuit, and the MOS digital circuit can be logically simulated.
[0005]
[Problems to be solved by the invention]
In the logic simulator and logic simulation method disclosed in the above Japanese Patent Application Laid-Open No. 03-198160, there is a possibility of solving the above-mentioned problem, but the operation of the logic simulation corresponding to the dynamic circuit for performing the dynamic logic verification is performed. I needed a model.
Further, the equivalent circuit creation method and logic simulation method disclosed in the above-mentioned Japanese Patent Application Laid-Open No. 05-101130 have the following problems.
In the equivalent circuit creation method and the logic simulation method disclosed in Japanese Patent Laid-Open No. 05-101130, it is necessary to express a virtual latch element according to the terminal type connected to the dynamic circuit in order to perform dynamic logic verification. Therefore, there is a disadvantage that the means for solving the above-described problem becomes complicated.
[0006]
The present invention has been made in view of such problems in the prior art, and is a semiconductor integrated circuit that can easily realize a logic simulation of a semiconductor integrated circuit in which a dynamic circuit and a static circuit are mixedly mounted. An object is to provide a simulation method.
[0007]
[Means for Solving the Problems]
A first invention of the present application that solves the above-described problem is a simulation method of a semiconductor integrated circuit that executes a logic simulation of a semiconductor integrated circuit using a computer, and the semiconductor integrated circuit includes a dynamic circuit. Is the reciprocal of the sum of the data acquisition time for the dynamic path of the dynamic circuit to acquire data and the time until the potential of the dynamic path reaches the threshold voltage. Based on the minimum operating frequency calculation means of the computer A procedure to calculate the minimum operating frequency; By the computer comparison means, The procedure for comparing the magnitude of the clock frequency of the logic verification pattern and the calculated minimum operating frequency, and as a result of the comparison, if the calculated minimum operating frequency is greater than the clock frequency, By the computer replacement means, And a step of replacing the clock frequency of the logic verification pattern with the calculated minimum operating frequency.
Thus, according to the semiconductor integrated circuit simulation method of the first invention of this application, it is possible to prevent the dynamic path logic from becoming unstable. Therefore, it is possible to easily realize a logic simulation of a semiconductor integrated circuit in which a dynamic circuit and a static circuit are mixedly mounted. In addition, since a static simulation model can be used instead, a dynamic simulation model is unnecessary. In addition, by using a dynamic circuit, the circuit scale can be reduced and the degree of integration of the semiconductor integrated circuit can be improved.
[0008]
Further, in order to guarantee data retention, the minimum operating frequency is calculated from the charge / discharge time until the threshold voltage Vih is reached, and is set as the clock frequency of the logic verification pattern. Accordingly, it is possible to prevent the dynamic path logic from becoming indefinite, and it is possible to easily realize a logic simulation of a semiconductor integrated circuit in which a dynamic circuit and a static circuit are mixedly mounted.
Furthermore, only when the minimum operating frequency is greater than the clock frequency, By the computer replacement means, The clock frequency of the logic verification pattern is replaced with the minimum operating frequency. Therefore, since the replacement procedure can be performed only when necessary, there is an advantage that simulation efficiency is improved.
[0009]
The second invention of the present application provides a minimum operation calculated by the reciprocal of the sum of the data acquisition time for the dynamic path of the dynamic circuit to acquire data and the time until the potential of the dynamic path reaches the threshold voltage. A simulation method of a semiconductor integrated circuit that performs a logic simulation of a semiconductor integrated circuit using a computer having a library that stores a frequency, and when the semiconductor integrated circuit includes a dynamic circuit, By the reading means of the computer, A procedure for reading out the minimum operating frequency of the dynamic path related to the dynamic circuit from the library; By the computer comparison means, The procedure for comparing the magnitude of the clock frequency of the logic verification pattern and the read minimum operating frequency, and, as a result of the comparison, if the read minimum operating frequency is greater than the clock frequency, By the computer replacement means, And a step of replacing the clock frequency of the logic verification pattern with the read minimum operating frequency.
As described above, according to the semiconductor integrated circuit simulation method of the second invention of the present application, it is possible to prevent the dynamic path logic from becoming unstable. Therefore, it is possible to easily realize a logic simulation of a semiconductor integrated circuit in which a dynamic circuit and a static circuit are mixedly mounted. In addition, since a static simulation model can be used instead, a dynamic simulation model is unnecessary. In addition, by using a dynamic circuit, the circuit scale can be reduced and the degree of integration of the semiconductor integrated circuit can be improved.
Further, in order to guarantee data retention, the minimum operating frequency is calculated from the charge / discharge time until the threshold voltage Vih is reached, and is set as the clock frequency of the logic verification pattern. Accordingly, it is possible to prevent the dynamic path logic from becoming indefinite, and it is possible to easily realize a logic simulation of a semiconductor integrated circuit in which a dynamic circuit and a static circuit are mixedly mounted.
Furthermore, only when the minimum operating frequency is greater than the clock frequency, By the computer replacement means, The clock frequency of the logic verification pattern is replaced with the minimum operating frequency. Therefore, since the replacement procedure can be performed only when necessary, there is an advantage that simulation efficiency is improved.
In addition, when the calculation of the minimum operating frequency is complicated, the value of the minimum operating frequency for each dynamic block is calculated in advance, these are prepared in advance as a library, and this library is referred to as appropriate. Therefore, the simulation time can be shortened and the logic simulation can be performed efficiently.
Here, the library is a table in which the minimum operating frequency is divided in advance according to the degree of variation in the rising and falling times of the input waveform for each dynamic block, and the values are tabulated.
[0011]
According to a third invention of the present application, in the semiconductor integrated circuit simulation method of the first or second invention of the present application, whether or not a dynamic circuit is included in the semiconductor integrated circuit is determined. The dynamic circuit determination means of the computer It has the procedure to determine, It is characterized by the above-mentioned.
As described above, according to the semiconductor integrated circuit simulation method of the third aspect of the present application, since it is confirmed whether or not a dynamic path is included in the semiconductor integrated circuit, an accurate and efficient simulation can be performed. Become.
[0012]
This application 4th invention This application 1st to 3rd In the method of simulating a semiconductor integrated circuit according to any one of the inventions, Each procedure Any one of the steps Said It is included in the flow for calculating the delay of the entire semiconductor integrated circuit.
Therefore, this application 4th invention According to this semiconductor integrated circuit simulation method, feedback to logic design or layout design can be appropriately performed. Therefore, the characteristics and accuracy of the semiconductor integrated circuit can be improved, and the design efficiency can be greatly improved.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
First embodiment
Next, a semiconductor integrated circuit simulation method according to the first embodiment of the present invention will be described.
The first embodiment of the present invention is a method for simulating a semiconductor integrated circuit when a dynamic circuit is configured between logic blocks.
FIG. 1 and FIG. 2 are design flows using the simulation method of the semiconductor integrated circuit in the first embodiment of the present invention.
In the flow of temporary wiring delay calculation a, first, steps 5, 6, and 7 are performed as in the conventional simulation method of a semiconductor integrated circuit. That is, first, the wiring length is estimated from the circuit connection information 1 (step 5), and then the wiring capacity of the entire semiconductor integrated circuit is calculated using the wiring / load capacitance information 2 and the result of step 5 (step 6). Subsequently, the load capacity is calculated (step 7).
Next, it has step 8 which determines whether a dynamic circuit is included between logic blocks. If it is determined in step 8 that a dynamic circuit is not included, the process proceeds to step 9 for calculating Trf and step 10 for calculating delay, as in the conventional simulation method for a semiconductor integrated circuit. On the other hand, when it is determined that a dynamic circuit is included, the charge / discharge time is obtained from the load capacity and resistance of the dynamic path calculated in step 6 and step 7 (step 12), and the minimum operating frequency (hereinafter, fmin) is calculated (step 13). Further, the flow returns to the temporary wiring delay calculation a through step 13, proceeds to step 9 for calculating Trf and step 10 for calculating delay, and outputs temporary wiring delay information 16.
[0014]
Next, the logic verification pattern 3 is read, and it is determined whether or not a dynamic circuit is included in the logic verification pattern 3 (step 11). When it is determined that the logic verification pattern 3 is only a static circuit, this pattern is used as it is for the logic simulation 17. On the other hand, if it is determined that the logic verification pattern 3 includes a dynamic circuit, the clock frequency (hereinafter referred to as fc) of the logic verification pattern 3 is compared with the magnitude of fmin determined in step 13 (step 14). ). If fmin> fc in step 14, if the logic verification pattern 3 is used as it is in step 17 of the logic simulation, an indeterminate value is output due to charging / discharging of the dynamic path, so that the simulation cannot be executed. 3 is replaced with fmin (step 15). The logic simulation step 17 is executed by using the logic verification pattern 3 in which fc is replaced with fmin, the circuit connection information 1, the simulation model 4, and the temporary wiring delay information 16.
Next, it is determined whether there is no problem in the logic simulation result (step 18). If there is a problem in the logic simulation result, the process returns to Step A where the circuit connection information 1 is corrected. If there is no problem in the logic simulation result, the process proceeds to step 19 of the layout design using the circuit connection information 1, and branches from here to the flow of the layout verification step 20 and the actual wiring delay calculation b. If there is an error in step 18 for determining the verification result from step 20 of layout verification, the process proceeds to step B of layout correction.
[0015]
In the flow of actual wiring delay calculation b, step 21 for extracting the wiring length from the data of the layout design 19, step 22 for extracting the wiring capacity, and step 23 for extracting the load capacity are sequentially performed. Next, similarly to the flow of the temporary wiring delay calculation a, there is a step 8 for determining whether or not a dynamic circuit is included between the logical blocks. If it is determined in step 8 that no dynamic circuit is included, the process proceeds to step 9 for calculating Trf and step 10 for calculating delay, as in the flow of temporary wiring delay calculation a. On the other hand, if it is determined that a dynamic circuit is included, the adjacent wiring capacity for the dynamic path is extracted from the data extracted in steps 22 and 23 (step 24). It is determined whether the adjacent capacity allowable value is satisfied based on the data extracted in step 24 and the adjacent capacity allowable value library 26 prepared in advance for the dynamic path (step 25). In the dynamic configuration, there is a possibility that the crosstalk due to the adjacent capacitance to the dynamic path may cause the data destruction of the dynamic path, but the crosstalk verification for the dynamic path after the layout design can be performed by

steps

24 and 25. Comparing the adjacent capacity of the dynamic path extracted in step 24 and the adjacent capacity allowable value library 26 that guarantees data retention of the dynamic path (having each of the rising, falling, Best, Normal, and Worst conditions of the input waveform) By doing so, the influence of crosstalk can be confirmed and the possibility of malfunction can be prevented. If the result of step 25 is NG, the process returns to layout correction B. In the case of OK, the charge / discharge time is obtained from the load capacity / adjacent capacity and resistance of the dynamic path calculated by the steps of the wiring capacity extraction 22 and the load capacity extraction 23 (step 12), and fmin2 is determined within the charge / discharge time. (Step 13). Thereafter, the process returns to the actual wiring delay calculation b, proceeds to Step 9 for calculating Trf and Step 10 for calculating delay, and outputs actual wiring delay information 27.
[0016]
Also, the logic verification pattern 3 is read, and if this pattern is only a static circuit, it is used as it is for the logic simulation 17. However, in the case of a circuit including a dynamic circuit, the logic verification pattern 3 is determined in step fc and step 13. The refresh is adjusted by comparing the obtained fmin2. Specifically, when fmin2> fc in step 14, if the logic verification pattern 3 is used as it is for the logic simulation 17, an indefinite value is output due to charging / discharging of the dynamic path, and the simulation cannot be executed. The fc of the pattern 3 for use is replaced with fmin2 (step 15). The logic simulation step 17 is executed using the logic verification pattern 3 in which fc is replaced with fmin2, the circuit connection information 1, the simulation model 4, and the actual wiring delay information 27.
If the logic simulation result (step 18) is NG, the process returns to step B where the layout is corrected. If the simulation result is OK, the layout is completed and the flow is finished.
[0017]
In the above flow, fmin and fmin2 set in step 13 are obtained from the time until the capacitor voltage reaches the threshold voltage Vih (the logic becomes indefinite when discharged to Vih or below or above), so the clock is within fmin and fmin2. By operating, it prevents the dynamic path from becoming indefinite and serves as a refresh function. Details of the circuit operation of this refresh function will be described.
FIG. 3A shows an example of a dynamic circuit in which a block A and a block B constitute a dynamic flip-flop (hereinafter referred to as F / F). In this circuit, a periodic refresh operation (clk) is required in order to hold the value acquired when the capacitor of the dynamic path a is charged.
FIG. 3B shows a normal dynamic F / F operation. Focusing on the dynamic path a, the logic becomes indefinite when the voltage drops below the threshold voltage Vih due to discharge. However, as shown in FIG. 3C, before the voltage drops below Vih, that is, when clk is operated within the minimum operating frequency, the discharge stops, so the value of the dynamic path a is maintained and the logic is fixed.
Based on this principle, when clk operates within the minimum operating frequencies fmin and fmin2, data can be held instead of the refresh operation, and logic simulation of the dynamic circuit can be performed using this pattern.
[0018]
Next, details of the fmin calculation method and frequency comparison will be described with reference to FIG.
The wiring resistance and capacity of the dynamic path a are obtained from the delay calculation, and the charge / discharge time t is calculated. Next, the time t2 until the potential of the dynamic path a reaches the threshold voltage Vih is obtained, and the minimum operating frequency fmin is obtained from the data capture time t1.
fmin = 1 / (t1 + t2) [Hz]
The method of obtaining fmin2 is the same as in the case of fmin.
Next, a comparison is made between fmin and the clock frequency fc of the logic verification pattern. At this time, if fc is slower than fmin (fmin> fc), the dynamic path a performs an indefinite operation, and a logic simulation cannot be performed. Therefore, the logic of the dynamic path a is kept by replacing fmin with fc (fc = fmin).
The calculation method of fmin2 and frequency comparison are performed in the same manner as in fmin.
[0019]
Next, crosstalk verification for a dynamic path after layout design will be described in detail with reference to FIGS. 4B, 4C, and Table 1. FIG.
In the dynamic path, since the charge / discharge of the capacity influences the data retention, the influence of the crosstalk is remarkable. In view of this, for each dynamic path capacity, there is a step of preliminarily having, as a library, an adjacent capacity allowable value that can guarantee data, and determining whether the adjacent capacity value for the dynamic path after layout design satisfies it. If the allowable value is exceeded, the re-layout design is performed. Conversely, if the allowable capacitance is within the allowable range, the minimum operating frequency fmin2 is calculated from the dynamic path capacitance / resistance and the adjacent capacitance. The adjacent capacity allowable value varies depending on the connection of each dynamic path and the adjacent capacity component. For example, the dynamic capacity a in FIG. 4B and the dynamic path b in FIG. Therefore, the allowable adjacent capacitance value for each dynamic path is set as a parameter as shown in Table 1, and it is determined whether or not the adjacent capacitance given to the dynamic path after layout design falls within this.
[Table 1]

If the capacity value of the dynamic path a itself is 0.01 pF, the adjacent capacity allowable value of the dynamic path a is 0.001 pF, and if it exceeds this, the operation cannot be guaranteed, so it becomes NG, and the re-layout design is performed.
[0020]
Second embodiment
Next, a semiconductor integrated circuit simulation method according to the second embodiment of the present invention will be described.
The second embodiment of the present invention is a method for simulating a semiconductor integrated circuit when a dynamic circuit is configured in a block.
FIGS. 5 and 6 are design flows using the simulation method of the semiconductor integrated circuit according to the second embodiment of the present invention.
First, a temporary wiring delay calculation flow a is performed in the same manner as in the conventional semiconductor integrated circuit simulation method. That is, the wiring length is estimated from the circuit connection information 1 (step 5), and then the wiring capacity of the entire semiconductor integrated circuit is calculated using the wiring / load capacitance information 2 and the result of step 5 (step 6). Subsequently, the load capacity is calculated (step 7). Further, the process proceeds to Step 9 for calculating Trf and Step 10 for calculating delay, and temporary wiring delay information 16 is output.
[0021]
Next, the logic verification pattern 3 is read, and it is determined whether or not a dynamic circuit is included in the logic verification pattern 3 (step 11). When it is determined that the logic verification pattern 3 is only a static circuit, this pattern is used as it is for the logic simulation 17. On the other hand, when it is determined that the logic verification pattern 3 includes a dynamic circuit, the fmin of the dynamic block is referred to from the fmin library 28, and the fmin and the clock frequency (hereinafter referred to as fc) of the logic verification pattern 3 are set. Are compared (step 14). If fmin> fc in step 14, if the logic verification pattern 3 is used as it is in step 17 of the logic simulation, an indeterminate value is output due to charging / discharging of the dynamic path, so that the simulation cannot be executed. 3 is replaced with fmin (step 15). The logic simulation step 17 is executed by using the logic verification pattern 3 in which fc is replaced with fmin, the circuit connection information 1, the simulation model 4, and the temporary wiring delay information 16.
Next, it is determined whether there is no problem in the logic simulation result (step 18). If there is a problem in the logic simulation result, the process returns to Step A where the circuit connection information 1 is corrected. If there is no problem in the logic simulation result, the process proceeds to step 19 of the layout design using the circuit connection information 1, and branches from here to the flow of the layout verification step 20 and the actual wiring delay calculation b. If there is an error in step 18 for determining the verification result from step 20 of layout verification, the process proceeds to step B of layout correction.
[0022]
In the flow of actual wiring delay calculation b, step 21 for extracting the wiring length from the data of the layout design 19, step 22 for extracting the wiring capacity, and step 23 for extracting the load capacity are sequentially performed. Next, it has step 8 which determines whether a dynamic circuit is included between logic blocks. If it is determined in step 8 that no dynamic circuit is included, the process proceeds to step 9 for calculating Trf and step 10 for calculating delay. On the other hand, if it is determined that a dynamic circuit is included, the adjacent wiring capacity for the dynamic path is extracted from the data extracted in steps 22 and 23 (step 24). It is determined whether the adjacent capacity allowable value is satisfied by the data extracted in step 24 and the adjacent capacity allowable value fmin2 library 29 prepared in advance for the dynamic path (step 25).
If the result of step 25 is NG, the process returns to layout correction B. In the case of OK, the process returns to the actual wiring delay calculation b, proceeds to Step 9 for calculating Trf and Step 10 for calculating delay, and outputs the actual wiring delay information 27.
[0023]
Further, the logic verification pattern 3 is read, and if this pattern is only a static circuit, it is used for the logic simulation 17 as it is. Conversely, in the case of a circuit including a dynamic circuit, the magnitude of the fc of this logic verification pattern 3 is compared with the value of fmin2 with respect to the adjacent capacity of the corresponding dynamic block referenced from the adjacent capacity allowable value fmin2 library 29 (step 14). ). If fmin2> fc in step 14, the clock fc of the logic verification pattern 3 is replaced with fmin2 (step 15). The logic verification step 17 is executed by using the logic verification pattern 3, the circuit connection information 1, the simulation model 4, and the actual wiring delay information 27. If the logic simulation result (step 18) is NG, the process returns to step B where the layout is corrected. If the simulation result is OK, the layout is completed and the flow is finished.
[0024]
Next, the fmin library 28 used in step 14 will be described with reference to FIGS. 7A and 7B and Tables 2 and 3. FIG.
Since fmin is determined at the time of designing the dynamic block, the value of fmin for each dynamic block is used as the fmin library 28. Table 2 shows the fmin parameter of the dynamic block C in FIG. 7A, and Table 3 shows the fmin parameter of the dynamic block D in FIG. 7B, both of which are part of the fmin library 28.
[Table 2]

[Table 3]

In the dynamic block C of FIG. 7A, the capacity of the dynamic path is 1 pF. From Table 2, the fmin value when Trf = 0.01 ns under the Best condition is 100 MHz, and the fmin when Trf = 1 ns under the Worst condition. The value of is 50 MHz.
Further, in the dynamic block D of FIG. 7B, the capacity of the dynamic path is 2 pF. From Table 3, the fmin value when Trf = 0.01 ns under the Best condition is 200 MHz, and when Trf = 1 ns under the Worst condition. The value of fmin is 100 MHz.
Thus, each dynamic block has a different fmin, which is referred to by the fmin library 28. The value of fmin is referenced from the fmin library 28 for the dynamic block used in the semiconductor integrated circuit, and compared with the clock frequency of the logic verification pattern.
[0025]
Next, the adjacent capacity allowable value fmin2 library 29 used in

steps

24 and 25 for checking the influence of crosstalk in the flow of the actual wiring delay calculation b will be described in detail.
In the present invention, the dynamic configuration has

steps

24 and 25 for performing crosstalk verification on the dynamic path after the layout design because crosstalk due to the adjacent capacity to the dynamic path may cause data destruction of the dynamic path.
The value of fmin2 in the adjacent capacity allowable value fmin2 library 29 is given to the rising, falling, Best, Normal, and Worst conditions of the input waveform. By comparing the adjacent capacity of the dynamic block extracted in step 24 with the adjacent capacity allowable value fmin2 library 29 that guarantees data retention of the corresponding block, the influence of crosstalk can be prevented.
[0026]
Table 4 shows fmin2 parameters of the dynamic block C in FIG. 7A included in the adjacent capacity allowable value fmin2 library 29.
[Table 4]

The value of fmin2 when each adjacent capacity for the dynamic path c is added to the dynamic block C of FIG.
The fmin library 28 has only the fmin for the dynamic path of the dynamic block itself as a library, whereas the adjacent capacity allowable value fmin2 library 29 sets fmin2 for each adjacent capacity to be given to the dynamic path of the dynamic block. I have it as a library.
The adjacent capacity of the adjacent capacity allowable value fmin2 library 29 is collated with the adjacent capacity for the dynamic block extracted in

steps

22 and 23 of the flow of the actual wiring delay calculation b to determine the value of fmin2. If the adjacent capacity extracted from the dynamic block is not included in the adjacent capacity allowable value fmin2 library 29, it is necessary to modify the layout assuming that the adjacent capacity cannot be guaranteed data retention.
If the adjacent capacity Cr = 0.001 pF is given to the dynamic block C in FIG. 7A, the adjacent capacity allowable value fmin2 library 29 of the dynamic block C in Table 4 is as follows.
In the fmin library 28, fmin = 100 MHz when Best condition / Trf = 0.01 ns, but fmin2 = 98 MHz due to the influence of the adjacent capacitance Cr = 0.001 pF. Further, fmin = 50 MHz when Worst condition / Trf = 1 ns, but fmin2 = 53 MHz due to the influence of the adjacent capacitance Cr. Thus, the adjacent capacity allowable value fmin2 library 29 has the value of fmin2 when the adjacent capacity Cr is given to the dynamic block.
[0027]
【The invention's effect】
As described above, according to the semiconductor integrated circuit simulation method of the present invention, it is possible to prevent the dynamic path logic from becoming indefinite. Therefore, it is easy to perform logic simulation of a semiconductor integrated circuit in which a dynamic circuit and a static circuit are mixedly mounted. Can be realized. In addition, since a static simulation model can be used instead, a dynamic simulation model is unnecessary. In addition, by using a dynamic circuit, the circuit scale can be reduced and the degree of integration of the semiconductor integrated circuit can be improved.
[Brief description of the drawings]
[Fig. 1]
FIG. 2 is a design flow using a semiconductor integrated circuit simulation method according to the first embodiment of the present invention;
FIG. 3 is a diagram for explaining the operation of a dynamic circuit used in the semiconductor integrated circuit simulation method according to the first embodiment of the present invention;
FIG. 4 is an explanatory diagram of the semiconductor integrated circuit simulation method according to the first embodiment of the invention.
FIG.
FIG. 6 is a design flow using a semiconductor integrated circuit simulation method according to a second embodiment of the present invention;
FIG. 7 is an explanatory diagram of a semiconductor integrated circuit simulation method according to a second embodiment of the invention.
FIG.
FIG. 9 is a design flow using a conventional semiconductor integrated circuit simulation method;
[Explanation of symbols]
1 Circuit connection information
2 Wiring / load capacity information
3 Logic verification patterns
4 Simulation model
8, 11 Fourth procedure
13 Second procedure
14 Third procedure
15 First procedure
a Temporary wiring delay calculation
b Actual wiring delay calculation
28 fmin library
29 Adjacent capacity tolerance fmin2 library

Claims

A method for simulating a semiconductor integrated circuit that performs logic simulation of the semiconductor integrated circuit using a computer,
In the case where the semiconductor integrated circuit includes a dynamic circuit, the sum of the data acquisition time for the dynamic path related to the dynamic circuit to acquire data and the time until the potential of the dynamic path reaches the threshold voltage. A procedure for calculating the minimum operating frequency by the minimum operating frequency calculating means of the computer based on the inverse of
A procedure for comparing the clock frequency of the logic verification pattern with the calculated minimum operating frequency by the computer comparing means ;
As a result of the comparison, if the calculated minimum operating frequency is greater than the clock frequency, the replacement means of the computer replaces the clock frequency of the logic verification pattern with the calculated minimum operating frequency;
A method for simulating a semiconductor integrated circuit, comprising:

A computer comprising a library for storing a minimum operating frequency calculated by a reciprocal of a sum of a data acquisition time for a dynamic path related to a dynamic circuit to acquire data and a time until the potential of the dynamic path reaches a threshold voltage. A semiconductor integrated circuit simulation method using a logic simulation of a semiconductor integrated circuit, comprising:
When the dynamic circuit is included in the semiconductor integrated circuit, a procedure for reading out the minimum operating frequency of the dynamic path related to the dynamic circuit from the library by the reading means of the computer ;
A step of comparing the clock frequency of the logic verification pattern with the read out minimum operating frequency by the comparing means of the computer ;
As a result of the comparison, if the read out minimum operating frequency is larger than the clock frequency, the replacement means of the computer replaces the clock frequency of the logic verification pattern with the read out minimum operating frequency;
A method for simulating a semiconductor integrated circuit, comprising:

3. The method for simulating a semiconductor integrated circuit according to claim 1 , further comprising a step of determining by a dynamic circuit determining means of the computer whether or not the semiconductor integrated circuit includes a dynamic circuit. .

4. The semiconductor integrated device according to claim 1, wherein any one of the steps is included in a flow for calculating a delay of the entire semiconductor integrated circuit. Circuit simulation method.