JP3881933B2 - Active matrix type liquid crystal display device - Google Patents

Description

【００１６】
ここで、Ｃ_allは前記画素電極に電気的に接続した全ての容量成分を表す。また、この遅延の無い理想的な状態での液晶の印加電圧の過渡応答を図５を用いて説明する。図５は縦軸に電圧を、横軸に時間をとっている。前数式１での理想的に遅延の無いゲート選択パルス６１１が入力されたときには、液晶の印加電圧は曲線６２１で表される過渡応答を示す。このときの突き抜け電圧が△Ｖである。
しかしながら実際には、ゲート線の抵抗とゲート線に係る容量によってゲート選択パルスに遅延が生じ、その遅延したゲート選択パルスに応じて、数式１のＶ_gdとＣ_gdとが時系列的に変化するため、ゲート選択パルスの遅延の程度によって突き抜け電圧の量が変わることになる。以下に、遅延の程度によって突き抜け電圧△Ｖに差が生じる過程について具体的に説明する。まず、前記ゲート線５０３に前記ゲート選択パルス５０２を入力すると、前記ゲート線５０３の抵抗と、前記ゲート線５０３に寄生する容量とで等価的に表した第１の低域通過フィルタ５０８を通って、前記画素トランジスタ５０１（点Ｇ₁）に、第１の遅延パルス５１０が入力される。このとき、点Ｇ₁と点Ｃ₂の間の結合容量５０５と、画素トランジスタのソース−ドレイン間の抵抗とによって高域通過フィルタが形成されている。この前記高域通過フィルタは、前記結合容量５０５と画素トランジスタの抵抗とがゲート選択パルスの波形に伴って時系列的に変化するため、必然的にその遮断周波数は時系列的に変化する。このとき、前記第１の遅延パルスにおいては、第１の低域通過フィルタ５０８を通過することにより、理想的なゲート選択パルスには存在した高周波成分が遮断されている。この結果、点Ｃ₁での突き抜け電圧△Ｖ₁は上述した遅延の無いゲート選択パルスでの突き抜け電圧△Ｖよりも少なくなる。図５を用いてこのときの過渡応答の様子を模式的に説明する。曲線６１２は点Ｇ₁に入力される第１の遅延パルスを表し、曲線６２２は点Ｃ₁での電圧の過渡応答、即ち、液晶に印加される電圧を表している。
【００１７】
同様に、前記画素トランジスタ５０１’のゲート電極（点Ｇ₂）には、前記第１の低域通過フィルタ５０８と第２の低域通過フィルタ５０９を通って、第２の遅延パルス５１１が入力される。このとき前記第２の遅延パルス５１１においては、前記第１の遅延パルス５１０にさえ存在した高周波成分も前記第２の低域通過フィルタ５０９の通過によって遮断されており、このため突き抜け電圧△Ｖ₂は、△Ｖ₁に比べてもなお小さくなる。図５を用いてこのときの過渡応答の様子を同様に模式的に説明する。曲線６１３は点Ｇ₂に入力される第２の遅延パルスを表し、曲線６２３は点Ｃ₂での電圧の過渡応答、つまり液晶に印加される電圧を表している。
【００１８】
この結果、ある１つのゲート線に接続された複数の画素において突き抜け電圧が不均一となり、液晶に印加される電圧の平均値が一定でなくなる。このため液晶に印加される電圧の平均値を全て０にすることが不可能となり、印加電圧の平均値が０でない画素がフリッカとして視認されるようになる。実際には、液晶印加電圧の平均値が液晶セルの透過率の差として視認できない程度に小さければ、フリッカとしては視認されないことが分かっている。
【００１９】
そこで、フリッカを視認させないためには、ゲート線の遅延を少なくする、即ち、ゲート線に寄生する低域通過フィルタの通過域を高周波側にシフトさせ、前記低域通過フィルタを通過する高周波成分を増やして突き抜け電圧の差を小さくすることが必要である。この方法として、ゲート線の抵抗を下げる方法と、ゲート線に寄生する容量を少なくする方法とが容易に考えられる。前者の方法では、工程的にゲート線の材料を低抵抗のもの、例えば金属薄膜などに変える方法があるが、工程的に複雑化することが多いため現実的に適応できないものも多い。後者の方法は、ゲート線上の絶縁膜の厚さを増す、ゲート線上の絶縁膜を比誘電率の低いものに変える、レイアウトを変えてゲート線に寄生する容量を小さくするなどが考えられるが、現実的には液晶表示装置の精細度の上昇に伴ってゲート線の寄生容量は増加する傾向にあり、精細度を保ったままゲート線の寄生容量を小さくすることは極めて困難である。よって、これらのゲート線の遅延を少なくする方法は、明らかに効果はあるが実現が容易でないと言える。
【００２０】
それ以外にも、フリッカを視認させないために、前記突き抜け電圧の絶対値を下げることで相対的な前記突き抜け電圧の差を小さくする方法が考えられる。具体的には、各画素のゲート電極と画素電極に接続されたドレイン電極との間に寄生する容量成分を小さくするか、またはゲート線を選択状態から非選択状態にさせるときにゲート線駆動回路自体の電源電圧を下げることによって、ゲート線に印加される電圧波形の波高を低くする方法などが考えられる。前者の方法は、一般的に前記容量成分が画素の高精細化に伴って極度に増加する傾向にあることなどから考えて、設計上の工夫だけで解決できるものではない。これに対し後者の方法は確実に前記突き抜け電圧の差を少なくすることはできるが、ゲート線駆動回路の電源に寄生する全ての容量に対して充放電を繰り返すために消費電流がその分大きくなるという欠点を有している。
【００２１】
そこで本発明では上記の課題を設計および駆動方法により解決し、フリッカのない液晶表示装置を得る方法について説明する。
【００２２】
【課題を解決するための手段】
本発明の液晶表示装置は、複数のゲート線と複数のソース線、および前記各ゲート線と前記各ソース線との交差に対応して形成された複数の画素を有するアクティブマトリクス型の液晶表示装置であって、前記各ゲート線を駆動するゲート線駆動回路はインバータを含み、前記インバータは、前記ゲート線を選択状態とするときの前記インバータの第１の電圧源と前記ゲート線との間に流れる電流に対して、前記ゲート線を非選択状態とするときの前記インバータの第２の電圧源と前記ゲート線との間に流れる電流を少なくするように構成されるとともに、前記ゲート線を非選択状態とするときの前記インバータを第１の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L1と、前記ゲート線駆動回路から最も近い画素と最も遠い画素との間のゲート線に分布定数状に存在する寄生容量および抵抗を第２の低域通過フィルタとして等価的に表わした時の遮断周波数ｆ_L2と、前記各画素におけるスイッチング素子の抵抗および寄生容量を高域通過フィルタとして等価的に表わした時の遮断周波数ｆ_Hとの間に、ｆ_H＜ｆ_L1＜ｆ_L2なる関係、またはｆ_H＜ｆ_L1かつｆ_L1とｆ_L2とが同一となる関係が成り立つようにすることを特徴とする。
【００２３】
また、上記の液晶表示装置において、前記インバータが相補型インバータであり、前記各画素のスイッチング素子としてＮ型トランジスタを用いる場合には、前記相補型インバータを構成するＰ型トランジスタの線形領域でのオン電流に対してＮ型トランジスタの線形領域でのオン電流が小さくなるように、前記相補型インバータを構成し、画素のスイッチング素子としてＰ型トランジスタを用いる場合には、前記相補型インバータを構成するＮ型トランジスタの線形領域でのオン電流に対してＰ型トランジスタの線形領域でのオン電流が小さくなるように、前記相補型インバータを構成することが望ましい。
【００２５】
【作用】
上記手段を講じたアクティブマトリクス方式の液晶表示装置においては、画素の突き抜け電圧を画面内で一定に保つことができるため、液晶に印加される電圧が一定となり、面内での輝度の場所依存のない均一な画面を得ることができる。
【００２６】
【実施例】
次に、本発明の実施例について以下に説明する。
【００２７】
本発明を実施したアクティブマトリクス方式の液晶表示装置においては、回路構成は従来例で示したものと変わらないため、図１、図２および図３を用いて説明する。 図１はその回路構成を説明する図である。本発明のアクティブマトリクス方式の液晶表示装置は、ソース線駆動回路２０１およびゲート線駆動回路２０２と、少なくとも画素マトリクス２０３が同一の透明絶縁基板２０４の上に形成されてなる。そのうち、画素マトリクス２０３は、ソース線駆動回路２０１に接続された複数のソース線Ｘ₁，Ｘ₂，Ｘ₃・・・と、ゲート線駆動回路２０２に接続された複数のゲート線Ｙ₁，Ｙ₂，Ｙ₃・・・と、これらのゲート線およびソース線の各交点に形成された複数の画素Ｐ₁₁，Ｐ₁₂・・・とを有し、各画素Ｐ₁₁，Ｐ₁₂・・・には薄膜トランジスタ２０５および液晶セル２０６を有する。
【００２８】
以上の回路構成を有する液晶表示装置の等価回路について、図２を用いて説明する。図２はアクティブマトリクス型の液晶表示装置の等価回路を説明する図である。等価回路は大きく分けて、ソース線駆動回路３０１およびゲート線駆動回路３０２と、画素マトリクス３０３とからなる。前記ソース線駆動回路３０１は、ラッチ信号を時系列的に送出するためのＸ側シフトレジスタ３０４と、その前記ラッチ信号を増幅、整波するためのバッファ３０５と、ビデオ信号線３０６のビデオ信号を前記バッファ３０５から送出されるラッチ信号に応じてソース線３０８，３０８’にサンプル、ホールドするアナログスイッチ３０７，３０７’とで構成される。ここで、前記Ｘ側シフトレジスタ３０４は、クロックＣＬＸで規定されるクロックドインバータ３３１と、クロックＣＬＸ＊で規定されるクロックドインバータ３３２と、インバータ３３３とからなる基本セル３３４を単位に構成される。
【００２９】
一方、前記ゲート線駆動回路３０２は、ラッチ信号を時系列的に送出するためのＹ側シフトレジスタ３０９と、その前記ラッチ信号を増幅、整波し、ゲート線３１１，３１１’に送出するためのバッファ３１０とから構成される。ここで、前記Ｙ側シフトレジスタ３０９は、クロックＣＬＹで規定されるクロックドインバータ３３５と、クロックＣＬＹ＊で規定されるクロックドインバータ３３６と、インバータ３３７と、ＮＯＲゲート３３８からなる基本セル３３９を単位に構成される。
【００３０】
また、前記画素マトリクス３０３は、前記ソース線３０８，３０８’およびゲート線３１１，３１１’に接続された薄膜トランジスタ３１２，３１２’と液晶セル３１３，３１３’とから構成される。
【００３１】
次に、図２に等価回路図で示した液晶表示装置の駆動方法の一例について、図２と図３を用いて説明する。図３に、図２の点Ｐ₁，Ｐ₂，Ｑ₁，Ｑ₂，Ｒ₁，Ｒ₂，Ｖ₁での電圧を時系列で示す。ＣＬＸはＸ側シフトレジスタのクロックを表しており、ＣＬＸ＊とは逆位相の関係になっている。同様に、ＣＬＹはＹ側シフトレジスタのクロックを表しており、ＣＬＹ＊とは逆位相の関係になっている。ここでは、ＣＬＸ＊とＣＬＹ＊については図示しない。
【００３２】
駆動方法を順に説明すると、まず、前記Ｙ側シフトレジスタ３０９が前記クロックＣＬＹ，ＣＬＹ＊のタイミングに応じて、前記クロックＣＬＹ，ＣＬＹ＊の周期の１／２の幅のパルスを前記バッファ３１０に出力する。そのパルスを前記バッファ３１０が増幅、整波して、前記ゲート線３１１（Ｐ₁）にゲート選択パルス４０１を出力する。この前記ゲート選択パルス４０１が選択レベルである間、ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２，３１２’は導通状態になり、このゲート線３１１に接続した複数の薄膜トランジスタ３１２，３１２’に接続したソース線３０３と液晶セル３１３、ゲート線３０３’と液晶セル３１３’とが電気的に接続する。このとき、前記Ｘ側シフトレジスタ３０４が前記クロックＣＬＸ，ＣＬＸ＊のタイミングに応じて、前記クロックの周期と同じ幅のパルスを前記バッファ３０５に出力する。そのパルスを増幅、整波してアナログスイッチ３０７（Ｑ₁）にサンプル・ホールド信号４０３を出力し、前記アナログスイッチ３０７はそのパルスに応じて前記ビデオ信号線３０６（Ｖ₁）のビデオ信号４０５を前記ソース線３０８（Ｒ₁）にサンプル・ホールドする。このとき、先に述べたように前記ゲート線３１１に接続した複数の前記薄膜トランジスタ３１２は導通状態にあるため、前記ソース線３０８にホールドした信号は前記液晶セル３１３に書き込まれる。同様に、アナログスイッチ３０７’はソース線３０８’に前記ビデオ信号４０５をサンプル・ホールドする。これによって、前記液晶セル３１３’には前記ソース線３０８’にサンプル・ホールドした信号が書き込まれる。これを前記ソース線駆動回路３０１の側で繰り返すことにより、前記ゲート線３１１に接続した複数の画素の液晶セルへ、前記ビデオ信号４０５を書き込むことができる。
【００３３】
次に、前記ゲート選択パルス４０１が非選択レベルになった後、前記ゲート線駆動回路３０２からゲート選択パルス４０２が出力される。この前記ゲート選択パルス４０２が選択レベルである間に、前述したのと同様に前記ソース線駆動回路３０１を駆動すると、前記ゲート線３１１’に接続した複数の画素の液晶セルに前記ビデオ信号４０５を書き込むことができる。
【００３４】
以上の操作を繰り返すことによって、各画素の液晶セル単位でビデオ信号を書き込むことが可能になり、液晶セルに書き込まれた信号に応じて各々の液晶セルの偏光状態を変えることで画像を得ることができる。
【００３５】
以上の構成を持ったアクティブマトリクス方式の液晶表示装置において、表示画面にフリッカが生じる原因が、面内で突き抜け電圧を一定にすることができないためであることは前に述べた。フリッカが視認される液晶表示装置では、ゲート線駆動回路に最も近い画素の液晶セルでは前記突き抜け電圧が最も大きく、前記ゲート線駆動回路に最も遠い画素の液晶セルでは前記突き抜け電圧が最も小さくなっている。この前記突き抜け電圧の差が、液晶セルの透過率の差として認識できる程度に大きいときにフリッカとして視認されるのであれば、この前記突き抜け電圧の差をフリッカが視認できない程度にまで小さくすれば良いことになる。つまり、前記突き抜け電圧の少ない画素で前記突き抜け電圧を増やすことにより、または、前記突き抜け電圧の多い画素で前記突き抜け電圧を減らすことにより、突き抜け電圧を一定にすることが可能になる。
【００３６】
（実施例１）
本実施例１では、ゲート線を選択状態から非選択状態に移行する際に、ゲート線駆動回路のゲート線を直接駆動するインバータの抵抗を制限することにより、フリッカのない液晶表示装置を得る方法について説明する。
【００３７】
図６は、本実施例１を用いた液晶表示装置のゲート線駆動回路と画素マトリクスとを、ある一本のゲート線について抜き出した等価回路図である。
【００３８】
ここでゲート線駆動回路の動作を、特にゲート線を直接駆動するインバータの動作に着目して説明する。ここでは、このゲート線７０４が現在非選択状態にあり選択状態に移行する直前であるとする。まず、ゲート線駆動回路７０１のシフトレジスタ部より出力されたラッチ信号７０２により、インバータ７０３はゲート線７０４を選択状態とする信号を出力する。以下、選択状態とは、ゲート線７０４に接続された薄膜トランジスタ７０６、７０６’を導通状態にする電圧にゲート線７０４が印加された状態のことをいう。このとき、インバータ７０３のＰ型薄膜トランジスタの抵抗をＲ_P、Ｎ型薄膜トランジスタの抵抗をＲ_NとするとＲ_N＞＞Ｒ_Pの関係が成り立ち、インバータ７０３には電源配線Ｖ_ddから前記Ｐ型薄膜トランジスタを介してゲート線７０４に電荷を充電する電流Ｉ_Pが流れる。次に、ラッチ信号７０２によりインバータ７０３はゲート線を非選択状態とする信号を出力する。以下、非選択状態とは、ゲート線７０４に接続された薄膜トランジスタ７０６、７０６’を不通状態にする電圧にゲート線７０４が印加された状態のことをいう。このとき、インバータ７０３の薄膜トランジスタの抵抗にはＲ_P＞＞Ｒ_Nの関係が成り立ち、インバータ７０３には前記Ｎ型薄膜トランジスタを介して接地配線ＧＮＤにゲート線７０４に蓄えられた電荷を放出する電流Ｉ_Nが流れる。こうして非選択状態になったゲート線７０４は、ゲート線駆動回路７０１のシフトレジスタ部より出力されるラッチ信号７０２を受けて再び選択状態になるまで非選択状態を保持する。
【００３９】
本実施例１では、以上の動作をするゲート線駆動回路において、非選択状態でのＮ型薄膜トランジスタの抵抗Ｒ_Nを以下に述べる条件に制限することにより、前に説明した突き抜け電圧を各画素で一定にすることができる。
【００４０】
まず、ゲート線駆動回路７０１に最も近い第１の画素７０５と最も遠い第２の画素７０５’があるとき、第１の画素７０５と第２の画素７０５’の間に分布定数型に存在するゲート線７０４の抵抗とゲート線７０４に寄生する容量は、等価的に遮断周波数ｆ_L2の低域通過フィルタ７０７として表されるものとする。また、非選択状態でのインバータ７０３には、インバータ７０３に寄生する容量Ｃ_INVとＮ型薄膜トランジスタの抵抗Ｒ_Nとは、等価的に遮断周波数ｆ_L1の低域通過フィルタとして表されるものとする。さらに第１の画素７０５は、薄膜トランジスタ７０６の抵抗と薄膜トランジスタ７０６の画素電極に接続したドレイン電極とゲート電極との間の容量とから構成される遮断周波数ｆ_Hの高域通過フィルタ１４８として等価的に表すことができ、同様に第２の画素７０５’も遮断周波数ｆ_Hの高域通過フィルタ１４８’として等価的に表すことができるものとする。
【００４１】
これらの各フィルタを用いて図６の等価回路図をさらに単純化してみると、図７に示す等価回路図に置き換える事ことができる。図７では、遮断周波数ｆ_L1の低域通過フィルタ８０１はインバータ７０３を等価的に表し、遮断周波数ｆ_Hの高域通過フィルタ８０３は第１の画素７０５を等価的に表し、同様に遮断周波数ｆ_Hの高域通過フィルタ８０４は第２の画素７０５’を等価的に表している。また、遮断周波数ｆ_L2の低域通過フィルタ８０２は、前述した第１の画素７０５と第２の画素７０５’との間の分布定数型の低域通過フィルタ７０７である。これらの各フィルタで表した回路に入力されるインバータ７０３の出力信号は、信号源８０４として表している。
【００４２】
本実施例１では、この等価回路においてｆ_L1＞ｆ_Hかつｆ_L2＞ｆ_Hという関係が成り立っているとき、低域通過フィルタ８０１の遮断周波数ｆ_L1と低域通過フィルタ８０２の遮断周波数ｆ_L2との間にｆ_L1≒ｆ_L2なる関係が成り立つように、またはｆ_L1＜ｆ_L2の関係が成り立つように、または少なくともｆ_L1＞＞ｆ_L2とならないようにインバータ７０３の低域通過フィルタ８０１を設計する。
【００４３】
以下、図８を用いてｆ_L1≒ｆ_L2＞ｆ_Hとする意味について説明する。図８（ａ）は従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つときの前記各フィルタの周波数特性を表し、図８（ｂ）は本実施例１のｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときの各フィルタの周波数特性を表す。また、図８（ｃ）は従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での周波数特性を表し、図８（ｄ）は本実施例１のｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での周波数特性を表す。これら図８（ａ）〜（ｄ）では縦軸に増幅率をｄＢ値でとり、横軸に周波数をとっている。さらに、図８（ｅ）は従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での電圧波形と突き抜け電圧△Ｖ₁、△Ｖ₂を表し、図８（ｆ）は本実施例１のｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときの図７の点Ｐ₃₁、Ｐ₃₂での電圧波形と突き抜け電圧△Ｖ₁’、△Ｖ₂’を表す。これら図８（ｅ）、（ｆ）では縦軸に電圧を、横軸に時間をとっている。図８（ａ）に示すように前記各フィルタの間に従来のｆ_L1＞ｆ_L2＞ｆ_Hという関係が成り立つとき、前記低域通過フィルタ８０１と高域通過フィルタ８０３とを通過した点Ｐ₃₁と、前記低域通過フィルタ８０１と前記低域通過フィルタ８０２と高域通過フィルタ８０３’とを通過した点Ｐ₃₂での周波数特性を比較すると、図８（ｃ）に示すようにＰ₃₁での通過周波数帯域に比べてＰ₃₂の通過周波数帯域が狭くなり、そのため図８（ｅ）に示すようにＰ₃₁での突き抜け電圧△Ｖ₁はＰ₃₂での突き抜け電圧△Ｖ₂より大きくなる。この△Ｖ₁と△Ｖ₂の差が画素部の液晶の透過率の差として視認される程度であるとき、液晶表示装置の画面にフリッカが視認される。これに対して、図８（ｂ）に示すように前記各フィルタの間にｆ_L1≒ｆ_L2＞ｆ_Hという関係が成り立つときには、Ｐ₂₁とＰ₂₂での周波数特性を比較すると図８（ｄ）に示すように図８（ｃ）に比べ通過周波数帯域の差は少なくなる方向に進み、そのため図８（ｆ）に示すように突き抜け電圧△Ｖ₁’と△Ｖ₂’の差は少なくなる。この△Ｖ₁’と△Ｖ₂’の差が画素部の液晶の透過率の差として視認できない程度であるとき、液晶表示装置の画面にフリッカは視認されない。
【００４４】
さらにｆ_L1＜ｆ_L2なる関係が成り立つときには、低域通過フィルタ８０２に信号が入力される前に低域通過フィルタ８０１により遮断周波数ｆ_L1以上の周波数成分は遮断されるため、低域通過フィルタｆ_L2は高域遮断フィルタとしてはほとんど機能しない。このため必然的にＰ₃₁、Ｐ₃₂における突き抜け電圧はほとんど等しくなり、フリッカのない液晶表示装置を実現できる。
【００４５】
以上、前記低域通過フィルタ８０１および８０２においてｆ_L1≒ｆ_L2またはｆ_L1＜ｆ_L2なる関係が成り立つときにフリッカのない液晶表示装置を実現できることについて述べたが、少なくともｆ_L1＞＞ｆ_L2の関係が成り立たないように前記低域通過フィルタ８０１を構成するインバータ７０３を設計するならばフリッカレベルそのものを下げることができるために表示検査時の歩留まりを実質的に向上させることができる。
【００４６】
さてここで、前記低域通過フィルタ８０１が非選択状態での前記インバータ７０３のＮ型薄膜トランジスタの抵抗Ｒ_Nとインバータに寄生する容量Ｃ_INVとで構成されることは前に述べた。設計においては、この前記インバータ７０３を等価的に表す低域通過フィルタ８０１の遮断周波数ｆ_L1が１／（２π×Ｒ_N×Ｃ_INV）と等しいと考えて差し支えない。これらから、ゲート線駆動回路に最も近い画素と、ゲート線駆動回路から最も離れた画素との間のゲート線に形成される分布定数型の低域通過フィルタ８０２の遮断周波数ｆ_L2と、Ｒ_N、Ｃ_invとの間にＲ_N≒１／（２π×Ｃ_inv×ｆ_L2）なる関係が成り立つよう、またはＲ_N＞１／（２π×Ｃ_inv×ｆ_L2）なる関係が成り立つようにＲ_Nを設計することにより、フリッカのない液晶表示装置を実現することができる。または、少なくともＲ_N＜＜１／（２π×Ｃ_inv×ｆ_L2）の関係を成立させないようＲ_Nを設計することにより、低フリッカレベルの液晶表示装置を実現することができる。ここでつけ加えておくが、前記抵抗Ｒ_Nは無限大の値で良いはずはなく、前記遮断周波数ｆ_L1の逆数、即ち周波数ｆ_L1での１周期（２π×Ｒ_N×Ｃ_INV）が、ある一つのゲート線に接続された画素群を選択状態に保持するために与えられた期間よりも充分短いことが必要である。
【００４７】
以上のように、設計上からフリッカのない液晶表示装置を実現するためには非選択状態でのインバータ７０３のＮ型薄膜トランジスタの抵抗Ｒ_Nを増加させることが必要になる。これに対して、選択状態でのＰ型薄膜トランジスタの抵抗Ｒ_Pはゲート線を非選択状態から選択状態にするときの遅れ具合を左右するため、可能な限り低いほうが良いことは明白である。このことから、より具体的には、ゲート線駆動回路のゲート線を直接駆動するインバータのＮ型薄膜トランジスタとＰ型薄膜トランジスタとの設計サイズを故意にアンバランスにする必要がある。通常、相補型トランジスタを用いたインバータを設計する場合には、Ｎ型トランジスタの線形領域での抵抗値とＰ型トランジスタの線形領域での抵抗値とを同じくするように製造プロセスや設計サイズを最適化する。そうすることにより、トランジスタの性能を最大限に利用することができる。これに対して本実施例１では、ゲート線駆動回路のゲート線を直接駆動するインバータのみにおいて、Ｎ型薄膜トランジスタの線形領域での抵抗Ｒ_NがＰ型薄膜トランジスタの線形領域での抵抗Ｒ_Pに対して大きくなるように設計する。具体的には、前記インバータのＮ型薄膜トランジスタのチャネル長を長くする、チャネル幅を短くするなど、非常に簡単な設計変更のみでフリッカのない液晶表示装置を実現できる。
【００４８】
以上、この本実施例１ではゲート線駆動回路のゲート線を直接駆動するインバータに相補型トランジスタを用いたものについて述べたが、プッシュプル型のインバータ等を用いたゲート線駆動回路にも同様に適用できる。また、本実施例１では駆動回路素子および画素のスイッチング素子に薄膜トランジスタを用いたものについて述べたが、これは同様の動作を行うものであれば、例えばＭＯＳ型電界効果トランジスタ、ＳＯＩ型電界効果トランジスタ等を用いたものでも構わない。
【００４９】
（参考例１）
本参考例１では、ゲート線駆動回路と画素との間に低域通過フィルタを設けることによってフリッカのない液晶表示装置を実現する方法について述べる。
【００５０】
図９は、本参考例１を用いた液晶表示装置のゲート線駆動回路と画素マトリクスとを、
ある一本のゲート線について抜き出した等価回路図である。ここでは、ゲート線駆動回路１２１のゲート線を直接駆動するインバータ１２２と、ゲート線駆動回路１２１に最も近い第１の画素１２４との間に、遮断周波数ｆ_L3の低域通過フィルタ１２３を設ける。このとき、ゲート線駆動回路１２１に最も近い第１の画素１２４と、ゲート線駆動回路１２１から最も遠い第２の画素１２４’との間には、遮断周波数ｆ_L2の分布定数型の低域通過フィルタとして等価的に表すことのできる、ゲート線１２５の抵抗とゲート線１２５に寄生する容量が分布定数的に存在する。
【００５１】
このような図９に示す構成を有する液晶表示装置を、前述の実施例１での場合と同様に上記の各フィルタを用いて単純化すると、図１０に示す等価回路図に置き換えることができる。ここでは、前記インバータ１２２を、前記インバータを構成するＮ型薄膜トランジスタの非選択状態での抵抗Ｒ_Nと、前記インバータに寄生する容量Ｃ_INVとから構成される遮断周波数ｆ_L1の低域通過フィルタ１４１として置き換え、また、前記第１の画素および第２の画素をそれぞれ、遮断周波数ｆ_Hの高域通過フィルタ１４４および１４４’として置き換えた。
【００５２】
このとき、低域通過フィルタ１４１と低域通過フィルタ１４２とをまとめて合成フィルタ１４３として等価的に表すと、これは前述の実施例１で説明に用いた図７と等しくなる。このことから、ゲート線駆動回路のゲート線を直接駆動するインバータの設計を従来と何等変えることなく、前記ゲート線駆動回路と前記第１の画素との間に低域通過フィルタ１４２を設けることにより、前述した実施例１と同等の効果を得ることができると言える。
【００５３】
以下、さらに詳しく本参考例１を説明する。本参考例１では、この低域通過フィルタ１４２の遮断周波数ｆ_L3の範囲を以下の通りに規定する。まず、非選択状態でのインバータ１２２に等価的に構成される低域通過フィルタ１４１の遮断周波数ｆ_L1と、本参考例１で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3との間にはｆ_L1＞ｆ_L3なる関係が、または少なくともｆ_L1≒ｆ_L3なる関係が成り立っており、この２つの低域通過フィルタ１４１、１４２を等価的に表す合成フィルタ１４３の遮断周波数が遮断周波数ｆ_L3に大きく依存していることが必要である。これは、本参考例１で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3を任意に設計することにより、ゲート線に最も近い画素に出力信号１４６が入力されるまでに前記信号の通過帯域を制御する必要があるためである。また、複数の画素間にまたがってゲート線に寄生して等価的に構成される分布定数型の低域通過フィルタ１４５の遮断周波数ｆ_L2と、本参考例１で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3との間にはｆ_L2＞ｆ_L3なる関係が、または少なくともｆ_L2≒ｆ_L3なる関係が成り立つことが必要である。この関係は前に述べた実施例１と同様に説明できる。
つまり、分布定数型の低域通過フィルタ１４５によって遮断される周波数成分を極力少なくするために、その分布定数型の低域通過フィルタ１４５に前記信号を出力する前に、つまりゲート線駆動回路に最も近い画素に前記信号を出力する前に、分布定数型の低域通過フィルタの遮断周波数ｆ_L2よりも低い周波数成分を遮断する必要があるということである。
【００５４】
さてここで、従来のフリッカのある液晶表示装置、つまり、突き抜け電圧の差のある液晶表示装置においては、ゲート線駆動回路のゲート線を直接駆動するインバータに等価的に構成される低域通過フィルタの遮断周波数に対して、複数の画素間にまたがってゲート線に寄生して等価的に構成される分布定数型の低域通過フィルタの遮断周波数の方が低いために、ゲート線駆動回路より遠い画素ほど突き抜け電圧の絶対値は小さくなり、結果としてその突き抜け電圧の差がフリッカとして視認される、ということは前に述べた。これを本参考例１に適用すると、インバータ１２２に等価的に構成される低域通過フィルタ１４１の遮断周波数ｆ_L1と、複数の画素間にまたがってゲート線に寄生して等価的に構成される分布定数型の低域通過フィルタ１４５の遮断周波数ｆ_L2の間にはｆ_L1＞ｆ_L2なる関係が成り立っていることになる。さらに、そもそもこの突き抜け電圧が生じる液晶表示装置においては、各画素を等価的に表す高域通過フィルタの遮断周波数が、ゲート線に寄生する各低域通過フィルタの遮断周波数よりも低いこと、または少なくとも各低域通過フィルタの遮断周波数に近いことが必要である。
【００５５】
以上の条件をまとめると、フリッカのない液晶表示装置を得るためには、前記の各フィルタの遮断周波数の間にｆ_L1＞ｆ_L2＞ｆ_L3＞ｆ_Hなる関係が成り立つよう本参考例１で新たに設ける低域通過フィルタ１４２の遮断周波数ｆ_L3を設計するのが理想的であるが、少なくとも上記の複数の条件を全て満たすことが可能であるなら、液晶表示装置のフリッカレベルを確実に下げることができるためフリッカに関わる表示不良品の発生を少なくすることができる。
【００５６】
では具体的にこの低域通過フィルタをどのように構成するのかについて、以下に図１１を用いて説明する。図１１は、本参考例１を用いた液晶表示装置をいずれもある１つのゲート線について模式的に抜き出して示したものである。
【００５７】
まず図１１（ａ）は、ゲート線駆動回路１６１と画素群１６７との間に、抵抗と容量とから構成される低域通過フィルタ１６４を設けたものである。この場合、前記抵抗と前記容量を設計することで低域通過フィルタ１６４の遮断周波数を決定することができる。なおここでは、低域通過フィルタ１６４が分布定数型で構成されているが、集中定数型の低域通過フィルタでも構わない。
【００５８】
次に図（ｂ）は、ゲート線駆動回路１６２と画素群１６８との間に、ゲート電極が接地電位に電圧が印加されたＰ型薄膜トランジスタを用いた低域通過フィルタ１６５を設けたものである。等価的にみると、この低域通過フィルタ１６５が前記Ｐ型薄膜トランジスタの抵抗と前記Ｐ型薄膜トランジスタの寄生容量とから構成されることが分かる。この場合、前記Ｐ型薄膜トランジスタのチャネル幅、チャネル長、ゲート酸化膜厚などを変更する方法や、前記Ｐ型薄膜トランジスタを複数個並列接続するなどの方法より、前記抵抗と前記寄生容量とを任意に設計することが可能になり、ひいては低域通過フィルタ１６５の遮断周波数を決定することができる。ここではＰ型薄膜トランジスタを用いたものを示したが、これはＮ型薄膜トランジスタ等の同様の機能を実現できるトランジスタやダイオ−ドなどでも構わないし、さらに伝送ゲートなどのようにトランジスタなどを複数個組み合わせたものでも構わない。しかし、画素群のスイッチング素子にＮ型のトランジスタを用いた場合においてはＰ型のトランジスタを、画素群のスイッチング素子にＰ型のトランジスタを用いた場合においてはＮ型のトランジスタを前記低域通過フィルタとして用いることによってより効果が得られることを以下に説明する。ここでは図１１（ｂ）のように前記低域通過フィルタとしてＰ型のトランジスタを用いた場合を想定して説明する。前記Ｐ型薄膜トランジスタは、そのゲート電極が接地電位に電圧印加されているので常に導通状態にある。しかし同じ導通状態にあるとはいえ、ドレイン電極とソース電極の間の抵抗はそれを通過する信号の電圧によって変化し、前記信号の電圧が接地電位に近づくほど前記ドレイン電極と前記ソース電極の間の抵抗は増えることになる。つまり、非選択状態での前記Ｐ型薄膜トランジスタの抵抗は、選択状態での前記Ｐ型薄膜トランジスタの抵抗よりも高くなるわけで、そのため、非選択状態から選択状態へ移行する際の信号の遅延を、選択状態から非選択状態に移行する際の遅延よりも少なくすることができる。これにより、ゲート線の選択を開始する際におけるゲート線選択信号の遅延時間を増加させることなく、ゲート線の選択期間終了時における突き抜け電圧の差を少なくし、フリッカのない液晶表示装置を得ることができる。このことは、前記画素群にＰ型のトランジスタを用い、前記低域通過フィルタとしてＮ型のトランジスタを用いる場合においても同様のことが言える。
【００５９】
さて、次に図１１（ｃ）はゲート線駆動回路１６３と画素群１６９との間に、オペアンプと抵抗、容量とからなる低域通過フィルタ１６６を設けたものである。この場合、主に前記抵抗と前記容量とを設計することによって前記低域通過フィルタ１６６の遮断周波数を決定できる。また、前記オペアンプ自体の入出力インピーダンス、周波数特性などの諸特性を設計する方法でも前記低域通過フィルタ１６６遮断周波数を決定することができる。ここでは、オペアンプを用いたアクティブフィルタを例として示したが、同様の機能を有する回路であればオペアンプである必要はない。
【００６０】
（参考例２）
本参考例２では、ゲート線駆動回路と画素群との間に抵抗変調回路を設けることによりフリッカのない液晶表示装置を得る方法とその駆動方法について述べる。図１２は本参考例２の一例を示す図で、ゲート線１８３に沿った等価回路として液晶表示装置を置き換えたものである。本参考例２では、ゲート線駆動回路１８１と画素群１８４との間にＮ型薄膜トランジスタからなる抵抗変調回路１８５を設けている。この抵抗変調回路１８５は、電圧源１８６から出力される抵抗変調信号によりその抵抗値を制御されており、この図では前記Ｎ型薄膜トランジスタのゲート電極に前記抵抗変調信号を入力することでその抵抗を変調している。
次に図１２の液晶表示装置の駆動方法について図１３のタイムチャートと対応させながら説明する。図１２の各点Ｐ₃₁、Ｐ₃₂、Ｐ₃₃、Ｐ₃₄における電圧波形を表したのが図１３である。ここで、点Ｐ₃₁に現れる信号はゲート線駆動回路１８１内のゲート線を直接駆動する最終インバータを駆動するラッチ信号であり、点Ｐ₃₂に現れる信号は前記最終インバータからの出力信号である。また、点Ｐ₃₃に現れる信号は抵抗変調回路１８５を制御する前記抵抗変調信号であり、これは抵抗変調回路１８５に用いられているＮ型薄膜トランジスタの閾電圧よりも高い２つの電圧状態の間を推移している。さらに、最終的に画素群のゲート電極に印加される電圧を表すのが、点Ｐ₃₄に現れる信号である。まず、画素群への書き込みを開始するために、ゲート線１８３に接続された画素群のスイッチング素子に用いられている薄膜トランジスタを導通状態にする電圧レベルの信号を、ゲート線駆動回路１８１から出力する。このとき点Ｐ₃₁の電圧が接地電位にまで下がるのとほぼ同時に点Ｐ₃₂の電圧は電源電圧にまで上がり、前記画素群を導通状態にすべくゲート線１８３（Ｐ₃₄）を充電していく。この時点では、点Ｐ₃₃に現れる抵抗変調信号が前記２つの電圧状態のうち電圧の低い方の電圧状態をとっているために、抵抗変調回路１８５は比較的抵抗の高い導通状態になっており、最終的に画素群のゲート電極に印加される電圧（Ｐ₃₄）は遅延を伴っている。その後、信号線１８７に映像信号が入力されるまで、つまり映像信号入力期間２２６が始まるまでに、前記抵抗変調信号（Ｐ₃₃）を前記２つの電圧状態のうち電圧の高い方の電圧状態をとるようにすることで抵抗変調回路１８５のＮ型薄膜トランジスタの抵抗を充分小さくし、ゲート線への印加電圧を電源電圧にまで飽和させ、画素群のスイッチング素子に用いられている薄膜トランジスタを完全な導通状態にする。さて次に、映像信号入力期間２２６において信号線１８７から入力される前記映像信号を各画素の液晶セルに書き込んだ後、再び前記抵抗変調信号（Ｐ₃₃）を前記２つの電圧状態のうち電圧の低い方の電圧状態にして選択期間２２６が終了するのを待つ。そして選択期間２２６を終了すると同時に、ゲート線駆動回路１８１は、ゲート線１８３に接続された画素群１８４のスイッチング素子に用いられている薄膜トランジスタを絶縁状態にする電圧レベルの信号（Ｐ₃₂）を出力する。しかし、このとき抵抗変調素子１８６は比較的抵抗の高い導通状態となっているため、ここで信号に遅延が生じ、最終的にゲート線に印加される電圧（Ｐ₃₄）は緩やかに下がる。これを周波数的に見ると、突き抜け電圧の原因となる高周波成分を遮断することになり、これに加えて前述の実施例１、参考例１と同様の条件を本参考例の抵抗変調回路に適用することにより、フリッカのない液晶表示装置を得ることができる。
【００６１】
以上の参考例２の液晶表示装置においては、ゲート線の選択終了時にだけゲート線駆動回路の電源電圧を低くする従来の方法を用いたときの前記ゲート線駆動回路の電源に寄生する全容量を充放電するのに要する消費電流に比べ、ゲート線数と同数の薄膜トランジスタだけを充放電すれば良いので遥かに少ない消費電流で同等の効果が得られる。
【００６２】
（参考例３）
参考例３では、ゲート線駆動回路のシフトレジスタの出力と、前記シフトレジスタの出力を一定時間遅延させる遅延回路の出力と、必要ならば次段のシフトレジスタの出力とを、各段毎に設けた論理演算回路に入力した後、前記論理演算回路がゲート線に３状態の電圧を排他的に印加することによって、フリッカのない液晶表示装置を実現する方法について詳しく説明する。
【００６３】
図１４は本参考例３を包括的に説明するブロック図である。この図は、大きく分けてゲート線駆動回路２４１と画素群２４８と３つの電源線２４９、２５０、２５１とからなる。ゲート線駆動回路２４１は、シフトレジスタ２４２と遅延回路２４３と論理演算回路２４４と３つの電源線を排他的に選択する電源スイッチ２４５、２４６、２４７とからなる。このとき、電源線２４９は正電源２５２により画素群を導通状態にする電圧Ｖ_ddに印加されており、電源線２５０は負電源２５３により画素群を絶縁状態にする電圧Ｖ_ssに印加されており、さらに電源線２５１はＶ_ddより低くＶ_ssよりも高い電圧Ｖ_rrの電圧源２５４によりＶ_rrに印加されている。また、電源スイッチ２４５は電源線２４９とゲート線との間の導通状態を制御するよう設け、電源スイッチ２４６は電源線２５０と前記ゲート線との間の導通状態を制御するように設け、さらに電源スイッチ２４７は電源線２５１と前記ゲート線との間の導通状態を制御するよう設ける。
【００６４】
以下に、前記ゲート線駆動回路の動作の順を追って、このブロック図の流れを示す。まず、従来と同じくシフトレジスタ２４２からはゲート線を選択する選択信号が出力されたとする。このとき、論理演算回路２４４には前記選択信号と、遅延回路２４３を通して一定時間の遅延を生じた選択信号と、シフトレジスタ２４２の次段の出力とが入力される。このとき、まだ次段のゲート線は選択されていないので、シフトレジスタ２４２の次段の出力は非選択状態になっている。この状態において論理演算回路２４４は電源線２４９に接続されたスイッチ２４５だけを導通状態にする。こうして前記ゲート線は電圧Ｖ_ddに印加され、前記ゲート線に接続された画素群は導通状態となる。この状態のまま画素群に接続された信号線に映像信号を送出することにより、前記ゲート線に接続された画素群の液晶セルに信号を書き込むことができる。次に画素への書き込みが終了した後、シフトレジスタ２４２から前記ゲート線を非選択状態にする非選択信号が出力される。このとき、論理演算回路２４４には前記非選択信号と、遅延回路２４３を通して一定時間の遅延を生じた選択信号と、シフトレジスタ２４２の次段の出力とが入力される。このときシフトレジスタ２４２の次段の出力には、次段のゲート線を選択状態にする選択信号が出力されている。この状態をさらに詳細に分けて考えると、最初に、遅延回路２４３にシフトレジスタ２４２からの非選択信号が入力されてはいるものの出力が遅延しているため、遅延回路２４３の出力は選択状態のままになっている状態になることが分かる。以下この状態になっている期間を、待ち期間と言うことにする。このとき、論理演算回路２４４には、シフトレジスタからは前記ゲート線を非選択状態にする非選択信号と、前記次段のゲート線を選択状態にする選択信号と、待ち期間中の遅延回路２４３からはまだ選択状態にある選択信号が入力されている。そして論理演算の結果、論理演算回路２４４は電源スイッチ２４７だけを導通状態にし、前記待ち期間の間前記ゲート線を電圧Ｖ_rrに印加し続ける。次にこの待ち期間を過ぎて遅延回路２４３の出力も非選択状態になると、論理演算回路２４４は電源スイッチ２４６だけを導通状態にし、前記ゲート線を電圧Ｖ_ssに印加し続ける。以上を各ゲート線毎に繰り返すことにより、全てのゲート線を選択することができる。
【００６５】
さて、ここで前記ゲート線に印加された電圧の時系列変化について整理してみよう。まず、前記ゲート線が選択状態にされ電圧Ｖ_ddに印加される。次に、選択期間が終わると同時に前記待ち期間となって電圧Ｖ_rrに印加される。最後に待ち期間が終わると同時に前記ゲート線は非選択状態にされ電圧Ｖ_ssに印加される。こうしてみると、従来の駆動方法と違うのは選択期間が終了したときに即座に電圧Ｖ_ssになるのではなく、電圧Ｖ_ddより低く電圧Ｖ_ssより高い電圧Ｖ_rrに一度落ちついた後でＶ_ssとなる、という点である。こうした駆動を行うことによってゲート線を選択状態から非選択状態にする際にゲート線駆動回路から前記ゲート線に印加される立ち下がり信号を緩やかにすることができる。前述の実施例または参考例と同様に信号の周波数成分に着目して言えば、立ち下がり信号の高域成分を減少させることになり、前述した突き抜け電圧の絶対値を減少させることができることになる。つまり、液晶表示装置のフリッカをなくすことができるということである。この参考例３を実現する液晶表示装置とその動作について、以下に具体的に説明する。図１５は、本参考例３の一例を示した等価回路図である。ゲート線駆動回路２６１は、シフトレジスタ２６８と、遅延回路２６３と、２入力ＥＸＯＲゲート２６４と、２入力ＮＡＮＤゲート２６５と、Ｎ型薄膜トランジスタ２６６と、Ｐ型薄膜トランジスタ２６７と、電源線２６９とから構成される。まず、遅延回路２６３をシフトレジスタ２６８の信号出力端子に接続し、この遅延回路２６３の入力端子と出力端子とをＥＸＯＲゲート２６４の２つの入力端子にそれぞれ接続する。また一方で、遅延回路２６３の出力端子は、ゲート線２７０との間にＮ型薄膜トランジスタ２６６を介することで導通状態を制御すべく、Ｎ型薄膜トランジスタの片方のドレイン電極と接続される。また、ＥＸＯＲゲート２６４の出力端子と、次段のＥＸＯＲゲート２６４’の出力端子とをＮＡＮＤゲート２６５の２つの入力端子にそれぞれ接続する。さらに、このＮＡＮＤゲート２６５の出力端子を先ほどのＮ型薄膜トランジスタ２６６のゲート電極と接続し、ＮＡＮＤゲート２６５の出力によってゲート線２７０と遅延回路２６３との間の導通状態を制御する。また、このＮＡＮＤゲート２６５の出力端子は、電源線２６９とゲート線２７０との間の導通状態を制御するように設けたＰ型薄膜トランジスタ２６７のゲート電極とも接続されている。これをゲート線駆動回路の各段について繰り返すと図１５のゲート線駆動回路２６１を得る。
【００６６】
では次に図１５と、図１６に示すタイムチャートと併せ用いて、このゲート線駆動回路の動作について簡単に説明する。図１５の黒丸で示す点Ｐ₄₁〜Ｐ₄₈での電圧の時系列変化を示したのが図１６のタイムチャートである。ここでは、Ｐ₄₁、Ｐ₄₂での電圧波形から分かるようにシフトレジスタが各段に出力する選択信号は各段毎に時系列的に分離されているものとする。
【００６７】
順を追って説明すると、まず初期状態においてはシフトレジスタ２６８からの出力はローレベルであり、遅延回路２６３の前後（Ｐ₄₁、Ｐ₄₃）で等電位を保っているのでＥＸＯＲゲート２６４からの出力（Ｐ₄₅）もローレベルとなっている。同様に、次段のＥＸＯＲゲート２６４’からの出力（Ｐ₄₆）もローレベルとなっている。このため、この２つのＥＸＯＲゲートからの出力を入力するＮＡＮＤゲート２６５の出力はハイレベルとなっており、Ｐ型薄膜トランジスタ２６７を絶縁状態にし、Ｎ型薄膜トランジスタ２６６を導通状態にして、遅延回路２６３からのローレベルの出力（Ｐ₄₃）をゲート線２７０（Ｐ₄₈）に印加していることになる。
【００６８】
この均衡を破って、シフトレジスタ２６８から選択パルスが点Ｐ₄₁に出力されたとしよう。まず、遅延回路２６３の入力端子（Ｐ₄₁）はハイレベルになるが、遅延回路に２６３による信号の遅延のため、その出力端子（Ｐ₄₃）はまだローレベルのままである。よって、その遅延回路２６３の入出力信号を入力信号とするＥＸＯＲゲート２６４はハイレベルの信号（Ｐ₄₅）を出力する。このとき、次段のＥＸＯＲゲートはその２つの入力端子に何ら変化がないのでローレベルの信号（Ｐ₄₆）を出力し続けている。それ故、その２つのＥＸＯＲゲートの出力信号を入力信号とするＮＡＮＤゲート２６５はハイレベルの信号を出力し続けており、Ｎ型薄膜トランジスタ２６６を導通状態にし続け、遅延回路２６３からの出力（Ｐ₄₃）をゲート線（Ｐ₄₈）に通し続ける。この後、遅延回路２６３の遅延時間によって決定される待ち期間が終了した後も、遅延回路２６３の入出力端子の電位が等電位となりＥＸＯＲゲートの出力（Ｐ₄₅）が再びローレベルの信号を出力するのを除けば、遅延回路２６３からの出力信号（Ｐ₄₃）をゲート線２７０に印加し続けることに何ら変わりはなく、ゲート線２７０はハイレベルの電圧に印加され、画素群２６２のうち、それに接続された画素群を導通状態にする。
【００６９】
この後、前記画素群に映像信号の書き込みを行った後、シフトレジスタ２６８からゲート線２７１の選択期間を終了するローレベルの信号（Ｐ₄₁）が出力される。このとき同時に、シフトレジスタ２６８の次段の出力（Ｐ₄₂）は次段のゲート線を選択するためハイレベルとなる。この瞬間、遅延回路２６３の待ち期間に入るため、ＥＸＯＲゲート２６４と次段のＥＸＯＲゲート２６４’は両方ともハイレベルを出力する（Ｐ₄₅、Ｐ₄₆）。これを受けて、入力信号が両方ともハイレベルとなったＮＡＮＤゲート２６５はローレベルの信号を出力（Ｐ₄₇）し、いままでゲート線２７０と遅延回路２６３との間を導通状態に保っていたＮ型薄膜トランジスタ２６６を絶縁状態にする。さらにそれとは逆に、いままで絶縁状態であったＰ型薄膜トランジスタ２６７を導通状態にし、遅延回路２６３の待ち期間の間、電源線２６９に印加された電位をゲート線２７０に印加することになる（Ｐ₄₈）。
この待ち期間が終了して遅延回路２６３の入出力信号が等電位になるのとほぼ同時に、前記２つのＥＸＯＲゲート２６４、２６４’の出力（Ｐ₄₅、Ｐ₄₆）は再び両方ともローレベルとなり、それらを入力信号とするＮＡＮＤゲート２６５の出力（Ｐ₄₇）は再びハイレベルに戻る。ということは、これは再び初期状態に戻ったのと同じことで、ゲート線２７０には遅延回路２６３からのローレベルの信号が印加されることになる。即ち、遅延回路２６３の待ち期間の終了と同時に再び初期状態に戻ることになる。一方、次段のゲート線はというと、遅延回路の待ち期間の終了と同時にハイレベルの信号が印加されており、ゲート線の選択が繰り返されていることがわかる。これをさらにゲート線駆動回路の前段で繰り返すことによって、本参考例３のゲート線駆動回路を動作させることができる。
【００７０】
さてここで、図１５の等価回路図と図１４のブロック図との対応関係について考えてみよう。図１４のブロック図には３本の電源線２５２、２５３、２５４があるが、図１５の等価回路図には１本の電源線２６９しか見あたらないことにまず気が付くであろう。ここではまず電源線２５１が電源線２６９に相当していることは明白だが他の２本の電源線はなくなったわけではない。図１５では省略したシフトレジスタ２６８やＮＡＮＤゲート、ＥＸＯＲゲート等々を駆動する正負２つの電圧源が存在していることは、先ほどから述べているハイレベル、ローレベルに相当する電圧の存在からおのずと明かであろう。つまり、前記ハイレベルに相当する電圧を出力する正の電圧源と電源線が、図１４でいう電圧源２５２と電源線２４９であり、これに対して前記ローレベルに相当するの電圧を出力する負の電圧源が、図１４でいう電圧源２５３と電源線２５０に対応しているのである。
【００７１】
以上、参考例３では、ゲート線駆動回路２４１の内部に本参考例３の回路が組み込まれているものとしたが、同様の構成を有する回路であれば例えば画素群２４３の直前などに設けても構わない。また、遅延回路についてだが、例えばインバータを複数段接続して入力と出力に遅延を生じさせるような遅延回路でも構わないし、容量に蓄えられた電荷の放出時間を利用するような遅延回路など、一定の遅延時間を確保できるものであるならばどのような遅延回路でも構わない。さらには、新たに外部から遅延回路にその遅延時間を制御する信号を送出する配線を設けても構わない。
【００７２】
【発明の効果】
上記手段を講じたアクティブマトリクス方式の液晶表示装置においては、表示画面のフリッカ、焼き付きをなくした非常に高品位の画像を得ることができる。このことにより、フリッカに係わる表示不良品を確実になくすことができるため、液晶表示装置の歩留まりを実質的に向上させることができ、製造コストの低減が可能になる。また、液晶セルに印加される直流成分を設計上の対策から最小限にできるため、液晶の焼き付きを最小限にすることが可能になり、時系列変化が少なく信頼性の高い液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】 従来の液晶表示装置の構成を説明する図である。
【図２】 従来の液晶表示装置を説明する等価回路図である。
【図３】 従来の液晶表示装置の駆動方法の一例を説明する図。
【図４】 従来の液晶表示装置を、一本のゲート線について等価的に抜き出して説明する図である。
【図５】 従来の液晶表示装置の液晶に印加される電圧の過渡応答を説明する図である。
【図６】 本発明の実施例１の一例を説明する図である。
【図７】 図６の本発明の実施例１をより単純化した等価回路にして説明する図である。
【図８】 本発明の実施例１の成立条件を説明する図である。図８（ａ）は従来の各周波数フィルタの周波数特性の関係を表す図である。図８（ｂ）は実施例１での各周波数フィルタの周波数特性の関係を表す図である。図８（ｃ）は図８（ａ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での周波数特性の関係を表す図である。図８（ｄ）は図８（ｂ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での周波数特性の関係を表す図である。図８（ｅ）は図８（ａ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での電圧波形を表す図である。図８（ｆ）は図８（ｂ）の条件が成り立つときの各周波数フィルタ通過後の点Ｐ₁，点Ｐ₂での電圧波形を表す図である。
【図９】 本発明の参考例１の一例を説明する図である。
【図１０】 図９の本発明の参考例１をより単純化した等価回路にして説明する図である。
【図１１】 本発明の参考例１の具体例を説明する図である。図１１（ａ）は抵抗と容量とからなる低域通過フィルタを用いた具体例を説明する図である。図１１（ｂ）は薄膜トランジスタからなる低域通過フィルタを用いた具体例を説明する図である。図１１（ｃ）はオペアンプと容量、抵抗とからなる低域通過フィルタを用いた具体例を説明する図である。
【図１２】 本発明の参考例２の一例を説明する図である。
【図１３】 図１２の参考例２の駆動方法の一例を説明する図である。
【図１４】 本発明の参考例３の一例を説明する図である。
【図１５】 本発明の参考例３の一例を説明する図である。
【図１６】 本発明の参考例３の駆動方法の一例を説明する図である。
【符号の説明】
２０１ ・・・ ソース線駆動回路
２０２ ・・・ ゲート線駆動回路
２０３ ・・・ 画素マトリクス
２０４ ・・・ 透明な絶縁基板
２０５ ・・・ 薄膜トランジスタ
２０６ ・・・ 液晶セル
Ｘ₁，Ｘ₂，Ｘ₃ ・・・ ソース線
Ｙ₁，Ｙ₂，Ｙ₃ ・・・ ゲート線
３０１ ・・・ ソース線駆動回路
３０２ ・・・ ゲート線駆動回路
３０３ ・・・ 画素マトリクス
３０４ ・・・ Ｘ側シフトレジスタ
３０５ ・・・ Ｘ側バッファ
３０６ ・・・ ビデオ信号線
３０７，３０７’ ・・・ アナログスイッチ
３０８，３０８’ ・・・ ソース線
３０９ ・・・ Ｙ側シフトレジスタ
３１０ ・・・ Ｙ側バッファ
３１１，３１１’ ・・・ ゲート線
３１２，３１２’ ・・・ 薄膜トランジスタ
３１３，３１３’ ・・・ 液晶セル
３３１ ・・・ クロックＣＬＸで規定されるクロックドインバータ
３３２ ・・・ クロックＣＬＸ＊で規定されるクロックドインバータ
３３３ ・・・ インバータ
３３４ ・・・ Ｘ側シフトレジスタの基本セル
３３５ ・・・ クロックＣＬＹで規定されるクロックドインバータ
３３６ ・・・ クロックＣＬＹ＊で規定されるクロックドインバータ
３３７ ・・・ インバータ
３３８ ・・・ ＮＯＲ論理ゲート
３３９ ・・・ Ｙ側シフトレジスタの基本セル
３４１ ・・・ Ｘ側シフトレジスタのスタートパルス入力端子
３４２ ・・・ Ｙ側シフトレジスタのスタートパルス入力端子
３４４ ・・・ ビデオ信号入力端子
ＣＬＸ，ＣＬＸ＊ ・・・ クロックＣＬＸおよびクロックＣＬＸ＊
ＣＬＹ，ＣＬＹ＊ ・・・ クロックＣＬＹおよびクロックＣＬＹ＊
Ｐ₁，Ｐ₂ ・・・ 図２の等価回路の点Ｐ₁および点Ｐ₂ Ｑ₁，Ｑ₂ ・・・ 図２の等価回路の点Ｑ₁および点Ｑ₂ Ｒ₁，Ｒ₂ ・・・ 図２の等価回路の点Ｒ₁および点Ｒ₂ Ｖ₁ ・・・ 図２の等価回路の点Ｖ₁
４０１ ・・・ 図２の点Ｐ１での電圧波形
４０２ ・・・ 図２の点Ｐ２での電圧波形
４０３ ・・・ 図２の点Ｑ１での電圧波形
４０４ ・・・ 図２の点Ｑ２での電圧波形
４０５ ・・・ 図２の点Ｖ１での電圧波形
４０６ ・・・ 図２の点Ｒ１での電圧波形
４０７ ・・・ 図２の点Ｒ２での電圧波形
４０８ ・・・ ビデオ中心
４１１ ・・・ 図２のクロックＣＬＹの電圧波形
４１２ ・・・ 図２のクロックＣＬＸの電圧波形
５０１，５０１’ ・・・ 画素トランジスタ
５０２ ・・・ ゲート選択パルス
５０３ ・・・ ゲート線
５０４，５０４’ ・・・ 液晶セル
５０５，５０５’ ・・・ ゲート線５０３と液晶セル５０４，５０４’との間の結合容量
５０８ ・・・ 第１の低域通過フィルタ
５０９ ・・・ 第２の低域通過フィルタ
５１０ ・・・ 第１の遅延パルス
５１１ ・・・ 第２の遅延パルス
Ｃ₁，Ｃ₂，Ｇ₁，Ｇ₂ ・・・ 図４の等価回路図の点Ｃ₁，Ｃ₂，Ｇ₁，Ｇ₂ ６０１ ・・・ 時間軸
６０２ ・・・ ゲート選択パルスの電圧
６０３ ・・・ 液晶印加電圧
６１１ ・・・ 理想的に遅延のないゲート選択パルス
６１２ ・・・ 図４の点Ｇ₁におけるゲート選択パルス
６１３ ・・・ 図４の点Ｇ₂におけるゲート選択パルス
６２１ ・・・ 理想的に遅延のないゲート選択パルスが入力されたときの液晶印加電圧の波形
６２２ ・・・ 図４の点Ｃ₁における液晶印加電圧波形
６２３ ・・・ 図４の点Ｃ₂における液晶印加電圧波形
７０１ ・・・ ゲート線駆動回路
７０２ ・・・ ゲート線駆動回路７０１の最終インバータ７０３を駆動するラッチ信号
７０３ ・・・ ゲート線駆動回路７０１のゲート線７０４を直接駆動する最終インバータ
７０４ ・・・ ゲート線
７０５ ・・・ ゲート線駆動回路７０１に最も近い画素
７０５’ ・・・ ゲート線駆動回路７０１から最も遠い画素
７０６，７０６’ ・・・ 画素トランジスタ
７０７ ・・・ 画素７０５と画素７０５’の間のゲート線に分布定数状に寄生する容量と抵抗
Ｖ_dd ・・・ 正電源電圧
Ｒ_N，Ｒ_P ・・・ 最終インバータ７０３を構成するＮ型，Ｐ型薄膜トランジスタの抵抗
Ｉ_P，Ｉ_N ・・・ 最終インバータ７０３を構成するＮ型，Ｐ型薄膜トランジスタに流れる電流
ＧＮＤ ・・・ 接地電源
８０１，８０２ ・・・ 低域通過フィルタ
８０３，８０３’ ・・・ 高域通過フィルタ
８０４ ・・・ ゲート線駆動回路の最終インバータの出力信号
９０１ ・・・ 周波数軸
９０２ ・・・ 各周波数フィルタのゲインを表す軸
９０３ ・・・ 点Ｐ₁，点Ｐ₂での信号のゲインを表す軸 ９０４ ・・・ 時間軸
９０５ ・・・ 点Ｐ₁，点Ｐ₂での電圧波形
９０６ ・・・ 図７の低域通過フィルタ８０１の周波数特性
９０７ ・・・ 図７の低域通過フィルタ８０２の周波数特性
９０８ ・・・ 図７の高域通過フィルタ８０３，８０３’の周波数特性
９０９ ・・・ 点Ｐ₁での周波数特性
９１０ ・・・ 点Ｐ₂での周波数特性
９１１ ・・・ 点Ｐ₁での電圧波形
９１２ ・・・ 点Ｐ₂での電圧波形
１２１ ・・・ ゲート線駆動回路
１２２ ・・・ ゲート線駆動回路１２２内のゲート線１２５を直接駆動する最終インバータ
１２３ ・・・ 新たに設ける低域通過フィルタ
１２４，１２４’ ・・・ 第１の画素，第２の画素
１２５ ・・・ ゲート線
１４１，１４２ ・・・ 低域通過フィルタ
１４３ ・・・ 低域通過フィルタ１４１と低域通過フィルタ１４２とを合成し表した合成フィルタ
１４４，１４４’ ・・・ 高域通過フィルタ
１４５ ・・・ 低域通過フィルタ
１４６ ・・・ 最終インバータの出力信号
１６１，１６２，１６３ ・・・ ゲート線駆動回路
１６４ ・・・ 容量と抵抗とから構成される低域通過フィルタ
１６５ ・・・ Ｐ型薄膜トランジスタから構成される低域通過フィルタ
１６６ ・・・ オペアンプと容量、抵抗とから構成される低域通過フィルタ
１６７，１６８，１６９ ・・・ 画素マトリクス
１８１ ・・・ ゲート線駆動回路
１８２ ・・・ 最終インバータの出力信号
１８３ ・・・ ゲート線
１８４ ・・・ 画素マトリクス
１８５ ・・・ Ｎ型薄膜トランジスタを用いた抵抗変調回路
１８６ ・・・ 抵抗変調信号源
１８７ ・・・ 信号線
Ｐ₃₁，Ｐ₃₂，Ｐ₃₃，Ｐ₃₄ ・・・ 点Ｐ₃₁，Ｐ₃₂，Ｐ₃₃，Ｐ₃₄ ２２１ ・・・ 図１２の点Ｐ₃₁での電圧波形
２２２ ・・・ 図１２の点Ｐ₃₂での電圧波形
２２３ ・・・ 図１２の点Ｐ₃₃での電圧波形
２２４ ・・・ 図１２の点Ｐ₃₄での電圧波形
２２５ ・・・ ゲート線選択期間
２２６ ・・・ 映像信号入力期間
２４１ ・・・ ゲート線駆動回路
２４２ ・・・ シフトレジスタ
２４３ ・・・ 遅延回路
２４４ ・・・ 論理演算回路
２４５ ・・・ 電源線２４９とゲート線との間の導通状態を制御するスイッチ
２４６ ・・・ 電源線２５０とゲート線との間の導通状態を制御するスイッチ
２４７ ・・・ 電源線２５１とゲート線との間の導通状態を制御するスイッチ
２４８ ・・・ 画素マトリクス
２４９ ・・・ 電圧Ｖ_ddの電源線
２５０ ・・・ 電圧Ｖ_ssの電源線
２５１ ・・・ 電圧Ｖ_rrの電源線
２５２ ・・・ 電圧Ｖ_ddの電圧源
２５３ ・・・ 電圧Ｖ_ssの電圧源
２５４ ・・・ 電圧Ｖ_rrの電圧源
２６１ ・・・ ゲート線駆動回路
２６２ ・・・ 画素マトリクス
２６３ ・・・ 遅延回路
２６４，２６４’ ・・・ ＥＸＯＲゲート
２６５ ・・・ ＮＡＮＤゲート
２６６ ・・・ Ｎ型薄膜トランジスタ
２６７ ・・・ Ｐ型薄膜トランジスタ
２６８ ・・・ シフトレジスタ
２６９ ・・・ 電源線
２７０ ・・・ ゲート線
Ｐ₄₁，Ｐ₄₂，Ｐ₄₃，Ｐ₄₄，Ｐ₄₅，Ｐ₄₆，Ｐ₄₇，Ｐ₄₈ ・・・ 等価回路の各点、点Ｐ₄₁，点Ｐ₄₂，点Ｐ₄₃，点Ｐ₄₄，点Ｐ₄₅，点Ｐ₄₆，点Ｐ₄₇，点Ｐ₄₈ ２８１・・・ 図１５の点Ｐ₄₁での電圧波形
２８２ ・・・ 図１５の点Ｐ₄₂での電圧波形
２８３ ・・・ 図１５の点Ｐ₄₃での電圧波形
２８４ ・・・ 図１５の点Ｐ₄₄での電圧波形
２８５ ・・・ 図１５の点Ｐ₄₅での電圧波形
２８６ ・・・ 図１５の点Ｐ₄₆での電圧波形
２８７ ・・・ 図１５の点Ｐ₄₇での電圧波形[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix liquid crystal display device using a thin film transistor or the like as a switching element.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, liquid crystal display devices that display visual information using the electro-optical characteristics of liquid crystals have been used in a wide variety of applications such as computer image output devices, portable televisions, video projectors, and video camera viewfinders.
[0003]
Among these liquid crystal display devices, the circuit configuration of an active matrix type liquid crystal display device using thin film transistors as active elements includes a source line driver circuit 201 and a gate line driver circuit 202, as shown in a block diagram in FIG. The pixel matrix 203 is formed on the same transparent insulating substrate 204. Among them, the pixel matrix 203 includes a plurality of source lines X connected to the source line driver circuit 201.₁, X₂, X_Three, And a plurality of gate lines Y connected to the gate line driving circuit 202₁, Y₂, Y_Three... and a plurality of pixels P formed at the intersections of these gate lines and source lines.₁₁, P₁₂, And each pixel P₁₁, P₁₂.. Have a thin film transistor 205 and a liquid crystal cell 206.
[0004]
An equivalent circuit configuration of the liquid crystal display device having the above configuration will be described with reference to FIG. FIG. 2 is a diagram illustrating an equivalent circuit configuration of an active matrix liquid crystal display device. The equivalent circuit is roughly divided into a source line driver circuit 301, a gate line driver circuit 302, and a pixel matrix 303. The source line driving circuit 301 is applied to an X-side shift register 304 for sending out a latch signal in time series, a buffer 305 for amplifying and harmonizing the latch signal, and a video signal line 306. It comprises analog switches 307 and 307 ′ for sampling and holding the video signal on the source lines 308 and 308 ′ in accordance with the latch signal sent from the buffer 305. Here, the X-side shift register 304 is configured with a basic cell 334 including a clocked inverter 331 defined by a clock CLX, a clocked inverter 332 defined by a clock CLX *, and an inverter 333 as a unit. .
[0005]
On the other hand, the gate line driving circuit 302 amplifies and waves the Y-side shift register 309 for sending the latch signal in time series, and sends the latch signal to the gate lines 311 and 311 ′. And a buffer 310. Here, the Y-side shift register 309 includes a basic cell 339 including a clocked inverter 335 defined by the clock CLY, a clocked inverter 336 defined by the clock CLY *, an inverter 337, and a NOR gate 338. Configured.
[0006]
The pixel matrix 303 includes thin film transistors 312, 312 ′ and liquid crystal cells 313, 313 ′ connected to the source lines 308, 308 ′ and gate lines 311, 311 ′. It consists of.
[0007]
Next, an example of a method for driving the liquid crystal display device shown in the equivalent circuit diagram of FIG. 2 will be described with reference to FIGS. 3 shows a point P in FIG.₁, P₂, Q₁, Q₂, R₁, R₂, V₁The voltage at is shown in time series. CLX represents the clock of the X-side shift register, and has a phase relationship opposite to that of CLX *. Similarly, CLY represents the clock of the Y-side shift register, and has a reverse phase relationship with CLY *. Here, CLX * and CLY * are not shown.
[0008]
The driving method will be described in order. First, the Y-side shift register 309 outputs a pulse having a width of ½ of the cycle of the clocks CLY and CLY * to the buffer 310 in accordance with the timing of the clocks CLY and CLY *. To do. The buffer 310 amplifies and waves the pulse, and the gate line 311 (P₁) To output a gate selection pulse 401. While the gate selection pulse 401 is at the selection level, the plurality of thin film transistors 312 and 312 ′ connected to the gate line 311 are in a conductive state and connected to the plurality of thin film transistors 312 and 312 ′ connected to the gate line 311. The source lines 303 and 303 ′ and the liquid crystal cells 313 and 313 ′ are electrically connected. At this time, the X-side shift register 304 outputs a pulse having the same width as the clock cycle to the buffer 305 in accordance with the timing of the clocks CLX and CLX *. The pulse is amplified and rectified, and analog switch 307 (Q₁) And the analog switch 307 outputs the video signal line 306 (V) according to the pulse.₁) Of the video signal 405 of the source line 308 (R₁) To sample and hold. At this time, as described above, since the plurality of thin film transistors 312 connected to the gate line 311 are in a conductive state, a signal held in the source line 308 is written in the liquid crystal cell 313. Similarly, the analog switch 307 'samples and holds the video signal 405 on the source line 308'. As a result, a sampled and held signal is written to the source line 308 'in the liquid crystal cell 313'. By repeating this on the source line driver circuit 301 side, the video signal 405 can be written into the liquid crystal cells of a plurality of pixels connected to the gate line 311.
[0009]
Next, after the gate selection pulse 401 becomes a non-selection level, the gate selection pulse 402 is output from the gate line driving circuit 302. When the source line driving circuit 301 is driven in the same manner as described above while the gate selection pulse 402 is at the selection level, the video signal 405 is supplied to the liquid crystal cells of a plurality of pixels connected to the gate line 311 ′. Can write.
[0010]
By repeating the above operations, it becomes possible to write a video signal in units of liquid crystal cells of each pixel, and an image is obtained by changing the polarization state of each liquid crystal cell in accordance with the signal written to the liquid crystal cell. be able to.
[0011]
[Problems to be solved by the invention]
In the above active matrix liquid crystal display device, it is known that flicker occurs on the display screen when the delay of the gate line is relatively large. This is a phenomenon that is visually recognized as a difference in transmittance of the liquid crystal cell because there is a liquid crystal cell in which the average value of the voltage applied to the liquid crystal is not zero. This flicker not only degrades the display quality, but also has a deep relationship with liquid crystal burn-in. In general, liquid crystals need to be driven with alternating current. When the average value of the AC waveform does not become zero, that is, a direct current is applied to the liquid crystal, which causes liquid crystal burn-in. That is, the occurrence of flicker on the display screen means that liquid crystal burn-in easily occurs.
[0012]
The reason why a liquid crystal cell in which the average value of the voltage applied to the liquid crystal does not become zero will be described below with reference to FIGS. Here, a case where N-type thin film transistors are used for the pixel transistors 501 and 501 'will be described. Further, for simplification of description, when the source lines 506 and 506 'are grounded and no voltage is applied to the liquid crystal cell of the pixel, that is, the point C₁And point C₂Is the same potential as the ground level.
[0013]
First, a phenomenon in which the voltage applied to the liquid crystal decreases at the end of the selection period of the gate selection pulse, so-called punch-through voltage, will be described. This punch-through voltage means that at the moment when a gate selection pulse 502 applied to a certain gate line 503 changes from a voltage level at which the pixel transistors 501 and 501 ′ are in a conductive state to a voltage level at which the pixel transistors 501 and 501 ′ are in an insulating state. This is the voltage at which the electric charge written in the pixel electrode escapes due to the coupling capacitances 505 and 505 ′ between the liquid crystal cells 504 and 504 ′, and the voltage applied to the liquid crystal decreases. Here, the coupling capacitors 505 and 505 ′ are mainly capacitive components C between the gate electrodes of the pixel transistors 501 and 501 ′ and drain electrodes connected to the pixel electrodes of the liquid crystal cells 504 and 504 ′._gdAnd a parallel capacitance component C between the pixel electrodes of the liquid crystal cells 504 and 504 ′ and the gate line 503._{gd '}It consists of. Of these, capacitance component C_gdIs a voltage V applied between the gate electrode and the drain electrode._gdIn the case of FIG. 4, the voltage V applied between the gate electrode and the drain electrode_gdAs the value increases, the capacitance component C_gdWill increase.
[0014]
At this time, if a gate selection pulse without an ideal delay is input to the pixel transistor, the punch-through voltage ΔV can be expressed by Equation 1.
[0015]
[Expression 1]

[0016]
Where C_allRepresents all capacitance components electrically connected to the pixel electrode. The transient response of the applied voltage of the liquid crystal in an ideal state without delay will be described with reference to FIG. In FIG. 5, the vertical axis represents voltage and the horizontal axis represents time. When the gate selection pulse 611 having ideal delay according to Equation 1 is input, the voltage applied to the liquid crystal exhibits a transient response represented by a curve 621. The punch-through voltage at this time is ΔV.
However, in practice, the gate selection pulse is delayed due to the resistance of the gate line and the capacitance associated with the gate line, and according to the delayed gate selection pulse, V in Equation 1_gdAnd C_gdChanges in time series, and therefore the amount of punch-through voltage changes depending on the degree of delay of the gate selection pulse. Hereinafter, a process in which a difference occurs in the penetration voltage ΔV depending on the degree of delay will be described in detail. First, when the gate selection pulse 502 is input to the gate line 503, it passes through the first low-pass filter 508 equivalently expressed by the resistance of the gate line 503 and the capacitance parasitic on the gate line 503. , The pixel transistor 501 (point G₁) Is inputted with the first delay pulse 510. At this time, point G₁And point C₂A high-pass filter is formed by the coupling capacitor 505 between the pixel transistor and the resistance between the source and drain of the pixel transistor. In the high-pass filter, since the coupling capacitor 505 and the resistance of the pixel transistor change in time series with the waveform of the gate selection pulse, the cutoff frequency inevitably changes in time series. At this time, the first delayed pulse passes through the first low-pass filter 508 so that the high-frequency component present in the ideal gate selection pulse is blocked. As a result, point C₁Punch-through voltage ΔV₁Becomes smaller than the punch-through voltage ΔV in the above-described gate selection pulse without delay. The state of the transient response at this time will be schematically described with reference to FIG. Curve 612 is point G₁Represents the first delayed pulse input to, and curve 622 represents a point C₁2 represents the transient response of the voltage at V, that is, the voltage applied to the liquid crystal.
[0017]
Similarly, the gate electrode (point G) of the pixel transistor 501 '₂) Receives the second delay pulse 511 through the first low-pass filter 508 and the second low-pass filter 509. At this time, in the second delay pulse 511, the high-frequency component that exists even in the first delay pulse 510 is blocked by the passage of the second low-pass filter 509, and thus the punch-through voltage ΔV.₂Is △ V₁It is still smaller than The state of the transient response at this time will be schematically described using FIG. Curve 613 is point G₂Represents the second delayed pulse input to, and curve 623 represents the point C₂It represents the transient response of the voltage at, that is, the voltage applied to the liquid crystal.
[0018]
As a result, the penetration voltage is non-uniform in a plurality of pixels connected to a certain gate line, and the average value of the voltage applied to the liquid crystal is not constant. For this reason, it becomes impossible to make all the average values of the voltages applied to the liquid crystal zero, and pixels where the average value of the applied voltages is not zero are visually recognized as flicker. Actually, it is known that flicker is not visually recognized if the average value of the liquid crystal applied voltage is so small that it cannot be visually recognized as a difference in transmittance of the liquid crystal cell.
[0019]
Therefore, in order not to make flicker visible, the delay of the gate line is reduced, that is, the pass band of the low pass filter parasitic to the gate line is shifted to the high frequency side, and the high frequency component passing through the low pass filter is reduced. It is necessary to increase and reduce the difference in punch-through voltage. As this method, a method of reducing the resistance of the gate line and a method of reducing the parasitic capacitance in the gate line can be easily considered. In the former method, there is a method of changing the material of the gate line to a low resistance material such as a metal thin film in a process, but there are many methods that cannot be practically applied because the process is often complicated. The latter method can increase the thickness of the insulating film on the gate line, change the insulating film on the gate line to one with a low relative dielectric constant, change the layout to reduce the parasitic capacitance on the gate line, etc. Actually, the parasitic capacitance of the gate line tends to increase as the definition of the liquid crystal display device increases, and it is extremely difficult to reduce the parasitic capacitance of the gate line while maintaining the definition. Therefore, it can be said that the method of reducing the delay of these gate lines is clearly effective but not easy to realize.
[0020]
In addition, in order not to make flicker visible, a method of reducing the relative difference of the punch-through voltage by reducing the absolute value of the punch-through voltage can be considered. Specifically, the gate line driving circuit is used to reduce the parasitic capacitance component between the gate electrode of each pixel and the drain electrode connected to the pixel electrode, or to change the gate line from a selected state to a non-selected state. A method of reducing the wave height of the voltage waveform applied to the gate line by reducing the power supply voltage of the device itself can be considered. The former method cannot be solved only by design contrivance in view of the fact that the capacitive component generally tends to increase extremely as the pixel becomes higher in definition. On the other hand, the latter method can surely reduce the difference in the penetration voltage, but the current consumption increases correspondingly because charging and discharging are repeated for all the capacitances parasitic on the power supply of the gate line driving circuit. Has the disadvantages.
[0021]
Therefore, in the present invention, a method for solving the above-described problems by a design and driving method and obtaining a liquid crystal display device without flicker will be described.
[0022]
[Means for Solving the Problems]
  The liquid crystal display device of the present invention is an active matrix type liquid crystal display device having a plurality of gate lines, a plurality of source lines, and a plurality of pixels formed corresponding to the intersections of the gate lines and the source lines. The gate line driving circuit for driving each gate line includes an inverter, and the inverter is interposed between the first voltage source of the inverter and the gate line when the gate line is selected. It is configured to reduce a current flowing between the second voltage source of the inverter and the gate line when the gate line is in a non-selected state with respect to the flowing current, and the gate line is not Cut-off frequency f when the inverter in the selected state is equivalently expressed as a first low-pass filter_L1And a parasitic frequency and a resistance existing in a distributed constant form on the gate line between the pixel closest to the gate line driving circuit and the pixel farthest from the gate line driving circuit as a second low-pass filter f_L2And the cutoff frequency f when the resistance and parasitic capacitance of the switching element in each pixel are equivalently expressed as a high-pass filter._HF_H<F_L1<F_L2Or f_H<F_L1And f_L1And f_L2It is characterized in that a relationship in which is identical is established.
[0023]
  In the above liquid crystal display device, when the inverter is a complementary inverter and an N-type transistor is used as the switching element of each pixel, the P-type transistor constituting the complementary inverter is turned on in a linear region. The complementary inverter is configured so that the on-state current in the linear region of the N-type transistor is reduced with respect to the current. When a P-type transistor is used as the switching element of the pixel, the N-type transistor is configured as N The complementary inverter is preferably configured so that the on-current in the linear region of the P-type transistor is smaller than the on-current in the linear region of the P-type transistor.
[0025]
[Action]
In an active matrix liquid crystal display device that employs the above means, the pixel penetration voltage can be kept constant in the screen, so that the voltage applied to the liquid crystal is constant, and the in-plane brightness depends on the location. No uniform screen can be obtained.
[0026]
【Example】
Next, examples of the present invention will be described below.
[0027]
In the active matrix type liquid crystal display device embodying the present invention, the circuit configuration is the same as that shown in the conventional example, and therefore will be described with reference to FIGS. FIG. 1 is a diagram for explaining the circuit configuration. In the active matrix liquid crystal display device of the present invention, the source line driver circuit 201 and the gate line driver circuit 202 and at least the pixel matrix 203 are formed on the same transparent insulating substrate 204. Among them, the pixel matrix 203 includes a plurality of source lines X connected to the source line driver circuit 201.₁, X₂, X_Three, And a plurality of gate lines Y connected to the gate line driving circuit 202₁, Y₂, Y_Three... and a plurality of pixels P formed at the intersections of these gate lines and source lines.₁₁, P₁₂, And each pixel P₁₁, P₁₂.. Have a thin film transistor 205 and a liquid crystal cell 206.
[0028]
An equivalent circuit of the liquid crystal display device having the above circuit configuration will be described with reference to FIG. FIG. 2 illustrates an equivalent circuit of an active matrix liquid crystal display device. The equivalent circuit is roughly divided into a source line driver circuit 301, a gate line driver circuit 302, and a pixel matrix 303. The source line driver circuit 301 includes an X-side shift register 304 for transmitting a latch signal in a time series, a buffer 305 for amplifying and harmonizing the latch signal, and a video signal on a video signal line 306. It comprises analog switches 307 and 307 ′ that sample and hold the source lines 308 and 308 ′ in accordance with the latch signal sent from the buffer 305. Here, the X-side shift register 304 is configured with a basic cell 334 including a clocked inverter 331 defined by a clock CLX, a clocked inverter 332 defined by a clock CLX *, and an inverter 333 as a unit. .
[0029]
On the other hand, the gate line driving circuit 302 amplifies and waves the Y-side shift register 309 for sending the latch signal in time series, and sends the latch signal to the gate lines 311 and 311 ′. Buffer 310. Here, the Y-side shift register 309 includes a basic cell 339 including a clocked inverter 335 defined by the clock CLY, a clocked inverter 336 defined by the clock CLY *, an inverter 337, and a NOR gate 338. Configured.
[0030]
The pixel matrix 303 includes thin film transistors 312 and 312 ′ connected to the source lines 308 and 308 ′ and gate lines 311 and 311 ′ and liquid crystal cells 313 and 313 ′.
[0031]
Next, an example of a method for driving the liquid crystal display device shown in the equivalent circuit diagram of FIG. 2 will be described with reference to FIGS. 3 shows a point P in FIG.₁, P₂, Q₁, Q₂, R₁, R₂, V₁The voltage at is shown in time series. CLX represents the clock of the X-side shift register, and has a phase relationship opposite to that of CLX *. Similarly, CLY represents the clock of the Y-side shift register, and has a reverse phase relationship with CLY *. Here, CLX * and CLY * are not shown.
[0032]
The driving method will be described in order. First, the Y-side shift register 309 outputs a pulse having a width of ½ of the cycle of the clocks CLY and CLY * to the buffer 310 in accordance with the timing of the clocks CLY and CLY *. To do. The buffer 310 amplifies and waves the pulse, and the gate line 311 (P₁) To output a gate selection pulse 401. While the gate selection pulse 401 is at the selection level, the plurality of thin film transistors 312 and 312 ′ connected to the gate line 311 are in a conductive state, and connected to the plurality of thin film transistors 312 and 312 ′ connected to the gate line 311. The source line 303 and the liquid crystal cell 313, and the gate line 303 ′ and the liquid crystal cell 313 ′ are electrically connected. At this time, the X-side shift register 304 outputs a pulse having the same width as the clock cycle to the buffer 305 in accordance with the timing of the clocks CLX and CLX *. The pulse is amplified and rectified, and analog switch 307 (Q₁) And the analog switch 307 outputs the video signal line 306 (V) according to the pulse.₁) Of the video signal 405 of the source line 308 (R₁) To sample and hold. At this time, as described above, since the plurality of thin film transistors 312 connected to the gate line 311 are in a conductive state, a signal held in the source line 308 is written in the liquid crystal cell 313. Similarly, the analog switch 307 'samples and holds the video signal 405 on the source line 308'. As a result, a sampled and held signal is written to the source line 308 'in the liquid crystal cell 313'. By repeating this on the source line driver circuit 301 side, the video signal 405 can be written into the liquid crystal cells of a plurality of pixels connected to the gate line 311.
[0033]
Next, after the gate selection pulse 401 becomes a non-selection level, the gate selection pulse 402 is output from the gate line driving circuit 302. When the source line driving circuit 301 is driven in the same manner as described above while the gate selection pulse 402 is at the selection level, the video signal 405 is supplied to the liquid crystal cells of a plurality of pixels connected to the gate line 311 ′. Can write.
[0034]
By repeating the above operations, it becomes possible to write a video signal in units of liquid crystal cells of each pixel, and an image can be obtained by changing the polarization state of each liquid crystal cell according to the signal written to the liquid crystal cell. Can do.
[0035]
As described above, in the active matrix liquid crystal display device having the above-described configuration, the cause of flicker on the display screen is that the penetration voltage cannot be made constant in the plane. In a liquid crystal display device in which flicker is visually recognized, the punch-through voltage is the highest in the liquid crystal cell of the pixel closest to the gate line driving circuit, and the punch-out voltage is the lowest in the liquid crystal cell of the pixel farthest from the gate line driving circuit. Yes. If the difference in the penetration voltage is recognized as flicker when it is large enough to be recognized as a difference in transmittance of the liquid crystal cell, the difference in the penetration voltage may be reduced to such an extent that the flicker cannot be visually recognized. It will be. That is, it is possible to make the punch-through voltage constant by increasing the punch-through voltage in a pixel with a low punch-through voltage or by reducing the punch-out voltage in a pixel with a high punch-through voltage.
[0036]
Example 1
In the first embodiment, a method of obtaining a flicker-free liquid crystal display device by limiting the resistance of the inverter that directly drives the gate line of the gate line driving circuit when the gate line is shifted from the selected state to the non-selected state. Will be described.
[0037]
FIG. 6 is an equivalent circuit diagram in which the gate line driving circuit and the pixel matrix of the liquid crystal display device using the first embodiment are extracted for a single gate line.
[0038]
Here, the operation of the gate line driving circuit will be described by focusing on the operation of the inverter that directly drives the gate line. Here, it is assumed that the gate line 704 is currently in a non-selected state and immediately before shifting to the selected state. First, the inverter 703 outputs a signal for selecting the gate line 704 by the latch signal 702 output from the shift register portion of the gate line driver circuit 701. Hereinafter, the selected state means a state in which the gate line 704 is applied to a voltage that makes the thin film transistors 706 and 706 'connected to the gate line 704 conductive. At this time, the resistance of the P-type thin film transistor of the inverter 703 is R_PThe resistance of the N-type thin film transistor is R_NThen R_N>> R_PThus, the power supply wiring V is connected to the inverter 703._ddTo charge the gate line 704 through the P-type thin film transistor_PFlows. Next, in response to the latch signal 702, the inverter 703 outputs a signal for making the gate line non-selected. Hereinafter, the non-selected state refers to a state in which the gate line 704 is applied to a voltage that makes the thin film transistors 706 and 706 ′ connected to the gate line 704 non-conductive. At this time, the resistance of the thin film transistor of the inverter 703 is R_P>> R_NThus, the inverter 703 has a current I for discharging the charge stored in the gate line 704 to the ground wiring GND via the N-type thin film transistor._NFlows. The gate line 704 in the non-selected state in this way receives the latch signal 702 output from the shift register portion of the gate line driver circuit 701 and holds the non-selected state until it is again selected.
[0039]
In the first embodiment, the resistance R of the N-type thin film transistor in the non-selected state in the gate line driving circuit performing the above operation._NIs limited to the conditions described below, the punch-through voltage described above can be made constant for each pixel.
[0040]
First, when there is a first pixel 705 closest to the gate line driving circuit 701 and a second pixel 705 ′ farthest from the gate line driving circuit 701, a gate existing in a distributed constant type between the first pixel 705 and the second pixel 705 ′. The resistance of the line 704 and the capacitance parasitic on the gate line 704 are equivalent to the cutoff frequency f._L2It is assumed that the low-pass filter 707 is represented. Further, the inverter 703 in the non-selected state has a capacitance C parasitic to the inverter 703._INVAnd resistance R of N-type thin film transistor_NIs equivalent to the cutoff frequency f_L1And represented as a low-pass filter. Further, the first pixel 705 has a cutoff frequency f composed of a resistance between the thin film transistor 706 and a capacitance between the drain electrode connected to the pixel electrode of the thin film transistor 706 and the gate electrode._HThe high-pass filter 148 can be expressed equivalently, and similarly, the second pixel 705 ′ has a cutoff frequency f._HIt can be represented equivalently as a high-pass filter 148 '.
[0041]
If the equivalent circuit diagram of FIG. 6 is further simplified using these filters, the equivalent circuit diagram shown in FIG. 7 can be substituted. In FIG. 7, the cutoff frequency f_L1The low-pass filter 801 equivalently represents the inverter 703 and has a cutoff frequency f_HThe high-pass filter 803 equivalently represents the first pixel 705 and similarly has a cutoff frequency f._HThe high-pass filter 804 equivalently represents the second pixel 705 '. The cutoff frequency f_L2The low-pass filter 802 is the distributed constant type low-pass filter 707 between the first pixel 705 and the second pixel 705 ′ described above. An output signal of the inverter 703 input to the circuit represented by each of these filters is represented as a signal source 804.
[0042]
In the first embodiment, in this equivalent circuit, f_L1> F_HAnd f_L2> F_HIs established, the cutoff frequency f of the low-pass filter 801_L1And the cutoff frequency f of the low-pass filter 802_L2F between_L1≒ f_L2So that the relationship_L1<F_L2Or at least f_L1>> f_L2The low-pass filter 801 of the inverter 703 is designed so as not to become.
[0043]
Hereinafter, using FIG._L1≒ f_L2> F_HThe meaning will be explained. FIG. 8A shows a conventional f._L1> F_L2> F_HFIG. 8B shows the frequency characteristics of the filters when the relationship is established. FIG._L1≒ f_L2> F_HRepresents the frequency characteristics of each filter when the above relationship holds. FIG. 8C shows a conventional f._L1> F_L2> F_HThe point P in FIG.₃₁, P₃₂8 (d) shows the frequency characteristics at, and FIG._L1≒ f_L2> F_HThe point P in FIG.₃₁, P₃₂Represents the frequency characteristics at. In FIGS. 8A to 8D, the vertical axis represents the amplification factor as a dB value, and the horizontal axis represents the frequency. Further, FIG. 8 (e) shows a conventional f._L1> F_L2> F_HThe point P in FIG.₃₁, P₃₂Voltage waveform and punch-through voltage ΔV₁, △ V₂FIG. 8 (f) shows the f of the first embodiment._L1≒ f_L2> F_HThe point P in FIG.₃₁, P₃₂Voltage waveform and punch-through voltage ΔV₁′ 、 △ V₂Represents'. 8 (e) and 8 (f), the vertical axis represents voltage and the horizontal axis represents time. As shown in FIG. 8A, a conventional f is provided between the filters._L1> F_L2> F_HWhen this relationship holds, the point P that has passed through the low-pass filter 801 and the high-pass filter 803₃₁And a point P that has passed through the low-pass filter 801, the low-pass filter 802, and the high-pass filter 803 '.₃₂When the frequency characteristics at are compared, as shown in FIG.₃₁P compared to the pass frequency band at₃₂The pass frequency band of N is narrowed, so that as shown in FIG.₃₁Punch-through voltage ΔV₁Is P₃₂Punch-through voltage ΔV₂Become bigger. This △ V₁And △ V₂Flicker is visually recognized on the screen of the liquid crystal display device. On the other hand, as shown in FIG._L1≒ f_L2> F_HWhen this relationship holds, P_{twenty one}And P_{twenty two}8 (d), the difference in the pass frequency band is smaller than that in FIG. 8 (c). Therefore, as shown in FIG. 8 (f), the penetration voltage ΔV₁'And △ V₂The difference of 'decreases. This △ V₁'And △ V₂When the difference of ‘is not visible as the difference in the transmittance of the liquid crystal of the pixel portion, no flicker is visually recognized on the screen of the liquid crystal display device.
[0044]
And f_L1<F_L2When this relationship holds, the cutoff frequency f is reduced by the low-pass filter 801 before the signal is input to the low-pass filter 802._L1Since the above frequency components are cut off, the low-pass filter f_L2Hardly functions as a high-frequency cutoff filter. For this reason, inevitably P₃₁, P₃₂The punch-through voltages are almost equal, and a liquid crystal display device free from flicker can be realized.
[0045]
As described above, in the low-pass filters 801 and 802, f_L1≒ f_L2Or f_L1<F_L2It has been described that a liquid crystal display device without flicker can be realized when the following relationship holds._L1>> f_L2If the inverter 703 constituting the low-pass filter 801 is designed so that the above relationship does not hold, the flicker level itself can be lowered, so that the yield during display inspection can be substantially improved.
[0046]
Here, the resistance R of the N-type thin film transistor of the inverter 703 when the low-pass filter 801 is not selected._NAnd the parasitic capacitance C in the inverter_INVAs mentioned earlier, In the design, the cut-off frequency f of the low-pass filter 801 equivalently representing the inverter 703 is shown._L1Is 1 / (2π × R_N× C_INV). From these, the cutoff frequency f of the distributed constant type low-pass filter 802 formed on the gate line between the pixel closest to the gate line driving circuit and the pixel farthest from the gate line driving circuit._L2And R_N, C_invR between_N≒ 1 / (2π × C_inv× f_L2) Or R_N> 1 / (2π × C_inv× f_L2R) so that the relationship_NBy designing this, a liquid crystal display device free from flicker can be realized. Or at least R_N<< 1 / (2π × C_inv× f_L2) So that the relationship_NBy designing this, a liquid crystal display device with a low flicker level can be realized. Here we add that the resistance R_NCannot be an infinite value, and the cutoff frequency f_L1Of the frequency f_L11 period (2π × R_N× C_INV) Must be sufficiently shorter than a given period in order to keep a pixel group connected to one gate line in a selected state.
[0047]
As described above, the resistance R of the N-type thin film transistor of the inverter 703 in the non-selected state is required in order to realize a liquid crystal display device free from flickering in terms of design._NNeed to be increased. In contrast, the resistance R of the P-type thin film transistor in the selected state_PObviously, it is better to set the gate line as low as possible because it affects the delay when the gate line is changed from the non-selected state to the selected state. Therefore, more specifically, it is necessary to intentionally unbalance the design sizes of the N-type thin film transistor and the P-type thin film transistor of the inverter that directly drives the gate line of the gate line driving circuit. Normally, when designing an inverter using complementary transistors, the manufacturing process and design size are optimized so that the resistance value in the linear region of the N-type transistor is the same as the resistance value in the linear region of the P-type transistor. Turn into. By doing so, the performance of the transistor can be fully utilized. On the other hand, in the first embodiment, only in the inverter that directly drives the gate line of the gate line driving circuit, the resistance R in the linear region of the N-type thin film transistor._NIs the resistance R in the linear region of a P-type thin film transistor_PDesign to be larger than Specifically, a flicker-free liquid crystal display device can be realized by a very simple design change such as increasing the channel length of the N-type thin film transistor of the inverter or decreasing the channel width.
[0048]
As described above, in the first embodiment, the inverter using the complementary transistor as the inverter for directly driving the gate line of the gate line driving circuit has been described. However, the same applies to the gate line driving circuit using a push-pull type inverter or the like. Applicable. In the first embodiment, a thin film transistor is used as the drive circuit element and the switching element of the pixel. For example, a MOS field effect transistor and an SOI field effect transistor can be used as long as they perform the same operation. Etc. may be used.
[0049]
  (Reference Example 1)
  Reference Example 1 describes a method for realizing a flicker-free liquid crystal display device by providing a low-pass filter between a gate line driving circuit and a pixel.
[0050]
  FIG. 9 shows a gate line driving circuit and a pixel matrix of the liquid crystal display device using the reference example 1.
It is the equivalent circuit diagram extracted about a certain one gate line. Here, the cutoff frequency f is between the inverter 122 that directly drives the gate line of the gate line driving circuit 121 and the first pixel 124 that is closest to the gate line driving circuit 121._L3The low-pass filter 123 is provided. At this time, the cutoff frequency f is between the first pixel 124 closest to the gate line driving circuit 121 and the second pixel 124 ′ farthest from the gate line driving circuit 121._L2There is a distributed constant of the resistance of the gate line 125 and the parasitic capacitance of the gate line 125 that can be equivalently expressed as a low-pass filter of the distributed constant type.
[0051]
When the liquid crystal display device having the configuration shown in FIG. 9 is simplified using the above-described filters in the same manner as in the first embodiment, the equivalent circuit diagram shown in FIG. 10 can be substituted. Here, the resistance of the N-type thin film transistor constituting the inverter 122 in the non-selected state is set as the inverter 122._NAnd a parasitic capacitance C in the inverter_INVThe cutoff frequency f consisting of_L1As the low-pass filter 141, and the first pixel and the second pixel are respectively connected to the cutoff frequency f._HHigh pass filters 144 and 144 '.
[0052]
At this time, if the low-pass filter 141 and the low-pass filter 142 are collectively expressed as a synthesis filter 143, this is equivalent to FIG. 7 used in the description of the first embodiment. Therefore, by providing a low-pass filter 142 between the gate line driving circuit and the first pixel without changing the design of the inverter that directly drives the gate line of the gate line driving circuit from the conventional design. It can be said that the same effects as those of the first embodiment can be obtained.
[0053]
  Hereinafter, the reference example 1 will be described in more detail. In this reference example 1, the cutoff frequency f of the low-pass filter 142 is_L3Is defined as follows. First, the cutoff frequency f of the low-pass filter 141 configured equivalently to the inverter 122 in the non-selected state._L1And the cutoff frequency f of the low-pass filter 142 newly provided in the present reference example 1_L3F between_L1> F_L3Or at least f_L1≒ f_L3The cutoff frequency of the synthesis filter 143 that equivalently represents the two low-pass filters 141 and 142 is the cutoff frequency f._L3It is necessary to depend heavily on This is because the cutoff frequency f of the low-pass filter 142 newly provided in Reference Example 1 is_L3This is because it is necessary to control the passband of the signal before the output signal 146 is input to the pixel closest to the gate line. Further, the cutoff frequency f of the distributed constant type low-pass filter 145 configured equivalently by parasitically forming a gate line across a plurality of pixels._L2And the cutoff frequency f of the low-pass filter 142 newly provided in the present reference example 1_L3F between_L2> F_L3Or at least f_L2≒ f_L3It is necessary that the relationship This relationship can be explained in the same manner as in the first embodiment described above.
That is, in order to minimize the frequency component cut off by the distributed constant type low-pass filter 145, before outputting the signal to the distributed constant type low-pass filter 145, that is, to the gate line driving circuit most. Before outputting the signal to a nearby pixel, the cutoff frequency f of the distributed constant type low-pass filter_L2The lower frequency components need to be cut off.
[0054]
  Now, in a conventional liquid crystal display device with flicker, that is, a liquid crystal display device with a difference in punch-through voltage, a low-pass filter that is equivalent to an inverter that directly drives the gate line of the gate line driving circuit. The cutoff frequency of the distributed constant type low-pass filter that is equivalently formed by parasitically forming a gate line across a plurality of pixels is lower than the cutoff frequency of the gate line driving circuit. As described above, the absolute value of the punch-through voltage becomes smaller as the pixel becomes smaller, and as a result, the difference in the punch-through voltage is visually recognized as flicker. When this is applied to the first reference example, the cutoff frequency f of the low-pass filter 141 configured equivalently to the inverter 122 is obtained._L1And a cutoff frequency f of a distributed constant type low-pass filter 145 configured equivalently by parasitically forming a gate line across a plurality of pixels._L2F between_L1> F_L2This relationship is established. Furthermore, in the liquid crystal display device in which this punch-through voltage is generated in the first place, the cutoff frequency of the high-pass filter equivalently representing each pixel is lower than the cutoff frequency of each low-pass filter parasitic on the gate line, or at least It is necessary to be close to the cutoff frequency of each low-pass filter.
[0055]
  Summarizing the above conditions, in order to obtain a flicker-free liquid crystal display device, the frequency f between the cut-off frequencies of the respective filters is described._L1> F_L2> F_L3> F_HThe cutoff frequency f of the low-pass filter 142 newly provided in this reference example 1 so that_L3However, if it is possible to satisfy at least all of the above conditions, it is possible to reliably reduce the flicker level of the liquid crystal display device. Can be reduced.
[0056]
  Now, how this low-pass filter is specifically configured will be described below with reference to FIG. FIG. 11 schematically shows a liquid crystal display device using the first reference example with respect to one gate line.
[0057]
First, in FIG. 11A, a low-pass filter 164 including a resistor and a capacitor is provided between the gate line driving circuit 161 and the pixel group 167. In this case, the cutoff frequency of the low-pass filter 164 can be determined by designing the resistance and the capacitance. Here, the low-pass filter 164 is configured as a distributed constant type, but may be a lumped-constant type low-pass filter.
[0058]
Next, FIG. 2B shows a low-pass filter 165 using a P-type thin film transistor in which a voltage is applied to the ground potential of the gate electrode between the gate line driving circuit 162 and the pixel group 168. . Equivalently, it can be seen that the low-pass filter 165 is composed of the resistance of the P-type thin film transistor and the parasitic capacitance of the P-type thin film transistor. In this case, the resistance and the parasitic capacitance are arbitrarily set by a method of changing the channel width, channel length, gate oxide film thickness, etc. of the P-type thin film transistor, or a method of connecting a plurality of P-type thin film transistors in parallel. It becomes possible to design, and thus the cutoff frequency of the low-pass filter 165 can be determined. Here, a P-type thin film transistor is used, but this may be a transistor or a diode capable of realizing the same function as an N-type thin film transistor, and a plurality of transistors such as a transmission gate are combined. It does n’t matter. However, when an N-type transistor is used as the switching element of the pixel group, a P-type transistor is used. When a P-type transistor is used as the switching element of the pixel group, an N-type transistor is used as the low-pass filter. It will be described below that the effect can be obtained more by using the above. Here, description will be made assuming that a P-type transistor is used as the low-pass filter as shown in FIG. The P-type thin film transistor is always in a conductive state because its gate electrode is applied with a voltage to the ground potential. However, even though they are in the same conduction state, the resistance between the drain electrode and the source electrode varies depending on the voltage of the signal passing therethrough, and the closer the voltage of the signal approaches the ground potential, the more the resistance between the drain electrode and the source electrode becomes. The resistance will increase. That is, the resistance of the P-type thin film transistor in the non-selected state is higher than the resistance of the P-type thin film transistor in the selected state, so that the signal delay when shifting from the non-selected state to the selected state is The delay in shifting from the selected state to the non-selected state can be reduced. Thereby, without increasing the delay time of the gate line selection signal when starting the selection of the gate line, the difference in the penetration voltage at the end of the selection period of the gate line is reduced, and a liquid crystal display device without flicker is obtained. Can do. The same applies to the case where a P-type transistor is used for the pixel group and an N-type transistor is used as the low-pass filter.
[0059]
In FIG. 11C, a low-pass filter 166 including an operational amplifier, a resistor, and a capacitor is provided between the gate line driving circuit 163 and the pixel group 169. In this case, the cutoff frequency of the low-pass filter 166 can be determined mainly by designing the resistance and the capacitance. In addition, the cutoff frequency of the low-pass filter 166 can be determined by designing various characteristics such as input / output impedance and frequency characteristics of the operational amplifier itself. Here, an active filter using an operational amplifier is shown as an example, but an operational amplifier is not necessary if the circuit has a similar function.
[0060]
  (Reference Example 2)
  In this reference example 2, a method of obtaining a liquid crystal display device free from flicker by providing a resistance modulation circuit between a gate line driving circuit and a pixel group and a driving method thereof will be described. FIG. 12 is a diagram illustrating an example of the second reference example, in which a liquid crystal display device is replaced as an equivalent circuit along the gate line 183. In the second reference example, a resistance modulation circuit 185 including an N-type thin film transistor is provided between the gate line driving circuit 181 and the pixel group 184. The resistance modulation circuit 185 has its resistance value controlled by a resistance modulation signal output from a voltage source 186. In this figure, the resistance modulation circuit 185 has its resistance controlled by inputting the resistance modulation signal to the gate electrode of the N-type thin film transistor. Modulated.
  Next, a driving method of the liquid crystal display device of FIG. 12 will be described in correspondence with the time chart of FIG. Each point P in FIG.₃₁, P₃₂, P₃₃, P₃₄FIG. 13 shows the voltage waveform at. Where point P₃₁Is a latch signal for driving the final inverter that directly drives the gate line in the gate line driving circuit 181, and the point P₃₂The signal appearing at is the output signal from the final inverter. Also, point P₃₃Is the resistance modulation signal that controls the resistance modulation circuit 185, which transitions between two voltage states that are higher than the threshold voltage of the N-type thin film transistor used in the resistance modulation circuit 185. Furthermore, the point P represents the voltage finally applied to the gate electrode of the pixel group.₃₄The signal that appears in First, in order to start writing to the pixel group, a signal at a voltage level for turning on a thin film transistor used for a switching element of the pixel group connected to the gate line 183 is output from the gate line driver circuit 181. . At this time, point P₃₁At about the same time as the voltage of₃₂Is increased to the power supply voltage, and the gate line 183 (P₃₄) Will be charged. At this point, point P₃₃Since the resistance modulation signal appearing in FIG. 2 is in the lower voltage state of the two voltage states, the resistance modulation circuit 185 is in a conductive state having a relatively high resistance, and finally the pixel group Voltage applied to the gate electrode (P₃₄) Is accompanied by a delay. Thereafter, until the video signal is input to the signal line 187, that is, until the video signal input period 226 starts, the resistance modulation signal (P₃₃) Is set to the higher voltage state of the two voltage states, the resistance of the N-type thin film transistor of the resistance modulation circuit 185 is sufficiently reduced, and the voltage applied to the gate line is saturated to the power supply voltage. Thus, the thin film transistor used for the switching element of the pixel group is brought into a complete conduction state. Next, after the video signal input from the signal line 187 in the video signal input period 226 is written to the liquid crystal cell of each pixel, the resistance modulation signal (P₃₃) Is set to the lower voltage state of the two voltage states and waits for the selection period 226 to end. At the same time as the selection period 226 ends, the gate line driver circuit 181 outputs a voltage level signal (P) that insulates the thin film transistors used for the switching elements of the pixel group 184 connected to the gate lines 183.₃₂) Is output. However, since the resistance modulation element 186 is in a conductive state having a relatively high resistance at this time, a delay occurs in the signal here, and the voltage (P₃₄) Falls slowly. If this is seen in terms of frequency, the high frequency component causing the penetration voltage is cut off. In addition, the same conditions as in the first embodiment and the first reference example are applied to the resistance modulation circuit of the first reference example. By doing so, a liquid crystal display device free from flicker can be obtained.
[0061]
  In the liquid crystal display device of Reference Example 2 described above, the total capacitance parasitic on the power supply of the gate line drive circuit when the conventional method of lowering the power supply voltage of the gate line drive circuit is used only when the selection of the gate line is completed. Compared with the current consumption required for charging / discharging, it is sufficient to charge / discharge only the same number of thin film transistors as the number of gate lines, so that the same effect can be obtained with much less current consumption.
[0062]
  (Reference Example 3)
  In Reference Example 3, the output of the shift register of the gate line driving circuit, the output of the delay circuit that delays the output of the shift register for a fixed time, and the output of the shift register of the next stage if necessary are provided for each stage. A method for realizing a flicker-free liquid crystal display device by applying the three-state voltage exclusively to the gate line after the input to the logical operation circuit will be described in detail.
[0063]
  FIG. 14 is a block diagram for comprehensively explaining the third reference example. This figure is roughly divided into a gate line driving circuit 241, a pixel group 248, and three power supply lines 249, 250, and 251. The gate line driving circuit 241 includes a shift register 242, a delay circuit 243, a logic operation circuit 244, and power switches 245, 246, and 247 that exclusively select three power lines. At this time, the power supply line 249 is a voltage V that brings the pixel group into a conductive state by the positive power supply 252._ddThe power supply line 250 is connected to the voltage V that causes the pixel group to be insulated by the negative power supply 253._ssIn addition, the power supply line 251 is V_ddLower V_ssHigher voltage V_rrThe voltage source 254 of V_rrIs applied. The power switch 245 is provided to control the conduction state between the power line 249 and the gate line, the power switch 246 is provided to control the conduction state between the power line 250 and the gate line, and the power source The switch 247 is provided so as to control a conduction state between the power supply line 251 and the gate line.
[0064]
The flow of this block diagram is shown below in order of the operation of the gate line driving circuit. First, it is assumed that a selection signal for selecting a gate line is output from the shift register 242 as in the conventional case. At this time, the logic operation circuit 244 receives the selection signal, the selection signal that has been delayed for a predetermined time through the delay circuit 243, and the output of the next stage of the shift register 242. At this time, since the next-stage gate line is not yet selected, the next-stage output of the shift register 242 is in a non-selected state. In this state, the logic operation circuit 244 makes only the switch 245 connected to the power supply line 249 conductive. Thus, the gate line has a voltage V_ddAnd the pixel group connected to the gate line becomes conductive. By sending a video signal to a signal line connected to the pixel group in this state, a signal can be written in the liquid crystal cell of the pixel group connected to the gate line. Next, after the writing to the pixel is completed, a non-selection signal is output from the shift register 242 to deselect the gate line. At this time, the logical operation circuit 244 receives the non-selection signal, the selection signal that has been delayed for a predetermined time through the delay circuit 243, and the output of the next stage of the shift register 242. At this time, a selection signal for selecting the next-stage gate line is output to the next-stage output of the shift register 242. Considering this state in more detail, first, although the non-selection signal from the shift register 242 is input to the delay circuit 243, the output of the delay circuit 243 is delayed. It turns out that it will be in the state where it remains. Hereinafter, the period in this state is referred to as a waiting period. At this time, the logic operation circuit 244 receives from the shift register a non-selection signal for deselecting the gate line, a selection signal for selecting the next-stage gate line, and a delay circuit 243 during the waiting period. A selection signal that is still in a selected state is input from. As a result of the logical operation, the logical operation circuit 244 makes only the power switch 247 conductive, and the gate line is connected to the voltage V during the waiting period._rrContinue to apply. Next, when this waiting period has passed and the output of the delay circuit 243 is also in a non-selected state, the logic operation circuit 244 makes only the power switch 246 conductive, and the gate line is connected to the voltage V_ssContinue to apply. By repeating the above for each gate line, all the gate lines can be selected.
[0065]
  Now, let us organize the time series change of the voltage applied to the gate line. First, the gate line is selected and the voltage V_ddTo be applied. Next, at the same time as the selection period is over, the voltage V_rrTo be applied. At the end of the waiting period, the gate line is deselected and the voltage V_ssTo be applied. In this way, the difference from the conventional driving method is that the voltage V is immediately applied when the selection period ends._ssVoltage V_ddLower voltage V_ssHigher voltage V_rrAfter calming down once, V_ssIt is that. By performing such driving, the falling signal applied to the gate line from the gate line driving circuit when the gate line is changed from the selected state to the non-selected state can be moderated. If attention is paid to the frequency component of the signal in the same manner as in the above-described embodiment or reference example, the high-frequency component of the falling signal is reduced, and the absolute value of the aforementioned punch-through voltage can be reduced. . That is, the flicker of the liquid crystal display device can be eliminated. A liquid crystal display device that realizes this reference example 3 and its operation will be specifically described below. FIG. 15 is an equivalent circuit diagram showing an example of the third reference example. The gate line driver circuit 261 includes a shift register 268, a delay circuit 263, a 2-input EXOR gate 264, a 2-input NAND gate 265, an N-type thin film transistor 266, a P-type thin film transistor 267, and a power supply line 269. The First, the delay circuit 263 is connected to the signal output terminal of the shift register 268, and the input terminal and output terminal of the delay circuit 263 are connected to the two input terminals of the EXOR gate 264, respectively. On the other hand, the output terminal of the delay circuit 263 is connected to one drain electrode of the N-type thin film transistor so as to control the conduction state through the N-type thin film transistor 266 with the gate line 270. Further, the output terminal of the EXOR gate 264 and the output terminal of the next-stage EXOR gate 264 ′ are connected to the two input terminals of the NAND gate 265, respectively. Further, the output terminal of the NAND gate 265 is connected to the gate electrode of the N-type thin film transistor 266, and the conduction state between the gate line 270 and the delay circuit 263 is controlled by the output of the NAND gate 265. The output terminal of the NAND gate 265 is also connected to a gate electrode of a P-type thin film transistor 267 provided so as to control a conduction state between the power supply line 269 and the gate line 270. When this is repeated for each stage of the gate line driving circuit, the gate line driving circuit 261 of FIG. 15 is obtained.
[0066]
Next, the operation of this gate line driving circuit will be briefly described with reference to FIG. 15 and the time chart shown in FIG. Point P indicated by a black circle in FIG.₄₁~ P₄₈The time chart of FIG. 16 shows the time series change of the voltage at. Here, P₄₁, P₄₂As can be seen from the voltage waveform at, the selection signal output from the shift register to each stage is separated in time series for each stage.
[0067]
To explain step by step, first, in the initial state, the output from the shift register 268 is at a low level, before and after the delay circuit 263 (P₄₁, P₄₃), The output from the EXOR gate 264 (P₄₅) Is also at a low level. Similarly, the output from the EXOR gate 264 'at the next stage (P₄₆) Is also at a low level. Therefore, the output of the NAND gate 265 that inputs the outputs from the two EXOR gates is at a high level, the P-type thin film transistor 267 is in an insulated state, the N-type thin film transistor 266 is in a conductive state, and the delay circuit 263 Low level output (P₄₃) To the gate line 270 (P₄₈) Is applied.
[0068]
When this equilibrium is broken, the selection pulse is transferred from the shift register 268 to the point P.₄₁Suppose that it is output to. First, the input terminal (P₄₁) Becomes high level, but the output terminal (P₄₃) Is still low. Therefore, the EXOR gate 264 having the input / output signal of the delay circuit 263 as an input signal is a high level signal (P₄₅) Is output. At this time, since the EXOR gate of the next stage has no change in its two input terminals, the low level signal (P₄₆) Continues to be output. Therefore, the NAND gate 265 having the output signals of the two EXOR gates as input signals continues to output a high level signal, keeps the N-type thin film transistor 266 in a conductive state, and outputs (P (P) from the delay circuit 263).₄₃) To the gate line (P₄₈) Thereafter, even after the waiting period determined by the delay time of the delay circuit 263 has ended, the potential of the input / output terminal of the delay circuit 263 becomes equal and the output of the EXOR gate (P₄₅) Outputs a low level signal again, the output signal (P₄₃) Is continuously applied to the gate line 270, and the gate line 270 is applied to a high-level voltage, and among the pixel group 262, the pixel group connected thereto is turned on.
[0069]
  Thereafter, after a video signal is written into the pixel group, a low-level signal (P) from the shift register 268 ending the selection period of the gate line 271.₄₁) Is output. At the same time, the output of the next stage of the shift register 268 (P₄₂) Goes high to select the next gate line. At this moment, in order to enter the waiting period of the delay circuit 263, both the EXOR gate 264 and the next-stage EXOR gate 264 'output a high level (P₄₅, P₄₆). In response to this, the NAND gate 265 whose both input signals are at the high level outputs a low level signal (P₄₇Then, the N-type thin film transistor 266 that has been kept conductive between the gate line 270 and the delay circuit 263 until now is put into an insulating state. Further, conversely, the P-type thin film transistor 267 that has been in an insulated state is turned on, and the potential applied to the power supply line 269 is applied to the gate line 270 during the waiting period of the delay circuit 263 ( P₄₈).
Almost simultaneously with the end of this waiting period and the input / output signals of the delay circuit 263 becoming equipotential, the outputs (P of the two EXOR gates 264, 264 '₄₅, P₄₆) Again go low, and the output (P₄₇) Returns to high level again. This means that this is the same as returning to the initial state again, and the low level signal from the delay circuit 263 is applied to the gate line 270. That is, the delay circuit 263 returns to the initial state again at the end of the waiting period. On the other hand, as for the next-stage gate line, a high level signal is applied simultaneously with the end of the waiting period of the delay circuit, and it can be seen that selection of the gate line is repeated. By repeating this further in the previous stage of the gate line driving circuit, the gate line driving circuit of the present reference example 3 can be operated.
[0070]
Now consider the correspondence between the equivalent circuit diagram of FIG. 15 and the block diagram of FIG. Although there are three power lines 252, 253, 254 in the block diagram of FIG. 14, it will first be noticed that only one power line 269 is found in the equivalent circuit diagram of FIG. Here, it is obvious that the power supply line 251 corresponds to the power supply line 269, but the other two power supply lines are not lost. The fact that there are two positive and negative voltage sources for driving the shift register 268, NAND gate, EXOR gate, etc., which are omitted in FIG. 15, is apparent from the existence of voltages corresponding to the high level and low level described above. Will. That is, the positive voltage source and the power supply line that output a voltage corresponding to the high level are the voltage source 252 and the power supply line 249 shown in FIG. 14, and outputs a voltage corresponding to the low level. The negative voltage source corresponds to the voltage source 253 and the power line 250 shown in FIG.
[0071]
  As described above, in Reference Example 3, the circuit of Reference Example 3 is incorporated in the gate line driving circuit 241. However, if the circuit has a similar configuration, it is provided immediately before the pixel group 243, for example. It doesn't matter. As for the delay circuit, for example, a delay circuit in which a plurality of inverters are connected to cause a delay in the input and output may be used, or a delay circuit using the discharge time of the charge stored in the capacitor may be constant. Any delay circuit can be used as long as the delay time can be secured. Furthermore, a wiring for sending a signal for controlling the delay time from the outside to the delay circuit may be newly provided.
[0072]
【The invention's effect】
In the active matrix type liquid crystal display device in which the above means is adopted, it is possible to obtain a very high quality image with no flicker and burn-in on the display screen. As a result, defective display products related to flicker can be surely eliminated, so that the yield of the liquid crystal display device can be substantially improved and the manufacturing cost can be reduced. In addition, since the direct current component applied to the liquid crystal cell can be minimized from design measures, liquid crystal burn-in can be minimized, and a highly reliable liquid crystal display device with little time series change is provided. can do.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of a conventional liquid crystal display device.
FIG. 2 is an equivalent circuit diagram illustrating a conventional liquid crystal display device.
FIG. 3 is a diagram illustrating an example of a driving method of a conventional liquid crystal display device.
FIG. 4 is a diagram for explaining a conventional liquid crystal display device by equivalently extracting one gate line.
FIG. 5 is a diagram for explaining a transient response of a voltage applied to a liquid crystal of a conventional liquid crystal display device.
FIG. 6 is a diagram illustrating an example of Embodiment 1 of the present invention.
FIG. 7 is a diagram for explaining the first embodiment of the present invention of FIG. 6 as a simplified equivalent circuit.
FIG. 8 is a diagram for explaining the conditions for establishing Example 1 of the present invention. FIG. 8A is a diagram illustrating the relationship between the frequency characteristics of the conventional frequency filters. FIG. 8B is a diagram illustrating the relationship between the frequency characteristics of the frequency filters in the first embodiment. FIG. 8C shows a point P after passing through each frequency filter when the condition of FIG.₁, Point P₂It is a figure showing the relationship of the frequency characteristic in. FIG. 8D shows a point P after passing through each frequency filter when the condition of FIG. 8B is satisfied.₁, Point P₂It is a figure showing the relationship of the frequency characteristic in. FIG. 8E shows a point P after passing through each frequency filter when the condition of FIG.₁, Point P₂It is a figure showing the voltage waveform in. FIG. 8F shows a point P after passing through each frequency filter when the condition of FIG. 8B is satisfied.₁, Point P₂It is a figure showing the voltage waveform in.
FIG. 9 is a diagram illustrating an example of Reference Example 1 of the present invention.
FIG. 10 is a diagram illustrating a simplified equivalent circuit of Reference Example 1 of the present invention shown in FIG. 9;
FIG. 11 is a diagram illustrating a specific example of Reference Example 1 of the present invention. FIG. 11A is a diagram illustrating a specific example using a low-pass filter composed of a resistor and a capacitor. FIG. 11B illustrates a specific example using a low-pass filter made of a thin film transistor. FIG. 11C illustrates a specific example using a low-pass filter including an operational amplifier, a capacitor, and a resistor.
FIG. 12 is a diagram illustrating an example of Reference Example 2 of the present invention.
13 is a diagram for explaining an example of a driving method of Reference Example 2 in FIG. 12;
FIG. 14 is a diagram illustrating an example of Reference Example 3 of the present invention.
FIG. 15 is a diagram for explaining an example of Reference Example 3 of the present invention.
FIG. 16 is a diagram illustrating an example of a driving method according to Reference Example 3 of the present invention.
[Explanation of symbols]
201 ・ ・ ・ Source line driving circuit
202... Gate line driving circuit
203 ... Pixel matrix
204 ・ ・ ・ Transparent insulating substrate
205 ・ ・ ・ Thin film transistor
206 ・ ・ ・ Liquid crystal cell
X₁, X₂, X_Three  ... Source line
Y₁, Y₂, Y_Three  ... Gate lines
301 ・ ・ ・ Source line driving circuit
302 ・ ・ ・ Gate line driving circuit
303 ... Pixel matrix
304 ・ ・ ・ X side shift register
305 ... X side buffer
306 ... Video signal line
307, 307 '... Analog switch
308, 308 '... source line
309 ... Y side shift register
310 ... Y side buffer
311, 311 ′ gate line
312, 312 ′... Thin film transistor
313, 313 '... Liquid crystal cell
331: Clocked inverter defined by clock CLX
332... Clocked inverter defined by clock CLX *
333 ... Inverter
334... Basic cell of X side shift register
335... Clocked inverter defined by clock CLY
336... Clocked inverter defined by clock CLY *
337 ... Inverter
338... NOR logic gate
339 ... Basic cell of Y side shift register
341 ... Start pulse input terminal of X side shift register
342 ... Start pulse input terminal of Y side shift register
344... Video signal input terminal
CLX, CLX * ... Clock CLX and Clock CLX *
CLY, CLY * ... Clock CLY and Clock CLY *
P₁, P₂  ... Point P of the equivalent circuit in FIG.₁And point P₂  Q₁, Q₂  ... Point Q of the equivalent circuit in FIG.₁And point Q₂  R₁, R₂  ... Point R of the equivalent circuit in FIG.₁And point R₂  V₁  ... Point V of the equivalent circuit in FIG.₁
401... Voltage waveform at point P1 in FIG.
402 ... Voltage waveform at point P2 in FIG.
403 ... Voltage waveform at point Q1 in FIG.
404 ... Voltage waveform at point Q2 in FIG.
405 ... Voltage waveform at point V1 in FIG.
406 ... Voltage waveform at point R1 in FIG.
407 ... Voltage waveform at point R2 in FIG.
408 ・ ・ ・ Video center
411 ... Voltage waveform of the clock CLY in FIG.
412... Voltage waveform of clock CLX in FIG.
501 501 ・ ・ ・ Pixel transistor
502 ... Gate selection pulse
503 ... Gate line
504, 504 '... Liquid crystal cell
505, 505 '... Coupling capacitance between the gate line 503 and the liquid crystal cells 504, 504'
508... First low-pass filter
509... Second low-pass filter
510... First delayed pulse
511 ... Second delayed pulse
C₁, C₂, G₁, G₂  ... Point C in the equivalent circuit diagram of FIG.₁, C₂, G₁, G₂  601 Time axis
602 ... Voltage of gate selection pulse
603 ... Liquid crystal applied voltage
611 ... Ideally no delay gate selection pulse
612 ... point G in FIG.₁Gate selection pulse at
613 ... Point G in Fig. 4₂Gate selection pulse at
621... Waveform of liquid crystal applied voltage when a gate selection pulse without ideal delay is input
622 ... point C in FIG.₁LCD applied voltage waveform
623 ... point C in FIG.₂LCD applied voltage waveform
701... Gate line driving circuit
702... Latch signal for driving the final inverter 703 of the gate line driving circuit 701
703... Final inverter for directly driving the gate line 704 of the gate line driving circuit 701
704 ... Gate line
705... Pixel closest to the gate line driving circuit 701
705 '... the pixel farthest from the gate line driving circuit 701
706, 706 '... Pixel transistor
707... Capacitance and resistance parasitic on the gate line between the pixels 705 and 705 'in a distributed constant manner
V_dd  ... Positive power supply voltage
R_N, R_P  ... Resistance of N-type and P-type thin film transistors that form final inverter 703
I_P, I_N  ... Current flowing in N-type and P-type thin film transistors constituting final inverter 703
GND ・ ・ ・ Ground power supply
801, 802 ... Low-pass filter
803, 803 '... high-pass filter
804 ... Output signal of final inverter of gate line driving circuit
901 ... Frequency axis
902... Axis representing gain of each frequency filter
903 ... Point P₁, Point P₂Axis representing signal gain at 904 Time axis
905 ... Point P₁, Point P₂Voltage waveform at
906 ... Frequency characteristics of the low-pass filter 801 in FIG.
907 ... Frequency characteristics of the low-pass filter 802 in FIG.
908... Frequency characteristics of the high-pass filters 803 and 803 'in FIG.
909 ... Point P₁Frequency characteristics at
910 ... Point P₂Frequency characteristics at
911 ... Point P₁Voltage waveform at
912 ... Point P₂Voltage waveform at
121 ・ ・ ・ Gate line driving circuit
122... Final inverter for directly driving the gate line 125 in the gate line driving circuit 122
123 ··· Newly provided low-pass filter
124, 124 '... first pixel, second pixel
125 ・ ・ ・ Gate line
141, 142 ... Low-pass filter
143... A synthesis filter in which the low-pass filter 141 and the low-pass filter 142 are synthesized
144, 144 '... high-pass filter
145 ... Low-pass filter
146 ... Output signal of the final inverter
161, 162, 163... Gate line drive circuit
164... Low pass filter composed of capacitance and resistance
165... Low-pass filter composed of P-type thin film transistor
166... Low-pass filter comprising an operational amplifier, a capacitor, and a resistor
167, 168, 169... Pixel matrix
181... Gate line driving circuit
182 ... Output signal of the final inverter
183 ... Gate line
184 ... Pixel matrix
185... Resistance modulation circuit using N-type thin film transistor
186... Resistance modulation signal source
187 Signal line
P₃₁, P₃₂, P₃₃, P₃₄  ... Point P₃₁, P₃₂, P₃₃, P₃₄  221: Point P in FIG.₃₁Voltage waveform at
222 ・ ・ ・ Point P in FIG.₃₂Voltage waveform at
223... Point P in FIG.₃₃Voltage waveform at
224... Point P in FIG.₃₄Voltage waveform at
225 ... Gate line selection period
226 ... Video signal input period
241 ... Gate line driving circuit
242 ... Shift register
243 ... Delay circuit
244: Logical operation circuit
245... Switch for controlling conduction state between power supply line 249 and gate line
246... Switch for controlling a conduction state between the power supply line 250 and the gate line
247... Switch for controlling a conduction state between the power supply line 251 and the gate line
248 ... Pixel matrix
249 ... Voltage V_ddPower line
250 ・ ・ ・ Voltage V_ssPower line
251 ... Voltage V_rrPower line
252 ... Voltage V_ddVoltage source
253... Voltage V_ssVoltage source
254 ... Voltage V_rrVoltage source
261 ... Gate line driving circuit
262 ... Pixel matrix
263... Delay circuit
264, 264 '... EXOR gate
265... NAND gate
266 ... N-type thin film transistor
267 P-type thin film transistor
268 ... Shift register
269 ... Power line
270: Gate line
P₄₁, P₄₂, P₄₃, P₄₄, P₄₅, P₄₆, P₄₇, P₄₈  ... Each point of equivalent circuit, point P₄₁, Point P₄₂, Point P₄₃, Point P₄₄, Point P₄₅, Point P₄₆, Point P₄₇, Point P₄₈  281 ... Point P in FIG.₄₁Voltage waveform at
282 ... Point P in Fig. 15₄₂Voltage waveform at
283 ... Point P in Fig. 15₄₃Voltage waveform at
284: Point P in FIG.₄₄Voltage waveform at
285 ... Point P in Fig. 15₄₅Voltage waveform at
286 ... Point P in Fig. 15₄₆Voltage waveform at
287 ... point P in Fig. 15₄₇Voltage waveform at

Claims (2)

An active matrix liquid crystal display device comprising a plurality of gate lines and a plurality of source lines, and a plurality of pixels formed corresponding to intersections of the gate lines and the source lines,
The gate line driving circuit for driving each gate line includes an inverter,
The inverter is configured such that when the gate line is in a non-selected state with respect to a current flowing between the first voltage source of the inverter and the gate line when the gate line is in a selected state, Configured to reduce a current flowing between the second voltage source and the gate line;
A cut-off frequency f _L1 when the inverter equivalently expressed as a first low-pass filter when the gate line and the unselected state, the farthest pixel and the closest pixel from the gate line drive circuit The cutoff frequency f _L2 when the parasitic capacitance and resistance existing in a distributed constant form in the gate line between them are equivalently expressed as the second low-pass filter, and the resistance and parasitic capacitance of the switching element in each pixel are increased. There is a relationship of f _H <f _L1 <f _L2 or a relationship of f _H <f _L1 and f _L1 and f _L2 being equal to the cutoff frequency f _H when equivalently expressed as a pass filter. To make it happen,
An active matrix type liquid crystal display device. The inverter is a complementary inverter;
When an N-type transistor is used as the switching element of each pixel,
The complementary inverter is configured such that the on-current in the linear region of the N-type transistor is smaller than the on-current in the linear region of the P-type transistor constituting the complementary inverter.
When a P-type transistor is used as a pixel switching element,
Configuring the complementary inverter so that the on-current in the linear region of the P-type transistor is smaller than the on-current in the linear region of the N-type transistor constituting the complementary inverter;
The active matrix type liquid crystal display device according to claim 1.

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