JP3879626B2

JP3879626B2 - 絶縁ゲート型半導体装置

Info

Publication number: JP3879626B2
Application number: JP2002240626A
Authority: JP
Inventors: 規仁戸倉; 晴夫川北; 裕戸松
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-08-21
Filing date: 2002-08-21
Publication date: 2007-02-14
Anticipated expiration: 2022-08-21
Also published as: JP2004079892A

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）やパワーＭＯＳ電界効果型トランジスタ（以下、パワーＭＯＳＦＥＴと記す）を備える絶縁ゲート型の半導体装置に関する。
【０００２】
【従来の技術】
近年、高耐圧大電流用スイッチング素子としてＩＧＢＴが多く使用されている。インダクタンス負荷を駆動する用途においては、ＥＳＤやフライバック等の過電圧サージがコレクタに印加されてブレークダウンし、ＩＧＢＴに内在する寄生サイリスタが動作してラッチアップし、素子が制御不能になることがあった。
【０００３】
これを解決する方法として、例えば、Z. J. Shen et al.,"High Voltage Clamped IGBT for Automotive Ignition Applications", Proceeding of International Symposium on Power Semiconductor and ICs, page 97(May 1998).の論文に記載されているように、コレクタ耐圧より低い耐圧のツェナーダイオードをコレクタ、ゲート間に接続する方法が提案されている。
【０００４】
この方法を説明するために、図６に絶縁ゲート型半導体装置を含む点火装置の回路構成を示す。この点火装置２は、絶縁ゲート型半導体装置５１、点火コイル３１、点火プラグ３２、ゲート入力抵抗３３、制御信号端子３４、電源端子３０、接地端子３５で構成されている。
【０００５】
絶縁ゲート型半導体装置５１は、ｎチャネル型のＩＧＢＴ１０、ＩＧＢＴ１０のコレクタ１１とゲート１３との間に接続された双方向ツェナーダイオード１４、ＩＧＢＴ１０のゲート１３とエミッタ１２との間に接続され、ＩＧＢＴ１０の静電破壊等を防止するためのゲート保護用双方向ツェナーダイオード５２で構成されている。
【０００６】
以上のように構成された点火装置において、点火コイル３１の１次コイルにスイッチングにより発生するフライバックはμｓ〜ｍｓオーダーの低速サージである。双方向ツェナーダイオード１４の耐圧を越えるサージがコレクタ１１に印加されると、双方向ツェナーダイオード１４がブレークダウンし、アバランシェ電流がゲート１３に流れてゲート・エミッタ間容量１７をチャージする。なお、このゲート・エミッタ間容量１７とは、通常、ゲートとエミッタとの間に形成されるゲート絶縁膜容量である。
【０００７】
これにより、ゲート電圧がしきい値電圧（例えば１０Ｖ）以上に達してＩＧＢＴ１０がオン状態になる。この時のコレクタ電圧は、双方向ツェナーダイオード１４のブレークダウン電圧（例えば５００Ｖ）でクランプされるが、ＩＧＢＴ１０のコレクタ耐圧はこの電圧よりも高く設定（例えば７００Ｖ）されているから、ＩＧＢＴ１０はブレークダウンしない。すなわち、ＩＧＢＴ１０がオン状態になってコレクタ電流を流すことによって、サージを素子全面に分散して通電させ、コレクタ１１に印加された過電圧がトリガとなって起こるラッチアップを回避できる。
【０００８】
【発明が解決しようとする課題】
一方、例えば自動車のようにサージ環境が厳しい用途においては、異常な経路を経由してサージがリークし、一般的なＥＳＤの電圧値、電流値を大幅に越え、ｎｓ〜μｓオーダーの高電圧高速サージがＩＧＢＴ１０に印加される場合がある。例えば図７（ａ）に示すような高電圧高速サージがコレクタ１１に加わる場合、時刻ｔ１、ｔ４付近においてサージ電圧が双方向ツェナーダイオード１４のブレークダウン電圧（例えば５００Ｖ）を越え、このダイオードを経由してゲート・エミッタ間容量１７をチャージする。
しかしながら、ゲート・エミッタ間容量１７がチャージされるのは、サージ電圧が５００Ｖを越えたとき、つまり、図７（ａ）に示すように、時刻ｔ１での第１ピークと、ｔ４での第２ピークのときのみであることから、図７（ｂ）に示すようにＩＧＢＴ１０のゲート電圧は、時刻ｔ１、ｔ４付近においてステップ状に増加するが、約４Ｖにしかならず、ゲート電圧をしきい値電圧以上にすることができない場合がある。すなわち、チャージ量が不足することから、ＩＧＢＴ１０を十分にオン状態にすることができない。この結果、素子のラッチアップを回避することができず制御不能になってしまう。
【０００９】
本発明は、上記点に鑑みて、高電圧高速サージに対してもラッチアップを抑制することができ、信頼性の高いＩＧＢＴを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明の絶縁ゲート型半導体装置では、ＩＧＢＴ（１０）のエミッタ（１２）とゲート（１３）との間にて、エミッタ（１２）側に浮遊インダクタンス（１８）を介して単方向ダイオード（１９ａ、１９ｂ）のアノードを接続し、ゲート（１３）側に単方向ダイオード（１９ａ、１９ｂ）のカソードを接続していることを特徴としている。
【００１１】
また、請求項２に記載の発明の絶縁ゲート型半導体装置では、パワーＭＯＳＦＥＴのソースとゲート間にて、ソース側に浮遊インダクタンスを介して単方向ダイオードのアノードを接続し、ゲート側に単方向ダイオードのカソードを接続していることを特徴としている。
【００１２】
さらに、請求項３に記載の発明では、高電圧高速サージが印加されても、単方向ダイオード（１９ａ、１９ｂ）を介して、ゲート（１３）をチャージできるように浮遊インダクタンス（１８）が調整されていることを特徴としている。
【００１３】
これらの発明は、ＩＧＢＴのコレクタ、エミッタ間、又はパワーＭＯＳＦＥＴのドレイン、ソース間にコレクタ耐圧を越える高電圧高速サージが加わった直後に発生するエミッタ電流又はソース電流の高周波振動を利用するものである。この高周波振動電流がエミッタ又は、ソースに接続された浮遊インダクタンスを流れることにより、浮遊インダクタンスに高周波電圧が発生する。そして、この高周波電圧を単方向ダイオードで整流することで、ゲートをチャージすることができる。
【００１４】
このチャージ量は、浮遊インダクタンス、単方向ツェナーダイオードの動作抵抗、ゲート入力容量、サージの条件により最適設計が容易であり、特に、インダクタンス成分を調整することで、高電圧高速サージが印加されても、素子をオン状態とすることができるように、チャージ量を設定することができる。したがって、これらの発明によれば、従来のコレクタ又はドレインと、ゲートとの間に双方向ツェナーダイオードが接続されている絶縁ゲート型半導体装置と比較して、高電圧高速サージが印加されたとき、ゲートへのチャージ量を多くすることができる。この結果、このチャージによりサージ印加時にゲート電圧を十分高くして深くバイアスするため、サージ電流の集中を緩和してラッチアップを防止できる。
【００１５】
請求項４に示すように、ＩＧＢＴではコレクタ（１１）とゲート（１３）との間に、又、ＭＯＳＦＥＴではドレインとゲートとの間に、双方向ツェナーダイオード（１４）を接続することもできる。このように、双方向ツェナーダイオードを用いたチャージ方法と浮遊インダクタンスを利用したチャージ方法とを併用することで、高電圧高速サージが印加されたとき、ゲートを十分にチャージし、素子をオン状態とすることもできる。
【００１６】
請求項５に示すように、双方向ツェナーダイオード（１４）と単方向ダイオード（１９ａ、１９ｂ）とを半導体素子に集積化させることもできる。これにより、絶縁ゲート型半導体装置を小型化することができる。また、部品点数を減少させることができるので、コストを減少させることができる。
【００１７】
請求項６に示すように、浮遊インダクタンス（１８）として、例えば、半導体素子に集積化され、半導体素子と電気的に接続されている金属配線（１８ｂ）、若しくは半導体素子の外部に形成され、半導体素子と電気的に接続されている導線（１８ａ）のインダクタンス成分を用いることができる。
【００１８】
請求項７に示すように、単方向ダイオードとして、単方向ツェナーダイオード（１９ｂ）を用いることができる。これにより、半導体素子の静電破壊等を防止することができる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２０】
【発明の実施の形態】
（第１実施形態）
図１に本発明を適用した第１実施形態における絶縁ゲート型半導体装置の平面図を示す。また、図２に図１の絶縁ゲート型半導体装置を含む点火装置の回路構成を示す。なお、図１、２中の構成要素において、図６と同一部分には同じ符号を与えた。
【００２１】
図１、２中の絶縁ゲート型半導体装置１は図６中の絶縁ゲート型半導体装置５１に対応している。本実施形態における絶縁ゲート型半導体装置１が図６中の絶縁ゲート型半導体装置５１に対して異なる部分は、エミッタ１２とエミッタ端子１６の間の導線の浮遊インダクタンス１８を定義したこと、図６においてゲート１３とエミッタ１２との間に接続されていた保護用ツェナーダイオード５２を、単方向ダイオードとしてのショットキーダイオード１９ａに変更したことである。
【００２２】
具体的な構造は、図１に示すように、基板４上において、半導体素子としてのＩＧＢＴ１０等の部品が固定され、それぞれの部品が電気的に接続されている。ｎチャネル型のＩＧＢＴ１０の表面上のエミッタ１２とゲート１３は、金属ワイヤ１８ａを介して、それぞれエミッタ端子１６、ゲート端子２９と接続されている。本実施形態では、この金属ワイヤ１８ａのインダクタンス成分を浮遊インダクタンス１８として用いている。
【００２３】
ショットキーダイオード１９ａは、ＩＧＢＴ１０とは別に形成されており、ＩＧＢＴ１０の外部にてエミッタ端子１６とゲート端子２９との間に接続されている。なお、ショットキーダイオード１９ａのカソードが、ゲート側に接続されている。また、ゲート端子２９には、ゲート入力抵抗３３、信号端子３４、制御用ＩＣ５が順に接続されている。
【００２４】
本実施形態では、金属ワイヤ１８ａは、後に説明するが、高電圧高速サージが印加されたとき、ショットキーダイオード１９ａを介して、ゲート、エミッタ間容量１７をチャージし、ＩＧＢＴ１０をオン状態とすることができるように、所望の線幅と長さとなっている。
【００２５】
次に、このように構成された絶縁ゲート型半導体装置１に高電圧高速サージが印加されたときの動作を説明する。
【００２６】
点火コイル３１等の負荷の動作異常によりコレクタ１１に高電圧高速サージが印加されたとき、絶縁ゲート型半導体装置１、点火コイル３１等の負荷、および電源３０からなる回路に高周波振動が発生する。このため、エミッタ１２には高周波振動電流が流れる。この高周波振動電流（エミッタ電流Ｉｅ）が浮遊インダクタンス１８を流れることで、浮遊インダクタンス１８に高周波電圧（浮遊インダクタンス１８の誘起電圧ＶＬ）が発生する。
【００２７】
図３（ａ）、（ｂ）、（ｃ）、（ｄ）に、それぞれ高電圧高速サージが印加されたときのコレクタ電圧Ｖｃ、エミッタ電流Ｉｅ、浮遊インダクタンス１８の誘起電圧ＶＬ、ゲート・エミッタ間電圧Ｖｇの波形を模式的に示す。
【００２８】
図３（ａ）に示すコレクタ電圧は、時刻ｔ１、ｔ４付近においてサージにより高電圧に達し、図７（ａ）、（ｂ）に示す従来例と同様に、双方向ツェナーダイオード１４のブレークダウン電圧（例えば５００Ｖ）を越えたサージがゲート、エミッタ間容量１７をチャージする。このチャージ量Ｖｇ１は、例えば約４Ｖである。
【００２９】
一方、図３（ａ）に示すコレクタ電圧Ｖｃのサージ波形に対応して、エミッタ１２に流れるエミッタ電流Ｉｅ、浮遊インダクタンス１８に発生する誘起電圧ＶＬ（極性はエミッタ端子１６側を正）は、図３（ｂ）、（ｃ）に示すように減衰振動波形を呈する。誘起電圧ＶＬは、浮遊インダクタンスＬとエミッタ電流Ｉｅを用いて下記の数１で与えられる。
【００３０】
【数１】
ＶＬ＝−Ｌ・ｄＩｅ／ｄｔ
図３（ｃ）に示す誘起電圧ＶＬはショットキーダイオード１９ａにより整流（図２のＡで示す方向に電流が流れ、Ｂで示す方向に電流が流れないこと）される。ショットキーダイオード１９ａの順方向降下電圧Ｖｆ２（例えば約３Ｖ）を越えた誘起電圧ＶＬにより、図２のＡで示した方向に電流が流れ、ゲート、エミッタ間容量１７をチャージする。このチャージ動作は、誘起電圧ＶＬの減衰振動波形の１回目ピーク（時刻ｔ３）、２回目ピーク（時刻ｔ５）以降も継続し、例えば５回続く。
ここで、この動作によるゲート、エミッタ間容量１７のチャージ量Ｖｇ２を以下にて詳細に説明する。
ショットキーダイオード１９ａの整流動作によるチャージ電流ｉｇ２は、ショットキーダイオード１９ａの動作抵抗をＲｚ２、順方向降下電圧をＶｆ２とすると、数２で与えられる。
【００３１】
【数２】
ｉｇ２＝（ＶＬ−Ｖｆ２）／Ｒｚ２
誘起電圧ＶＬのｎ回目ピークでゲート、エミッタ間容量１７にチャージされる電荷Ｑｇ（ｎ）は、ｎ回目ピークのチャージ電流ｉｇ２の時間積分で与えられるから、数３で与えられる。
【００３２】
【数３】
Ｑｇ（ｎ）＝∫ｉｇ２・ｄｔ＝∫（ＶＬ−Ｖｆ２）／Ｒｚ２・ｄｔ
誘起電圧ＶＬのＶｆ２（３Ｖ）以上のピークによりゲート、エミッタ間容量１７のチャージ量Ｖｇ２は、ゲート・エミッタ間容量をＣｇとすると、数４で与えられる。
【００３３】
【数４】
Ｖｇ２＝ΣＱ（ｎ）／Ｃｇ＝Σ｛∫（ＶＬ−Ｖｆ２）／Ｒｚ２・ｄｔ｝／Ｃｇ数４にて示されるように、ゲート、エミッタ間容量１７のチャージ量Ｖｇ２は、浮遊インダクタンス１８に発生する誘起電圧ＶＬ、順方向降下電圧をＶｆ２、ショットキーダイオード１９ａの動作抵抗Ｒｚ２、ゲート・エミッタ間容量Ｃｇとによって決まる。また、数１にて示されるように、ＶＬは浮遊インダクタンスＬとサージに対応したエミッタ電流Ｉｅにより決まる。
【００３４】
本実施形態では、図３（ａ）に示すサージに対して、チャージ量Ｖｇ２が約６Ｖとなるように、金属ワイヤ１８ａの線幅や長さを調整することで、インダクタンス成分が調整されている。
【００３５】
このことから、コレクタ１１に高電圧高速サージが印加されたとき、本実施形態では、ゲート、エミッタ間容量１７へのチャージは、コレクタ電圧Ｖｃの第１ピーク、第２ピークにおけるｔ１、ｔ４時に加え、誘起電圧ＶＬの第１ピーク、第２ピーク等におけるｔ３、ｔ５時等に行われる。
【００３６】
したがって、ゲート・エミッタ間電圧Ｖｇは、図３（ｄ）に示すように、ｔ１、ｔ４のとき増加し、さらにｔ３、ｔ５などのときにおいても増加する。この結果、従来例に相当する双方向ツェナーダイオード１４によるチャージ量Ｖｇ１（約４Ｖ）に対して、ショットキーダイオード１９ａによるチャージ量Ｖｇ２（約６Ｖ）が加算されるため、ゲート・エミッタ間電圧Ｖｇをゲートしきい値電圧である約１０Ｖに増加させることができる。
【００３７】
これにより、ＩＧＢＴ１０が深くゲートバイアスされ、コレクタ１１に印加されたサージを素子全面で導通させることができ、局部的な集中を無くしてラッチアップを回避できる。また、サージ印加初期に集中が生じても、その後の深いゲートバイアス状態の持続により、集中を解消することができ、ラッチアップさせずにターンオフすることができる。
【００３８】
なお、サージによりチャージされたゲート・エミッタ間電圧Ｖｇ（例えば１０Ｖ）は、サージが無くなった後、ゲート入力抵抗３３と入力端子３４を介して所定の時間をかけて外部回路に放電され、ＩＧＢＴ１０は正常にオフする。
【００３９】
以上説明したように、本実施形態では、浮遊インダクタンスを積極的に利用するために、保護用ツェナーダイオード５２に代えて、ショットキーダイオード１９ａをエミッタ端子１６、ゲート端子２９間に接続し、高電圧高速サージが印加されても、素子をオン状態とすることができるように、エミッタ１２、エミッタ端子１６間の浮遊インダクタンスを調整している。
【００４０】
これにより、ＩＧＢＴ１０のコレクタ１１・エミッタ１２間にコレクタ耐圧を越える高電圧高速サージが加わった場合でも、従来のコレクタ、ゲート間に接続された双方向ツェナーダイオード１４のブレークダウンによるゲート、エミッタ間容量のチャージに加え、浮遊インダクタンス１８を利用し、単方向ツェナーダイオードを介してゲート、エミッタ間容量１７をチャージすることができる。
【００４１】
このことから、ゲート電圧を十分高くして深くバイアスできるため、サージ電流の集中を緩和してラッチアップの発生を抑制することができる。また、浮遊インダクタンス１８（金属ワイヤのインダクタンス成分）は、例えば数ｎＨと極めて小さいので、通常動作時のＩＧＢＴ１０のオン特性やスイッチング特性を犠牲にすることがない。したがって、通常動作時においてもＩＧＢＴのオン特性やスイッチング特性を犠牲にすることなく、信頼性の高い絶縁ゲート型半導体装置を提供することができる。
【００４２】
なお、本実施形態では、コレクタ、ゲート間に接続された双方向ツェナーダイオード１４を用いる方法と、浮遊インダクタンス１８を利用する方法とを併用する場合を例として説明したが、浮遊インダクタンス１８を利用する方法のみを使用しても、高電圧高速サージが印加されたとき、ラッチアップの発生を抑制することができる。
【００４３】
サージが印加されたとき、ラッチアップを回避するために、ゲート、エミッタ間容量への必要なチャージ量Ｖｇは、オン状態とするためのしきい値電圧（１０Ｖ）以上である。また、浮遊インダクタンスを利用する方法では、上記したように、サージに応じて、浮遊インダクタンス１８（インダクタンス成分）等の条件を調整することで、ゲート、エミッタ間のチャージ量を調整することができる。
【００４４】
したがって、浮遊インダクタンス１８を利用して、ゲート、エミッタ間容量１７をチャージする場合では、チャージ量Ｖｇが１０Ｖ以上となるように、浮遊インダクタンス１８を調整する。このようにしても、本実施形態と同様の効果を有する。なお、当然のことであるが、浮遊インダクタンス１８を調整することでチャージ量を多くする場合では、ゲートが破壊されない程度とする。
【００４５】
なお、従来のコレクタ、ゲート間に接続された双方向ツェナーダイオード１４を用いる方法だけで、高電圧高速サージが印加されたとき、素子がオン状態となるように、ゲート、エミッタ間容量１７をチャージするためには、双方向ツェナーダイオード１４の動作抵抗を小さくしなければならない。その方法としては、双方向ツェナーダイオード１４のサイズを大きくする方法が考えられるが、絶縁ゲート型半導体装置が大きくなってしまう。このため、コストアップとなってしまう。
【００４６】
これに対して、本実施形態によれば、双方向ツェナーダイオード１４のサイズを大きくすることなく、ショットキーダイオード１９ａを用い、浮遊インダクタンス１８を調整することで、チャージ量を多くすることができる。これにより、絶縁ゲート型半導体装置が大きくなるのを抑制することができる。
【００４７】
（第２実施形態）
図４に本発明の第２実施形態における絶縁ゲート型半導体装置の平面図を示す。また、図５に図４の絶縁ゲート型半導体装置を含む点火装置の回路構成を示す。図４、５中の構成要素において、図１、２と同一部分には同じ符号を与えることで、同一部分の説明を省略する。図１に示されるように、第１実施形態における絶縁ゲート型半導体装置１では、ショットキーダイオード１９ａをＩＧＢＴ１０と別部品にて形成し、浮遊インダクタンス１８をエミッタ１２とエミッタ端子１６間を接続する金属ワイヤ１８ａとしたが、これらの部品をＩＧＢＴ１０に集積化することもできる。
【００４８】
図４、５に示される絶縁ゲート型半導体装置４１は、図１中の絶縁ゲート型半導体装置１に対応している。本実施形態では、単方向ダイオードとして、ショットキーダイオード１９ａの代わりに、単方向ツェナーダイオード１９ｂを用いている。単方向ツェナーダイオード１９ｂはＩＧＢＴ１０の半導体基板の主表面に酸化膜を介して形成されたＰｏｌｙ−Ｓｉダイオード２より構成されている。また、浮遊インダクタンス１８は、ＩＧＢＴ１０の半導体基板の主表面に形成したエミッタの金属配線１８ｂのインダクタンス成分を利用している。この金属配線１８ｂは、例えばＩＧＢＴ１０が構成されている半導体基板上に形成されたＡｌ配線であり、第１実施形態と同様に、適切なインダクタンスとなるように、従来のＡｌ配線パターンを変更したものである。
【００４９】
このように、単方向ツェナーダイオード１９ｂと、浮遊インダクタンス１８とをＩＧＢＴ１０に集積化しても、第１実施形態と同様の効果を有し、さらに、第１実施形態における絶縁ゲート型半導体装置１よりも絶縁ゲート型半導体装置４１を小型化することができる。これにより、使用する部品点数を減少させることができるので、第１実施形態と比較して、コストダウンさせることができる。
【００５０】
また、本実施形態における単方向ツェナーダイオード１９ｂは、順方向降下電圧が例えば３Ｖであり、逆方向電圧が印加されたときの降伏電圧が例えば３０〜４０Ｖとなっている。これにより、従来のゲート保護用ツェナーダイオード５２と同様に、ＩＧＢＴ１０の静電破壊を防止することができる。
（他の実施形態）
第２実施形態では、単方向ツェナーダイオード１９ｂがＩＧＢＴ１０に集積化された場合を説明していたが、ＩＧＢＴ１０と別部品として形成することもできる。すなわち、第１実施形態において、単にショットキーダイオード１９ａを単方向ツェナーダイオード１９ｂに置き換える構成とすることもできる。これにより、第１実施形態の効果に加え、さらに、ＩＧＢＴ１０の静電破壊を防止する効果を有する。
【００５１】
なお、絶縁ゲート型半導体装置の構造は、図２に示す回路構成を逸脱しない範囲で種々の変形が可能であり、本発明に含まれる。
【００５２】
また、上記した各実施形態では、ｎチャネル型のＩＧＢＴ１０を用いた場合を説明したが、ｐチャネル型のＩＧＢＴ１０を用いた場合においても本発明を適用することができ、この場合においても同様の効果が得られる。
【００５３】
また、上記した各実施形態では、半導体素子としてＩＧＢＴ１０を使用した絶縁ゲート型半導体装置について述べたが、本発明はＩＧＢＴ１０のみならずパワーＭＯＳＦＥＴ等を備えた絶縁ゲート型の半導体装置に対して適用できる。具体的には、ＩＧＢＴ１０に対して、ＩＧＢＴ１０のコレクタ１１をドレインに、エミッタ１２をソースとしたパワーＭＯＳＦＥＴに置き換える。ソースとソース端子との間にて浮遊インダクタンス（インダクタンス成分を有するもの）を接続し、ソース端子とゲート端子との間に単方向ダイオードを接続する。そして、浮遊インダクタンスを高電圧高速サージが印加されたとき、単方向ダイオードを介して、素子をオン状態にすることができるように適切に調整する。
【図面の簡単な説明】
【図１】本発明の第１実施形態における絶縁ゲート型半導体装置の平面図を示す図である。
【図２】本発明の第１実施形態における絶縁ゲート型半導体装置を含む点火装置の回路構成例を示す図である。
【図３】第１実施形態における絶縁ゲート型半導体装置を含む点火装置において、高電圧高速サージが印加されたときの各部の電圧・電流波形例を示す図である。
【図４】本発明の第２実施形態における絶縁ゲート型半導体装置の平面図を示す図である。
【図５】本発明の第２実施形態における絶縁ゲート型半導体装置を含む点火装置の回路構成例を示す図である。
【図６】従来の絶縁ゲート型半導体装置を含む点火装置の回路構成例を示す図である。
【図７】従来の絶縁ゲート型半導体装置を含む点火装置において、高電圧高速サージが印加されたときの各部の電圧・電流波形例を示す図である。
【符号の説明】
１、４１、５１…絶縁ゲート型半導体装置、２…点火装置、４…基板、
５…制御用ＩＣ、１０…ＩＧＢＴ、１１…コレクタ、１２…エミッタ、
１３…ゲート、１４…双方向ツェナーダイオード、１６…エミッタ端子、
１７…ゲート・エミッタ間容量、１８…浮遊インダクタンス、
１８ａ…金属ワイヤ、１８ｂ…金属配線、
１９ａ…ショットキーダイオード、１９ｂ…単方向ツェナーダイオード、
２９…ゲート端子、３０…電源端子、３１…点火コイル、３２…点火プラグ、
３３…ゲート入力抵抗、３４…制御信号端子、３５…接地端子、
５２…保護用ツェナーダイオード。

Claims

コレクタ（１１）、ゲート（１３）、エミッタ（１２）を備え、半導体素子としての絶縁ゲート型バイポーラトランジスタ（１０）と、前記エミッタ（１２）とエミッタ端子（１６）との間に接続されている浮遊インダクタンス（１８）と、前記エミッタ端子（１６）とゲート（１３）との間に接続され、前記ゲート（１３）側にカソードを接続した単方向ダイオード（１９ａ、１９ｂ）とを有することを特徴とする絶縁ゲート型半導体装置。
ドレイン、ゲート、ソースを備え、半導体素子としてのＭＯＳ電界効果型トランジスタと、前記ソースとソース端子間に接続されている浮遊インダクタンスと、前記ソース端子とゲート間に接続され、前記ゲート側にカソードを接続した単方向ダイオードとを有することを特徴とする絶縁ゲート型半導体装置。
高電圧高速サージが印加されても、前記単方向ダイオード（１９ａ、１９ｂ）を介して、ゲート（１３）をチャージできるように前記浮遊インダクタンス（１８）が調整されていることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体装置。
前記コレクタ（１１）若しくは前記ドレインと、前記ゲート（１３）との間に接続されている双方向ツェナーダイオード（１４）を有することを特徴とする請求項１乃至３のいずれか１つに記載の絶縁ゲート型半導体装置。
前記双方向ツェナーダイオード（１４）と前記単方向ダイオード（１９ａ、１９ｂ）とが前記半導体素子に集積化されていることを特徴とする請求項１乃至４のいずれか１つに記載の絶縁ゲート型半導体装置。
前記浮遊インダクタンス（１８）は、前記半導体素子に集積化され、前記半導体素子と電気的に接続されている金属配線（１８ｂ）、若しくは前記半導体素子の外部に形成され、前記半導体素子と電気的に接続されている導線（１８ａ）であることを特徴とする請求項１乃至５のいずれか１つに記載の絶縁ゲート型半導体装置。
前記単方向ダイオードとして、単方向ツェナーダイオード（１９ｂ）を用いることを特徴とする請求項１乃至６のいずれか１つに記載の絶縁ゲート型半導体装置。