JP3879431B2

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Publication number: JP3879431B2
Application number: JP2001117128A
Authority: JP
Inventors: 禎之井上; 宏大西; 尚利前田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-04-16
Filing date: 2001-04-16
Publication date: 2007-02-14
Anticipated expiration: 2022-02-14
Also published as: JP2002010220A

Description

【０００１】
【産業上の利用分野】
本発明は、パーソナルコンピュータ（以下、パソコンと記す。）等より出力されるノンインターレース画像を、インターレース画像に変換しテレビジョン（以下、テレビ、あるいはＴＶと記す。）等の表示装置に表示する際の走査線変換装置に関するものである。
【０００２】
【従来の技術】
近年、パソコンの需要が世界各国で急成長している。しかし、現在普及しつつあるパソコンの多くは企業、あるいは個人がビジネス用購入したものである。したがって、今後は家庭への普及が最大の課題となってくる。パソコンを家庭内に普及させるためには、操作の簡単化、低価格化以外に、家族で使用することを考慮した製品開発が望まれる。最近になり、多くのパソコンメーカーより操作性を考慮した一体型パソコンが発売されている。これら製品群は、パソコン本体、ディスプレイ、ハードディスク、フロッピーディスク、ＣＤ−ＲＯＭ等を一体型にまとめることにより機器同士の接続をユーザが行わなくてもよい構成になっている。また、各社とも初期インストールソフトウェア（メニュー表示、操作の説明等のソフトウェア）に工夫をこらしパソコンの操作性の向上を図っている。
【０００３】
しかし、各社の一体型パソコンは個人をターゲットとしたものであり、家庭（家族）をターゲットとしたものではない。上記一体型パソコンは従来のパソコンと同様に１５インチ程度のディスプレイの前でユーザがキーボード、あるいはマウスを操作してＣＤ−ＲＯＭ、あるいはゲーム等を楽しむものである。一方、家庭（家族）をターゲットとした製品開発においては、パソコンのきめ細やかな画像、あるいは音声を家族全員で視聴するために大きなディスプレイ上にパソコン画面を表示する必要がある。また、操作に関しても従来のキーボード、およびマウスを使用するのではなく、オーディオビジアル機器（以下、ＡＶ機器と記す。）等の家電製品に用いられるワイヤレスリモコン等を用いて離れた場所からパソコンを操作できる必要がある。
【０００４】
家庭用をターゲットとしたディスプレイモニタの開発に際しては以下のような問題点を有する。一般に表示用装置としてパソコン用のディスプレイを用いた場合は、同一サイズのテレビに比べディスプレイの価格が４倍程度になる。家庭用にパソコンを普及させるにあたってはこの価格差（価格）が非常に問題になる。一方、パソコンの出力（表示画像）を従来の家庭用テレビ画面上に表示する方法がある。その際、パソコンの表示画面が順次走査（以下、ノンインターレース走査と記す。）であるのに対して、テレビの表示はインターレース走査であるため、ノンインターレース走査で送られてきた画像データ（以下、ノンインターレース画像と記す。）をインターレース走査の画像（以下、インターレース画像と記す。）に変換する必要がある。その場合、テレビ画面上にフリッカが発生して非常に見苦しい画像になる。以下、パソコン、およびテレビの画面表示方法、フリッカの発生要因、および従来のフリッカ除去回路を備えた走査線変換装置について説明する。
【０００５】
まず始めに、パソコンの画面表示方法（画面表示モード）について簡単に説明する。パソコンの画面表示モードに関しては複数のモードが存在する。その中で、よく用いられているＶＧＡ規格について簡単に説明する。ＶＧＡ規格では、１ラインの有効画像数を６４０画素とし、１フレームの有効走査線数を４８０ラインと規定している。また、ディスプレイ上には上記画像をノンインターレースで表示する。なお、フレーム周波数に関しては明確な規定がない。（およそ６０Ｈｚのフレーム周波数で出力される場合が多い。）
次に、テレビの画面表示方法（画面表示モード）について説明する。ＩＴＵ−Ｒ勧告ＢＴ．６０１（システム５２５）によるとテレビ画面の水平方向の有効画素数は７２０画素（１３．５ＭＨｚサンプリング時）、１フレームの有効走査線数は４８６ラインとなっている。また、テレビはフィールド周波数が５９．９４Ｈｚのインターレース画像としてディスプレイ上に表示される。従って、パソコンより出力されるＶＧＡ出力を単純にインターレース画像に変換しテレビ画面に表示するとフリッカが発生し非常に見苦しい画像になる。
【０００６】
次に、図１５〜図１７を用いてノンインターレース画像をインターレース画像に変換する際に発生するフリッカの発生プロセスについて簡単に説明する。図１５はノンインターレース画像の空間周波数特性を示す図であり、いわば、走査線数５２５ライン、フレーム周波数６０Ｈｚの場合の上記ノンインターレース画像の空間周波数上の特性（以下、周波数スペクトラムと記す。）を示している。図において、横軸は時間軸方向の空間周波数、縦軸は垂直方向の空間周波数を示す。ノンインターレース画像の場合は時間軸方向には６０Ｈｚの間隔で、また垂直方向には５２５ラインの間隔で周波数スペクトラムが繰り返し現れる。（図１５参照）
【０００７】
図１６はインターレース画像の空間周波数特性を示す図であり、いわば、図１５に示す周波数スペクトラム有するノンインターレース画像をフィールド周波数６０Ｈｚ、走査線数５２５本のインターレース画像に変換した際の空間周波数上の特性（周波数スペクトラム）を示している。
なお、図において、横軸は時間軸方向の空間周波数、縦軸は垂直方向の空間周波数を示す。ノンインターレース画像をインターレース画像に変換した際に発生するフリッカは、垂直方向の高域成分が時間軸方向からみた場合垂直方向の低域成分に折り返してくるため発生する。図中斜線を施した部分が時間軸方向からみた際の、垂直方向の高域成分の折り返し部分（フリッカ成分）に相当する。
【０００８】
図１７は図１６に示すインターレース画像の２次元周波数上の特性（周波数スペクトラム）を示す図である。図において、横軸は水平方向の空間周波数、縦軸は垂直方向の空間周波数を示す。なお、図中、斜線を施した部分が２次元周波数上での上記垂直方向の折り返し成分（フリッカ成分）となる。従って、垂直方向の高域成分を抑圧することによりフリッカを除去することができる。
【０００９】
図１８は従来の走査線変換装置のブロック構成図である。なお、本従来例ではＶＧＡ規格に基づくＶＧＡ信号をＮＴＳＣ信号に変換する場合について説明する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づくＲ、Ｇ、Ｂ信号）の入力端子、２はＶＧＡ信号の同期信号の入力端子、３ａ〜３ｃは入力されたアナログ映像信号をディジタル映像信号に変換するアナログ／ディジタル変換回路（以下、Ａ／Ｄ変換回路あるいはＡ／Ｄと記す。）、４は入力端子２より入力されるＶＧＡ信号の同期信号より垂直同期信号、および水平同期信号を検出する第１の同期検出回路、５は第１の同期検出回路４より出力される同期信号を基準にしてクロックを発生する第１のＰＬＬ回路、６ａ〜６ｃは入力されたディジタル映像信号の垂直方向の低域成分を抽出する第１の垂直方向低域通過フィルタ（以下、第１のＶＬＰＦと記す。）、７ａ〜７ｃは第１のＶＬＰＦ６ａ〜６ｃより出力されるディジタル映像信号を記憶するフレームメモリである。
【００１０】
８は上記第１のＶＬＰＦ６ａ〜６ｃ中のラインメモリ２３ａ〜２３ｂ（第１のＶＬＰＦ６の構成は図１９に示されるが、詳細は後述する。）、および上記フレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込みおよび読み出し制御信号を発生する第１のメモリ制御回路、９ａ〜９ｃはフレームメモリ７ａ〜７ｃより出力されるディジタル映像信号をアナログ映像信号に変換するディジタル／アナログ変換回路（以下、Ｄ／Ａ変換回路あるいはＤ／Ａと記す。）、１０は入力されたＲ、Ｇ、Ｂ信号を、輝度信号（以下、Ｙ信号と記す。）、および２つの色差信号（以下、Ｒ−Ｙ信号、およびＢ−Ｙ信号と記す。）に変換するマトリクス回路、１１は第２の同期検出回路１２より出力される同期信号を基準にしてクロックを発生する第２のＰＬＬ回路、１２は入力端子１６より入力されるＴＶ側の同期信号より垂直同期信号、水平同期信号等を検出する第２の同期検出回路である。
【００１１】
１３は、マトリクス回路１０より出力されるＹ信号に垂直同期信号、および水平同期信号を付加する同期付加回路、１４はマトリクス回路１０より出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を変調色信号（以下、Ｃ信号と記す。）に変換するクロマエンコーダ回路、１５ａ、および１５ｂはＹ信号、およびＣ信号の出力端子、１６はＴＶ側の同期信号の入力端子である。
【００１２】
図１９は従来の第１のＶＬＰＦ６のブロック構成図である。図において、２０はディジタル映像信号の入力端子、２１は第１のメモリ制御回路８より出力されるメモリ制御信号の入力端子、２２はディジタル映像信号の出力端子、２３ａ、および２３ｂは入力されたディジタル映像信号を１ライン遅延するラインメモリ、２４ａ、および２４ｂは入力されたディジタル映像信号に０．２５を乗算する乗算回路、２５は入力されたディジタル映像信号に０．５を乗算する乗算回路、２６は加算回路である。図２０は第１のＶＬＰＦ６の周波数特性を示す図である。図において、横軸は垂直方向の空間周波数、縦軸は振幅特性を示す。
【００１３】
以下、図１８〜図２０を用いて従来の走査線変換装置の動作を説明する。なお、本従来例ではＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタル信号に変換される。一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は、第１の同期検出回路４で垂直同期信号および水平同期信号が分離される。第１の同期検出回路４で分離された水平同期信号は第１のＰＬＬ回路５に入力される。第１のＰＬＬ回路５では上記入力された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第１のメモリ制御回路８へ入力される。なお、第１の同期検出回路４で検出された垂直同期信号および水平同期信号は第１のメモリ制御回路８へも入力される。
【００１４】
第１のメモリ制御回路８では第１の同期検出回路４より出力されるＶＧＡ信号の水平同期信号を用いて第１のＶＬＰＦ６中のラインメモリ２３ａおよび２３ｂへのディジタル映像信号の書き込み制御信号、および読み出し制御信号を発生する。例えば、上記ラインメモリ２３ａおよび２３ｂにＦＩＦＯ（ファーストインファーストアウト）メモリを使用した場合は、第１のメモリ制御回路８からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込みおよび読み出し可能信号（ＥＮＡＢＬ信号）、ならびに書き込みおよび読み出しクロック信号が出力される。また、第１のメモリ制御回路８では第１の同期検出回路４より出力される垂直同期信号および水平同期信号を用いてフレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ７ａ〜７ｃの具体的な制御方式に関しては後述する。また、本従来例では第１のＶＬＰＦ６中のラインメモリ２３ａおよび２３ｂに上記ＦＩＦＯメモリを用いるものとする。
【００１５】
Ａ／Ｄ変換回路３ａ〜３ｃでディジタル信号に変換されたＲ、Ｇ、およびＢ信号は第１のＶＬＰＦ６ａ〜６ｃへ入力される。以下、図１９を用いて第１のＶＬＰＦ６の動作を説明する。入力端子２０を介して入力されたディジタル映像信号は乗算回路２４ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは入力されたディジタル映像信号を１ライン遅延し出力する。ラインメモリ２３ａより出力されたディジタル映像信号は乗算回路２５およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは，ラインメモリ２３ａと同様に入力されたディジタル映像信号を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路２４ｂに入力される。
【００１６】
乗算回路２４ａおよび２４ｂに入力されたディジタル映像信号は０．２５が乗算され出力される。（具体的には、データが２ビットシフトされ出力される。）また、乗算回路２５へ入力されたディジタル映像信号は０．５が乗算され出力される。（具体的には、データが１ビットシフトされ出力される。）乗算回路２４ａ、および２４ｂ、および乗算回路２５の出力は加算回路２６で加算され、垂直方向の高域成分が除去され出力端子２２を介してフレームメモリ７へ出力される。なお、図２０に上記第１のＶＬＰＦ６の周波数特性を示した。
また、ラインメモリ２３ａおよび２３ｂは、入力端子２１を介して第１のメモリ制御回路８より出力される上記データ書き込み制御信号、およびデータ読み出し制御信号に基づき上記ディジタル映像信号のメモリ内への書き込みおよび読み出し制御を行う。
【００１７】
第１のＶＬＰＦ６ａ〜６ｃで垂直方向の高域成分の除去されたディジタル映像信号はフレームメモリ７ａ〜７ｃへ入力される。以下、フレームメモリ７への上記ディジタル映像信号の書き込み動作について説明する。第１のメモリ制御回路８では６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ７へ出力する。具体的には、フレームメモリ７への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【００１８】
以下、第１のメモリ制御回路８より出力されるフレームメモリ７へのデータ書き込み制御信号の発生方法について説明する。まず始めに、第１の同期検出回路４より垂直同期信号が入力されると、第１のメモリ制御回路８では次にフレームメモリ７に書き込むディジタル映像信号のフィールドを設定する。そして、前記フィールド設定結果が第１フィールドの場合は奇数ラインのみをフレームメモリ７へ書き込むための制御信号を発生し、第２フィールドの場合は偶数ラインのみをフレームメモリ７へ書き込むための制御信号を発生する。なお、上記制御は第１の同期検出回路４より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し行う。なお、その際、本従来例ではフレームメモリ７へはＶＧＡ信号の有効映像信号部分のみが書き込まれるように制御する。
【００１９】
フレームメモリ７ａ〜７ｃに入力されたノンインターレースのディジタル映像信号は第１のメモリ制御回路８より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号（インターレース構造のディジタル映像信号）に変換されフレームメモリ７ａ〜７ｃ内へ記憶される。なお、本従来例では、フレームメモリ７は第１フィールド用および第２フィールド用の２枚のフィールドメモリで構成されているものとする。よって、上記ノンインターレース構造のディジタル映像信号をフレームメモリ７へ書き込む際は、１フィールドごと交互に使用する上記フィールドメモリを切り換える。その際に、フィールドメモリの切り換え制御信号も、上記フィールド判別結果に基づき上記第１のメモリ制御回路８より出力される。
【００２０】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は、第２の同期検出回路１２により垂直同期信号および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路１２で行われる。第２のＰＬＬ回路１１では、第２の同期検出回路１２で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。第２のＰＬＬ回路１１で発生した上記クロックはＤ／Ａ変換回路９ａ〜９ｃ、および第１のメモリ制御回路８へ入力される。なお、第２の同期検出回路１２で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は第１のメモリ制御回路８へも入力される。
【００２１】
第１のメモリ制御回路８では、テレビ側の上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ７内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ７ａ〜７ｃでは、第１のメモリ制御回路８より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号をメモリ内より読み出す。
【００２２】
フレームメモリ７ａ〜７ｃより読み出されたインターレース構造のディジタル映像信号はＤ／Ａ変換回路９ａ〜９ｃに入力される。Ｄ／Ａ変換回路９ａ〜９ｃでは入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。Ｄ／Ａ変換回路９ａ〜９ｃより出力されるＲ、Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換される。マトリクス回路１０より出力されるＹ信号は同期付加回路１３で垂直同期信号、および水平同期信号が付加された後に出力端子１５ａを介して出力される。なお、同期付加回路１３は第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しＹ信号に付加する。
【００２３】
また、２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はクロマエンコーダ回路１４で変調色信号（Ｃ信号）に変換され、出力端子１５ｂを介して出力される。なお、クロマエンコードの際（２つの色差信号を変調色信号に変換する際）には、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。変調の施された変調色信号（Ｃ信号）は出力端子１５ｂを介して出力される。
【００２４】
【発明が解決しようとする課題】
従来の走査線変換装置は以上のように構成されているので、ノンインターレース画像をインターレース画像に変換する際に発生するフリッカは除去できるものの垂直方向の周波数帯域が制限されるため垂直方向の解像度が劣化する。すなわち、従来の走査線変換装置により除去されるフリッカ成分の中には垂直方向の高域成分を含んでおり、単純に垂直方向の帯域を制限しただけでは垂直解像度が落ち、特にディスプレイ上の細かい文字等が読めない等の問題点が生じてくる。
【００２５】
本発明は上記のような問題点を解決するためになされたもので、フリッカを視覚的に低減するとともに垂直方向の解像度の低下を抑えることができる走査線変換装置を得ることを目的とする。
【００２６】
【課題を解決するための手段】
本発明に係る走査線変換装置は、Ｒ、Ｇ、およびＢ信号を含むノンインターレース信号を輝度信号、および色差信号に変換する信号変換手段と、前記信号変換手段から出力された前記輝度信号における垂直低域成分を分離して出力する第１の分離手段と、前記信号変換手段から出力された輝度信号から、前記第１の分離手段によって出力された垂直低域成分を減算して垂直高域成分を出力する減算手段と、該減算手段から出力された前記垂直高域成分から垂直高域−水平高域成分を分離して出力する第２の分離手段と、該第２の分離手段から出力された垂直高域−水平高域成分の振幅を、該振幅よりも小さくして出力する第１の振幅制限手段と、前記減算手段から出力された垂直高域成分から、前記第２の分離手段から出力された前記垂直高域−水平高域成分を減算して垂直高域−水平低域成分を分離して出力する第３の分離手段と、前記第２の分離手段から出力された前記垂直高域−水平高域成分の振幅値と、該垂直高域−水平高域成分における直流成分を検出するための所定値とを比較して前記直流成分を検出する第１の比較手段と、該第１の比較手段における比較の結果に応じて、前記第３の分離手段から出力された前記垂直高域−水平低域成分の振幅を制限して出力する第２の振幅制限手段と、前記第１の分離手段から出力された垂直低域成分、前記第１の振幅制限手段の出力、および前記第２の振幅制限手段の出力を加算して出力する加算手段と、該加算手段の出力および前記色差信号の所定のラインを間引くことによりインターレース信号を生成する手段と、前記色差信号の信号帯域を前記輝度信号の信号帯域の半分以下に制限し、前記信号帯域が制限された前記色差信号を前記輝度信号の半分以下のクロック周波数によりサンプリングする手段とを備え、前記第２の振幅制限手段は、前記第１の比較手段における比較の結果、前記直流成分が検出された場合には０を出力し、前記直流成分が検出されない場合には、前記垂直高域−水平高域成分の振幅値を、該振幅値よりも小さい値に制限して出力するとともに、サンプリングされた前記色差信号に基づいて前記インターレース信号を生成することを特徴とするものである。
【００３６】
【作用】
本発明に係る走査線変換装置は、垂直高域−水平低域成分の振幅が制限された輝度信号に基づいてインターレース信号を生成する。
【００４６】
【実施例】
実施例１．
図１は本発明の実施例１における走査線変換装置のブロック構成図である。なお、本実施例１でも、従来例と同様にＶＧＡ規格に基づくＶＧＡ信号をＮＴＳＣ信号（インターレース信号）へ変換する場合について説明する。図において、１ａ〜１ｃはＶＧＡ信号（ＶＧＡ規格に基づくＲ、Ｇ、Ｂ信号）の入力端子、２はＶＧＡ信号の同期信号の入力端子、３ａ〜３ｃはマトリクス回路１０で輝度信号（Ｙ信号）、および２つの色差信号に変換されたアナログ映像信号をディジタル映像信号に変換するＡ／Ｄ変換回路、４は入力端子２より入力されるＶＧＡ信号の同期信号から垂直同期信号および水平同期信号を検出する第１の同期検出回路、５は第１の同期検出回路４より出力される同期信号を基準にしてクロックを発生する第１のＰＬＬ回路、７ａ〜７ｃはフリッカ除去回路３１より出力される輝度信号（Ｙ信号）、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（ＲーＹ信号、およびＢーＹ信号）を記憶するフレームメモリである。
【００４７】
９ａ〜９ｃはフレームメモリ７ａ〜７ｃより出力されるディジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路、１０は入力されたＲ、Ｇ、Ｂ信号を、Ｙ信号および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換するマトリクス回路、１１は第２の同期検出回路１２より出力されるＴＶ側の同期信号を基準にしてクロックを発生する第２のＰＬＬ回路、１２は入力端子１６より入力されるＴＶ側の同期信号より垂直同期信号、水平同期信号等を検出する第２の同期検出回路である。
【００４８】
１３はＤ／Ａ変換回路９ａより出力されるＹ信号に垂直同期信号および水平同期信号を付加する同期付加回路、１４はＤ／Ａ変換回路９ｂおよび９ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）を変調色信号（Ｃ信号）に変換するクロマエンコーダ回路、１５ａおよび１５ｂはそれぞれＹ信号およびＣ信号の出力端子、１６はＴＶ側の同期信号の入力端子である。
【００４９】
３０ａおよび３０ｂはそれぞれマトリクス回路１０より出力されるＲ−Ｙ信号およびＢ−Ｙ信号の水平方向の信号帯域を制限する帯域制限フィルタ（以下、ＬＰＦと記す。）、３１は入力されたＹ信号中のフリッカ成分を除去するフリッカ除去回路、３２は上記フリッカ除去回路３１中のラインメモリ２３ａ、２３ｂ、４３（フリッカ除去回路３１の構成は図２に示されるが、詳細は後述する。）、および上記フレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込みおよび読み出し制御信号を出力する第２のメモリ制御回路である。
なお、フリッカ除去回路３１中の第１のＶＬＰＦ６は、従来例同様、図１９に示したように構成されるものとする。
【００５０】
図２は図１におけるフリッカ除去回路３１のブロック構成図である。図において、６はディジタル映像信号（Ｙ信号）の垂直方向の低域成分を抽出する第１のＶＬＰＦ、４０はＹ信号の入力端子、４１は第２のメモリ制御回路３２より出力されるメモリ制御信号の入力端子、４２はＹ信号の出力端子、４３は入力されたＹ信号を１ライン遅延するラインメモリ、４４はラインメモリ４３より出力される１ライン遅延されたＹ信号から第１のＶＬＰＦ６より出力される垂直方向の低域成分を減算する減算回路である。上記ラインメモリ４３の出力から第１のＶＬＰＦ６の出力を減算することにより、入力されたＹ信号の垂直高域成分が分離される。４５は上記減算回路４４より出力される垂直方向の高域成分から水平方向の高域成分を分離する第１の水平方向の高域通過フィルタ（以降、第１のＨＨＰＦと記す。）、４６はレジスタ、４７は加算回路である。
【００５１】
図３は図２における第１のＨＨＰＦ４５のブロック構成図である。図において、５０はディジタル映像信号（Ｙ信号の垂直方向の高域成分）の入力端子、５１は出力端子、５２ａおよび５２ｂは入力された上記Ｙ信号の垂直方向の高域成分を１クロック遅延するレジスタ、５３ａおよび５３ｂは入力された上記Ｙ信号の垂直方向の高域成分に−０．２５を乗算する乗算回路、５４は入力された上記Ｙ信号の垂直方向の高域成分に０．５を乗算する乗算回路、５５は加算回路である。
図４は本発明の実施例１におけるフリッカ除去回路３１の基本的な概念を説明するための図である。同図は本実施例１の２次元周波数上の特性（周波数スペクトラム）を示している。図において、横軸は水平方向の空間周波数、縦軸は垂直方向の空間周波数を示す。
【００５２】
以下、本実施例１の概念について簡単に説明する。従来例でも述べたが、図１７中に斜線を施して示した垂直方向の高域成分にはフリッカ成分以外に、垂直方向の解像度成分も含まれている。従来の走査線変換装置では、上記フリッカ成分とともに上記垂直方向の高域成分も除去するため垂直方向の解像度が落ち、ディスプレイ上の細かい文字などが読めないといった問題点が生じた。
【００５３】
以下、図４を用いて本実施例１の概念を示す。一般に、大面積で発生するフリッカは、小面積で発生するフリッカに比べ非常に視覚上目立つ。すなわち、細かい文字部などで発生するフリッカは視覚上あまり気にならないのに対して、図あるいは表等の横線部分等に発生するフリッカは視覚上非常に気になる。人間の目は、視覚上フリッカが検知されるとその周辺の画像までフリッカを発生しているように検知され、大面積でフリッカが発生しているように見える。
【００５４】
本実施例１では、上記大面積のフリッカを発生させる要因である上記垂直方向の高域成分より視覚上フリッカの目立たない垂直方向の解像度成分を分離する。そして、分離された上記垂直方向の解像度成分を垂直高域成分の除去された画像に加えることにより、垂直方向の解像度成分を向上する。上記操作により視覚上フリッカの目立たない垂直方向の解像度成分を出力画像に加えるので、フリッカの発生を抑えることができるとともに、細かい文字部分での垂直解像度が向上するので細かい文字なども認識することができる。図４に本実施例１の２次元周波数上での周波数特性を示した。図中、斜線を施した部分が上記視覚上非常に目立つフリッカ成分となる。本実施例１では、図４に示すように分離した垂直方向の高域成分よりフリッカの視覚上目立たない水平方向の高域成分を分離し、上記分離した水平方向の高域成分を出力画像にフィードバック（加算）することにより垂直方向の解像度の向上をはかるものである。
【００５５】
以下、図１〜図４、および図１９を用いて本実施例１の走査線変換装置の動作を説明する。なお、本実施例１においても、従来例と同様にＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。
入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換される。マトリクス回路１０より出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、ＬＰＦ３０ａおよび３０ｂで水平方向の帯域が半分に制限される。（なお、色差信号は輝度信号（Ｙ信号）に比べ視覚的に目立たないので信号帯域を半分に制限しても画質はほとんど劣化しない。）マトリクス回路１０より出力されるＹ信号、ならびにＬＰＦ３０ａおよび３０ｂより出力されるＲ−ＹおよびＢ−Ｙ信号は、Ａ／Ｄ変換回路３ａ〜３ｃでディジタル映像信号（ディジタル信号）に変換される。その際、上記２つの色差信号の信号帯域は上述のようにＬＰＦ３０ａおよび３０ｂでＹ信号の半分に制限されているので、Ａ／Ｄ変換時のサンプリングクロックをＹ信号のサンプリングクロックの半分に設定してディジタル映像信号に変換するものとする。
【００５６】
一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は、第１の同期検出回路４で垂直同期信号および水平同期信号が検出される。第１の同期検出回路４で検出された水平同期信号は第１のＰＬＬ回路５に入力される。第１のＰＬＬ回路５では上記入力された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第２のメモリ制御回路３２へ入力される。その際、上述のように２つの色差信号を処理する際に用いられるクロックはＹ信号を処理する際に用いられるクロックの半分の周波数に分周され出力される。また、第１の同期検出回路４で検出された垂直同期信号および水平同期信号は第２のメモリ制御回路３２へも入力される。
【００５７】
第２のメモリ制御回路３２では第１の同期検出回路４より出力されるＶＧＡ信号の水平同期信号を用いて、フリッカ除去回路３１中のラインメモリ２３ａ〜２３ｂおよびラインメモリ４３へのディジタル映像信号の書き込み制御信号および読み出し制御信号を発生する。例えば、上記ラインメモリ２３ａ〜２３ｂおよびラインメモリ４３を従来例と同様にＦＩＦＯメモリを用いて構成した場合は、第２のメモリ制御回路３２からは書き込みおよび読み出し時のラインアドレスリセット信号、書き込み、読み出し可能信号（ＥＮＡＢＬ信号）、ならびに、書き込みおよび読み出しクロック信号が出力される。また、第２のメモリ制御回路３２では第１の同期検出回路４より出力される垂直同期信号および水平同期信号を用いて、フレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込み制御信号も発生する。なお、フレームメモリ７ａ〜７ｃの具体的な制御方式に関しては後述する。
【００５８】
Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。以下、図２を用いてフリッカ除去回路３１の動作を説明する。入力端子４０を介して入力されたＹ信号は第１のＶＬＰＦ６、およびラインメモリ４３へ入力される。ここで、図１９を用いて第１のＶＬＰＦ６の動作を説明する。入力端子２０を介して入力されたＹ信号は、乗算回路２４ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは、入力されたＹ信号を１ライン遅延し出力する。ラインメモリ２３ａより出力されたＹ信号は、乗算回路２５、およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは、ラインメモリ２３ａと同様に、入力されたＹ信号を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路２４ｂに入力される。なお、ラインメモリ２３ａおよび２３ｂの制御は、入力端子２１を介して第２のメモリ制御回路３２より出力される上記データ書き込みおよび読み出し制御信号を用いて行うものとする。
【００５９】
乗算回路２４ａおよび２４ｂに入力されたＹ信号はそれぞれ０．２５が乗算され出力される。また、乗算回路２５へ入力されたＹ信号は０．５が乗算され出力される。乗算回路２４ａおよび２４ｂ、ならびに乗算回路２５の出力は加算回路２６で加算されることにより、垂直方向の高域成分が除去され、出力端子２２を介して第１のＶＬＰＦ６より出力される。
一方、図２に示すラインメモリ４３に入力されたＹ信号は１ライン遅延され出力される。なお、ラインメモリ４３の制御は、入力端子４１を介して第２のメモリ制御回路３２より出力される上記データ書き込みおよび読み出し制御信号を用いて行うものとする。
【００６０】
減算回路４４では、ラインメモリ４３より出力される１ライン遅延されたＹ信号から第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分を減算することによってＹ信号の垂直方向の高域成分を分離する。（なお、ラインメモリ４３では、入力されたＹ信号と第１のＶＬＰＦ６より出力される垂直方向の低域成分との位相をあわせるためにＹ信号を１ライン遅延する。）減算回路４４の出力は第１のＨＨＰＦ４５へ入力される。以下、図３を用いて第１のＨＨＰＦ４５の動作を説明する。
【００６１】
入力端子５０を介して入力された上記Ｙ信号の垂直高域成分は、レジスタ５２ａおよび乗算回路５３ａに入力される。レジスタ５２ａで１クロック遅延されたＹ信号の垂直高域成分は、レジスタ５２ｂおよび乗算回路５４へ入力される。また、レジスタ５２ｂで１クロック遅延されたＹ信号の垂直高域成分は乗算回路５３ｂに入力される。乗算回路５３ａおよび５３ｂに入力されたＹ信号の垂直高域成分は、−０．２５倍されて加算回路５５へ出力される。同様に、乗算回路５４に入力されたＹ信号の垂直高域成分は０．５倍されて加算回路５５へ入力される。加算回路５５では乗算回路５３ａ、５３ｂ、および５４より出力された上記Ｙ信号の垂直高域成分を加算し、水平方向の高域成分（Ｙ信号の垂直高域−水平高域成分）を分離する。加算回路５５で分離されたＹ信号の垂直高域−水平高域成分は出力端子５１を介して出力される。なお、第１のＨＨＰＦ４５中のレジスタ５２ａおよび５２ｂ、ならびにフリッカ除去回路３１中のレジスタ４６へは第１のＰＬＬ回路５よりクロックが供給されるものとする。
【００６２】
第１のＨＨＰＦ４５で分離されたＹ信号の垂直高域−水平高域成分は加算回路４７へ入力される。一方、第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分は、レジスタ４６で１クロック遅延され加算回路４７へ入力される。（なお、レジスタ４６では、第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分と第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分との位相をあわせるために、Ｙ信号の垂直低域成分を１クロック遅延する。）加算回路４７では第１のＨＨＰＦ４５の出力とレジスタ４６の出力を加算する。
【００６３】
フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はフレームメモリ７ａ〜７ｃへ入力される。以下、フレームメモリ７への上記ディジタル映像信号の書き込み動作について説明する。
第２のメモリ制御回路３２では６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換するための制御信号をフレームメモリ７へ出力する。具体的には、フレームメモリ７への書き込み時にフレーム構造で入力されるディジタル映像信号をフィールド構造に変換し書き込む。
【００６４】
以下、第２のメモリ制御回路３２より出力されるフレームメモリ７へのデータ書き込み制御信号の発生方法について説明する。まず始めに、第１の同期検出回路４より垂直同期信号が入力されると、第２のメモリ制御回路３２では次にフレームメモリ７に書き込むフィールドを設定する。そして、上記フィールド設定結果が第１フィールドの場合は奇数ラインをフレームメモリ７へ書き込むための制御信号を発生し、第２フィールドの場合は偶数ラインをフレームメモリ７へ書き込むための制御信号を発生する。なお、上記制御は第１の同期検出回路４より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し上記制御信号発生する。その際、本実施例１では従来例の場合と同様にフレームメモリ７へはＶＧＡ信号の有効映像信号部分のみが書き込まれるように制御する。
【００６５】
フレームメモリ７ａ〜７ｃに入力されたノンインターレースのディジタル映像信号は、第２のメモリ制御回路３２より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号（インターレース構造のディジタル映像信号）に変換され、フレームメモリ７ａ〜７ｃ内へ記憶される。なお、本実施例１では従来例と同様に、フレームメモリ７は第１フィールド用および第２フィールド用の２枚のフィールドメモリで構成されているものとする。よって、上記第２のメモリ制御回路３２では、インターレース構造に変換されたディジタル映像信号をフレームメモリ７へ書き込むために、上記２つのフィールドメモリの切り換え信号を上記フィールド判別結果に基づき発生する。また、第２のメモリ制御回路３２では、フレームメモリ７へのデータの書き込み制御信号（データの書き込みアドレス、フィールドメモリの切り換え信号、書き込み制御信号等）を第１の同期検出回路４で検出された垂直同期信号および水平同期信号をもとに発生する。
【００６６】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は第２の同期検出回路１２で垂直同期信号および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路１２で行われる。第２のＰＬＬ回路１１では、第２の同期検出回路１２で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。その際、色差信号のサンプリングクロックの周波数はＹ信号のサンプリングクロックの周波数の半分に分周される。第２のＰＬＬ回路１１で発生した上記クロックは、Ｄ／Ａ変換回路９ａ〜９ｃ、および第２のメモリ制御回路３２へ入力される。なお、第２の同期検出回路１２で検出された垂直同期信号、水平同期信号、およびフィールド判別結果は、第２のメモリ制御回路３２へも入力される。
【００６７】
第２のメモリ制御回路３２では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ７内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ７ａ〜７ｃでは、第２のメモリ制御回路３２より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号をメモリより読み出す。
【００６８】
フレームメモリ７ａ〜７ｃより読み出されたインターレース構造のディジタル映像信号は、Ｄ／Ａ変換回路９ａ〜９ｃに入力される。Ｄ／Ａ変換回路９ａ〜９ｃでは、入力されたインターレース構造のディジタル映像信号をインターレース構造のアナログ映像信号に変換する。Ｄ／Ａ変換回路９ａより出力されるＹ信号は、同期付加回路１３で垂直同期信号および水平同期信号が付加された後に出力端子１５ａを介して出力される。なお、同期付加回路１３は、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき同期信号を発生しＹ信号に付加する。
【００６９】
また、Ｄ／Ａ変換回路９ｂ〜９ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はクロマエンコーダ回路１４で変調色信号（Ｃ信号）に変換され出力端子１５ｂを介して出力される。なお、クロマエンコードの際（２つの色差信号を変調色信号に変換する際）には、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。変調の施された変調色信号（Ｃ信号）は出力端子１５ｂを介して出力される。
【００７０】
なお、本実施例１ではＲ、Ｇ、Ｂ信号の状態で入力されたＶＧＡ信号をマトリクス回路１０においてあらかじめＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に信号処理を行っている。これは、次の２つの理由による。
【００７１】
理由の第１は、人間の目のフリッカの検知特性に起因する。人間の視覚はＹ信号に発生するフリッカについては非常に敏感に検知するが、色差信号に発生するフリッカに関してあまり敏感ではないということに起因する。コンピュータシミュレーションにより２つの色差信号に上記アルゴリズムに基づきフリッカ除去を行った結果、フリッカ除去を行わなかった場合と比較してフリッカ除去に関してはほとんど効果が得られなかった。その反面、フリッカ除去を行った画像に関しては色差信号の垂直方向の解像度の低下が目立った。
【００７２】
また、Ｒ、Ｇ、Ｂ信号の状態で入力された画像（映像）に関しては従来例でも示したようにＲ、Ｇ、Ｂ信号すべての画像データにフリッカ除去を施さないと視覚上検知できるフリッカを除去できない。従って、実施例１では入力画像データ（Ｒ、Ｇ、Ｂ信号）をマトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に、Ｙ信号の信号処理系のみにフリッカ除去回路３１を設けフリッカ成分を除去する。これにより、視覚上フリッカ成分の目立たない色差信号に関してはフリッカ除去を行わないので、従来の走査線変換装置と比較してフリッカ除去回路３１の個数を３つから１つに減らすことができる。また、フリッカの目立たない色差信号に関してはフリッカ除去を行わないため垂直方向の解像度成分も十分に確保することができ、出力画像の解像度の低下を最小限に抑えることができる効果がある。
【００７３】
理由の第２は、人間の色差信号に対する視覚特性に起因する。これは、人間の視覚はＹ信号の変化に関しては敏感に検知するが色差信号の変化に関してはあまり敏感ではないことに起因する。すなわち、上記２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）の水平方向の信号帯域をＹ信号の半分にしても人間の目にはその違い（色信号帯域の違い）を検知することができない。よって、本実施例１ではマトリクス回路１０より出力される２つの色差信号を、ＬＰＦ３０ａおよび３０ｂを用いて水平方向の信号帯域を半分に制限する。そして、ＬＰＦ３０ａおよび３０ｂより出力される２つの色差信号をＡ／Ｄ変換回路３ｂおよび３ｃでディジタル信号（ディジタル映像信号）に変換する際のサンプリングクロックの周波数をＹ信号のサンプリングクロックの周波数の半分で行う。よって、１フレームあたりの色差信号のデータ数を従来例と比較して半分にすることができるので、フレームメモリ７ｂおよび７ｃのメモリ容量を半分にすることができ、回路規模の削減する事ができる効果がある。また、２つの色差信号の処理系のクロック周波数を半分にすることができるので、上記走査線変換装置あるいはフリッカ除去回路３１をＬＳＩ化した際、消費電力も抑えることができる効果がある。
【００７４】
本実施例１の走査線変換装置は以上のように構成されているので、垂直方向の高域成分より視覚的にフリッカの目立たない水平方向の高域成分を抽出し、出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、垂直方向の解像度が改善され、細かい文字の識別も従来例と比較して向上した。なお、上記検知された小面積のフリッカも画面より３Ｈ程度離れた位置からは検知されなかった。
【００７５】
また、本実施例１に示すフリッカ除去回路３１は、従来の第１のＶＬＰＦ６に簡単な回路を追加するだけで実現することができ、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【００７６】
実施例２．
次に、図１、図３〜図６、および図１９を用いて本発明の第２の実施例を説明する。図５は本発明の実施例２における走査線変換装置のフリッカ除去回路３１のブロック構成図である。なお、図において、実施例１と同一記号を付したものは、構成および動作が同一であるので詳細な説明は省略する。６０はレジスタ、６１は減算回路、６２は振幅制限回路（以下、リミッタ回路、あるいはリミッタと記す。）、６３は加算回路である。図６は実施例２におけるリミッタ６２の入出力特性を示す図である。図において、横軸は入力、縦軸は出力に対応している。なお、リミッタ６２の入出力特性は図６に示すものに限るものではない。
【００７７】
次に、本実施例２の概念について簡単に説明する。実施例１では図４に示すように、垂直方向の高域成分より視覚上フリッカの目立たない水平方向の高域成分を抽出し出力画像にフィードバック（加算）することによりフリッカを十分に抑え、垂直方向の解像度を向上してきた。本実施例２ではフリッカの発生を抑え、さらに垂直方向の解像度を上げることを目的とする。実施例２では、図４中に斜線を施して示した垂直方向の高域成分中の水平方向の低域成分より、さらに垂直方向の解像度成分を抽出し、出力画像にフィードバック（加算）することにより垂直方向の解像度の向上をはかる。具体的には、人間の目に検知されるフリッカは実施例１で述べたフリッカの発生面積以外に、垂直方向の高域成分の振幅に依存する。すなわち、垂直方向の高域成分の小振幅成分に関してはフリッカが発生しても視覚的にあまり気にならない（検知できない）。
【００７８】
本実施例２では、上記垂直方向の高域成分の振幅に応じて視覚上フリッカの目立たない垂直方向の解像度成分を分離する。そして、分離された上記垂直方向の解像度成分を垂直高域成分の除去された画像に加えることにより垂直方向の解像度成分を向上する。上記操作により視覚上フリッカの目立たない垂直方向の解像度成分を出力画像に加えるので、特に、細かい文字部分での垂直解像度が向上し、フリッカの発生を押さえることができるとともに、細かい文字なども認識することができる。なお、実施例２では、図４に示す２次元周波数上での垂直方向が高域成分でかつ水平方向が低域成分である図中斜線を施したエリアより垂直方向の解像度成分を分離し出力画像に返す場合について説明する。よって、本実施例２では、実施例１で除去された垂直高域−水平低域成分より垂直方向の解像度成分を抽出し出力画像にフィードバック（加算）することにより、実施例１よりさらに垂直方向の解像度の向上をはかることができる。
【００７９】
以下、図１、図３〜図６、および図１９を用いて本発明の実施例２の走査線変換装置の動作を説明する。なお、本実施例２では、フリッカ除去回路３１の構成が違うのみで、他の回路動作は同一であるので詳細な動作の説明は省略する。また、本実施例２においても、従来例と同様にＶＧＡ規格に基づき入力されたノンインターレース画像をインターレース画像に変換し出力する場合について説明する。入力端子１ａ〜１ｃを介して入力されたＲ、Ｇ、およびＢ信号は、マトリクス回路１０でＹ信号、および２つの色差信号に変換される。マトリクス回路１０より出力される２つの色差信号は、ＬＰＦ３０ａ、および３０ｂで水平方向の帯域が半分に制限される。マトリクス回路１０より出力されるＹ信号、ならびにＬＰＦ３０ａおよび３０ｂより出力される２つの色差信号はＡ／Ｄ変換回路３ａ〜３ｃでディジタル映像信号に変換される。その際、上記２つの色差信号はＹ信号の半分のサンプリングクロックでディジタル映像信号に変換される。
【００８０】
一方、入力端子２を介して入力されたＶＧＡ信号の同期信号は、第１の同期検出回路４で垂直同期信号および水平同期信号が検出される。第１のＰＬＬ回路５では上記検出された水平同期信号を基準にしてＶＧＡ側の基準クロックを発生する。第１のＰＬＬ回路５で発生した上記クロックはＡ／Ｄ変換回路３ａ〜３ｃ、および第２のメモリ制御回路３２へ入力される。その際、上述のように２つの色差信号用のクロックはＹ信号用のクロックの半分の周波数に分周され出力される。
【００８１】
第２のメモリ制御回路３２では、第１の同期検出回路４より出力されるＶＧＡ信号の水平同期信号を用いてフリッカ除去回路３１中のラインメモリ２３ａ〜２３ｂおよびラインメモリ４３へのディジタル映像信号の書き込み制御信号および読み出し制御信号を発生する。なお、本実施例２でも実施例１と同様に、上記ラインメモリ２３ａ〜２３ｂ、およびラインメモリ４３はＦＩＦＯメモリを用いて構成するものとする。よって、第２のメモリ制御回路３２からは、書き込みおよび読み出し時のラインアドレスリセット信号、書き込み、読み出し可能信号（ＥＮＡＢＬ信号）、ならびに書き込みおよび読み出しクロックがフリッカ除去回路３１へ出力される。また、第２のメモリ制御回路３２では、第１の同期検出回路４より出力される垂直同期信号および水平同期信号を用いてフレームメモリ７ａ〜７ｃへのディジタル映像信号の書き込み制御信号も発生する。
【００８２】
Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。以下、図５および図６を用いてフリッカ除去回路３１の動作を説明する。
入力端子４０を介して入力されたＹ信号は、第１のＶＬＰＦ６およびラインメモリ４３へ入力される。図１９に第１のＶＬＰＦ６のブロック構成図を示す。なお、第１のＶＬＰＦ６の詳細な動作は実施例１と同様であるので説明は省略する。一方、ラインメモリ４３に入力されたＹ信号は１ライン遅延され出力される。
【００８３】
減算回路４４ではラインメモリ４３で１ライン遅延されたＹ信号より第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分を減算し、Ｙ信号の垂直方向の高域成分を分離する。減算回路４４の出力は、第１のＨＨＰＦ４５およびレジスタ６０へ入力される。図３に第１のＨＨＰＦ４５のブロック構成図を示す。なお、第１のＨＨＰＦ４５の詳細な動作は実施例１と同様であるので説明は省略する。一方、レジスタ６０に入力された上記Ｙ信号の垂直高域成分は１クロック遅延され出力される。減算回路６１ではレジスタ６０で１クロック遅延されたＹ信号の垂直高域成分から第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分を減算する。上記減算回路６１より出力されるＹ信号の垂直高域−水平低域成分（垂直高域−水平低域データ）はリミッタ６２に入力される。
【００８４】
リミッタ６２では入力された上記Ｙ信号の垂直高域−水平低域成分の振幅を制限し出力する。図６（ａ）にリミッタ６２の入出力特性を示す。リミッタ６２で振幅制限のされたＹ信号の垂直高域−水平低域成分は、加算回路６３で第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域ー水平高域成分と加算される。加算回路６３の出力（垂直方向の解像度成分）は、加算回路４７でレジスタ４６より出力されるＹ信号の垂直低域成分と加算され出力される。本実施例２では、上記リミッタ６２によりＹ信号の垂直高域−水平低域成分よりフリッカの目立たない小振幅成分（垂直方向の解像度成分）を分離する。本実施例２では、第１のＨＨＰＦ４５およびリミッタ６２で分離された垂直方向の高解像度成分を出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直解像度を向上する。（なお、実施例２の場合、コンピュータシミュレーションの結果、Ｙ信号の垂直方向の高域成分の振幅を−１２７〜１２８としたとき振幅制限値の最大値を±１０〜±２０程度に設定すると良好な結果が得られた。）なお、第１のＨＨＰＦ４５、レジスタ４６、および６０へは第１のＰＬＬ回路５よりクロックが供給されるものとする。
【００８５】
フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号は、フレームメモリ７ａ〜７ｃへ入力される。なお、フレームメモリ７への上記ディジタル映像信号の書き込みおよび読み出しに関しては、実施例１と同一であるので詳細な動作の説明は省略する。第２のメモリ制御回路３２では、６０Ｈｚのフレーム周波数で入力されるノンインターレースのディジタル映像信号をフィールド周波数６０Ｈｚのインターレースのディジタル映像信号に変換し、フレームメモリ７にデータを書き込む。
【００８６】
第２のメモリ制御回路３２では、フレームメモリ７へデータ書き込む際、まず始めに、第１の同期検出回路４より出力される垂直同期信号をもとに次にフレームメモリ７に書き込むフィールドを設定する。そして、上記フィールド設定結果が第１フィールドの場合は奇数ラインを、第２フィールドの場合は偶数ラインをフレームメモリ７へ書き込むように制御信号を発生する。なお、上記ライン切り換えのための制御信号は、第１の同期検出回路４より出力される水平同期信号を用いて上記偶数／奇数ラインを判別し発生する。
【００８７】
フレームメモリ７ａ〜７ｃに入力されたノンインターレースのディジタル映像信号は、第２のメモリ制御回路３２より出力される上記書き込み制御信号に基づきフィールド構造のディジタル映像信号に変換され、フレームメモリ７ａ〜７ｃ内へ記憶される。なお、本実施例２では実施例１と同様に、フレームメモリ７は第１フィールド用および第２フィールド用の２枚のフィールドメモリで構成されているものとする。第２のメモリ制御回路３２では、フレームメモリ７へのデータの書き込み制御信号（データの書き込みアドレス、フィールドメモリの切り換え信号、書き込み制御信号等）を第１の同期検出回路４で検出された垂直同期信号および水平同期信号をもとに発生する。
【００８８】
一方、入力端子１６を介して入力されたＴＶ側の同期信号は第２の同期検出回路１２で垂直同期信号および水平同期信号が検出される。その際、フィールドの判別も上記第２の同期検出回路１２で行われる。第２のＰＬＬ回路１１では、第２の同期検出回路１２で検出された水平同期信号を基準にしてテレビ側の基準クロックを発生する。第２のＰＬＬ回路１１で発生した上記クロックは、Ｄ／Ａ変換回路９ａ〜９ｃ、および第２のメモリ制御回路３２へ入力される。第２のメモリ制御回路３２では、上記垂直同期信号、水平同期信号、およびフィールド判別結果をもとに上記フレームメモリ７内に記憶されたインターレース画像を読み出すための読み出し制御信号（上記フィールドメモリの切り換え信号、データの読み出しアドレス、読み出し制御信号など）を発生する。フレームメモリ７ａ〜７ｃでは、第２のメモリ制御回路３２より出力される上記読み出し制御信号に基づきインターレース構造のディジタル映像信号をメモリより読み出す。
【００８９】
フレームメモリ７ａ〜７ｃより読み出されたインターレース構造のディジタル映像信号は、Ｄ／Ａ変換回路９ａ〜９ｃでインターレース構造のアナログ映像信号に変換される。Ｄ／Ａ変換回路９ａより出力されるＹ信号は、同期付加回路１３で垂直同期信号および水平同期信号が付加された後に出力端子１５ａを介して出力される。なお、同期付加回路１３は、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき上記同期信号を発生しＹ信号に付加する。また、Ｄ／Ａ変換回路９ｂ〜９ｃより出力される２つの色差信号は、クロマエンコーダ回路１４で変調色信号（Ｃ信号）に変換され出力端子１５ｂを介して出力される。なお、クロマエンコードの際には、第２の同期検出回路１２より出力される垂直同期信号、水平同期信号、およびフィールド判別結果に基づき２つの色差信号に変調を施す。変調の施された変調色信号（Ｃ信号）は出力端子１５ｂを介して出力される。
【００９０】
なお、本実施例２においてもＲ、Ｇ、Ｂ信号の状態で入力されたＶＧＡ信号をマトリクス回路１０においてあらかじめＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に信号処理を行っているが、これに関しては実施例１と同一であるので詳細な説明は省略する。
【００９１】
本実施例２でも実施例１と同様に、入力されたＲ、Ｇ、Ｂ信号をマトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後に、Ｙ信号のみにフリッカ除去回路３１でフリッカ成分の除去を行い、視覚上フリッカ成分の目立たない色差信号に関してはフリッカ成分の除去を行わないので、従来の走査線変換装置と比較してフリッカ除去回路３１の個数を３つから１つに減らすことができる。また、フリッカの目立たない色差信号に関してはフリッカ除去を行わないため、垂直方向の解像度成分も十分に確保することができ出力画像の解像度の低下を最小限に抑えることができる効果がある。
【００９２】
また、実施例２では実施例１と同様に、マトリクス回路１０より出力される２つの色差信号をＬＰＦ３０ａおよび３０ｂで水平方向の信号帯域を半分に制限する。そして、ＬＰＦ３０ａおよび３０ｂの出力をＡ／Ｄ変換回路３ｂおよび３ｃでディジタル映像信号に変換する際のサンプリングクロックの周波数を、Ｙ信号のサンプリングクロックの周波数の半分で行う。よって、１フレームあたりの色差信号のデータ数を従来例と比較して半分にすることができるので、フレームメモリ７ｂおよび７ｃのメモリ容量を半分にすることができ、回路規模の削減することができる効果がある。
【００９３】
本実施例２の走査線変換装置は以上のように構成されているので、垂直方向の高域成分より視覚的にフリッカの目立たない水平方向の高域成分および水平低域成分中の小振幅成分を抽出し、出力画像（垂直方向の高域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、垂直方向の解像度が改善され細かい文字の識別も従来例と比較してさらに向上した。（実施例１と比較してもさらに解像度が向上した。）なお、上記検知された小面積のフリッカも画面より３Ｈ程度離れた位置からは検知されなかった。
【００９４】
なお、本実施例２ではリミッタ６２の形状（特性）を図６（ａ）に示すものとして説明したがこれに限るものではなく、図６（ｂ）に示すような構成、あるいは他の構成でもよい。なお、図６（ａ）に示すリミッタ形状のものと図６（ｂ）に示すリミッタ形状ものをコンピュータシミュレーションにより比較した結果、同一の振幅制限値（リミッタ６２より出力される最大振幅値）の場合、若干図６（ｂ）に示すリミッタ形状のものの方が解像度が向上した。
【００９５】
なお、本実施例２では、上記リミッタ６２の振幅制限値を上げると垂直解像度が向上するもののフリッカの量が増加する。従って、上記リミッタ６２の形状を複数種類用意しておき、視距離、あるいは出力画像の種類に応じて上記リミッタ６２の振幅制限値を切り換えられるように構成してもよいことはいうまでもない。なお、リミッタ形状の設定はユーザがマニアルで入力する、あるいはパソコン側で文字の大きさを認識し設定してもよい。
【００９６】
また、本実施例２に示すフリッカ除去回路３１は従来の第１のＶＬＰＦ６に簡単な回路を追加するだけで実現することができ、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【００９７】
実施例３．
実施例３における走査線変換装置は、図１に示すフリッカ除去回路３１の構成、および動作のみが実施例１および実施例２と異なる。よって、フリッカ除去回路３１の詳細な構成および動作のみ説明し、実施例１あるいは実施例２と同一部分の説明は省略する。
【００９８】
図７は実施例３における走査線変換装置のフリッカ除去回路３１のブロック構成図である。なお、図において、実施例１あるいは実施例２と同一記号を付したものは構成および動作が同一であるので詳細な説明は省略する。７０は第２の垂直方向低域通過フィルタ（以下、第２のＶＬＰＦと記す。）である。図８は図７における第２のＶＬＰＦ７０のブロック構成図である。図において、実施例および従来例と同一記号を付したものは、構成および動作が同一であるので詳細な説明は省略する。７１ａおよび７１ｂは入力データに０．２を乗算する乗算回路、７２は入力データに０．６を乗算する乗算回路である。図９は図８における第２のＶＬＰＦ７０の周波数特性を示す図である。図において、横軸は垂直方向の空間周波数、縦軸は振幅特性を示す。図１０は本発明の実施例３における走査線変換装置のフリッカ除去回路３１の基本的な概念を説明するための図である。同図は本実施例３の２次元周波数上のエリアを示している。図において、横軸は水平方向の空間周波数、縦軸は垂直方向の空間周波数を示す。
【００９９】
次に、本実施例３の概念について簡単に説明する。実施例３では視覚上フリッカの目立たない水平高域成分のデータ（図１０中エリア２と記す。）と、フリッカの目立つ水平低域成分のデータ（図１０中エリア１と記す。）とでフリッカを除去するために、垂直方向にかけるフィルタの形状を変えることにより視覚上目立つフリッカの発生を抑えるとともに垂直方向の解像度を向上させる。
【０１００】
本実施例３では、上記操作により視覚上フリッカの目立たない水平方向の高域成分に対しては、垂直方向の高域成分の抑圧度の低いフィルタ（図９参照）を用いてフリッカ成分（垂直方向の高域成分）を除去するとともに、フリッカの目立つ水平方向の低域成分に関しては垂直方向の高域成分の抑圧度の高いフィルタ（図２０参照）を用いてフリッカ成分（垂直方向の高域成分）を除去するので、出力画像よりフリッカ成分ほぼ確実に除去できるとともに垂直方向の解像度の向上もはかることができる。
【０１０１】
次に、実施例３のフリッカ除去回路３１の動作を図３、図７〜図１０、および図１９〜図２０を用いて説明する。Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。入力端子４０を介して入力されたＹ信号は、第１のＨＨＰＦ４５およびレジスタ４６へ入力される。なお、第１のＨＨＰＦ４５は図３にブロック構成図を示しており、動作は実施例１と同一であるので詳細な説明は省略する。
【０１０２】
第１のＨＨＰＦ４５で分離された水平高域成分は、減算回路４４および第２のＶＬＰＦ７０へ入力される。一方、入力されたＹ信号は、レジスタ４６で１クロック遅延され減算回路４４へ入力される。減算回路４４ではレジスタ４６より出力されるＹ信号から、第１のＨＨＰＦ４５より出力されるＹ信号の水平高域成分を減算し、Ｙ信号の水平方向の低域成分を分離する。減算回路４４で分離されたＹ信号の水平低域成分は第１のＶＬＰＦ６へ入力される。第２のＶＬＰＦ７０に入力されたＹ信号の水平高域成分は垂直方向の高域成分が抑圧される。以下、図８を用いて第２のＶＬＰＦ７０の動作を説明する。
【０１０３】
入力端子２０を介して入力されたＹ信号の水平高域成分は、乗算回路７１ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは入力されたＹ信号の水平高域成分を１ライン遅延し出力する。ラインメモリ２３ａより出力されたＹ信号の水平高域成分は、乗算回路７２およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは、ラインメモリ２３ａと同様に、入力されたＹ信号の水平高域成分を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路７１ｂに入力される。なお、ラインメモリ２３ａおよび２３ｂの制御は、入力端子２１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。
【０１０４】
乗算回路７１ａおよび７１ｂに入力されたＹ信号の水平高域成分は０．２が乗算され出力される。また、乗算回路７２へ入力されたＹ信号の高域成分は０．６が乗算され出力される。乗算回路７１ａおよび７１ｂ、ならびに乗算回路７２の出力は加算回路２６で加算され、垂直方向の高域成分が抑圧され出力端子２２を介して第２のＶＬＰＦ７０より出力される。図９に第２のＶＬＰＦ７０の周波数特性を示す。図に示すように、第２のＶＬＰＦ７０の周波数特性は垂直高域（５２５／２ライン付近）の振幅抑圧度が図２０に示す第１のＶＬＰＦ６の振幅抑圧度と比べて小さくなっている。
【０１０５】
一方、第１のＶＬＰＦ６に入力されたＹ信号の水平低域成分は垂直高域成分が除去され出力される。なお、第１のＶＬＰＦ６の動作は実施例１と同様なので詳細な動作の説明は省略する。また、第１および第２のＶＬＰＦ６、ならびに７０中のラインメモリ２３ａおよび２３ｂへのデータの書き込みおよび読み出し制御は、実施例１と同様に入力端子４１を介して第２のメモリ制御回路３２より出力される制御信号に基づき行われるものとする。
【０１０６】
加算回路４７では第１のＶＬＰＦ６より出力されるフリッカ成分の除去されたＹ信号の水平低域成分と、第２のＶＬＰＦ７０より出力されるフリッカ成分の除去されたＹ信号の水平高域成分を加算し、フリッカ成分の除去されたＹ信号を生成する。フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、フレームメモリ７ａ〜７ｃでノンインターレース構造からインターレース構造に変換され出力される。
【０１０７】
本実施例３の走査線変換装置は以上のように構成されているので、視覚上フリッカの目立たない水平方向の高域成分と、視覚上フリッカの目立つ水平方向の低域成分とでフリッカ成分を除去する垂直方向の低域通過フィルタの特性を変えることにより、フリッカの発生を十分に抑えるとともに、垂直方向の解像度が上がるので細かい文字などを識別することができる効果がある。なお、上記フィルタの特性は視覚的にフリッカの目立つ水平低域成分に関してはフリッカ成分を除去するために垂直高域成分の抑圧度の高い特性のフィルタを用い、視覚的にフリッカの目立たない水平高域成分には垂直方向の解像度を確保するために垂直高域成分の抑圧度の低い特性のフィルタを用いる。
【０１０８】
なお、水平低域成分および水平高域成分よりフリッカを除去する上記第１および第２のＶＬＰＦ６および７０の回路構成は、図１９および図８に示すものに限るものではなく、本実施例２に示すようなリミッタ回路などの振幅制限手段を含む非線形処理回路を用いて構成してもよい。なお、その際に水平方向の低域成分に用いるフリッカ除去回路の特性は、水平方向の高域成分に用いるフリッカ除去回路の特性と比較して垂直方向の高域成分の抑圧度を大きくし、フリッカの発生を抑えるように構成する。
【０１０９】
また、上記実施例３では水平方向の低域成分と水平方向の高域成分の２つの帯域に分割した場合について説明したがこれに限るものではなく、入力されたノンインターレース画像を２次元周波数平面上の、複数のエリアに分割し、各エリアに対してフリッカ除去回路を設けフリッカ成分を除去するとともに、垂直方向の解像度成分も抽出するように構成すれば同様の効果を奏する。例えば、水平低域、水平中域、および水平高域の３つの帯域に分割し、それぞれの成分にフリッカ除去回路を設けフリッカ成分を除去するとともに、垂直方向の解像度成分も抽出するように構成すれば同様の効果を奏することはいうまでもない。
【０１１０】
上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、実施例１では若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、フリッカをほぼ完全に除去することができるとともに垂直方向の解像度が改善され細かい文字の識別も従来例と比較して向上した。
【０１１１】
また、本実施例３に示すフリッカ除去回路３１は従来の第１のＶＬＰＦ６と従来の第１のＶＬＰＦ６とほぼ同一の構成をとる第２のＶＬＰＦ７０を組み合わせ処理することにより、簡単な回路構成でフリッカ除去が行え、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【０１１２】
実施例４．
次に、本発明の第４の実施例を説明する。実施例４における走査線変換装置は図１に示すフリッカ除去回路３１の構成および動作のみが実施例１、実施例２、および実施例３と異なる。よって、フリッカ除去回路３１の詳細な構成および動作のみ説明し、上記実施例と同一部分の説明は省略する。
【０１１３】
図１１は実施例４における走査線変換装置のフリッカ除去回路３１のブロック構成図である。図において、８０および８１は加算回路、８２は減算回路、８３は低域高域分離フィルタである。
【０１１４】
次に、本実施例４の概念について簡単に説明する。実施例４では実施例２でも述べたが、映像信号の垂直方向の高域成分中に含まれる垂直方向の解像度成分を抽出し、出力画像にフィードバック（加算）することにより垂直方向の解像度の向上をはかる。具体的には、実施例２でも述べたが、人間の目に検知されるフリッカは垂直方向の高域成分の振幅に依存する。すなわち、垂直方向の高域成分の小振幅成分に関しては視覚上フリッカがあまり気にならない。よって、実施例４では上記垂直方向の高域成分振幅に応じて視覚上フリッカの目立たない垂直方向の解像度成分を分離する。そして、分離された上記垂直方向の解像度成分を垂直高域成分の除去された出力画像に加えることにより垂直方向の解像度を向上する。
【０１１５】
上記操作により視覚上フリッカの目立たない垂直方向の解像度成分を出力画像に加えるので、特に、細かい文字部分での垂直解像度が向上し、フリッカの発生を抑えることができるとともに、細かい文字なども認識することができる。なお、実施例４では実施例２に比べ回路規模が小さくなる反面、リミッタ６２の振幅制限値を実施例２の場合より若干大きな値に設定する必要がある。
【０１１６】
次に、実施例４のフリッカ除去回路３１の動作を図１１を用いて説明する。Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。入力端子４０を介して入力されたＹ信号は、乗算回路２４ａおよびラインメモリ２３ａに入力される。ラインメモリ２３ａでは入力されたＹ信号を１ライン遅延し出力する。ラインメモリ２３ａより出力されたＹ信号は、乗算回路２５およびラインメモリ２３ｂへ入力される。ラインメモリ２３ｂでは、ラインメモリ２３ａと同様に、入力されたＹ信号を１ライン遅延して出力する。ラインメモリ２３ｂの出力は乗算回路２４ｂに入力される。なお、ラインメモリ２３ａおよび２３ｂの制御は入力端子４１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。
【０１１７】
乗算回路２４ａおよび２４ｂに入力されたＹ信号は０．２５が乗算され出力される。また、乗算回路２５へ入力されたＹ信号は０．５が乗算され出力される。乗算回路２４ａ、および２４ｂの出力は加算回路８０で加算される。そして、加算回路８０および乗算回路２５の出力は加算回路８１で加算され、Ｙ信号の垂直方向の低域成分（垂直低域成分）が分離される。同様に、減算回路８２では、乗算回路２５の出力より加算回路８０の出力が減算され、Ｙ信号の垂直方向の高域成分（垂直高域成分）が分離される。減算回路８２より出力されるＹ信号の垂直方向の高域成分はリミッタ６２に入力される。なお、実施例４における低域高域分離フィルタ８３は、ラインメモリ２３ａ、２３ｂ、乗算回路２４ａ、２４ｂ、２５、加算回路８０、８１、および減算回路８２で構成されている。
【０１１８】
リミッタ６２では入力された上記Ｙ信号の垂直高域成分の振幅を制限し出力する。図６（ｂ）に本実施例４のリミッタ６２の入出力特性の一例を示す。リミッタ６２で振幅制限のされたＹ信号の垂直高域成分は、加算回路４７でＹ信号の垂直低域成分と加算され出力される。本実施例４では、上記リミッタ６２によりＹ信号の垂直高域成分よりフリッカの目立たない小振幅成分（垂直方向の像度成分）を分離する。そして、リミッタ６２で分離された垂直方向の解像度成分を出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直解像度を向上する。
【０１１９】
なお、コンピュータシミュレーションの結果、実施例４の場合、Ｙ信号の垂直方向の高域成分の振幅を−１２７〜１２８としたとき振幅制限値の最大値を±１０〜±２０程度に設定すると良好な結果が得られた。また、ラインメモリ２３ａおよび２３ｂの制御は、入力端子４１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）はフレームメモリ７ａ〜７ｃでノンインターレース構造からインターレース構造に変換され出力される。
【０１２０】
本実施例４の走査線変換装置は以上のように構成されているので、視覚上フリッカの目立たないＹ信号の垂直高域成分中の小振幅成分を分離し出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。上記走査線変換方式をコンピュータシミュレーションにより効果を確認した結果、若干文字などの斜め線部分で小面積のフリッカが発生した（視距離１Ｈ程度の位置）が、垂直方向の解像度が改善され細かい文字の識別も従来例と比較して向上した。なお、上記検知された小面積のフリッカも画面より３Ｈ程度離れた位置からは検知されなかった。
【０１２１】
また、本実施例４に示すフリッカ除去回路３１は従来の第１のＶＬＰＦ６に減算回路８２、加算回路４７、およびリミッタ６２を追加することにより、簡単な回路構成でフリッカ除去が行え、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。
【０１２２】
また、実施例１、および実施例２に示すＹ信号の垂直方向の高域成分および低域成分を分離するフィルタの構成を、本実施例４に示す図１１中の低域高域分離フィルタ８３の構成とすることにより、ラインメモリ４３を省略でき回路規模を削減することができる効果がある。
【０１２３】
実施例５．
実施例５における走査線変換装置は、図１に示すフリッカ除去回路３１の構成および動作のみが実施例１、実施例２、実施例３、および実施例４と異なる。よって、フリッカ除去回路３１の詳細な構成および動作のみ説明し、上記実施例と同一部分の説明は省略する。
【０１２４】
図１２は実施例５における走査線変換装置のフリッカ除去回路３１のブロック構成図である。図において、９０は入力された垂直方向の垂直高域成分より水平方向の直流成分を抽出するＤＣ検出回路、９１はリミッタ、９２は振幅変換回路である。図１３は本発明の実施例５におけるリミッタ９１の入出力特性を示す図であり、図において、横軸が入力、縦軸が出力となっている。同様に図１４に振幅変換回路９２の入出力特性の１実施例を示した。図において、横軸が入力、縦軸が出力となっている。
【０１２５】
次に、本実施例５の概念について簡単に説明する。実施例５では実施例２でも述べたが、図４中に斜線を施して示した垂直方向の高域成分中の水平方向の低域成分より、さらに垂直方向の解像度成分を抽出し、出力画像にフィードバック（加算）することにより垂直方向の解像度の向上をはかる。具体的には、水平方向の人間の目に検知されるフリッカは実施例１で述べたフリッカの発生面積以外に、垂直方向の高域成分の振幅に依存する。すなわち、垂直方向の高域成分の小振幅成分に関してはフリッカが発生しても視覚的にあまり気にならない。上記実施例２ではリミッタ６２により垂直高域−水平低域成分からフリッカの目立たない小振幅成分を抽出し、出力画像（垂直方向の低域成分）にフィードバック（加算）した。
【０１２６】
実施例２ではリミッタ６２の出力する最大振幅値を大きくすると垂直方向の解像度が向上するが、表の横線部分などで大面積のフリッカが発生するため、上記リミッタ６２の出力最大振幅を十分とれなかった。本実施例５では、入力されたＹ信号より水平方向の直流成分を検出し、上記水平方向の直流成分と他の成分でリミッタ形状（特性）を切り換えることにより垂直方向の解像度の向上をはかる。
【０１２７】
また、第１のＨＨＰＦ４５より出力される水平方向の高域成分の出力振幅を振幅変換回路９２で抑えることにより、斜め線部分に発生したフリッカを除去することができる。（なお、上記成分の振幅を大きくすると、若干フリッカの発生が増加するが垂直解像度が若干上がる。）
【０１２８】
次に、実施例５のフリッカ除去回路３１の動作を図１２〜図１４を用いて説明する。Ａ／Ｄ変換回路３ａでディジタル信号に変換されたＹ信号はフリッカ除去回路３１へ入力される。入力端子４０を介して入力されたＹ信号は、第１のＶＬＰＦ６およびラインメモリ４３へ入力される。図１９に第１のＶＬＰＦ６のブロック構成図を示す。なお、第１のＶＬＰＦ６の詳細な動作は実施例１と同様であるので説明は省略する。一方、ラインメモリ４３に入力されたＹ信号は１ライン遅延され出力される。
【０１２９】
減算回路４４ではラインメモリ４３で１ライン遅延されたＹ信号より第１のＶＬＰＦ６より出力されるＹ信号の垂直低域成分を減算し、Ｙ信号の垂直方向の高域成分を分離する。減算回路４４の出力は第１のＨＨＰＦ４５およびレジスタ６０へ入力される。なお、第１のＨＨＰＦ４５は図３にブロック構成図を示しており、詳細な動作は実施例１と同様であるので説明は省略する。一方、レジスタ６０に入力された上記Ｙ信号の垂直高域成分は１クロック遅延され出力される。減算回路６１では、レジスタ６０で１クロック遅延されたＹ信号の垂直高域成分から第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分を減算する。上記減算回路６１より出力されるＹ信号の垂直高域−水平低域成分はリミッタ９１に入力される。
【０１３０】
また、第１のＨＨＰＦ４５の出力はＤＣ検出回路９０へ入力される。ＤＣ検出回路９０では、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分から直流成分（ＤＣ成分）を検出する。以下、簡単に本実施例５に示すＤＣ検出回路９０の動作について説明する。ＤＣ検出回路９０ではまず始めに、入力されたＹ信号の垂直高域−水平高域成分の振幅をあらかじめ定められた値と比較することにより水平方向の直流成分を分離する。具体的には、上記入力されたＹ信号の垂直高域−水平高域成分の振幅をＹＨＨとしたとき、例えば、ＹＨＨ≦α、かつＹＨＨ≧−αの場合直流成分を検出したと判断する。（αは正の実数）なお、αを１〜３程度に設定しシミュレーションを行った結果、良好な結果が得られた。（ＹＨＨの振幅は−１２７以上１２８以下でシミュレーションを行った。）
【０１３１】
リミッタ９１では入力された上記Ｙ信号の垂直高域−水平低域成分の振幅を制限し出力する。図１３に示すように、リミッタ９１では入力されたＤＣ検出情報をもとにリミッタ形状（特性）を切り換える。具体的にはＤＣ検出回路９０で直流成分が検出された場合、本実施例５ではリミッタ９１より０を出力する。直流成分が検出されなかった場合は、図１３に示す特性に従い入力されたＹ信号の垂直高域−水平低域成分の振幅値を制限する。リミッタ９１で振幅制限のされたＹ信号の垂直高域−水平低域成分は加算回路６３へ入力される。
【０１３２】
一方、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分は振幅変換回路９２へ入力される。本実施例５では図１４に示すように、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分の振幅を０．５倍にする。（なお、振幅変換回路９２の特性は本実施例５では線形変換であるが非線形変換であってもよい。）振幅変換回路９２の出力は加算回路６３に入力される。加算回路６３では、振幅変換回路９２の出力とリミッタ９１の出力を加算する。加算回路６３の出力（垂直方向の解像度成分）は、加算回路４７でレジスタ４６より出力されるＹ信号の垂直低域成分と加算され出力される。
【０１３３】
本実施例５では上記リミッタ９１により、Ｙ信号の垂直高域−水平低域成分からフリッカの目立たない小振幅成分（垂直方向の解像度成分）を分離する。本実施例５では、第１のＨＨＰＦ４５およびリミッタ９１で分離された垂直方向の高解像度成分を出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直解像度を向上する。なお、本実施例５の場合、視覚上フリッカの非常に目立つＤＣ成分に関してはリミッタ９１により振幅値０として出力されるので、実施例２の場合と比較してリミッタ９１の振幅制限値の最大値を大きく設定することができるので、さらに垂直方向の解像度を向上することができる。また、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分の振幅を振幅変換回路９２で小さくして出力するので、上記実施例２等で述べた文字などの斜めの線部分で発生していた小面積のフリッカも除去することができる。
【０１３４】
なお、第１のＨＨＰＦ４５、レジスタ４６、および６０へは第１のＰＬＬ回路５よりクロックが供給されるものとする。また、第１のＶＬＰＦ６中のラインメモリ２３ａ、２３ｂ、およびラインメモリ４３の制御は、入力端子４１を介して第２のメモリ制御回路３２より出力される上記データの書き込みおよび読み出し制御信号を用いて行うものとする。フリッカ除去回路３１でフリッカ成分の除去されたＹ信号、ならびにＡ／Ｄ変換回路３ｂおよび３ｃより出力される２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）は、フレームメモリ７ａ〜７ｃでノンインターレース構造からインターレース構造に変換され出力される。
【０１３５】
本実施例５の走査線変換装置は以上のように構成されているので、視覚上フリッカの目立たないＹ信号の垂直高域成分中の小振幅成分を分離し、出力画像（垂直方向の低域成分）にフィードバック（加算）することにより垂直方向の解像度を向上することができるとともに、フリッカも視覚上十分抑えることができる。よって、ディスプレイ上の細かい文字等を認識することもできる効果がある。また、振幅変換回路９２で第１のＨＨＰＦ４５の出力振幅を小さくするので、文字などの斜め線部分で発生していた小面積のフリッカも抑えることができるとともに、垂直方向の解像度が改善され細かい文字の識別も従来例と比較してさらに向上する。
【０１３６】
また、本実施例５に示すフリッカ除去回路３１は、従来の第１のＶＬＰＦ６に簡単な回路を追加することにより簡単な回路構成でフリッカ除去が行え、回路規模を極端に増加することなしに良好な出力画像を得ることができる効果がある。また、ＤＣ検出回路９０でＹ信号の水平方向のＤＣ成分を検出し、上記ＤＣ検出結果に基づきリミッタ９１の形状（特性）を切り換えるので、視覚上フリッカの目立つ直流成分に関しては垂直高域−水平低域成分のフィードバック量を小さくすることにより、直流以外の成分に関しては垂直高域−水平低域成分のフィードバック量を大きくすることができるので、垂直方向の解像度成分のさらなる向上がはかれる。
【０１３７】
また、実施例５に示すＹ信号の垂直方向の高域成分および低域成分を分離するフィルタの構成を本実施例４に示す図１１の構成をとることによりラインメモリ４３を省略でき、回路規模を削減することができる効果がある。また、実施例５ではリミッタ９１の形状を直流成分とそれ以外で切り換えたがこれに限るのもではなく、ＤＣ検出回路９０での直流検出レベルを複数種類用意しておき、上記複数種類のの検出レベルに応じてリミッタ９１の形状を変えるように構成してもよい。
【０１３８】
また、実施例５ではＤＣ検出回路９０において直流成分を検出する際、入力されたＹ信号の垂直高域−水平高域成分の振幅をＹＨＨとしたとき、ＹＨＨ≦α、かつＹＨＨ≧−αの場合直流成分を検出したと判断した。しかし、第１のＨＨＰＦ４５より出力されるＹ信号の垂直高域−水平高域成分より直流成分（ＤＣ成分）を検出する際、ＤＣ検出回路９０ではまず始めに入力されたＹ信号の垂直高域−水平高域成分の振幅（ＹＨＨ）をあらかじめ定められた値（α）と比較し、上記ＹＨＨの絶対値がα未満の場合、直流成分を検出したと判断してもよい。また、本実施例５では上記ＤＣ検出回路９０をロジック回路で構成した場合について述べたが、これに限るものではなくマイクロコンピュータなどを用いてＤＣ成分を検出するように構成してもよい。その際、上述のように直流成分の検出の際のアルゴリズムをＹＨＨ＜α、かつＹＨＨ＞−αの場合直流成分を検出するとしても同様の効果を奏する。なお、αは正の実数である。
【０１３９】
なお、本実施例５では第１のＨＨＰＦ４５の出力を用いてＹ信号の直流成分を検出したがこれに限るものではなく、例えば、減算回路４４より出力されるＹ信号の垂直高域成分より直流成分を検出する、あるいは入力されたＹ信号より直接直流成分を検出しても同様の効果を奏することは言うまでもない。また、本実施例５では振幅変換回路９２で第１のＨＨＰＦ４５より入力される垂直高域−水平高域成分のデータの振幅を抑圧する場合について述べたが、若干フリッカが発生するが上記データの振幅を増大させ出力画像にフィードバック（加算）してもよく、その際は垂直解像度がさらに上がる。また、上記振幅変換回路９２は複数の振幅変換データを有しており、それをユーザ、あるいはパソコンなどが絵柄を判別して切り換えて（例えば、解像度を必要とするときは２倍に設定し、フリッカを完全に除去したい場合は０．５倍に設定し、その他の場合は１．０に設定する等）も同様の効果を奏する。
【０１４０】
また、実施例５に示すＤＣ検出回路９０を実施例２、あるいは実施例４に示すフリッカ除去回路３１中に設け、入力信号の水平方向の直流成分（あるいは垂直方向の高域成分の直流成分）の検出結果に基づきリミッタ６３の特性を切り換えるように構成しても同様の効果を奏する。
【０１４１】
実施例６．
なお、上記実施例１〜実施例５ではノンインターレース画像の一実施例としてパソコンのＶＧＡ信号を用いて走査線変換装置の動作を説明したがこれに限るものではなく、ノンインターレースで入力される画像（例えば、現在欧州で規格審議が進んでいるＤＶＢ、米国で規格化が進んでいるＡＴＶ、あるいは日本で規格化が進んでいるＩＳＤＢのようなディジタル放送で送られてくるノンインターレース画像、あるいはパソコンの他の表示モード時の画像など。）をインターレース画像に変換する場合なら、上記走査線変換装置を用いてフリッカ成分を除去して出力すれば同様の効果を奏する。
【０１４２】
また、実施例１ではＲ、Ｇ、Ｂ信号をマトリクス回路１０でＹ信号、および２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換した後にＹ信号のフリッカ成分のみ除去したがこれに限るものではなく、Ｒ、Ｇ、およびＢ信号中に含まれるフリッカ成分を上記フリッカ除去回路３１で除去して出力してもよい。また、Ｒ−Ｙ信号およびＢ−Ｙ信号よりフリッカ成分を上記フリッカ除去回路３１で除去してもよい。また、色差信号中のフリッカ成分を除去する際は、輝度信号中のフリッカ成分を除去する場合とフリッカ除去回路３１の特性、あるいは構成を変えてもよい。また、各色差信号で上記フリッカ除去回路３１の特性、あるいは構成を変えてもよいことはいうまでもない。
【０１４３】
実施例７．
なお、実施例１〜実施例５において、細かい文字などのない画像、あるいは視距離が長い場合は、従来例に示すように垂直方向の高域成分を除去した画像を出力するように走査線変換装置を構成してもよい。また、上記実施例１〜実施例５ではマトリクス回路１０で輝度信号（Ｙ信号）と２つの色差信号（Ｒ−Ｙ信号、およびＢ−Ｙ信号）に変換したがこれに限るものではなく、例えば、輝度信号（Ｙ信号）と２つの色信号（Ｕ、およびＶ信号）、あるいは輝度信号（Ｙ信号）、および他の色信号に変換してた後にＹ信号からフリッカ成分を除去し、インターレース画像に変換しても同様の効果を奏することはいうまでもない。また、２つの色差信号を変調色信号に変換した後に走査線変換を行ってもよい。
【０１４４】
また、実施例１〜実施例５では水平方向の高域通過フィルタ、あるいは垂直方向の低域通過フィルタを図３、図８、図１１および図１９に示すように構成したが、フィルタの構成（タップ数、フィルタの形状、および種類（ＦＩＲフィルタ，ＩＩＲフィルタなど））および周波数特性などはこれに限るものではない。また、実施例１〜実施例５では、垂直方向の高域通過フィルタを入力信号より垂直低域通過フィルタの出力を減算することにより構成したがこれに限るものではない。例えば、垂直高域通過フィルタ、および垂直低域通過フィルタを別々に構成する、あるいは、垂直高域通過フィルタを用いて垂直高域成分を分離した後、入力信号より上記垂直高域成分を減算することにより垂直低域通過フィルタを構成してもよい。同様に、水平高域通過フィルタおよび水平低域通過フィルタを別々に構成する、あるいは、水平低域通過フィルタを用いて水平低域成分を分離した後、入力信号より上記水平低域成分を減算することにより水平高域通過フィルタを構成してもよい。
なお、上記実施例１〜７ではフレーム単位で入力されるノンインターレース画像の場合について説明したが、これに限るものではない。たとえば、ノンインターレース画像をフリッカ除去を行わずインターレース画像に変換し伝送、あるいは再生されたフリッカも上記実施例１〜７に示すフリッカ除去回路を用いれば同様の効果を奏する。具体的には、入力されたインターレース画像をメモリなどを用いたフィールドフレーム変換回路によってノンインターレース画像に再構成すれば、上記実施例１〜７に示すフリッカ除去回路は、垂直解像度を必要以上に損うことなく、インターレース画像中に含まれるフリッカ成分を除去できる。
【０１４５】
本発明に係る走査線変換装置によれば、解像度を損なうことなくフリッカの発生を抑制するとともに解像度のフレームメモリの容量を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施例１における走査線変換装置を示すブロック構成図である。
【図２】図１におけるフリッカ除去回路のブロック構成図である。
【図３】図２における第１のＨＨＰＦのブロック構成図である。
【図４】本発明の実施例１におけるフリッカ除去回路の基本的な概念を説明するための図である。
【図５】本発明の実施例２における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図６】本発明の実施例２におけるリミッタの入出力特性を示す図である。
【図７】本発明の実施例３における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図８】図７における第２のＶＬＰＦのブロック構成図である。
【図９】図８における第２のＶＬＰＦの周波数特性を示す図である。
【図１０】本発明の実施例３におけるフリッカ除去回路の基本的な概念を説明するための図である。
【図１１】本発明の実施例４における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図１２】本発明の実施例５における走査線変換装置のフリッカ除去回路のブロック構成図である。
【図１３】本発明の実施例５におけるリミッタの入出力特性を示す図である。
【図１４】本発明の実施例５における振幅変換回路の入出力特性を示す図である。
【図１５】ノンインターレース画像の空間周波数特性を示す図である。
【図１６】インターレース画像の空間周波数特性を示す図である。
【図１７】図１６に示すインターレース画像の２次元周波数上の特性を示す図である。
【図１８】従来の走査線変換装置のブロック構成図である。
【図１９】従来の第１のＶＬＰＦのブロック構成図である。
【図２０】従来の第１のＶＬＰＦの周波数特性を示す図である。
【符号の説明】
６第１のＶＬＰＦ、７フレームメモリ、１０マトリクス回路、２３ラインメモリ、２４乗算回路、２５乗算回路、２６加算回路、３０ＬＰＦ、３１フリッカ除去回路、３２第２のメモリ制御回路、４３ラインメモリ、４４減算回路、４５第１のＨＨＰＦ、４６レジスタ、４７加算回路、５２レジスタ、５３乗算回路、５４乗算回路、５５加算回路、６０レジスタ、６１減算回路、６２リミッタ、６３加算回路、７０第２のＶＬＰＦ、７１乗算回路、７２乗算回路、８０加算回路、８１加算回路、８２減算回路、８３低域高域分離フィルター、９０ＤＣ検出回路、９１リミッタ、９２振幅変換回路。[0001]
[Industrial application fields]
In the present invention, a non-interlaced image output from a personal computer (hereinafter referred to as a personal computer) or the like is converted into an interlaced image and displayed on a display device such as a television (hereinafter referred to as a television or TV). The present invention relates to a scanning line conversion apparatus.
[0002]
[Prior art]
In recent years, the demand for personal computers has grown rapidly around the world. However, many of the personal computers that are spreading now are purchased by businesses or individuals for business use. Therefore, the spread to the home will become the biggest issue in the future. In order to disseminate personal computers in homes, it is desirable to develop products that are considered for family use, in addition to simplifying operations and reducing costs. Recently, many personal computer manufacturers have released integrated PCs that are easy to use. These product groups have a configuration in which a user does not have to connect devices by integrating a personal computer main body, a display, a hard disk, a floppy disk, a CD-ROM, and the like into an integrated type. In addition, each company has devised initial installation software (software for displaying menus, explanations of operations, etc.) to improve the operability of personal computers.
[0003]
However, each company's integrated PCs are targeted at individuals, not at home (family). Like the conventional personal computer, the integrated personal computer allows a user to operate a keyboard or mouse in front of a display of about 15 inches to enjoy a CD-ROM or a game. On the other hand, in product development targeting the home (family), it is necessary to display the personal computer screen on a large display in order to allow the whole family to view detailed images or sounds of the personal computer. Also, with regard to operation, instead of using a conventional keyboard and mouse, a personal computer can be operated from a remote location using a wireless remote control used for home appliances such as audio visual equipment (hereinafter referred to as AV equipment). It needs to be possible.
[0004]
When developing a display monitor for home use, it has the following problems. In general, when a display for a personal computer is used as a display device, the price of the display is about four times that of a television of the same size. This price difference (price) becomes a serious problem in the spread of personal computers for home use. On the other hand, there is a method of displaying the output (display image) of a personal computer on a conventional home television screen. At that time, the display screen of the personal computer is sequentially scanned (hereinafter referred to as non-interlaced scanning), whereas the display of the television is interlaced scanning, and therefore image data sent by non-interlaced scanning (hereinafter, referred to as non-interlaced scanning). It is necessary to convert a non-interlaced image) into an interlaced scanned image (hereinafter referred to as an interlaced image). In that case, flicker occurs on the TV screen, resulting in a very unsightly image. In the following, a screen display method for a personal computer and a television, a flicker occurrence factor, and a scanning line conversion device provided with a conventional flicker removal circuit will be described.
[0005]
First, the screen display method (screen display mode) of a personal computer will be briefly described. There are a number of screen display modes for personal computers. Among them, a frequently used VGA standard will be briefly described. In the VGA standard, the number of effective images in one line is 640 pixels, and the number of effective scanning lines in one frame is defined as 480 lines. Further, the image is displayed on the display in a non-interlaced manner. There is no clear definition regarding the frame frequency. (It is often output at a frame frequency of about 60 Hz.)
Next, a TV screen display method (screen display mode) will be described. ITU-R recommendation BT. According to 601 (system 525), the number of effective pixels in the horizontal direction of the television screen is 720 pixels (at the time of 13.5 MHz sampling), and the number of effective scanning lines in one frame is 486 lines. Also, the television is displayed on the display as an interlaced image with a field frequency of 59.94 Hz. Therefore, when the VGA output output from the personal computer is simply converted into an interlaced image and displayed on the television screen, flickering occurs and the image becomes very unsightly.
[0006]
Next, a flicker generation process that occurs when a non-interlaced image is converted into an interlaced image will be briefly described with reference to FIGS. FIG. 15 is a diagram showing the spatial frequency characteristics of a non-interlaced image. In other words, the characteristics of the non-interlaced image on the spatial frequency (hereinafter referred to as a frequency spectrum) when the number of scanning lines is 525 lines and the frame frequency is 60 Hz. Show. In the figure, the horizontal axis represents the spatial frequency in the time axis direction, and the vertical axis represents the spatial frequency in the vertical direction. In the case of a non-interlaced image, a frequency spectrum repeatedly appears at intervals of 60 Hz in the time axis direction and at intervals of 525 lines in the vertical direction. (See Figure 15)
[0007]
FIG. 16 is a diagram showing the spatial frequency characteristics of the interlaced image. In other words, the characteristics on the spatial frequency when the non-interlaced image having the frequency spectrum shown in FIG. 15 is converted into an interlaced image having a field frequency of 60 Hz and 525 scanning lines. (Frequency spectrum).
In the figure, the horizontal axis indicates the spatial frequency in the time axis direction, and the vertical axis indicates the spatial frequency in the vertical direction. Flicker that occurs when a non-interlaced image is converted to an interlaced image occurs because the high-frequency component in the vertical direction returns to the low-frequency component in the vertical direction when viewed from the time axis direction. The hatched portion in the figure corresponds to the folded portion (flicker component) of the high frequency component in the vertical direction when viewed from the time axis direction.
[0008]
FIG. 17 is a diagram showing characteristics (frequency spectrum) on the two-dimensional frequency of the interlaced image shown in FIG. In the figure, the horizontal axis represents the spatial frequency in the horizontal direction, and the vertical axis represents the spatial frequency in the vertical direction. In the figure, the hatched portion is the vertical folding component (flicker component) on the two-dimensional frequency. Therefore, flicker can be removed by suppressing the high frequency component in the vertical direction.
[0009]
FIG. 18 is a block diagram of a conventional scanning line conversion apparatus. In this conventional example, a case where a VGA signal based on the VGA standard is converted into an NTSC signal will be described. In the figure, 1a to 1c are input terminals for VGA signals (R, G, and B signals based on the VGA standard), 2 is an input terminal for synchronizing signals of VGA signals, and 3a to 3c are digital video signals for inputted analog video signals. An analog / digital conversion circuit (hereinafter referred to as an A / D conversion circuit or A / D) 4 for converting to a vertical synchronization signal and a horizontal synchronization signal from a synchronization signal of a VGA signal input from the input terminal 2 The first synchronization detection circuit 5 is a first PLL circuit that generates a clock based on the synchronization signal output from the first synchronization detection circuit 4, and 6a to 6c are vertical directions of the input digital video signal. The first vertical low-pass filter (hereinafter referred to as the first VLPF) for extracting the low-frequency components of the digital video output from the first VLPFs 6a to 6c. A frame memory for storing signals.
[0010]
Reference numeral 8 denotes line memories 23a to 23b in the first VLPFs 6a to 6c (the configuration of the first VLPF 6 is shown in FIG. 19 and will be described in detail later), and digital video signals to the frame memories 7a to 7c. The first memory control circuits 9a to 9c for generating the write and read control signals are digital / analog conversion circuits (hereinafter referred to as D / A) for converting the digital video signals output from the frame memories 7a to 7c into analog video signals. 10 is a luminance signal (hereinafter referred to as a Y signal), and two color difference signals (hereinafter referred to as an RY signal). A matrix circuit 11 that converts the signal into a BY signal) is a second circuit that generates a clock on the basis of the synchronization signal output from the second synchronization detection circuit 12. LL circuit, 12 is the TV side of the synchronization signal from the vertical synchronization signal inputted from the input terminal 16, a second synchronous detection circuit for detecting a horizontal synchronizing signal and the like.
[0011]
Reference numeral 13 denotes a synchronization adding circuit for adding a vertical synchronizing signal and a horizontal synchronizing signal to the Y signal output from the matrix circuit 10, and reference numeral 14 denotes two color difference signals (RY signal and B--) output from the matrix circuit 10. A chroma encoder circuit that converts a Y signal) into a modulated color signal (hereinafter referred to as a C signal), 15a and 15b are output terminals for the Y signal and the C signal, and 16 is an input terminal for a synchronization signal on the TV side. .
[0012]
FIG. 19 is a block diagram of a conventional first VLPF 6. In the figure, 20 is an input terminal for a digital video signal, 21 is an input terminal for a memory control signal output from the first memory control circuit 8, 22 is an output terminal for a digital video signal, 23a and 23b are input digital signals. A line memory for delaying the video signal by one line, 24a and 24b are multiplier circuits for multiplying the input digital video signal by 0.25, 25 is a multiplier circuit for multiplying the input digital video signal by 0.5, 26 Is an adder circuit. FIG. 20 is a diagram showing the frequency characteristics of the first VLPF 6. In the figure, the horizontal axis represents the vertical spatial frequency, and the vertical axis represents the amplitude characteristic.
[0013]
Hereinafter, the operation of the conventional scanning line conversion apparatus will be described with reference to FIGS. In this conventional example, a case will be described in which a non-interlaced image input based on the VGA standard is converted into an interlaced image and output. The R, G, and B signals input via the input terminals 1a to 1c are converted into digital signals by the A / D conversion circuits 3a to 3c. On the other hand, the synchronization signal of the VGA signal input via the input terminal 2 is separated into a vertical synchronization signal and a horizontal synchronization signal by the first synchronization detection circuit 4. The horizontal synchronization signal separated by the first synchronization detection circuit 4 is input to the first PLL circuit 5. The first PLL circuit 5 generates a reference clock on the VGA side based on the input horizontal synchronization signal. The clock generated by the first PLL circuit 5 is input to the A / D conversion circuits 3 a to 3 c and the first memory control circuit 8. The vertical synchronization signal and the horizontal synchronization signal detected by the first synchronization detection circuit 4 are also input to the first memory control circuit 8.
[0014]
The first memory control circuit 8 uses the horizontal synchronization signal of the VGA signal output from the first synchronization detection circuit 4 to control the writing of digital video signals to the line memories 23a and 23b in the first VLPF 6, and A read control signal is generated. For example, when a FIFO (first in first out) memory is used for the line memories 23a and 23b, the first memory control circuit 8 receives a line address reset signal at the time of writing and reading, a signal for writing and reading (ENABL signal). ), And write and read clock signals. The first memory control circuit 8 also generates digital video signal write control signals to the frame memories 7a to 7c using the vertical and horizontal synchronization signals output from the first synchronization detection circuit 4. A specific control method for the frame memories 7a to 7c will be described later. In the conventional example, the FIFO memory is used for the line memories 23a and 23b in the first VLPF 6.
[0015]
The R, G, and B signals converted into digital signals by the A / D conversion circuits 3a to 3c are input to the first VLPFs 6a to 6c. Hereinafter, the operation of the first VLPF 6 will be described with reference to FIG. The digital video signal input via the input terminal 20 is input to the multiplication circuit 24a and the line memory 23a. The line memory 23a delays the input digital video signal by one line and outputs it. The digital video signal output from the line memory 23a is input to the multiplication circuit 25 and the line memory 23b. In the line memory 23b, the input digital video signal is delayed by one line and output in the same manner as the line memory 23a. The output of the line memory 23b is input to the multiplication circuit 24b.
[0016]
The digital video signals input to the multiplication circuits 24a and 24b are multiplied by 0.25 and output. (Specifically, the data is shifted by 2 bits and outputted.) The digital video signal inputted to the multiplication circuit 25 is multiplied by 0.5 and outputted. (Specifically, the data is shifted by 1 bit and output.) The outputs of the multiplying circuits 24a and 24b and the multiplying circuit 25 are added by the adding circuit 26, the high frequency component in the vertical direction is removed, and the output terminal 22 is output. Is output to the frame memory 7 via. FIG. 20 shows the frequency characteristics of the first VLPF 6.
The line memories 23a and 23b write and write the digital video signal into the memory based on the data write control signal and the data read control signal output from the first memory control circuit 8 via the input terminal 21. Read control is performed.
[0017]
The digital video signals from which the high frequency components in the vertical direction have been removed by the first VLPFs 6a to 6c are input to the frame memories 7a to 7c. Hereinafter, the writing operation of the digital video signal to the frame memory 7 will be described. The first memory control circuit 8 outputs to the frame memory 7 a control signal for converting a non-interlaced digital video signal input at a frame frequency of 60 Hz into an interlaced digital video signal having a field frequency of 60 Hz. Specifically, a digital video signal input in a frame structure when writing to the frame memory 7 is converted into a field structure and written.
[0018]
Hereinafter, a method of generating a data write control signal to the frame memory 7 output from the first memory control circuit 8 will be described. First, when a vertical synchronization signal is input from the first synchronization detection circuit 4, the first memory control circuit 8 sets a field of a digital video signal to be written in the frame memory 7 next. If the field setting result is the first field, a control signal for writing only odd lines to the frame memory 7 is generated. If the field setting result is the second field, a control signal for writing only even lines to the frame memory 7 is generated. appear. The control is performed by discriminating between the even / odd lines using the horizontal synchronizing signal output from the first synchronization detecting circuit 4. At this time, in this conventional example, control is performed so that only the effective video signal portion of the VGA signal is written into the frame memory 7.
[0019]
The non-interlaced digital video signal input to the frame memories 7a to 7c is converted into a field structure digital video signal (interlaced structure digital video signal) based on the write control signal output from the first memory control circuit 8. It is stored in the frame memories 7a-7c. In this conventional example, it is assumed that the frame memory 7 is composed of two field memories for the first field and the second field. Therefore, when the non-interlaced digital video signal is written to the frame memory 7, the field memory used alternately for each field is switched. At this time, a field memory switching control signal is also output from the first memory control circuit 8 based on the field discrimination result.
[0020]
On the other hand, a vertical synchronization signal and a horizontal synchronization signal are detected by the second synchronization detection circuit 12 from the TV-side synchronization signal input through the input terminal 16. At this time, field discrimination is also performed by the second synchronization detection circuit 12. The second PLL circuit 11 generates a TV-side reference clock based on the horizontal synchronization signal detected by the second synchronization detection circuit 12. The clock generated by the second PLL circuit 11 is input to the D / A conversion circuits 9 a to 9 c and the first memory control circuit 8. Note that the vertical synchronization signal, horizontal synchronization signal, and field discrimination result detected by the second synchronization detection circuit 12 are also input to the first memory control circuit 8.
[0021]
The first memory control circuit 8 reads out the interlaced image stored in the frame memory 7 based on the vertical synchronization signal, horizontal synchronization signal, and field discrimination result on the television side (the field control signal). Memory switching signal, data read address, read control signal, etc.). In the frame memories 7a to 7c, based on the read control signal output from the first memory control circuit 8, an interlaced structure digital video signal is read from the memory.
[0022]
Interlaced digital video signals read from the frame memories 7a to 7c are input to the D / A conversion circuits 9a to 9c. The D / A conversion circuits 9a to 9c convert the input interlaced digital video signal into an interlaced analog video signal. The R, G, and B signals output from the D / A conversion circuits 9a to 9c are converted into a Y signal and two color difference signals (RY signal and BY signal) by the matrix circuit 10. The Y signal outputted from the matrix circuit 10 is outputted via the output terminal 15a after the vertical synchronizing signal and the horizontal synchronizing signal are added by the synchronizing addition circuit 13. The synchronization adding circuit 13 generates a synchronization signal based on the vertical synchronization signal, horizontal synchronization signal, and field discrimination result output from the second synchronization detection circuit 12, and adds them to the Y signal.
[0023]
The two color difference signals (R-Y signal and BY signal) are converted into a modulated color signal (C signal) by the chroma encoder circuit 14 and output through the output terminal 15b. When chroma encoding is performed (when two color difference signals are converted into modulated color signals), two signals are output based on the vertical synchronization signal, horizontal synchronization signal, and field discrimination result output from the second synchronization detection circuit 12. Modulate the color difference signal. The modulated color signal (C signal) subjected to modulation is output via the output terminal 15b.
[0024]
[Problems to be solved by the invention]
Since the conventional scanning line conversion apparatus is configured as described above, flicker generated when converting a non-interlaced image to an interlaced image can be removed, but the vertical frequency band is limited, so the vertical resolution is low. to degrade. That is, the flicker component removed by the conventional scanning line conversion device includes a high frequency component in the vertical direction, and the vertical resolution is lowered simply by limiting the vertical band, and in particular, fine on the display. Problems such as the inability to read characters occur.
[0025]
The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a scanning line conversion apparatus that can visually reduce flicker and suppress a decrease in vertical resolution.
[0026]
[Means for Solving the Problems]
The scanning line conversion apparatus according to the present invention includes a signal conversion unit that converts a non-interlace signal including R, G, and B signals into a luminance signal and a color difference signal, and a vertical line in the luminance signal that is output from the signal conversion unit. From the first separation means for separating and outputting the low frequency component, and the luminance signal output from the signal conversion means, Above Subtracting means for subtracting the vertical low frequency component output by the first separating means to output a vertical high frequency component, and the vertical high frequency-horizontal high frequency component from the vertical high frequency component output from the subtracting means. Second separation means for separating and outputting; and first amplitude limiting means for outputting the amplitude of the vertical high frequency-horizontal high frequency component outputted from the second separation means smaller than the amplitude; The vertical high-frequency component output from the second separating means is subtracted from the vertical high-frequency component output from the subtracting means to separate the vertical high-horizontal low-frequency component and output. A third separating means, an amplitude value of the vertical high band-horizontal high band component output from the second separating means, and a predetermined value for detecting a DC component in the vertical high band-horizontal high band component. First comparison means for comparing the value to detect the DC component; and Depending on the result of the comparison in compare unit, the third of said vertical high-pass output from the separation means - and second amplitude limiting means for outputting by limiting the amplitude of the horizontal low-frequency component, Above Adding means for adding and outputting the vertical low frequency component output from the first separating means, the output of the first amplitude limiting means, and the output of the second amplitude limiting means; and the output of the adding means; Means for generating an interlace signal by thinning out a predetermined line of the color difference signal; Means for limiting the signal band of the color difference signal to half or less of the signal band of the luminance signal, and sampling the color difference signal with the limited signal band at a clock frequency of half or less of the luminance signal; And the second amplitude limiting means outputs 0 when the direct current component is detected as a result of comparison in the first comparison means, and outputs the vertical when the direct current component is not detected. The amplitude value of the high frequency-horizontal high frequency component is limited to a value smaller than the amplitude value and output. And generating the interlaced signal based on the sampled color difference signal. .
[0036]
[Action]
According to the present invention The scanning line conversion device generates an interlace signal based on a luminance signal in which the amplitude of the vertical high-frequency component and the horizontal low-frequency component is limited.
[0046]
【Example】
Example 1.
FIG. 1 is a block diagram of a scanning line conversion apparatus in Embodiment 1 of the present invention. In the first embodiment, a case where a VGA signal based on the VGA standard is converted into an NTSC signal (interlace signal) as in the conventional example will be described. In the figure, 1a to 1c are input terminals for VGA signals (R, G, and B signals based on the VGA standard), 2 is an input terminal for synchronizing signals of VGA signals, and 3a to 3c are luminance signals (Y signals) in the matrix circuit 10. A / D conversion circuit that converts an analog video signal converted into two color difference signals into a digital video signal, 4 detects a vertical synchronization signal and a horizontal synchronization signal from the synchronization signal of the VGA signal input from the input terminal 2 The first synchronization detection circuit 5 is a first PLL circuit that generates a clock based on the synchronization signal output from the first synchronization detection circuit 4, and the luminances 7 a to 7 c are output from the flicker removal circuit 31. This is a frame memory that stores a signal (Y signal) and two color difference signals (RY signal and BY signal) output from the A / D conversion circuits 3b and 3c.
[0047]
Reference numerals 9a to 9c denote D / A conversion circuits for converting the digital video signals output from the frame memories 7a to 7c into analog video signals. Reference numeral 10 denotes the input R, G, and B signals as the Y signal and two color difference signals ( A matrix circuit for converting the signals into an RY signal and a BY signal), a second PLL circuit for generating a clock based on a TV-side synchronization signal output from the second synchronization detection circuit 12, and 12 Is a second synchronization detection circuit that detects a vertical synchronization signal, a horizontal synchronization signal, and the like from a TV-side synchronization signal input from the input terminal 16.
[0048]
Reference numeral 13 denotes a synchronization adding circuit for adding a vertical synchronization signal and a horizontal synchronization signal to the Y signal output from the D / A conversion circuit 9a. Reference numeral 14 denotes two color difference signals (R−) output from the D / A conversion circuits 9b and 9c. A chroma encoder circuit for converting the Y signal and the BY signal into a modulated color signal (C signal), 15a and 15b are output terminals for the Y signal and the C signal, respectively, and 16 is an input terminal for the synchronization signal on the TV side. .
[0049]
30a and 30b are band limiting filters (hereinafter referred to as LPF) for limiting the horizontal signal bands of the RY and BY signals output from the matrix circuit 10, respectively, and 31 is an input Y signal. The flicker removal circuit 32 removes the flicker component of the line memory 23a, 23b, 43 in the flicker removal circuit 31 (the configuration of the flicker removal circuit 31 is shown in FIG. 2 and will be described in detail later), and the above. This is a second memory control circuit that outputs digital video signal write and read control signals to the frame memories 7a to 7c.
The first VLPF 6 in the flicker removal circuit 31 is configured as shown in FIG. 19 as in the conventional example.
[0050]
FIG. 2 is a block diagram of the flicker removal circuit 31 in FIG. In the figure, 6 is a first VLPF for extracting a low frequency component in the vertical direction of a digital video signal (Y signal), 40 is an input terminal for a Y signal, 41 is a memory control output from the second memory control circuit 32. A signal input terminal, 42 is a Y signal output terminal, 43 is a line memory that delays the input Y signal by one line, and 44 is a Y line that is delayed from one line output from the line memory 43 from the first VLPF 6. It is a subtracting circuit that subtracts the output low frequency component in the vertical direction. By subtracting the output of the first VLPF 6 from the output of the line memory 43, the vertical high frequency component of the input Y signal is separated. 45 denotes a first horizontal high-pass filter (hereinafter referred to as a first HHPF), 46 which separates a horizontal high-frequency component from a vertical high-frequency component output from the subtracting circuit 44, and 46. A register 47 is an adder circuit.
[0051]
FIG. 3 is a block diagram of the first HHPF 45 in FIG. In the figure, 50 is an input terminal for a digital video signal (vertical high-frequency component of the Y signal), 51 is an output terminal, 52a and 52b are each delayed by one clock the vertical high-frequency component of the input Y signal. Registers 53a and 53b are multiplier circuits for multiplying the vertical high-frequency component of the input Y signal by -0.25, and 54 is 0.5 for the vertical high-frequency component of the input Y signal. A multiplying circuit 55 for multiplying is an adding circuit.
FIG. 4 is a diagram for explaining the basic concept of the flicker removal circuit 31 according to the first embodiment of the present invention. The figure shows the characteristics (frequency spectrum) on the two-dimensional frequency of the first embodiment. In the figure, the horizontal axis represents the spatial frequency in the horizontal direction, and the vertical axis represents the spatial frequency in the vertical direction.
[0052]
The concept of the first embodiment will be briefly described below. As described in the conventional example, the vertical high-frequency component indicated by hatching in FIG. 17 includes a vertical resolution component in addition to the flicker component. In the conventional scanning line conversion device, the vertical high-frequency component is removed together with the flicker component, so that the vertical resolution is lowered and fine characters on the display cannot be read.
[0053]
Hereinafter, the concept of the first embodiment will be described with reference to FIG. In general, flicker occurring in a large area is very visually noticeable compared to flicker occurring in a small area. In other words, the flicker generated in a fine character portion is not very worrisome visually, whereas the flicker generated in a horizontal line portion of a figure or a table is visually worrisome. When the human eye visually detects flicker, it is detected that flicker is generated up to the surrounding image, and it appears that flicker is generated in a large area.
[0054]
In the first embodiment, the resolution component in the vertical direction where the flicker is not visually conspicuous is separated from the high frequency component in the vertical direction, which is a factor causing the large area flicker. Then, the resolution component in the vertical direction is improved by adding the separated resolution component in the vertical direction to the image from which the vertical high-frequency component has been removed. The above operation adds a vertical resolution component that is visually inconspicuous to the output image, so that the occurrence of flicker can be suppressed and the vertical resolution of fine character portions is improved, so that fine characters can be recognized. it can. FIG. 4 shows frequency characteristics on the two-dimensional frequency of the first embodiment. In the figure, the hatched portion is the flicker component that is very noticeable visually. In the first embodiment, as shown in FIG. 4, the horizontal high-frequency component that is visually inconspicuous is separated from the separated vertical high-frequency component, and the separated horizontal high-frequency component is used as an output image. Feedback (addition) improves the resolution in the vertical direction.
[0055]
Hereinafter, the operation of the scanning line conversion apparatus according to the first embodiment will be described with reference to FIGS. 1 to 4 and FIG. In the first embodiment as well, a case where a non-interlaced image input based on the VGA standard is converted into an interlaced image and output as in the conventional example will be described.
The R, G, and B signals input through the input terminals 1a to 1c are converted into a Y signal and two color difference signals (RY signal and BY signal) by the matrix circuit 10. The two color difference signals (RY signal and BY signal) output from the matrix circuit 10 are limited to half the horizontal band by the LPFs 30a and 30b. (Note that the color difference signal is not visually conspicuous compared to the luminance signal (Y signal), so the image quality is hardly deteriorated even if the signal band is limited to half.) The Y signal output from the matrix circuit 10 and the LPFs 30a and 30b. The RY and BY signals output from the signal are converted into digital video signals (digital signals) by the A / D conversion circuits 3a to 3c. At that time, since the signal band of the two color difference signals is limited to half of the Y signal by the LPFs 30a and 30b as described above, the sampling clock at the time of A / D conversion is set to half of the sampling clock of the Y signal. And converted into a digital video signal.
[0056]
On the other hand, the vertical synchronization signal and the horizontal synchronization signal of the synchronization signal of the VGA signal input via the input terminal 2 are detected by the first synchronization detection circuit 4. The horizontal synchronization signal detected by the first synchronization detection circuit 4 is input to the first PLL circuit 5. The first PLL circuit 5 generates a reference clock on the VGA side based on the input horizontal synchronization signal. The clock generated by the first PLL circuit 5 is input to the A / D conversion circuits 3 a to 3 c and the second memory control circuit 32. At that time, as described above, the clock used when processing the two color difference signals is divided and output at a frequency half that of the clock used when processing the Y signal. The vertical synchronization signal and horizontal synchronization signal detected by the first synchronization detection circuit 4 are also input to the second memory control circuit 32.
[0057]
The second memory control circuit 32 uses the horizontal synchronization signal of the VGA signal output from the first synchronization detection circuit 4 to convert the digital video signal to the line memories 23 a to 23 b and the line memory 43 in the flicker removal circuit 31. Write control signals and read control signals are generated. For example, when the line memories 23a to 23b and the line memory 43 are configured using a FIFO memory as in the conventional example, the second memory control circuit 32 outputs a line address reset signal at the time of writing and reading, and writing and reading. An enable signal (ENABL signal) and write and read clock signals are output. The second memory control circuit 32 also generates a digital video signal write control signal to the frame memories 7a to 7c by using the vertical synchronization signal and the horizontal synchronization signal output from the first synchronization detection circuit 4. A specific control method for the frame memories 7a to 7c will be described later.
[0058]
The Y signal converted into a digital signal by the A / D conversion circuit 3 a is input to the flicker removal circuit 31. Hereinafter, the operation of the flicker removing circuit 31 will be described with reference to FIG. The Y signal input via the input terminal 40 is input to the first VLPF 6 and the line memory 43. Here, the operation of the first VLPF 6 will be described with reference to FIG. The Y signal input via the input terminal 20 is input to the multiplication circuit 24a and the line memory 23a. The line memory 23a delays the input Y signal by one line and outputs it. The Y signal output from the line memory 23a is input to the multiplication circuit 25 and the line memory 23b. In the line memory 23b, similarly to the line memory 23a, the input Y signal is delayed by one line and output. The output of the line memory 23b is input to the multiplication circuit 24b. The line memories 23a and 23b are controlled using the data write and read control signals output from the second memory control circuit 32 via the input terminal 21.
[0059]
The Y signals input to the multiplier circuits 24a and 24b are multiplied by 0.25 and output. The Y signal input to the multiplication circuit 25 is multiplied by 0.5 and output. The outputs of the multiplying circuits 24 a and 24 b and the multiplying circuit 25 are added by the adding circuit 26, thereby removing the high frequency component in the vertical direction and outputting from the first VLPF 6 via the output terminal 22.
On the other hand, the Y signal input to the line memory 43 shown in FIG. 2 is output after being delayed by one line. The line memory 43 is controlled using the data write and read control signals output from the second memory control circuit 32 through the input terminal 41.
[0060]
The subtracting circuit 44 subtracts the vertical low frequency component of the Y signal output from the first VLPF 6 from the Y signal delayed by one line output from the line memory 43, thereby obtaining the vertical high frequency component of the Y signal. To separate. (In the line memory 43, the Y signal is delayed by one line in order to match the phase of the input Y signal and the low frequency component in the vertical direction output from the first VLPF 6.) Input to the first HHPF 45. Hereinafter, the operation of the first HHPF 45 will be described with reference to FIG.
[0061]
The vertical high-frequency component of the Y signal input via the input terminal 50 is input to the register 52a and the multiplier circuit 53a. The vertical high-frequency component of the Y signal delayed by one clock in the register 52a is input to the register 52b and the multiplication circuit 54. The vertical high frequency component of the Y signal delayed by one clock in the register 52b is input to the multiplication circuit 53b. The vertical high frequency component of the Y signal input to the multiplier circuits 53 a and 53 b is multiplied by −0.25 and output to the adder circuit 55. Similarly, the vertical high frequency component of the Y signal input to the multiplier circuit 54 is multiplied by 0.5 and input to the adder circuit 55. The adding circuit 55 adds the vertical high frequency components of the Y signal output from the multiplying circuits 53a, 53b, and 54, and separates the high frequency component in the horizontal direction (vertical high frequency component-horizontal high frequency component of the Y signal). . The vertical high-horizontal high-frequency component of the Y signal separated by the adder circuit 55 is output via the output terminal 51. It is assumed that a clock is supplied from the first PLL circuit 5 to the registers 52 a and 52 b in the first HHPF 45 and the register 46 in the flicker removal circuit 31.
[0062]
The vertical high band-horizontal high band component of the Y signal separated by the first HHPF 45 is input to the adder circuit 47. On the other hand, the vertical low frequency component of the Y signal output from the first VLPF 6 is delayed by one clock in the register 46 and input to the adder circuit 47. (In the register 46, in order to match the phases of the vertical low frequency component of the Y signal output from the first VLPF 6 and the vertical high frequency component to the horizontal high frequency component of the Y signal output from the first HHPF 45, The vertical low-frequency component of the Y signal is delayed by one clock.) The adder circuit 47 adds the output of the first HHPF 45 and the output of the register 46.
[0063]
The Y signal from which the flicker component has been removed by the flicker removal circuit 31 and the two color difference signals (RY signal and BY signal) output from the A / D conversion circuits 3b and 3c are sent to the frame memories 7a to 7c. Entered. Hereinafter, the writing operation of the digital video signal to the frame memory 7 will be described.
The second memory control circuit 32 outputs to the frame memory 7 a control signal for converting a non-interlaced digital video signal input at a frame frequency of 60 Hz into an interlaced digital video signal having a field frequency of 60 Hz. Specifically, a digital video signal input in a frame structure when writing to the frame memory 7 is converted into a field structure and written.
[0064]
Hereinafter, a method of generating a data write control signal to the frame memory 7 output from the second memory control circuit 32 will be described. First, when a vertical synchronization signal is input from the first synchronization detection circuit 4, the second memory control circuit 32 sets a field to be written next in the frame memory 7. When the field setting result is the first field, a control signal for writing odd lines to the frame memory 7 is generated. When the field setting result is the second field, a control signal for writing even lines to the frame memory 7 is generated. . The control uses the horizontal sync signal output from the first sync detection circuit 4 to discriminate between the even / odd lines and generates the control signal. At this time, in the first embodiment, similarly to the conventional example, control is performed so that only the effective video signal portion of the VGA signal is written in the frame memory 7.
[0065]
The non-interlaced digital video signal input to the frame memories 7a to 7c is converted into a field-structured digital video signal (interlaced digital video signal) based on the write control signal output from the second memory control circuit 32. And stored in the frame memories 7a to 7c. In the first embodiment, as in the conventional example, the frame memory 7 is assumed to be composed of two field memories for the first field and the second field. Therefore, the second memory control circuit 32 generates a switching signal for the two field memories based on the field discrimination result in order to write the digital video signal converted into the interlace structure into the frame memory 7. In the second memory control circuit 32, a data write control signal (data write address, field memory switching signal, write control signal, etc.) to the frame memory 7 is detected by the first synchronization detection circuit 4. Generated based on vertical and horizontal sync signals.
[0066]
On the other hand, a vertical synchronization signal and a horizontal synchronization signal are detected by the second synchronization detection circuit 12 from the synchronization signal on the TV side input via the input terminal 16. At this time, field discrimination is also performed by the second synchronization detection circuit 12. The second PLL circuit 11 generates a TV-side reference clock based on the horizontal synchronization signal detected by the second synchronization detection circuit 12. At this time, the frequency of the sampling clock for the color difference signal is divided by half the frequency of the sampling clock for the Y signal. The clock generated by the second PLL circuit 11 is input to the D / A conversion circuits 9 a to 9 c and the second memory control circuit 32. Note that the vertical synchronization signal, horizontal synchronization signal, and field discrimination result detected by the second synchronization detection circuit 12 are also input to the second memory control circuit 32.
[0067]
In the second memory control circuit 32, a read control signal for switching the interlaced image stored in the frame memory 7 based on the vertical synchronization signal, the horizontal synchronization signal, and the field discrimination result (switching of the field memory). Signal, data read address, read control signal, etc.). In the frame memories 7a to 7c, the interlaced digital video signal is read from the memory based on the read control signal output from the second memory control circuit 32.
[0068]
Interlaced digital video signals read from the frame memories 7a to 7c are input to the D / A conversion circuits 9a to 9c. The D / A conversion circuits 9a to 9c convert the input interlaced digital video signal into an interlaced analog video signal. The Y signal output from the D / A conversion circuit 9a is output via the output terminal 15a after the vertical synchronization signal and the horizontal synchronization signal are added by the synchronization adding circuit 13. The synchronization adding circuit 13 generates a synchronization signal based on the vertical synchronization signal, the horizontal synchronization signal, and the field discrimination result output from the second synchronization detection circuit 12, and adds them to the Y signal.
[0069]
The two color difference signals (R-Y signal and BY signal) output from the D / A conversion circuits 9b to 9c are converted into modulated color signals (C signals) by the chroma encoder circuit 14, and output terminals 15b are connected. Is output via. When chroma encoding is performed (when two color difference signals are converted into modulated color signals), two signals are output based on the vertical synchronization signal, horizontal synchronization signal, and field discrimination result output from the second synchronization detection circuit 12. Modulate the color difference signal. The modulated color signal (C signal) subjected to modulation is output via the output terminal 15b.
[0070]
In the first embodiment, the VGA signal input in the state of R, G, B signals is converted into a Y signal and two color difference signals (RY signal and BY signal) in advance in the matrix circuit 10. Signal processing is performed later. This is due to the following two reasons.
[0071]
The first reason is due to flicker detection characteristics of human eyes. Human vision is very sensitive to flicker occurring in the Y signal, but is not very sensitive to flicker occurring in the color difference signal. As a result of performing flicker removal on the two color difference signals based on the above algorithm by computer simulation, almost no effect was obtained with respect to flicker removal compared to the case where flicker removal was not performed. On the other hand, the resolution of the color difference signal in the vertical direction is conspicuous for the image from which the flicker has been removed.
[0072]
As for the image (video) input in the state of the R, G, and B signals, flicker that can be detected visually unless flicker removal is performed on the image data of all the R, G, and B signals as shown in the conventional example. It cannot be removed. Therefore, in the first embodiment, after the input image data (R, G, B signal) is converted into the Y signal and the two color difference signals (RY signal and BY signal) by the matrix circuit 10, the Y signal A flicker removal circuit 31 is provided only in the signal processing system to remove flicker components. As a result, flicker removal is not performed for color difference signals that are visually inconspicuous with flicker components, so that the number of flicker removal circuits 31 can be reduced from three to one as compared with the conventional scanning line converter. Further, since the flicker removal is not performed for the color difference signal in which flicker is not noticeable, the resolution component in the vertical direction can be sufficiently secured, and the reduction in the resolution of the output image can be minimized.
[0073]
The second reason is due to the visual characteristics of human color difference signals. This is due to the fact that human vision is sensitive to changes in the Y signal but is not very sensitive to changes in the color difference signal. That is, even if the signal band in the horizontal direction of the two color difference signals (RY signal and BY signal) is half that of the Y signal, the difference (color signal band difference) is detected by the human eye. I can't. Therefore, in the first embodiment, the two color difference signals output from the matrix circuit 10 are limited to half the signal band in the horizontal direction by using the LPFs 30a and 30b. The frequency of the sampling clock when the two color difference signals output from the LPFs 30a and 30b are converted into digital signals (digital video signals) by the A / D conversion circuits 3b and 3c is half the frequency of the sampling clock of the Y signal. Do. Therefore, since the number of color difference signal data per frame can be halved compared to the conventional example, the memory capacity of the frame memories 7b and 7c can be halved, and the circuit scale can be reduced. effective. Further, since the clock frequency of the processing system for the two color difference signals can be halved, there is an effect that power consumption can be suppressed when the scanning line conversion device or the flicker removal circuit 31 is implemented as an LSI.
[0074]
Since the scanning line conversion apparatus according to the first embodiment is configured as described above, a high-frequency component in the horizontal direction in which flicker is not visually noticeable is extracted from a high-frequency component in the vertical direction, and an output image (in the vertical direction) is extracted. By feeding back (adding) the low frequency component), the vertical resolution can be improved and flicker can be sufficiently suppressed visually. Therefore, there is an effect that fine characters on the display can be recognized. As a result of confirming the effect of the above scanning line conversion method by computer simulation, a small area flicker occurred in a slightly slanted line portion of a character or the like (position with a viewing distance of about 1H), but the vertical resolution was improved and fine characters were Identification was also improved compared to the conventional example. The detected small area flicker was not detected from a position about 3H away from the screen.
[0075]
Further, the flicker removal circuit 31 shown in the first embodiment can be realized by simply adding a simple circuit to the conventional first VLPF 6, and a good output image can be obtained without extremely increasing the circuit scale. There is an effect that can be obtained.
[0076]
Example 2
Next, a second embodiment of the present invention will be described with reference to FIG. 1, FIG. 3 to FIG. 6, and FIG. FIG. 5 is a block diagram of the flicker removal circuit 31 of the scanning line converter according to the second embodiment of the present invention. In the figure, the same reference numerals as those in the first embodiment are the same in configuration and operation, and detailed description thereof will be omitted. 60 is a register, 61 is a subtracting circuit, 62 is an amplitude limiting circuit (hereinafter referred to as a limiter circuit or limiter), and 63 is an adding circuit. FIG. 6 is a diagram showing input / output characteristics of the limiter 62 in the second embodiment. In the figure, the horizontal axis corresponds to input, and the vertical axis corresponds to output. The input / output characteristics of the limiter 62 are not limited to those shown in FIG.
[0077]
Next, the concept of the second embodiment will be briefly described. In the first embodiment, as shown in FIG. 4, the high frequency component in the horizontal direction in which the flicker is visually inconspicuous is extracted from the high frequency component in the vertical direction and the flicker is sufficiently suppressed by feeding back (adding) to the output image. The direction resolution has been improved. The object of the second embodiment is to suppress the occurrence of flicker and further increase the resolution in the vertical direction. In the second embodiment, the vertical resolution component is further extracted from the horizontal low-frequency component in the vertical high-frequency component shown by hatching in FIG. 4, and is fed back (added) to the output image. This improves the resolution in the vertical direction. Specifically, flicker detected by the human eye depends on the amplitude of the high frequency component in the vertical direction in addition to the flicker generation area described in the first embodiment. That is, the small amplitude component of the high frequency component in the vertical direction is not visually noticeable even if flicker occurs (it cannot be detected).
[0078]
In the second embodiment, the resolution component in the vertical direction where the flicker is not visually noticeable is separated according to the amplitude of the high frequency component in the vertical direction. Then, the vertical resolution component is improved by adding the separated vertical resolution component to the image from which the vertical high-frequency component has been removed. The above operation adds a vertical resolution component that is visually inconspicuous to the output image, so that the vertical resolution is improved especially in fine character portions, and flicker can be suppressed, and fine characters are also recognized. be able to. In the second embodiment, the resolution component in the vertical direction is separated and output from the hatched area in the figure in which the vertical direction on the two-dimensional frequency shown in FIG. 4 is the high frequency component and the horizontal direction is the low frequency component. The case where it returns to an image is demonstrated. Therefore, in the second embodiment, the vertical resolution component is extracted from the vertical high-frequency and horizontal low-frequency components removed in the first embodiment and fed back (added) to the output image. The resolution can be improved.
[0079]
Hereinafter, the operation of the scanning line conversion apparatus according to the second embodiment of the present invention will be described with reference to FIGS. 1, 3 to 6, and 19. In the second embodiment, only the configuration of the flicker removal circuit 31 is different, and the other circuit operations are the same, and therefore detailed description of the operation is omitted. Also in the second embodiment, a case where a non-interlaced image input based on the VGA standard is converted into an interlaced image and output as in the conventional example will be described. The R, G, and B signals input via the input terminals 1a to 1c are converted into a Y signal and two color difference signals by the matrix circuit 10. The two color difference signals output from the matrix circuit 10 are limited to half the horizontal band by the LPFs 30a and 30b. The Y signal output from the matrix circuit 10 and the two color difference signals output from the LPFs 30a and 30b are converted into digital video signals by the A / D conversion circuits 3a to 3c. At this time, the two color difference signals are converted into a digital video signal with a sampling clock half that of the Y signal.
[0080]
On the other hand, the vertical synchronization signal and the horizontal synchronization signal of the synchronization signal of the VGA signal input via the input terminal 2 are detected by the first synchronization detection circuit 4. The first PLL circuit 5 generates a VGA-side reference clock based on the detected horizontal synchronizing signal. The clock generated by the first PLL circuit 5 is input to the A / D conversion circuits 3 a to 3 c and the second memory control circuit 32. At this time, as described above, the two color difference signal clocks are frequency-divided to be half the frequency of the Y signal clock and output.
[0081]
In the second memory control circuit 32, the digital video signal to the line memories 23 a to 23 b and the line memory 43 in the flicker removal circuit 31 is used by using the horizontal synchronization signal of the VGA signal output from the first synchronization detection circuit 4. Write control signals and read control signals are generated. In the second embodiment, as in the first embodiment, the line memories 23a to 23b and the line memory 43 are configured using a FIFO memory. Therefore, the second memory control circuit 32 outputs a line address reset signal at the time of writing and reading, a writing and reading enable signal (ENABL signal), and a writing and reading clock to the flicker removal circuit 31. The second memory control circuit 32 also generates a digital video signal write control signal to the frame memories 7a to 7c using the vertical synchronization signal and the horizontal synchronization signal output from the first synchronization detection circuit 4.
[0082]
The Y signal converted into a digital signal by the A / D conversion circuit 3 a is input to the flicker removal circuit 31. Hereinafter, the operation of the flicker removing circuit 31 will be described with reference to FIGS.
The Y signal input via the input terminal 40 is input to the first VLPF 6 and the line memory 43. FIG. 19 shows a block diagram of the first VLPF 6. Note that the detailed operation of the first VLPF 6 is the same as that of the first embodiment, and a description thereof will be omitted. On the other hand, the Y signal input to the line memory 43 is output after being delayed by one line.
[0083]
The subtracting circuit 44 subtracts the vertical low frequency component of the Y signal output from the first VLPF 6 from the Y signal delayed by one line in the line memory 43, and separates the vertical high frequency component of the Y signal. The output of the subtraction circuit 44 is input to the first HHPF 45 and the register 60. FIG. 3 shows a block diagram of the first HHPF 45. The detailed operation of the first HHPF 45 is the same as that of the first embodiment, and a description thereof will be omitted. On the other hand, the vertical high frequency component of the Y signal input to the register 60 is output after being delayed by one clock. The subtracting circuit 61 subtracts the vertical high frequency-horizontal high frequency component of the Y signal output from the first HHPF 45 from the vertical high frequency component of the Y signal delayed by one clock in the register 60. The vertical high band-horizontal low band component (vertical high band-horizontal low band data) of the Y signal output from the subtracting circuit 61 is input to the limiter 62.
[0084]
In the limiter 62, the amplitude of the vertical high band-horizontal low band component of the input Y signal is limited and output. FIG. 6A shows the input / output characteristics of the limiter 62. The vertical high-horizontal low-frequency component of the Y signal whose amplitude is limited by the limiter 62 is added to the vertical high-horizontal high-frequency component of the Y signal output from the first HHPF 45 by the adding circuit 63. The output of the adder circuit 63 (vertical resolution component) is added to the vertical low frequency component of the Y signal output from the register 46 by the adder circuit 47 and output. In the second embodiment, the limiter 62 separates a small amplitude component (resolution component in the vertical direction) in which flicker is inconspicuous from the vertical high region-horizontal low region component of the Y signal. In the second embodiment, the vertical resolution is improved by feeding back (adding) the high resolution component in the vertical direction separated by the first HHPF 45 and the limiter 62 to the output image (the low frequency component in the vertical direction). (In the case of Example 2, as a result of computer simulation, when the amplitude of the high frequency component in the vertical direction of the Y signal is -127 to 128, the maximum value of the amplitude limit value is preferably set to about ± 10 to ± 20. It is assumed that a clock is supplied from the first PLL circuit 5 to the first HHPF 45 and the registers 46 and 60.
[0085]
The Y signal from which the flicker component has been removed by the flicker removal circuit 31 and the two color difference signals output from the A / D conversion circuits 3b and 3c are input to the frame memories 7a to 7c. Note that the writing and reading of the digital video signal to and from the frame memory 7 are the same as in the first embodiment, and thus detailed description of the operation is omitted. The second memory control circuit 32 converts a non-interlaced digital video signal input at a frame frequency of 60 Hz into an interlaced digital video signal having a field frequency of 60 Hz, and writes data in the frame memory 7.
[0086]
In the second memory control circuit 32, when data is written to the frame memory 7, first, a field to be written next to the frame memory 7 is set based on the vertical synchronization signal output from the first synchronization detection circuit 4. . When the field setting result is the first field, a control signal is generated so that the odd lines are written into the frame memory 7 and the even lines are written into the frame memory 7 when the field is the second field. The control signal for line switching is generated by discriminating between the even / odd lines using the horizontal synchronization signal output from the first synchronization detection circuit 4.
[0087]
The non-interlaced digital video signals input to the frame memories 7a to 7c are converted into digital video signals having a field structure based on the write control signal output from the second memory control circuit 32, and are stored in the frame memories 7a to 7c. Remembered. In the second embodiment, as in the first embodiment, the frame memory 7 is composed of two field memories for the first field and the second field. In the second memory control circuit 32, the vertical synchronization detected by the first synchronization detection circuit 4 is a data write control signal (data write address, field memory switching signal, write control signal, etc.) to the frame memory 7. Generated based on the signal and the horizontal sync signal.
[0088]
On the other hand, a vertical synchronization signal and a horizontal synchronization signal are detected by the second synchronization detection circuit 12 from the synchronization signal on the TV side input via the input terminal 16. At this time, field discrimination is also performed by the second synchronization detection circuit 12. The second PLL circuit 11 generates a TV-side reference clock based on the horizontal synchronization signal detected by the second synchronization detection circuit 12. The clock generated by the second PLL circuit 11 is input to the D / A conversion circuits 9 a to 9 c and the second memory control circuit 32. In the second memory control circuit 32, a read control signal for switching the interlaced image stored in the frame memory 7 based on the vertical synchronization signal, the horizontal synchronization signal, and the field discrimination result (switching of the field memory). Signal, data read address, read control signal, etc.). In the frame memories 7a to 7c, the interlaced digital video signal is read from the memory based on the read control signal output from the second memory control circuit 32.
[0089]
The interlaced digital video signals read from the frame memories 7a to 7c are converted into interlaced analog video signals by the D / A conversion circuits 9a to 9c. The Y signal output from the D / A conversion circuit 9a is output via the output terminal 15a after the vertical synchronization signal and the horizontal synchronization signal are added by the synchronization adding circuit 13. The synchronization adding circuit 13 generates the synchronization signal based on the vertical synchronization signal, horizontal synchronization signal, and field discrimination result output from the second synchronization detection circuit 12, and adds them to the Y signal. The two color difference signals output from the D / A conversion circuits 9b to 9c are converted into modulated color signals (C signals) by the chroma encoder circuit 14 and output through the output terminal 15b. At the time of chroma encoding, the two color difference signals are modulated based on the vertical synchronization signal, the horizontal synchronization signal, and the field discrimination result output from the second synchronization detection circuit 12. The modulated color signal (C signal) subjected to modulation is output via the output terminal 15b.
[0090]
In the second embodiment, the VGA signal input in the R, G, B signal state is converted into the Y signal and two color difference signals (R-Y signal and B-Y signal) in advance in the matrix circuit 10. After that, signal processing is performed, but since this is the same as that of the first embodiment, detailed description thereof is omitted.
[0091]
In the second embodiment, as in the first embodiment, the input R, G, and B signals are converted into a Y signal and two color difference signals (R-Y signal and B-Y signal) by the matrix circuit 10. The flicker component is removed by the flicker removal circuit 31 only for the Y signal, and the flicker component is not removed for the color difference signal in which the flicker component is not visually conspicuous. Therefore, the flicker removal circuit is compared with the conventional scanning line converter. The number of 31 can be reduced from three to one. In addition, since the flicker removal is not performed for the color difference signal in which flicker is not conspicuous, a sufficient resolution component in the vertical direction can be ensured, and the reduction in the resolution of the output image can be minimized.
[0092]
In the second embodiment, similarly to the first embodiment, the two color difference signals output from the matrix circuit 10 are limited to half the signal band in the horizontal direction by the LPFs 30a and 30b. The sampling clock frequency when the outputs of the LPFs 30a and 30b are converted into digital video signals by the A / D conversion circuits 3b and 3c is half the frequency of the sampling clock of the Y signal. Therefore, since the number of color difference signal data per frame can be halved compared to the conventional example, the memory capacity of the frame memories 7b and 7c can be halved, and the circuit scale can be reduced. effective.
[0093]
Since the scanning line conversion apparatus according to the second embodiment is configured as described above, a horizontal high-frequency component and a small-amplitude component in a horizontal low-frequency component that are visually inconspicuous with respect to flicker than a high-frequency component in the vertical direction. Is extracted and fed back (added) to the output image (vertical high-frequency component), so that the vertical resolution can be improved and flicker can be sufficiently suppressed visually. Therefore, there is an effect that fine characters on the display can be recognized. As a result of confirming the effect of the scanning line conversion method by computer simulation, a small area flicker occurred in a slightly slanted line portion such as a character (position with a viewing distance of about 1H). Identification was further improved compared to the conventional example. (The resolution was further improved as compared with Example 1.) Note that the detected small area flicker was not detected from a position about 3H away from the screen.
[0094]
In the second embodiment, the shape (characteristic) of the limiter 62 is described as shown in FIG. 6A. However, the present invention is not limited to this, and the configuration shown in FIG. Good. When the limiter shape shown in FIG. 6A and the limiter shape shown in FIG. 6B are compared by computer simulation, the same amplitude limit value (maximum amplitude value output from the limiter 62) is obtained. The resolution was slightly improved in the limiter shape shown in FIG.
[0095]
In the second embodiment, increasing the amplitude limit value of the limiter 62 improves the vertical resolution but increases the amount of flicker. Therefore, it goes without saying that a plurality of types of the limiter 62 may be prepared, and the amplitude limit value of the limiter 62 may be switched according to the viewing distance or the type of output image. The limiter shape may be set manually by the user, or the character size may be recognized and set on the personal computer side.
[0096]
Further, the flicker removal circuit 31 shown in the second embodiment can be realized only by adding a simple circuit to the conventional first VLPF 6, and a good output image can be obtained without extremely increasing the circuit scale. There is an effect that can.
[0097]
Example 3
The scanning line conversion apparatus according to the third embodiment is different from the first and second embodiments only in the configuration and operation of the flicker removal circuit 31 shown in FIG. Therefore, only the detailed configuration and operation of the flicker removal circuit 31 will be described, and description of the same parts as those in the first or second embodiment will be omitted.
[0098]
FIG. 7 is a block diagram of the flicker removal circuit 31 of the scanning line conversion apparatus according to the third embodiment. In the figure, the same reference numerals as those in the first embodiment or the second embodiment are the same in configuration and operation, and detailed description thereof is omitted. Reference numeral 70 denotes a second vertical low-pass filter (hereinafter referred to as a second VLPF). FIG. 8 is a block diagram of the second VLPF 70 in FIG. In the figure, the same reference numerals as those in the embodiment and the conventional example are the same in configuration and operation, and detailed description thereof will be omitted. 71a and 71b are multiplication circuits for multiplying input data by 0.2, and 72 is a multiplication circuit for multiplying input data by 0.6. FIG. 9 is a diagram showing frequency characteristics of the second VLPF 70 in FIG. In the figure, the horizontal axis represents the vertical spatial frequency, and the vertical axis represents the amplitude characteristic. FIG. 10 is a diagram for explaining the basic concept of the flicker removal circuit 31 of the scanning line conversion apparatus according to the third embodiment of the present invention. This figure shows the area on the two-dimensional frequency of the third embodiment. In the figure, the horizontal axis represents the spatial frequency in the horizontal direction, and the vertical axis represents the spatial frequency in the vertical direction.
[0099]
Next, the concept of the third embodiment will be briefly described. In the third embodiment, the flicker is composed of horizontal high-frequency component data that is visually inconspicuous (referred to as area 2 in FIG. 10) and horizontal low-frequency component data that is prominent in flicker (referred to as area 1 in FIG. 10). In order to eliminate the above, by changing the shape of the filter applied in the vertical direction, the occurrence of visually noticeable flicker is suppressed and the resolution in the vertical direction is improved.
[0100]
In the third embodiment, for the high-frequency component in the horizontal direction where the flicker is not visually noticeable by the above operation, a filter (see FIG. 9) with a low suppression degree of the high-frequency component in the vertical direction is used. The high frequency component in the vertical direction) is removed, and for the low frequency component in the horizontal direction where flicker is conspicuous, the flicker component (the high frequency component in the vertical direction is used) using a filter (see FIG. 20) with a high suppression degree of the high frequency component in the vertical direction. Therefore, the flicker component can be almost certainly removed from the output image, and the resolution in the vertical direction can be improved.
[0101]
Next, the operation of the flicker removing circuit 31 of the third embodiment will be described with reference to FIGS. 3, 7 to 10, and 19 to 20. FIG. The Y signal converted into a digital signal by the A / D conversion circuit 3 a is input to the flicker removal circuit 31. The Y signal input via the input terminal 40 is input to the first HHPF 45 and the register 46. Note that the first HHPF 45 is shown in a block diagram in FIG. 3, and the operation is the same as that of the first embodiment, and thus detailed description thereof is omitted.
[0102]
The horizontal high-frequency component separated by the first HHPF 45 is input to the subtraction circuit 44 and the second VLPF 70. On the other hand, the input Y signal is delayed by one clock in the register 46 and input to the subtraction circuit 44. The subtracting circuit 44 subtracts the horizontal high-frequency component of the Y signal output from the first HHPF 45 from the Y signal output from the register 46 to separate the low-frequency component in the horizontal direction of the Y signal. The horizontal low-frequency component of the Y signal separated by the subtracting circuit 44 is input to the first VLPF 6. The horizontal high-frequency component of the Y signal input to the second VLPF 70 is suppressed from the vertical high-frequency component. Hereinafter, the operation of the second VLPF 70 will be described with reference to FIG.
[0103]
The horizontal high-frequency component of the Y signal input via the input terminal 20 is input to the multiplier circuit 71a and the line memory 23a. In the line memory 23a, the horizontal high-frequency component of the input Y signal is delayed by one line and output. The horizontal high-frequency component of the Y signal output from the line memory 23a is input to the multiplication circuit 72 and the line memory 23b. In the line memory 23b, similarly to the line memory 23a, the horizontal high-frequency component of the input Y signal is delayed by one line and output. The output of the line memory 23b is input to the multiplication circuit 71b. The line memories 23a and 23b are controlled using the data write and read control signals output from the second memory control circuit 32 via the input terminal 21.
[0104]
The horizontal high frequency component of the Y signal input to the multiplier circuits 71a and 71b is multiplied by 0.2 and output. The high frequency component of the Y signal input to the multiplier circuit 72 is multiplied by 0.6 and output. The outputs of the multiplication circuits 71 a and 71 b and the multiplication circuit 72 are added by the addition circuit 26, and the high frequency component in the vertical direction is suppressed and output from the second VLPF 70 via the output terminal 22. FIG. 9 shows the frequency characteristics of the second VLPF 70. As shown in the figure, in the frequency characteristic of the second VLPF 70, the amplitude suppression degree in the vertical high band (near 525/2 line) is smaller than the amplitude suppression degree of the first VLPF 6 shown in FIG.
[0105]
On the other hand, the horizontal low frequency component of the Y signal input to the first VLPF 6 is output after the vertical high frequency component is removed. Since the operation of the first VLPF 6 is the same as that of the first embodiment, detailed description of the operation is omitted. Further, data writing and reading control to the first and second VLPF 6 and the line memories 23a and 23b in 70 are output from the second memory control circuit 32 through the input terminal 41 as in the first embodiment. It is assumed that it is performed based on the control signal to be performed.
[0106]
The adding circuit 47 adds the horizontal low-frequency component of the Y signal from which the flicker component output from the first VLPF 6 is removed and the horizontal high-frequency component of the Y signal from which the flicker component output from the second VLPF 70 is removed. Then, the Y signal from which the flicker component is removed is generated. The Y signal from which the flicker component has been removed by the flicker removal circuit 31 and the two color difference signals (RY signal and BY signal) output from the A / D conversion circuits 3b and 3c are used as frame memories 7a to 7c. Is converted from non-interlaced structure to interlaced structure and output.
[0107]
Since the scanning line conversion apparatus according to the third embodiment is configured as described above, the flicker component is divided into a horizontal high-frequency component in which visual flicker is inconspicuous and a horizontal low-frequency component in which visual flicker is conspicuous. By changing the characteristics of the low-pass filter in the vertical direction to be removed, the occurrence of flicker can be sufficiently suppressed, and the vertical resolution can be increased, so that fine characters can be identified. As for the characteristics of the above-mentioned filter, with respect to the horizontal low-frequency component where the flicker is visually noticeable, a filter having a high degree of suppression of the vertical high-frequency component is used to remove the flicker component, and the horizontal high-frequency component where the flicker is not visually noticeable For the band component, a filter having a low suppression characteristic of the vertical high band component is used in order to ensure the vertical resolution.
[0108]
The circuit configurations of the first and second VLPFs 6 and 70 for removing flicker from the horizontal low frequency component and the horizontal high frequency component are not limited to those shown in FIGS. A non-linear processing circuit including amplitude limiting means such as a limiter circuit as shown may be used. At that time, the characteristics of the flicker removal circuit used for the low frequency component in the horizontal direction increase the degree of suppression of the high frequency component in the vertical direction compared to the characteristics of the flicker removal circuit used for the high frequency component in the horizontal direction. It is configured to suppress the occurrence of flicker.
[0109]
In the third embodiment, the case where the low frequency component in the horizontal direction and the high frequency component in the horizontal direction are divided into two bands has been described. However, the present invention is not limited to this, and the input non-interlaced image is converted into a two-dimensional frequency plane. The same effect can be obtained if the apparatus is divided into a plurality of areas and a flicker removing circuit is provided for each area so as to remove the flicker component and extract the resolution component in the vertical direction. For example, it is divided into three bands of a horizontal low band, a horizontal mid band, and a horizontal high band, and a flicker removing circuit is provided for each component to remove the flicker component and to extract a vertical resolution component. Needless to say, the same effect can be obtained.
[0110]
As a result of confirming the effect of the above scanning line conversion method by computer simulation, in Example 1, a small area flicker was generated in a slightly slanted line portion such as a character (position at a viewing distance of about 1H), but the flicker was almost completely removed. In addition, the vertical resolution is improved and the fine character recognition is improved as compared with the conventional example.
[0111]
Further, the flicker removal circuit 31 shown in the third embodiment performs flickering with a simple circuit configuration by combining the conventional first VLPF 6 and the second VLPF 70 having substantially the same configuration as the conventional first VLPF 6. There is an effect that a good output image can be obtained without excessively increasing the circuit scale.
[0112]
Example 4
Next, a fourth embodiment of the present invention will be described. The scanning line conversion apparatus according to the fourth embodiment is different from the first, second, and third embodiments only in the configuration and operation of the flicker removal circuit 31 shown in FIG. Therefore, only the detailed configuration and operation of the flicker removal circuit 31 will be described, and description of the same parts as those in the above embodiment will be omitted.
[0113]
FIG. 11 is a block diagram of the flicker removal circuit 31 of the scanning line conversion apparatus according to the fourth embodiment. In the figure, 80 and 81 are addition circuits, 82 is a subtraction circuit, and 83 is a low-frequency high-frequency separation filter.
[0114]
Next, the concept of the fourth embodiment will be briefly described. In the fourth embodiment, as described in the second embodiment, the vertical resolution component included in the high frequency component in the vertical direction of the video signal is extracted and fed back to the output image to improve the vertical resolution. Measure. Specifically, as described in the second embodiment, flicker detected by human eyes depends on the amplitude of the high frequency component in the vertical direction. That is, visual flicker is not a concern for the small amplitude component of the high frequency component in the vertical direction. Therefore, in the fourth embodiment, the resolution component in the vertical direction in which the flicker is not visually noticeable is separated according to the high frequency component amplitude in the vertical direction. Then, the resolution in the vertical direction is improved by adding the separated resolution component in the vertical direction to the output image from which the vertical high frequency component is removed.
[0115]
The above operation adds a vertical resolution component that is visually inconspicuous to the output image, so that the vertical resolution is improved especially in fine character portions, flicker can be suppressed, and fine characters are also recognized. be able to. In the fourth embodiment, the circuit scale is smaller than that in the second embodiment, but the amplitude limit value of the limiter 62 needs to be set slightly larger than that in the second embodiment.
[0116]
Next, the operation of the flicker removal circuit 31 of the fourth embodiment will be described with reference to FIG. The Y signal converted into a digital signal by the A / D conversion circuit 3 a is input to the flicker removal circuit 31. The Y signal input via the input terminal 40 is input to the multiplication circuit 24a and the line memory 23a. The line memory 23a delays the input Y signal by one line and outputs it. The Y signal output from the line memory 23a is input to the multiplication circuit 25 and the line memory 23b. In the line memory 23b, similarly to the line memory 23a, the input Y signal is delayed by one line and output. The output of the line memory 23b is input to the multiplication circuit 24b. The line memories 23a and 23b are controlled using the data write and read control signals output from the second memory control circuit 32 via the input terminal 41.
[0117]
The Y signal input to the multiplication circuits 24a and 24b is multiplied by 0.25 and output. The Y signal input to the multiplication circuit 25 is multiplied by 0.5 and output. The outputs of the multiplying circuits 24a and 24b are added by the adding circuit 80. The outputs of the adder circuit 80 and the multiplier circuit 25 are added by the adder circuit 81, and the low frequency component (vertical low frequency component) in the vertical direction of the Y signal is separated. Similarly, in the subtracting circuit 82, the output of the adding circuit 80 is subtracted from the output of the multiplying circuit 25, and the vertical high frequency component (vertical high frequency component) of the Y signal is separated. The high frequency component in the vertical direction of the Y signal output from the subtracting circuit 82 is input to the limiter 62. Note that the low-frequency and high-frequency separation filter 83 according to the fourth embodiment includes line memories 23a and 23b, multiplication circuits 24a, 24b, and 25, addition circuits 80 and 81, and a subtraction circuit 82.
[0118]
The limiter 62 limits the amplitude of the vertical high frequency component of the input Y signal and outputs it. FIG. 6B shows an example of input / output characteristics of the limiter 62 according to the fourth embodiment. The vertical high frequency component of the Y signal whose amplitude is limited by the limiter 62 is added to the vertical low frequency component of the Y signal by the adding circuit 47 and output. In the fourth embodiment, the limiter 62 separates a small amplitude component (an image component in the vertical direction) in which flicker is inconspicuous from the vertical high frequency component of the Y signal. Then, the vertical resolution is improved by feeding back (adding) the resolution component in the vertical direction separated by the limiter 62 to the output image (the low frequency component in the vertical direction).
[0119]
As a result of computer simulation, in the case of Example 4, when the amplitude of the high-frequency component in the vertical direction of the Y signal is −127 to 128, it is preferable to set the maximum value of the amplitude limit value to about ± 10 to ± 20. Results were obtained. The line memories 23a and 23b are controlled using the data write and read control signals output from the second memory control circuit 32 via the input terminal 41. The Y signal from which the flicker component has been removed by the flicker removal circuit 31 and the two color difference signals (RY signal and BY signal) output from the A / D conversion circuits 3b and 3c are received by the frame memories 7a to 7c. A non-interlace structure is converted to an interlace structure and output.
[0120]
Since the scanning line conversion apparatus according to the fourth embodiment is configured as described above, a small amplitude component in the vertical high-frequency component of the Y signal, which is visually inconspicuous, is separated to output an output image (a low-frequency component in the vertical direction). ) Can be improved in the vertical direction and flicker can be sufficiently suppressed visually. Therefore, there is an effect that fine characters on the display can be recognized. As a result of confirming the effect of the scanning line conversion method by computer simulation, a small area flicker occurred in a slightly slanted line portion such as a character (position with a viewing distance of about 1H). Identification was also improved compared to the conventional example. The detected small area flicker was not detected from a position about 3H away from the screen.
[0121]
In addition, the flicker removing circuit 31 shown in the fourth embodiment can remove flicker with a simple circuit configuration by adding a subtracting circuit 82, an adding circuit 47, and a limiter 62 to the conventional first VLPF 6, and the circuit scale can be reduced. There is an effect that a good output image can be obtained without extremely increasing.
[0122]
Further, the configuration of the filter for separating the high-frequency component and the low-frequency component in the vertical direction of the Y signal shown in the first and second embodiments is the same as the low-frequency high-frequency separation filter 83 in FIG. 11 shown in the fourth embodiment. With this configuration, the line memory 43 can be omitted and the circuit scale can be reduced.
[0123]
Example 5 FIG.
The scanning line conversion apparatus in the fifth embodiment is different from the first, second, third, and fourth embodiments only in the configuration and operation of the flicker removal circuit 31 shown in FIG. Therefore, only the detailed configuration and operation of the flicker removal circuit 31 will be described, and description of the same parts as those in the above embodiment will be omitted.
[0124]
FIG. 12 is a block diagram of the flicker removal circuit 31 of the scanning line conversion apparatus according to the fifth embodiment. In the figure, 90 is a DC detection circuit for extracting a horizontal DC component from an input vertical high-frequency component, 91 is a limiter, and 92 is an amplitude conversion circuit. FIG. 13 is a diagram showing the input / output characteristics of the limiter 91 according to the fifth embodiment of the present invention. In the figure, the horizontal axis represents input and the vertical axis represents output. Similarly, FIG. 14 shows an example of input / output characteristics of the amplitude conversion circuit 92. In the figure, the horizontal axis is input and the vertical axis is output.
[0125]
Next, the concept of the fifth embodiment will be briefly described. In the fifth embodiment, as described in the second embodiment, a vertical resolution component is further extracted from the horizontal low-frequency component in the vertical high-frequency component shown by hatching in FIG. The vertical resolution is improved by feeding back (adding) to. Specifically, the flicker detected by the human eye in the horizontal direction depends on the amplitude of the high frequency component in the vertical direction in addition to the flicker generation area described in the first embodiment. That is, the small amplitude component of the high frequency component in the vertical direction does not bother visually even if flicker occurs. In the second embodiment, the limiter 62 extracts a small amplitude component in which flicker is not conspicuous from the vertical high region-horizontal low region component, and feeds back (adds) to the output image (vertical low region component).
[0126]
In the second embodiment, if the maximum amplitude value output from the limiter 62 is increased, the resolution in the vertical direction is improved. However, since a large area flicker occurs in the horizontal line portion of the table, the maximum output amplitude of the limiter 62 cannot be sufficiently obtained. It was. In the fifth embodiment, a horizontal DC component is detected from the input Y signal, and the resolution in the vertical direction is improved by switching the limiter shape (characteristic) between the horizontal DC component and other components.
[0127]
Further, by suppressing the output amplitude of the high frequency component in the horizontal direction output from the first HHPF 45 by the amplitude conversion circuit 92, the flicker generated in the oblique line portion can be removed. (Note that when the amplitude of the above component is increased, the occurrence of flicker slightly increases, but the vertical resolution slightly increases.)
[0128]
Next, the operation of the flicker removal circuit 31 according to the fifth embodiment will be described with reference to FIGS. The Y signal converted into a digital signal by the A / D conversion circuit 3 a is input to the flicker removal circuit 31. The Y signal input via the input terminal 40 is input to the first VLPF 6 and the line memory 43. FIG. 19 shows a block diagram of the first VLPF 6. Note that the detailed operation of the first VLPF 6 is the same as that of the first embodiment, and a description thereof will be omitted. On the other hand, the Y signal input to the line memory 43 is output after being delayed by one line.
[0129]
The subtracting circuit 44 subtracts the vertical low frequency component of the Y signal output from the first VLPF 6 from the Y signal delayed by one line in the line memory 43, and separates the vertical high frequency component of the Y signal. The output of the subtraction circuit 44 is input to the first HHPF 45 and the register 60. Note that the first HHPF 45 is shown in a block diagram in FIG. 3, and the detailed operation is the same as that of the first embodiment, so that the description thereof is omitted. On the other hand, the vertical high frequency component of the Y signal input to the register 60 is output after being delayed by one clock. The subtracting circuit 61 subtracts the vertical high frequency-horizontal high frequency component of the Y signal output from the first HHPF 45 from the vertical high frequency component of the Y signal delayed by one clock in the register 60. A vertical high-horizontal low-frequency component of the Y signal output from the subtraction circuit 61 is input to the limiter 91.
[0130]
The output of the first HHPF 45 is input to the DC detection circuit 90. The DC detection circuit 90 detects a direct current component (DC component) from the vertical high frequency-horizontal high frequency component of the Y signal output from the first HHPF 45. The operation of the DC detection circuit 90 shown in the fifth embodiment will be briefly described below. First, the DC detection circuit 90 separates the horizontal DC component by comparing the vertical high-horizontal high-frequency component amplitude of the input Y signal with a predetermined value. Specifically, when the amplitude of the vertical high-horizontal high-frequency component of the input Y signal is YHH, for example, when YHH ≦ α and YHH ≧ −α, it is determined that a DC component has been detected. (Α is a positive real number) As a result of performing simulation with α set to about 1 to 3, good results were obtained. (Simulation was performed with a YHH amplitude of −127 to 128.)
[0131]
The limiter 91 limits and outputs the amplitude of the vertical high band-horizontal low band component of the input Y signal. As shown in FIG. 13, the limiter 91 switches the limiter shape (characteristic) based on the input DC detection information. Specifically, when a DC component is detected by the DC detection circuit 90, 0 is output from the limiter 91 in the fifth embodiment. When the DC component is not detected, the amplitude value of the vertical high frequency-horizontal low frequency component of the input Y signal is limited according to the characteristics shown in FIG. The vertical high band-horizontal low band component of the Y signal whose amplitude is limited by the limiter 91 is input to the adder circuit 63.
[0132]
On the other hand, the vertical high frequency-horizontal high frequency component of the Y signal output from the first HHPF 45 is input to the amplitude conversion circuit 92. In the fifth embodiment, as shown in FIG. 14, the amplitude of the vertical high band-horizontal high band component of the Y signal output from the first HHPF 45 is multiplied by 0.5. (Note that the characteristic of the amplitude conversion circuit 92 is linear conversion in the fifth embodiment, but may be non-linear conversion.) The output of the amplitude conversion circuit 92 is input to the addition circuit 63. The adder circuit 63 adds the output of the amplitude conversion circuit 92 and the output of the limiter 91. The output of the adder circuit 63 (vertical resolution component) is added to the vertical low frequency component of the Y signal output from the register 46 by the adder circuit 47 and output.
[0133]
In the fifth embodiment, the limiter 91 separates the small amplitude component (resolution component in the vertical direction) in which the flicker is inconspicuous from the vertical high-frequency / low-frequency component of the Y signal. In the fifth embodiment, the vertical resolution is improved by feeding back (adding) the high resolution component in the vertical direction separated by the first HHPF 45 and the limiter 91 to the output image (the low frequency component in the vertical direction). In the case of the fifth embodiment, since the visually conspicuous DC component is output as the amplitude value 0 by the limiter 91, the maximum value of the amplitude limit value of the limiter 91 is compared with the case of the second embodiment. Can be set large, so that the resolution in the vertical direction can be further improved. In addition, since the amplitude of the vertical high-horizontal high-frequency component of the Y signal output from the first HHPF 45 is reduced by the amplitude conversion circuit 92 and output, the diagonal line such as the character described in the second embodiment is used. Small area flicker generated in the portion can also be removed.
[0134]
Note that a clock is supplied from the first PLL circuit 5 to the first HHPF 45 and the registers 46 and 60. The line memories 23a and 23b and the line memory 43 in the first VLPF 6 are controlled by using the data write and read control signals output from the second memory control circuit 32 via the input terminal 41. Assumed to be performed. The Y signal from which the flicker component has been removed by the flicker removal circuit 31 and the two color difference signals (RY signal and BY signal) output from the A / D conversion circuits 3b and 3c are used as frame memories 7a to 7c. Is converted from non-interlaced structure to interlaced structure and output.
[0135]
Since the scanning line conversion apparatus according to the fifth embodiment is configured as described above, the small amplitude component in the vertical high frequency component of the Y signal, which is visually inconspicuous, is separated, and the output image (low frequency in the vertical direction) is separated. Feedback (addition) to (component) can improve the resolution in the vertical direction, and can also sufficiently suppress flicker visually. Therefore, there is an effect that fine characters on the display can be recognized. Further, since the output amplitude of the first HHPF 45 is reduced by the amplitude conversion circuit 92, it is possible to suppress a small area flicker generated in a diagonal line portion of characters and the like, and the vertical resolution is improved and fine characters are improved. Identification is further improved as compared with the conventional example.
[0136]
Further, the flicker removing circuit 31 shown in the fifth embodiment can remove flicker with a simple circuit configuration by adding a simple circuit to the conventional first VLPF 6, and is excellent without extremely increasing the circuit scale. There is an effect that a stable output image can be obtained. Further, the DC component in the horizontal direction of the Y signal is detected by the DC detection circuit 90, and the shape (characteristic) of the limiter 91 is switched on the basis of the DC detection result. By reducing the feedback amount of the low-frequency component, the feedback amount of the vertical high-frequency-horizontal low-frequency component can be increased with respect to components other than the direct current, so that the vertical resolution component can be further improved.
[0137]
Further, the configuration of the filter for separating the high-frequency component and the low-frequency component in the vertical direction of the Y signal shown in the fifth embodiment can be omitted by adopting the configuration shown in FIG. There is an effect that can be reduced. In the fifth embodiment, the shape of the limiter 91 is switched between the DC component and the other components. However, the present invention is not limited to this, and a plurality of types of DC detection levels in the DC detection circuit 90 are prepared. You may comprise so that the shape of the limiter 91 may be changed according to a detection level.
[0138]
In the fifth embodiment, when the DC component is detected by the DC detection circuit 90, when the amplitude of the vertical high-horizontal high-frequency component of the input Y signal is YHH, YHH ≦ α and YHH ≧ −α. It was judged that the DC component was detected. However, when a DC component (DC component) is detected from the vertical high-horizontal high-frequency component of the Y signal output from the first HHPF 45, the DC detection circuit 90 firstly inputs the vertical high-frequency of the Y signal input thereto. The amplitude (YHH) of the horizontal high frequency component may be compared with a predetermined value (α), and if the absolute value of YHH is less than α, it may be determined that a DC component has been detected. In the fifth embodiment, the case where the DC detection circuit 90 is configured by a logic circuit has been described. However, the present invention is not limited to this, and a DC component may be detected using a microcomputer or the like. At this time, as described above, the same effect can be obtained even if the DC component is detected when the algorithm for detecting the DC component is YHH <α and YHH> −α. Α is a positive real number.
[0139]
In the fifth embodiment, the DC component of the Y signal is detected using the output of the first HHPF 45, but the present invention is not limited to this. For example, the DC component is detected from the vertical high-frequency component of the Y signal output from the subtracting circuit 44. It goes without saying that the same effect can be obtained by detecting the component or directly detecting the DC component from the input Y signal. Further, in the fifth embodiment, the case where the amplitude of the vertical high-horizontal high-frequency component data input from the first HHPF 45 is suppressed by the amplitude conversion circuit 92 has been described. The amplitude may be increased and fed back (added) to the output image, which further increases the vertical resolution. Further, the amplitude conversion circuit 92 has a plurality of amplitude conversion data, and the user or a personal computer or the like discriminates and switches the pattern (for example, when the resolution is required, it is set to double, If it is desired to completely remove the flicker, it is set to 0.5 times, and in other cases, it is set to 1.0.
[0140]
Further, the DC detection circuit 90 shown in the fifth embodiment is provided in the flicker removal circuit 31 shown in the second or fourth embodiment, and the horizontal DC component of the input signal (or the vertical high-frequency component DC component). Even if the limiter 63 is switched based on the detection result, the same effect can be obtained.
[0141]
Example 6
In the first to fifth embodiments, the operation of the scanning line converter is described using a VGA signal of a personal computer as an example of a non-interlaced image. However, the present invention is not limited to this, and an image input in a non-interlaced manner. (For example, non-interlaced images sent by digital broadcasting such as DVB, for which standards are currently being discussed in Europe, ATV, which is being standardized in the United States, or ISDB, which is being standardized in Japan, or personal computers In the case of converting an image in another display mode, etc.) into an interlaced image, the same effect can be obtained if the flicker component is removed and output using the scanning line converter.
[0142]
In the first embodiment, the R, G, and B signals are converted into the Y signal and the two color difference signals (RY signal and BY signal) by the matrix circuit 10 and then only the flicker component of the Y signal is removed. However, the present invention is not limited to this, and flicker components included in the R, G, and B signals may be removed by the flicker removal circuit 31 and output. Further, the flicker removal circuit 31 may remove flicker components from the RY signal and the BY signal. Further, when removing the flicker component in the color difference signal, the characteristics or configuration of the flicker removal circuit 31 may be changed from the case of removing the flicker component in the luminance signal. Needless to say, the characteristics or configuration of the flicker removal circuit 31 may be changed for each color difference signal.
[0143]
Example 7
In the first to fifth embodiments, when the image has no fine characters or the viewing distance is long, the scanning line conversion is performed so as to output an image from which a high frequency component in the vertical direction is removed as shown in the conventional example. An apparatus may be configured. In the first to fifth embodiments, the matrix circuit 10 converts the luminance signal (Y signal) and the two color difference signals (RY signal and BY signal). However, the present invention is not limited to this. The flicker component is removed from the Y signal after conversion into the luminance signal (Y signal) and the two color signals (U and V signals), or the luminance signal (Y signal) and other color signals, and an interlaced image is obtained. It goes without saying that the same effect can be achieved even if the conversion is made to. Further, the scanning line conversion may be performed after the two color difference signals are converted into the modulated color signals.
[0144]
In the first to fifth embodiments, the horizontal high-pass filter or the vertical low-pass filter is configured as shown in FIGS. 3, 8, 11, and 19. The number of taps, filter shape, type (FIR filter, IIR filter, etc.), frequency characteristics, and the like are not limited thereto. In the first to fifth embodiments, the vertical high-pass filter is configured by subtracting the output of the vertical low-pass filter from the input signal. However, the present invention is not limited to this. For example, the vertical high-pass filter and the vertical low-pass filter are configured separately, or the vertical high-pass component is separated using the vertical high-pass filter, and then the vertical high-pass component is subtracted from the input signal. Thus, a vertical low-pass filter may be configured. Similarly, the horizontal high-pass filter and the horizontal low-pass filter are configured separately, or the horizontal low-pass component is separated using the horizontal low-pass filter, and then the horizontal low-pass component is subtracted from the input signal. Accordingly, a horizontal high-pass filter may be configured.
In the first to seventh embodiments, the case of non-interlaced images input in units of frames has been described. However, the present invention is not limited to this. For example, non-interlaced images are converted to interlaced images without flicker removal, and transmitted or reproduced flickers have the same effects if the flicker removal circuits shown in the first to seventh embodiments are used. Specifically, if the input interlaced image is reconstructed into a non-interlaced image by using a field frame conversion circuit using a memory or the like, the flicker removal circuits shown in the first to seventh embodiments will impair the vertical resolution more than necessary. The flicker component contained in the interlaced image can be removed without any problem.
[0145]
According to the scanning line conversion device of the present invention, the occurrence of flicker is suppressed without impairing the resolution. At the same time, reduce the frame memory capacity of the resolution be able to.
[Brief description of the drawings]
FIG. 1 is a block configuration diagram showing a scanning line conversion apparatus in Embodiment 1 of the present invention.
FIG. 2 is a block configuration diagram of a flicker removal circuit in FIG. 1;
FIG. 3 is a block configuration diagram of a first HHPF in FIG. 2;
FIG. 4 is a diagram for explaining a basic concept of a flicker removal circuit in Embodiment 1 of the present invention.
FIG. 5 is a block configuration diagram of a flicker removal circuit of a scanning line conversion apparatus in Embodiment 2 of the present invention.
FIG. 6 is a diagram showing input / output characteristics of a limiter in Embodiment 2 of the present invention.
FIG. 7 is a block configuration diagram of a flicker removal circuit of a scanning line conversion apparatus in Embodiment 3 of the present invention.
FIG. 8 is a block configuration diagram of a second VLPF in FIG. 7;
FIG. 9 is a diagram showing frequency characteristics of the second VLPF in FIG. 8;
FIG. 10 is a diagram for explaining a basic concept of a flicker removing circuit according to a third embodiment of the present invention.
FIG. 11 is a block configuration diagram of a flicker removal circuit of a scanning line conversion apparatus in Embodiment 4 of the present invention.
FIG. 12 is a block configuration diagram of a flicker removal circuit of a scanning line conversion apparatus in Embodiment 5 of the present invention.
FIG. 13 is a diagram showing input / output characteristics of a limiter in Example 5 of the present invention.
FIG. 14 is a diagram illustrating input / output characteristics of an amplitude conversion circuit according to a fifth embodiment of the present invention.
FIG. 15 is a diagram illustrating a spatial frequency characteristic of a non-interlaced image.
FIG. 16 is a diagram illustrating a spatial frequency characteristic of an interlaced image.
FIG. 17 is a diagram illustrating characteristics on a two-dimensional frequency of the interlaced image illustrated in FIG. 16;
FIG. 18 is a block diagram of a conventional scanning line conversion apparatus.
FIG. 19 is a block diagram of a first conventional VLPF.
FIG. 20 is a diagram illustrating frequency characteristics of a first conventional VLPF.
[Explanation of symbols]
6 first VLPF, 7 frame memory, 10 matrix circuit, 23 line memory, 24 multiplication circuit, 25 multiplication circuit, 26 addition circuit, 30 LPF, 31 flicker removal circuit, 32 second memory control circuit, 43 line memory, 44 subtraction circuit, 45 first HHPF, 46 register, 47 addition circuit, 52 register, 53 multiplication circuit, 54 multiplication circuit, 55 addition circuit, 60 register, 61 subtraction circuit, 62 limiter, 63 addition circuit, 70 second VLPF, 71 multiplication circuit, 72 multiplication circuit, 80 addition circuit, 81 addition circuit, 82 subtraction circuit, 83 low-frequency high-frequency separation filter, 90 DC detection circuit, 91 limiter, 92 amplitude conversion circuit.

Claims

Signal converting means for converting non-interlaced signals including R, G, and B signals into luminance signals and color difference signals;
First separation means for separating and outputting a vertical low-frequency component in the luminance signal output from the signal conversion means;
From the luminance signal output from said signal converting means, subtracting means for outputting a vertical high-frequency component by subtracting the vertical low-frequency component output by said first separating means,
Second separating means for separating and outputting a vertical high frequency-horizontal high frequency component from the vertical high frequency component output from the subtracting means;
First amplitude limiting means for outputting the vertical high-horizontal high-frequency component amplitude output from the second separating means to be smaller than the amplitude;
The vertical high band-horizontal high band component output from the second separating section is subtracted from the vertical high band component output from the subtracting section to separate and output the vertical high band-horizontal low band component. A third separating means;
The direct current by comparing the amplitude value of the vertical high frequency-horizontal high frequency component output from the second separation means with a predetermined value for detecting a DC component in the vertical high frequency-horizontal high frequency component. A first comparison means for detecting a component;
Second amplitude limiting means for limiting and outputting the amplitude of the vertical high frequency-horizontal low frequency component output from the third separating means according to the result of comparison in the first comparing means;
Said vertical low-frequency component output from the first separation means, the output of the first amplitude limiting means, and said second adding means for adding and outputting the output of the amplitude limiting means,
Means for generating an interlace signal by thinning out the output of the adding means and a predetermined line of the color difference signal ;
Means for limiting the signal band of the color difference signal to half or less of the signal band of the luminance signal, and sampling the color difference signal with the signal band limited at a clock frequency of half or less of the luminance signal;
With
The second amplitude limiting means outputs 0 when the DC component is detected as a result of the comparison by the first comparing means, and outputs the vertical high band − when the DC component is not detected. The horizontal high frequency component amplitude value is limited to a value smaller than the amplitude value and output ,
Sampled scanning line converting apparatus you and generates the interlaced signal based on said color difference signals.