JP3878112B2

JP3878112B2 - Packet switch

Info

Publication number: JP3878112B2
Application number: JP2002338319A
Authority: JP
Inventors: 崇栗本; 道宏青木; 重雄漆谷; 崇宮村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2002-11-21
Filing date: 2002-11-21
Publication date: 2007-02-07
Anticipated expiration: 2022-11-21
Also published as: JP2004173098A

Description

【０００１】
【発明の属する技術分野】
本発明は、データ転送網に利用する。本発明は、パケット蓄積交換方式に利用するパケットの衝突回避制御技術に関する。
【０００２】
【従来の技術】
従来の出力バッファ型パケットスイッチ構成を図４を参照して説明する（例えば、特許文献１参照）。入力回線１−１〜１−Ｍ、出力回線２−１〜２−Ｍ、多重化部３−１〜３−Ｍ、バッファ４−１−１〜４−Ｍ−Ｍから構成される。
【０００３】
入力回線１−ｋから受信したパケットデータは、バッファ４−ｋ−１、４−ｋ−２、…、４−ｋ−Ｍに転送される。各バッファは、当該パケットデータのヘッダ部にある情報を参照し、バッファに組み込むか否か判断し、バッファに取り込むと判断された場合は、バッファに蓄積する。多重化部３−ｋは、当該多重化部に接続されたバッファ４−１−ｋ、４−２−ｋ、…、４−Ｍ−ｋのいずれかにパケットが蓄積されている場合は、当該パケット情報をバッファから読出し、出力回線２−ｋに転送する。
【０００４】
複数のバッファに同時にパケット情報が蓄積されている場合は、ラウンドロビン法などにより読出すバッファを決定し、出力回線への転送を行う。
【０００５】
このような方式が出力バッファ方式であるが、本方式を用いて、入力回線数を増やした場合に、バッファ数が増加することが問題となる。
【０００６】
従来の入力バッファ型スイッチ構成を図５を参照して説明する。入力回線１−１〜１−Ｍ、出力回線２−１〜２−Ｍ、バッファ６−１〜６−Ｍ、Ｍ×Ｍスケジューラ７、クロスポイントスイッチ８から構成される。クロスポイントスイッチは、ＯＮ／ＯＦＦスイッチ８−１−１〜８−Ｍ−Ｍから構成される。入力回線１−ｋと出力回線２−ｊは、ＯＮ／ＯＦＦスイッチ８−ｋ−ｊを介して接続される。
【０００７】
入力回線１−ｋから受信したパケットデータは、バッファ６−ｋに蓄積される。バッファにパケットが蓄積されている場合に、パケットの宛先回線情報をスケジューラ７に通知する。例えば、バッファ６−ｋに出力回線ｊ宛のパケットがあることを通知された場合に、スケジューラ７は、ＯＮ／ＯＦＦスイッチ８−ｋ−ｊをＯＮにし、その他のスイッチをＯＦＦにすることにより、バッファと出力回線とを接続し、パケットを出力回線に転送する。
【０００８】
複数のバッファにパケットが存在する場合には、複数のバッファはスケジューラに対してそれぞれパケットの出力回線情報を通知する。異なる出力回線が通知された場合は、それぞれのバッファと出力回線を接続するスイッチをＯＮにする。同じ出力回線を通知された場合は、ラウンドロビン法などにより優先するバッファを選択し、選択したバッファと出力回線を接続するスイッチをＯＮにする。
【０００９】
このような方式が入力バッファ型スイッチであるが、本方式では、入力回線数を増やした場合に、バッファ数の増加割合は、出力バッファ型スイッチに比較して少なくできるが、スケジューラの処理量が増加することが問題となる。
【００１０】
【特許文献１】
特開平１０−３３６２４１号公報
【００１１】
【発明が解決しようとする課題】
このような従来の入力バッファ型スイッチの問題点を説明する。図６は、入力バッファ型スイッチにおいて、入力回線数をＫ倍にした図である。このとき（ＭＫ×ＭＫ）スケジューラ１７は、ＭＫ個のバッファ６−１〜６−ＭＫから、パケット通知を受け、（ＭＫ×ＭＫ）クロスポイントスイッチ１８のＯＮ／ＯＦＦを制御する必要がある。制御するクロスポイントスイッチ数はＫの二乗倍となり、処理量が増加する。したがって、このようなパケットスイッチを実現することは難しい。
【００１２】
そこで、図７に示すように、ＭＫ入力ＭＫ出力スイッチ（Ｍ＞Ｋ）を、Ｍ入力Ｍ出力スイッチを用いて構成する（例えば、特許文献１参照）。すなわち、ＭＫ入力ＭＫ出力スイッチは、入力回線１−１〜１−ＭＫ、出力回線２−１〜２−ＭＫ、第一段スイッチ１０−１〜１０−Ｋ、第二段スイッチ２０−１〜２０−Ｋ、第三段スイッチ３０−１〜３０−Ｋにより構成される。
【００１３】
第一段スイッチ、第二段スイッチ、第三段スイッチは全てＭ入力Ｍ出力スイッチである。いま式
ａ〈Ｍ／Ｋ〉＋（Ｋ−ａ）《Ｍ／Ｋ》＝Ｍ
（ただし、〈Ｘ〉はＸ以上の最小の整数、《Ｘ》はＸ以下の最小の整数）
が成り立っているとき、第一段スイッチ１０−１から第二段スイッチ２０−１〜２０−ａの間は〈Ｍ／Ｋ〉本の回線をつなぎ、第一段スイッチ１０−１からその他の第二段スイッチの間は《Ｍ／Ｋ》本の回線をつなぐ。第一段スイッチ１０−２から第二段スイッチ２０−２〜２０−（ａ＋１）の間は〈Ｍ／Ｋ〉本でつなぎ、その他の第二段スイッチの間は《Ｍ／Ｋ》本の回線をつなぐ。以下も同様に接続する。また、第二段スイッチと第三段スイッチとの間も同様に接続する。
【００１４】
入力回線から第一段スイッチに到着したパケットは、宛先に応じて第二段スイッチに振り分けられるが、このときパケット群は、第二段スイッチ２０−１〜２０−Ｋに対して、トラヒック量が接続回線数の比になるようにハッシュ法などを用いて振り分ける。すなわち、第一段スイッチ１０−１〜１０−Ｋは、入力回線１−１〜１−ＭＫから入力されるトラヒックを分散して第二段スイッチ２０−１〜２０−Ｋに入力する。第二段スイッチ２０−１〜２０−Ｋは、パケットの行き先を決定してスケジューリングを行う。第三段スイッチ３０−１〜３０−Ｋは、第二段スイッチ２０−１〜２０−Ｋから出力されたパケットを特定のポートに集めて出力回線２−１〜２−ＭＫに出力する。
【００１５】
このように、大規模なスイッチをスイッチの３段構成によって実現する方式では、単位スイッチの数が多くなる問題がある。また、第二段スイッチ２０−１〜２０−Ｋには、それぞれスケジューラが備えられており、比較的コストの高いスケジューラを第二段スイッチの単位スイッチ数分用意しなければならない。
【００１６】
本発明は、このような背景に行われたものであって、単位スイッチおよびスケジューラの数を削減することにより、コストを削減することができるパケットスイッチを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、一つのクロスポイントスイッチに対して複数のスケジューラを用いることを特徴とする。これにより、一つのスケジューラでは、処理負荷が大き過ぎて処理の遅れが問題となったが、複数のスケジューラに処理を分散することができるので、処理の遅れを回避でき、一つのクロスポイントスイッチにより大規模なパケットスイッチを構成することができる。これにより、単位スイッチの数を削減することにより、コストを削減することができるパケットスイッチを実現することができる。
【００１８】
また、備えるべきスケジューラの数は、必ずしも考え得る最大数である必要はなく、実際の処理に影響を及ぼさない範囲で削減可能であり、比較的コストの高いスケジューラ数を削減することにより、コストを大きく削減することができる。
【００１９】
すなわち、本発明は、複数の方路からそれぞれ到着するパケットを蓄積する複数のバッファと、この複数のバッファから読み出されるパケットをそのパケットの宛先毎の方路に振り分けるスイッチング手段と、異なるバッファから同一読出しタイミングで読み出される異なるパケット同士の衝突を回避する制御信号を前記スイッチング手段に与えるスケジューリング手段とを備えたパケットスイッチである。
【００２０】
ここで、本発明の特徴とするところは、前記スケジューリング手段は、複数のスケジューラを備え、前記バッファに蓄積されたパケットの転送予定の経路となる前記スイッチング手段における入力回線と出力回線との１以上の組合せが一つのスケジューリンググループに属する入力回線および出力回線と定義され、前記スケジューラ毎に、一つのスケジューリンググループに属する入力回線および出力回線を経路とするパケットの読出しスケジュールの制御を割当てる手段を備え、前記スイッチング手段は、１個のクロスポイントスイッチにより構成され、それぞれの前記スケジューラに割当てられたスケジューリンググループに属する前記入力回線と前記出力回線とのクロスポイントの接断を個々の前記スケジューラの制御にしたがいそれぞれ個別に制御する手段を備えたところにある。
【００２１】
また、前記スイッチング手段は、１個のクロスポイントスイッチにより構成され、このクロスポイントスイッチは、一つのスケジューリンググループに属するＭ本の入力回線および出力回線をＫ系統収容可能なＭＫ本の入力回線および出力回線を備え、前記スケジューリング手段は、Ｌ（Ｌ＜Ｋ）個備えられることが望ましい。
【００２２】
これにより、単位スイッチの数を削減できるとともに、スケジューラの数をＬ（Ｌ＜Ｋ）個とすることで、パケットスイッチのコストを低減させることができる。スケジューラの数をＬ個にすると、Ｋ個のスケジューリンググループの全部を同時にスケジューリング処理しようとした場合に、スケジューラが割当てできないスケジューリンググループが発生する。しかし、そのような事態が発生する確率は、一般的にきわめて低い。また、Ｌ個のスケジューリンググループを同時にスケジューリング処理した後に、残りの（Ｋ−Ｌ）個のスケジューリンググループをスケジューリング処理したとしても、実用上問題となる遅延が発生することは考え難い。そこで、本発明では、パケットスイッチの中で最もコストの高いスケジューラの数を削減することにより、コストの削減を図ることができる。
【００２３】
また、スケジューラはＬ個であっても、その他に（Ｋ−Ｌ）個のスケジューリンググループを半固定的にスケジューリング処理する半固定制御機能を備えておけば、半固定的なスケジューリング処理で満足するスケジューリンググループについては、この半固定制御機能に割当てることにより、Ｋ個のスケジューリンググループを同時にスケジューリング処理することが可能となる。この場合にも、スケジューラよりも半固定制御機能の方がコスト的に安価であることから、コストの削減を図ることができる。
【００２４】
あるいは、前記スイッチング手段は、複数のクロスポイントスイッチの組合せにより構成され、個々のクロスポイントスイッチの休止または稼働の状態を切り替えることにより入力回線数および出力回線数を変更する手段を備えることもできる。
【００２５】
これによれば、入力回線数および出力回線数が変化しても同一装置によって対応することができる。この場合には、複数の単位スイッチを用いるが、従来のように、Ｋ系統分用いる必要はなく、従来の入力バッファ型パケットスイッチに用いられる単位スイッチ数と比較すると、少ない単位スイッチ数とすることができ、コストの削減を図ることができる。
【００２６】
また、この際に、前記変更する手段により変更される入力回線数および出力回線数に対応して前記複数のスケジューラの少なくとも一部の休止または稼働の状態を切り替えることによりパケット衝突回避のためのスケジューリング能力を変更する手段を備えることが望ましい。
【００２７】
【発明の実施の形態】
本発明実施例のパケットスイッチを図１ないし図３を参照して説明する。図１は本実施例のパケットスイッチの全体構成図である。図２は本実施例のパケットスイッチのＭＫ×ＭＫスイッチ構成を示す図である。図３は本実施例のパケットスイッチの動作を説明するための図である。
【００２８】
本実施例は、図２に示すように、複数の方路からそれぞれ到着するパケットを蓄積する複数のバッファ１４−１〜１４−ＭＫと、この複数のバッファ１４−１〜１４−ＭＫから読み出されるパケットをそのパケットの宛先毎の方路に振り分けるクロスポイントスイッチ１５と、異なるバッファから同一読出しタイミングで読み出される異なるパケット同士の衝突を回避する制御信号をクロスポイントスイッチ１５に与えるＭ×Ｍスケジューラ１１−１〜１１−Ｌ、１２とを備えたパケットスイッチ２０である。
【００２９】
ここで、本実施例の特徴とするところは、複数のスケジューラ１１−１〜１１−Ｌ、１２を備え、バッファ１４−１〜１４−Ｍに蓄積されたパケットの転送予定の経路となるクロスポイントスイッチ１５における入力回線と出力回線との１以上の組合せが一つのスケジューリンググループに属する入力回線および出力回線と定義され、スケジューラ１１−１〜１１−Ｌ毎に、一つのスケジューリンググループに属する入力回線および出力回線を経路とするパケットの読出しスケジュールの制御を割当てる振り分け機能１３を備え、クロスポイントスイッチ１５は、１個のクロスポイントスイッチにより構成され、それぞれのスケジューラ１１−１〜１１−Ｌに割当てられたスケジューリンググループに属する前記入力回線と前記出力回線とのクロスポイントの接断を個々のスケジューラ１１−１〜１１−Ｌの制御にしたがいそれぞれ個別に制御するところにある。
【００３０】
クロスポイントスイッチ１５は、１個のクロスポイントスイッチにより構成され、このクロスポイントスイッチ１５は、一つのスケジューリンググループに属するＭ本の入力回線および出力回線をＫ系統収容可能なＭＫ本の入力回線および出力回線を備え、スケジューラ１１−１〜１１−Ｌは、Ｌ（Ｌ＜Ｋ）個備えられる。
【００３１】
以下では、本実施例をさらに詳細に説明する。
【００３２】
図１に示すように、入力回線１−１〜１−ＭＫ、出力回線２−１〜２−ＭＫ、Ｍ入力Ｍ出力スイッチである第一段スイッチ１０−１〜１０−Ｋ、第三段スイッチ３０−１〜３０−Ｋおよび本実施例のパケットスイッチ２０から構成される。第一段スイッチ１０−１〜１０−Ｋは、入力回線１−１〜１−ＭＫから入力されるトラヒックを分散して第二段スイッチである本実施例のパケットスイッチ２０に入力する。本実施例のパケットスイッチ２０は、パケットの行き先を決定してスケジューリングを行う。第三段スイッチ３０−１〜３０−Ｋは、パケットスイッチ２０から出力されたパケットを特定のポートに集めて出力回線２−１〜２−ＭＫに出力する。
【００３３】
図２は、パケットスイッチ２０を構成する例を示す図である。パケットスイッチ２０は、（ＭＫ×ＭＫ）クロスポイントスイッチ１５、（Ｍ×Ｍ）スケジューラ１１−１〜１１−Ｌ、（Ｍ（Ｋ−Ｌ）×Ｍ（Ｋ−Ｌ））半固定制御機能１２、振り分け機能１３、バッファ１４−１〜１４−ＭＫから構成される。
【００３４】
図３はパケットスイッチ２０の動作を説明する図であり、Ｍ＝Ｋ＝２とする。すなわち、６×６スイッチであるパケットスイッチ２０は、（６入力６出力）クロスポイントスイッチ１５と（２×２）スケジューラ１１−１、１１−２および（２×２）半固定制御機能１２、振り分け機能１３から構成される。
【００３５】
図３（ａ）に示すように、スケジューリンググループ＃１に入力回線Ｉ−３およびＩ−４と出力回線Ｏ−２およびＯ−５が属し、スケジューリンググループ＃２に入力回線Ｉ−１およびＩ−５と出力回線Ｏ−１およびＯ−６が属し、残りの入力回線Ｉ−２、Ｉ−６と出力回線Ｏ−３、Ｏ−４は半固定制御グループに属するとする。
【００３６】
各バッファ１４−１〜１４−６とスケジューラ１１−１、１１−２の間は振り分け機能１３により接続される。このとき、スケジューリンググループ＃１に属する入力回線Ｉ−３、Ｉ−４および出力回線Ｏ−２、Ｏ−５は、スケジューラ１１−１に、スケジューリンググループ＃２に属する入力回線Ｉ−１、Ｉ−５および出力回線Ｏ−１、Ｏ−６は、スケジューラ１１−２に、その他の回線は半固定制御機能１２に接続する。
【００３７】
この構成において、スケジューリンググループ＃１に属する入力回線Ｉ−３、Ｉ−４と出力回線Ｏ−２、Ｏ−５の間のＯＮ／ＯＦＦスイッチの制御は、（２×２）スケジューラ１１−１により行われ、論理的に１つの入力バッファ型スイッチを構成する。
【００３８】
同様に、スケジューリンググループ＃２に属する入力回線Ｉ−１、Ｉ−５と出力回線Ｏ−１、Ｏ−６との間のＯＮ／ＯＦＦスイッチの制御は、（２×２）スケジューラ１１−２により行われ論理的に１つの入力バッファ型スイッチを構成する。半固定制御グループに属する入力回線Ｉ−２、Ｉ−６と出力回線Ｏ−３、Ｏ−４の間のＯＮ／ＯＦＦは、（２×２）半固定制御機能１２により行われ論理的な回線交換が行われる。
【００３９】
スケジューリンググループの構成は変更可能となる。例えば、図３（ｂ）に示すように、スケジューリンググループ＃１に入力回線Ｉ−２、Ｉ−３と出力回線Ｏ−２、Ｏ−３が属し、スケジューリンググループ＃２に入力回線Ｉ−５、Ｉ−６および出力回線Ｏ−４、Ｏ−６が属するように変更可能となる。
【００４０】
また、Ｍ（Ｋ−Ｌ）×Ｍ（Ｋ−Ｌ）の半固定制御機能１２を、あらかじめＬ＝２〜Ｋ−１まで可変可能とすることにより、動的なスケジューリングを行うスケジューラ１１−１〜１１−Ｌの数を可変にすることも可能である。
【００４１】
また、ＭＫ×ＭＫクロスポイントスイッチ１５を、Ｍ×Ｍのクロスポイントスイッチを組み合わせて実現することにより、図２のＭＫ×ＭＫスイッチのＫ値を可変にすることが可能となる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、単位スイッチおよびスケジューラの数を削減することにより、コストを削減することができるパケットスイッチを実現することができる。
【図面の簡単な説明】
【図１】本実施例のパケットスイッチを用いたスイッチの全体構成図。
【図２】本実施例のパケットスイッチの構成図。
【図３】本実施例のパケットスイッチの動作を説明するための図。
【図４】従来の出力バッファ型パケットスイッチの構成図。
【図５】従来の入力バッファ型パケットスイッチの構成図。
【図６】ＭＫ回線の入力バッファ型スイッチの構成図。
【図７】従来の三段クロススイッチの構成図。
【符号の説明】
１−１〜１−ＭＫ、Ｉ−１〜Ｉ−６入力回線
２−１〜２−ＭＫ、Ｏ−１〜Ｏ−６出力回線
３−１〜３−Ｍ多重化部
４−１−１〜４−Ｍ−Ｍ出力バッファ
６−１〜６−Ｍ、１４−１〜１４−ＭＫ入力バッファ
７、１１−１〜１１−Ｌ、１７スケジューラ
８、１５、１８クロスコネクトスイッチ
８−１−１〜８−Ｍ−１ＯＮ／ＯＦＦスイッチ
１０−１〜１０−Ｋ一段目スイッチ
１２半固定制御機能
１３振り分け機能
２０パケットスイッチ
２０−１〜２０−Ｋ二段目スイッチ
３０−１〜３０−Ｋ三段目スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention is used for a data transfer network. The present invention relates to a packet collision avoidance control technique used in a packet storage and exchange system.
[0002]
[Prior art]
A conventional output buffer type packet switch configuration will be described with reference to FIG. 4 (see, for example, Patent Document 1). Input lines 1-1 to 1-M, output lines 2-1 to 2-M, multiplexing units 3-1 to 3-M, and buffers 4-1-1 to 4-MM are configured.
[0003]
Packet data received from the input line 1-k is transferred to the buffers 4-k-1, 4-k-2,..., 4-k-M. Each buffer refers to information in the header portion of the packet data, determines whether or not to be incorporated into the buffer, and accumulates in the buffer when it is determined that the buffer is to be incorporated. If the packet is stored in any of the buffers 4-1-k, 4-2-k,..., 4-Mk connected to the multiplexing unit, the multiplexing unit 3-k Packet information is read from the buffer and transferred to the output line 2-k.
[0004]
When packet information is simultaneously stored in a plurality of buffers, a buffer to be read is determined by a round robin method or the like and transferred to an output line.
[0005]
Such a system is an output buffer system, but when the number of input lines is increased by using this system, there is a problem that the number of buffers increases.
[0006]
A conventional input buffer type switch configuration will be described with reference to FIG. Input lines 1-1 to 1-M, output lines 2-1 to 2-M, buffers 6-1 to 6-M, an M × M scheduler 7 and a crosspoint switch 8 are included. The cross point switch is composed of ON / OFF switches 8-1-1 to 8 -M-M. The input line 1-k and the output line 2-j are connected via an ON / OFF switch 8-k-j.
[0007]
Packet data received from the input line 1-k is stored in the buffer 6-k. When the packet is accumulated in the buffer, the destination line information of the packet is notified to the scheduler 7. For example, when notified that there is a packet addressed to the output line j in the buffer 6-k, the scheduler 7 turns on the ON / OFF switch 8-k-j and turns off the other switches. The buffer and the output line are connected, and the packet is transferred to the output line.
[0008]
When a packet exists in a plurality of buffers, each of the plurality of buffers notifies the scheduler of the output line information of the packet. When a different output line is notified, the switch connecting each buffer and the output line is turned ON. When the same output line is notified, a buffer having priority is selected by the round robin method or the like, and a switch for connecting the selected buffer and the output line is turned ON.
[0009]
This method is an input buffer type switch. In this method, when the number of input lines is increased, the rate of increase in the number of buffers can be reduced as compared with the output buffer type switch. Increasing is a problem.
[0010]
[Patent Document 1]
Japanese Patent Laid-Open No. 10-336241
[Problems to be solved by the invention]
Problems of such a conventional input buffer type switch will be described. FIG. 6 is a diagram in which the number of input lines is increased by K times in the input buffer type switch. At this time, the (MK × MK) scheduler 17 needs to receive packet notification from the MK buffers 6-1 to 6-MK and control the ON / OFF of the (MK × MK) crosspoint switch 18. The number of crosspoint switches to be controlled is K squared, and the amount of processing increases. Therefore, it is difficult to realize such a packet switch.
[0012]
Therefore, as shown in FIG. 7, an MK input MK output switch (M> K) is configured using an M input M output switch (see, for example, Patent Document 1). That is, the MK input and MK output switches include input lines 1-1 to 1-MK, output lines 2-1 to 2-MK, first stage switches 10-1 to 10-K, and second stage switches 20-1 to 20-20. -K and third stage switches 30-1 to 30-K.
[0013]
The first stage switch, second stage switch, and third stage switch are all M-input M-output switches. Now formula a <M / K> + (K−a) << M / K >> = M
(Where <X> is the smallest integer greater than or equal to X, << X >> is the smallest integer less than or equal to X)
Is established, <M / K> lines are connected between the first stage switch 10-1 and the second stage switches 20-1 to 20-a, and from the first stage switch 10-1 to the other stages. Connect "M / K" lines between the two-stage switches. <M / K> lines are connected between the first stage switch 10-2 and the second stage switches 20-2 to 20- (a + 1), and <M / K> lines are connected between the other second stage switches. Connect. Connect the following in the same way. Similarly, the second stage switch and the third stage switch are connected.
[0014]
Packets arriving at the first stage switch from the input line are distributed to the second stage switch according to the destination. At this time, the packet group has a traffic volume with respect to the second stage switches 20-1 to 20-K. Sort by using the hash method so that the ratio of the number of connected lines is the same. That is, the first stage switches 10-1 to 10-K distribute the traffic input from the input lines 1-1 to 1-MK and input to the second stage switches 20-1 to 20-K. The second stage switches 20-1 to 20-K determine the destination of the packet and perform scheduling. The third stage switches 30-1 to 30-K collect the packets output from the second stage switches 20-1 to 20-K to specific ports and output them to the output lines 2-1 to 2-MK.
[0015]
As described above, the method of realizing a large-scale switch with a three-stage switch configuration has a problem that the number of unit switches increases. The second stage switches 20-1 to 20-K are each provided with a scheduler, and it is necessary to prepare a relatively high-cost scheduler for the number of unit switches of the second stage switch.
[0016]
An object of the present invention is to provide a packet switch that can reduce the cost by reducing the number of unit switches and schedulers.
[0017]
[Means for Solving the Problems]
The present invention is characterized in that a plurality of schedulers are used for one crosspoint switch. As a result, in one scheduler, the processing load is too large and processing delay becomes a problem. However, since processing can be distributed to multiple schedulers, processing delay can be avoided and one crosspoint switch can be used. A large-scale packet switch can be configured. Thereby, it is possible to realize a packet switch capable of reducing the cost by reducing the number of unit switches.
[0018]
In addition, the number of schedulers to be provided is not necessarily the maximum number that can be considered, and can be reduced within a range that does not affect the actual processing. By reducing the number of relatively expensive schedulers, the cost can be reduced. It can be greatly reduced.
[0019]
That is, the present invention provides a plurality of buffers for accumulating packets arriving from a plurality of routes, switching means for distributing packets read from the plurality of buffers to routes for each destination of the packets, and different buffers. The packet switch includes scheduling means for giving the switching means a control signal for avoiding collision between different packets read at the read timing.
[0020]
Here, a feature of the present invention is that the scheduling unit includes a plurality of schedulers, and one or more of an input line and an output line in the switching unit serving as a path to transfer packets stored in the buffer. Is defined as an input line and an output line belonging to one scheduling group, and each scheduler has means for allocating control of a packet read schedule routed through an input line and an output line belonging to one scheduling group, The switching means is constituted by one crosspoint switch, and the connection of the crosspoint between the input line and the output line belonging to the scheduling group assigned to each scheduler is controlled by the individual scheduler. That It is located at having means for individually controlling.
[0021]
The switching means is composed of one crosspoint switch, and this crosspoint switch has MK input lines and outputs capable of accommodating K input lines and output lines belonging to one scheduling group. It is preferable that a line is provided, and that L (L <K) scheduling means are provided.
[0022]
As a result, the number of unit switches can be reduced, and the number of schedulers can be set to L (L <K), thereby reducing the cost of the packet switch. If the number of schedulers is set to L, when all K scheduling groups are scheduled simultaneously, a scheduling group that cannot be assigned by the scheduler occurs. However, the probability of such a situation occurring is generally very low. Further, even if the scheduling process is performed on the L scheduling groups at the same time, and the remaining (K-L) scheduling groups are then subjected to the scheduling process, it is unlikely that a practical delay will occur. Therefore, in the present invention, the cost can be reduced by reducing the number of schedulers having the highest cost among the packet switches.
[0023]
In addition, even if there are L schedulers, if a semi-fixed control function for semi-fixing scheduling processing of (K-L) scheduling groups is provided, scheduling that satisfies the semi-fixed scheduling processing is satisfied. By assigning a group to this semi-fixed control function, K scheduling groups can be simultaneously scheduled. Also in this case, the cost of the semi-fixed control function can be reduced because the cost of the semi-fixed control function is lower than that of the scheduler.
[0024]
Alternatively, the switching means may comprise a combination of a plurality of crosspoint switches, and may comprise means for changing the number of input lines and the number of output lines by switching the rest or operation state of each crosspoint switch.
[0025]
According to this, even if the number of input lines and the number of output lines change, it can be handled by the same device. In this case, a plurality of unit switches are used, but it is not necessary to use K units as in the past, and the number of unit switches should be smaller than the number of unit switches used in the conventional input buffer type packet switch. And cost reduction can be achieved.
[0026]
Further, at this time, scheduling for avoiding packet collision is performed by switching at least some of the paused or operating states of the plurality of schedulers corresponding to the number of input lines and the number of output lines changed by the changing unit. It is desirable to provide a means for changing the capability.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
A packet switch according to an embodiment of the present invention will be described with reference to FIGS. FIG. 1 is an overall configuration diagram of the packet switch of this embodiment. FIG. 2 is a diagram showing the MK × MK switch configuration of the packet switch of this embodiment. FIG. 3 is a diagram for explaining the operation of the packet switch of this embodiment.
[0028]
In the present embodiment, as shown in FIG. 2, a plurality of buffers 14-1 to 14 -MK that accumulate packets respectively arriving from a plurality of routes, and the plurality of buffers 14-1 to 14 -MK are read. A crosspoint switch 15 that distributes a packet to a route for each destination of the packet, and an M × M scheduler 11 − that gives a control signal to the crosspoint switch 15 to avoid collision between different packets read from different buffers at the same read timing. 1 to 11 -L, and 12 is a packet switch 20.
[0029]
Here, a feature of the present embodiment is that it includes a plurality of schedulers 11-1 to 11 -L, 12, and is a crosspoint serving as a route for transferring packets accumulated in the buffers 14-1 to 14 -M. One or more combinations of input lines and output lines in the switch 15 are defined as input lines and output lines belonging to one scheduling group, and for each scheduler 11-1 to 11-L, input lines belonging to one scheduling group and A distribution function 13 for assigning control of a packet read schedule through the output line is provided, and the crosspoint switch 15 is composed of one crosspoint switch and is assigned to each scheduler 11-1 to 11-L. Between the input line and the output line belonging to a scheduling group There is to be controlled individually the disconnection of the loss point under the control of individual schedulers 11-1 to 11-L.
[0030]
The crosspoint switch 15 is composed of one crosspoint switch, and this crosspoint switch 15 has MK input lines and outputs that can accommodate M input lines and output lines belonging to one scheduling group. A line is provided, and L (L <K) schedulers 11-1 to 11-L are provided.
[0031]
Hereinafter, this embodiment will be described in more detail.
[0032]
As shown in FIG. 1, input lines 1-1 to 1-MK, output lines 2-1 to 2-MK, first-stage switches 10-1 to 10-K which are M-input M-output switches, third-stage switches 30-1 to 30-K and the packet switch 20 of this embodiment. The first stage switches 10-1 to 10-K distribute the traffic input from the input lines 1-1 to 1-MK and input to the packet switch 20 of the present embodiment which is the second stage switch. The packet switch 20 of this embodiment determines the destination of the packet and performs scheduling. The third stage switches 30-1 to 30-K collect the packets output from the packet switch 20 at specific ports and output them to the output lines 2-1 to 2-MK.
[0033]
FIG. 2 is a diagram illustrating an example of configuring the packet switch 20. The packet switch 20 includes (MK × MK) crosspoint switch 15, (M × M) schedulers 11-1 to 11 -L, (M (K−L) × M (K−L)) semi-fixed control function 12, The distribution function 13 includes buffers 14-1 to 14-MK.
[0034]
FIG. 3 is a diagram for explaining the operation of the packet switch 20, where M = K = 2. That is, the packet switch 20 which is a 6 × 6 switch includes a (6 inputs 6 outputs) crosspoint switch 15, (2 × 2) schedulers 11-1 and 11-2, and (2 × 2) semi-fixed control function 12. It consists of function 13.
[0035]
As shown in FIG. 3A, the input lines I-3 and I-4 and the output lines O-2 and O-5 belong to the scheduling group # 1, and the input lines I-1 and I- belong to the scheduling group # 2. 5 and output lines O-1 and O-6 belong, and the remaining input lines I-2 and I-6 and output lines O-3 and O-4 belong to the semi-fixed control group.
[0036]
Each buffer 14-1 to 14-6 and the schedulers 11-1 and 11-2 are connected by the distribution function 13. At this time, the input lines I-3 and I-4 and the output lines O-2 and O-5 belonging to the scheduling group # 1 are sent to the scheduler 11-1 and the input lines I-1 and I- belonging to the scheduling group # 2. 5 and output lines O-1 and O-6 are connected to the scheduler 11-2, and the other lines are connected to the semi-fixed control function 12.
[0037]
In this configuration, the ON / OFF switch between the input lines I-3 and I-4 and the output lines O-2 and O-5 belonging to the scheduling group # 1 is controlled by the (2 × 2) scheduler 11-1. Is performed logically to constitute one input buffer type switch.
[0038]
Similarly, the ON / OFF switch between the input lines I-1 and I-5 and the output lines O-1 and O-6 belonging to the scheduling group # 2 is controlled by the (2 × 2) scheduler 11-2. This is done logically to constitute one input buffer type switch. ON / OFF between the input lines I-2, I-6 and the output lines O-3, O-4 belonging to the semi-fixed control group is performed by the (2 × 2) semi-fixed control function 12 and is a logical line. Exchange is performed.
[0039]
The configuration of the scheduling group can be changed. For example, as shown in FIG. 3B, the input lines I-2 and I-3 and the output lines O-2 and O-3 belong to the scheduling group # 1, and the input line I-5 belongs to the scheduling group # 2. It can be changed so that I-6 and output lines O-4 and O-6 belong.
[0040]
In addition, the scheduler 11-1 that performs dynamic scheduling by making the semi-fixed control function 12 of M (K−L) × M (K−L) variable in advance from L = 2 to K−1. It is also possible to make the number of 11-L variable.
[0041]
Further, by realizing the MK × MK crosspoint switch 15 in combination with an M × M crosspoint switch, the K value of the MK × MK switch in FIG. 2 can be made variable.
[0042]
【The invention's effect】
As described above, according to the present invention, a packet switch capable of reducing costs can be realized by reducing the number of unit switches and schedulers.
[Brief description of the drawings]
FIG. 1 is an overall configuration diagram of a switch using a packet switch according to an embodiment.
FIG. 2 is a configuration diagram of a packet switch according to the embodiment.
FIG. 3 is a diagram for explaining the operation of the packet switch according to the embodiment;
FIG. 4 is a configuration diagram of a conventional output buffer type packet switch.
FIG. 5 is a configuration diagram of a conventional input buffer type packet switch.
FIG. 6 is a configuration diagram of an input buffer type switch of an MK line.
FIG. 7 is a configuration diagram of a conventional three-stage cross switch.
[Explanation of symbols]
1-1 to 1-MK, I-1 to I-6 Input lines 2-1 to 2-MK, O-1 to O-6 Output lines 3-1 to 3-M Multiplexing unit 4-1-1 to 1-1 4-MM output buffers 6-1 to 6-M, 14-1 to 14-MK input buffers 7, 11-1 to 11-L, 17 schedulers 8, 15, 18 cross-connect switches 8-1-1 to 8-1-1 8-M-1 ON / OFF switch 10-1 to 10-K First stage switch 12 Semi-fixed control function 13 Distribution function 20 Packet switch 20-1 to 20-K Second stage switch 30-1 to 30-K Three stage Eye switch

Claims

A plurality of buffers for accumulating packets arriving from a plurality of routes, a switching means for distributing packets read from the plurality of buffers to a route for each destination of the packets, and different data read from different buffers at the same read timing In a packet switch comprising scheduling means for giving a control signal for avoiding collision between packets to the switching means,
One or more combinations of an input line and an output line in the switching means serving as a transfer scheduled path of the packet stored in the buffer are defined as an input line and an output line belonging to one scheduling group ,
The switching means is configured to include one crosspoint switch,
This crosspoint switch has MK input lines and output lines that can accommodate K series of M input lines and output lines belonging to one scheduling group,
The scheduling means comprises means for allocating one scheduling group for each scheduler , comprising a plurality of L schedulers less than the K ,
The scheduler includes means for controlling a packet read schedule that takes an input line and an output line belonging to one assigned scheduling group as routes.
The switching means comprises means for individually controlling the connection / disconnection of the input line and the output line belonging to the scheduling group assigned to each scheduler according to the control of each scheduler;
The scheduling means comprises means for allocating scheduling of (K-L) scheduling groups to scheduling with a predetermined logic or scheduling processing after scheduling processing of L scheduling groups. Packet switch to do.

The switching means is constituted by a combination of a plurality of crosspoint switches,
2. The packet switch according to claim 1, further comprising means for changing the number of input lines and the number of output lines by switching a pause or operation state of each crosspoint switch.

Means for changing a scheduling capability for packet collision avoidance by switching at least some paused or operating states of the plurality of schedulers corresponding to the number of input lines and the number of output lines changed by the changing means; The packet switch according to claim 2 provided.