JP3877997B2

JP3877997B2 - Method for forming a dynamic random access memory cell

Info

Publication number: JP3877997B2
Application number: JP2001339335A
Authority: JP
Inventors: 勝煥李; 約翰華
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2001-11-05
Filing date: 2001-11-05
Publication date: 2007-02-07
Anticipated expiration: 2021-11-05
Also published as: JP2003152103A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリデバイス及び同じものの製造方法に関し、特に、実質的により低いセル容量を有するディープトレンチダイナミックランダムアクセスメモリ（deep trench dynamic random access memory）（ＤＴＤＲＡＭ）セル及び同じものの製造方法に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（dynamic random access memory）（ＤＲＡＭ）は、その蓄積された電荷を保持する為にリフレッシュを必要とする。ＤＲＡＭセルは、論理値１に対しては電荷をそのキャパシタ上に蓄積し、論理値０に対しては電荷を全く蓄積しないことによって動作する。安定な回路の動作は、Ｓ／Ｎ比（signal-to-noise ratio）が十分であるように、蓄積された電荷を保持する十分大きなキャパシタ及び電荷転送素子を有することによって達成される。
【０００３】
最新のディープトレンチＤＲＡＭ（ＤＴＤＲＡＭ）デバイスは、蓄積ノード電極（storage node electrode）にソース／ドレイン（source/drain）（Ｓ／Ｄ）接合部を電気的に接続する埋め込みストラップ（buried strap）（ＢＳ）に、ほとんど専ら頼っている。ＢＳはｐ−ｎ接合を通じてＳｉ体に形成されるので、リークし易い。このリークし易い接続は、ＲＣ雑音を克服するようにその信号を増幅する為に、高い容量レベル（即ち＞４０ｆＦ／セル）を保持することを必要とする。典型的には、この高い容量の要求は、キャパシタの電荷の蓄積容量を保持すると共に、必要とされる表面空間を最小にするディープトレンチキャパシタの使用を通じて満たされてきた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＢＳ技術における現在の信頼性は、多くの事例において満足ではなく、例えばｋ値の高い誘電体のノード、ＤＴの表面エンハンスメント、ＤＴにおける抵抗値の低い金属の充填などの、新しい工程及び材料の探索を駆り立ててきた。これらのアプローチは、高価であるだけでなく比較的未発達であり、多くはまだ製造環境において試験される必要がある。さらにＤＲＡＭが、より高い密度の要求に応じる為に縮小されると、リークの増加が、電荷の保持の問題点をより顕著にする。
【０００５】
ＤＲＡＭデバイスの最小特徴寸法Ｆは、通常当技術において、基準規則（ground rule）（ＧＲ）と呼ばれる。ＤＲＡＭセルの面積を決定する為に、Ｘ方向のセルの幅にＹ方向のセルの幅を乗じ、ここで両方の寸法は平方ＧＲ単位によって表される、即ちＦ^２の倍数である。従来のＤＲＡＭの設計において、少なくとも一つの列ライン（rowline）、列ライン間の間隔、キャパシタ、及びデバイスへの接点（contact）は、合計の幅４Ｆに対して、Ｘ方向内に作製しなければならず、少なくとも一つのディジット線、及びディジット線間の間隔は、Ｙ方向に作らなければならず、最小の合計のセル面積８Ｆ^２を与える。ＤＲＡＭ配列の寸法が減少すると、それらＤＲＡＭ配列内の集積回路の密度が相応して増加するので、新しいトレンチゲート及びそれらトレンチゲートを形成する工程が必要となる。
【０００６】
ＤＲＡＭデバイスの設計密度がＧＲ未満のシュリンク（＜１１０ｎｍ）を必要とすると、その枠体（collar）の形成は極端に困難になる。一般的に抱かれた見方は、ＧＲ＜１００ｎｍにおいて、縦型トランジスタを、短チャンネル効果（short-channel effect）（ＳＣＥ）を克服する為に必要とし、このような縦型トランジスタは、原則として、面積が８Ｆ^２以下（sub-8F²）であるＤＴＤＲＡＭのレイアウトを可能にする。しかしながら十分に機能的で面積が８Ｆ^２以下であるＤＲＡＭデバイスの実際の製造は、過剰なＢＳ外方拡散によって、現在まで妨げられてきた。
【０００７】
デバイス開発もまた、速度を改良しラッチアップの解除（latch-up immunity）を組み込む十分に使い尽くされた（depleted）デバイス設計に向かう傾向があった。このようなデバイスは、薄いシリコン・オン・インシュレーター（silicon-on-insulator）（ＳＯＩ）構造によって実現できるが、その理由はＳＯＩデバイスが完全にラッチアップから開放されている為である。非常に多くの成功している探索の努力は、ロバストなＳＯＩの応用の形成に捧げられてきた。しかしながら、従来は、工程の統合の複雑さによって、縦型のＳＯＩ構造の形成においてあまり成功しなかった。
【０００８】
このように、ＢＳ外方拡散を最小にする十分に使い尽くされた縦型のセルに関する要求がある。
【０００９】
【課題を解決するための手段】
本発明は、ＢＳ外方拡散が無く蓄積ノードとトランジスタ間の直接接続を伴う十分に使い尽くされた縦型セルを開示する。本発明の縦型内部接続トレンチセル（vertical-internally connected trench cell）（Ｖ−ＩＣＴＣ）は、トランジスタ形成工程の間に自然に枠体を形成することによって、この困難を克服し、ストラップが、Ｓｉ基板への全ての直接連結なしに、枠体の内部に接続される。ＢＳ外方拡散は、これによって避けられる。
【００１０】
本発明はまた、従来の埋め込みストラップ（ＢＳ）構造に代わる内部接続ストラップ（internally-connected strap）（ＩＣＳ）構造を使用するＤＲＡＭデバイスを製造する工程の統合のスキームを提供する。ＩＣＳは、Ｓｉ体においてｐ−ｎ接合を直接形成することなく、トランジスタのソース／ドレイン（Ｓ／Ｄ）接合領域にメモリ蓄積ノードを直接接続し、それによって本質的にリークし易いｐ−ｎ接合を除去する。
【００１１】
本発明のＩＣＳは、ディープトレンチ（ＤＴ）メモリセルが、実質的に、その低いリーク特性に関してデバイスの性能に全てのマイナス影響を引き起こすことなく、従来のＢＥＳＴ（埋めこみ型ストラップトレンチ（Buried Strap Trench））セルに対して要求された容量よりも低いセル容量で動作することを可能にする。本発明のデバイスのより低いセル容量の要求は、ｋ値の高い誘電体ノード、表面のエンハンスメント、抵抗値の低い金属の充填など及びそれらの実施のような比較的試験されてない新しい材料及び加工方法の信頼性なしに、現在のＤＴキャパシタの製造技術における可能性を拡張する。
【００１２】
本発明のＶ−ＩＣＴＣの製造方法は、酸素イオンの傾斜をつけた注入（angled implantation）によってＳｉ基板の下に埋め込まれた酸化物の分離膜（isolation layer）を形成し、次に熱アニール（thermal anneal）によって縦型枠体酸化膜を形成する、内部熱酸化法（internal thermal oxidation）（ＩＴＯ）を使用する。この方法は、ＤＴセルの上部に非常に薄いＳｉ膜を形成し、同時に、従来の枠体の代わりに分離膜を形成する。
【００１３】
ＩＴＯによるＳＯＩは、デバイスが十分に使い尽くされ得るような様式の構造を作る。本発明の十分に使い尽くされたＶ−ＩＣＴＣデバイスは、制御されたストラップ形成を使用する８Ｆ^２以下のセルのレイアウトを設計することを可能にする。本発明のＶ−ＩＣＴＣデバイスは、リークの無い完全に分離された薄いチャネル膜による高性能のデバイスであり、動作出力の要求を低下させると共にデバイスの速度を改善する。
【００１４】
【発明の実施の形態】
理論的な背景の議論の為に、ここでは参照よって組み込まれる、K. Kawamura, et, al., Gate Oxide Integrity on ITOX-STMOX Substrates and Influence on Test Device Geometry on Characterization, IEEE Transactions on Electron Devices, vol. 48, No. 2, Feb. 2001, pp307-315及びLee et al., Plasma Immersion Ion Implantation as an Alternative Deep Trench Buried Plate Doping Technology, ITT 2000を参照のこと。
【００１５】
本発明におけるこれらの及び他の利点は、以下の図面と関連する次の好ましい実施例の詳細な説明から、より良く理解されると思われる。
【００１６】
ここで図面を参照すると、図１９は本発明の工程のフローチャートを示す。図１に説明される図１９のブロック１におけるステップに関して、ＤＴマスク積層堆積（DT mask stack deposition）及びリソグラフィー（litho）を行う。図１は、シリコン基板１０、パッド窒化膜１１、ホウケイ酸ガラス（borosilica glass）／テトラエチルオルトケイ酸塩（tetraethylorthosilicate）（ＢＳＧ／ＴＥＯＳ）ハードマスク層１２及びマスク１３を示す。ＤＲＡＭ製造は、シリコン（Ｓｉ）基板の小さな領域に導入される正確に制御された量の不純物を必要とする。実質的にこれらの領域は、相互接続されなければならない。このような領域を定義するパターンを、リソグラフィー工程によって製造する。二つのレベル（bilevel）のスキーム、又はレジストの線の化学的増幅（chemical amplification of resist lines）（ＣＡＲＬ）工程を使用してもよい。ハード反射防止コーティング（hard anti-reflective coating）（ＨＡＲＣ）又は多結晶（Poly）ハードマスク堆積、次に続く連続的なパターン転写スキーム（pattern transfer scheme）は、レジストの界面における反射率を減衰させる為に使用でき、これによって線幅の制御にレジスト性能の最小の低下を提供する。
【００１７】
すなわち、フォトレジスト材料の膜が、第一番目に、例えばパッド窒化膜、ハードマスク層、及びＡＲＣ膜が堆積したＳｉウェーハ基板１０の上に、スピンコートされる。次に、このレジストは、所望の選択的な露光をする為に、露光手段及びマスク１３を使用して、ある形態の放射に選択的に露光される。
【００１８】
次に、図２に説明されるブロック２におけるステップに関して、ディープトレンチのマスク開口（deep trench mask open）（ＤＴＭＯ）及び多結晶レジスト（polyresist）（ＰＲ）ストリップを、ウェーハがこのパターン転写ステップを受けるときに、レジストのパターンをハードマスク層に転写するように行う。パターンの転写は、レジストにおける潜像を最終的な像に変える。パターン転写の後に結果として生じるレジスト像２０は、次のエッチング又はイオン注入のステップにおけるマスクとして役立つ。従来のマスク開口スキームと差分マスク開口スキーム（differential mask open scheme）との両方が、このステップで適用可能である。ＤＴパターンに関しては、Ｓｉをエッチングする為にハードマスクを必要とすることに注意するべきである。従って、現像処理ステップは像転写工程に関しては十分ではない。
【００１９】
現像処理後に残るレジストの領域は、それらが覆う基板の領域を保護する。レジストが除去された場所は次に、図３に説明されるブロック３におけるステップの為に、削減的なＤＴＭＯ及びＤＴ−Ｓｉエッチングを受ける。この削除的なエッチングは、最終的なＤＴパターンをＳｉ基板の表面に転写する。本発明のデバイスに関するエッチングの深さ３０は、ＧＲの関数として変化してもよいが、本発明の比較的少ない容量の要求によって、従来の埋め込みストラップトレンチ（ＢＥＳＴ）セルの仕様によって要求される深さの約半分である。
【００２０】
図４に説明されるブロック４におけるステップに関して、ＢＳＧ／ＴＥＯＳ膜１２を剥離し、ＳｉＮライナ（liner）４０を堆積させ、次の多結晶（Poly）の窪み（recess）作製及び除去の間Ｓｉ基板１０を保護する。ＤＴは、犠牲の（sacrificial）固有の（intrinsic）多結晶（又はアモルファスＳｉ）で充填される。化学的機械的研磨（chemical mechanical polishing）（ＣＭＰ）ステップは、オプションとして行われ、次にＩＣＳと共に縦型トランジスタを形成するのに十分な深さまで多結晶の窪み作製４２が続く。
【００２１】
図５に説明されるブロック５におけるステップに関して、犠牲の枠体５１を堆積させ、次に後のウェット工程の為に、枠体の反応性イオンエッチング（reactive ion etching）（ＲＩＥ）によって枠体５１の底５２を開ける。枠体５１とＳｉＮライナ４０は、ウェットボトル工程の間、エロージョンからトレンチの上部５０を保護する。枠体５１はまた、内部熱酸化（ＩＴＯ）注入及びアニールのステップの間、防護酸化膜として機能し得る。オゾンＴＥＯＳ又は低温酸化膜の堆積を使用してもよい。
【００２２】
図６に説明されるブロック６のステップに関して、犠牲の多結晶（又はアモルファスＳｉ）の除去、ＳｉＮの除去、及びウェットボトル工程を、保護された多結晶枠体（buffered poly collar）（ＢＰＣ）に類似の様式で行う。ウェットボトル工程は、活性なＳＯＩの部分を保護するように最適化される。さらに、この好ましい実施例においては、ＳＯＩの酸化膜とＳｉ膜との間の界面は、次のステップで形成されるが、ウェットボトル工程の間、側面の方向には保護されない。例えば、活性ＳＯＩの厚さ６０は５０ｎｍとすると、ウェット工程は側面に５０ｎｍ以上エッチングすることを必要とする。
【００２３】
図７に説明されるブロック７のステップに関して、ＰＲ充填７０、ＰＲ引き戻し（pull back）７１、及び内部熱酸化（ＩＴＯ）注入７２を、傾斜を付けた注入方法によって行う。窪みの深さは、ＤＴノード領域の過剰な酸化を防ぐ為に、枠体５１の底を露光しないように最適化される。同時に、枠体５１と同じ深さ又はより深い、ＳＯＩの十分な酸化の高さが、得られる。注入角度、エネルギー、及び深さもまたこれらの要求を満たすように最適化される。
【００２４】
図８に説明されるブロック８のステップ関して、ＰＲ除去８０、埋め込みプレ−ト（buried plate）（ＢＰ）８１のドーピング、ＤＴの洗浄、及びノード誘電体８２の形成を行う。ＰＲ７０の完全な除去の後、ＢＰドーピングを行い、気相ドーピング（Gas Phase Doping）は、その適合性及び高い投与能力の為に好ましい選択である。別の実施例においては、プラズマドーピングも使用してもよいが、そのエネルギーは、活性なＳＯＩ領域中への過剰なヒ素であるドーパントの浸透によってＳＯＩを劣化させないように、最適化するべきである。従来のＮＯノード誘電体を形成する。代わりにＡｌ_２Ｏ_３（Ａ１２０３）又は別のｋ値の高い材料を、補足のオプションとして集積できる。ノード誘電体８２の有効の厚さは、動作電圧及び容量の要求によって決定される。注入された酸素種は、従来の注入酸素による分離（separation by implanted oxygen）（ＳＩＭＯＸ）工程と同様に、アニールされ、互いに集積し、損傷したＳｉは、高温ノード誘電体の加工ステップの間に再結晶する。
【００２５】
図９に説明されるブロック９のステップに関して、犠牲の枠体５１及びＳｉＮライナ４０の除去、多結晶−１の堆積、（オプションのＣＭＰ平坦化）、多結晶窪み−１の作製を行う。従来のＤＴスキームと同様に、多結晶−１の堆積９０（多結晶充填）としてドープされた多結晶は、次にオプションのＣＭＰ平坦化及び窪み−１の作製に続く。窪みの深さ９１は、ＤＴ１（上部のＤＴ）よりも低くなければならない。
【００２６】
図１０に説明されるブロック１０のステップに関して、ＩＣＳ１００の選択的な多結晶（又はＳｉＧｅ）の堆積及びＩＣＳのドーピングを行う。半球状の粒（hemi-spherical grain）（ＨＳＧ）の多結晶とＳｉＧｅとの両方を使用することができる。さらなる表面のアモルファス化のステップを、ＨＳＧに関しては必要とする場合もある。分離ドーピングステップに続く固有の多結晶（又はＳｉＧｅ）と本来の場所における（in-situ）ドーピングとの両方を使用できる。本来の場所におけるドーピングの場合には、つや消し（deglazing）ステップを、堆積ステップの後、すぐに続けなければならい。修正の窪み作製（touch-up recess）を、ＤＴ１の側壁９２上にある全ての残留物を除去する為に、使用することができる。堆積されたＩＣＳ１００の厚さを、縦型セルのチャネル技術を妨害しないように、最適化する。
【００２７】
図１１に説明されるブロック１１のステップに関して、Ｓ／Ｄ１１１及び閾値電圧（Ｖ_ｔ）の注入、トレンチ上部酸化膜（Trench Top Oxide）（ＴＴＯ）１１２の形成を行う。別の実施例において、ソース／ドレイン注入及びＶ_ｔ注入ステップを、他の介在している工程のステップに置き得る。Ｖ_ｔ注入に関する傾斜を付けた注入、及びソース−ドレイン注入に関する真っ直ぐな注入（straight implantation）を、それぞれ使用することができる。ＰＲは、真っ直ぐな注入に関して、トレンチにおけるＩＣＳを保護する。
【００２８】
図１２に説明されるブロック１２のステップに関して、ゲートの酸化膜及びゲート電極の形成を行う。均一なゲート酸化膜１２０を形成して、微結晶依存の酸化を避け、表面のアモルファス化技術か他のウェット酸化法のどちらかを利用できる。ゲート電極１２１（又はゲート導電型積層物）を、多結晶又は他の金属ゲート電極材料を使用して形成する。
【００２９】
図１３に説明されるブロック１３のステップに関して、パッド窒化膜１１の除去及びゲートの多結晶ＣＭＰを行う。パッド窒化膜及び酸化膜を除去して、Ｓｉ１０及びＩＴＯ注入した上部の膜７２を保護しなくする。ゲート多結晶１２１は、Ｓｉ基板１０まで下に研磨され、平坦化される。
【００３０】
図１４に説明されるブロック１４のステップに関して、酸化膜の窪み及び表面ストラップ（surface strap）（ＳＳ）１４０の形成を行う。上部のＳＯＩ酸化膜７２を除去して、Ｓ／Ｄ１１１とビット線の接点（bit line contact）（ＣＢ）との間を電気的に接続する表面ストラップ（ＳＳ）１４０の形成を可能にする。表面ストラップ１４０はここで、ＣＭＰ平坦化に続くドープされた多結晶の堆積によって形成される。本来の場所における多結晶のドーピングスキームは、つや消しステップを必要とする。
【００３１】
図１５に説明されるブロック１５のステップに関して、パッド酸化膜及び新しい窒化膜１５０の堆積を行う。
【００３２】
図１６に説明されるブロック１６のステップに関して、分離トレンチ（isolation trench）（ＩＴ）１６０を、切断ゲート多結晶１２１、ＴＴＯ１１２、ＩＣＳ１００、及び約１５０ｎｍの多結晶−１９０によって、アレイデバイスを分離するのに十分な深さで形成する。集積の手順は、リソグラフィー→ＩＴＭＯエッチング→ＩＴ積層エッチング→ウェット洗浄→ＡＡ酸化法→ＨＤＰ酸化膜→ＣＭＰである。スパッタ及びエッチングの手順を、深いＩＴ１６０をエッチングする為に使用してもよい。酸化膜又は他のハードマスクを使用してもよい。ＩＴのレイアウトは、デバイスの設計及びレイアウトに依存する。例示された絵は、８Ｆ^２Ｌ／Ｓ（線／空間）のＩＴパターンに関するものである。
【００３３】
図１７に説明されるブロック１７のステップに関して、ＣＢパッドとワード線パッドとの両方を形成する。ＣＢパッド１７０は、注入及びアニールによって形成され、ワード線パッド１７１は多結晶Ｌ／Ｓ（線／空間）スタッド（stud）によって形成される。
【００３４】
図１８に説明されるブロック１８のステップに関して、ホウホスホケイ酸塩ガラス（borophosphosilicate glass）（ＢＰＳＧ）１８１の堆積、ＣＢ／ＣＳ（ビット線接点／一般的なソースライン（bit line contact / common source line））エッチング、及びＭＯエッチングを行う。通常のＢＰＳＧ堆積は、上部のＴＥＯＳ膜１８２と共に行う。ＳＡＣ（自己整列接点（self-aligned contact））エッチングの為のＣＢ／ＣＳ集積エッチングには、専用の制御ゲート（control gate）（ＣＧ）エッチングが続く。イオン混合と一緒に、提出された接触スキームを行うことができる。ＭＯダマシンエッチング及び、熱アニールが後に続くバリア層としてのＰＶＤ法かＣＶＤ法かのどちらかによるＴｉ／ＴｉＮ堆積をＷ堆積の前に行う。ＣＶＤＷ堆積を、好ましくはジクロロシラン（dichlorosilane）（ＤＣＳ）ソースガスを使用して行い、次にＷＣＭＰ及びウェット洗浄に続く。
【００３５】
最後に、ラインのバック−エンド（back-end of line）（ＢＥＯＬ）工程を行って、ＤＴＤＲＡＭの製造を完了する。
【００３６】
本発明を好ましい実施例によって記述してきたが、代替物が前述の議論によって引用されてきており、当業者は、本発明が添付した請求項の主旨及び範囲内の修飾と共に実行できることがわかる。
【図面の簡単な説明】
【図１】図１９のフローチャートに説明された本発明の方法における第１のステップに現われる本発明の構造を説明する断面図である。
【図２】図１９のフローチャートに説明された本発明の方法における第２のステップに現われる本発明の構造を説明する断面図である。
【図３】図１９のフローチャートに説明された本発明の方法における第３のステップに現われる本発明の構造を説明する断面図である。
【図４】図１９のフローチャートに説明された本発明の方法における第４のステップに現われる本発明の構造を説明する断面図である。
【図５】図１９のフローチャートに説明された本発明の方法における第５のステップに現われる本発明の構造を説明する断面図である。
【図６】図１９のフローチャートに説明された本発明の方法における第６のステップに現われる本発明の構造を説明する断面図である。
【図７】図１９のフローチャートに説明された本発明の方法における第７のステップに現われる本発明の構造を説明する断面図である。
【図８】図１９のフローチャートに説明された本発明の方法における第８のステップに現われる本発明の構造を説明する断面図である。
【図９】図１９のフローチャートに説明された本発明の方法における第９のステップに現われる本発明の構造を説明する断面図である。
【図１０】図１９のフローチャートに説明された本発明の方法における第１０のステップに現われる本発明の構造を説明する断面図である。
【図１１】図１９のフローチャートに説明された本発明の方法における第１１のステップに現われる本発明の構造を説明する断面図である。
【図１２】図１９のフローチャートに説明された本発明の方法における第１２のステップに現われる本発明の構造を説明する断面図である。
【図１３】図１９のフローチャートに説明された本発明の方法における第１３のステップに現われる本発明の構造を説明する断面図である。
【図１４】図１９のフローチャートに説明された本発明の方法における第１４のステップに現われる本発明の構造を説明する断面図である。
【図１５】図１９のフローチャートに説明された本発明の方法における第１５のステップに現われる本発明の構造を説明する断面図である。
【図１６】図１９のフローチャートに説明された本発明の方法における第１６のステップに現われる本発明の構造を説明する断面図である。
【図１７】図１９のフローチャートに説明された本発明の方法における第１７のステップに現われる本発明の構造を説明する断面図である。
【図１８】図１９のフローチャートに説明された本発明の方法における第１８のステップに現われる本発明の構造を説明する断面図である。
【図１９】本発明の方法のフローチャートである。
【符号の説明】
１０シリコン基板
１１パッド窒化膜
１２ホウケイ酸ガラス（ＢＳＧ）／テトラエチルオルトケイ酸塩（ＴＥＯＳ）膜
１３マスク
２０レジスト像
３０エッチングの深さ
４０ＳｉＮライナ
４２多結晶の窪み
５０トレンチ上部
５１枠体
５２枠体の底
６０活性ＳＯＩの厚さ
７０多結晶レジスト（ＰＲ）充填
７１多結晶レジスト（ＰＲ）引き戻し
７２内部熱酸化膜（ＩＴＯ）
８０多結晶レジスト（ＰＲ）除去
８１埋め込みプレート（ＢＰ）
８２ノード誘電体
９０多結晶堆積物
９１窪みの深さ
９２側壁
１００内部接続ストラップ（ＩＣＳ）
１１１ソース／ドレイン（Ｓ／Ｄ）
１１２トレンチ上部酸化膜（ＴＴＯ）
１２０ゲート酸化膜
１２１ゲート電極
１４０表面ストラップ（ＳＳ）
１５０新しい窒化膜
１６０分離トレンチ（ＩＴ）
１７０ビット線接点（ＣＢ）パッド
１７１ワード線パッド
１８１ホウホスホケイ酸塩ガラス（ＢＰＳＧ）堆積物
１８２上部テトラエチルオルトケイ酸塩（ＴＥＯＳ）膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to semiconductor memory devices and methods of manufacturing the same, and more particularly to deep trench dynamic random access memory (DTDRAM) cells having substantially lower cell capacity and methods of manufacturing the same.
[0002]
[Prior art]
Dynamic random access memory (DRAM) requires refreshing to hold its accumulated charge. A DRAM cell operates by storing charge on its capacitor for a logic value of 1 and not storing any charge for a logic value of 0. Stable circuit operation is achieved by having a sufficiently large capacitor and charge transfer element to hold the stored charge so that the signal-to-noise ratio is sufficient.
[0003]
Modern deep trench DRAM (DT DRAM) devices include a buried strap (BS) that electrically connects a source / drain (S / D) junction to a storage node electrode. ) Almost exclusively. Since BS is formed in a Si body through a pn junction, it is easy to leak. This leaky connection requires maintaining a high capacity level (ie> 40 fF / cell) in order to amplify its signal to overcome RC noise. Typically, this high capacitance requirement has been met through the use of deep trench capacitors that retain the capacitor charge storage capacity and minimize the required surface space.
[0004]
[Problems to be solved by the invention]
However, the current reliability in BS technology is unsatisfactory in many cases, such as new processes and materials such as high-k dielectric nodes, DT surface enhancement, low resistance metal filling in DT, etc. Has driven the search. These approaches are not only expensive but relatively undeveloped and many still need to be tested in a production environment. Furthermore, as DRAMs are scaled down to meet higher density requirements, the increase in leakage makes the problem of charge retention more pronounced.
[0005]
The minimum feature size F of a DRAM device is commonly referred to in the art as a ground rule (GR). To determine the area of the DRAM cell, multiplied by the width of the Y direction of the cell in the X direction of the cell, wherein both in dimensions is represented by the square GR units, i.e. a multiple of F ^2. In conventional DRAM designs, at least one rowline, the spacing between columnlines, capacitors, and device contacts must be made in the X direction for a total width of 4F. Narazu, the spacing between at least one digit line, and the digit lines must made in the Y direction, giving the cell area 8F ² of the smallest total. As the dimensions of the DRAM arrays decrease, the density of integrated circuits within the DRAM arrays increases correspondingly, necessitating the formation of new trench gates and the trench gates.
[0006]
If the design density of the DRAM device requires shrink (<110 nm) less than GR, the formation of its collar becomes extremely difficult. The general view is that at GR <100 nm, vertical transistors are required to overcome the short-channel effect (SCE), and as a rule, such vertical transistors are: A layout of a DT DRAM having an area of 8F ² or less (sub-8F ² ) is enabled. However, the actual manufacture of DRAM devices that are fully functional and have an area of 8F ² or less has been hampered to date by excessive BS outdiffusion.
[0007]
Device development has also tended to move towards fully depleted device designs that improve speed and incorporate latch-up immunity. Such a device can be realized by a thin silicon-on-insulator (SOI) structure because the SOI device is completely free from latch-up. A great many successful search efforts have been dedicated to the formation of robust SOI applications. However, in the past, due to the complexity of process integration, it has not been very successful in forming vertical SOI structures.
[0008]
Thus, there is a need for a fully depleted vertical cell that minimizes BS out-diffusion.
[0009]
[Means for Solving the Problems]
The present invention discloses a fully depleted vertical cell with no BS outdiffusion and a direct connection between the storage node and the transistor. The vertical-internally connected trench cell (V-ICTC) of the present invention overcomes this difficulty by naturally forming a frame during the transistor formation process, and the strap is made of Si. It is connected inside the frame without any direct connection to the substrate. BS outdiffusion is thereby avoided.
[0010]
The present invention also provides an integrated scheme of manufacturing a DRAM device that uses an internally-connected strap (ICS) structure that replaces a conventional buried strap (BS) structure. ICS connects a memory storage node directly to the source / drain (S / D) junction region of a transistor without directly forming a pn junction in the Si body, thereby inherently leaking a pn junction. Remove.
[0011]
The ICS of the present invention allows a deep trench (DT) memory cell to have a conventional BEST (Buried Strap Trench) without substantially negatively impacting device performance with respect to its low leakage characteristics. It is possible to operate with a cell capacity lower than that required for the cell. The lower cell capacity requirements of the devices of the present invention include new materials and processing that are relatively untested such as high k dielectric nodes, surface enhancement, low resistance metal filling, etc. and their implementation. Extends the possibilities in current DT capacitor manufacturing technology without method reliability.
[0012]
The V-ICTC manufacturing method of the present invention forms an oxide isolation layer buried under an Si substrate by angled implantation of oxygen ions, and then performs thermal annealing ( Internal thermal oxidation (ITO) is used, in which a vertical frame oxide film is formed by thermal anneal. This method forms a very thin Si film on top of the DT cell and at the same time forms a separation film instead of the conventional frame.
[0013]
SOI with ITO creates a structure in such a way that the device can be fully used up. The fully depleted V-ICTC device of the present invention makes it possible to design a layout for cells below 8F ² using controlled strap formation. The V-ICTC device of the present invention is a high performance device with a completely isolated thin channel film with no leakage, which reduces operating output requirements and improves device speed.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
K. Kawamura, et, al., Gate Oxide Integrity on ITOX-STMOX Substrates and Influence on Test Device Geometry on Characterization, IEEE Transactions on Electron Devices, vol. 48, No. 2, Feb. 2001, pp307-315 and Lee et al., Plasma Immersion Ion Implantation as an Alternative Deep Trench Buried Plate Doping Technology, ITT 2000.
[0015]
These and other advantages of the present invention will be better understood from the following detailed description of the preferred embodiment in conjunction with the following drawings.
[0016]
Referring now to the drawings, FIG. 19 shows a flowchart of the process of the present invention. With respect to the steps in block 1 of FIG. 19 illustrated in FIG. 1, DT mask stack deposition and lithography are performed. FIG. 1 shows a silicon substrate 10, a pad nitride film 11, a borosilica glass / tetraethylorthosilicate (BSG / TEOS) hard mask layer 12 and a mask 13. DRAM manufacturing requires a precisely controlled amount of impurities that are introduced into a small area of a silicon (Si) substrate. In effect, these areas must be interconnected. A pattern defining such a region is manufactured by a lithography process. A bilevel scheme or a chemical amplification of resist lines (CARL) process may be used. Hard anti-reflective coating (HARC) or polycrystalline hard mask deposition, followed by a continuous pattern transfer scheme, to attenuate reflectivity at the resist interface Which provides minimal degradation in resist performance for line width control.
[0017]
That is, a film of a photoresist material is first spin-coated on the Si wafer substrate 10 on which, for example, a pad nitride film, a hard mask layer, and an ARC film are deposited. The resist is then selectively exposed to some form of radiation using exposure means and a mask 13 for the desired selective exposure.
[0018]
Next, with respect to the step in block 2 illustrated in FIG. 2, the deep trench mask open (DTMO) and the polyresist (PR) strip are subjected to this pattern transfer step by the wafer. Sometimes, the resist pattern is transferred to the hard mask layer. Pattern transfer changes the latent image in the resist to the final image. The resulting resist image 20 after pattern transfer serves as a mask in the next etching or ion implantation step. Both conventional mask opening schemes and differential mask open schemes are applicable at this step. Note that for the DT pattern, a hard mask is required to etch Si. Therefore, the development processing step is not sufficient for the image transfer process.
[0019]
The areas of the resist that remain after the development process protect the areas of the substrate that they cover. The location where the resist has been removed is then subjected to reduced DTMO and DT-Si etching for the step in block 3 illustrated in FIG. This ablation etching transfers the final DT pattern to the surface of the Si substrate. The etch depth 30 for the device of the present invention may vary as a function of GR, but due to the relatively low capacity requirement of the present invention, the depth required by conventional buried strap trench (BEST) cell specifications. About half of this.
[0020]
With respect to the steps in block 4 illustrated in FIG. 4, the BSG / TEOS film 12 is stripped, a SiN liner 40 is deposited, and the Si substrate during subsequent poly recess fabrication and removal. 10 is protected. The DT is filled with sacrificial intrinsic polycrystalline (or amorphous Si). A chemical mechanical polishing (CMP) step is optionally performed, followed by polycrystalline recess fabrication 42 to a depth sufficient to form a vertical transistor with ICS.
[0021]
With respect to the steps in block 5 illustrated in FIG. 5, a sacrificial frame 51 is deposited and then frame 51 is subjected to reactive ion etching (RIE) for a subsequent wet process. Open the bottom 52 of. The frame 51 and the SiN liner 40 protect the upper portion 50 of the trench from erosion during the wet bottle process. Frame 51 may also function as a protective oxide during internal thermal oxidation (ITO) implantation and annealing steps. Ozone TEOS or low temperature oxide deposition may be used.
[0022]
With respect to the block 6 step illustrated in FIG. 6, sacrificial polycrystalline (or amorphous Si) removal, SiN removal, and wet bottle processes can be turned into a protected poly-frame (BPC). Do in a similar manner. The wet bottle process is optimized to protect parts of the active SOI. Furthermore, in this preferred embodiment, the interface between the SOI oxide film and the Si film is formed in the next step, but is not protected in the lateral direction during the wet bottle process. For example, when the thickness 60 of the active SOI is 50 nm, the wet process requires etching of 50 nm or more on the side surface.
[0023]
With respect to the block 7 steps illustrated in FIG. 7, PR filling 70, PR pull back 71, and internal thermal oxidation (ITO) implantation 72 are performed by a sloped implantation method. The depth of the recess is optimized so as not to expose the bottom of the frame 51 in order to prevent excessive oxidation of the DT node region. At the same time, a sufficient oxidation height of the SOI is obtained, which is the same depth as the frame 51 or deeper. The implantation angle, energy, and depth are also optimized to meet these requirements.
[0024]
With respect to the steps of block 8 illustrated in FIG. 8, PR removal 80, buried plate (BP) 81 doping, DT cleaning, and node dielectric 82 formation are performed. After complete removal of PR70, BP doping is performed, and Gas Phase Doping is the preferred choice because of its compatibility and high dosage capability. In another embodiment, plasma doping may also be used, but the energy should be optimized so that the SOI is not degraded by the penetration of excess arsenic dopant into the active SOI region. . A conventional NO node dielectric is formed. Alternatively, Al ₂ O ₃ (A1203) or another high k material can be integrated as a supplemental option. The effective thickness of the node dielectric 82 is determined by the operating voltage and capacitance requirements. The implanted oxygen species are annealed, accumulate together, and the damaged Si is regenerated during the high temperature node dielectric processing step, similar to the conventional separation by implanted oxygen (SIMOX) process. Crystallize.
[0025]
With respect to the steps of block 9 illustrated in FIG. 9, removal of the sacrificial frame 51 and SiN liner 40, deposition of polycrystalline-1 (optional CMP planarization), and fabrication of polycrystalline well-1. Similar to the conventional DT scheme, the polycrystalline doped as polycrystalline-1 deposit 90 (polycrystalline filling) is then followed by optional CMP planarization and fabrication of pit-1. The depth 91 of the dent must be lower than DT1 (upper DT).
[0026]
With respect to the step of block 10 illustrated in FIG. 10, selective polycrystalline (or SiGe) deposition of ICS 100 and ICS doping are performed. Both hemi-spherical grain (HSG) polycrystals and SiGe can be used. An additional surface amorphization step may be required for HSG. Both intrinsic polycrystalline (or SiGe) and in-situ doping following a separate doping step can be used. In the case of in situ doping, the deglazing step must be continued immediately after the deposition step. A touch-up recess can be used to remove any residue on the side wall 92 of DT1. The thickness of the deposited ICS 100 is optimized so as not to interfere with the vertical cell channel technology.
[0027]
In relation to the step of block 11 illustrated in FIG. 11, S / D 111 and threshold voltage (V _t ) are implanted, and a trench top oxide (TTO) 112 is formed. In another embodiment, the source / drain implantation and V _t implant step may placed step process that other intervening. _Sloped implantation for Vt implantation and straight implantation for source-drain implantation can be used, respectively. The PR protects the ICS in the trench with respect to straight implantation.
[0028]
With respect to the step of block 12 illustrated in FIG. 12, the gate oxide film and gate electrode are formed. A uniform gate oxide film 120 is formed to avoid microcrystal-dependent oxidation, and either a surface amorphization technique or another wet oxidation method can be used. Gate electrode 121 (or gate conductivity stack) is formed using polycrystalline or other metal gate electrode material.
[0029]
With respect to the step of the block 13 illustrated in FIG. 13, the pad nitride film 11 is removed and the gate is subjected to polycrystalline CMP. The pad nitride film and oxide film are removed so that the upper film 72 implanted with Si10 and ITO is not protected. The gate polycrystal 121 is polished down to the Si substrate 10 and flattened.
[0030]
With respect to the block 14 step illustrated in FIG. 14, the formation of oxide depressions and surface straps (SS) 140 is performed. The upper SOI oxide film 72 is removed to allow the formation of a surface strap (SS) 140 that electrically connects between the S / D 111 and the bit line contact (CB). The surface strap 140 is now formed by doped polycrystalline deposition following CMP planarization. In situ polycrystalline doping schemes require a matte step.
[0031]
With respect to the step of block 15 illustrated in FIG. 15, a pad oxide film and a new nitride film 150 are deposited.
[0032]
With respect to the step of block 16 illustrated in FIG. 16, an isolation trench (IT) 160 is separated from the array device by a cut gate poly-crystal 121, TTO 112, ICS 100, and about 150 nm poly-190. It is formed with a sufficient depth. The integration procedure is as follows: lithography → ITMO etching → IT stack etching → wet cleaning → AA oxidation method → HDP oxide film → CMP. Sputtering and etching procedures may be used to etch deep IT 160. An oxide film or other hard mask may be used. The IT layout depends on the device design and layout. The illustrated picture relates to an IT pattern of 8F ² L / S (line / space).
[0033]
For the step of block 17 illustrated in FIG. 17, both the CB pad and the word line pad are formed. The CB pad 170 is formed by implantation and annealing, and the word line pad 171 is formed by a polycrystalline L / S (line / space) stud.
[0034]
For the block 18 step illustrated in FIG. 18, deposition of borophosphosilicate glass (BPSG) 181 CB / CS (bit line contact / common source line) Etching and MO etching are performed. Normal BPSG deposition is performed with the upper TEOS film 182. The CB / CS integrated etch for SAC (self-aligned contact) etching is followed by a dedicated control gate (CG) etch. A submitted contact scheme can be performed along with ion mixing. Ti / TiN deposition by either PVD or CVD as a barrier layer followed by MO damascene etching and thermal annealing is performed before W deposition. CVD W deposition is preferably performed using dichlorosilane (DCS) source gas, followed by W CMP and wet cleaning.
[0035]
Finally, a back-end of line (BEOL) process is performed to complete the manufacture of the DT DRAM.
[0036]
While this invention has been described in terms of a preferred embodiment, alternatives have been cited from the foregoing discussion and those skilled in the art will recognize that this invention can be practiced with modifications within the spirit and scope of the appended claims.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating the structure of the present invention that appears in the first step in the method of the present invention illustrated in the flowchart of FIG.
FIG. 2 is a cross-sectional view illustrating the structure of the present invention appearing in the second step in the method of the present invention described in the flowchart of FIG.
3 is a cross-sectional view illustrating the structure of the present invention appearing in the third step in the method of the present invention illustrated in the flowchart of FIG.
4 is a cross-sectional view illustrating the structure of the present invention appearing in the fourth step in the method of the present invention illustrated in the flowchart of FIG.
FIG. 5 is a cross-sectional view illustrating the structure of the present invention appearing in the fifth step in the method of the present invention described in the flowchart of FIG. 19;
6 is a cross-sectional view illustrating the structure of the present invention appearing in the sixth step in the method of the present invention described in the flowchart of FIG. 19;
7 is a cross-sectional view illustrating the structure of the present invention appearing in the seventh step in the method of the present invention illustrated in the flowchart of FIG. 19;
8 is a cross-sectional view illustrating the structure of the present invention appearing in the eighth step in the method of the present invention illustrated in the flowchart of FIG.
9 is a cross-sectional view illustrating the structure of the present invention appearing in the ninth step in the method of the present invention illustrated in the flowchart of FIG.
10 is a cross-sectional view illustrating the structure of the present invention appearing in the tenth step in the method of the present invention illustrated in the flowchart of FIG.
11 is a cross-sectional view illustrating the structure of the present invention appearing in the eleventh step of the method of the present invention illustrated in the flowchart of FIG.
12 is a cross-sectional view illustrating the structure of the present invention appearing in the twelfth step of the method of the present invention described in the flowchart of FIG.
13 is a cross-sectional view illustrating the structure of the present invention appearing in the thirteenth step of the method of the present invention described in the flowchart of FIG.
14 is a cross-sectional view illustrating the structure of the present invention appearing in the fourteenth step of the method of the present invention illustrated in the flowchart of FIG.
FIG. 15 is a cross-sectional view illustrating the structure of the present invention appearing in the fifteenth step of the method of the present invention illustrated in the flowchart of FIG. 19;
FIG. 16 is a cross-sectional view illustrating the structure of the present invention appearing in the sixteenth step in the method of the present invention described in the flowchart of FIG. 19;
FIG. 17 is a cross-sectional view illustrating the structure of the present invention appearing in the seventeenth step in the method of the present invention described in the flowchart of FIG. 19;
FIG. 18 is a cross-sectional view illustrating the structure of the present invention appearing in the eighteenth step in the method of the present invention described in the flowchart of FIG. 19;
FIG. 19 is a flowchart of the method of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 10 Silicon substrate 11 Pad nitride film 12 Borosilicate glass (BSG) / tetraethyl orthosilicate (TEOS) film 13 Mask 20 Resist image 30 Depth of etching 40 SiN liner 42 Polycrystalline depression 50 Trench upper part 51 Frame body 52 Frame body Bottom of active 60 Thickness of active SOI 70 Polycrystalline resist (PR) filling 71 Polycrystalline resist (PR) pull-back 72 Internal thermal oxide film (ITO)
80 Polycrystalline resist (PR) removal 81 Embedded plate (BP)
82 Node Dielectric 90 Polycrystalline Deposit 91 Depth Depth 92 Side Wall 100 Internal Connection Strap (ICS)
111 Source / Drain (S / D)
112 Trench upper oxide film (TTO)
120 Gate oxide film 121 Gate electrode 140 Surface strap (SS)
150 New nitride film 160 Isolation trench (IT)
170 Bit line contact (CB) pad 171 Word line pad 181 Borophosphosilicate glass (BPSG) deposit 182 Upper tetraethylorthosilicate (TEOS) film

Claims

A method of forming a dynamic random access memory cell having a vertical transistor with an internal connection strap without being directly coupled to a substrate,
(A) transferring a pattern including a plurality of locations to the resist supplied on the silicon substrate;
(B) developing the pattern transferred in step (a) and selectively removing the resist;
(C) etching a deep trench in the silicon substrate at each of the plurality of locations where the resist has been removed in step (b);
(D) selectively coating the sidewalls of each of the deep trenches etched in step (e) with a SiN liner;
(E) performing a first fill in each said deep trench with a first deposit and creating a recess having a depth sufficient to form a vertical transistor with an internal connection strap therein;
(F) depositing a frame around each of the deep trenches, and opening a bottom of the frame in each of the deep trenches such that each of the frames has the same depth;
(G) removing the first deposit from each of the deep trenches, cleaning the SiN liner, and performing a wet process of etching each of the deep trenches on the sides;
(H) performing a second filling in each of the deep trenches with a second deposit and producing a recess having a depth such that the bottom portion of the frame is covered;
(I) implanting an oxide film having a depth at least equal to the depth of the frame behind the SiN liner at the top of the Si substrate surrounding each deep trench;
(J) removing the second deposit;
(K) selectively doping a buried plate in a relatively low portion of each deep trench sidewall and driving a dopant into the substrate in the relatively low portion;
(L) cleaning each said deep trench;
(M) forming a node dielectric on the relatively low portion of the sidewall of each deep trench;
(N) removing the frame and the SiN liner from a relatively upper portion of the sidewall of each deep trench;
(O) performing a third filling with a third deposit in each of the deep trenches and making a depression lower than the height of the relatively upper portion of the sidewall in each of the deep trenches;
(P) depositing a doped interconnect strap on top of the third deposit in each of the deep trenches;
(Q) implanting source / drain and threshold voltages into the surface of the substrate at the relatively upper portion of the sidewall in each deep trench;
(R) forming a trench upper oxide film on the internal connection strap in each of the deep trenches;
(S) forming a gate oxide along the exposed sidewall of each said deep trench;
(T) positioning a gate electrode within each said deep trench;
Including methods.

Wherein step (i) The method of claim 1, wherein the achieved by the step of the internal thermal oxidation.

Further, the upper to the memory cell, the depressions produced surface strap to form The method of claim 1, wherein further comprising the step of electrically connecting to the source / drain.

And forming an isolation trench between the deep trenches,
The isolation trench has a depth sufficient to isolate an array device of which the memory cell is a portion;
The isolation trench The method of claim 1, wherein it has a layout that is dependent on the design and layout of the memory cell.

The method further comprises injecting a bit line contact pad on the surface of the substrate and connected to the recessed surface strap to form a word line contact pad in contact with the gate electrode. Item 2. The method according to Item 1 .

further,
(U) planarizing the memory cell to provide an unprotected planarized substrate surface, an unprotected planarized implanted oxide, and a planarized gate on a level of the unprotected substrate surface Generating a surface of the electrode;
(V) forming a recessed surface strap on top of the unprotected implanted oxide and electrically connecting to the source / drain;
(W) depositing pad oxide and nitride on the memory cell;
(X) forming isolation trenches between the deep trenches having a depth sufficient to isolate an array device in which the memory cells are a part and having a layout that depends on the design and layout of the memory cells; ,
(Y) implanting a bit line contact pad on the surface of the unprotected substrate connected to the recessed surface strap and contacting the surface of the planarized gate electrode to form a word line contact pad Steps,
(Z) forming a contact on the bit ship contact pad and the word line contact pad;
The method according to claim 1, comprising a.