JP3877635B2 - 入力パターン供給器と半導体集積回路の検査方法 - Google Patents
入力パターン供給器と半導体集積回路の検査方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の内部回路波形を観測する場合に用いる入力パターン供給器と半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】
近年の大規模化・高速化するシステムＬＳＩのテスト方式の１つにＢＩＳＴがある。ＢＩＳＴ方式ではデバイス内部に自己テスト用回路を組み込み、デバイス内部でテストパターンを発生する。
【０００３】
ロジック回路を対象としたロジックＢＩＳＴでは、テスト対象回路（以下ＣＵＴと称す）へ与えられるテストパターンとして、ＬＦＳＲによって発生される擬似ランダムパターンが用いられることが多い。ここで述べる擬似ランダムパターンとは周期長Ｍで一巡する同じパターンを繰り返さないｎビット信号列のことである。周期長Ｍの大きさはＬＦＳＲの構成に拠る。ｎビットのＬＦＳＲが発生しうる擬似ランダムパターンの最大周期長は２n-1クロックであり、通常、発生する擬似ランダムパターンの周期長が最大となるように構成されたＬＦＳＲが使われる。
【０００４】
以下、従来の擬似ランダムパターン発生器について説明する。
図１は従来の入力パターン供給器の構成図である。尚、ここでは簡単のため、３ビットのＬＦＳＲを用いて説明する。実際のロジックＢＩＳＴでは１６ビット、２４ビット、３２ビットのＬＦＳＲが用いられることが多い。
【０００５】
図１において、１はＤＦＦであり、４はＤＦＦ１のＱ出力端子である。同様に、２はＤＦＦ、５はＤＦＦ２のＱ出力端子、３はＤＦＦ、６はＤＦＦ３のＱ出力端子である。７はクロック信号が入力されるＣＫ入力端子、８はリセット信号が入力されるＲＳＴ入力端子である。３ビット信号（Ａ0，Ｂ0，Ｃ0）はＬＦＳＲの発生する出力信号値であり、ＣＵＴに印加される。ここでＡ0はＱ出力端子４の出力信号値、Ｂ0はＱ出力端子５の出力信号値、Ｃ0はＱ出力端子６の出力信号値である。
【０００６】
擬似ランダムパターンの発生を行う前に、まず、ＬＦＳＲの状態の初期化を行う。初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。ＬＦＳＲの状態はＲＳＴ入力端子８＝”１”の時にＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジで（Ａ0，Ｂ0，Ｃ0）＝（１，１，１）に初期化される。その後、ＲＳＴ入力端子８＝”０”として、ＣＫ入力端子７に印加されるクロックの立ち上がりエッジ毎に３ビット信号（Ａ0，Ｂ0，Ｃ0）は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）⇒・・・と変化し、７クロック周期で一巡する。このような周期長７で一巡する同じパターンを繰り返さない３ビット信号列が擬似ランダムパターンである。
【０００７】
ところで、近年の高集積化されたシステムＬＳＩの故障解析においてはＥＢテスタによる内部波形観測が行われる事が多い。あらかじめ、故障診断システムなどを利用して絞り込まれた被疑故障箇所に対してＥＢテスタで内部波形観測を行うことで最終的な故障箇所を特定することができる。
【０００８】
ＥＢテスタは、まず、電子ビームを信号配線に照射し、発生した二次電子を二次電子検出系で検出する。ここで高電位の信号配線付近で発生した二次電子は信号配線付近に形成される電界の向きに逆らって、ポテンシャルの壁をこえなければ、二次電子検出系に到達できない。一方、０Ｖの配線付近では電界が発生せず、ポテンシャルの壁が存在していない為、発生した二次電子は容易に二次電子検出系に到達できる。従って、信号配線が高電位であれば検出される二次電子量は少なく、低電位であれば多いことになる。
【０００９】
ＥＢテスタはデバイス表面の保護膜（絶縁膜）の容量を介しての測定をおこなうため、観測波形の相対的な電位が確認できるように、測定したい内部信号線の電位がトグル変化を起こすようなテストパターンをＣＵＴに与える必要がある。そのようなテストパターンを繰り返し与え続け、観測波形での各サンプリング時刻において、複数回の二次電子検出を行い、検出された二次電子量の平均値を時間軸にそって並べることで電圧波形を得る。
【００１０】
図２はスキャン回路を用いた入力パターン供給器の構成図であり、図３はスキャン回路を用いた入力パターン供給器のタイムチャートである。
ロジックＢＩＳＴを適用している半導体集積回路の内部信号線の電位状態観測を行う場合、上記のようなテストパターンをＬＦＳＲから印加する。図１のＬＦＳＲから発生されるテストパターンによって、図２に示す回路の内部信号線Ｌの電位状態をトグル変化させる場合を考える。
【００１１】
図２において、９、１０、１１はそれぞれスキャンイン端子である。図２の回路をスキャンイネーブル状態にして、スキャンイン端子９、スキャンイン端子１０、スキャンイン端子１１にそれぞれ、図１の回路から発生される、出力信号値Ａ0、出力信号値Ｂ0、出力信号値Ｃ0を印加する。この時、内部信号線Ｌは図３のタイムチャートに示すように、（Ａ0，Ｂ0，Ｃ0）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００１２】
しかしながら、ロジックＢＩＳＴで用いられるＬＦＳＲのビット幅は通常１６ビット、２４ビット、３２ビットのものが使用され、１６ビットのＬＦＳＲでは発生する擬似ランダムパターンが一周するのに６５，５３５クロックを要する。また、２４ビットで１６，７７７，２１５クロック、３２ビットでは４，２９４，９６７，２９５クロックを要することになる。
【００１３】
したがって、上記従来の擬似ランダムパターン発生器では、ＥＢテスタでは観測対象の内部信号線の電位状態がトグル変化を起こすようなテストパターンを繰り返し印加しつづける必要があるため、膨大なクロック数を要するという問題点があった。
【００１４】
つまり、通常の故障を検出するための検査では、あらかじめ決めておいた故障検出率に達するのに必要なクロック数分の入力信号をＣＵＴに与えるだけで良い。ところが、ＬＦＳＲで発生した擬似ランダムパターンをＣＵＴに与えたときに生じる内部信号線の電位変化をＥＢテスタで観測する場合には、周期長の長い擬似ランダムパターンを繰り返しＣＵＴに印加し続けること必要となるため、波形観測に要する時間が非常に長くなってしまい、解析時間が増大するという問題点があった。
【００１５】
【発明が解決しようとする課題】
上記問題点を解決するために、本発明の入力パターン供給器と半導体集積回路の検査方法は、波形観測に要する時間を短縮し、故障解析時間を抑制することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、前記ｎビットの信号列が任意に設定された値を出力することにより前記擬似ランダムパターン発生器を初期値に設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が出力した時点で初期値にもどし、入力パターンの周期を短縮することを特徴とする。
【００１７】
請求項２記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、外部から入力され前記ｎビット信号列に対応するｎビットの入力端子と、前記ｎビットの入力端子から任意に設定された値を入力することにより前記擬似ランダムパターン発生器を初期値に設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が入力した時点で初期値にもどし、入力パターンの周期を短縮することを特徴とする。
【００１８】
請求項３記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、前記擬似ランダムパターン発生器の出力値を制御するｎビットの入力端子と、前記ｎビットの信号列が任意に設定された値を出力することにより前記擬似ランダムパターン発生器に前記入力端子から入力された値を設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が出力した時点で前記入力端子から入力される値に設定し、入力パターンの周期を短縮することを特徴とする。
【００１９】
請求項４記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、前記擬似ランダムパターン発生器の出力値を制御するｎビットの第１の入力端子と、外部から入力され前記ｎビット信号列に対応するｎビットの第２の入力端子と、前記ｎビットの第２の入力端子から任意に設定された値を入力することにより前記擬似ランダムパターン発生器に前記第１の入力端子から入力された値を設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が入力した時点で前記第１の入力端子から入力される値に設定し、入力パターンの周期を短縮することを特徴とする。
【００２０】
請求項５記載の半導体集積回路検査方法は、２n-1クロックで一巡するｎビット信号列を生成する工程と、前記ｎビット信号列の任意の値によって前記ｎビット信号列の出力値をリセットして一巡する周期を短縮する工程と、前記一巡する周期を短縮したｎビット信号列の出力値を用いてスキャンパス試験を行う工程とを有することを特徴とする。
【００２１】
以上により、波形観測に要する時間を短縮し、故障解析時間を抑制することができる。
【００２２】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１について図を用いて説明する。
【００２３】
図４は本発明の実施の形態１における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。また、図５は本発明の実施の形態１における動作モードＩの時の入力パターン供給器のタイムチャート、図６は本発明の実施の形態１における動作モードIIの時の入力パターン供給器のタイムチャートである。
【００２４】
図４で、１２はＤＦＦ１，ＤＦＦ２，ＤＦＦ３，ＥＸＯＲ１３で構成され、７クロックで一巡する同じパターンを繰り返さない３ビット信号列を発生する擬似ランダムパターン発生器であり、初期状態へのリセット機能を備える。３ビット信号（Ａ1，Ｂ1，Ｃ1）は擬似ランダムパターン発生器１２が発生する出力信号値であり、Ａ1はＱ出力端子４の出力信号値、Ｂ1はＱ出力端子５の出力信号値、Ｃ1はＱ出力端子６の出力信号値である。この３ビット信号がＣＵＴに印加される。
【００２５】
１９は（Ａ1，Ｂ1，Ｃ1）があらかじめ決められた特定の条件を満たす場合に、擬似ランダムパターン発生器１２の状態をリセットする機能を備えるリセット回路である。ここで、リセット回路１９は、出力信号値Ａ1の反転値と出力信号値Ｂ1の反転値と出力信号値Ｃ1を入力値とするＡＮＤ回路２２と、ＡＮＤ回路２２の出力とＭＯＤＥ入力信号２０を入力とするＡＮＤ回路２３と、ＡＮＤ回路２３の出力とＲＳＴ入力端子８の入力とを入力するＯＲ回路２４により構成され、ＲＳＴ入力端子８の入力値が”１”の時と、ＭＯＤＥ入力信号２０の入力値が”１”で、かつ、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）の時に、リセット信号２１の出力値を”１”にして、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３をリセットする。
【００２６】
本発明の実施の形態１における半導体集積回路の動作モードには通常スキャンテスト時の動作モードＩとＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIはＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００２７】
擬似ランダムパターン発生器１２が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器１２のリセット信号であり、リセット回路１９から出力される。動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、ＲＳＴ入力端子８の入力値が”１”の時、リセット信号２１＝”１”となり、ＲＳＴ入力端子８の入力値が”０”の時、リセット信号２１＝”０”となる。動作モードII（ＭＯＤＥ入力信号２０＝”１”）では、ＲＳＴ入力端子８の入力値が”１”、または、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）のときにリセット信号２１＝”１”となり、それ以外の時にはリセット信号２１＝”０”となる。擬似ランダムパターン発生器１２の状態は、リセット信号２１＝”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされ、リセット信号２１＝”０”の時には動作が継続される。
【００２８】
本発明の実施の形態１における動作モードＩ、IIのそれぞれの動作を説明する。まず、動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ1、Ｂ1、Ｃ1の値が図５のタイムチャートに示すように（Ａ1，Ｂ1，Ｃ1）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００２９】
次に動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ1、Ｂ1、Ｃ1の値が図６のタイムチャートに示すように、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）でリセットがかかり、（Ａ1，Ｂ1，Ｃ1）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（１，１，１）と４クロック周期で巡回する。このモードは、ＥＢテスタでＣＵＴの内部信号線の状態を観測する場合に用いる。
【００３０】
図２に示す回路について、内部信号線Ｌの状態観測する場合を例にとって説明する。まず、図４に示す本発明の実施の形態１における擬似ランダムパターン発生器を動作モードIIで動作させる。図２の回路をスキャンイネーブル状態にして、スキャンイン端子９、スキャンイン端子１０、スキャンイン端子１１にそれぞれ、図４の回路から発生される出力信号値Ａ1，出力信号値Ｂ1，出力信号値Ｃ1を印加する。この時、内部信号線Ｌは図６のタイムチャートに示すように、リセットから４クロック経過後から４クロック周期で一巡するトグル変化を含む信号変化を起こすことができる。
【００３１】
以上のように、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）でリセットがかかり、同じ周期が繰り返されるので、本発明の実施の形態１のは従来の技術で示した構成に比べて、ＥＢテスタ波形測定時間を４／７に短縮できる。
（実施の形態２）
本発明の実施の形態２について図を用いて説明する。
【００３２】
図７は本発明の実施の形態２における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。
図７において、３ビット信号（Ａ2，Ｂ2，Ｃ2）は擬似ランダムパターン発生器１２が発生する出力信号値であり、Ａ2はＱ出力端子４の出力信号値、Ｂ2はＱ出力端子５の出力信号値、Ｃ2はＱ出力端子６の出力信号値である。この３ビットの信号がＣＵＴに印加される。
【００３３】
３１は外部から与えられる信号値（Ａ´2，Ｂ´2，Ｃ´2）を入力として、（Ａ2，Ｂ2，Ｃ2）＝（Ａ´2，Ｂ´2，Ｃ´2）となる場合に、擬似ランダムパターン発生器１２の状態を初期状態にリセットする機能を備えるリセット回路である。ここで、リセット回路３１は、出力信号値Ａ2と信号値Ａ´2を入力値とするＥＸＯＲ回路２５と、出力信号値Ｂ2と出力信号値Ｂ´2を入力値とするＥＸＯＲ回路２６と、出力信号値Ｃ2と信号値Ｃ´2を入力値とするＥＸＯＲ回路２７と、ＥＸＯＲ回路２５の出力とＥＸＯＲ回路２６の出力とＥＸＯＲ回路２７の出力を入力とするＮＯＲ回路２８と、ＮＯＲ回路２８の出力とＭＯＤＥ入力信号２０を入力とするＡＮＤ回路２９と、ＡＮＤ回路２９の出力とＲＳＴ入力端子８の入力とを入力とするＯＲ回路３０により構成され、ＲＳＴ入力端子８の入力値が”１”の時と、ＭＯＤＥ入力信号２０の入力値が”１”で、かつ、出力信号値Ａ2と信号値Ａ´2が同値、かつ、出力信号値Ｂ2と信号値Ｂ´2が同値、かつ、出力信号値Ｃ2と信号値Ｃ´2が同値の時に、リセット信号２１の出力値を”１”にして、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３をリセットする。
【００３４】
本発明の実施の形態２における半導体集積回路の動作モードには、本発明の実施の形態１と同様に、通常スキャンテスト時の動作モードＩと、ＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIはＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００３５】
擬似ランダムパターン発生器１２が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器１２のリセット信号であり、リセット回路１９から出力される。動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、ＲＳＴ入力端子８の入力値が”１”の時、リセット信号２１＝”１”となり、ＲＳＴ入力端子８の入力値が”０”の時、リセット信号２１＝”０”となる。動作モードIIでは、ＲＳＴ入力端子８の入力値が”１”、または、（Ａ2，Ｂ2，Ｃ2）＝（Ａ´2，Ｂ´2，Ｃ´2）の時にリセット信号２１＝”１”となり、それ以外の時にはリセット信号２１＝”０”となる。擬似ランダムパターン発生器１２の状態は、リセット信号２１＝”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされ、リセット信号２１＝”０”の時には動作が継続される。
【００３６】
本発明の実施の形態２における動作モードＩ、IIのそれぞれの動作を説明する。まず、動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、出力値Ａ2、出力値Ｂ2、出力値Ｃ2の値が図５のタイムチャートに示すように（Ａ2，Ｂ2，Ｃ2）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００３７】
次に動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。また、（Ａ2，Ｂ2，Ｃ2）＝（０，０，１）の時に、擬似ランダムパターン発生器１２の状態を初期化するために、（Ａ´2，Ｂ´2，Ｃ´2）＝（０，０，１）となるように外部から信号を与える。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、出力信号値Ａ2、出力信号値Ｂ2、出力信号値Ｃ2の値が図６のタイムチャートに示すように、（Ａ2，Ｂ2，Ｃ2）＝（０，０，１）でリセットがかかり、（Ａ2，Ｂ2，Ｃ2）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（１，１，１）と４クロック周期で巡回する。このモードは、ＥＢテスタでＣＵＴの内部信号線の状態を観測する場合に用いる。
【００３８】
図２に示す回路の内部信号線Ｌの状態を観測する場合を例にとって説明する。図７に示す本発明の実施の形態２における半導体集積回路を動作モードIIで動作せせる。図２の回路をスキャンイネーブル状態にして、スキャン端子９，スキャン端子１０，スキャン端子１１にそれぞれ、図７の出力信号値Ａ2，出力信号値Ｂ2，出力信号値Ｃ2を印加する。この時、内部信号線Ｌは図６のタイムチャートに示すように、リセットから４クロック経過後から４クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００３９】
以上のように、（Ａ2，Ｂ2，Ｃ2）＝（０，０，１）でリセットがかかり、同じ周期が繰り返されるので、本発明の実施の形態２の構成によると従来の技術で示した構成に比べて、ＥＢテスタ波形測定時間を４／７に短縮できる。
（実施の形態３）
本発明の実施の形態３について図を用いて説明する。
【００４０】
図８は本発明の実施の形態３における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。
図８において、５０は擬似ランダムパターン発生器であり、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３，ＭＵＸ４６，ＭＵＸ４７，ＭＵＸ４８，ＥＸＯＲ１３により構成される。４３、４４、４５はそれぞれＤＦＦ１、ＤＦＦ２、ＤＦＦ３のＤ入力である。ＭＵＸ４６はＱ出力端子５の出力値と外部入力端子Ｘ0の入力値の内からいずれかをリセット信号２１によって選択してＤＦＦ１のＤ入力４３としてＤＦＦ１に入力し、ＭＵＸ４７はＱ出力端子６の出力値と外部入力端子Ｙ0の入力値の内からいずれかをリセット信号２１によって選択してＤＦＦ２のＤ入力４４としてＤＦＦ２に入力し、ＭＵＸ４８はＥＸＯＲ１３の出力値と外部入力端子Ｚ0の入力値の内からいずれかをリセット信号２１によって選択してＤＦＦ３のＤ入力４５としてＤＦＦ２に入力する。
【００４１】
３ビット信号（Ａ3，Ｂ3，Ｃ3）は擬似ランダムパターン発生器５０が発生する出力信号値であり、Ａ3はＱ出力端子４の出力信号値、Ｂ3はＱ出力端子５の出力信号値、Ｃ3はＱ出力端子６の出力信号値である。この３ビットの信号がＣＵＴに印加される。
【００４２】
４９は（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）の時に、擬似ランダムパターン発生器５０の状態をリセットする機能を備えるリセット回路である。ここで、リセット回路４９は、出力信号値Ａ3の反転値と出力信号値Ｂ3の反転値と出力信号値Ｃ3を入力値とするＡＮＤ回路４０と、ＡＮＤ回路４０の出力とＭＯＤＥ入力信号２０を入力とするＡＮＤ回路４１により構成され、ＭＯＤＥ入力信号２０の入力値が”１”の時、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）となると、リセット信号２１として”１”を出力する。
【００４３】
本発明の実施の形態３における半導体集積回路の動作モードには、本発明の実施の形態１と同様に、通常スキャンテスト時の動作モードＩとＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIはＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００４４】
擬似ランダムパターン発生器５０が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器５０のリセット信号であり、リセット回路４９から出力される。また、ＲＳＴ入力端子８の入力値が”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされる。
【００４５】
以上の構成により、擬似ランダムパターン発生器５０の出力値は、外部からの制御により任意の出力値を出力することができる。リセット信号２１は擬似ランダムパターン発生器５０を任意の状態にセットする信号であり、本発明のリセット回路４９から出力される。リセット信号２１＝”１”の時、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して、Ｑ出力端子４の値が外部入力信号Ｘ0の入力値に、Ｑ出力端子５の値が外部入力信号Ｙ0の入力値に、Ｑ出力端子６の値が外部入力信号Ｚ0の入力値にセットされる。
【００４６】
動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、常にリセット信号２１＝”０”となる。動作モードII（ＭＯＤＥ入力信号２０＝”１”）では、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）のときにリセット信号２１＝”１”となり、外部入力信号Ｘ0の入力値，外部入力信号Ｙ0の入力値，外部入力信号Ｚ0の入力値が擬似ランダムパターン発生器５０にセットされる。
【００４７】
動作モードＩ、IIのそれぞれの動作を説明する。まず、動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ3、Ｂ3、Ｃ3の値が図５のタイムチャートに示すように（Ａ3，Ｂ3，Ｃ3）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００４８】
次に、動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。また、ここでは、（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０）であるとする。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ3、Ｂ3、Ｃ3の値が図９のタイムチャートに示すように、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）でリセットがかかり、（Ａ3，Ｂ3，Ｃ3）の値は（１，０，０）⇒（０，０，１）と、リセットから４クロック経過後から２クロック周期で巡回する。このモードはＥＢテスタでＣＵＴの内部信号の状態を観測する場合に用いる。
【００４９】
図２に示す回路の内部信号線Ｌの状態を観測する場合を例にとって説明する。図８に示す本発明の実施の形態３における半導体集積回路を動作モードIIで動作せせる。図２の回路をスキャンイネーブル状態にして、スキャン端子９，スキャン端子１０，スキャン端子１１にそれぞれ、図８の出力信号値Ａ3，出力信号値Ｂ3，出力信号値Ｃ3を印加する。この時、内部信号線Ｌは図９のタイムチャートに示すように、２クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００５０】
以上のように、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）でリセットがかかり、外部入力から（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０）を入力することにより、次のクロックで（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）となり、２クロック周期で動作を繰り返すので、本発明の実施の形態３の構成によると従来手法に比べて、ＥＢテスタ波形測定時間を２／７に短縮できる。
（実施の形態４）
本発明の実施の形態４について図を用いて説明する。
【００５１】
図１０は本発明の実施の形態４における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。
図１０において、３ビット信号（Ａ4，Ｂ4，Ｃ4）は擬似ランダムパターン発生器５０の発生する出力信号値であり、Ａ4はＱ出力端子４の出力信号値、Ｂ4はＱ出力端子５の出力信号値、Ｃ4はＱ出力端子６の出力信号値である。この３ビットの信号がＣＵＴに印加される。３１は外部から与えられる信号（Ａ´4，Ｂ´4，Ｃ´4）を入力として、（Ａ４，Ｂ４，Ｃ４）＝（Ａ´4，Ｂ´4，Ｃ´4）となる場合に、擬似ランダムパターン発生器５０の状態を外部から与える値にセットする機能を備えるリセット回路であり、ＲＳＴ入力端子８の入力値が”１”の時と、ＭＯＤＥ入力信号２０を入力値が”１”で、かつ、出力信号値Ａ4と出力信号値Ａ´4が同値、かつ、出力信号値Ｂ4と出力信号値Ｂ´4が同値、かつ、出力信号値Ｃ4と出力信号値Ｃ´4が同値の時に、リセット信号２１の出力値を”１”にして、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３をリセットする。
【００５２】
本発明の実施の形態４における半導体集積回路の動作モードは、本発明の実施の形態１と同様に、通常スキャンテスト時の動作モードＩとＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIは外部入力端子ＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００５３】
擬似ランダムパターン発生器５０が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器５０のリセット信号であり、リセット回路３１から出力される。また、ＲＳＴ入力端子８の入力値が”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされる。
【００５４】
以上の構成により、擬似ランダムパターン発生器５０の出力値は、外部からの制御により任意の出力値を出力することができる。リセット信号２１は擬似ランダムパターン発生器５０を任意の状態にセットする信号であり、本発明のリセット回路３１から出力される。リセット信号２１＝”１”の時、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して、Ｑ出力端子４の値が外部入力信号Ｘ0の入力値に、Ｑ出力端子５の値が外部入力信号Ｙ0の入力値に、Ｑ出力端子６の値が外部入力信号Ｚ0の入力値にセットされる。
【００５５】
動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、常にリセット信号２１＝”０”となる。動作モードII（ＭＯＤＥ入力信号２０＝”１”）では、（Ａ４，Ｂ４，Ｃ４）＝（Ａ´4，Ｂ´4，Ｃ´4）のときにリセット信号＝”１”となり、外部入力信号Ｘ0の入力値，外部入力信号Ｙ0の入力値，外部入力信号Ｚ0の入力値が擬似ランダムパターン発生器５０にセットされる。
【００５６】
動作モードＩ、IIのそれぞれの動作を説明する。まず動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ4、Ｂ4、Ｃ4の値が図５のタイムチャートに示すように（Ａ4，Ｂ4，Ｃ4）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００５７】
次に動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。また、ここでは、（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０），（Ａ´4，Ｂ´4，Ｃ´4）＝（０，０，１）であるとする。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ4、Ｂ4、Ｃ4の値が図９のタイムチャートに示すように、（Ａ4，Ｂ4，Ｃ4）＝（０，０，１）でリセットがかかり、（Ａ4，Ｂ4，Ｃ4）の値は（１，０，０）⇒（０，０，１）と、リセットから４クロック経過後から２クロック周期で巡回する。このモードはＥＢテスタでＣＵＴの内部信号の状態を観測する場合に用いる。
【００５８】
図２に示す回路の内部信号線Ｌの状態を観測する場合を例にとって説明する。図１０に示す本発明の実施の形態４における半導体集積回路を動作モードIIで動作せせる。図２の回路をスキャンイネーブル状態にして、スキャン端子９，スキャン端子１０，スキャン端子１１にそれぞれ、図１０の出力信号値Ａ4，出力信号値Ｂ4，出力信号値Ｃ4を印加する。この時、内部信号線Ｌは図９のタイムチャートに示すように、２クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００５９】
以上のように、（Ａ4，Ｂ4，Ｃ4）＝（０，０，１）でリセットがかかり、外部入力から（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０）を入力することにより、次のクロックで（Ａ4，Ｂ4，Ｃ4）＝（０，０，１）となり、２クロック周期で動作を繰り返すので、本発明の実施の形態４の構成によると従来手法に比べて、ＥＢテスタ波形測定時間を２／７に短縮できる。
（実施の形態５）
本発明の実施の形態５について図を用いて説明する。
【００６０】
図４に示す半導体集積回路によって発生される３ビット信号列によって、図２に示すスキャンチェーンの挿入された回路を動作させる場合について説明する。図４に示す半導体集積回路を動作モードIIで動作させる。図２の回路をスキャンイネーブル状態にして、スキャンイン端子９，スキャンイン端子１０，スキャンイン端子１１にそれぞれ、図４の出力信号値Ａ1，出力信号値Ｂ1，出力信号値Ｃ1を印加してスキャンパス試験を行う。この時、内部信号線Ｌは図６のタイムチャートに示すように、４クロック周期で一巡するトグル変化を含む信号変化を起こす。これにより、半導体集積回路内で組み込まれた擬似ランダムパターンを用いてＥＢテスタ波形を観測する場合において、観測したい信号配線の信号値のトグル変化を、従来手法より短い周期で生じさせることができ、ＥＢテスタ波形測定時間を短縮できる。同様に図７，図８，図１０の回路から発生される信号を図２の回路のスキャンチェーンに印可した場合、さらに短い周期で観測対象信号配線の信号値をトグルさせることができ、さらにＥＢテスタ波形測定時間を短縮できる。
【００６１】
【発明の効果】
以上のように、本発明の入力パターン供給器と半導体集積回路の検査方法によると、半導体装置の内部回路波形を観測する際に、擬似ランダムパターン発生器に、特定の出力に対応して擬似ランダムパターン発生器を初期値にセットするリセット回路を付加することにより、出力されるランダムパターンの周期が短縮され、波形観測に要する時間を短縮し、故障解析時間を抑制することができる。
【図面の簡単な説明】
【図１】従来の入力パターン供給器の構成図
【図２】スキャン回路を用いた入力パターン供給器の構成図
【図３】スキャン回路を用いた入力パターン供給器のタイムチャート
【図４】本発明の実施の形態１における入力パターン供給器の構成図
【図５】本発明の実施の形態１における動作モードＩの時の入力パターン供給器のタイムチャート
【図６】本発明の実施の形態１における動作モードIIの時の入力パターン供給器のタイムチャート
【図７】本発明の実施の形態２における入力パターン供給器の構成図
【図８】本発明の実施の形態３における入力パターン供給器の構成図
【図９】本発明の実施の形態３における動作モードIIの時の入力パターン供給器のタイムチャート
【図１０】本発明の実施の形態４における入力パターン供給器の構成図
【符号の説明】
１ ＤＦＦ
２ ＤＦＦ
３ ＤＦＦ
４ Ｑ出力端子
５ Ｑ出力端子
６ Ｑ出力端子
７ ＣＫ入力端子
８ ＲＳＴ入力端子
９ スキャンイン端子
１０ スキャンイン端子
１１ スキャンイン端子
１２ 擬似ランダムパターン発生器
１３ ＥＸＯＲ
１９ リセット回路
２０ ＭＯＤＥ入力信号
２１ リセット信号
２２ ＡＮＤ回路
２３ ＡＮＤ回路
２４ ＯＲ回路
２５ ＥＸＯＲ回路
２６ ＥＸＯＲ回路
２７ ＥＸＯＲ回路
２８ ＮＯＲ回路
２９ ＡＮＤ回路
３０ ＯＲ回路
３１ リセット回路
４０ ＡＮＤ回路
４１ ＡＮＤ回路
４３ Ｄ入力
４４ Ｄ入力
４５ Ｄ入力
４６ ＭＵＸ
４７ ＭＵＸ
４８ ＭＵＸ
４９ リセット回路
５０ 擬似ランダムパターン発生器
Ａ0 出力信号値
Ｂ0 出力信号値
Ｃ0 出力信号値
Ａ1 出力信号値
Ｂ1 出力信号値
Ｃ1 出力信号値
Ａ2 出力信号値
Ｂ2 出力信号値
Ｃ2 出力信号値
Ａ´2 信号値
Ｂ´2 信号値
Ｃ´2 信号値
Ａ3 出力信号値
Ｂ3 出力信号値
Ｃ3 出力信号値
Ａ4 出力信号値
Ｂ4 出力信号値
Ｃ4 出力信号値
Ａ´4 信号値
Ｂ´4 信号値
Ｃ´4 信号値
Ｌ 内部信号線
Ｘ0 外部入力端子
Ｙ0 外部入力端子
Ｚ0 外部入力端子
【発明の属する技術分野】
本発明は、半導体集積回路の内部回路波形を観測する場合に用いる入力パターン供給器と半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】
近年の大規模化・高速化するシステムＬＳＩのテスト方式の１つにＢＩＳＴがある。ＢＩＳＴ方式ではデバイス内部に自己テスト用回路を組み込み、デバイス内部でテストパターンを発生する。
【０００３】
ロジック回路を対象としたロジックＢＩＳＴでは、テスト対象回路（以下ＣＵＴと称す）へ与えられるテストパターンとして、ＬＦＳＲによって発生される擬似ランダムパターンが用いられることが多い。ここで述べる擬似ランダムパターンとは周期長Ｍで一巡する同じパターンを繰り返さないｎビット信号列のことである。周期長Ｍの大きさはＬＦＳＲの構成に拠る。ｎビットのＬＦＳＲが発生しうる擬似ランダムパターンの最大周期長は２n-1クロックであり、通常、発生する擬似ランダムパターンの周期長が最大となるように構成されたＬＦＳＲが使われる。
【０００４】
以下、従来の擬似ランダムパターン発生器について説明する。
図１は従来の入力パターン供給器の構成図である。尚、ここでは簡単のため、３ビットのＬＦＳＲを用いて説明する。実際のロジックＢＩＳＴでは１６ビット、２４ビット、３２ビットのＬＦＳＲが用いられることが多い。
【０００５】
図１において、１はＤＦＦであり、４はＤＦＦ１のＱ出力端子である。同様に、２はＤＦＦ、５はＤＦＦ２のＱ出力端子、３はＤＦＦ、６はＤＦＦ３のＱ出力端子である。７はクロック信号が入力されるＣＫ入力端子、８はリセット信号が入力されるＲＳＴ入力端子である。３ビット信号（Ａ0，Ｂ0，Ｃ0）はＬＦＳＲの発生する出力信号値であり、ＣＵＴに印加される。ここでＡ0はＱ出力端子４の出力信号値、Ｂ0はＱ出力端子５の出力信号値、Ｃ0はＱ出力端子６の出力信号値である。
【０００６】
擬似ランダムパターンの発生を行う前に、まず、ＬＦＳＲの状態の初期化を行う。初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。ＬＦＳＲの状態はＲＳＴ入力端子８＝”１”の時にＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジで（Ａ0，Ｂ0，Ｃ0）＝（１，１，１）に初期化される。その後、ＲＳＴ入力端子８＝”０”として、ＣＫ入力端子７に印加されるクロックの立ち上がりエッジ毎に３ビット信号（Ａ0，Ｂ0，Ｃ0）は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）⇒・・・と変化し、７クロック周期で一巡する。このような周期長７で一巡する同じパターンを繰り返さない３ビット信号列が擬似ランダムパターンである。
【０００７】
ところで、近年の高集積化されたシステムＬＳＩの故障解析においてはＥＢテスタによる内部波形観測が行われる事が多い。あらかじめ、故障診断システムなどを利用して絞り込まれた被疑故障箇所に対してＥＢテスタで内部波形観測を行うことで最終的な故障箇所を特定することができる。
【０００８】
ＥＢテスタは、まず、電子ビームを信号配線に照射し、発生した二次電子を二次電子検出系で検出する。ここで高電位の信号配線付近で発生した二次電子は信号配線付近に形成される電界の向きに逆らって、ポテンシャルの壁をこえなければ、二次電子検出系に到達できない。一方、０Ｖの配線付近では電界が発生せず、ポテンシャルの壁が存在していない為、発生した二次電子は容易に二次電子検出系に到達できる。従って、信号配線が高電位であれば検出される二次電子量は少なく、低電位であれば多いことになる。
【０００９】
ＥＢテスタはデバイス表面の保護膜（絶縁膜）の容量を介しての測定をおこなうため、観測波形の相対的な電位が確認できるように、測定したい内部信号線の電位がトグル変化を起こすようなテストパターンをＣＵＴに与える必要がある。そのようなテストパターンを繰り返し与え続け、観測波形での各サンプリング時刻において、複数回の二次電子検出を行い、検出された二次電子量の平均値を時間軸にそって並べることで電圧波形を得る。
【００１０】
図２はスキャン回路を用いた入力パターン供給器の構成図であり、図３はスキャン回路を用いた入力パターン供給器のタイムチャートである。
ロジックＢＩＳＴを適用している半導体集積回路の内部信号線の電位状態観測を行う場合、上記のようなテストパターンをＬＦＳＲから印加する。図１のＬＦＳＲから発生されるテストパターンによって、図２に示す回路の内部信号線Ｌの電位状態をトグル変化させる場合を考える。
【００１１】
図２において、９、１０、１１はそれぞれスキャンイン端子である。図２の回路をスキャンイネーブル状態にして、スキャンイン端子９、スキャンイン端子１０、スキャンイン端子１１にそれぞれ、図１の回路から発生される、出力信号値Ａ0、出力信号値Ｂ0、出力信号値Ｃ0を印加する。この時、内部信号線Ｌは図３のタイムチャートに示すように、（Ａ0，Ｂ0，Ｃ0）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００１２】
しかしながら、ロジックＢＩＳＴで用いられるＬＦＳＲのビット幅は通常１６ビット、２４ビット、３２ビットのものが使用され、１６ビットのＬＦＳＲでは発生する擬似ランダムパターンが一周するのに６５，５３５クロックを要する。また、２４ビットで１６，７７７，２１５クロック、３２ビットでは４，２９４，９６７，２９５クロックを要することになる。
【００１３】
したがって、上記従来の擬似ランダムパターン発生器では、ＥＢテスタでは観測対象の内部信号線の電位状態がトグル変化を起こすようなテストパターンを繰り返し印加しつづける必要があるため、膨大なクロック数を要するという問題点があった。
【００１４】
つまり、通常の故障を検出するための検査では、あらかじめ決めておいた故障検出率に達するのに必要なクロック数分の入力信号をＣＵＴに与えるだけで良い。ところが、ＬＦＳＲで発生した擬似ランダムパターンをＣＵＴに与えたときに生じる内部信号線の電位変化をＥＢテスタで観測する場合には、周期長の長い擬似ランダムパターンを繰り返しＣＵＴに印加し続けること必要となるため、波形観測に要する時間が非常に長くなってしまい、解析時間が増大するという問題点があった。
【００１５】
【発明が解決しようとする課題】
上記問題点を解決するために、本発明の入力パターン供給器と半導体集積回路の検査方法は、波形観測に要する時間を短縮し、故障解析時間を抑制することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、前記ｎビットの信号列が任意に設定された値を出力することにより前記擬似ランダムパターン発生器を初期値に設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が出力した時点で初期値にもどし、入力パターンの周期を短縮することを特徴とする。
【００１７】
請求項２記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、外部から入力され前記ｎビット信号列に対応するｎビットの入力端子と、前記ｎビットの入力端子から任意に設定された値を入力することにより前記擬似ランダムパターン発生器を初期値に設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が入力した時点で初期値にもどし、入力パターンの周期を短縮することを特徴とする。
【００１８】
請求項３記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、前記擬似ランダムパターン発生器の出力値を制御するｎビットの入力端子と、前記ｎビットの信号列が任意に設定された値を出力することにより前記擬似ランダムパターン発生器に前記入力端子から入力された値を設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が出力した時点で前記入力端子から入力される値に設定し、入力パターンの周期を短縮することを特徴とする。
【００１９】
請求項４記載の入力パターン供給器は、半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、前記擬似ランダムパターン発生器の出力値を制御するｎビットの第１の入力端子と、外部から入力され前記ｎビット信号列に対応するｎビットの第２の入力端子と、前記ｎビットの第２の入力端子から任意に設定された値を入力することにより前記擬似ランダムパターン発生器に前記第１の入力端子から入力された値を設定するリセット回路とを有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が入力した時点で前記第１の入力端子から入力される値に設定し、入力パターンの周期を短縮することを特徴とする。
【００２０】
請求項５記載の半導体集積回路検査方法は、２n-1クロックで一巡するｎビット信号列を生成する工程と、前記ｎビット信号列の任意の値によって前記ｎビット信号列の出力値をリセットして一巡する周期を短縮する工程と、前記一巡する周期を短縮したｎビット信号列の出力値を用いてスキャンパス試験を行う工程とを有することを特徴とする。
【００２１】
以上により、波形観測に要する時間を短縮し、故障解析時間を抑制することができる。
【００２２】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態１について図を用いて説明する。
【００２３】
図４は本発明の実施の形態１における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。また、図５は本発明の実施の形態１における動作モードＩの時の入力パターン供給器のタイムチャート、図６は本発明の実施の形態１における動作モードIIの時の入力パターン供給器のタイムチャートである。
【００２４】
図４で、１２はＤＦＦ１，ＤＦＦ２，ＤＦＦ３，ＥＸＯＲ１３で構成され、７クロックで一巡する同じパターンを繰り返さない３ビット信号列を発生する擬似ランダムパターン発生器であり、初期状態へのリセット機能を備える。３ビット信号（Ａ1，Ｂ1，Ｃ1）は擬似ランダムパターン発生器１２が発生する出力信号値であり、Ａ1はＱ出力端子４の出力信号値、Ｂ1はＱ出力端子５の出力信号値、Ｃ1はＱ出力端子６の出力信号値である。この３ビット信号がＣＵＴに印加される。
【００２５】
１９は（Ａ1，Ｂ1，Ｃ1）があらかじめ決められた特定の条件を満たす場合に、擬似ランダムパターン発生器１２の状態をリセットする機能を備えるリセット回路である。ここで、リセット回路１９は、出力信号値Ａ1の反転値と出力信号値Ｂ1の反転値と出力信号値Ｃ1を入力値とするＡＮＤ回路２２と、ＡＮＤ回路２２の出力とＭＯＤＥ入力信号２０を入力とするＡＮＤ回路２３と、ＡＮＤ回路２３の出力とＲＳＴ入力端子８の入力とを入力するＯＲ回路２４により構成され、ＲＳＴ入力端子８の入力値が”１”の時と、ＭＯＤＥ入力信号２０の入力値が”１”で、かつ、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）の時に、リセット信号２１の出力値を”１”にして、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３をリセットする。
【００２６】
本発明の実施の形態１における半導体集積回路の動作モードには通常スキャンテスト時の動作モードＩとＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIはＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００２７】
擬似ランダムパターン発生器１２が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器１２のリセット信号であり、リセット回路１９から出力される。動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、ＲＳＴ入力端子８の入力値が”１”の時、リセット信号２１＝”１”となり、ＲＳＴ入力端子８の入力値が”０”の時、リセット信号２１＝”０”となる。動作モードII（ＭＯＤＥ入力信号２０＝”１”）では、ＲＳＴ入力端子８の入力値が”１”、または、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）のときにリセット信号２１＝”１”となり、それ以外の時にはリセット信号２１＝”０”となる。擬似ランダムパターン発生器１２の状態は、リセット信号２１＝”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされ、リセット信号２１＝”０”の時には動作が継続される。
【００２８】
本発明の実施の形態１における動作モードＩ、IIのそれぞれの動作を説明する。まず、動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ1、Ｂ1、Ｃ1の値が図５のタイムチャートに示すように（Ａ1，Ｂ1，Ｃ1）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００２９】
次に動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ1、Ｂ1、Ｃ1の値が図６のタイムチャートに示すように、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）でリセットがかかり、（Ａ1，Ｂ1，Ｃ1）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（１，１，１）と４クロック周期で巡回する。このモードは、ＥＢテスタでＣＵＴの内部信号線の状態を観測する場合に用いる。
【００３０】
図２に示す回路について、内部信号線Ｌの状態観測する場合を例にとって説明する。まず、図４に示す本発明の実施の形態１における擬似ランダムパターン発生器を動作モードIIで動作させる。図２の回路をスキャンイネーブル状態にして、スキャンイン端子９、スキャンイン端子１０、スキャンイン端子１１にそれぞれ、図４の回路から発生される出力信号値Ａ1，出力信号値Ｂ1，出力信号値Ｃ1を印加する。この時、内部信号線Ｌは図６のタイムチャートに示すように、リセットから４クロック経過後から４クロック周期で一巡するトグル変化を含む信号変化を起こすことができる。
【００３１】
以上のように、（Ａ1，Ｂ1，Ｃ1）＝（０，０，１）でリセットがかかり、同じ周期が繰り返されるので、本発明の実施の形態１のは従来の技術で示した構成に比べて、ＥＢテスタ波形測定時間を４／７に短縮できる。
（実施の形態２）
本発明の実施の形態２について図を用いて説明する。
【００３２】
図７は本発明の実施の形態２における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。
図７において、３ビット信号（Ａ2，Ｂ2，Ｃ2）は擬似ランダムパターン発生器１２が発生する出力信号値であり、Ａ2はＱ出力端子４の出力信号値、Ｂ2はＱ出力端子５の出力信号値、Ｃ2はＱ出力端子６の出力信号値である。この３ビットの信号がＣＵＴに印加される。
【００３３】
３１は外部から与えられる信号値（Ａ´2，Ｂ´2，Ｃ´2）を入力として、（Ａ2，Ｂ2，Ｃ2）＝（Ａ´2，Ｂ´2，Ｃ´2）となる場合に、擬似ランダムパターン発生器１２の状態を初期状態にリセットする機能を備えるリセット回路である。ここで、リセット回路３１は、出力信号値Ａ2と信号値Ａ´2を入力値とするＥＸＯＲ回路２５と、出力信号値Ｂ2と出力信号値Ｂ´2を入力値とするＥＸＯＲ回路２６と、出力信号値Ｃ2と信号値Ｃ´2を入力値とするＥＸＯＲ回路２７と、ＥＸＯＲ回路２５の出力とＥＸＯＲ回路２６の出力とＥＸＯＲ回路２７の出力を入力とするＮＯＲ回路２８と、ＮＯＲ回路２８の出力とＭＯＤＥ入力信号２０を入力とするＡＮＤ回路２９と、ＡＮＤ回路２９の出力とＲＳＴ入力端子８の入力とを入力とするＯＲ回路３０により構成され、ＲＳＴ入力端子８の入力値が”１”の時と、ＭＯＤＥ入力信号２０の入力値が”１”で、かつ、出力信号値Ａ2と信号値Ａ´2が同値、かつ、出力信号値Ｂ2と信号値Ｂ´2が同値、かつ、出力信号値Ｃ2と信号値Ｃ´2が同値の時に、リセット信号２１の出力値を”１”にして、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３をリセットする。
【００３４】
本発明の実施の形態２における半導体集積回路の動作モードには、本発明の実施の形態１と同様に、通常スキャンテスト時の動作モードＩと、ＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIはＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００３５】
擬似ランダムパターン発生器１２が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器１２のリセット信号であり、リセット回路１９から出力される。動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、ＲＳＴ入力端子８の入力値が”１”の時、リセット信号２１＝”１”となり、ＲＳＴ入力端子８の入力値が”０”の時、リセット信号２１＝”０”となる。動作モードIIでは、ＲＳＴ入力端子８の入力値が”１”、または、（Ａ2，Ｂ2，Ｃ2）＝（Ａ´2，Ｂ´2，Ｃ´2）の時にリセット信号２１＝”１”となり、それ以外の時にはリセット信号２１＝”０”となる。擬似ランダムパターン発生器１２の状態は、リセット信号２１＝”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされ、リセット信号２１＝”０”の時には動作が継続される。
【００３６】
本発明の実施の形態２における動作モードＩ、IIのそれぞれの動作を説明する。まず、動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、出力値Ａ2、出力値Ｂ2、出力値Ｃ2の値が図５のタイムチャートに示すように（Ａ2，Ｂ2，Ｃ2）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００３７】
次に動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。また、（Ａ2，Ｂ2，Ｃ2）＝（０，０，１）の時に、擬似ランダムパターン発生器１２の状態を初期化するために、（Ａ´2，Ｂ´2，Ｃ´2）＝（０，０，１）となるように外部から信号を与える。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器１２が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、出力信号値Ａ2、出力信号値Ｂ2、出力信号値Ｃ2の値が図６のタイムチャートに示すように、（Ａ2，Ｂ2，Ｃ2）＝（０，０，１）でリセットがかかり、（Ａ2，Ｂ2，Ｃ2）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（１，１，１）と４クロック周期で巡回する。このモードは、ＥＢテスタでＣＵＴの内部信号線の状態を観測する場合に用いる。
【００３８】
図２に示す回路の内部信号線Ｌの状態を観測する場合を例にとって説明する。図７に示す本発明の実施の形態２における半導体集積回路を動作モードIIで動作せせる。図２の回路をスキャンイネーブル状態にして、スキャン端子９，スキャン端子１０，スキャン端子１１にそれぞれ、図７の出力信号値Ａ2，出力信号値Ｂ2，出力信号値Ｃ2を印加する。この時、内部信号線Ｌは図６のタイムチャートに示すように、リセットから４クロック経過後から４クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００３９】
以上のように、（Ａ2，Ｂ2，Ｃ2）＝（０，０，１）でリセットがかかり、同じ周期が繰り返されるので、本発明の実施の形態２の構成によると従来の技術で示した構成に比べて、ＥＢテスタ波形測定時間を４／７に短縮できる。
（実施の形態３）
本発明の実施の形態３について図を用いて説明する。
【００４０】
図８は本発明の実施の形態３における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。
図８において、５０は擬似ランダムパターン発生器であり、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３，ＭＵＸ４６，ＭＵＸ４７，ＭＵＸ４８，ＥＸＯＲ１３により構成される。４３、４４、４５はそれぞれＤＦＦ１、ＤＦＦ２、ＤＦＦ３のＤ入力である。ＭＵＸ４６はＱ出力端子５の出力値と外部入力端子Ｘ0の入力値の内からいずれかをリセット信号２１によって選択してＤＦＦ１のＤ入力４３としてＤＦＦ１に入力し、ＭＵＸ４７はＱ出力端子６の出力値と外部入力端子Ｙ0の入力値の内からいずれかをリセット信号２１によって選択してＤＦＦ２のＤ入力４４としてＤＦＦ２に入力し、ＭＵＸ４８はＥＸＯＲ１３の出力値と外部入力端子Ｚ0の入力値の内からいずれかをリセット信号２１によって選択してＤＦＦ３のＤ入力４５としてＤＦＦ２に入力する。
【００４１】
３ビット信号（Ａ3，Ｂ3，Ｃ3）は擬似ランダムパターン発生器５０が発生する出力信号値であり、Ａ3はＱ出力端子４の出力信号値、Ｂ3はＱ出力端子５の出力信号値、Ｃ3はＱ出力端子６の出力信号値である。この３ビットの信号がＣＵＴに印加される。
【００４２】
４９は（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）の時に、擬似ランダムパターン発生器５０の状態をリセットする機能を備えるリセット回路である。ここで、リセット回路４９は、出力信号値Ａ3の反転値と出力信号値Ｂ3の反転値と出力信号値Ｃ3を入力値とするＡＮＤ回路４０と、ＡＮＤ回路４０の出力とＭＯＤＥ入力信号２０を入力とするＡＮＤ回路４１により構成され、ＭＯＤＥ入力信号２０の入力値が”１”の時、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）となると、リセット信号２１として”１”を出力する。
【００４３】
本発明の実施の形態３における半導体集積回路の動作モードには、本発明の実施の形態１と同様に、通常スキャンテスト時の動作モードＩとＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIはＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００４４】
擬似ランダムパターン発生器５０が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器５０のリセット信号であり、リセット回路４９から出力される。また、ＲＳＴ入力端子８の入力値が”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされる。
【００４５】
以上の構成により、擬似ランダムパターン発生器５０の出力値は、外部からの制御により任意の出力値を出力することができる。リセット信号２１は擬似ランダムパターン発生器５０を任意の状態にセットする信号であり、本発明のリセット回路４９から出力される。リセット信号２１＝”１”の時、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して、Ｑ出力端子４の値が外部入力信号Ｘ0の入力値に、Ｑ出力端子５の値が外部入力信号Ｙ0の入力値に、Ｑ出力端子６の値が外部入力信号Ｚ0の入力値にセットされる。
【００４６】
動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、常にリセット信号２１＝”０”となる。動作モードII（ＭＯＤＥ入力信号２０＝”１”）では、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）のときにリセット信号２１＝”１”となり、外部入力信号Ｘ0の入力値，外部入力信号Ｙ0の入力値，外部入力信号Ｚ0の入力値が擬似ランダムパターン発生器５０にセットされる。
【００４７】
動作モードＩ、IIのそれぞれの動作を説明する。まず、動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ3、Ｂ3、Ｃ3の値が図５のタイムチャートに示すように（Ａ3，Ｂ3，Ｃ3）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００４８】
次に、動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。また、ここでは、（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０）であるとする。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ3、Ｂ3、Ｃ3の値が図９のタイムチャートに示すように、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）でリセットがかかり、（Ａ3，Ｂ3，Ｃ3）の値は（１，０，０）⇒（０，０，１）と、リセットから４クロック経過後から２クロック周期で巡回する。このモードはＥＢテスタでＣＵＴの内部信号の状態を観測する場合に用いる。
【００４９】
図２に示す回路の内部信号線Ｌの状態を観測する場合を例にとって説明する。図８に示す本発明の実施の形態３における半導体集積回路を動作モードIIで動作せせる。図２の回路をスキャンイネーブル状態にして、スキャン端子９，スキャン端子１０，スキャン端子１１にそれぞれ、図８の出力信号値Ａ3，出力信号値Ｂ3，出力信号値Ｃ3を印加する。この時、内部信号線Ｌは図９のタイムチャートに示すように、２クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００５０】
以上のように、（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）でリセットがかかり、外部入力から（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０）を入力することにより、次のクロックで（Ａ3，Ｂ3，Ｃ3）＝（０，０，１）となり、２クロック周期で動作を繰り返すので、本発明の実施の形態３の構成によると従来手法に比べて、ＥＢテスタ波形測定時間を２／７に短縮できる。
（実施の形態４）
本発明の実施の形態４について図を用いて説明する。
【００５１】
図１０は本発明の実施の形態４における入力パターン供給器の構成図を示し、既出の構成部については同じ記号を付し、説明を省略する。
図１０において、３ビット信号（Ａ4，Ｂ4，Ｃ4）は擬似ランダムパターン発生器５０の発生する出力信号値であり、Ａ4はＱ出力端子４の出力信号値、Ｂ4はＱ出力端子５の出力信号値、Ｃ4はＱ出力端子６の出力信号値である。この３ビットの信号がＣＵＴに印加される。３１は外部から与えられる信号（Ａ´4，Ｂ´4，Ｃ´4）を入力として、（Ａ４，Ｂ４，Ｃ４）＝（Ａ´4，Ｂ´4，Ｃ´4）となる場合に、擬似ランダムパターン発生器５０の状態を外部から与える値にセットする機能を備えるリセット回路であり、ＲＳＴ入力端子８の入力値が”１”の時と、ＭＯＤＥ入力信号２０を入力値が”１”で、かつ、出力信号値Ａ4と出力信号値Ａ´4が同値、かつ、出力信号値Ｂ4と出力信号値Ｂ´4が同値、かつ、出力信号値Ｃ4と出力信号値Ｃ´4が同値の時に、リセット信号２１の出力値を”１”にして、ＤＦＦ１，ＤＦＦ２，ＤＦＦ３をリセットする。
【００５２】
本発明の実施の形態４における半導体集積回路の動作モードは、本発明の実施の形態１と同様に、通常スキャンテスト時の動作モードＩとＥＢテスタでの波形測定時の動作モードIIの２つがある。動作モードＩ、IIは外部入力端子ＭＯＤＥ入力信号２０に与えられる値によって切り替えられる。ＭＯＤＥ入力信号２０＝”０”の時は動作モードＩに、ＭＯＤＥ入力信号２０＝”１”の時は動作モードIIになる。
【００５３】
擬似ランダムパターン発生器５０が初期状態へリセットされる動作について説明する。ここで初期状態とはＱ出力端子４、Ｑ出力端子５、Ｑ出力端子６の出力値が全て”１”の状態である。２１は擬似ランダムパターン発生器５０のリセット信号であり、リセット回路３１から出力される。また、ＲＳＴ入力端子８の入力値が”１”の時に、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して初期状態にリセットされる。
【００５４】
以上の構成により、擬似ランダムパターン発生器５０の出力値は、外部からの制御により任意の出力値を出力することができる。リセット信号２１は擬似ランダムパターン発生器５０を任意の状態にセットする信号であり、本発明のリセット回路３１から出力される。リセット信号２１＝”１”の時、ＣＫ入力端子７に印加されるクロック信号の立ち上がりエッジに同期して、Ｑ出力端子４の値が外部入力信号Ｘ0の入力値に、Ｑ出力端子５の値が外部入力信号Ｙ0の入力値に、Ｑ出力端子６の値が外部入力信号Ｚ0の入力値にセットされる。
【００５５】
動作モードＩ（ＭＯＤＥ入力信号２０＝”０”）では、常にリセット信号２１＝”０”となる。動作モードII（ＭＯＤＥ入力信号２０＝”１”）では、（Ａ４，Ｂ４，Ｃ４）＝（Ａ´4，Ｂ´4，Ｃ´4）のときにリセット信号＝”１”となり、外部入力信号Ｘ0の入力値，外部入力信号Ｙ0の入力値，外部入力信号Ｚ0の入力値が擬似ランダムパターン発生器５０にセットされる。
【００５６】
動作モードＩ、IIのそれぞれの動作を説明する。まず動作モードＩについて説明する。動作モードＩにするためにＭＯＤＥ入力信号２０＝”０”に固定する。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加開始後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ4、Ｂ4、Ｃ4の値が図５のタイムチャートに示すように（Ａ4，Ｂ4，Ｃ4）の値は（１，１，１）⇒（１，１，０）⇒（１，０，０）⇒（０，０，１）⇒（０，１，０）⇒（１，０，１）⇒（０，１，１）⇒（１，１，１）と７クロック周期で巡回する。このモードは主にスキャンテストを行う場合に用いる。
【００５７】
次に動作モードIIについて説明する。動作モードIIにするためにＭＯＤＥ入力信号２０＝”１”に固定する。また、ここでは、（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０），（Ａ´4，Ｂ´4，Ｃ´4）＝（０，０，１）であるとする。ＲＳＴ入力端子８の入力値を”１”としてＣＫ入力端子７にクロック信号を印加する。クロック印加後、最初の立ち上がりエッジで擬似ランダムパターン発生器５０が初期状態にリセットされる。次のクロックの立ち下がりエッジでＲＳＴ入力端子８の入力値を”０”とする。その後、クロックの立ち上がりエッジで、Ａ4、Ｂ4、Ｃ4の値が図９のタイムチャートに示すように、（Ａ4，Ｂ4，Ｃ4）＝（０，０，１）でリセットがかかり、（Ａ4，Ｂ4，Ｃ4）の値は（１，０，０）⇒（０，０，１）と、リセットから４クロック経過後から２クロック周期で巡回する。このモードはＥＢテスタでＣＵＴの内部信号の状態を観測する場合に用いる。
【００５８】
図２に示す回路の内部信号線Ｌの状態を観測する場合を例にとって説明する。図１０に示す本発明の実施の形態４における半導体集積回路を動作モードIIで動作せせる。図２の回路をスキャンイネーブル状態にして、スキャン端子９，スキャン端子１０，スキャン端子１１にそれぞれ、図１０の出力信号値Ａ4，出力信号値Ｂ4，出力信号値Ｃ4を印加する。この時、内部信号線Ｌは図９のタイムチャートに示すように、２クロック周期で一巡するトグル変化を含む信号変化を起こす。
【００５９】
以上のように、（Ａ4，Ｂ4，Ｃ4）＝（０，０，１）でリセットがかかり、外部入力から（Ｘ0，Ｙ0，Ｚ0）＝（１，０，０）を入力することにより、次のクロックで（Ａ4，Ｂ4，Ｃ4）＝（０，０，１）となり、２クロック周期で動作を繰り返すので、本発明の実施の形態４の構成によると従来手法に比べて、ＥＢテスタ波形測定時間を２／７に短縮できる。
（実施の形態５）
本発明の実施の形態５について図を用いて説明する。
【００６０】
図４に示す半導体集積回路によって発生される３ビット信号列によって、図２に示すスキャンチェーンの挿入された回路を動作させる場合について説明する。図４に示す半導体集積回路を動作モードIIで動作させる。図２の回路をスキャンイネーブル状態にして、スキャンイン端子９，スキャンイン端子１０，スキャンイン端子１１にそれぞれ、図４の出力信号値Ａ1，出力信号値Ｂ1，出力信号値Ｃ1を印加してスキャンパス試験を行う。この時、内部信号線Ｌは図６のタイムチャートに示すように、４クロック周期で一巡するトグル変化を含む信号変化を起こす。これにより、半導体集積回路内で組み込まれた擬似ランダムパターンを用いてＥＢテスタ波形を観測する場合において、観測したい信号配線の信号値のトグル変化を、従来手法より短い周期で生じさせることができ、ＥＢテスタ波形測定時間を短縮できる。同様に図７，図８，図１０の回路から発生される信号を図２の回路のスキャンチェーンに印可した場合、さらに短い周期で観測対象信号配線の信号値をトグルさせることができ、さらにＥＢテスタ波形測定時間を短縮できる。
【００６１】
【発明の効果】
以上のように、本発明の入力パターン供給器と半導体集積回路の検査方法によると、半導体装置の内部回路波形を観測する際に、擬似ランダムパターン発生器に、特定の出力に対応して擬似ランダムパターン発生器を初期値にセットするリセット回路を付加することにより、出力されるランダムパターンの周期が短縮され、波形観測に要する時間を短縮し、故障解析時間を抑制することができる。
【図面の簡単な説明】
【図１】従来の入力パターン供給器の構成図
【図２】スキャン回路を用いた入力パターン供給器の構成図
【図３】スキャン回路を用いた入力パターン供給器のタイムチャート
【図４】本発明の実施の形態１における入力パターン供給器の構成図
【図５】本発明の実施の形態１における動作モードＩの時の入力パターン供給器のタイムチャート
【図６】本発明の実施の形態１における動作モードIIの時の入力パターン供給器のタイムチャート
【図７】本発明の実施の形態２における入力パターン供給器の構成図
【図８】本発明の実施の形態３における入力パターン供給器の構成図
【図９】本発明の実施の形態３における動作モードIIの時の入力パターン供給器のタイムチャート
【図１０】本発明の実施の形態４における入力パターン供給器の構成図
【符号の説明】
１ ＤＦＦ
２ ＤＦＦ
３ ＤＦＦ
４ Ｑ出力端子
５ Ｑ出力端子
６ Ｑ出力端子
７ ＣＫ入力端子
８ ＲＳＴ入力端子
９ スキャンイン端子
１０ スキャンイン端子
１１ スキャンイン端子
１２ 擬似ランダムパターン発生器
１３ ＥＸＯＲ
１９ リセット回路
２０ ＭＯＤＥ入力信号
２１ リセット信号
２２ ＡＮＤ回路
２３ ＡＮＤ回路
２４ ＯＲ回路
２５ ＥＸＯＲ回路
２６ ＥＸＯＲ回路
２７ ＥＸＯＲ回路
２８ ＮＯＲ回路
２９ ＡＮＤ回路
３０ ＯＲ回路
３１ リセット回路
４０ ＡＮＤ回路
４１ ＡＮＤ回路
４３ Ｄ入力
４４ Ｄ入力
４５ Ｄ入力
４６ ＭＵＸ
４７ ＭＵＸ
４８ ＭＵＸ
４９ リセット回路
５０ 擬似ランダムパターン発生器
Ａ0 出力信号値
Ｂ0 出力信号値
Ｃ0 出力信号値
Ａ1 出力信号値
Ｂ1 出力信号値
Ｃ1 出力信号値
Ａ2 出力信号値
Ｂ2 出力信号値
Ｃ2 出力信号値
Ａ´2 信号値
Ｂ´2 信号値
Ｃ´2 信号値
Ａ3 出力信号値
Ｂ3 出力信号値
Ｃ3 出力信号値
Ａ4 出力信号値
Ｂ4 出力信号値
Ｃ4 出力信号値
Ａ´4 信号値
Ｂ´4 信号値
Ｃ´4 信号値
Ｌ 内部信号線
Ｘ0 外部入力端子
Ｙ0 外部入力端子
Ｚ0 外部入力端子
Claims (5)
- 半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、
２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、
前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、
前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、
前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、
前記ｎビットの信号列が任意に設定された値を出力することにより前記擬似ランダムパターン発生器を初期値に設定するリセット回路と
を有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が出力した時点で初期値にもどし、入力パターンの周期を短縮することを特徴とする入力パターン供給器。 - 半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、
２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、
前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、
前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、
前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、
外部から入力され前記ｎビット信号列に対応するｎビットの入力端子と、
前記ｎビットの入力端子から任意に設定された値を入力することにより前記擬似ランダムパターン発生器を初期値に設定するリセット回路と
を有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が入力した時点で初期値にもどし、入力パターンの周期を短縮することを特徴とする入力パターン供給器。 - 半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、
２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、
前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、
前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、
前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、
前記擬似ランダムパターン発生器の出力値を制御するｎビットの入力端子と、前記ｎビットの信号列が任意に設定された値を出力することにより前記擬似ランダムパターン発生器に前記入力端子から入力された値を設定するリセット回路と
を有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が出力した時点で前記入力端子から入力される値に設定し、入力パターンの周期を短縮することを特徴とする入力パターン供給器。 - 半導体集積回路の内部波形観測時に入力されるｎビット信号列を供給する入力パターン供給器であって、
２n-1クロックで一巡する同じパターンを繰り返さないｎビット信号列を発生する擬似ランダムパターン発生器と、
前記擬似ランダムパターン発生器のｎビット信号列を出力するｎビットの出力端子と、
前記擬似ランダムパターン発生器の出力値を初期値に設定するリセット端子と、
前記半導体回路の動作モードに応じて入力パターン供給器の動作を設定するモード設定端子と、
前記擬似ランダムパターン発生器の出力値を制御するｎビットの第１の入力端子と、
外部から入力され前記ｎビット信号列に対応するｎビットの第２の入力端子と、
前記ｎビットの第２の入力端子から任意に設定された値を入力することにより前記擬似ランダムパターン発生器に前記第１の入力端子から入力された値を設定するリセット回路と
を有し、２n-1クロックで一巡するｎビット信号列を前記任意に設定した値が入力した時点で前記第１の入力端子から入力される値に設定し、入力パターンの周期を短縮することを特徴とする入力パターン供給器。 - ２n-1クロックで一巡するｎビット信号列を生成する工程と、
前記ｎビット信号列の任意の値によって前記ｎビット信号列の出力値をリセットして一巡する周期を短縮する工程と、
前記一巡する周期を短縮したｎビット信号列の出力値を用いてスキャンパス試験を行う工程と
を有することを特徴とする半導体集積回路の検査方法。
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| JP2002121535A JP3877635B2 (ja) | 2002-04-24 | 2002-04-24 | 入力パターン供給器と半導体集積回路の検査方法 |
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