JP3869228B2 - Analog-digital conversion circuit - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ電圧をデジタルデータに変換するためのアナログ・デジタル変換回路（ＡＤコンバータ）に係り、特にアナログ信号電圧とＡＤ変換基準電圧とを差動増幅回路で電圧比較する方式のＡＤコンバータに関するもので、例えばデジタル温度計用のＬＳＩに適用されるものである。
【０００２】
【従来の技術】
図４は、従来の１ビット出力のＡＤコンバータの一例を示している。
【０００３】
このＡＤコンバータは、差動増幅回路DIFFの一方の入力端子（例えば"+" 入力端子）にアナログ信号電圧Vin を入力し、差動増幅回路DIFFの他方の入力端子（"-" 入力端子）にＡＤ変換の基準電圧Vrefを入力する。そして、２つの入力の電位差Vdiff ( =Vin - Vref)を差動増幅回路DIFFで増幅することによりデジタル信号に変換する。ここで、差動増幅回路DIFFの増幅率Ａが10000 であるとすると、出力電圧Vout = 10000× Vdiff = 10000×( Vin - Vref) となる。
【０００４】
しかし、実際の差動増幅回路DIFFは入力にオフセット電圧Voffset をもつので、実際の出力電圧Vout'= 10000×(Vin - Vref - Voffset ) となり、Vin とVrefの電位差が小さかった場合にはVoffset に依存してVout' が変化してしまう。
【０００５】
例えば、Vin = 1.52V 、Vref = 1.50Vの状態で、Voffset = 0.03V であった場合には、Vout'= 10000×(1.52 - 1.50 - 0.03 ) = -100Vになるが、実際の出力電圧範囲は正の電源電圧〜接地電位までであるので、出力電圧範囲の下限である0Vが出力されることになる。
【０００６】
これに対して、上記と同じ入力条件においてVoffset が0.01V しかなかった場合には、Vout'= 10000×(1.52 - 1.50 -0.01 ) = 100V になるが、実際の出力電圧範囲が正の電源電圧〜接地電位までであるので、出力電圧範囲の上限である正の電源電圧と同じ電圧が出力されることになる。
【０００７】
上記したようにＡＤコンバータの基本構成となる差動増幅回路DIFFのオフセット電圧Voffset が異なる場合の出力電圧Vout' を比較すると、Voffset によってVout' が変化する、つまりＡＤ変換出力信号が変化してしまう。
【０００８】
【発明が解決しようとする課題】
上記したように従来のＡＤコンバータは、電圧比較用の差動増幅回路のオフセット電圧Voffset が変化すると、差動増幅回路の出力電圧が変化し、ＡＤ変換出力信号が変化してしまうという問題があった。
【０００９】
本発明は上記の問題点を解決すべくなされたもので、電圧比較用の差動増幅回路のオフセット電圧のばらつきの影響を打ち消すことができ、差動増幅回路の精度を高くしなくてもＡＤ変換誤差を少なくすることが可能になるアナログ・デジタル変換回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１のアナログ・デジタル変換回路は、２つの入力端子にアナログ電圧信号および基準電圧信号が入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換する差動増幅回路と、前記差動増幅回路に対する２つの入力電圧を切り替え信号に基づいて入れ替える切り替えスイッチ回路と、１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する変換出力データの平均値を算出するデジタル信号処理回路を備え、前記デジタル信号処理回路は、前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の２つの変換出力データに対して信号符号を統一する符号統一回路と、前記符号統一回路により信号符号が統一された２つの１ビットデータを一時的に保持するデータ保持レジスタと、前記データ保持レジスタに保持された２つの１ビットデータを加算し、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出されるデジタル加算器とを具備することを特徴とする。
【００１１】
本発明の第２のアナログ・デジタル変換回路は、２つの入力端子にアナログ電圧信号および基準電圧信号が入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換する差動増幅回路と、前記アナログ電圧信号をｎビット精度のデジタルデータに逐次変換するための前記基準電圧信号を逐次発生するデジタル・アナログ変換回路と、前記デジタル・アナログ変換回路の入力として（ｎ＋１）ビットのデジタル信号を逐次生成するためのデジタル制御ロジックと、前記差動増幅回路の２つの入力電圧を（ｎ＋１）ビットの逐次変換を単位として切り替え信号に基づいて入れ替えるための切り替えスイッチ回路と、前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の変換出力データの各ビット毎に信号符号を統一する符号統一回路と、前記差動増幅回路から逐次出力され、前記符号統一回路により各ビット毎に信号の符号が統一された（ｎ＋１）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換レジスタと、１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する２つの（ｎ＋１）ビットの変換出力データをそれぞれ一時的に保持するデータ保持レジスタと、前記データ保持レジスタに保持された２つの（ｎ＋１）ビットのデータを加算し、加算結果のデータのうち最下位ビットを除く上位ｎビットが出力として取り出されるデジタル加算器とを具備することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る１ビット出力のＡＤコンバータを示している。
【００１４】
このＡＤコンバータは、差動増幅回路DIFFと、１回のＡＤ変換処理期間内に上記差動増幅回路の２つの入力電圧（アナログ入力信号電圧Vin と基準電圧Vref）を切り替え信号に基づいて入れ替える切り替えスイッチ回路MPX と、１回のＡＤ変換処理期間内における差動増幅回路DIFFに対する２つの入力電圧の入れ替え前後に対応する変換出力データの平均値を算出するデジタル信号処理回路10とを有する。
【００１５】
前記差動増幅回路DIFFは、従来例のＡＤコンバータで使用されていたものと同様の差動増幅演算回路からなり、２つの入力端子にアナログ電圧Vin および基準電圧Vrefが入力し、この２つの入力電圧の大小比較を行って１ビットのデジタルデータに変換するものである。
【００１６】
前記デジタル信号処理回路10は、符号統一回路と、データ保持レジスタREG1、REG2と、デジタル加算器ADD とを有する。
【００１７】
上記符号統一回路は、前記２つの入力電圧の入れ替え前後に対応する差動増幅回路DIFFの２つの変換出力データに対して信号符号を統一する、つまり、差動増幅回路DIFFに対する２つの入力電圧が入れ替わったために生じる差動増幅回路DIFFの出力信号（１ビットデータ）の正転・反転を調整するものである。本例では、符号統一回路として、差動増幅回路DIFFの変換出力データと切り替え信号が入力する排他的論理和回路EXORが用いられる。
【００１８】
この排他的論理和回路EXORは、差動増幅回路DIFFの第１の入力端子（"+" 入力端子）にVin が入力され、第２の入力端子（"-" 入力端子）にVrefが入力された状態の時は、差動増幅回路DIFFの出力データをそのまま出力し、上記とは逆に"-" 入力端子にVrefが入力され、"+" 入力端子にVin が入力された状態の時は、差動増幅回路DIFFの出力データを反転して出力する。
【００１９】
前記データ保持レジスタREG1、REG2は、差動増幅回路DIFFの２つの入力信号を入れ替えた２つの動作状態毎の信号符号が統一された２つの１ビットデータをそれぞれ一時的に保持するものである。本例では、第１の動作状態において差動増幅回路DIFFおよび排他的論理和回路EXORによって算出されたデジタルデータを第１のデータ保持レジスタREG1に一時的に保持し、第２の動作状態において差動増幅回路DIFFおよび排他的論理和回路EXORによって算出されたデジタルデータを第２のデータ保持レジスタREG2に一時的に保持する。
【００２０】
前記デジタル加算器ADD は、前記２つのデータ保持レジスタREG1、REG2に保持された２つの１ビットデータを加算するものであり、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出される。
【００２１】
なお、上記ＡＤコンバータは１個のＬＳＩチップ上に形成されており、前記切り替えスイッチ回路MPX 、排他的論理和回路EXOR、各データ保持レジスタREG1、REG2およびデジタル加算器ADD は、クロック信号に同期して動作するものである。
【００２２】
次に、上記構成のＡＤコンバータの動作を説明する。ＡＤ変換動作は外部からの制御に基づいて開始する。
【００２３】
まず、第１の動作状態として、アナログ入力端子に入力するVin が切り替えスイッチ回路MPX を通して差動増幅回路DIFFの"+" 側入力端子に入力されるとともに、基準電圧入力端子に入力するVrefが切り替えスイッチ回路MPX を通して差動増幅回路DIFFの"-" 側入力端子に入力される。
【００２４】
差動増幅回路DIFFは、上記２つの入力電圧Vin 、Vrefの電位差をその増幅率Ａ分だけ増幅し、出力電圧Voutを出力端子から出力する。
【００２５】
排他的論理和回路EXORは、上記差動増幅回路DIFFのVoutが一方の入力信号となり、前記切り替えスイッチ回路MPX における入力経路の切り替えに使用された切り替え信号が他方の入力となり、この２つの入力の排他的論理和演算を行う。
【００２６】
この結果、差動増幅回路DIFFからの入力信号が切り替えスイッチ回路MPX における２つの入力の経路を切り替えに使用された切り替え信号の論理レベルに応じて入力信号の正転・反転が調整されて出力される。この際、差動入力回路DIFFの"+" 端子にVin が入力されている場合は、差動増幅回路DIFFの出力信号がそのまま出力され、差動増幅回路DIFFの"-" 端子にVin が入力されている場合は、差動増幅回路DIFFの出力信号の論理レベルが反転されて出力する。この第１の動作状態における排他的論理和回路EXORの出力信号は、第１のデータ保持レジスタREG1に一時的に保持される。
【００２７】
次に、第２の動作状態として、Vin が切り替えスイッチ回路MPX を通して差動増幅回路DIFFの"-" 側入力端子に入力されるとともに、Vrefが切り替えスイッチ回路MPX を通して差動増幅回路の"+" 側入力端子に入力される。
【００２８】
差動増幅回路DIFFは、上記２つの入力電圧Vin 、Vrefの電位差をその増幅率Ａ分だけ増幅し、Voutを出力端子から出力する。この際、２つの入力が前記第１の動作状態とは入れ替わっているので、差動増幅回路DIFFから第１の動作状態の時と比べて反転した信号が出力される。
【００２９】
排他的論理和回路EXORは、上記差動増幅回路DIFFから出力された信号と前記切り替えスイッチ回路MPX における入力経路の切り替えに使用された切り替え信号との排他的論理和演算を行う。この際、切り替え信号は第１の動作状態の時と比べて反転しているので、差動増幅回路DIFFから出力された信号の論理レベルが排他的論理和回路EXORによって反転されて出力する。この第２の動作状態における排他的論理和回路EXORの出力信号は、第２のデータ保持レジスタREG2に一時的に保持される。
【００３０】
上記した各動作状態毎の差動増幅回路DIFFの入力信号、出力信号の関係を表１に示す。なお、差動増幅回路DIFFから正の電源電圧の1/2 以上の電圧が出力される場合を出力信号の"High"、差動増幅回路DIFFから正の電源電圧の1/2 以下の電圧が出力される場合を出力信号の"Low" として表わす。
【００３１】
【表１】
前記第１のデータ保持レジスタREG1および第２のデータ保持レジスタREG2に保存された各データはデジタル加算器ADD に入力されて加算されることにより、第１の動作状態のＡＤ変換出力値と第２の動作状態のＡＤ変換出力値との平均値がとられる。この際、加算結果の丸め処理が行われ、例えば表２に示すように、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出される。この加算結果の丸め処理による誤差は、差動増幅回路DIFFのオフセット電圧Voffset のばらつきの影響がに比べて十分に小さいものとすれば、実際上は殆んど無視することができる。
【００３３】
【表２】
上記ＡＤコンバータのＡＤ変換動作において、差動増幅回路DIFFのVoffset を考慮すると、差動増幅器DIFFの閾値電圧Vth がVoffset 分だけ高い状態でＡＤ変換が行われている。即ち、第１の動作状態では、VrefがVoffset 分だけ高い状態でＡＤ変換され、第２の動作状態ではVin がVoffset 分だけ高い状態でＡＤ変換されていることに相当する。Vrefを基準にすると、第１の動作状態でのＡＤ変換出力値はVoffset 分だけ加算されており、第２の動作状態でのＡＤ変換出力値はVoffset 分だけ減算されているので、両者の値を平均化することによりVoffset分を相殺することが可能になる。
【００３５】
即ち、差動増幅回路DIFFの出力電圧Voutの平均値は、
Ａ×[{ (Vin - Vref + Voffset) + (Vin - Vref - Voffset )}／２]
＝Ａ×(Vin - Vref)
となる。但し、Voutは、差動増幅回路DIFFの出力電圧範囲が正の電源電圧から接地電位までとなっているので、正の電源電圧以上の場合は正の電源電圧が、負の電圧となる場合には接地電位が出力される。
【００３６】
上記ＡＤコンバータによれば、１回分のＡＤ変換処理期間内に２つの入力の入れ替えを行って２回のＡＤ変換動作を行い、２回のＡＤ変換出力の平均値を算出して差動増幅回路DIFFのVoffset を相殺する。これにより、差動増幅回路DIFFのVoffset の温度等によるばらつきの影響を打ち消すことができるので、差動増幅回路DIFFの精度を高くしなくてもＡＤ変換誤差を少なくすることが可能になり、温度や電源電圧、入力電圧等の外部条件によってＡＤ変換精度が変化することを回避することができる。
【００３７】
＜第２の実施形態＞
図２は、本発明の第２の実施形態に係る７ビット精度の出力を持った逐次比較型のＡＤコンバータを示している。
【００３８】
このＡＤコンバータは、図１に示した１ビット出力のＡＤコンバータと比べて、（１）８ビットのＤＡコンバータDAC と、デジタル制御ロジックDSP と、シリアル・パラレル変換レジスタ（例えばシフトレジスタ）REG0が追加されており、アナログ入力電圧Vin を逐次変換により８ビットデータに変換する点、（２）切り替えスイッチ回路MPX は、１回のＡＤ変換処理期間内における８ビットの逐次変換を単位として差動増幅回路DIFFの２つの入力電圧Vin 、Vrefを切り替え信号に基づいて入れ替える点、（３）第１のデータ保持レジスタREG1および第２のデータ保持レジスタREG2は、１回のＡＤ変換処理期間内における差動増幅回路DIFFに対する２つの入力電圧の入れ替え前後に対応するそれぞれ８ビットのデジタルデータを一時的に保持可能に構成されている点、（４）デジタル加算器ADD は、前記２つのデータ保持レジスタREG1、REG2に保持された２つの８ビットのデータを加算可能に構成されており、加算結果のデータのうち最下位ビットを除く上位７ビットが出力として取り出される点が異なり、その他は同じであるので図１中と同一符号を付している。
【００３９】
前記８ビットのＤＡコンバータDAC は、アナログ入力電圧Vin を８ビットのデジタルデータに逐次変換するための基準電圧Vrefを逐次発生するものである。
【００４０】
前記デジタル制御ロジックDSP は、ＤＡコンバータDAC の入力として８ビットのデジタル信号を逐次生成するものである。
【００４１】
前記シリアル・パラレル変換レジスタREG0は、差動増幅回路DIFFから逐次出力され、排他的論理和回路EXORによって各ビット毎に信号の符号が統一された８ビットのシリアルデータをパラレルデータに変換するものである。
【００４２】
図３は、図２中のデジタル制御ロジックDSP の出力データの推移の一部を示す。
【００４３】
次に、上記構成のＡＤコンバータの動作について図３を参照して説明する。
【００４４】
まず最初に、デジタル制御ロジックDSP からデータ128 に相当する８ビットのデジタル信号がＤＡコンバータDAC へ供給され、ＤＡコンバータDAC は基準電圧発生用電圧Vrinの1/2 の電圧を基準電圧Vrefとして出力する。
【００４５】
差動増幅回路DIFFは、VrefとVin を比較し、Vref < Vinの場合は"High"を出力し、Vref > Vinの場合は"Low" を出力する。この出力は第１の実施形態と同様の排他的論理和回路EXORを経てデジタル制御ロジックDSP に入力し、DSP は先に出力したデータ128 に対して、Vref < Vinの時は128 × 1/2の値を加算し、Vref > Vinの時は128 × 1/2の値を減算する。このDSP の演算結果に応じて、ＤＡコンバータDAC の出力電圧VrefがVrin×3/4 もしくはVrin×1/4 の値に変更され、この新しく設定されたVrefとVin を差動増幅回路DIFFで再び比較する。
【００４６】
以下、図３に示すような逐次変換の動作フローにしたがい、上記した一連の比較、演算の計算を７回繰り返すことに得られた８ビットのＡＤ変換結果が、シリアル・パラレル変換レジスタREG0でシリアル・パラレル変換され、２進数データとして保持される。
【００４７】
上記したような逐次変換動作は、第１の実施形態と同様に差動増幅回路の２つの入力を入れ替えて２回行われ、第１の動作状態（第１回目）の８ビットのＡＤ変換結果が第１のデータ保持レジスタREG1に一時的に保持され、第２の動作状態（第２回目）の８ビットのＡＤ変換結果が第２のデータ保持レジスタREG2に一時的に保持される。
【００４８】
上記第１のデータ保持レジスタREG1および第２のデータ保持レジスタREG2に保存された各データはデジタル加算器ADD に入力されて加算されることにより、第１の動作状態の８ビットのＡＤ変換出力値と第２の動作状態のＡＤ変換出力値との平均値がとられる。この際、加算結果の丸め処理が行われ、加算結果のデータのうち最下位ビットを除く上位７ビットが最終出力として取り出される。
【００４９】
この場合、差動増幅回路DIFFの出力は、
第１の動作状態の出力１＝Ａ×(Vin - Vref + Voffset)
第２の動作状態の出力２＝Ａ×(Vin - Vref - Voffset)
である。最終的に出力されるデータは、出力１と出力２の平均値であり、
最終出力＝（出力１＋出力２）／２＝Ａ×(Vin - Vref)
となり、差動増幅回路DIFFのVoffset に依存しないデータが得られる。
【００５０】
上記した各実施形態のＡＤコンバータにおいては、１回分のＡＤ変換処理期間内に２つの入力を入れ替えることにより２回のＡＤ変換動作を行うので、変換処理の速度は低下するが、例えば温度により差動増幅回路DIFFのVoffset が変動する影響を避けたいが、低速でも支障がない応用機器（デバイス）に適用する場合には問題がない。
【００５１】
例えばデジタル温度計に実装するＩＣに上記第２の実施形態ＡＤコンバータを形成した場合、温度によって差動増幅回路DIFFのVoffset が時々刻々に変動したとしても、例えば１００〜２００ＫＨｚのクロック信号によって１回分のＡＤ変換処理を１ｍｓ程度で繰り返すようにすれば、差動増幅回路DIFFのVoffset の変動を打ち消したＡＤ変換値（計温結果）を得ることが可能になる。
【００５２】
【発明の効果】
上述したように本発明のＡＤコンバータによれば、差動増幅回路のオフセット電圧に依存しないＡＤ変換を行うことができ、差動増幅回路のオフセット電圧を相殺することが可能になり、温度や電源電圧、入力電圧等の外部条件によってＡＤ変換精度が変化することを回避することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る１ビット出力のＡＤコンバータを示すブロック図。
【図２】本発明の第２の実施形態に係る７ビット精度の出力を持った逐次比較型のＡＤコンバータを示すブロック図。
【図３】図２中のDSP の出力データの推移の一部を示すフロー図。
【図４】従来の１ビット出力のＡＤコンバータの一例を示すブロック図。
【符号の説明】
DIFF…差動増幅回路、
MPX …切り替えスイッチ回路、
Vin …アナログ入力電圧、
Vref…基準電圧、
10…デジタル信号処理回路、
EXOR…符号統一回路（排他的論理和回路）、
REG1、REG2…データ保持レジスタ、
ADD …デジタル加算器。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog / digital conversion circuit (AD converter) for converting an analog voltage into digital data, and more particularly, to an AD converter of a type in which an analog signal voltage and an AD conversion reference voltage are compared with each other by a differential amplifier circuit. For example, it is applied to an LSI for a digital thermometer.
[0002]
[Prior art]
FIG. 4 shows an example of a conventional 1-bit output AD converter.
[0003]
This AD converter inputs an analog signal voltage Vin to one input terminal (for example, “+” input terminal) of the differential amplifier circuit DIFF, and inputs to the other input terminal (“−” input terminal) of the differential amplifier circuit DIFF. A reference voltage Vref for AD conversion is input. Then, the potential difference Vdiff (= Vin−Vref) between the two inputs is amplified by the differential amplifier circuit DIFF to be converted into a digital signal. Here, if the amplification factor A of the differential amplifier circuit DIFF is 10000, the output voltage Vout = 10000 × Vdiff = 10000 × (Vin−Vref).
[0004]
However, since the actual differential amplifier DIFF has an offset voltage Voffset at the input, the actual output voltage Vout '= 10000 × (Vin-Vref-Voffset), and if the potential difference between Vin and Vref is small, Voffset Vout 'changes depending on it.
[0005]
For example, if Vin = 1.52V and Vref = 1.50V and Voffset = 0.03V, Vout '= 10000 × (1.52-1.50-0.03) = -100V, but the actual output voltage range Since it is from a positive power supply voltage to the ground potential, 0 V, which is the lower limit of the output voltage range, is output.
[0006]
On the other hand, when Voffset is only 0.01V under the same input conditions as above, Vout '= 10000 × (1.52-1.50 -0.01) = 100V, but the actual output voltage range is positive power supply voltage. Since it is up to the ground potential, the same voltage as the positive power supply voltage that is the upper limit of the output voltage range is output.
[0007]
As described above, when the output voltage Vout ′ when the offset voltage Voffset of the differential amplifier circuit DIFF, which is the basic configuration of the AD converter, is different, Vout ′ changes according to Voffset, that is, the AD conversion output signal changes. .
[0008]
[Problems to be solved by the invention]
As described above, the conventional AD converter has a problem that when the offset voltage Voffset of the differential amplifier circuit for voltage comparison changes, the output voltage of the differential amplifier circuit changes and the AD conversion output signal changes. It was.
[0009]
The present invention has been made to solve the above-described problems, and can cancel the influence of variations in the offset voltage of the differential amplifier circuit for voltage comparison, and AD can be achieved without increasing the accuracy of the differential amplifier circuit. An object of the present invention is to provide an analog / digital conversion circuit capable of reducing a conversion error.
[0010]
[Means for Solving the Problems]
In the first analog-digital conversion circuit of the present invention, an analog voltage signal and a reference voltage signal are input to two input terminals, and the difference between the two input voltages is compared and converted into 1-bit digital data. Amplification circuit, changeover switch circuit for switching two input voltages for the differential amplifier circuit based on a switching signal, and before and after replacement of two input voltages for the differential amplifier circuit within one AD conversion processing period A digital signal processing circuit that calculates an average value of the converted output data to be converted, and the digital signal processing circuit outputs signals for the two converted output data of the differential amplifier circuit corresponding to before and after the replacement of the two input voltages. A code unifying circuit for unifying the code and two 1-bit data whose signal codes are unified by the code unifying circuit are temporarily held. That a data holding register, said adding two 1-bit data held in the data holding register comprises a digital adder upper bits are taken out as output, excluding the least significant bit of the data of the addition result Features.
[0011]
In the second analog-digital conversion circuit of the present invention, an analog voltage signal and a reference voltage signal are input to two input terminals, and the two input voltages are compared in magnitude to convert them into 1-bit digital data. An amplification circuit; a digital / analog conversion circuit that sequentially generates the reference voltage signal for sequentially converting the analog voltage signal into digital data of n-bit precision; and (n + 1) -bit input as the input of the digital / analog conversion circuit A digital control logic for sequentially generating a digital signal, a changeover switch circuit for switching two input voltages of the differential amplifier circuit based on a switching signal in units of (n + 1) -bit sequential conversion, and the two A signal code for each bit of the conversion output data of the differential amplifier circuit corresponding to before and after switching of the input voltage A unified code unifying circuit and a serial / parallel conversion that sequentially outputs from the differential amplifier circuit and converts (n + 1) -bit serial data whose signals are unified for each bit by the code unifying circuit into parallel data A register and a data holding register for temporarily holding two (n + 1) -bit converted output data corresponding to before and after replacement of two input voltages to the differential amplifier circuit within one AD conversion processing period; A digital adder that adds two (n + 1) -bit data held in the data holding register and takes out the upper n bits excluding the least significant bit from the addition result data as an output. To do.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0013]
<First Embodiment>
FIG. 1 shows a 1-bit output AD converter according to a first embodiment of the present invention.
[0014]
This AD converter switches the two input voltages (analog input signal voltage Vin and reference voltage Vref) of the differential amplifier circuit based on the switching signal within the differential amplifier circuit DIFF and one AD conversion processing period. A switch circuit MPX and a digital
[0015]
The differential amplifier circuit DIFF comprises a differential amplifier operation circuit similar to that used in the conventional AD converter, and an analog voltage Vin and a reference voltage Vref are input to two input terminals. The voltage is compared and converted into 1-bit digital data.
[0016]
The digital
[0017]
The code unifying circuit unifies the signal code for the two conversion output data of the differential amplifier circuit DIFF corresponding to before and after the replacement of the two input voltages, that is, the two input voltages to the differential amplifier circuit DIFF are It adjusts the normal rotation / inversion of the output signal (1-bit data) of the differential amplifier circuit DIFF generated by the replacement. In this example, an exclusive OR circuit EXOR into which the conversion output data of the differential amplifier circuit DIFF and the switching signal are input is used as the code unifying circuit.
[0018]
In this exclusive OR circuit EXOR, Vin is input to the first input terminal ("+" input terminal) of the differential amplifier circuit DIFF, and Vref is input to the second input terminal ("-" input terminal). In this state, the output data of the differential amplification circuit DIFF is output as it is. Conversely, when Vref is input to the "-" input terminal and Vin is input to the "+" input terminal, The output data of the differential amplifier circuit DIFF is inverted and output.
[0019]
The data holding registers REG1 and REG2 temporarily hold two pieces of 1-bit data in which the signal codes for each of the two operation states obtained by switching the two input signals of the differential amplifier circuit DIFF are unified. In this example, the digital data calculated by the differential amplifier circuit DIFF and the exclusive OR circuit EXOR in the first operation state is temporarily held in the first data holding register REG1, and the difference is different in the second operation state. Digital data calculated by the dynamic amplifier circuit DIFF and the exclusive OR circuit EXOR is temporarily held in the second data holding register REG2.
[0020]
The digital adder ADD adds the two 1-bit data held in the two data holding registers REG1 and REG2, and the upper bits excluding the least significant bit are extracted as output from the addition result data. .
[0021]
The AD converter is formed on one LSI chip, and the changeover switch circuit MPX, the exclusive OR circuit EXOR, each data holding register REG1, REG2, and the digital adder ADD are synchronized with a clock signal. It works.
[0022]
Next, the operation of the AD converter having the above configuration will be described. The AD conversion operation starts based on external control.
[0023]
First, as a first operation state, Vin input to the analog input terminal is input to the “+” side input terminal of the differential amplifier circuit DIFF through the changeover switch circuit MPX, and Vref input to the reference voltage input terminal is switched. It is input to the "-" side input terminal of the differential amplifier circuit DIFF through the switch circuit MPX.
[0024]
The differential amplifier circuit DIFF amplifies the potential difference between the two input voltages Vin and Vref by the amplification factor A and outputs the output voltage Vout from the output terminal.
[0025]
In the exclusive OR circuit EXOR, Vout of the differential amplifier circuit DIFF is one input signal, and the switching signal used for switching the input path in the changeover switch circuit MPX is the other input. Perform exclusive OR operation.
[0026]
As a result, the input signal from the differential amplifier circuit DIFF is output after adjusting the normal rotation / inversion of the input signal according to the logic level of the switching signal used for switching the two input paths in the changeover switch circuit MPX. The At this time, if Vin is input to the "+" terminal of the differential input circuit DIFF, the output signal of the differential amplifier circuit DIFF is output as is, and Vin is input to the "-" terminal of the differential amplifier circuit DIFF. If it is, the logic level of the output signal of the differential amplifier circuit DIFF is inverted and output. The output signal of the exclusive OR circuit EXOR in the first operation state is temporarily held in the first data holding register REG1.
[0027]
Next, as a second operation state, Vin is inputted to the “−” side input terminal of the differential amplifier circuit DIFF through the changeover switch circuit MPX, and Vref is inputted to the “+” of the differential amplifier circuit through the changeover switch circuit MPX. It is input to the side input terminal.
[0028]
The differential amplifier circuit DIFF amplifies the potential difference between the two input voltages Vin and Vref by the amplification factor A and outputs Vout from the output terminal. At this time, since the two inputs are interchanged with the first operation state, a signal inverted from that in the first operation state is output from the differential amplifier circuit DIFF.
[0029]
The exclusive OR circuit EXOR performs an exclusive OR operation between the signal output from the differential amplifier circuit DIFF and the switching signal used for switching the input path in the changeover switch circuit MPX. At this time, since the switching signal is inverted compared to that in the first operation state, the logic level of the signal output from the differential amplifier circuit DIFF is inverted by the exclusive OR circuit EXOR and output. The output signal of the exclusive OR circuit EXOR in the second operation state is temporarily held in the second data holding register REG2.
[0030]
Table 1 shows the relationship between the input signal and output signal of the differential amplifier circuit DIFF for each operation state described above. Note that when the differential amplifier circuit DIFF outputs a voltage of 1/2 or more of the positive power supply voltage, the output signal is “High”, and the differential amplifier circuit DIFF outputs a voltage of 1/2 or less of the positive power supply voltage. The output case is expressed as "Low" of the output signal.
[0031]
[Table 1]
The data stored in the first data holding register REG1 and the second data holding register REG2 are input to the digital adder ADD and added to thereby add the AD conversion output value in the first operation state and the second data An average value with the AD conversion output value in the operation state is taken. At this time, rounding processing of the addition result is performed, and as shown in Table 2, for example, the upper bits excluding the least significant bit are extracted as output from the data of the addition result. The error due to the rounding process of the addition result can be practically neglected if the influence of the variation in the offset voltage Voffset of the differential amplifier circuit DIFF is sufficiently small.
[0033]
[Table 2]
In the AD conversion operation of the AD converter, in consideration of Voffset of the differential amplifier circuit DIFF, AD conversion is performed in a state where the threshold voltage Vth of the differential amplifier DIFF is higher by Voffset. That is, in the first operation state, AD conversion is performed while Vref is higher by Voffset, and in the second operation state, AD conversion is performed while Vin is higher by Voffset. Based on Vref, the AD conversion output value in the first operation state is added by Voffset, and the AD conversion output value in the second operation state is subtracted by Voffset. It is possible to cancel Voffset by averaging.
[0035]
That is, the average value of the output voltage Vout of the differential amplifier circuit DIFF is
A × [{(Vin-Vref + Voffset) + (Vin-Vref-Voffset)} / 2]
= A x (Vin-Vref)
It becomes. However, since the output voltage range of the differential amplifier circuit DIFF is from the positive power supply voltage to the ground potential, Vout is when the positive power supply voltage becomes a negative voltage when it is higher than the positive power supply voltage. Outputs a ground potential.
[0036]
According to the above-mentioned AD converter, two inputs are exchanged within one AD conversion processing period, two AD conversion operations are performed, an average value of two AD conversion outputs is calculated, and a differential amplifier circuit DIFF Voffset is offset. As a result, the influence of variations due to the temperature of the Voffset of the differential amplifier circuit DIFF can be canceled, so that it is possible to reduce the AD conversion error without increasing the accuracy of the differential amplifier circuit DIFF. It can be avoided that the AD conversion accuracy changes due to external conditions such as power supply voltage and input voltage.
[0037]
<Second Embodiment>
FIG. 2 shows a successive approximation AD converter having a 7-bit precision output according to the second embodiment of the present invention.
[0038]
Compared with the 1-bit output AD converter shown in FIG. 1, this AD converter has (1) an 8-bit DA converter DAC, a digital control logic DSP, and a serial / parallel conversion register (for example, shift register) REG0. The analog input voltage Vin is converted into 8-bit data by successive conversion. (2) The changeover switch circuit MPX is a differential amplifier circuit in units of 8-bit sequential conversion within one AD conversion processing period. (2) The first data holding register REG1 and the second data holding register REG2 are differentially amplified within one AD conversion processing period. It is configured to be able to temporarily hold 8-bit digital data corresponding to before and after switching of two input voltages to the circuit DIFF. (4) The digital adder ADD is configured to be able to add the two 8-bit data held in the two data holding registers REG1 and REG2, and the least significant bit of the addition result data is added. The other high-order 7 bits are taken out as output, and the others are the same, and are therefore given the same reference numerals as in FIG.
[0039]
The 8-bit DA converter DAC sequentially generates a reference voltage Vref for sequentially converting the analog input voltage Vin into 8-bit digital data.
[0040]
The digital control logic DSP sequentially generates an 8-bit digital signal as an input of the DA converter DAC.
[0041]
The serial / parallel conversion register REG0 is sequentially output from the differential amplifier circuit DIFF, and converts 8-bit serial data in which the sign of the signal is unified for each bit into parallel data by the exclusive OR circuit EXOR. is there.
[0042]
FIG. 3 shows a part of the transition of the output data of the digital control logic DSP in FIG.
[0043]
Next, the operation of the AD converter having the above configuration will be described with reference to FIG.
[0044]
First, an 8-bit digital signal corresponding to data 128 is supplied from the digital control logic DSP to the DA converter DAC, and the DA converter DAC outputs a voltage ½ of the reference voltage generation voltage Vrin as the reference voltage Vref. .
[0045]
The differential amplifier circuit DIFF compares Vref and Vin, and outputs “High” when Vref <Vin, and outputs “Low” when Vref> Vin. This output is input to the digital control logic DSP via the exclusive OR circuit EXOR similar to the first embodiment, and the DSP is 128 × 1/2 when Vref <Vin with respect to the previously output data 128. When Vref> Vin, the value of 128 x 1/2 is subtracted. Depending on the calculation result of the DSP, the output voltage Vref of the DA converter DAC is changed to the value of Vrin × 3/4 or Vrin × 1/4, and the newly set Vref and Vin are changed again by the differential amplifier circuit DIFF. Compare.
[0046]
Hereinafter, according to the sequential conversion operation flow shown in FIG. 3, the 8-bit AD conversion result obtained by repeating the above-described series of comparisons and calculation calculations seven times is serialized by the serial / parallel conversion register REG0.・ Parallelized and stored as binary data.
[0047]
Similar to the first embodiment, the successive conversion operation as described above is performed twice by exchanging two inputs of the differential amplifier circuit, and the 8-bit AD conversion result in the first operation state (first time). Is temporarily held in the first data holding register REG1, and the 8-bit AD conversion result in the second operation state (second time) is temporarily held in the second data holding register REG2.
[0048]
Each data stored in the first data holding register REG1 and the second data holding register REG2 is inputted to and added to the digital adder ADD, so that an 8-bit AD conversion output value in the first operation state is obtained. And the AD conversion output value in the second operation state are averaged. At this time, rounding processing of the addition result is performed, and the upper 7 bits excluding the least significant bit of the data of the addition result are taken out as the final output.
[0049]
In this case, the output of the differential amplifier circuit DIFF is
It is. The final output data is the average value of
Final output = (
Thus, data independent of Voffset of the differential amplifier circuit DIFF is obtained.
[0050]
In the AD converters of the above-described embodiments, two AD conversion operations are performed by exchanging two inputs within one AD conversion processing period. Therefore, although the conversion processing speed decreases, for example, the difference depends on the temperature. We want to avoid the effect of fluctuations in the Voffset of the dynamic amplifier circuit DIFF, but there is no problem when it is applied to an application device (device) that does not hinder even at low speeds.
[0051]
For example, when the above-described second embodiment AD converter is formed in an IC mounted on a digital thermometer, even if the Voffset of the differential amplifier circuit DIFF fluctuates from time to time depending on the temperature, for example, once by a clock signal of 100 to 200 KHz. If the AD conversion process is repeated in about 1 ms, it is possible to obtain an AD conversion value (temperature measurement result) in which the variation in Voffset of the differential amplifier circuit DIFF is cancelled.
[0052]
【The invention's effect】
As described above, according to the AD converter of the present invention, AD conversion independent of the offset voltage of the differential amplifier circuit can be performed, and the offset voltage of the differential amplifier circuit can be canceled out. A change in AD conversion accuracy due to external conditions such as voltage and input voltage can be avoided.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a 1-bit output AD converter according to a first embodiment of the present invention;
FIG. 2 is a block diagram showing a successive approximation AD converter having a 7-bit precision output according to a second embodiment of the present invention.
FIG. 3 is a flowchart showing a part of transition of output data of a DSP in FIG.
FIG. 4 is a block diagram showing an example of a conventional 1-bit output AD converter.
[Explanation of symbols]
DIFF… Differential amplification circuit,
MPX… changeover switch circuit,
Vin: Analog input voltage,
Vref ... reference voltage,
10 ... Digital signal processing circuit,
EXOR ... Sign unified circuit (exclusive OR circuit),
REG1, REG2 ... Data holding register,
ADD: Digital adder.
Claims (5)
前記差動増幅回路に対する２つの入力電圧を切り替え信号に基づいて入れ替える切り替えスイッチ回路と、
１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する変換出力データの平均値を算出するデジタル信号処理回路を備え、
前記デジタル信号処理回路は、
前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の２つの変換出力データに対して信号符号を統一する符号統一回路と、
前記符号統一回路により信号符号が統一された２つの１ビットデータを一時的に保持するデータ保持レジスタと、
前記データ保持レジスタに保持された２つの１ビットデータを加算し、加算結果のデータのうち最下位ビットを除く上位ビットが出力として取り出されるデジタル加算器とを具備することを特徴とするアナログ・デジタル変換回路。A differential amplifier circuit that receives an analog voltage signal and a reference voltage signal at two input terminals, compares the two input voltages, and converts them into 1-bit digital data;
A changeover switch circuit for switching two input voltages to the differential amplifier circuit based on a changeover signal;
A digital signal processing circuit that calculates an average value of converted output data corresponding to before and after replacement of two input voltages to the differential amplifier circuit within one AD conversion processing period ;
The digital signal processing circuit includes:
A code unifying circuit for unifying a signal code with respect to two converted output data of the differential amplifier circuit corresponding to before and after replacement of the two input voltages;
A data holding register for temporarily holding two 1-bit data whose signal codes are unified by the code unifying circuit;
A digital adder for adding two 1-bit data held in the data holding register, and for taking out, as output, upper bits excluding the least significant bit of the addition result data Conversion circuit.
前記アナログ電圧信号をｎビット精度のデジタルデータに逐次変換するための前記基準電圧信号を逐次発生するデジタル・アナログ変換回路と、
前記デジタル・アナログ変換回路の入力として（ｎ＋１）ビットのデジタル信号を逐次生成するためのデジタル制御ロジックと、
前記差動増幅回路の２つの入力電圧を（ｎ＋１）ビットの逐次変換を単位として切り替え信号に基づいて入れ替えるための切り替えスイッチ回路と、
前記２つの入力電圧の入れ替え前後に対応する前記差動増幅回路の変換出力データの各ビット毎に信号符号を統一する符号統一回路と、
前記差動増幅回路から逐次出力され、前記符号統一回路により各ビット毎に信号の符号が統一された（ｎ＋１）ビットのシリアルデータをパラレルデータに変換するシリアル・パラレル変換レジスタと、
１回のＡＤ変換処理期間内における前記差動増幅回路に対する２つの入力電圧の入れ替え前後に対応する２つの（ｎ＋１）ビットの変換出力データをそれぞれ一時的に保持するデータ保持レジスタと、
前記データ保持レジスタに保持された２つの（ｎ＋１）ビットのデータを加算し、加算結果のデータのうち最下位ビットを除く上位ｎビットが出力として取り出されるデジタル加算器
とを具備することを特徴とするｎビット精度の出力を持った逐次比較型のアナログ・デジタル変換回路。A differential amplifier circuit that receives an analog voltage signal and a reference voltage signal at two input terminals, compares the two input voltages, and converts them into 1-bit digital data;
A digital-to-analog conversion circuit for sequentially generating the reference voltage signal for sequentially converting the analog voltage signal into digital data of n-bit precision;
A digital control logic for sequentially generating a digital signal of (n + 1) bits as an input of the digital-analog converter circuit;
A changeover switch circuit for switching two input voltages of the differential amplifier circuit based on a changeover signal in units of (n + 1) -bit sequential conversion;
A code unifying circuit for unifying a signal code for each bit of the converted output data of the differential amplifier circuit corresponding to before and after switching of the two input voltages;
A serial-parallel conversion register that sequentially outputs (n + 1) -bit serial data, which is sequentially output from the differential amplifier circuit, and whose signal sign is unified for each bit by the code unifying circuit, to parallel data;
A data holding register for temporarily holding two (n + 1) -bit converted output data corresponding to before and after replacement of two input voltages to the differential amplifier circuit within one AD conversion processing period;
A digital adder that adds two (n + 1) -bit data held in the data holding register and takes out the upper n bits excluding the least significant bit from the addition result data as an output. A successive approximation type analog-to-digital converter with an output of n-bit precision
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