JP3868640B2

JP3868640B2 - CCD analog signal processing circuit, DC holding capacitor droop reduction method, and printed circuit board

Info

Publication number: JP3868640B2
Application number: JP31914598A
Authority: JP
Inventors: 透管野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-11-10
Filing date: 1998-11-10
Publication date: 2007-01-17
Anticipated expiration: 2018-11-10
Also published as: JP2000151898A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル複写機、スキャナ、ファクシミリにおいてＣＣＤリニアイメージセンサの出力信号の内、入力光量に応じた画像信号成分のみをデジタルデータに変換するＣＣＤアナログ信号処理回路に関する。
【０００２】
また本発明は、ＣＣＤアナログ信号処理回路における直流保持コンデンサのドループ低減方法及びプリント基板に関する。
【０００３】
【従来の技術】
この種のＣＣＤアナログ信号処理ＩＣは、リードピンの数が少ない場合には、プリント基板上の実装スペースもあまり問題にならず、また、リードピンの間の距離も十分確保することができる（例えば１．２７ｍｍや０．８ｍｍ）。また、従来のアナログＩＣは、殆どがバイポーラ型であって端子電流も大きく、また、直流保持時間も長いので、外付けの直流保持コンデンサとして安価、大容量の電解コンデンサが用いられており、このためコンデンサのリーク電流も大きく、プリント基板へのリーク電流が問題になることはなかった。なお、この種の従来例としては、例えば特開平５−１０３２２４号公報、特開平５−３１６３３８号公報、特開平６−４６２５６号公報に示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、近年ではアナログＩＣのデジタル−アナログ混載化が進み、これに伴って多ピン化によりリードピンの間の距離も短くなっている。また、バイポーラ型からＭＯＳ型への変更により端子電流も非常に小さくなり、また、高速化の要求を満たすために直流保持時間も短くなり、このため外付けの直流保持コンデンサとして小容量であるが、単価が安く形状も小さな、自己漏れ電流が小さいセラミックコンデンサを使用する要求が高まっている。したがって、このような状況下では、従来問題とならなかったプリント基板へのリーク電流が大きな問題になる。
【０００５】
本発明はこのような問題点に鑑み、プリント基板へのリーク電流を低減して、外付けの直流保持コンデンサとして小型、安価なセラミックコンデンサを使用することができるＣＣＤアナログ信号処理回路、直流保持コンデンサのドループ低減方法及びプリント基板を提供することを目的とする。
【０００６】
【課題を解決するための手段】
第１の手段は上記目的を達成するために、ＣＣＤリニアイメージセンサの出力信号の内、入力光量に応じた画像信号成分のみをデジタルデータに変換するＣＣＤアナログ信号処理ＩＣに対して直流保持コンデンサが外付けされるＣＣＤアナログ信号処理回路において、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間リーク電流を低減するパッド間リーク電流低減手段を備え、前記パッド間リーク電流低減手段は、前記直流保持コンデンサが接続される前記ＩＣの第１の端子に隣接する両側の第２の端子を非接続端子にすることにより構成されていることを特徴とする。
第２の手段は、第１の手段において、前記第２の端子に隣接する両側の第３の端子が前記第１の端子電圧をバッファリングする端子であることを特徴とする。
第３の手段は、第１の手段と同様の前提のＣＣＤアナログ信号処理回路において、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間リーク電流を低減するパッド間リーク電流低減手段を備え、前記パッド間リーク電流低減手段は、前記直流保持コンデンサが接続される前記ＩＣの第１の端子に隣接する両側の第２の端子を前記第１の端子電圧をバッファリングする端子にすることにより構成されていることを特徴とする。
第４の手段は、第１の手段と同様の前提のＣＣＤアナログ信号処理回路において、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間リーク電流を低減するパッド間リーク電流低減手段を備え、前記パッド間リーク電流低減手段は、前記直流保持コンデンサが接続される前記ＩＣの第１の端子をＩＣパッケージの一辺の端部に配置された端子とし、同じ辺において前記第１の端子に隣接する第２の端子を非接続端子にすることにより構成されていることを特徴とする。
第５の手段は、第４の手段において、同じ辺において前記第２の端子に隣接する第３の端子が前記第１の端子電圧をバッファリングする端子であることを特徴とする。
第６の手段は、第１の手段と同様の前提のＣＣＤアナログ信号処理回路において、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間リーク電流を低減するパッド間リーク電流低減手段を備え、前記パッド間リーク電流低減手段は、前記直流保持コンデンサが接続される前記ＩＣの第１の端子をＩＣパッケージの一辺の端部に配置された端子とし、同じ辺において前記第１の端子に隣接する第２の端子を前記第１の端子電圧をバッファリングする端子にすることにより構成されていることを特徴とする。
第７の手段は、第２，３，５及び６のいずれかの手段において、前記第１の端子と前記第１の端子電圧をバッファリングする端子の間に帯域制限フィルタを設けたことを特徴とする。
第８の手段は、第２，３，５，６及び７のいずれかの手段において、前記第１の端子と前記第１の端子電圧をバッファリングする端子の間にバッファのオフセットキャンセル手段を設けたことを特徴とする。
第９の手段は、第２，３，５，６，７及び８のいずれかの手段において、前記直流保持コンデンサが搭載されるパッドの間に、レジストを設けない状態で前記第１の端子の電圧をバッファリングする端子を接続する配線を設けたことを特徴とする。
第１０の手段は、ＣＣＤリニアイメージセンサの出力信号の内、入力光量に応じた画像信号成分のみをデジタルデータに変換するＣＣＤアナログ信号処理ＩＣに対して直流保持コンデンサが外付けされるＣＣＤアナログ信号処理回路における前記直流保持コンデンサのドループを低減する方法であって、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間のリーク電流を、前記直流保持コンデンサを前記ＩＣの第１の端子に接続し、前記第１の端子に隣接する両側の第２の端子を非接続端子にすることにより低減し、前記直流保持コンデンサのドループを低減することを特徴とする。
第１１の手段は、第１０の手段において、前記パッド間のリーク電流の低減は、前記第２の端子に隣接する両側の第３の端子を前記第１の端子電圧をバッファリングする端子にすることにより行われることを特徴とする。
第１２の手段は、第１０の手段と同様の前提の直流保持コンデンサのドループを低減する方法であって、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間のリーク電流を、前記直流保持コンデンサを前記ＩＣの第１の端子に接続し、前記第１の端子に隣接する両側の第２の端子を前記第１の端子電圧をバッファリングする端子にすることにより低減し、前記直流保持コンデンサのドループを低減することを特徴とする。
第１３の手段は、第１０の手段と同様の前提の直流保持コンデンサのドループを低減する方法であって、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間のリーク電流を、前記直流保持コンデンサを前記ＩＣのパッケージの一辺の端部に配置された第１の端子に接続し、同じ辺において前記第１の端子に隣接する第２の端子を非接続端子にすることにより低減し、前記直流保持コンデンサのドループを低減することを特徴とする。
第１４の手段は、第１３の手段において、前記パッド間のリーク電流の低減は、同じ辺において前記第２の端子に隣接する第３の端子を前記第１の端子電圧をバッファリングする端子にすることにより行われることを特徴とする。
第１５の手段は、第１０の手段と同様の前提の直流保持コンデンサのドループを低減する方法であって、前記ＣＣＤアナログ信号処理ＩＣ及び直流保持コンデンサの端子が接続されるプリント基板上のパッド間のリーク電流を、前記直流保持コンデンサを前記ＩＣのパッケージの一辺の端部に配置された第１の端子に接続し、同じ辺において前記第１の端子に隣接する第２の端子を前記第１の端子電圧をバッファリングする端子にすることにより低減し、前記直流保持コンデンサのドループを低減することを特徴とする。
第１６の手段は、第１１，１２，１４及び１５のいずれかの手段において、前記第１の端子と前記第１の端子電圧をバッファリングする端子の間に帯域制限フィルタを設けたことを特徴とする。
第１７の手段は、第１１，１２，１４，１５及び１６のいずれかの手段において、前記第１の端子と前記第１の端子電圧をバッファリングする端子の間にバッファのオフセットキャンセル手段を設けたことを特徴とする。
第１８の手段は、第１１，１２，１４，１５，１６及び１７のいずれかの手段において、前記直流保持コンデンサが搭載されるパッドの間に、レジスト無しの状態で、前記第１の端子の電圧をバッファリングする端子を接続する配線を設けたことを特徴とする。
第１９の手段は、ＣＣＤリニアイメージセンサの出力信号の内、入力光量に応じた画像信号成分のみをデジタルデータに変換するＣＣＤアナログ信号処理ＩＣに対して直流保持コンデンサが外付けされるプリント基板において、前記直流保持コンデンサが搭載されるパッドの間に、レジスト無しの状態で前記直流保持コンデンサが接続される前記ＩＣの端子電圧をバッファリングする端子を接続する配線を設けたことを特徴とする。
第２０の手段は、第１９の手段において、前記パッド間のレジスト無しの状態はスリット状に形成されているいることを特徴とする。
【００２３】
第１８の手段は、第１３、第１４、第１６及び第１７の手段において前記第１の端子と前記第１の端子電圧をバッファリングする端子の間に帯域制限フィルタを設けたことを特徴とする。
【００２４】
第１９の手段は、第１３、第１４、第１６、第１７及び第１８の手段において前記第１の端子と前記第１の端子電圧をバッファリングする端子の間にバッファのオフセットキャンセル手段を設けたことを特徴とする。
【００２５】
第２０の手段は、第１３、第１４、第１６、第１７、第１８及び第１９の手段において前記直流保持コンデンサが搭載されるパッドの間に、前記第１の端子の電圧をバッファリングする端子を接続する配線を設けるとともに、レジストを設けないようにしたことを特徴とする。
【００２６】
第２１の手段は、ＣＣＤリニアイメージセンサの出力信号の内、入力光量に応じた画像信号成分のみをデジタルデータに変換するＣＣＤアナログ信号処理ＩＣに対して直流保持コンデンサが外付けされるプリント基板において、前記直流保持コンデンサが搭載されるパッドの間に、レジスト無しの状態で前記直流保持コンデンサが接続される前記ＩＣの端子電圧をバッファリングする端子を接続する配線を設けたことを特徴とする。
【００２７】
第２２の手段は、第２１の手段における前記パッド間のレジスト無しの状態で、スリット状に形成されていることを特徴とする。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において、同等と見なせる各部には同一の参照符号を付し、重複する説明は省略する。
【００２９】
＜第１の実施形態＞
図１は本発明に係るＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法の一実施形態を示す構成図である。
【００３０】
図１において、ＣＣＤアナログ信号処理ＩＣ１は不図示のＣＣＤリニアイメージセンサの出力信号の内、入力光量に応じた画像信号成分のみをデジタルデータに変換する。ＩＣ１の矩形状のパッケージ１ａの一辺には複数のリードピン２が設けられ、リードピン２の略中央の１つが直流保持コンデンサ接続端子ＣＨとして使用されている。また、直流保持コンデンサ接続端子ＣＨの両側に隣接する２つの端子には何も接続されず、非接続端子ＮＣとして構成されている。
【００３１】
ここで、リードピン２のピッチと、直流保持コンデンサＣ１が搭載されるプリント基板上のパッド間の距離の関係は次の通りである。但し、パッド間距離は概算値である。
【００３２】

ＣＣＤアナログ信号処理ＩＣ１及び直流保持コンデンサＣ１が実装されるプリント基板は、汚れなどにより絶縁抵抗が下がった場合を考えると、使用環境に応じて大きく異なるが、経験的に１ＭΩ／ｍｍ（電極間距離）であれば問題がない。これを考慮すると、リードピッチとパッド間絶縁抵抗の関係は次の通りとなる。
【００３３】

上記の数字は目安であり絶対的ではないが、かなり小さな絶縁抵抗になる危険性がある。そこで、図１に示すように、直流保持コンデンサ接続端子ＣＨの両側に隣接する２つの端子を非接続端子ＮＣにした場合には、他の信号端子とした場合と比較すると、約２倍のパッド間絶縁抵抗を確保することができる。
【００３４】
例としてリードピッチ＝０．５ｍｍ、直流保持電圧＝１．６５Ｖ、非接続端子ＮＣの両側の端子がグランド（ＧＮＤ）に接続されている場合を考えると、

となる。これに対し、非接続端子ＮＣを設けない場合には

となる。
【００３５】
＜第２の実施形態＞
次に図２を参照して第２の実施形態について説明する。この実施形態では、直流保持コンデンサＣ１が直流保持コンデンサ接続端子ＣＨに接続されるとともに、ＣＣＤアナログ信号処理ＩＣパッケージ１ａ内においてボルテージフォロア（ＢＵＦ）が設けられている。そして、直流保持コンデンサ接続端子ＣＨの両側に隣接する２つの端子がボルテージフォロア（ＢＵＦ）のバッファリング出力端子ＢＯとして使用されている。この実施形態では、パッド間絶縁抵抗が２倍になることはないが、絶縁抵抗にかかる電圧がボルテージフォロア（ＢＵＦ）のオフセット電圧のみとなる。例としてリードピッチ＝０．５ｍｍ、直流保持電圧＝１．６５Ｖ、ボルテージフォロア（ＢＵＦ）のオフセット電圧＝３０ｍＶとすると、

となり、したがって、リーク電流を大きく低減することができる。
【００３６】
＜第３の実施形態＞
次に図３を参照して第３の実施形態について説明する。この実施形態では、矩形状のＣＣＤアナログ信号処理ＩＣパッケージ１の一辺に設けられた複数のリードピン２ａの内、最も端部に設けられている端子が直流保持コンデンサ接続端子ＣＨとして使用され、同じ辺において直流保持コンデンサ接続端子ＣＨに隣接する１つの端子が非接続端子ＮＣとして構成されている。
【００３７】
この構成によれば、パッケージの２辺にリードピン２ａ、２ｂが設けられたＳＯＰ（スモール・アウトライン・パッケージ）やＳＳＯＰはもちろん、４辺にリードピン２が設けられたＱＦＰ（クアド・フラット・パッケージ）にも適用することができる。この場合、直流保持コンデンサ接続端子ＣＨから最も近い他の辺の端子２ｂまでの距離は、同じ辺において直流保持コンデンサ接続端子ＣＨに隣接する非接続端子ＮＣまでの距離の数倍ないし十倍程度になるので、直流保持コンデンサ接続端子ＣＨが設けられている辺以外のリードまでの絶縁抵抗を無視することができ、このため同一条件で第１の実施形態（図１）に示す構成と比較するとリーク電流は約半分となる。
【００３８】
＜第４の実施形態＞
図４に示す第４の実施形態は、第２、第３の実施形態を組み合わせた構成であり、矩形状のＣＣＤアナログ信号処理ＩＣパッケージ１ａの一辺に設けられた複数のリードピン２ａの内、最も端部に設けられている端子が直流保持コンデンサ接続端子ＣＨとして使用され、同じ辺において直流保持コンデンサ接続端子ＣＨに隣接する１つの端子がボルテージフォロア（ＢＵＦ）のバッファリング出力端子ＢＯとして使用されている。この場合にも同様に、同一条件で図２に示す構成と比較するとリーク電流は約半分となる。特に説明しない各部は第２及び第３の実施形態と同等に構成されている。
【００３９】
＜第５の実施形態＞
図５に示す第５の実施形態は、第１、第２の実施形態を組み合わせた構成であり、リードピン２の略中央の１つが直流保持コンデンサ接続端子ＣＨとして使用され、また、直流保持コンデンサ接続端子ＣＨの両側に隣接する２つの端子には何も接続されず非接続端子ＮＣとして構成され、更に、非接続端子ＮＣの両側に隣接する２つの端子がボルテージフォロア（ＢＵＦ）のバッファリング出力端子ＢＯとして使用されている。特に説明しない各部は第１及び第２の実施形態と同等に構成されている。
【００４０】
この第５の実施形態では、第１の実施形態と同様にパッド間絶縁抵抗が２倍になるとともに、第２の実施形態と同様に絶縁抵抗にかかる電圧がボルテージフォロア（ＢＵＦ）のオフセット電圧のみとなる。第１、第２の実施形態と同一条件におけるリーク電流は、
リーク電流＝｛１．６５−（１．６５±０．０３）｝／２００ｋ×２／２＝１５０ｎＡとなる。
【００４１】
＜第６の実施形態＞
図６に示す第６の実施形態は、第３、第４の実施形態を組み合わせた構成であり、パッケージ１の一辺に設けられた複数のリードピン２の内、最も端部に設けられている端子が直流保持コンデンサ接続端子ＣＨとして使用され、同じ辺において直流保持コンデンサ接続端子ＣＨに隣接する１つの端子が非接続端子ＮＣとして構成され、非接続端子ＮＣに隣接する１つの端子がボルテージフォロア（ＢＵＦ）のバッファリング出力端子ＢＯとして使用されている。特に説明しない各部は第１及び第２の実施形態と同等に構成されている。
【００４２】
この第６の実施形態では、第１、第２の実施形態と同様にパッド間絶縁抵抗が２倍になるとともに、絶縁抵抗にかかる電圧がボルテージフォロア（ＢＵＦ）のオフセット電圧のみとなり、リーク電流は第５の実施形態の約半分となる。
【００４３】
＜第７の実施形態＞
次に図７を参照して第７の実施形態について説明する。この実施形態では、図２、図４、図５及び図６において直流保持コンデンサ接続端子ＣＨを交流が通るような場合、例えばクランプ付き交流結合回路の交流結合コンデンサの場合に、ボルテージフォロア（ＢＵＦ）に入力する信号の周波数帯域をＲＣフィルタ回路により制限するように構成されている。なお、このＲＣフィルタ回路（抵抗値＝ＲＦ、容量＝ＣＦ）のカットオフ周波数ｆｃは
ｆｃ＝１／（２π・ＲＦ・ＣＦ）
となり、これによりボルテージフォロア（ＢＵＦ）の立ち上がり、立ち下がり時のスルーレートにアンバランスがあっても、バッファリング出力端子ＢＯの平均電圧は、ボルテージフォロア（ＢＵＦ）のオフセット電圧分のみとなるので、アンバランスなスルーレートがリークに影響を与えないという効果がある。
【００４４】
＜第８の実施形態＞
次に図８を参照して第８の実施形態について説明する。この実施形態では、直流保持コンデンサ接続端子ＣＨの信号をバッファリング出力端子ＢＯに出力するボルテージフォロア（ＢＵＦ）のオフセットを低減するように構成されている。
【００４５】
図８において、直流保持コンデンサ接続端子ＣＨはＲＣフィルタ回路（ＲＦ、ＣＦ）、スイッチＳＷ２、オフセット保持コンデンサＣＣを介してボルテージフォロア（ＢＵＦ）の非反転端子に接続され、また、ボルテージフォロア（ＢＵＦ）の非反転端子には基準電圧ＶｒがスイッチＳＷ１を介して印加される。また、ボルテージフォロア（ＢＵＦ）の出力（バッファリング出力端子ＢＯ）は、ボルテージフォロア（ＢＵＦ）の反転端子に接続されるともに、スイッチＳＷ３を介してスイッチＳＷ２とオフセット保持コンデンサＣＣの間に接続されている。スイッチＳＷ１、ＳＷ３の非反転制御端子とスイッチＳＷ２の反転制御端子には、制御信号としてオフセットキャンセル信号が印加される。
【００４６】
このような構成において、オフセットキャンセル信号がＨの場合、スイッチＳＷ１、ＳＷ３がオンであり、スイッチＳＷ２がオフである。この状態で基準電圧ＶｒがスイッチＳＷ１を介してボルテージフォロア（ＢＵＦ）の非反転端子に印加され、また、これによりオフセット保持コンデンサＣＣが充電される。
【００４７】
他方、オフセットキャンセル信号がＬの場合、スイッチＳＷ１、ＳＷ３がオフであり、スイッチＳＷ２がオンである。この状態では直流保持コンデンサ接続端子ＣＨの電圧は、ＲＣフィルタ回路により帯域制限された後、オフセット保持コンデンサＣＣを介してボルテージフォロア（ＢＵＦ）の非反転端子に印加されるので、その印加電圧は直流保持コンデンサ接続端子ＣＨの電圧よりボルテージフォロア（ＢＵＦ）のオフセット電圧分だけ高くなる。また、ボルテージフォロア（ＢＵＦ）は入力電圧をそのオフセット電圧分だけ下げてバッファリング出力端子ＢＯに出力するので、直流保持コンデンサ接続端子ＣＨからバッファリング出力端子ＢＯまでの電位差がキャンセルされる。
【００４８】
ここで、理想的にはオフセットは「０」になるはずであるが、実際にはスイッチのフィードスルーによりオフセット保持コンデンサＣＣの保持電圧が変動するので、数十μＶ〜数百μＶ程度のオフセット電圧が発生する。いずれにしても、オフセット電圧を非常に小さくすることができるので、図２、図４〜図７に示す回路よりリーク電流を数十分の１〜１００分の１程度に低減することができる。
【００４９】
＜第９の実施形態＞
次に図９を参照して第９の実施形態について説明する。ここで、第１ないし第８の実施形態ではＩＣ１のパッド間リークのみを問題にして説明したが、直流保持コンデンサＣ１のパッド間リークも存在し、特に第７の実施形態（図７）に示すように、直流保持コンデンサ接続端子ＣＨを交流が通るような場合、例えばクランプ付き交流結合回路の交流結合コンデンサの場合には、直流保持コンデンサＣ１の端子間電圧が大きいので、このリークは顕著となる。
【００５０】
図１０に直流保持コンデンサＣ１をチップ部品として、チップサイズ毎の最小パッド間隔、リーク電流、パッド間リーク電流を示す。なお、数値は絶対的なものではなく目安である。パッド間リーク電流はコンデンサＣ１の端子間電圧を６Ｖとして算出されている。図１０に示すように、直流保持コンデンサＣ１のパッド間絶縁抵抗自体は、ＩＣ１のそれと比較してかなり大きいが、コンデンサＣ１にかかる電圧が大きいのでリーク電流として見ると大きな値であることがわかる。
【００５１】
そこで、図９に示すように第９の実施形態では、２つのバッファリング出力端子ＢＯがコンデンサＣ１用のパッド１１−１、１１−２の間を介して配線されるとともに、このパッド１１−１、１１−２の間の配線にはレジスト１２がスリット状に設けられていない。したがって、パッド１１−１、１１−２間に流れる電流がこの配線を介してバッファリング出力端子ＢＯに流れるので、直流保持コンデンサ接続端子ＣＨに流れ込まなくなる。但し、バッファリング出力端子ＢＯと、直流保持コンデンサが接続されるパッド１１−１のパッド間リーク電流は、ＩＣ１のパッド間リーク電流と同程度であるが、元々のＩＣ１のパッド間リーク電流と比較すると２桁ほど小さな値である。
【００５２】
【発明の効果】
以上説明したように本発明によれば、プリント基板へのリーク電流を低減して、外付けの直流保持コンデンサとして小型、安価なセラミックコンデンサを使用することができる。
【図面の簡単な説明】
【図１】本発明に係るＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法の一実施形態を示す構成図である。
【図２】第２の実施形態のＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法を示す構成図である。
【図３】第３の実施形態のＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法を示す構成図である。
【図４】第４の実施形態のＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法を示す構成図である。
【図５】第５の実施形態のＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法を示す構成図である。
【図６】第６の実施形態のＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法を示す構成図である。
【図７】第７の実施形態のＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法を示す構成図である。
【図８】第８の実施形態のＣＣＤアナログ信号処理回路及び直流保持コンデンサのドループ低減方法を示す構成図である。
【図９】第９の実施形態のＣＣＤアナログ信号処理回路、直流保持コンデンサのドループ低減方法及びプリント基板を示す構成図である。
【図１０】直流保持コンデンサのチップサイズ毎の最小パッド間隔、リーク電流、パッド間リーク電流を示す説明図である。
【符号の説明】
１ＣＣＤアナログ信号処理ＩＣ
１ａパッケージ
２，２ａ，２ｂリードピン
Ｃ１直流保持コンデンサ
ＣＨ直流保持コンデンサ接続端子
ＮＣ非接続端子
ＢＯバッファリング端子
ＢＵＦボルテージフォロア
１１−１，１１−２パッド
１２レジスト[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a CCD analog signal processing circuit for converting only an image signal component corresponding to an input light amount into digital data among output signals of a CCD linear image sensor in a digital copying machine, a scanner, and a facsimile.
[0002]
The present invention also relates to a DC holding capacitor droop reduction method and printed circuit board in a CCD analog signal processing circuit.
[0003]
[Prior art]
In this type of CCD analog signal processing IC, when the number of lead pins is small, the mounting space on the printed circuit board is not a problem, and a sufficient distance between the lead pins can be secured (for example, 1.. 27mm and 0.8mm). In addition, most conventional analog ICs are bipolar, have a large terminal current, and have a long DC holding time. Therefore, inexpensive and large-capacity electrolytic capacitors are used as external DC holding capacitors. Therefore, the leakage current of the capacitor is large, and the leakage current to the printed circuit board does not become a problem. Examples of this type of prior art are disclosed in, for example, Japanese Patent Laid-Open Nos. 5-103224, 5-316338, and 6-46256.
[0004]
[Problems to be solved by the invention]
However, in recent years, analog-IC digital-analog hybridization has progressed, and along with this, the distance between lead pins has also become shorter due to the increase in the number of pins. In addition, the change from bipolar type to MOS type makes the terminal current very small, and the DC holding time is shortened in order to meet the demand for high speed, so it has a small capacity as an external DC holding capacitor. There is a growing demand to use ceramic capacitors with low unit cost, small shape, and low self-leakage current. Therefore, under such circumstances, leakage current to the printed circuit board, which has not been a problem in the past, becomes a big problem.
[0005]
In view of such problems, the present invention reduces a leakage current to a printed circuit board, and can use a small and inexpensive ceramic capacitor as an external DC holding capacitor, a CCD analog signal processing circuit, and a DC holding capacitor An object of the present invention is to provide a droop reduction method and a printed circuit board.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, the first means includes a DC holding capacitor for a CCD analog signal processing IC that converts only an image signal component corresponding to an input light amount into digital data among output signals of a CCD linear image sensor. in CCD analog signal processing circuit to be externally provided with a pad leak current reducing means terminal of the CCD analog signal processing IC and the DC hold capacitor to reduce the inter-pad leakage current on the printed circuit board to be connected, between the pad The leakage current reducing means is characterized in that the second terminals on both sides adjacent to the first terminal of the IC to which the DC holding capacitor is connected are made non-connected terminals .
The second means is characterized in that, in the first means, the third terminals on both sides adjacent to the second terminal are terminals for buffering the first terminal voltage.
The third means is a CCD analog signal processing circuit based on the same premise as the first means, and a pad for reducing leakage current between pads on the printed circuit board to which the terminals of the CCD analog signal processing IC and the DC holding capacitor are connected. The inter-pad leakage current reducing means buffers the first terminal voltage on the second terminals on both sides adjacent to the first terminal of the IC to which the DC holding capacitor is connected. It is characterized by being made into the terminal to ring.
The fourth means is a CCD analog signal processing circuit based on the same premise as the first means, and a pad for reducing leakage current between pads on the printed circuit board to which the terminals of the CCD analog signal processing IC and the DC holding capacitor are connected. The inter-pad leakage current reducing means uses the first terminal of the IC to which the DC holding capacitor is connected as a terminal disposed at one end of the IC package, and is on the same side. The second terminal adjacent to the first terminal is configured as a non-connection terminal.
A fifth means is characterized in that, in the fourth means, a third terminal adjacent to the second terminal on the same side is a terminal for buffering the first terminal voltage.
The sixth means is a CCD analog signal processing circuit based on the same premise as the first means, and a pad for reducing leakage current between pads on the printed circuit board to which the terminals of the CCD analog signal processing IC and the DC holding capacitor are connected. The inter-pad leakage current reducing means uses the first terminal of the IC to which the DC holding capacitor is connected as a terminal disposed at one end of the IC package, and is on the same side. The second terminal adjacent to the first terminal is configured to be a terminal for buffering the first terminal voltage.
A seventh means is characterized in that, in any one of the second, third, fifth and sixth means, a band limiting filter is provided between the first terminal and a terminal for buffering the first terminal voltage. And
In an eighth means, in any one of the second, third, fifth, sixth and seventh means, a buffer offset canceling means is provided between the first terminal and a terminal for buffering the first terminal voltage. It is characterized by that.
According to a ninth means, in any one of the second, third, fifth, sixth, seventh, and eighth means, the first terminal without the resist is provided between the pads on which the DC holding capacitor is mounted. A wiring for connecting a terminal for buffering voltage is provided.
The tenth means is a CCD analog signal in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to the input light quantity into digital data from the output signal of the CCD linear image sensor. A method of reducing droop of the DC holding capacitor in a processing circuit, wherein leakage current between pads on a printed circuit board to which a terminal of the CCD analog signal processing IC and the DC holding capacitor is connected, the DC holding capacitor It is connected to the first terminal of the IC, the second terminals on both sides adjacent to the first terminal are made non-connected terminals, and the droop of the DC holding capacitor is reduced.
An eleventh means is that in the tenth means, the leakage current between the pads is reduced by using third terminals on both sides adjacent to the second terminal as terminals for buffering the first terminal voltage. It is characterized by being performed.
The twelfth means is a method for reducing the droop of the DC holding capacitor based on the same premise as the tenth means, and between the pads on the printed circuit board to which the terminals of the CCD analog signal processing IC and the DC holding capacitor are connected. The DC holding capacitor is connected to the first terminal of the IC, and the second terminals on both sides adjacent to the first terminal are used as buffers for buffering the first terminal voltage. To reduce droop of the DC holding capacitor.
A thirteenth means is a method for reducing the droop of the DC holding capacitor based on the same premise as the tenth means, and between the pads on the printed circuit board to which the terminals of the CCD analog signal processing IC and the DC holding capacitor are connected. The DC holding capacitor is connected to a first terminal disposed at an end of one side of the IC package, and a second terminal adjacent to the first terminal on the same side is connected to a non-connection terminal. To reduce the droop of the DC holding capacitor.
According to a fourteenth aspect, in the thirteenth aspect, the leakage current between the pads is reduced by using a third terminal adjacent to the second terminal on the same side as a terminal for buffering the first terminal voltage. It is performed by doing.
The fifteenth means is a method for reducing the droop of the DC holding capacitor on the same premise as the tenth means, and between the pads on the printed circuit board to which the terminals of the CCD analog signal processing IC and the DC holding capacitor are connected. The DC holding capacitor is connected to a first terminal disposed at one end of one side of the IC package, and a second terminal adjacent to the first terminal on the same side is connected to the first terminal. The terminal voltage is reduced by using a terminal for buffering, and droop of the DC holding capacitor is reduced.
According to a sixteenth means, in any one of the eleventh, twelfth, fourteenth and fifteenth means, a band limiting filter is provided between the first terminal and a terminal for buffering the first terminal voltage. And
In a seventeenth means according to any one of the eleventh, twelfth, fourteenth, fifteenth and sixteenth means, a buffer offset canceling means is provided between the first terminal and a terminal for buffering the first terminal voltage. It is characterized by that.
In an eighteenth means according to any one of the eleventh, twelfth, fourteenth, fifteenth, sixteenth and seventeenth means, the first terminal is connected to the first terminal without a resist between the pads on which the DC holding capacitor is mounted. A wiring for connecting a terminal for buffering voltage is provided.
A nineteenth means is a printed circuit board in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to an input light quantity into digital data out of output signals of a CCD linear image sensor. A wiring for connecting a terminal for buffering a terminal voltage of the IC to which the DC holding capacitor is connected without a resist is provided between pads on which the DC holding capacitor is mounted.
A twentieth means is characterized in that, in the nineteenth means, the resist-free state between the pads is formed in a slit shape.
[0023]
An eighteenth means is characterized in that a band limiting filter is provided between the first terminal and a terminal for buffering the first terminal voltage in the thirteenth, fourteenth, sixteenth and seventeenth means. To do.
[0024]
According to a nineteenth means, a buffer offset canceling means is provided between the first terminal and a terminal for buffering the first terminal voltage in the thirteenth, fourteenth, sixteenth, seventeenth and eighteenth means. It is characterized by that.
[0025]
The twentieth means buffers the voltage of the first terminal between pads on which the DC holding capacitor is mounted in the thirteenth, fourteenth, sixteenth, seventeenth, eighteenth and nineteenth means. A wiring for connecting terminals is provided, and a resist is not provided.
[0026]
A twenty-first means is a printed circuit board in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to an input light quantity into digital data out of output signals of a CCD linear image sensor. A wiring for connecting a terminal for buffering a terminal voltage of the IC to which the DC holding capacitor is connected without a resist is provided between pads on which the DC holding capacitor is mounted.
[0027]
The twenty-second means is characterized in that it is formed in a slit shape without any resist between the pads in the twenty-first means.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the following description, parts that can be regarded as equivalent are denoted by the same reference numerals, and redundant description is omitted.
[0029]
<First Embodiment>
FIG. 1 is a block diagram showing an embodiment of a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to the present invention.
[0030]
In FIG. 1, a CCD analog signal processing IC 1 converts only an image signal component corresponding to an input light amount into digital data from output signals of a CCD linear image sensor (not shown). A plurality of lead pins 2 are provided on one side of the rectangular package 1a of the IC 1, and one of the lead pins 2 is used as a DC holding capacitor connection terminal CH. Further, nothing is connected to the two terminals adjacent to both sides of the DC holding capacitor connection terminal CH, and it is configured as a non-connection terminal NC.
[0031]
Here, the relationship between the pitch of the lead pins 2 and the distance between the pads on the printed circuit board on which the DC holding capacitor C1 is mounted is as follows. However, the pad distance is an approximate value.
[0032]

The printed circuit board on which the CCD analog signal processing IC1 and the DC holding capacitor C1 are mounted varies greatly depending on the use environment, considering the case where the insulation resistance decreases due to dirt or the like, but empirically 1 MΩ / mm (distance between electrodes) If there is no problem. Considering this, the relationship between the lead pitch and the pad-to-pad insulation resistance is as follows.
[0033]

The above numbers are approximate and not absolute, but there is a risk of a fairly small insulation resistance. Therefore, as shown in FIG. 1, when the two terminals adjacent to both sides of the DC holding capacitor connection terminal CH are the non-connection terminals NC, the pad is about twice as large as the other signal terminals. Insulation resistance can be secured.
[0034]
As an example, consider a case where lead pitch = 0.5 mm, DC holding voltage = 1.65 V, and terminals on both sides of the non-connection terminal NC are connected to the ground (GND).

It becomes. On the other hand, when not connecting terminal NC is not provided

It becomes.
[0035]
<Second Embodiment>
Next, a second embodiment will be described with reference to FIG. In this embodiment, the DC holding capacitor C1 is connected to the DC holding capacitor connection terminal CH, and a voltage follower (BUF) is provided in the CCD analog signal processing IC package 1a. Two terminals adjacent to both sides of the DC holding capacitor connection terminal CH are used as buffering output terminals BO of the voltage follower (BUF). In this embodiment, the insulation resistance between pads does not double, but the voltage applied to the insulation resistance is only the offset voltage of the voltage follower (BUF). As an example, if the lead pitch is 0.5 mm, the DC holding voltage is 1.65 V, and the offset voltage of the voltage follower (BUF) is 30 mV,

Therefore, the leakage current can be greatly reduced.
[0036]
<Third Embodiment>
Next, a third embodiment will be described with reference to FIG. In this embodiment, among the plurality of lead pins 2a provided on one side of the rectangular CCD analog signal processing IC package 1, the terminal provided at the end is used as the DC holding capacitor connection terminal CH, and the same side 1, one terminal adjacent to the DC holding capacitor connection terminal CH is configured as a non-connection terminal NC.
[0037]
According to this configuration, not only SOP (small outline package) and SSOP in which lead pins 2a and 2b are provided on two sides of the package, but also QFP (quad flat package) in which lead pins 2 are provided on four sides. Can also be applied. In this case, the distance from the DC holding capacitor connection terminal CH to the nearest terminal 2b on the other side is several times to ten times the distance to the non-connection terminal NC adjacent to the DC holding capacitor connection terminal CH on the same side. Therefore, the insulation resistance up to the lead other than the side where the DC holding capacitor connection terminal CH is provided can be ignored. Therefore, compared with the configuration shown in the first embodiment (FIG. 1) under the same conditions, leakage is caused. The current is about half.
[0038]
<Fourth Embodiment>
The fourth embodiment shown in FIG. 4 is a combination of the second and third embodiments, and the most of the plurality of lead pins 2a provided on one side of the rectangular CCD analog signal processing IC package 1a. The terminal provided at the end is used as the DC holding capacitor connection terminal CH, and one terminal adjacent to the DC holding capacitor connection terminal CH on the same side is used as the buffering output terminal BO of the voltage follower (BUF). Yes. Similarly, in this case, the leakage current is approximately halved as compared with the configuration shown in FIG. 2 under the same conditions. Each part not specifically described is configured in the same way as the second and third embodiments.
[0039]
<Fifth Embodiment>
The fifth embodiment shown in FIG. 5 has a configuration in which the first and second embodiments are combined, and one of the lead pins 2 is used as the DC holding capacitor connection terminal CH, and the DC holding capacitor is connected. No connection is made between the two terminals adjacent to both sides of the terminal CH, and the two terminals adjacent to both sides of the non-connecting terminal NC are buffered output terminals of the voltage follower (BUF). Used as BO. Each part not specifically described is configured in the same way as the first and second embodiments.
[0040]
In the fifth embodiment, the inter-pad insulation resistance is doubled as in the first embodiment, and the voltage applied to the insulation resistance is only the voltage follower (BUF) offset voltage, as in the second embodiment. It becomes. The leakage current under the same conditions as in the first and second embodiments is
Leakage current = {1.65- (1.65 ± 0.03)} / 200 k × 2/2 = 150 nA.
[0041]
<Sixth Embodiment>
The sixth embodiment shown in FIG. 6 is a combination of the third and fourth embodiments, and a terminal provided at the end of a plurality of lead pins 2 provided on one side of the package 1. Is used as a DC holding capacitor connection terminal CH, one terminal adjacent to the DC holding capacitor connection terminal CH on the same side is configured as a non-connection terminal NC, and one terminal adjacent to the non-connection terminal NC is a voltage follower (BUF). ) Buffering output terminal BO. Each part not specifically described is configured in the same way as the first and second embodiments.
[0042]
In the sixth embodiment, the inter-pad insulation resistance is doubled as in the first and second embodiments, the voltage applied to the insulation resistance is only the offset voltage of the voltage follower (BUF), and the leakage current is This is about half that of the fifth embodiment.
[0043]
<Seventh Embodiment>
Next, a seventh embodiment will be described with reference to FIG. In this embodiment, when an alternating current passes through the DC holding capacitor connection terminal CH in FIGS. 2, 4, 5 and 6, for example, in the case of an AC coupling capacitor of a clamped AC coupling circuit, a voltage follower (BUF). Is configured to limit the frequency band of a signal input to the RC filter circuit. The cut-off frequency fc of this RC filter circuit (resistance value = RF, capacitance = CF) is fc = 1 / (2π · RF · CF)
Thus, even if the slew rate at the rise and fall of the voltage follower (BUF) is unbalanced, the average voltage of the buffering output terminal BO is only the offset voltage of the voltage follower (BUF). There is an effect that the unbalanced slew rate does not affect the leak.
[0044]
<Eighth Embodiment>
Next, an eighth embodiment will be described with reference to FIG. In this embodiment, the offset of the voltage follower (BUF) that outputs the signal of the DC holding capacitor connection terminal CH to the buffering output terminal BO is reduced.
[0045]
In FIG. 8, the DC holding capacitor connection terminal CH is connected to the non-inverting terminal of the voltage follower (BUF) through the RC filter circuit (RF, CF), the switch SW2, and the offset holding capacitor CC, and the voltage follower (BUF). The reference voltage Vr is applied to the non-inverting terminal via the switch SW1. The output of the voltage follower (BUF) (buffering output terminal BO) is connected to the inverting terminal of the voltage follower (BUF) and is connected between the switch SW2 and the offset holding capacitor CC via the switch SW3. Yes. An offset cancel signal is applied as a control signal to the non-inversion control terminals of the switches SW1 and SW3 and the inversion control terminal of the switch SW2.
[0046]
In such a configuration, when the offset cancel signal is H, the switches SW1 and SW3 are on and the switch SW2 is off. In this state, the reference voltage Vr is applied to the non-inverting terminal of the voltage follower (BUF) via the switch SW1, and the offset holding capacitor CC is thereby charged.
[0047]
On the other hand, when the offset cancel signal is L, the switches SW1 and SW3 are off and the switch SW2 is on. In this state, the voltage of the DC holding capacitor connection terminal CH is band-limited by the RC filter circuit and then applied to the non-inverting terminal of the voltage follower (BUF) via the offset holding capacitor CC. It becomes higher than the voltage of the holding capacitor connection terminal CH by the offset voltage of the voltage follower (BUF). Further, since the voltage follower (BUF) lowers the input voltage by the offset voltage and outputs it to the buffering output terminal BO, the potential difference from the DC holding capacitor connection terminal CH to the buffering output terminal BO is cancelled.
[0048]
Here, the offset should ideally be “0”, but since the holding voltage of the offset holding capacitor CC actually fluctuates due to the feedthrough of the switch, the offset voltage of about several tens μV to several hundreds μV. Will occur. In any case, since the offset voltage can be made very small, the leakage current can be reduced to about 1 / 100th of several tenths of the circuit shown in FIGS. 2 and 4 to 7.
[0049]
<Ninth Embodiment>
Next, a ninth embodiment will be described with reference to FIG. Here, in the first to eighth embodiments, only the inter-pad leakage of the IC 1 has been described as a problem. However, the inter-pad leakage of the DC holding capacitor C 1 also exists, and particularly shown in the seventh embodiment (FIG. 7). As described above, when AC passes through the DC holding capacitor connection terminal CH, for example, in the case of an AC coupling capacitor of a clamped AC coupling circuit, the voltage between the terminals of the DC holding capacitor C1 is large, so this leakage becomes significant. .
[0050]
FIG. 10 shows the minimum pad spacing, leakage current, and pad-to-pad leakage current for each chip size using the DC holding capacitor C1 as a chip component. Note that the numbers are not absolute but are approximate. The pad-to-pad leakage current is calculated with the voltage across the capacitor C1 as 6V. As shown in FIG. 10, the inter-pad insulation resistance itself of the DC holding capacitor C1 is considerably larger than that of the IC 1, but since the voltage applied to the capacitor C1 is large, it can be seen that it is a large value when viewed as a leakage current.
[0051]
Therefore, as shown in FIG. 9, in the ninth embodiment, two buffering output terminals BO are wired between the pads 11-1 and 11-2 for the capacitor C1, and the pads 11-1 , 11-2 is not provided with a resist 12 in a slit shape. Accordingly, since the current flowing between the pads 11-1 and 11-2 flows to the buffering output terminal BO via this wiring, it does not flow into the DC holding capacitor connection terminal CH. However, the pad-to-pad leakage current of the pad 11-1 to which the DC holding capacitor is connected to the buffering output terminal BO is approximately the same as the pad-to-pad leakage current of IC1, but is compared with the original pad-to-pad leakage current of IC1 Then, the value is about two digits smaller.
[0052]
【The invention's effect】
According to the present invention described above, by reducing the leakage current to the printed circuit boards, small as a DC holding capacitor external, it may be the use of inexpensive ceramic capacitors.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing an embodiment of a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to the present invention.
FIG. 2 is a configuration diagram illustrating a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to a second embodiment;
FIG. 3 is a configuration diagram illustrating a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to a third embodiment;
FIG. 4 is a configuration diagram illustrating a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to a fourth embodiment;
FIG. 5 is a configuration diagram illustrating a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to a fifth embodiment;
FIG. 6 is a configuration diagram showing a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to a sixth embodiment;
FIG. 7 is a configuration diagram illustrating a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to a seventh embodiment;
FIG. 8 is a configuration diagram illustrating a CCD analog signal processing circuit and a DC holding capacitor droop reduction method according to an eighth embodiment;
FIG. 9 is a configuration diagram illustrating a CCD analog signal processing circuit, a DC holding capacitor droop reduction method, and a printed circuit board according to a ninth embodiment;
FIG. 10 is an explanatory diagram showing the minimum pad spacing, leakage current, and pad-to-pad leakage current for each chip size of the DC holding capacitor.
[Explanation of symbols]
1 CCD analog signal processing IC
1a package 2, 2a, 2b lead pin C1 DC holding capacitor CH DC holding capacitor connection terminal NC non-connection terminal BO buffering terminal BUF voltage follower 11-1, 11-2 pad 12 resist

Claims

In a CCD analog signal processing circuit in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to an input light amount into digital data among output signals of a CCD linear image sensor.
Comprising inter-pad leakage current reducing means for reducing inter-pad leakage current on a printed circuit board to which the CCD analog signal processing IC and the DC holding capacitor terminal are connected ;
The inter-pad leakage current reducing means is configured by making the second terminals on both sides adjacent to the first terminal of the IC to which the DC holding capacitor is connected non-connected terminals. CCD analog signal processing circuit.

2. The CCD analog signal processing circuit according to claim 1, wherein the third terminals on both sides adjacent to the second terminal are terminals for buffering the first terminal voltage .

In a CCD analog signal processing circuit in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to an input light amount into digital data among output signals of a CCD linear image sensor.
Comprising inter-pad leakage current reducing means for reducing inter-pad leakage current on a printed circuit board to which the CCD analog signal processing IC and the DC holding capacitor terminal are connected;
The inter-pad leakage current reducing means is configured by using second terminals on both sides adjacent to the first terminal of the IC to which the DC holding capacitor is connected as terminals for buffering the first terminal voltage. CCD analog signal processing circuit characterized by the above .

In a CCD analog signal processing circuit in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to an input light amount into digital data among output signals of a CCD linear image sensor.
Comprising inter-pad leakage current reducing means for reducing inter-pad leakage current on a printed circuit board to which the CCD analog signal processing IC and the DC holding capacitor terminal are connected;
The inter-pad leakage current reducing means uses the first terminal of the IC to which the DC holding capacitor is connected as a terminal disposed at one end of an IC package, and is adjacent to the first terminal on the same side. A CCD analog signal processing circuit comprising a second terminal as a non-connection terminal .

5. The CCD analog signal processing circuit according to claim 4, wherein a third terminal adjacent to the second terminal on the same side is a terminal for buffering the first terminal voltage .

In a CCD analog signal processing circuit in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to an input light amount into digital data among output signals of a CCD linear image sensor.
Comprising inter-pad leakage current reducing means for reducing inter-pad leakage current on a printed circuit board to which the CCD analog signal processing IC and the DC holding capacitor terminal are connected;
The inter-pad leakage current reducing means uses the first terminal of the IC to which the DC holding capacitor is connected as a terminal disposed at one end of an IC package, and is adjacent to the first terminal on the same side. A CCD analog signal processing circuit comprising a second terminal as a terminal for buffering the first terminal voltage .

7. The CCD analog according to claim 2, wherein a band limiting filter is provided between the first terminal and a terminal for buffering the first terminal voltage. Signal processing circuit.

The buffer offset canceling means is provided between the first terminal and a terminal for buffering the first terminal voltage, according to any one of claims 2, 3, 5, 6, and 7. The CCD analog signal processing circuit described.

6. A wiring for connecting a terminal for buffering the voltage of the first terminal without providing a resist between pads on which the DC holding capacitor is mounted. , 6, 7 and 8. CCD analog signal processing circuit according to any one of the above.

The DC holding in the CCD analog signal processing circuit in which a DC holding capacitor is externally attached to the CCD analog signal processing IC that converts only the image signal component corresponding to the input light quantity into the digital data among the output signals of the CCD linear image sensor. A method of reducing capacitor droop,
A leakage current between pads on a printed circuit board to which the CCD analog signal processing IC and a DC holding capacitor terminal are connected is connected to the first terminal of the IC and adjacent to the first terminal. And reducing the droop of the DC holding capacitor by reducing the second terminals on both sides to be non-connected terminals .

The leakage current between the pads is reduced by using third terminals on both sides adjacent to the second terminal as terminals for buffering the first terminal voltage. A droop reduction method for the DC holding capacitor as described .

The DC holding in the CCD analog signal processing circuit in which a DC holding capacitor is externally attached to the CCD analog signal processing IC that converts only the image signal component corresponding to the input light quantity into the digital data among the output signals of the CCD linear image sensor. A method of reducing capacitor droop,
A leakage current between pads on a printed circuit board to which the CCD analog signal processing IC and a DC holding capacitor terminal are connected is connected to the first terminal of the IC and adjacent to the first terminal. And reducing the droop of the DC holding capacitor by reducing the second terminals on both sides to be terminals for buffering the first terminal voltage .

The DC holding in the CCD analog signal processing circuit in which a DC holding capacitor is externally attached to the CCD analog signal processing IC that converts only the image signal component corresponding to the input light quantity into the digital data among the output signals of the CCD linear image sensor. A method of reducing capacitor droop,
The leakage current between the pads on the printed circuit board to which the CCD analog signal processing IC and the terminal of the DC holding capacitor are connected is connected to the first terminal arranged at the end of one side of the IC package. A method for reducing droop of a DC holding capacitor, comprising: connecting and reducing a second terminal adjacent to the first terminal on the same side as a non-connected terminal, and reducing droop of the DC holding capacitor .

The leakage current between the pads is reduced by using a third terminal adjacent to the second terminal on the same side as a terminal for buffering the first terminal voltage. 14. The method for reducing droop of a DC holding capacitor according to 13.

The DC holding in the CCD analog signal processing circuit in which a DC holding capacitor is externally attached to the CCD analog signal processing IC that converts only the image signal component corresponding to the input light quantity into the digital data among the output signals of the CCD linear image sensor. A method of reducing capacitor droop,
The leakage current between the pads on the printed circuit board to which the CCD analog signal processing IC and the terminal of the DC holding capacitor are connected is connected to the first terminal arranged at the end of one side of the IC package. The second terminal adjacent to the first terminal on the same side is reduced to be a terminal that buffers the first terminal voltage, and droop of the DC holding capacitor is reduced. To reduce the droop of the DC holding capacitor.

The direct current holding according to any one of claims 11, 12, 14 and 15, wherein a band limiting filter is provided between the first terminal and a terminal for buffering the first terminal voltage. Capacitor droop reduction method.

17. The buffer offset canceling means is provided between the first terminal and a terminal for buffering the first terminal voltage, according to any one of claims 11, 12, 14, 15, and 16. A droop reduction method for the DC holding capacitor as described.

15. A wiring for connecting a terminal for buffering the voltage of the first terminal without a resist is provided between pads on which the DC holding capacitor is mounted. 18. A method for reducing droop of a DC holding capacitor according to any one of claims 15, 16, and 17 .

In a printed circuit board in which a DC holding capacitor is externally attached to a CCD analog signal processing IC that converts only an image signal component corresponding to an input light amount into digital data among output signals of a CCD linear image sensor.
A printed circuit board characterized in that a wiring for connecting a terminal for buffering a terminal voltage of the IC to which the DC holding capacitor is connected without a resist is provided between pads on which the DC holding capacitor is mounted. .

The printed circuit board according to claim 19, wherein the resist-free state between the pads is formed in a slit shape .