JP3865367B2

JP3865367B2 - 表面形状検出器

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Publication number: JP3865367B2
Application number: JP2001349343A
Authority: JP
Inventors: 良弘和泉
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-11-14
Filing date: 2001-11-14
Publication date: 2007-01-10
Anticipated expiration: 2021-11-14
Also published as: JP2003148907A

Description

【０００１】
【発明の属する技術分野】
本発明は、表面形状検出器に関し、特に、指の表面に形成された指紋の形状パターン等を検出することができる表面形状検出器に関する。
【０００２】
【従来の技術】
近年におけるＩＴ産業の進展に伴って、携帯情報端末、携帯電話等をネットワークに接続して使用するネット接続人口が増加しており、このようなネットワークに接続された携帯情報端末等を利用した株式取引等の電子商取引が急速に普及しつつある。携帯情報端末等を利用した電子商取引においては、第３者による不正取引を防止する必要があり、セキュリティ技術への関心が高まってきている。このために、指紋を認証することができる指紋認証機能を、このような携帯情報端末等に搭載する要求が増加してきている。さらに、機密性の高い情報を扱うことが多い金融機関、警察等の公共機関においても、この指紋認証機能を搭載したパソコンの利用が進んでいる。
【０００３】
このような指紋認証機能を搭載した機器に用いられる表面形状検出器では、指紋を検出する方式として、「光学方式」、「圧力方式」および「静電容量方式」等が考案されている。
【０００４】
「光学方式」は、指紋の凹凸に基づく光の明暗差をフォトダイオード（あるいはフォトトランジスタ）によって電荷情報に変換して検出する方式である。この光学方式は、光源が必要になるので、検出器を薄型化することが困難である。さらに、フォトダイオードを検出素子の中に作り込む必要があるので、検出素子の構造が複雑になる。
【０００５】
「圧力方式」は、指紋の凹凸に基づく圧力差を電気的に検出する方式である。この場合、圧力差を検出する検出素子に用いる感圧シートが、指紋の凹凸に応じて変形する必要があり、検出素子の表面における硬度を上げることができない。このため、この圧力方式は、爪による引っ掻き等に対する耐傷性が弱い。
【０００６】
「静電容量方式」は、凹凸を有する指紋と検出器との間の距離に応じて変化する静電容量を電気的に検出する方式である。この静電容量方式は、前述した問題を持ち合わせていないので、有望な方式である。すなわち、光源が不要であるために検出器を薄型化することが容易であり、かつ、表面保護層（パッシべーション膜）を適切に選択することによって、耐傷性を向上させることができる。
【０００７】
図８を参照しながら、この静電容量方式を用いた従来の表面形状検出器９０を説明する。この表面形状検出器９０は、基板９５を有しており、この基板９５上には、所定の間隔を空けて互いに平行に形成された図示しない複数の走査線と、この走査線に対して直交するように所定の間隔を空けて互いに平行に形成された複数の信号線９６とが設けられている。複数の走査線と複数の信号線９６との交点のそれぞれに対応する位置には、トランジスタ等によって構成されるスイッチング素子９２が設けられている。これらの走査線、信号線９６およびスイッチング素子９２によって、アクティブマトリクスアレイ９３が構成されており、このアクティブマトリクスアレイ９３の上には、検出電極９１が各スイッチング素子９２に対応する位置にマトリックス状に設けられている。各検出電極９１は、アクティブマトリクスアレイ９３の全面を覆うように絶縁膜（パッシベーション膜）９４にて覆われており、絶縁膜９４は、被検出物体９７と接触可能になっている。被検出物体９７は、例えば、表面形状検出器９０が指紋を検出する指紋検出器であるときは、人間の皮膚である。
【０００８】
このような構成を有する表面形状検出器９０においては、被検出物体９７が絶縁膜９４に接触すると、この被検出物体９７とマトリックス状に配置された各検出電極９１との間に、２次元的に分布する静電容量が発生する。この２次元的に分布した各静電容量の値をアクティブマトリクスアレイ９３によって電気的に読み出すと、被検出物体９７の表面に形成された微細な凹凸形状のパターンを検出することができる。アクティブマトリクスアレイ９３としては、半導体基板上に形成されたＭＯＳトランジスタアレイ、絶縁基板上に形成された薄膜トランジスタ（ＴＦＴ）等を用いることができる。
【０００９】
このような静電容量方式を用いた表面形状検出器９０において、各静電容量の値を安定して検出するためには、検出時において、被検出物体９７に帯電した静電気を放電し、例えば、グランド（ＧＮＤ）レベル等の所定の電位に被検出物体９７の電位を固定することが好ましい。このために、例えば、特開平４−２３１８０３号公報（米国特許５、３２５、４４２号）および特開平８−３０５８３２号公報には、絶縁膜上に検出電極とは別の接地電極を設ける構成が開示されている。
【００１０】
図９（ａ）および図９（ｂ）は、それぞれ、特開平４−２３１８０３号公報に開示されている表面形状検出器の平面図である。この公報に開示された表面形状検出器は、図９（ａ）に示すように、マトリックス状に配置された各検出電極１１４の上に設けられた絶縁膜上において、各検出電極１１４の行間および列間に対応する領域に、金属膜導体１５３を設ける構成になっている。図９（ｂ）は、検出電極１１４の行間に対応する領域にのみ金属膜導体１５３を設ける構成を示している。金属膜導体１５３は、被検出物体である指が接触すると、その指の電位をグランドレベルに接地する。
【００１１】
図１０は、前述した特開平８−３０５８３２号公報に開示されている表面形状検出器の断面斜視図である。この公報に開示された表面形状検出器では、基板３０１上にトランジスタ３０３がマトリックス状に配置されており、各トランジスタ３０３にそれぞれ接続された検出電極３０２が絶縁膜３１０にて被覆されている。そして、絶縁膜３１０上には、各検出電極３０２の行間および列間に対応する領域に、メッシュ電極（金属電極）３１１が設けられている。このメッシュ電極３１１は、被検出物体である指が接触すると、その指に帯電した電荷を放出し、この指の電位をグランドレベルに固定する。
【００１２】
図９（ａ）および図９（ｂ）に示す金属膜導体１５３および図１０に示すメッシュ電極３１１のように、被検出物体に帯電した静電気を放電することを目的として設けられた電極を「放電用電極」とする。
【００１３】
前述した特開平４−２３１８０３号公報および特開平８−３０５８３２号公報においては、絶縁膜（パッシべーション膜）上に配設された放電用電極の作用により、人間の指等の被検出物体に帯電した静電気を放電することができるので、例えばグランドレベル等の所定の電位に被検出物体の電位を容易に固定することができ、被検出物体と各検出電極との間の静電容量の値を安定的に検出することができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、数キロボルト（ＫＶ）といった大きな静電気が被検出物体に帯電していると、この数ＫＶといった大きな静電気が放電用電極に放電される過程において、この放電用電極に多大な電圧が印加される。この結果、放電用電極の近傍に配置されたトランジスタ等のスイッチング素子が静電破壊されるおそれがある。例えば、前述した図１０に示されるように、放電用電極であるメッシュ電極３１１のすぐ下にトランジスタ３０３が配置されている場合には、メッシュ電極３１１に多大な電圧が印加されると、このトランジスタ３０３が静電破壊されるおそれがある。
【００１５】
本発明は係る課題を解決するためになされたものであり、その目的は、放電用電極に多大な電圧が印加された場合であっても、スイッチング素子の静電破壊を最小限に留めることができる表面形状検出器を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係る表面形状検出器は、マトリックス状に配置されており、被検出物体との距離に応じた静電容量を検出するために該被検出物体が接触する絶縁膜にて覆われて設けられた複数の検出電極と、前記各検出電極にそれぞれ接続されたスイッチング素子と、該スイッチング素子のそれぞれからの出力に基づいて前記静電容量をそれぞれ計測する読み出し回路と、（２Ｎ−１）行目または（２Ｎ−１）列目（Ｎは１以上の整数）に配置された前記検出電極のそれぞれと、２Ｎ行目または２Ｎ列目に配置された前記検出電極のそれぞれとの間に対応する位置に配置されて、前記被検出物体に導通して該被検出物体の静電気を放電させる放電用電極とを具備し、前記各スイッチング素子は、該スイッチング素子のそれぞれに接続された前記検出電極における、該検出電極に近接して配置された前記放電用電極に対して遠方側の側縁部に対応する位置にそれぞれ配置されていることを特徴とし、そのことにより上記目的が達成される。
【００１７】
前記放電用電極は、前記絶縁膜の上に形成されていてもよい。
【００１８】
前記各スイッチング素子が層間絶縁膜にて覆われており、前記各検出電極と前記各放電用電極とは、該層間絶縁膜の上に形成されて、前記各放電用電極が、前記各検出電極とともに、前記絶縁膜で覆われていてもよい。
【００１９】
前記各放電用電極には、前記絶縁膜の表面に露出する導電パッドがそれぞれ接続されていてもよい。
【００２０】
前記各スイッチング素子および前記放電用電極は、同一層内に形成されており、前記各スイッチング素子と前記各放電用電極とが層間絶縁膜によって覆われており、前記各放電用電極には、該層間絶縁膜および前記絶縁膜を貫通する導電パッドが設けられていてもよい。
【００２２】
【発明の実施の形態】
以下、本実施の形態を図面を参照しながら説明する。本実施の形態に係る表面形状検出器は、例えば、人間の指の表面に形成された指紋のパターンを静電容量方式を用いて検出する。
【００２３】
図１は、本実施の形態に係る表面形状検出器１００の模式断面図、図２は、この表面形状検出器１００の平面図、図３は、図２のＡ−Ａ線に沿った断面図である。この表面形状検出器１００は、ベース基板９と、マトリックス状に配置された複数の検出電極１とを有している。以下、説明を簡潔にするために、４行×４列の検出電極１が設けられている例を説明する。
【００２４】
図２に示すように、マトリクス状に配置された各検出電極１は、それぞれ略正方形状に形成されている。図３に示すように、ベース基板９上には、各検出電極１に接続されたスイッチング素子２がそれぞれ設けられている。各スイッチング素子２は、薄膜トランジスタ（ＴＦＴ）等のトランジスタによって構成されている。
【００２５】
１行目および３行目に配置された各検出電極１にそれぞれ接続されるスイッチング素子２は、接続された各検出電極１の一方のコーナー部（図２において、右上のコーナー部）に対応する位置にそれぞれ設けられている。ベース基板９上には、１行目および３行目の検出電極１にそれぞれ接続された各スイッチング素子２の近傍に、行方向に沿って走査線１４がそれぞれ設けられており、各走査線１４は、各走査線１４の近傍にて行方向に沿って配置されたすべてのスイッチング素子２に接続されている。従って、１行目および３行目の各検出電極１に沿って配置された各走査線１４は、２行目および４行目の各検出電極１の遠方側の側縁部に沿ってそれぞれ配置されている。
【００２６】
２行目および４行目に配置された各検出電極１にそれぞれ接続されるスイッチング素子２は、接続された各検出電極１の一方のコーナー部（図２において、右下のコーナー部）に対応する位置にそれぞれ設けられている。ベース基板９上には、２行目および４行目の検出電極１にそれぞれ接続された各スイッチング素子２の近傍に、行方向に沿って走査線１５がそれぞれ設けられており、各走査線１５は、各走査線１５の近傍にて行方向に沿って配置されたすべてのスイッチング素子２に接続されている。従って、２行目および４行目の各検出電極１に沿って配置された各走査線１５は、１行目および３行目の各検出電極１の遠方側の側縁部に沿ってそれぞれ配置されている。
【００２７】
ベース基板９上には、列方向に沿って配置されたすべての検出電極１にそれぞれ接続されたスイッチング素子２の近傍に、列方向に沿って信号線１６がそれぞれ設けられている。各信号線１６は、各信号線１６の近傍にて列方向に沿って配置されたすべてのスイッチング素子２に接続されている。従って、各信号線１６は、列方向に沿って配置された各検出電極１の一方の側縁部（図２において、右側の側縁部）に沿ってそれぞれ配置されている。このように、各信号線１６と各走査線１４、１５とは、ベース基板９上において所定の格子状に配設されており、各信号線１６と各走査線１４、１５とのそれぞれの交点の近傍に各スイッチング素子２がそれぞれ配置されている。
【００２８】
このように、ベース基板９上には、走査線１４、１５、信号線１６およびスイッチング素子２が形成されている。これらの走査線１４、１５、信号線１６およびスイッチング素子２によって、アクティブマトリックスアレイ１７が構成されている。
【００２９】
ベース基板９上には、アクティブマトリックスアレイ１７を覆うように層間絶縁膜１２が設けられており、層間絶縁膜１２上には、検出電極１がマトリックス状に設けられている。
【００３０】
１行目および３行目のスイッチング素子２および走査線１４は、２行目および４行目の各検出電極１の遠方側にそれぞれ偏った位置に配置されており、２行目および４行目のスイッチング素子２および走査線１５は、１行目および３行目の各検出電極１の遠方側に偏った位置に配置されている。
【００３１】
各検出電極１は、絶縁膜１０によって覆われており、絶縁膜１０上には、１行目に配置されたすべての検出電極１と２行目に配置されたすべての検出電極１との間、および３行目に配置されたすべての検出電極１と４行目に配置されたすべての検出電極１との間に対応して、放電用電極７が行方向に沿って互いに平行にそれぞれ設けられている。このように、放電用電極７は、隣接する２行の検出電極に対して１本の割合で、対応する２行の検出電極１間に対応してそれぞれストライプ状に設けられている。各放電用電極７は、表面形状検出器１００の外部に引き出され、グランドレベルに接地されている。
【００３２】
このように、各スイッチング素子２および走査線１４，１５は、すべての検出電極１（画素電極）に対して同一の位置関係を有するように配置されているのではなく、各スイッチング素子２は、放電用電極７から可能な限り離れた位置に、すなわち、各スイッチング素子２が接続された検出電極１において放電用電極７の遠方側であって、各検出電極１において同じ側に位置する１つのコーナー部にそれぞれ対向する位置に配置されている。
【００３３】
次に、図３に基づいて、各検出電極１およびスイッチング素子２の構成をさらに詳細に説明する。ベース基板９は、絶縁性を有しており、例えば、ガラス基板によって構成されている。絶縁性基板であるガラス基板は、従来のＭＯＳプロセスに用いるシリコン（Ｓｉ）基板と比べて特に安価である。絶縁性基板は、Ｓｉ基板と比べて大きな面積を有する基板を容易に作製することができる。従って、１枚の大きな面積を有するべース基板から多数の検出素子（検出電極）を形成することができるので、Ｓｉ基板をベースにした従来の表面形状検出素子（指紋センサ等）に比べて、検出素子１個当りの価格を安価に製造することができる。
【００３４】
このベース基板９上に設けられた各スイッチング素子２は、ベース基板９上に設けられた走査線１４または走査線１５と接続されたゲート電極３と、信号線１６に接続されたソース電極４と、ドレイン電極５とをそれぞれ有している。ゲート電極３は、Ｔａ、Ａｌ、ＩＴＯ等の導電膜によって所定のパターンになるように、ベース基板９上に形成されている。ベース基板９上のほぼ全面には、ゲート電極３を覆うように、ゲート絶縁膜６が形成されている。ゲート絶縁膜６は、ＳｉＮ_xやＳｉＯ_x等によって構成されている。
【００３５】
ゲート電極３の上方には、このゲート絶縁膜６を介して、ＴＦＴのチャネル部となる図示しないチャネル層と、ソース電極４とドレイン電極５とのコンタクトを図るための図示しないコンタクト層とが形成されている。このチャネル層およびコンタクト層は、アモルファスシリコン（ａ−Ｓｉ）またはポリシリコン（ｐ−Ｓｉ膜）によって、所定のパタ一ンになるように形成されている。コンタクト層の上には、Ｔａ、Ａｌ、ＩＴＯ等の導電膜によって、所定のパターンになるように、ソース電極４およびドレイン電極５がそれぞれ形成されている。ソース電極４は、ゲート絶縁膜６上に設けられた信号線１６に接続されている。
【００３６】
走査線１４、１５、信号線１６およびスイッチング素子２の上には、ベース基板９上のほぼ全面を覆うように、層間絶縁膜１２が設けられている。層間絶縁膜１２は、感光性アクリル樹脂、感光性ポリイミド樹脂等によって構成されており、スピナー等の塗布装置を用いて厚さ約３μｍに成膜されている。層間絶縁膜１２には、ドレイン電極５が露出するように、コンタクトホール１３が形成されている。このコンタクトホール１３は、層間絶縁膜１２を貫通する微細な孔である。
【００３７】
各検出電極１は、層間絶縁膜１２の上に形成されている。この検出電極１は、層間絶縁膜１２に形成されたコンタクトホール１２内にてドレイン電極５と接続するように、スイッチング素子２を覆うように形成されている。
【００３８】
層間絶縁膜１２上には、各検出電極１を覆うように、絶縁膜（パッシベーション膜）１０が、層間絶縁膜１２上の略全面にわたって形成されている。図１に示すように、絶縁膜１０の上には、その表面に凹凸が形成された被検出物体１８が接触できるようになっている。この絶縁膜１０は、無機系の絶縁膜、有機系の絶縁膜等の各種絶縁膜によって構成されている。例えば、ＳｉＮ_x、Ｔａ₂Ｏ₅、ＴｉＯ₂、ＳｉＯ₂等から成る膜を、０．２μｍ〜５μｍの厚みに形成して使用することができる。
【００３９】
放電用電極７は、絶縁膜１０の上に、隣接する２行の検出電極１ごとに、隣接する２行の検出電極１の間に対応した位置に形成されており、従って、放電用電極７は、各検出電極１と重ならないように配置されている。この放電用電極７は、Ｔａ、Ｔｉ、Ａｌ、Ｍｏ、Ｎｉ等の金属膜によって構成されている。
【００４０】
図１に示すように、各信号線１６には、読み出し回路１９が接続されており、各検出電極１が検出した静電容量が、読み出し回路１９によって計測される。
【００４１】
このような構成を有する表面形状検出器１００においては、図１に示すように被検出物体１８が絶縁膜１０の表面に接触すると、この被検出物体１８と各検出電極１との間に、絶縁膜１０の静電容量Ｃｙが発生し、被検出物体１８の表面に形成された凹凸に応じて被検出物体１８と絶縁膜１０との間の空気層において結合容量Ｃｚが発生する。
【００４２】
各走査線１４および１５を列方向に沿って交互に順次走査して各スイッチング素子２を制御することによって、すべての検出電極１から被検出物体１８と各検出電極１との間の静電容量の値を読み出すことができる。各検出電極１から検出される容量値Ｃｏｕｔは、
Ｃｏｕｔ＝（Ｃｘ＋Ｃｙ×Ｃｚ）／（Ｃｙ＋Ｃｚ）、
となる。
【００４３】
ここで、
Ｃｙ：絶縁膜１０の容量、
Ｃｚ：被検出物体１８と絶縁膜１０との間の空気層における結合容量、
Ｃｘ：検出電極１において発生する寄生容量、
である。従って、検出される容量値Ｃｏｕｔが最大になるのは、空気層における結合容量Ｃｚが無限大になるとき（Ｃｚ→∞）であり、このときの容量値Ｃｏｕｔ（ｍａｘ）は、
Ｃｏｕｔ（ｍａｘ）＝Ｃｙ、
となる。検出される容量値Ｃｏｕｔが最小になるのは、空気層における結合容量Ｃｚがゼロになるとき（Ｃｚ→０）であり、このときの容量値Ｃｏｕｔ（ｍｉｎ）は、
Ｃｏｕｔ（ｍｉｎ）＝Ｃｘ／Ｃｙ、
となる。
【００４４】
このように、各検出電極１から検出される容量値Ｃｏｕｔは、被検出物体１８の表面の凹凸に応じて発生する結合容量Ｃｚに応じた値をとるので、各検出電極１から容量値Ｃｏｕｔの２次元分布情報を読み出すことによって、被検出物体１８の表面形状（凹凸パターン）を得ることができる。
【００４５】
この静電容量値の２次元分布を正確に検出するためには、被検出物体１８の電位が被検出物体１８のどの場所においても同じ電位であることが必要である。また、再現性のよい検出結果を得るためには、被検出物体１８の電位が、各検出時において常に同じ電位であることも必要である。さらに、被検出物体１８が大きな静電気を有している場合には、被検出物体１８が接触することによって、放電用電極７に多大な電圧が印加され、スイッチング素子２が静電破壊するおそれがあるので、被検出物体１８が検出電極１に近づく際に、被検出物体１８の静電気を放電して被検出物体１８の電位を一定にする必要がある。絶縁膜１０の上に設けられ、グランドレベルに接地された放電用電極７は、被検出物体１８と接触すると、被検出物体１８の静電気を放電（あるいは充電）し、被検出物体１８の電位が被検出物体１８のどの場所においても同じ電位であり、かつ各検出時において常に同じ電位に固定する。
【００４６】
１行目に配置された検出電極１にそれぞれ接続されるスイッチング素子２は、接続された各検出電極１の右上のコーナー部に対応する位置にそれぞれ設けられており、この位置は、１行目と２行目との検出電極１の間に対応して設けられた放電用電極７から十分離れているので、この放電用電極７に多大な電圧が印加された場合であっても、これらのスイッチング素子２は静電破壊されるおそれがない。同様に、２行目に配置された検出電極１にそれぞれ接続されるスイッチング素子２は、接続された各検出電極１の右下のコーナー部に対応する位置にそれぞれ設けられており、この位置は、１行目と２行目との検出電極１の間に対応して設けられた放電用電極７から十分離れているので、この放電用電極７に多大な電圧が印加された場合であっても、これらのスイッチング素子２は静電破壊されるおそれがない。３行目および４行目に配置されたスイッチング素子２についても、同様に、３行目と４行目との検出電極１の間に対応して設けられた放電用電極７に多大な電圧が印加された場合であっても、これらのスイッチング素子２は静電破壊されるおそれがない。
【００４７】
なお、１行目および３行目に配置された検出電極１にそれぞれ接続されるスイッチング素子２が、接続された各検出電極１の右上のコーナー部に対応する位置にそれぞれ設けられ、２行目および４行目に配置された検出電極１にそれぞれ接続されるスイッチング素子２が、接続された各検出電極１の右下のコーナー部に対応する位置にそれぞれ設けられる例を説明したが、本発明はこれに限定されない。各スイッチング素子２は、被検出物体１８が静電気を放電した結果、放電用電極７に印加される電圧によってスイッチング素子２が静電破壊されない程度に、放電用電極７から十分離れた位置に配置されていればよい。例えば、放電用電極７を列方向に沿って設け、設けられた放電用電極７の遠方側に位置するようにスイッチング素子２を列方向に沿った各検出電極１に対して片寄らせて配置してもよい。
【００４８】
本実施の形態においては、説明を簡潔にするために、４行×４列の検出電極１が設けられており、１行目に配置されたすべての検出電極１と２行目に配置されたすべての検出電極１との間、および３行目に配置されたすべての検出電極１と４行目に配置されたすべての検出電極１との間に対応させて、放電用電極７が行方向に沿ってそれぞれ設けられている例を説明したが、本発明はこれに限定されない。例えば、Ｐ行×Ｑ列の検出電極１を設け（ＰおよびＱは、それぞれ４よりも大きい整数）、放電用電極は、（２Ｎ−１）行目（Ｎは１以上の整数）に配置された各検出電極と２Ｎ行目に配置された各検出電極との間に配置するようにしてもよい。
【００４９】
この表面形状検出器１００を指紋センサとして使用する場合は、マトリクス状に配置された複数の検出電極（画素電極）１の密度を２００ｐｐｉ〜６００ｐｐｉとし、指紋を検出することができるアクティブ領域（画素となる検出電極１がマトリックス状に配置された領域）がｌ０ｍｍ×１０ｍｍ〜３０ｍｍ×３０ｍｍになるように構成すればよい。
【００５０】
さらに、ベース基板９は、セラミックス基板またはプラスティック基板によって構成してもよい。プラスティック基板は、薄く、軽く、かつ割れ難いという特徴を有している。
【００５１】
さらに、ゲート絶縁膜６は、ＳｉＮ_x、ＳｉＯ_x等に限らず、ゲート電極３を陽極酸化した陽極酸化膜によって構成してもよい。
【００５２】
さらに、スイッチング素子２は、図２に示すような逆スタガ構造の薄膜トランジスタ（ＴＦＴ）に限らず、正スタガ構造の薄膜トランジスタ（ＴＦＴ）であってもよく、さらには、薄膜トランジスタ（ＴＦＴ）に限らず、ＭＩＭまたはダイオードによって構成してもよい。
【００５３】
さらに、層間絶縁膜１２は、プロセスの簡略化が可能なことから、感光性を有する樹脂材料を用いたが、感光性を有さない材料であってもよい。例えば、非感光性のポリイミド樹脂、ＢＣＢ樹脂、ＳｉＮ_X、ＳｉＯ₂等の、エッチングによってコンタクトホールを形成することができる材料であれば、層間絶縁膜１２として使用することができる。
【００５４】
以上のように本実施の形態によれば、各スイッチング素子２は、被検出物体１８が数ＫＶといった大きな静電気を有していることによって、放電時において放電用電極７に多大な電圧が印加された場合であっても、各スイッチング素子２が静電破壊されない程度に放電用電極７から十分離れた位置に配置されている。このため、数ＫＶといった大きな静電気を有している被検出物体１８が放電し、放電電極７に多大な電圧が印加された場合であっても、各スイッチング素子２は静電破壊されるおそれがない。
【００５５】
また、放電用電極７は、表面形状検出器１００の最表層に設けられた絶縁膜１０の上に露出した構成になっているので、この放電用電極７は被検出物体１８と容易に接触することができる。このため、被検出物体１８に帯電した静電気を確実に放電することができる。
【００５６】
図４〜図６は、図３に示した表面検出器１００の構造の変形例であり、放電用電極７を形成する位置が図３の表面検出器１００と異なっている。図４に示す例では、放電用電極７は、検出電極１と同じ層内に形成されている。すなわち、図３に示す表面検出器１００において、放電用電極７は絶縁層１０の上に設けられているが、図４に示す表面検出器２００では、検出電極１と同様に、層間絶縁膜１２の上に設けられている。放電用電極７は、検出電極１と同一の材料によって構成されている。放電用電極７の上には、適当な間隔をあけて、導電性パッド８が設けられている。導電性パッド８は、被検出物体１８と容易に接触できるように、その上部が絶縁層１０の表面に露出している。導電性パッド８は、金属を用いた湿式メッキ法によって形成することができる。導電性パッド８は、放電用電極７上であれば、どこに形成してもよい。導電性パッド８を設ける替わりに、放電用電極７の上に存在する絶縁膜１０を除去して放電用電極７を露出させるようにしてもよい。放電用電極７を露出させると、被検出物体に帯電した静電気を効率良く放電させることができる。
【００５７】
図５においては、放電用電極７は、ソース電極４およびドレイン電極５と同じ層内に形成されている。図３に示す表面検出器１００において、放電用電極７は絶縁層１０の上に設けられているが、図５に示す表面検出器３００では、ソース電極４およびドレイン電極５と同様に、ゲート絶縁膜６の上に設けられている。この放電用電極７は、ソース電極４およびドレイン電極５と同一の材料によって構成されている。放電用電極７の上には、適当な間隔をあけて、導電性パッド３０８が層間絶縁膜１２と絶縁膜１０とを貫通するように設けられている。導電性パッド３０８を設ける替わりに、放電用電極７の上に存在する層間絶縁膜１２および絶縁膜１０を除去して放電用電極７を露出させるようにしてもよい。
【００５８】
図６においては、放電用電極７は、ゲート電極３と同じ層内に形成されている。図３に示す表面検出器１００において、放電用電極７は絶縁層１０の上に設けられているが、図６に示す表面検出器３００では、ゲート電極３と同様に、ベース基板９の上に設けられている。この放電用電極７は、ゲート電極３と同一の材料によって構成されている。この放電用電極７の上には、適当な間隔をあけて、導電性パッド４０８がゲート絶縁膜６と層間絶縁膜１２と絶縁膜１０とを貫通するように設けられている。導電性パッド４０８を設ける替わりに、放電用電極７の上に存在するゲート絶縁膜６、層間絶縁膜１２および絶縁膜１０を除去して放電用電極７を露出させるようにしてもよい。
【００５９】
図７は、導電性パッド８を形成する位置を説明する平面図である。導電パッド８を形成する位置としては、放電用電極７上であればどの位置でもよく、必ずしも１個の検出電極１（１画素）当たり１個の導電性パッド８を配置する必要はない。例えば、図７に示すように４個の検出電極１（２画素）毎に１個の導電性パッド８を配置する構成であってもよい。
【００６０】
図４〜図６に示す表面形状検出器２００、３００および４００においては、放電用電極７は絶縁膜１０の下に配設されて導電性パッド８、３０８、４０８と接続されていることにより、被検出物体１８と絶縁膜１０とが頻繁に接触した場合であっても、放電用電極７自身が摩耗や削傷により断線することがないという効果を奏する。また、最表層に放電用電極７が露出しない構造になるので、外傷等による放電用電極７の断線不良を回避することができる。
【００６１】
さらに、放電用電極７に接続される導電パッド８、３０８、４０８を、前記絶縁膜１０の表面に露出させる構成では、放電用電極７が絶縁膜１０に覆われているにもかかわらず、放電用電極７を被検出物体１８と電気的に容易に接続させることができる。このため、被検出物体１８に帯電した静電気を確実に放電することができる。
【００６２】
図４に示す表面形状検出器２００では、放電用電極７は、検出電極１と同じ層において同一の材料によって構成されているので、検出電極１と同一のプロセスによって形成することができる。同様に、図５に示す表面形状検出器３００では、放電用電極７は、ソース電極４およびドレイン電極５と同じ層において同一の材料によって構成されているので、ソース電極４およびドレイン電極５と同一のプロセスによって形成することができる。さらに、図６に示す表面形状検出器４００では、放電用電極７は、ゲート電極３と同じ層において同一の材料によって形成されているので、ゲート電極３と同一のプロセスによって形成することができる。
【００６３】
本実施の形態においては、絶縁性基板上にＴＦＴ素子を形成したアクティブマトリクスアレイを用いた例を挙げて説明してきたが、本発明はこれに限定されるものでは無く、Ｓｉ基板上にＭＯＳトランジスタを形成したアクティブマトリクスアレイを用いてもよい。
【００６４】
【発明の効果】
以上のように本発明によれば、被検出物体に帯電した静電気により、放電用電極に大電圧が印加された場合であっても、トランジスタからなるスイッチング素子が放電用電極から十分離れた位置に配置されているので、トランジスタの静電破壊を最小限に留めることができる。
【図面の簡単な説明】
【図１】実施の形態に係る表面形状検出器の模式断面図
【図２】実施の形態に係る表面形状検出器の平面図
【図３】図２におけるＡ−Ａ線に沿った断面図
【図４】実施の形態に係る他の表面形状検出器の断面図
【図５】実施の形態に係るさらに他の表面形状検出器の断面図
【図６】実施の形態に係るさらに他の表面形状検出器の断面図
【図７】実施の形態に係る導電性パッドを形成する位置を説明する平面図
【図８】「静電容量方式」を用いた表面形状検出器の原理図
【図９】従来の表面形状検出器の平面図
【図１０】従来の他の表面形状検出器の断面斜視図
【符号の説明】
１検出電極
２スイッチング素子
７放電用電極
８電極パッド
９基板
１０絶縁膜
１１開口部
１２層間絶縁膜

Claims

マトリックス状に配置されており、被検出物体との距離に応じた静電容量を検出するために該被検出物体が接触する絶縁膜にて覆われて設けられた複数の検出電極と、
前記各検出電極にそれぞれ接続されたスイッチング素子と、
該スイッチング素子のそれぞれからの出力に基づいて前記静電容量をそれぞれ計測する読み出し回路と、
（２Ｎ−１）行目または（２Ｎ−１）列目（Ｎは１以上の整数）に配置された前記検出電極のそれぞれと、２Ｎ行目または２Ｎ列目に配置された前記検出電極のそれぞれとの間に対応する位置に配置されて、前記被検出物体に導通して該被検出物体の静電気を放電させる放電用電極とを具備し、
前記各スイッチング素子は、該スイッチング素子のそれぞれに接続された前記検出電極における、該検出電極に近接して配置された前記放電用電極に対して遠方側の側縁部に対応する位置にそれぞれ配置されていることを特徴とする表面形状検出器。
前記放電用電極は、前記絶縁膜の上に形成されている、請求項１記載の表面形状検出器。
前記各スイッチング素子が層間絶縁膜にて覆われており、前記各検出電極と前記各放電用電極とは、該層間絶縁膜の上に形成されて、前記各放電用電極が、前記各検出電極とともに、前記絶縁膜で覆われている、請求項１記載の表面形状検出器。
前記各放電用電極には、前記絶縁膜の表面に露出する導電パッドがそれぞれ接続されている、請求項３記載の表面形状検出器。
前記各スイッチング素子および前記放電用電極は、同一層内に形成されており、
前記各スイッチング素子と前記各放電用電極とが層間絶縁膜によって覆われており、
前記各放電用電極には、該層間絶縁膜および前記絶縁膜を貫通する導電パッドが設けられている、請求項１記載の表面形状検出器。