JP3864497B2

JP3864497B2 - Control device with overcurrent protection circuit

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Publication number: JP3864497B2
Application number: JP14268397A
Authority: JP
Inventors: 久幸佐藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-05-30
Filing date: 1997-05-30
Publication date: 2006-12-27
Anticipated expiration: 2017-05-30
Also published as: JPH10335997A

Description

【０００１】
【発明の属する技術分野】
本発明は、制御装置本体から出力された電気信号に基づいて被制御装置となる負荷を駆動する駆動信号を出力する制御装置の出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種の制御装置の出力回路は、例えばプログラマブルコントローラに使用されており、図５に示すようなものが知られている。図５はプログラマブルコントローラの全体構成を示すブロック図である。図５において、プログラマブルコントローラ１０は、検出装置２からの電気信号を入力端子Ｓ、Ｇを介して入力するｍ個の入力回路１２と、出力端子Ｐ、Ｏ、Ｍを介して被制御装置４を駆動するための駆動信号を出力するｎ個の出力回路１４と、周知のＣＰＵ、ＲＯＭ、ＲＡＭ等からなるマイクロコンピュータを中心にして構成され、各入力回路１２からの入力信号に基づき、予め設定された所定のシーケンスプログラムに従って各出力回路１４を介して被制御装置４を駆動制御する論理演算部１６と、外部より供給される直流あるいは交流のシステム用電源ＶＳに接続され、このシステム用電源ＶＳの電源電圧を論理演算部１６にて使用可能な所定の直流電圧に変換するコンバータ１８と、論理演算部１６が実行するシーケンスプログラムを外部のプログラム用ツール６等から入力するために外部装置とデータの送受信を行う通信部２０とを備えている。
【０００３】
ここで、出力回路１４は、直流電源ＶＬおよびこの電源ＶＬのマイナス側に接続されたランプ、モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとともに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタが接続されるＰＮＰ型トランジスタ（出力素子）２２と、抵抗２４を介してトランジスタ２２のベースにコレクタが接続されるとともに電源ＶＬのマイナス側（端子Ｍ）にエミッタが接続されるフォトトランジスタ２６ａおよび論理演算部１６の演算結果に応じて発光しフォトトランジスタ２６ａを駆動する発光ダイオード２６ｂからなるフォトカプラ２６と、端子Ｍから端子Ｏへの方向を順方向として接続されたフライホイールダイオード２８とを備えている。
【０００４】
この出力回路１４においては、検出装置２からの検出信号が入力回路１２を介して論理演算部１６に入力されると、論理演算部１６はフォトカプラ２６の発光ダイオード２６ｂを発光させ、フォトカプラ２６のフォトトランジスタ２６ａがオンすることにより、出力素子のトランジスタ２２のエミッタ−ベース間に電位差が生じてトランジスタ２２がオンする。すると、直流電源ＶＬからトランジスタ２２のエミッタとコレクタを介して電流が流れ、被制御装置４の負荷Ｌが駆動される。
【０００５】
上記した従来の出力回路においては、短絡等により過電流を生じた場合、被制御装置を短絡状態から保護するため、通常は溶断ヒューズを用いている。しかしながら、溶断ヒューズは出力素子を保護するために設けるものでないため、溶断ヒューズが溶断しなかった場合には出力素子を保護することができなく、かつ溶断ヒューズが溶断しても応答性が悪く、出力素子を保護できないという問題があった。このため、溶断ヒューズを瞬断性が要求されるこの種の出力回路に用いるには好ましくない。また、溶断ヒューズが溶断する毎に、新たな溶断ヒューズと交換しなければならなく、保守の作業性が悪いという問題も生じた。
【０００６】
そこで、出力回路に溶断ヒューズ等を使わずに、過電流から出力素子を保護するものを本出願人は特開平９−３４５１３号において提案した。このものは、図６に示すように、出力素子として電界効果トランジスタ（ＦＥＴ）２６１，２６２を用い、これらの各ＦＥＴ２６１，２６２を過電流から保護するために、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧を検出して、このドレイン−ソース間オン電圧が所定値以上になると過電流と判定して各ＦＥＴ２６１，２６２の動作を遮断して各ＦＥＴ２６１，２６２を過電流から保護するようにしている。
【０００７】
この際、フォトカプラ２１０がオン動作してから各ＦＥＴ２６１，２６２が完全にオン動作するまでに遅れを生じるため、各ＦＥＴ２６１，２６２のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出する可能性がある。この誤検出を防止するため、各ＦＥＴ２６１，２６２が完全にオン動作するまではドレイン−ソース間オン電圧の検出を無効にする必要がある。
【０００８】
そこで、上記特開平９−３４５１３号においては、各ＦＥＴ２６１，２６２のゲート電圧に対して抵抗２３２とコンデンサ２３３による充電回路を設け、トランジスタ２３１のベース電圧の立ち上がりを各ＦＥＴ２６１，２６２のゲート電圧より遅らせるようにしている。これにより、各ＦＥＴ２６１，２６２のゲート電圧が立ち上がり、各ＦＥＴ２６１，２６２が完全にオン動作した頃を見計らってトランジスタ２３１をオン動作させる。トランジスタ２３１がオン動作するに伴い、トランジスタ２３０がオフ動作するため、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧の検出を開始することとなる。
【０００９】
各ＦＥＴ２６１，２６２がオン動作することにより、負荷３００に電源３０１より給電されるようになるが、負荷３００を駆動する電源３０１が交流であるため、出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合と、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合とがある。
【００１０】
出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合、ＦＥＴ２６１においては、ドレイン２６１ｄからソース２６１ｓに向けて負荷電流が流れて接地電位（ＤＣ／ＤＣＧＮＤ）を基準とした正のドレイン−ソース間オン電圧が発生する。また、ＦＥＴ２６２においては、寄生ダイオード２６４を介してソース２６２ｓからドレイン２６２ｄに向けて負荷電流が流れる。このとき、寄生ダイオード２６４による電圧降下により接地電位（ＤＣ／ＤＣＧＮＤ）を基準とした負のドレイン−ソース間電圧が発生する。
【００１１】
一方、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合、ＦＥＴ２６２においては、ドレイン２６２ｄからソース２６２ｓに向けて負荷電流が流れて接地電位（ＤＣ／ＤＣＧＮＤ）を基準とした正のドレイン−ソース間オン電圧が発生する。また、ＦＥＴ２６１においては、寄生ダイオード２６３を介してソース２６１ｓからドレイン２６１ｄに向けて負荷電流が流れる。このとき、寄生ダイオード２６３による電圧降下により接地電位（ＤＣ／ＤＣＧＮＤ）を基準とした負のドレイン−ソース間電圧が発生する。
【００１２】
【発明が解決しようとする課題】
ところで、半田付け不良、ＦＥＴ２６１あるいはＦＥＴ２６２の故障等の何らかの理由により、ＦＥＴ２６１あるいはＦＥＴ２６２がオンできなかった場合においては、ＦＥＴ２６１あるいはＦＥＴ２６２に電源３０１より電圧が印加され、ＦＥＴ２６１あるいはＦＥＴ２６２のドレイン−ソース間に電圧が発生する。
【００１３】
しかしながら、上述の特開平９−３４５１３号の発明においては、正のドレイン−ソース間オン電圧のみ、即ち、出力端子Ｐから各ＦＥＴ２６１，２６２を介して出力端子Ｏに負荷電流が流れる場合は、ＦＥＴ２６１のドレイン−ソース間オン電圧のみを検出し、出力端子Ｏから各ＦＥＴ２６２，２６１を介して出力端子Ｐに負荷電流が流れる場合は、ＦＥＴ２６２のドレイン−ソース間オン電圧のみを検出しているため、ＦＥＴ２６１あるいはＦＥＴ２６２がオン動作できなかった場合においては過電流に基づくドレイン−ソース間オン電圧であるのか、あるいは電圧印加に基づくドレイン−ソース間電圧であるのか、見分けが付かなく、過電流として誤検出するという問題を生じた。
【００１４】
【課題を解決するための手段】
本発明の目的は、上記の問題を解決するため、電界効果トランジスタのドレイン−ソース間オン電圧と降下電圧とを検出して、過電流状態と電界効果トランジスタがオンしていない状態とを見分けられるようにすることにある。この目的は、検出装置から入力される検出信号に基づいて予め設定したプログラムの論理演算処理を実行してその演算結果を示す制御信号を出力する論理演算部と、該論理演算部から出力される制御信号を被制御装置となる負荷の駆動制御信号として出力する出力素子として直列接続した一対の電界効果トランジヅタを用いた出力回路と、前記電界効果トランジスタのオン作動時にサージ許容時間が経過したとき検出したドレインーソース間オン電圧が第１基準電圧より大きいとき過負荷電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断し、前記電界効果トランジスタのオン作動時に前記サージ許容時間が経過する前に（サージ許容時間の経過中に）検出したドレインーソース間オン電圧が前記第１基準電圧より大きな第２基準電圧（Vs）より大きいとき短絡電流検出信号を出力して前記電界効果トランジスタのオン作動を遮断する過電流保護回路とを備えた制御装置において、前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレインーソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出不能にし、前記ドレインーソース間オン電圧の電圧降下が所定の基準電圧を超過したとき前記過電流保護回路による過負荷電流及び短絡電流の検出を可能にする負荷電流検出回路を設けたことを特徴とする過電流保護回路を備えた制御装置を提供することにより達成される。
【００１５】
上記のように構成した制御装置においては、前記論理演算部から前記駆動制御信号が出力されたとき前記電界効果トランジスタのいずれか一方又は両方がオン作動しないでそのドレイン−ソース間オン電圧の電圧降下が所定の基準電圧を超えないとき前記過電流保護回路による過負荷電流及び短絡電流の検出を不能にしたことにより、接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタのいずれか一方又は両方がオン動作しない場合、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【００１６】
接続不良、故障等の何らかの理由により、直列接続した電界効果トランジスタの一方、あるいは両方がオン動作しない場合、直列接続した電界効果トランジスタには負荷電流が流れることはない。このため、オン動作した電界効果トランジスタの降下電圧を検出するようにすれば負荷電流を検出することが可能になる。そこで、この発明においては、直列接続した一方の電界効果トランジスタのドレイン−ソース間電圧を検出して第１基準電圧より大きいときには過負荷電流検出信号を出力し、第２基準電圧より大きいときには短絡電流検出信号を出力するようにし、直列接続した他方の電界効果トランジスタのドレイン−ソース間電圧を検出して負荷電流を検出するようにしている。
【００１７】
このように、一方の電界効果トランジスタのドレイン−ソース間電圧を検出し、他方の電界効果トランジスタの負荷電流を検出するようにすると、負荷用の電源から印加される電圧により電界効果トランジスタにドレイン−ソース間電圧が発生しても、この電圧をドレイン−ソース間オン電圧として誤検出することが防止できるようになり、電界効果トランジスタがオン動作していない場合を過電流として誤検出することが防止できるようになる。
【００１８】
【発明の実施の形態】
以下に、図に基づいて本発明の実施の形態を説明する。図１は本発明の出力回路をプログラマブルコントローラに適用した場合の本実施の形態の回路図である。図１に示すように、本実施の形態の出力回路１００は、図示しない論理演算部（図５参照）の演算結果が端子Ｃより入力され、この演算結果に応じて発光する発光ダイオード１１１と発光ダイオード１１１が発光することにより駆動されるフォトトランジスタ１１２からなるフォトカプラ１１０と、フォトカプラ１１０が駆動することによりターンオンされる出力素子、即ち、第１電界効果トランジスタ（第１ＦＥＴ）１６１と第２電界効果トランジスタ（第２ＦＥＴ）１６２と、これらのフォトカプラ１１０と第１ＦＥＴ１６１および第２ＦＥＴ１６２よりなる出力素子との間に配置される後述する各回路とから構成される。
【００１９】
各回路は、ＦＥＴ１６１、１６２の駆動回路、負荷電流検出回路、短絡電流および過負荷電流の検出動作を開始させる検出開始回路、ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）検出回路、短絡電流検出回路、サージ許容回路、過負荷電流検出回路、ＦＥＴ１６１、１６２のターンオフラッチ回路、異常信号フィードバック回路等により構成される。ここで、ダイオード１６３および１６４はＦＥＴ１６１、１６２のそれぞれの寄生ダイオードを示している。
【００２０】
ＦＥＴ１６１、１６２の駆動回路はＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１とから構成され、フォトトランジスタ１１２のコレクタとＮＰＮトランジスタ１７０のコレクタとが接続され、ＰＮＰトランジスタ１７１のコレクタは接地電位（ＤＣ／ＤＣＧＮＤ）に接続されている。ＮＰＮトランジスタ１７０のエミッタとＰＮＰトランジスタ１７１のエミッタとの接続点は、ゲート抵抗１１６を介して第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇおよび１６２ｇに接続されている。各ゲート１６１ｇ、１６２ｇはゲート抵抗１１７を介して接地電位（ＤＣ／ＤＣＧＮＤ）に接続されている。
【００２１】
第１ＦＥＴ１６１のソース１６１ｓと第２ＦＥＴ１６２のソース１６２ｓは共通に接続され、第１ＦＥＴ１６１のドレイン１６１ｄに接続される出力端子Ｌと第２ＦＥＴ１６２のドレイン１６２ｄに接続される出力端子Ｏとの間には被制御装置となる負荷３００と負荷３００を駆動する負荷用交流電源３０１とが接続され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作することにより負荷３００に負荷用交流電源３０１から電力が供給されて負荷３００が駆動されることとなる。
【００２２】
負荷電流検出回路は第１比較器１８０から構成され、この第１比較器１８０のＧＮＤにはダイオード１８７，１８８，１８９のアノードが接続され、ダイオード１８７のカソードは接地電位（ＤＣ／ＤＣＧＮＤ）に接続され、ダイオード１８８のカソードは第１ＦＥＴ１６１のドレイン１６１ｄに、ダイオード１８９のカソードは第２ＦＥＴ１６２のドレイン１６２ｄにそれぞれ接続されている。
これにより、第１比較器１８０のＧＮＤは、ダイオード１８８を介して第１ＦＥＴ１６１のドレイン１６１ｄに接続され、ダイオード１８９を介して第２ＦＥＴ１６２のドレイン１６２ｄに接続され、ダイオード１８６を介して接地電位（ＤＣ／ＤＣＧＮＤ）に接続されるので、第１比較器１８０のＧＮＤレベルはこれらの内の最も低い電圧に引っ張られるようになる。このため、各ＦＥＴ１６１，１６２の抵抗降下により発生した負の電圧は第１比較器１８０のＧＮＤレベルとなり、これを基準として接地電位（ＤＣ／ＤＣＧＮＤ）の電圧を正の電圧として検出できるようになる。
【００２３】
第１比較器１８０の電源端子は定電流ダイオード１８４を介して直流電源（ＤＣ／ＤＣＶＣＣ）に接続している。この定電流ダイオード１８４とダイオード１８７，１８８，１８９のアノード間には、ツェナーダイオード１８１と、ツェナーダイオード１８１に並列に分割抵抗１８２，１８３を接続している。また、定電流ダイオード１８４と接地電位（ＤＣ／ＤＣＧＮＤ）間には抵抗１８５とダイオード１８６を直列に接続している。これにより、第１比較器１８０の電源電圧は直流電源（ＤＣ／ＤＣＶＣＣ）より定電流ダイオード１８４を通してツェナーダイオード１８１によって作られる。なお、定電流ダイオード１８４に代えて抵抗を用いても同様の機能を奏することができる。
【００２４】
ツェナーダイオード１８１によって作られる電圧を分割抵抗１８２，１８３により分割し、これらの共通接続点を第１比較器１８０の非反転入力端子に接続することにより、ＦＥＴ１６１あるいはＦＥＴ１６２の降下電圧の基準電圧となる。一方、抵抗１８５とダイオード１８６の接続点を第１比較器１８０の反転入力端子に接続し、第１比較器１８０の出力端子を抵抗１１４を介してトランジスタ１１３のベースに接続する。この状態で、ＦＥＴ１６１あるいはＦＥＴ１６２のどちらかに電圧降下が発生し、この降下電圧が分割抵抗１８２，１８３で設定された基準電圧を超過すると、第１比較器１８０の出力がＬｏｗになり、抵抗１１４を通してトランジスタ１１３のベースを引っ張るため、トランジスタ１１３はオン動作して後述するＦＥＴ１６１あるいはＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出開始が可能となる。
【００２５】
検出開始回路は検出開始回路はＰＮＰトランジスタ１１３より構成され、トランジスタ１１３のコレクタはフォトトランジスタ１１２のエミッタに接続され、これらの接続点は抵抗１１５を介してＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに接続されている。
【００２６】
このため、フォトトランジスタ１１２がオン動作することにより、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１のエミッタにはベース電圧に追従した電圧が発生する。これにより、直流電源（ＤＣ／ＤＣＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作することとなる。
【００２７】
ここで、両トランジスタ１７０，１７１を接続することなく、抵抗１１５とゲート抵抗１１６，１１７とを直列接続すると、各ＦＥＴ１６１，１６２のオン速度は抵抗１１５とゲート抵抗１１６，１１７の直列抵抗による各ＦＥＴ１６１，１６２のゲート容量への充電時定数で決定される。抵抗１１５の抵抗値は後述するサイリスタ１４０への保持電流により決定され、ゲート抵抗１１６，１１７は抵抗１１５とゲート駆動電圧により決定されるため、全体的にあまり小さい抵抗値とすることができなく、ゲート容量への充電時定数が大きくなることから各ＦＥＴ１６１，１６２のオン速度が遅くなる。
【００２８】
そこで、抵抗１１５とゲート抵抗１１６，１１７との間に両トランジスタ１７０，１７１を接続すると、ゲート抵抗１１６，１１７の抵抗値は抵抗１１５の抵抗値に関係なく設定することが可能となるため、ゲート抵抗１１６，１１７の抵抗値を小さく設定することにより、各ＦＥＴ１６１，１６２のオン速度を速くすることが可能になる。
【００２９】
フォトトランジスタ１１２のエミッタはトランジスタ１１３を介して抵抗１２１および１２２の一端に接続する。抵抗１２１の他端はダイオード１２４およびダイオード１２６のアノード側に接続し、ダイオード１２６のカソード側は第１ＦＥＴ１６１のドレイン１６１ｄに接続している。また、抵抗１２２の他端はダイオード１２５およびダイオード１２８のアノード側に接続し、ダイオード１２８のカソード側は第２ＦＥＴ１６２のドレイン１６２ｄに接続している。ダイオード１２４、１２５の各カソード側は抵抗１２３を介して接地電位（ＤＣ／ＤＣＧＮＤ）に接続するとともに抵抗１３７を介して第２比較器１３８の反転入力端子に接続している。
【００３０】
ここで、何らかの理由により第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２がオン動作できなかった場合、ダイオード１２４、１２５には負荷側の交流電源３０１より交流電圧が逆電圧として印加される恐れがある。そのため、ダイオード１２４、１２５としては高耐圧用ダイオードを用いて高電圧による破壊を防止するようにしている。
【００３１】
各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）検出回路は、ダイオード１２４、１２５、１２６、１２８と抵抗１２１、１２２、１３７とから構成され、ダイオード１２６およびダイオード１２８により各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が検出され、このドレイン−ソース間オン電圧（Ｖ_DS(ON)）に相当する電位が抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。この第２比較器１３８の反転入力端子に入力される電圧は、ダイオード１２４とダイオード１２５によりＯＲ接続されているため、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の高い方が印加されることとなる。
【００３２】
ここで、ダイオード１２４とダイオード１２５のカソード側の共通接続点は第１トランジスタ１３０のコレクタに接続し、そのエミツタは接地電位（ＤＣ／ＤＣＧＮＤ）に接続している。第１トランジスタ１３０のベースは抵抗１３３ａの一端とコンデンサ１３２の接続点に接続し、抵抗１３３ａの他端は抵抗１３３ｂの一端と第２トランジスタ１３１のコレクタに接続している。抵抗１３３ｂの他端は直流電源（ＤＣ／ＤＣＶＣＣ）に接続され、コンデンサ１３２の他端と第２トランジスタ１３１のエミツタは接地電位（ＤＣ／ＤＣＧＮＤ）に接続している。第２トランジスタ１３１のベースは抵抗１３４を介して接地電位（ＤＣ／ＤＣＧＮＤ）に接続するととともに、ツェナーダイオード１６５のアノードに接続している。ツェナーダイオード１６５のカソードは各ＦＥＴ１６１，１６２のゲート１６１ｇおよび１６２ｇに接続している。
【００３３】
このため、フォトカプラ１１０が動作しないときは、直流電源（ＤＣ／ＤＣＶＣＣ）より第１トランジスタ１３０のベースに電流が供給され、第１トランジスタ１３０はオン動作して、各ダイオード１２４、１２５のカソード側は接地電位（ＤＣ／ＤＣＧＮＤ）になる。
【００３４】
一方、フォトカプラ１１０が動作し、ゲート抵抗１１６，１１７の抵抗分割比に応じて第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作を開始すると第１比較器１８０の出力がＬｏｗレベルになって、トランジスタ１１３が動作し、ＦＥＴ１６１およびＦＥＴ１６２のドレイン−ソース間電圧の検出開始を可能とする。一方、第１トランジスタ１３０がオン動作している間は第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されないので、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出は無視される。これにより、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作するまでのドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧（Ｖ_DS(ON)）として誤検出することが防止できる。
【００３５】
ここで、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作し、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶ_BE電圧との和以上になると、第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１はオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出が開始されることとなる。
【００３６】
短絡電流検出回路は第２比較器１３８にて構成され、この第２比較器１３８の反転入力端子には抵抗１３７の一端とダイオード１３７ａとコンデンサ１３７ｂとの並列回路の一端が接続され、抵抗１３７の他端はダイオード１２４、１２５の各カソード側に接続し、ダイオード１３７ａとコンデンサ１３７ｂとの並列回路の他端は接地電位（ＤＣ／ＤＣＧＮＤ）に接続している。一方、第２比較器１３８の非反転入力端子には第３比較器１３６の出力が抵抗１３６ａを介して入力され、抵抗１３６ａの非反転入力端子との接続点には抵抗１３６ｂの一端と抵抗１３６ｃ一端が接続され、抵抗１３６ｂの他端は直流電源（ＤＣ／ＤＣＶＣＣ）に接続し、抵抗１３６ｃの他端は接地電位（ＤＣ／ＤＣＧＮＤ）に接続している。
【００３７】
ここで、抵抗１３６ｂの抵抗値Ｒｂと抵抗１３６ｃの抵抗値Ｒｃで分割された直流電源（ＤＣ／ＤＣＶＣＣ）の分圧電圧が第１ＦＥＴ１６１および第２ＦＥＴ１６２の短絡電流を検出するためのドレイン−ソース間オン電圧（Ｖ_DS(ON)）の基準電圧Ｖｓ（第２基準電圧）となる。第２基準電圧の値Ｖｓの設定は以下のようにしてなされる。即ち、ＦＥＴの最大許容サージ電流はＩＥＣ（International Electrotechnical Commission）規格（ＩＥＣ１１３１−２）にて定められており、その最大許容サージ電流は定格電流の１０倍と定められている。したがって、定格電流の１０倍に相当する電圧より大きい値を短絡電流検出のための基準電圧Ｖｓとしている。
【００３８】
ここで、図２は第１ＦＥＴ１６１および第２ＦＥＴ１６２に過渡電流が流れた場合のドレイン−ソース間オン電圧（Ｖ_DS(ON)）波形を示す図であり、短絡時には曲線Ａで示される波形となり、サージ印加時には曲線Ｂで示される波形となり、過負荷時には曲線Ｃで示される波形となり、定格負荷時には曲線Ｄで示される波形となる。したがって、図２に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧（Ｖ_DS(ON)）が定格電流の１０倍に相当する電圧より大きくなった値を基準電圧Ｖｓとなるように抵抗１３６ｂの抵抗値Ｒｂと抵抗１３６ｃの抵抗値Ｒｃを選定すればよいこととなる。
【００３９】
第２比較器１３８の出力は抵抗１３８ａの一端に接続し、抵抗１３８ａの他端はトランジスタ１３９のベースに接続するとともに、抵抗１３８ｂを介して直流電源（ＤＣ／ＤＣＶＣＣ）に接続している。トランジスタ１３９のエミッタは直流電源（ＤＣ／ＤＣＶＣＣ）に接続し、トランジスタ１３９のコレクタは抵抗１３９ａを介してサイリスタ１４０のゲートに接続している。これにより、トランジスタ１３９はサイリスタ１４０のゲート駆動回路になる。
【００４０】
サージ許容回路および過負荷電流検出回路は、コンデンサ１３５に抵抗１３５ａとダイオード１３５ｂとからなる並列回路を直列に接続した遅延回路と、第３比較器１３６と上述の第２比較器１３８とから構成され、第３比較器１３６の反転入力端子はコンデンサ１３５とこのコンデンサ１３５の一端に直列に接続される抵抗１３５ａとダイオード１３５ｂとからなる並列回路との共通接続点に接続し、抵抗１３５ａとダイオード１３５ｂとからなる並列回路の他端はフォトトランジスタ１１２のエミッタに接続し、コンデンサ１３５の他端は接地電位（ＤＣ／ＤＣＧＮＤ）に接続している。
【００４１】
一方、第３比較器１３６の非反転入力端子は抵抗１３４ａの一端と抵抗１３４ｂの一端の共通接続点に接続し、抵抗１３４ａの他端は直流電源（ＤＣ／ＤＣＶＣＣ）に接続し、抵抗１３４ｂの他端は接地電位（ＤＣ／ＤＣＧＮＤ）に接続している。第３比較器１３６の出力は抵抗１３６ａを介して第２比較器１３８の非反転入力端子に接続している。
【００４２】
ここで、第３比較器１３６の反転入力端子に入力される電圧（コンデンサ１３５の充電電圧）が非反転入力端子に入力される直流電源（ＤＣ／ＤＣＶＣＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される電圧を越えるまでの時間を、遅延回路の抵抗１３５ａとコンデンサ１３５により決定される時定数に対応するサージ許容時間（Ｔ２時間、図２においては２サイクルの間）として設定する。これにより、このサージ許容時間（Ｔ２時間）内に第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が基準電圧Ｖｓ（第２基準電圧）より大きくなると、第２比較器１３８は許容サージ電流を越えたとしてオフ動作し、短絡電流検出信号を出力する。
【００４３】
なお、サージ許容時間（Ｔ２時間）内に第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が非反転入力端子に入力される後述する過負荷電流検出電圧Ｖｏ（第１基準電圧）より大きくても基準電圧Ｖｓより小さければ許容サージ電流と判定して第２比較器１３８は出力信号を出力することはない。
【００４４】
一方、コンデンサ１３５の充電電圧が上昇して第３比較器１３６の反転入力端子電圧が上昇し、非反転入力端子に入力される直流電源（ＤＣ／ＤＣＶＣＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される基準電圧Ｖｔ（第３基準電圧図３（ｅ）参照）を越えると、第３比較器１３６はサージ許容時間（Ｔ２時間）を越えたと判定してサージ許容時間経過信号を出力する。
【００４５】
すると、このサージ許容時間経過信号により抵抗１３６ａが接地電位（ＤＣ／ＤＣＧＮＤ）に引かれることとなり、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣＧＮＤ）間に接続される抵抗が抵抗１３６ｃのみから抵抗１３６ａと抵抗１３６ｃの並列回路の合成抵抗となってその抵抗値が減少することとなる。つまり、第２比較器１３８の非反転入力端子に接続される基準電圧が図２に示すように基準電圧Ｖｓ（第２基準電圧）から基準電圧Ｖｏ（第１基準電圧）に低下することとなる。
【００４６】
したがって、サージ許容時間（Ｔ２時間）経過後、第２比較器１３８の反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が非反転入力端子に入力される基準電圧Ｖｏ（第１基準電圧）より大きくなると、第２比較器１３８は過負荷電流と判定して過負荷電流検出信号を出力することとなる。
【００４７】
なお、第１フォトカプラ１１０がオフ動作し、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２がオフ動作した場合、コンデンサ１３５の電荷は抵抗１３５ａを通して放電され、次のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の発生により再びコンデンサ１３５を充電してサージを許容できるようにしているが、非常に短いオフ期間後再度、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２がオン動作すると、コンデンサ１３５の電荷が完全に放電しきれない事態となって、サージを許容できなくなる可能性がある。そのため、抵抗１３５ａに並列にダイオード１３５ｂを接続して抵抗１３５ａをバイパスさせ、急速なサージ許容回路の初期化を可能にしている。
【００４８】
ターンオフラッチ回路は、サイリスタ１４０から構成し、このサイリスタ１４０のアノード側は第２発光ダイオード１５１を介して抵抗１１５とＦＥＴ駆動回路の両トランジスタ１７０，１７１のベースとの接続点に接続し、そのカソード側は接地電位（ＤＣ／ＤＣＧＮＤ）に接続し、そのゲートは抵抗１３９ａを介してゲート駆動回路となるトランジスタ１３９のコレクタに接続し、トランジスタ１３９のエミッタは直流電源（ＤＣ／ＤＣＶＣＣ）に接続している。
【００４９】
このため、第２比較器１３８が短絡電流検出信号または過負荷電流検出信号を出力すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣＶＣＣ）が印加されてターンオンする。すると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して各ＦＥＴ１６１、１６２はオフ動作する。サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、第１フォトカプラ１１０がオフ動作するまでサイリスタ１４０のターンオンが保持（ラッチ）され、各ＦＥＴ１６１、１６２のターンオフ状態がラッチされる。
【００５０】
このように、サイリスタ１４０がターンオンすると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶ_BEとの和以下になると第２トランジスタ１３１がオフ動作し、第１トランジスタ１３０がオン動作しようとするが、第１トランジスタ１３０のベースにはコンデンサ１３２が接続されているため、このコンデンサ１３２の充電時間だけ第１トランジスタ１３０のオン動作が遅れることとなる。
【００５１】
異常信号フィードバック回路は第２発光ダイオード１５１と第２フォトトランジスタ１５２よりなる第２フォトカプラ１５０から構成し、上述したように、第２比較器１３８がオフ動作して短絡検出信号または過負荷検出信号を出力するとサイリスタ１４０がターンオンする。すると、第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通することにより、短絡電流あるいは過負荷電流の異常信号は図示しない論理演算部（図５参照）にフィードバックされることとなる。
【００５２】
以下に、上述のように構成した本実施の形態の出力回路の動作を説明する。
【００５３】
（１）ＦＥＴがオン動作しない場合
まず、何らかの理由によりＦＥＴ１６１あるいはＦＥＴ１６２がオン動作しなかった場合の動作について説明する。この場合、説明を簡単にするために、負荷用の交流電源３０１より図１の矢印で示すような負荷電流Ｉ₁が流れる場合の動作について説明する。
【００５４】
（Ａ）第１ＦＥＴ１６１がオン動作しない場合
フォトトランジスタ１１２がオン動作することにより、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となる。これにより、直流電源（ＤＣ／ＤＣＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２が正常であれば、各ＦＥＴ１６１，１６２はオン動作することとなる。
【００５５】
しかしながら、何らかの理由により第１ＦＥＴ１６１がオン動作しない場合、第１ＦＥＴ１６１には負荷用の交流電源３０１より電圧が印加され、ドレイン１６１ｄ−ソース１６１ｓの間に電圧が発生する。この場合、第２ＦＥＴ１６２の寄生ダイオード１６４に負荷電流Ｉ₁が流れないため、降下電圧は発生しない。第２ＦＥＴ１６２に降下電圧が発生しないと、分割抵抗１８２，１８３で設定された基準電圧を超過することがないため、第１比較器１８０の出力がＬｏｗレベルにならなく、トランジスタ１１３がオン動作することはない。これにより、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出動作を開始することはなく、第１ＦＥＴ１６１がオン動作しなくても過電流として誤検出することが防止できる。
【００５６】
（Ｂ）第２ＦＥＴ１６２がオン動作しない場合
何らかの理由により第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１がオン動作しても負荷電流が流れないため、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）は発生しない。一方、第２ＦＥＴ１６２には負荷用の交流電源３０１より電圧が印加され、ドレイン１６２ｄ−ソース１６２ｓの間にＤＣ／ＤＣＧＮＤ基準の負の降下電圧が発生する。
【００５７】
第２ＦＥＴ１６２に降下電圧が発生するため、分割抵抗１８２，１８３で設定された基準電圧を超過し、第１比較器１８０の出力はＬｏｗレベルにある。このため、トランジスタ１１３はオン動作するが、第１ＦＥＴ１６１にドレイン−ソース間オン電圧（Ｖ_DS(ON)）が発生しないため、比較器１３８の基準電圧を超えることはなく、検出動作をすることはない。
【００５８】
（Ｃ）両１ＦＥＴ１６１，１６２がオン動作しない場合
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１には負荷用の交流電源３０１より電圧が印加され、ドレイン１６１ｄ−ソース１６１ｓの間に電圧が発生する。しかしながら、第２ＦＥＴ１６２の寄生ダイオード１６４に負荷電流Ｉ₁が流れないため、降下電圧は発生しない。
【００５９】
第２ＦＥＴ１６２に降下電圧が発生しないと、分割抵抗１８２，１８３で設定された基準電圧を超過することがないため、第１比較器１８０の出力がＬｏｗレベルにならない。このため、トランジスタ１１３はオン動作することがなく、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出動作は開始することはなく、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作しなくても過電流として誤検出することが防止できる。
【００６０】
（２）ＦＥＴがオン動作する場合
ついで、ＦＥＴ１６１，１６２が正常にオン動作する場合を図３の動作波形図に基づいて説明する。ここで、図３（ａ）はフォトカプラ１１０のオン／オフ動作波形を示し、図３（ｂ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２のオン／オフ動作波形を示し、図３（ｃ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２に流れる負荷電流の波形を示し、図３（ｄ）は第１トランジスタ１３０の動作波形を示し、図３（ｅ）は第３比較器１３６の反転入力端子に入力される入力電圧波形を示し、図３（ｆ）は第２比較器１３８の非反転入力端子に入力される入力電圧波形を示す。なお、図３（ｆ）のＯＮ電圧は各ＦＥＴ１６１、１６２のドレイン−ソース間電圧を示す。
【００６１】
（Ａ）短絡状態となった場合
時刻ｔ１の時点においてフォトカプラ１１０が動作（図３（ａ）参照）すると、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となる。これにより、直流電源（ＤＣ／ＤＣＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作（図３（ｂ）参照）する。ところが、各ゲート１６１ｇ，１６２ｇに印加されるゲート電圧がツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶ_BE電圧との和になるまでのＴ１時間が経過するまでは第１トランジスタ１３０がオン動作しているので、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されなく、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出は無視される。
【００６２】
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作してからＴ１時間が経過した時刻ｔ２の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶ_BE電圧との和以上になると、第２トランジスタ１３１がオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。これにより、第２比較器１３８の反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出が開始される。
【００６３】
このとき出力端子Ｌ、Ｏに接続された負荷３００が負荷短絡状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には短絡電流（図２および図３（ｃ）の符号Ａ参照）が流れる。すると、この短絡電流に対応するドレイン−ソース間オン電圧（Ｖ_DS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧は図３（ｅ）に示すように基準電圧Ｖｔより小さい（即ち、コンデンサ１３５の充電電圧が小さい）ため、第３比較器１３６はサージ許容時間経過信号を出力しなく、第２比較器１３８の非反転入力端子には基準電圧Ｖｓ（直流電源（ＤＣ／ＤＣＶＣＣ）の抵抗１３６ｂと抵抗１３６ｃで分圧された電圧）が入力されることとなる。
【００６４】
そして、図３（ｆ）に示すように、第２比較器１３８の反転入力端子に入力されるドレイン−ソース間オン電圧（Ｖ_DS(ON)）は非反転入力端子に入力される基準電圧Ｖｓより大きいため、第２比較器１３８は短絡検出信号を出力する。すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣＶＣＣ）が印加されてターンオンし、各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図３（ｂ）参照）する。
【００６５】
このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２のターンオフの状態がラッチされる。ところで、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して、ツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶ_BEの和以下になると第２トランジスタ１３１がオフ動作し、第１トランジスタ１３０がオン動作しようとするが、第１トランジスタ１３０のベースにはコンデンサ１３２が接続されているため、このコンデンサ１３２の充電時間だけ第１トランジスタ１３０のオン動作が遅れることとなる。
【００６６】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、短絡電流の異常信号が図示しない論理演算部（図５参照）にフィードバックされる。なお、時刻ｔ３において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００６７】
（Ｂ）過負荷状態となった場合
時刻ｔ４において、再度、フォトカプラ１１０が動作（図３（ａ）参照）し、ＮＰＮトランジスタ１７０とＰＮＰトランジスタ１７１のベースに電圧が印加されて両トランジスタ１７０，１７１がオン状態となり、直流電源（ＤＣ／ＤＣＶＣＣ）よりゲート抵抗１１６を介して第１ＦＥＴ１６１のゲート１６１ｇおよび第２ＦＥＴ１６２のゲート１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２はオン動作し、各ゲート１６１ｇ，１６２ｇに印加されるゲート電圧がツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶ_BE電圧との和になるまでのＴ１時間が経過した時刻ｔ５の時点になると、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。このとき出力端子Ｌ、Ｏに接続された負荷３００が過負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には過負荷電流（図２および図３（ｃ）の符号Ｃ参照）が流れる。
【００６８】
すると、この過負荷電流に対応するドレイン−ソース間オン電圧（Ｖ_DS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図３（ｅ）に示すように時刻ｔ４から時刻ｔ６に時間が経過するとともにその充電電圧は上昇し、時刻ｔ６になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ２時間）が経過したこととなり、第３比較器１３６はサージ許容時間経過信号を出力する。
【００６９】
時刻ｔ６において、第３比較器１３６よりサージ許容時間経過信号を出力されると、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣＧＮＤ）間に接続される抵抗が抵抗１３６ｃのみから抵抗１３６ａと抵抗１３６ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図３（ｆ）に示すように、第２比較器１３８の非反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、反転入力端子に入力されるドレイン−ソース間オン電圧（Ｖ_DS(ON)）はこのＶｏより大きいため、第２比較器１３８は過負荷電流検出信号を出力する。
【００７０】
すると、トランジスタ１３９がオン動作して、サイリスタ１４０のゲートには抵抗１３９ａを通して直流電源（ＤＣ／ＤＣＶＣＣ）が印加されてターンオンし、各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図３（ｂ）参照）する。このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣＶＣＣ）より第１フォトトランジスタ１１２、抵抗１１５、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２はターンオフの状態がラッチされる。
【００７１】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、過負荷電流の異常信号が図示しない論理演算部（図５参照）にフィードバックされる。なお、時刻ｔ７において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００７２】
（Ｃ）定格負荷状態となった場合、
時刻ｔ８において、再再度、フォトカプラ１１０が動作（図３（ａ）参照）し、Ｔ１時間が経過した時刻ｔ９の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図３（ｄ）参照）する。このとき出力端子Ｌ、Ｏに接続された負荷３００が定格負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には定格負荷電流（図２および図３（ｃ）の符号Ｄ参照）が流れる。
【００７３】
すると、この定格負荷電流に対応するドレイン−ソース間オン電圧（Ｖ_DS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１３７を通して第２比較器１３８の反転入力端子に入力される。このとき、第３比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図３（ｅ）に示すように時刻ｔ８から時刻ｔ１０に時間が経過するとともにその充電電圧は上昇し、時刻ｔ１０になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ２時間）が経過したこととなり、第３比較器１３６はサージ許容時間経過信号を出力する。
【００７４】
時刻ｔ１０において、第３比較器１３６よりサージ許容時間経過信号を出力されると、第２比較器１３８の非反転入力端子と接地電位（ＤＣ／ＤＣＧＮＤ）間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図３（ｆ）に示すように、第２比較器１３８の非反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧（Ｖ_DS(ON)）はこのＶｏより小さいため、第２比較器１３８は検出信号を出力しない。
【００７５】
上述のように構成した本実施の形態においては、各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）と基準電圧Ｖｓ（第２基準電圧）とを第２比較器１３８が比較して、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）が基準電圧Ｖｓより大きいと短絡電流検出信号を出力する。これにより、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【００７６】
また、抵抗１３５ａとコンデンサ１３５とからなる遅延回路の時定数（Ｔ２時間）に対応する電圧に基づいて第３比較器１３６から出力されたサージ許容時間経過信号により基準電圧Ｖｓが低下した基準電圧Ｖｏ（第１基準電圧）と各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）とを比較し、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）が基準電圧Ｖｏより大きいと第２比較器１３８は過負荷電流検出信号を出力するので、許容サージ電流を過電流として誤検出することが防止できるようになる。
【００７７】
また、基準電圧Ｖｓ（第２基準電圧）と基準電圧Ｖｏ（第１基準電圧）は１つの直流電源（ＤＣ／ＤＣＶＣＣ）により発生させることができるので、基準電圧発生用の電源を減らすことが可能となり、この種の出力回路を小型にかつ安価に製造できるようになる。
さらに、電界効果トランジスタが駆動してツェナーダイオード１６５のツェナー電圧と第２トランジスタ１３１のＶ_BE電圧との和になるまでの時間（Ｔ１時間）が経過するまで、ドレイン−ソース間オン電圧の検出を開始しないので、電界効果トランジスタが駆動する瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【００７８】
変形例
上述の実施の形態においては、第１比較器１８０を用いて各ＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出し、各ＦＥＴ１６１，１６２に流れる負荷電流を検出する例について説明したが、比較器に代えてトランジスタを用いても各ＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出することができる。図４はトランジスタを用いてＦＥＴ１６１，１６２の降下電圧を検出する本変形例の回路図である。なお、上述の実施の形態と同一符号は同一名称を表すのでその説明は省略する。
【００７９】
本変形例の負荷電流検出回路は短絡電流が流れた場合のＦＥＴ１６１，１６２のドレイン−ソース間に発生する降下電圧を検出するトランジスタ１９０と、過負荷電流が流れた場合に負荷３００の両端に発生する電圧を検出する回路１９１〜１９７とから構成している。
【００８０】
このトランジスタ１９０のエミッタはダイオード１９８および１９９のアノードと接続し、ダイオード１９８のカソードは第１ＦＥＴ１６１のドレイン１６１ｄと接続し、ダイオード１９９のカソードは第２ＦＥＴ１６２のドレイン１６２ｄと接続している。これにより、トランジスタ１９０のエミッタ電圧はＦＥＴ１６１，１６２の低い方のドレイン電圧に引かれるようになる。
【００８１】
直流電源（ＤＣ／ＤＣＶＣＣ）からは抵抗１９０ａ、ダイオード１９０ｂを通して接地電位（ＤＣ／ＤＣＧＮＤ）に接続し、抵抗１９０ａとダイオード１９０ｂの接続点はトランジスタ１９０のベースに接続している。これにより、トランジスタ１９０のベースは接地電位（ＤＣ／ＤＣＧＮＤ）に引かれるようになる。トランジスタ１９０のコレクタは抵抗１１５を通して検出開始回路となるトランジスタ１１３のベースに接続している。
【００８２】
これにより、負荷３００に短絡電流のような大電流が流れる場合、ＦＥＴ１６１，１６２がオン動作して、例えば、図４の矢印で示すような短絡電流Ｉ₁がＦＥＴ１６１，１６２に流れると、第２ＦＥＴ１６２の寄生ダイオード１６４による抵抗降下電圧が発生する。この降下電圧が短絡電流Ｉ₁によりトランジスタ１９０のＶ_BE電圧を超過するとトランジスタ１９０がオン動作してトランジスタ１１３のベースを引っ張るため、トランジスタ１１３はオン動作して上述したような各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始することとなる。
【００８３】
一方、第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２がオン動作しない場合、第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に降下電圧が発生しなくなるので、トランジスタ１９０はオン動作しなく、したがって、トランジスタ１１３がオン動作しないこととなって、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始しないこととなる。
【００８４】
ところで、上述のようにトランジスタ１９０を用いてＦＥＴ１６１，１６２の降下電圧を検出する場合、この降下電圧の検出基準はトランジスタ１９０のＶ_BE電圧となる。そのため、短絡電流のような大電流が流れる場合は降下電圧を検出できるが、過負荷電流のような短絡電流よりは小さい電流が流れる場合は降下電圧が小さくなるため、この小さな降下電圧をトランジスタ１９０では検出できない恐れが生じる。
【００８５】
そこで、本変形例においては、出力端子Ｌ，Ｏの他に第３の出力端子Ｌ₁を設け、出力端子Ｏと第３の出力端子Ｌ₁との間に接続される負荷３００に印加される電圧を検出する回路を出力端子Ｏと第３の出力端子Ｌ₁との間に設けるようにしている。そのため、出力端子Ｏと第３の出力端子Ｌ₁との間にダイオードブリッジ１９２を配置し、ダイオードブリッジ１９２の入力端子に出力端子Ｏと第３の出力端子Ｌ₁とを接続する。
【００８６】
ダイオードブリッジ１９２の一方の出力端子に抵抗１９２，１９５を介してフォトダイオード１９７ａのアノードを接続し、フォトダイオード１９７ａのカソードとトランジスタ１９６のコレクタとを接続し、トランジスタ１９６のエミッタとダイオードブリッジ１９２の他方の出力端子とを接続している。そして、トランジスタ１９６のベースに分割抵抗１９３，１９４の接続点を接続し、分割抵抗１９３の他端に抵抗１９２，１９５の接続点を接続し、分割抵抗抵抗１９４の他端とトランジスタ１９６のエミッタとを接続している。
【００８７】
これにより、負荷３００の両端電圧を検出して負荷電流を検出するようにしている。そして、フォトダイオード１９７ａとともに第３フォトカプラ１９７を構成するフォトトランジスタ１９７ｂをフォトトランジスタ１１２と抵抗１２１の間に接続してトランジスタ１１３と並列に接続している。
【００８８】
このため、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作して、短絡電流よりは小さい過負荷電流あるいはそれよりももっと小さい定格負荷電流が負荷３００に流れるようになると、各ＦＥＴ１６１，１６２の両端に発生する電圧は殆ど０Ｖに近くなるため、負荷用電源３０１の電圧は負荷３００に印加され、負荷３００の両端に電圧が発生する。この過負荷電流あるいは定格負荷電流をダイオードブリッジ１９１で全波整流し、分割抵抗１９３，１９４の分割比で分割される分電圧がトランジスタ１９６のＶ_BE電圧より大きくなるとトランジスタ１９６がオン動作する。トランジスタ１９６がオン動作することにより、フォトダイオード１９７ａがオン動作してフォトトランジスタ１９７ｂがオン動作し、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始することとなる。
【００８９】
なお、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始してからの、短絡電流、過負荷電流、サージ電流および定格負荷電流の検出動作は上述した実施の形態と同様であるので、その説明は省略する。
このように、本変形例においては、短絡電流が第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に流れるとトランジスタ１９０がこれらのＦＥＴ１６１，１６２の降下電圧を検出してトランジスタ１１３をオン動作させて、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始させる。このとき、第１ＦＥＴ１６１、第２ＦＥＴ１６２の一方あるいは両方がオン動作しなかった場合はトランジスタ１９０が降下電圧を検出しないこととなって、トランジスタ１１３をオフ状態として、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始させないので、ＦＥＴ１６１，１６２がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【００９０】
一方、過負荷電流あるいは定格負荷電流が第１ＦＥＴ１６１あるいは第２ＦＥＴ１６２に流れると、負荷３００の両端に発生する電圧を検出してフォトダイオード１９７ａがオン動作する。これに伴い、フォトトランジスタ１９７ｂがオン動作して各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始させる。負荷３００の両端に電圧が発生しないと、フォトダイオード１９７ａがオン動作しないので、各ＦＥＴ１６１，１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出を開始させない。これにより、ＦＥＴ１６１，１６２がオン動作しない場合を過電流として誤検出することが防止できるようになる。
【００９１】
なお、上述の実施の形態およびその変形例においては、本発明の出力回路をプログラマブルコントローラに適用したが、所定のオン／オフの状態を電気信号として出力し、しかも様々の電圧レベルの電気信号に対応可能な汎用の出力回路を備える制御装置であれば、どのような装置に適用してもよい。
【図面の簡単な説明】
【図１】本発明の出力回路の一実施の形態の全体構成を示す回路図である。
【図２】電界効果トランジスタ（ＦＥＴ）に過渡電流が流れた場合のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の変化と短絡電流検出レベルおよび過負荷電流検出レベルを示す図である。
【図３】図１の回路の動作波形を示す図である。
【図４】本発明の出力回路の変形例の全体構成を示す回路図である。
【図５】プログラマブルコントローラの全体構成を示す図である。
【図６】本発明の先願に係わる出力回路の全体構成を示す回路図である。
【符号の説明】
１００…出力回路、１１０…第１フォトカプラ、１１３…トランジスタ（検出開始回路）、１１５，１１６，１１７，１２１、１２２、１２３…抵抗、１２４、１２５、１２６、１２８…ダイオード、１２９…コンデンサ、１３０…第１トランジスタ、１３１…第２トランジスタ、１３２…コンデンサ、１３３ａ，１３３ｂ…抵抗、１３４ａ，１３４ｂ…抵抗、１３５…コンデンサ、１３５ａ…抵抗、１３５ｂ…ダイオード、１３６…第３比較器、１３６ａ，１３６ｂ，１３６ｃ…抵抗、１３７ａ…ダイオード、１３７ｂ…抵抗、１３８…第２比較器、１３９…トランジスタ（サイリスタ駆動用）、１４０…サイリスタ、１５０…第２フォトカプラ、１６１、１６２…電界効果トランジスタ（ＦＥＴ）（出力素子）、１６５…ツェナーダイオード、１８０…第１比較器（負荷電流検出手段）、１８１…ツェナーダイオード、１８２，１８３，１８５…抵抗、１８４…定電流ダイオード、１８６，１８７，１８８，１８９…ダイオード、３００…負荷、３０１…交流電源[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an output circuit of a control device that outputs a drive signal for driving a load serving as a controlled device based on an electrical signal output from a control device main body.
[0002]
[Prior art]
Conventionally, an output circuit of this type of control device has been used in, for example, a programmable controller, and the one shown in FIG. 5 is known. FIG. 5 is a block diagram showing the overall configuration of the programmable controller. In FIG. 5, the programmable controller 10 includes m input circuits 12 that input electric signals from the detection device 2 through the input terminals S and G, and the controlled device 4 through the output terminals P, O, and M. It is composed of n output circuits 14 for outputting drive signals for driving and a microcomputer composed of a well-known CPU, ROM, RAM, etc., and is set in advance based on input signals from each input circuit 12. Connected to a logic operation unit 16 that drives and controls the controlled device 4 via each output circuit 14 in accordance with a predetermined sequence program, and a DC or AC system power supply VS supplied from the outside. A converter 18 that converts the power supply voltage into a predetermined DC voltage that can be used by the logic operation unit 16, and a sequence program that is executed by the logic operation unit 16 And a communication unit 20 for transmitting and receiving the data to and from an external device to input from the outside of the programming tool 6 like.
[0003]
Here, the output circuit 14 is connected to a controlled device 4 having a load L such as a lamp, a motor, and a solenoid connected to the negative side of the DC power source VL and the power source VL via output terminals P, O, and M. Is done. A PNP transistor (output element) 22 having an emitter connected to the positive side (terminal P) of the power source VL and a collector connected to the side opposite to the power source VL of the load L (terminal O), and a resistor 24 are provided. Through the phototransistor 26a whose collector is connected to the base of the transistor 22 and whose emitter is connected to the negative side (terminal M) of the power supply VL, and the phototransistor 26a is driven to emit light according to the operation result of the logic operation unit 16. A photocoupler 26 formed of a light emitting diode 26b and a flywheel diode 28 connected with the direction from the terminal M to the terminal O as the forward direction are provided.
[0004]
In the output circuit 14, when the detection signal from the detection device 2 is input to the logic operation unit 16 via the input circuit 12, the logic operation unit 16 causes the light emitting diode 26 b of the photocoupler 26 to emit light, and the photocoupler 26. When the phototransistor 26a is turned on, a potential difference is generated between the emitter and base of the transistor 22 of the output element, and the transistor 22 is turned on. Then, a current flows from the DC power supply VL through the emitter and collector of the transistor 22, and the load L of the controlled device 4 is driven.
[0005]
In the conventional output circuit described above, a fusing fuse is usually used to protect the controlled device from a short-circuit state when an overcurrent occurs due to a short circuit or the like. However, since the blow fuse is not provided to protect the output element, if the blow fuse is not blown, the output element cannot be protected, and even if the blow fuse is blown, the response is poor. There was a problem that the output element could not be protected. For this reason, it is not preferable to use a blown fuse for this type of output circuit that requires instantaneous disconnection. In addition, each time a blown fuse is blown, it must be replaced with a new blown fuse, resulting in a problem that maintenance workability is poor.
[0006]
Therefore, the present applicant has proposed in Japanese Patent Application Laid-Open No. 9-34513 what protects the output element from overcurrent without using a blow fuse or the like in the output circuit. As shown in FIG. 6, this device uses field effect transistors (FETs) 261 and 262 as output elements, and in order to protect these FETs 261 and 262 from overcurrent, the drain-source between the FETs 261 and 262 is used. The on-voltage is detected, and when the drain-source on-voltage exceeds a predetermined value, it is determined as an overcurrent, and the operation of each FET 261, 262 is cut off to protect each FET 261, 262 from the overcurrent. .
[0007]
At this time, there is a delay from when the photocoupler 210 is turned on until each FET 261, 262 is completely turned on. Therefore, the drain-source voltage of each FET 261, 262 is used as the drain-source on-voltage due to a short-circuit current. There is a possibility of false detection. In order to prevent this erroneous detection, it is necessary to invalidate the detection of the drain-source on-voltage until the FETs 261 and 262 are completely turned on.
[0008]
Therefore, in the above Japanese Patent Laid-Open No. 9-34513, a charging circuit using a resistor 232 and a capacitor 233 is provided for the gate voltage of each FET 261, 262, and the rise of the base voltage of the transistor 231 is delayed from the gate voltage of each FET 261, 262. I am doing so. As a result, the gate voltage of each FET 261, 262 rises, and the transistor 231 is turned on when the FETs 261, 262 are completely turned on. Since the transistor 230 is turned off as the transistor 231 is turned on, detection of the drain-source on-voltage of each FET 261, 262 is started.
[0009]
When the FETs 261 and 262 are turned on, power is supplied to the load 300 from the power supply 301. However, since the power supply 301 that drives the load 300 is alternating current, the output is output from the output terminal P via the FETs 261 and 262. There is a case where a load current flows to the terminal O and a case where a load current flows from the output terminal O to the output terminal P via the FETs 262 and 261.
[0010]
When a load current flows from the output terminal P to the output terminal O through the FETs 261 and 262, the load current flows from the drain 261d to the source 261s in the FET 261, and the ground potential (DC / DC GND) is used as a reference. A positive drain-source on-voltage is generated. In the FET 262, a load current flows from the source 262s to the drain 262d via the parasitic diode 264. At this time, a negative drain-source voltage based on the ground potential (DC / DC GND) is generated due to a voltage drop by the parasitic diode 264.
[0011]
On the other hand, when a load current flows from the output terminal O to the output terminal P through the FETs 262 and 261, in the FET 262, the load current flows from the drain 262d to the source 262s, and the ground potential (DC / DC GND) is used as a reference. A positive drain-source on-voltage is generated. In the FET 261, a load current flows from the source 261s toward the drain 261d via the parasitic diode 263. At this time, a negative drain-source voltage based on the ground potential (DC / DC GND) is generated due to a voltage drop by the parasitic diode 263.
[0012]
[Problems to be solved by the invention]
By the way, when the FET 261 or the FET 262 cannot be turned on for some reason such as poor soldering or failure of the FET 261 or the FET 262, a voltage is applied from the power source 301 to the FET 261 or the FET 262, and between the drain and source of the FET 261 or the FET 262. Voltage is generated.
[0013]
However, in the above-mentioned invention of Japanese Patent Laid-Open No. 9-34513, only the positive drain-source ON voltage, that is, when a load current flows from the output terminal P to the output terminal O via the FETs 261 and 262, the FET 261 When the load current flows from the output terminal O to the output terminal P through the FETs 262 and 261, only the drain-source on-voltage of the FET 262 is detected. When the FET 261 or the FET 262 cannot be turned on, whether the drain-source on-voltage based on the overcurrent or the drain-source voltage based on the voltage application is indistinguishable and is erroneously detected as an overcurrent. The problem of doing.
[0014]
[Means for Solving the Problems]
In order to solve the above-described problem, an object of the present invention is to detect a drain-source on-voltage and a drop voltage of a field effect transistor to distinguish between an overcurrent state and a state in which the field effect transistor is not turned on. There is in doing so. The purpose is to execute a logic operation process of a preset program based on a detection signal input from the detection device, and to output a control signal indicating the operation result, and to output from the logic operation unit An output circuit using a pair of field effect transistors connected in series as an output element that outputs a control signal as a drive control signal for a load serving as a controlled device, and when the field effect transistor is turned on When the allowable surge time has elapsed The drain-source on-voltage generated Is first An overload current detection signal is output when the reference voltage is greater than one reference voltage, and the field effect transistor is turned off; Detected before the allowable surge time elapses when the field effect transistor is turned on (during the allowable surge time) An overcurrent protection circuit that outputs a short-circuit current detection signal and shuts off the on-operation of the field effect transistor when the drain-source on-voltage is greater than a second reference voltage (Vs) that is greater than the first reference voltage. In the control device, when the drive control signal is output from the logic operation unit, one or both of the field effect transistors are not turned on, and the voltage drop of the drain-source on-voltage decreases to a predetermined reference voltage. When it does not exceed, overload current and short circuit current cannot be detected by the overcurrent protection circuit, and when the voltage drop of the drain-source on-voltage exceeds a predetermined reference voltage, the overload current and short circuit by the overcurrent protection circuit Provided is a control device having an overcurrent protection circuit, characterized in that a load current detection circuit enabling current detection is provided. More is achieved.
[0015]
In the control device configured as described above, when the drive control signal is output from the logic operation unit, one or both of the field effect transistors are not turned on, and the voltage drop of the drain-source on-voltage is reduced. By disabling detection of overload current and short circuit current by the overcurrent protection circuit when does not exceed a predetermined reference voltage, For some reason such as poor connection or failure, If one or both of the field effect transistors connected in series do not turn on, Even if a drain-source voltage is generated in a field effect transistor due to a voltage applied from a power supply for load, this voltage can be prevented from being erroneously detected as a drain-source on-voltage. E It is possible to prevent erroneous detection as an overcurrent when the field effect transistor is not on.
[0016]
If one or both of the series-connected field effect transistors do not turn on for some reason such as poor connection or failure, no load current flows through the series-connected field effect transistors. Therefore, the load current can be detected by detecting the voltage drop of the field effect transistor that has been turned on. Therefore, This invention Detects a voltage between the drain and source of one of the field-effect transistors connected in series and outputs an overload current detection signal when the voltage is larger than the first reference voltage, and outputs a short-circuit current detection signal when the voltage is larger than the second reference voltage. The load current is detected by detecting the drain-source voltage of the other field effect transistor connected in series.
[0017]
In this way, when the drain-source voltage of one field effect transistor is detected and the load current of the other field effect transistor is detected, the drain-source voltage is applied to the field effect transistor by the voltage applied from the power supply for the load. Even if a source-to-source voltage is generated, this voltage can be prevented from being erroneously detected as a drain-source on voltage, and a case where the field effect transistor is not on is prevented from being erroneously detected as an overcurrent. become able to.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of this embodiment when the output circuit of the present invention is applied to a programmable controller. As shown in FIG. 1, the output circuit 100 according to the present embodiment receives a calculation result of a logic operation section (not shown) (see FIG. 5) from a terminal C and emits light according to the calculation result. A photocoupler 110 composed of a phototransistor 112 that is driven by light emission of the diode 111, and an output element that is turned on by driving the photocoupler 110, that is, a first field effect transistor (first FET) 161 and a second electric field. It comprises an effect transistor (second FET) 162 and each circuit to be described later disposed between the photocoupler 110 and an output element composed of the first FET 161 and the second FET 162.
[0019]
Each circuit includes a drive circuit for the FETs 161 and 162, a load current detection circuit, a detection start circuit for starting detection operation of a short-circuit current and an overload current, and a drain-source on-voltage (V) of the FETs 161 and 162. _{DS (ON)} ) A detection circuit, a short-circuit current detection circuit, a surge tolerance circuit, an overload current detection circuit, a turn-off latch circuit for FETs 161 and 162, an abnormal signal feedback circuit, and the like. Here, the diodes 163 and 164 indicate parasitic diodes of the FETs 161 and 162, respectively.
[0020]
The drive circuits of the FETs 161 and 162 are composed of an NPN transistor 170 and a PNP transistor 171. The collector of the phototransistor 112 and the collector of the NPN transistor 170 are connected, and the collector of the PNP transistor 171 is set to the ground potential (DC / DC GND). It is connected. A connection point between the emitter of the NPN transistor 170 and the emitter of the PNP transistor 171 is connected to the gates 161 g and 162 g of the first FET 161 and the second FET 162 through the gate resistor 116. Each of the gates 161g and 162g is connected to the ground potential (DC / DC GND) via the gate resistor 117.
[0021]
The source 161s of the first FET 161 and the source 162s of the second FET 162 are connected in common, and the controlled device is between the output terminal L connected to the drain 161d of the first FET 161 and the output terminal O connected to the drain 162d of the second FET 162. The load 300 and the load AC power supply 301 that drives the load 300 are connected, and the first FET 161 and the second FET 162 are turned on, so that power is supplied to the load 300 from the load AC power supply 301 and the load 300 is driven. The Rukoto.
[0022]
The load current detection circuit includes a first comparator 180, and the anodes of the diodes 187, 188, and 189 are connected to the GND of the first comparator 180, and the cathode of the diode 187 has a ground potential (DC / DC GND). The cathode of the diode 188 is connected to the drain 161d of the first FET 161, and the cathode of the diode 189 is connected to the drain 162d of the second FET 162.
Thus, the GND of the first comparator 180 is connected to the drain 161d of the first FET 161 via the diode 188, is connected to the drain 162d of the second FET 162 via the diode 189, and is connected to the ground potential (DC / DC) via the diode 186. DC GND), the GND level of the first comparator 180 is pulled to the lowest voltage among them. For this reason, the negative voltage generated by the resistance drop of each FET 161, 162 becomes the GND level of the first comparator 180, and the ground potential (DC / DC GND) voltage can be detected as a positive voltage with reference to this. Become.
[0023]
The power supply terminal of the first comparator 180 is connected to a direct current power supply (DC / DC VCC) via a constant current diode 184. Between the anodes of the constant current diode 184 and the diodes 187, 188 and 189, a Zener diode 181 and a dividing resistor 182 and 183 are connected in parallel to the Zener diode 181. A resistor 185 and a diode 186 are connected in series between the constant current diode 184 and the ground potential (DC / DC GND). Accordingly, the power supply voltage of the first comparator 180 is generated by the Zener diode 181 from the direct current power supply (DC / DC VCC) through the constant current diode 184. Note that the same function can be achieved by using a resistor instead of the constant current diode 184.
[0024]
The voltage generated by the Zener diode 181 is divided by the dividing resistors 182 and 183, and these common connection points are connected to the non-inverting input terminal of the first comparator 180, whereby the reference voltage for the drop voltage of the FET 161 or FET 162 is obtained. . On the other hand, the connection point of the resistor 185 and the diode 186 is connected to the inverting input terminal of the first comparator 180, and the output terminal of the first comparator 180 is connected to the resistor. 114 Is connected to the base of the transistor 113 via In this state, if a voltage drop occurs in either the FET 161 or the FET 162 and this drop voltage exceeds the reference voltage set by the dividing resistors 182 and 183, the output of the first comparator 180 becomes Low, and the resistance 114 Since the transistor 113 is pulled through the transistor 113, the transistor 113 is turned on and the drain-source on-voltage (V _{DS (ON)} ) Detection can be started.
[0025]
The detection start circuit is composed of a PNP transistor 113, the collector of the transistor 113 is connected to the emitter of the phototransistor 112, and these connection points are connected via a resistor 115. NPN The transistor 170 and the base of the PNP transistor 171 are connected.
[0026]
Therefore, when the phototransistor 112 is turned on, a voltage is applied to the bases of the NPN transistor 170 and the PNP transistor 171 and a voltage following the base voltage is generated at the emitters of the transistors 170 and 171. As a result, a voltage is applied from the direct current power source (DC / DCVCC) to the gate 161g of the first FET 161 and the gate 162g of the second FET 162 via the gate resistor 116, and the first FET 161 and the second FET 162 are turned on.
[0027]
Here, when the resistor 115 and the gate resistors 116 and 117 are connected in series without connecting both the transistors 170 and 171, the on-speed of each FET 161 and 162 is the FET 161 due to the series resistance of the resistor 115 and the gate resistors 116 and 117. , 162 is determined by the charging time constant for the gate capacitance. The resistance value of the resistor 115 is determined by a holding current to the thyristor 140 described later, and the gate resistors 116 and 117 are determined by the resistor 115 and the gate driving voltage. Since the charging time constant to the gate capacitance is increased, the ON speed of each FET 161, 162 is decreased.
[0028]
Therefore, if both transistors 170 and 171 are connected between the resistor 115 and the gate resistors 116 and 117, the resistance values of the gate resistors 116 and 117 can be set regardless of the resistance value of the resistor 115. By setting the resistance values of the resistors 116 and 117 to be small, the on-speeds of the FETs 161 and 162 can be increased.
[0029]
The emitter of the phototransistor 112 is connected to one end of the resistors 121 and 122 through the transistor 113. The other end of the resistor 121 is connected to the anode side of the diode 124 and the diode 126, and the cathode side of the diode 126 is connected to the drain 161 d of the first FET 161. The other end of the resistor 122 is connected to the anode side of the diode 125 and the diode 128, and the cathode side of the diode 128 is connected to the drain 162d of the second FET 162. The cathode sides of the diodes 124 and 125 are connected to the ground potential (DC / DCGND) through the resistor 123 and are connected to the inverting input terminal of the second comparator 138 through the resistor 137.
[0030]
Here, when the first FET 161 or the second FET 162 cannot be turned on for some reason, an AC voltage may be applied to the diodes 124 and 125 as a reverse voltage from the AC power supply 301 on the load side. Therefore, high breakdown voltage diodes are used as the diodes 124 and 125 to prevent destruction due to high voltage.
[0031]
The drain-source on-voltage (V) of each FET 161, 162 _{DS (ON)} ) The detection circuit is composed of diodes 124, 125, 126, 128 and resistors 121, 122, 137, and the drain-source on-voltage (V) of each FET 161, 162 by the diode 126 and the diode 128. _{DS (ON)} ) Is detected, and the drain-source on-voltage (V _{DS (ON)} ) Is input to the inverting input terminal of the second comparator 138 through the resistor 137. Since the voltage input to the inverting input terminal of the second comparator 138 is OR-connected by the diode 124 and the diode 125, the drain-source on-voltage (V) of the first FET 161 or the second FET 162. _{DS (ON)} The higher one is applied.
[0032]
Here, the common connection point on the cathode side of the diode 124 and the diode 125 is connected to the collector of the first transistor 130, and the emitter is connected to the ground potential (DC / DC GND). The base of the first transistor 130 is connected to a connection point between one end of the resistor 133 a and the capacitor 132, and the other end of the resistor 133 a is connected to one end of the resistor 133 b and the collector of the second transistor 131. The other end of the resistor 133b is connected to a DC power supply (DC / DC VCC), and the other end of the capacitor 132 and the emitter of the second transistor 131 are connected to the ground potential (DC / DC GND). The base of the second transistor 131 is connected to the ground potential (DC / DC GND) through the resistor 134 and is connected to the anode of the Zener diode 165. The cathode of the Zener diode 165 is connected to the gates 161g and 162g of the FETs 161 and 162.
[0033]
For this reason, when the photocoupler 110 does not operate, a current is supplied from the DC power supply (DC / DC VCC) to the base of the first transistor 130, the first transistor 130 is turned on, and the cathodes of the diodes 124 and 125 are turned on. The side becomes the ground potential (DC / DC GND).
[0034]
On the other hand, when the photocoupler 110 operates and a voltage is applied to the gates 161g and 162g of the first FET 161 and the second FET 162 according to the resistance division ratio of the gate resistors 116 and 117, and the first FET 161 and the second FET 162 start to turn on. The output of the 1 comparator 180 becomes low level, the transistor 113 operates, and the detection of the drain-source voltage of the FET 161 and the FET 162 can be started. On the other hand, while the first transistor 130 is on, the second comparator 138. The opposite of Since the detection voltage of each of the diodes 126 and 128 is not input to the transfer input terminal, the drain-source on-voltage (V) of the first FET 161 and the second FET 162 _{DS (ON)} ) Is ignored. Thereby, the drain-source voltage until the first FET 161 and the second FET 162 are completely turned on is reduced to the drain-source on-voltage (V _{DS (ON)} ) Can be prevented from being erroneously detected.
[0035]
Here, the first FET 161 and the second FET 162 are turned on, the voltage applied to the gates 161g and 162g is increased, and the Zener voltage of the Zener diode 165 and the V of the second transistor 131 are increased. _BE When the voltage becomes equal to or higher than the sum, the base voltage of the second transistor 131 rises, so that the second transistor 131 is turned on. When the second transistor 131 is turned on, the base current of the first transistor 130 is drawn and the first transistor 130 is turned off. Thus, the second comparator 138 The opposite of The detection voltage of each of the diodes 126 and 128 is input to the transfer input terminal, and the drain-source on-voltage (V) of the first FET 161 and the second FET 162. _{DS (ON)} ) Is started.
[0036]
The short-circuit current detection circuit is configured by a second comparator 138. One end of a resistor 137 and one end of a parallel circuit of a diode 137a and a capacitor 137b are connected to the inverting input terminal of the second comparator 138. The other end is connected to each cathode side of the diodes 124 and 125, and the other end of the parallel circuit of the diode 137a and the capacitor 137b is connected to the ground potential (DC / DC GND). On the other hand, the output of the third comparator 136 is input to the non-inverting input terminal of the second comparator 138 via the resistor 136a, and one end of the resistor 136b and the resistor 136c are connected to the non-inverting input terminal of the resistor 136a. One end is connected, the other end of the resistor 136b is connected to a DC power supply (DC / DC VCC), and the other end of the resistor 136c is connected to a ground potential (DC / DC GND).
[0037]
Here, the divided voltage of the direct-current power source (DC / DC VCC) divided by the resistance value Rb of the resistor 136b and the resistance value Rc of the resistor 136c is between the drain and the source for detecting the short-circuit current of the first FET 161 and the second FET 162. On-state voltage (V _{DS (ON)} ) Reference voltage Vs (second reference voltage). The value Vs of the second reference voltage is set as follows. That is, the maximum allowable surge current of the FET is determined by the IEC (International Electrotechnical Commission) standard (IEC1131-2), and the maximum allowable surge current is determined to be 10 times the rated current. Therefore, a value larger than the voltage corresponding to 10 times the rated current is set as the reference voltage Vs for detecting the short-circuit current.
[0038]
Here, FIG. 2 shows a drain-source on-voltage (V) when a transient current flows through the first FET 161 and the second FET 162. _{DS (ON)} ) It is a diagram showing a waveform, a waveform shown by curve A when short-circuited, a waveform shown by curve B when a surge is applied, a waveform shown by curve C when overloaded, and a waveform shown by curve D when rated load Become. Therefore, as shown in FIG. 2, the detection level of the short-circuit current is set to the drain-source on-voltage (V _{DS (ON)} The resistance value Rb of the resistor 136b and the resistance value Rc of the resistor 136c may be selected so that a value that is larger than a voltage corresponding to 10 times the rated current becomes the reference voltage Vs.
[0039]
The output of the second comparator 138 is connected to one end of a resistor 138a, the other end of the resistor 138a is connected to the base of the transistor 139, and is connected to a DC power supply (DC / DC VCC) via the resistor 138b. The emitter of the transistor 139 is connected to a direct current power supply (DC / DC VCC), and the collector of the transistor 139 is connected to the gate of the thyristor 140 through a resistor 139a. As a result, the transistor 139 becomes a gate drive circuit of the thyristor 140.
[0040]
The surge allowable circuit and the overload current detection circuit include a delay circuit in which a parallel circuit including a resistor 135a and a diode 135b is connected in series to a capacitor 135, a third comparator 136, and the above-described second comparator 138. The inverting input terminal of the third comparator 136 is connected to a common connection point between the capacitor 135 and a parallel circuit composed of a resistor 135a and a diode 135b connected in series to one end of the capacitor 135, and the resistor 135a and the diode 135b. The other end of the parallel circuit is connected to the emitter of the phototransistor 112, and the other end of the capacitor 135 is connected to the ground potential (DC / DC GND).
[0041]
On the other hand, the non-inverting input terminal of the third comparator 136 is connected to a common connection point of one end of the resistor 134a and one end of the resistor 134b, and the other end of the resistor 134a is connected to a DC power source (DC / DC VCC). Is connected to the ground potential (DC / DC GND). The output of the third comparator 136 is connected to the non-inverting input terminal of the second comparator 138 through the resistor 136a.
[0042]
Here, the voltage inputted to the inverting input terminal of the third comparator 136 (charging voltage of the capacitor 135) is divided between the resistance 134a and the resistance 134b of the DC power supply (DC / DC VCC) inputted to the non-inverting input terminal. The time until the voltage determined by the voltage ratio is exceeded is set as the allowable surge time (T2 time, between two cycles in FIG. 2) corresponding to the time constant determined by the resistor 135a and the capacitor 135 of the delay circuit. As a result, the second comparator 138 within the allowable surge time (T2 time). The opposite of On-voltage (V-V) between the drain and source of the first FET 161 or the second FET 162 input to the transfer input terminal _{DS (ON)} ) Is based When the voltage becomes larger than the quasi-voltage Vs (second reference voltage), the second comparator 138 is turned off because the allowable surge current is exceeded and outputs a short-circuit current detection signal.
[0043]
The drain-source on-voltage (V) of the first FET 161 or the second FET 162 input to the inverting input terminal of the second comparator 138 within the allowable surge time (T2 time). _{DS (ON)} ) Is greater than the later-described overload current detection voltage Vo (first reference voltage) input to the non-inverting input terminal, but if it is smaller than the reference voltage Vs, the second comparator 138 determines that the allowable surge current is present and outputs the output signal. There is no output.
[0044]
On the other hand, the charging voltage of the capacitor 135 rises and the inverting input terminal voltage of the third comparator 136 rises, and the resistance 134a and the resistance 134b of the DC power source (DC / DC VCC) inputted to the non-inverting input terminal are divided. When the reference voltage Vt determined by the pressure ratio (see the third reference voltage FIG. 3 (e)) is exceeded, the third comparator 136 determines that the allowable surge time (T2 time) has been exceeded and outputs an allowable surge time elapsed signal. To do.
[0045]
Then, the resistor 136a is pulled to the ground potential (DC / DC GND) by this allowable surge time elapse signal, and the second comparator 138. Non-rebellion The resistance connected between the transfer input terminal and the ground potential (DC / DC GND) changes from the resistance 136c alone to the combined resistance of the parallel circuit of the resistance 136a and the resistance 136c, and the resistance value decreases. That is, the reference voltage connected to the non-inverting input terminal of the second comparator 138 decreases from the reference voltage Vs (second reference voltage) to the reference voltage Vo (first reference voltage) as shown in FIG. .
[0046]
Therefore, after the surge allowable time (T2 time) has elapsed, the drain-source on-voltage (V) of the first FET 161 or the second FET 162 that is input to the inverting input terminal of the second comparator 138. _{DS (ON)} ) Becomes larger than the reference voltage Vo (first reference voltage) input to the non-inverting input terminal, the second comparator 138 determines that it is an overload current and outputs an overload current detection signal.
[0047]
When the first photocoupler 110 is turned off and the first FET 161 or the second FET 162 is turned off, the charge of the capacitor 135 is discharged through the resistor 135a, and the next drain-source on voltage (V _{DS (ON)} ), The capacitor 135 is charged again to allow the surge, but if the first FET 161 or the second FET 162 is turned on again after a very short off period, the charge of the capacitor 135 cannot be completely discharged. In some cases, surges may become unacceptable. For this reason, the diode 135b is connected in parallel to the resistor 135a to bypass the resistor 135a, thereby enabling rapid initialization of the surge tolerance circuit.
[0048]
The turn-off latch circuit includes a thyristor 140, and the anode side of the thyristor 140 is connected to a connection point between the resistor 115 and the bases of both transistors 170 and 171 of the FET driving circuit via the second light emitting diode 151, and the cathode The side is connected to the ground potential (DC / DC GND), the gate is connected to the collector of the transistor 139 as a gate drive circuit via the resistor 139a, and the emitter of the transistor 139 is connected to the DC power supply (DC / DC VCC). is doing.
[0049]
Therefore, when the second comparator 138 outputs a short-circuit current detection signal or an overload current detection signal, the transistor 139 is turned on, and a DC power supply (DC / DC VCC) is applied to the gate of the thyristor 140 through the resistor 139a. Turned on. Then, the gate voltages of the first FET 161 and the second FET 162 are lowered, and the FETs 161 and 162 are turned off. Since the holding current is supplied to the anode of the thyristor 140 from the direct current power source (DC / DC VCC) through the first phototransistor 112, the resistor 115, and the second light emitting diode 151, the thyristor 140 is operated until the first photocoupler 110 is turned off. Is turned on (latched), and the turn-off states of the FETs 161 and 162 are latched.
[0050]
As described above, when the thyristor 140 is turned on, the gate voltages of the first FET 161 and the second FET 162 are reduced, and the Zener voltage of the Zener diode 165 and the V of the second transistor 131 are reduced. _BE The second transistor 131 is turned off and the first transistor 130 is turned on. However, since the capacitor 132 is connected to the base of the first transistor 130, the charging time of the capacitor 132 is Therefore, the ON operation of the first transistor 130 is delayed.
[0051]
The abnormal signal feedback circuit includes the second photocoupler 150 including the second light emitting diode 151 and the second phototransistor 152. As described above, the second comparator 138 is turned off to detect a short circuit detection signal or an overload detection signal. Is output, the thyristor 140 is turned on. Then, the second light emitting diode 151 emits light, and the second phototransistor 152 becomes conductive. When the second phototransistor 152 is turned on, an abnormal signal of a short circuit current or an overload current is fed back to a logic operation unit (not shown) (see FIG. 5).
[0052]
Hereinafter, the operation of the output circuit of the present embodiment configured as described above will be described.
[0053]
(1) When FET does not turn on
First, the operation when the FET 161 or the FET 162 is not turned on for some reason will be described. In this case, in order to simplify the explanation, a load current I as indicated by an arrow in FIG. ₁ The operation when the current flows will be described.
[0054]
(A) When the first FET 161 does not turn on
When the phototransistor 112 is turned on, a voltage is applied to the bases of the NPN transistor 170 and the PNP transistor 171 and both transistors 170 and 171 are turned on. As a result, a voltage is applied from the direct current power source (DC / DC VCC) to the gate 161g of the first FET 161 and the gate 162g of the second FET 162 via the gate resistor 116. If the first FET 161 and the second FET 162 are normal, the FETs 161 and 162 Will be turned on.
[0055]
However, when the first FET 161 does not turn on for some reason, a voltage is applied to the first FET 161 from the load AC power supply 301, and a voltage is generated between the drain 161d and the source 161s. In this case, the load current I is applied to the parasitic diode 164 of the second FET 162. ₁ Does not flow, so no voltage drop occurs. If a voltage drop does not occur in the second FET 162, the reference voltage set by the dividing resistors 182 and 183 will not be exceeded. Therefore, the output of the first comparator 180 does not become a low level, and the transistor 113 is turned on. There is no. As a result, the drain-source on-voltage (V _{DS (ON)} ) Is not started, and erroneous detection as an overcurrent can be prevented even if the first FET 161 is not turned on.
[0056]
(B) When the second FET 162 does not turn on
If the second FET 162 does not turn on for some reason, the load current does not flow even if the first FET 161 is turned on. Therefore, the drain-source on voltage (V _{DS (ON)} ) Does not occur. On the other hand, a voltage is applied to the second FET 162 from the load AC power supply 301, and a negative drop voltage based on DC / DC GND is generated between the drain 162d and the source 162s.
[0057]
Since a drop voltage is generated in the second FET 162, the reference voltage set by the dividing resistors 182 and 183 is exceeded, and the output of the first comparator 180 is at a low level. Therefore, the transistor 113 is turned on, but the drain-source on-voltage (V _{DS (ON)} ) Does not occur, the reference voltage of the comparator 138 is not exceeded, and the detection operation is not performed.
[0058]
(C) When both 1FETs 161 and 162 are not turned on
When the first FET 161 and the second FET 162 are not turned on, a voltage is applied to the first FET 161 from the load AC power supply 301, and a voltage is generated between the drain 161d and the source 161s. However, the parasitic current 164 of the second FET 162 has a load current I ₁ Does not flow, so no voltage drop occurs.
[0059]
If a voltage drop does not occur in the second FET 162, the reference voltage set by the dividing resistors 182 and 183 will not be exceeded, and the output of the first comparator 180 will not go low. Therefore, the transistor 113 is not turned on, and the drain-source on-voltage (V _{DS (ON)} ) Is not started, and it is possible to prevent erroneous detection as an overcurrent even if the first FET 161 and the second FET 162 are not turned on.
[0060]
(2) When FET is turned on
Next, the case where the FETs 161 and 162 are normally turned on will be described with reference to the operation waveform diagram of FIG. Here, FIG. 3A shows the on / off operation waveform of the photocoupler 110, FIG. 3B shows the on / off operation waveform of the first FET 161 and the second FET 162, and FIG. 3C shows the first FET 161 and The waveform of the load current flowing through the second FET 162 is shown, FIG. 3D shows the operation waveform of the first transistor 130, and FIG. 3E shows the input voltage waveform input to the inverting input terminal of the third comparator 136. FIG. 3F shows an input voltage waveform inputted to the non-inverting input terminal of the second comparator 138. In addition, the ON voltage of FIG.3 (f) shows the drain-source voltage of each FET161,162.
[0061]
(A) When short circuit occurs
When the photocoupler 110 operates at time t1 (see FIG. 3A), a voltage is applied to the bases of the NPN transistor 170 and the PNP transistor 171, and both transistors 170 and 171 are turned on. As a result, a voltage is applied from the direct current power source (DC / DC VCC) to the gate 161g of the first FET 161 and the gate 162g of the second FET 162 through the gate resistor 116, and the first FET 161 and the second FET 162 are turned on (see FIG. 3B). ) However, the gate voltage applied to each of the gates 161g and 162g is different from the Zener voltage of the Zener diode 165 and the V of the second transistor 131. _BE Since the first transistor 130 is on until T1 time until the sum with the voltage elapses, the detection voltages of the diodes 126 and 128 are not input to the inverting input terminal of the second comparator 138. On-voltage (V-V) between the drain and source of the first FET 161 or the second FET 162 _{DS (ON)} ) Is ignored.
[0062]
At the time t2 when the T1 time has elapsed after the first FET 161 and the second FET 162 are turned on, the applied voltage to each of the gates 161g and 162g increases, and the Zener voltage of the Zener diode 165 and the V of the second transistor 131 are increased. _BE When the voltage becomes equal to or higher than the sum, the second transistor 131 is turned on. When the second transistor 131 is turned on, the base current of the first transistor 130 is drawn, and the first transistor 130 is turned off (see FIG. 3D). As a result, the detection voltage of each of the diodes 126 and 128 is input to the inverting input terminal of the second comparator 138, and the drain-source on-voltage (V) of the first FET 161 or the second FET 162. _{DS (ON)} ) Detection is started.
[0063]
At this time, if the load 300 connected to the output terminals L and O is in a load short-circuit state, a short-circuit current (see reference symbol A in FIGS. 2 and 3C) flows through the first FET 161 and the second FET 162. Then, the drain-source on-voltage (V) corresponding to this short-circuit current. _{DS (ON)} ) Is detected by each of the diodes 126 and 128, and the higher detected voltage is selected by the diodes 124 and 125 and input to the inverting input terminal of the second comparator 138 through the resistor 137. At this time, the voltage input to the inverting input terminal of the third comparator 136 is smaller than the reference voltage Vt (that is, the charging voltage of the capacitor 135 is small) as shown in FIG. Does not output a surge allowable time lapse signal, and the second comparator 138 Non-rebellion The transfer input terminal has a reference voltage Vs (DC / DC VCC) resistance. 136b And resistance 136c The voltage divided by is input.
[0064]
Then, as shown in FIG. 3 (f), the drain-source on-voltage (V) input to the inverting input terminal of the second comparator 138. _{DS (ON)} ) Is larger than the reference voltage Vs input to the non-inverting input terminal, the second comparator 138 outputs a short circuit detection signal. Then, the transistor 139 is turned on, the DC power supply (DC / DC VCC) is applied to the gate of the thyristor 140 through the resistor 139a to turn on, the gate charges of the FETs 161 and 162 are extracted, and the FETs 161 and 162 are turned on. An off operation (see FIG. 3B) is performed.
[0065]
At this time, since the holding current is supplied to the anode of the thyristor 140 from the direct current power source (DC / DC VCC) through the first phototransistor 112, the resistor 115, and the second light emitting diode 151, the thyristor 140 is latched in a turn-on state. The turn-off state of each FET 161, 162 is latched. By the way, the gate voltages of the first FET 161 and the second FET 162 are lowered, and the Zener voltage of the Zener diode 165 and the V voltage of the second transistor 131 are reduced. _BE The second transistor 131 is turned off and the first transistor 130 is turned on. However, since the capacitor 132 is connected to the base of the first transistor 130, only the charging time of the capacitor 132 is reached. The on operation of the first transistor 130 is delayed.
[0066]
On the other hand, when the thyristor 140 is turned on, the second light emitting diode 151 of the second photocoupler 150 emits light, and the second phototransistor 152 becomes conductive. When the second phototransistor 152 becomes conductive, an abnormal signal of a short circuit current is fed back to a logic operation unit (see FIG. 5) (not shown). When the first photocoupler 110 is turned off at time t3, the turn-on latch of the thyristor 140 is released.
[0067]
(B) When overloaded
At time t4, the photocoupler 110 again operates (see FIG. 3A), a voltage is applied to the bases of the NPN transistor 170 and the PNP transistor 171, both transistors 170 and 171 are turned on, and the DC power supply (DC / DC VCC) is applied to the gate 161g of the first FET 161 and the gate 162g of the second FET 162 via the gate resistor 116, the first FET 161 and the second FET 162 are turned on, and the gate voltage applied to each of the gates 161g and 162g is Zener voltage of the Zener diode 165 and V of the second transistor 131 _BE At time t5 when the time T1 until the sum with the voltage elapses, the second transistor 131 is turned on, and the first transistor 130 is turned off (see FIG. 3D). At this time, if the load 300 connected to the output terminals L and O is in an overload state, an overload current (see symbol C in FIGS. 2 and 3C) flows through the first FET 161 and the second FET 162.
[0068]
Then, the drain-source on-voltage (V) corresponding to this overload current. _{DS (ON)} ) Is detected by each of the diodes 126 and 128, and the higher detected voltage is selected by the diodes 124 and 125 and input to the inverting input terminal of the second comparator 138 through the resistor 137. At this time, since the voltage input to the inverting input terminal of the third comparator 136 becomes the charging voltage of the capacitor 135, as the time elapses from time t4 to time t6 as shown in FIG. When the charging voltage reaches the reference voltage Vt at time t6, the allowable surge time (T2 time) has elapsed, and the third comparator 136 outputs an allowable surge time signal.
[0069]
When a surge allowable time lapse signal is output from the third comparator 136 at time t6, the resistor connected between the non-inverting input terminal of the second comparator 138 and the ground potential (DC / DC GND) becomes a resistor. 136c Only from resistance 136a And resistance 136c The combined resistance of the parallel circuit is reduced. Therefore, as shown in FIG. 3F, the reference voltage input to the non-inverting input terminal of the second comparator 138 decreases from Vs to Vo. , Anti On-voltage between drain and source (V _{DS (ON)} ) Is greater than this Vo, so the second comparator 138 Overload Outputs a current detection signal.
[0070]
Then, the transistor 139 is turned on, the DC power supply (DC / DC VCC) is applied to the gate of the thyristor 140 through the resistor 139a to turn on, the gate charges of the FETs 161 and 162 are extracted, and the FETs 161 and 162 are turned on. An off operation (see FIG. 3B) is performed. At this time, since the holding current is supplied to the anode of the thyristor 140 from the direct current power source (DC / DC VCC) through the first phototransistor 112, the resistor 115, and the second light emitting diode 151, the thyristor 140 is latched in a turn-on state. The FETs 161 and 162 are latched in a turn-off state.
[0071]
On the other hand, when the thyristor 140 is turned on, the second light emitting diode 151 of the second photocoupler 150 emits light, and the second phototransistor 152 becomes conductive. When the second phototransistor 152 is turned on, an abnormal signal of an overload current is fed back to a logic operation unit (not shown) (see FIG. 5). When the first photocoupler 110 is turned off at time t7, the turn-on latch of the thyristor 140 is released.
[0072]
(C) When the rated load is reached,
At time t8, the photocoupler 110 operates again (see FIG. 3A), and at time t9 when the time T1 has elapsed, the voltage applied to each of the gates 161g and 162g increases, and the second transistor 131 is reached. Is turned on, and the first transistor 130 is turned off (see FIG. 3D). At this time, when the load 300 connected to the output terminals L and O is in a rated load state, a rated load current (see reference sign D in FIGS. 2 and 3C) flows through the first FET 161 and the second FET 162.
[0073]
Then, the drain-source on-voltage (V) corresponding to this rated load current. _{DS (ON)} ) Is detected by each of the diodes 126 and 128, and the higher detected voltage is selected by the diodes 124 and 125 and input to the inverting input terminal of the second comparator 138 through the resistor 137. At this time, since the voltage input to the inverting input terminal of the third comparator 136 becomes the charging voltage of the capacitor 135, as the time elapses from time t8 to time t10 as shown in FIG. When the charging voltage reaches the reference voltage Vt at time t10, the allowable surge time (T2 time) has elapsed, and the third comparator 136 outputs an allowable surge time signal.
[0074]
When a surge allowable time lapse signal is output from the third comparator 136 at time t10, only the resistor 137c is connected between the non-inverting input terminal of the second comparator 138 and the ground potential (DC / DC GND). Therefore, the resistance value becomes a combined resistance of a parallel circuit of the resistor 137a and the resistor 137c. Therefore, as shown in FIG. 3F, the reference voltage input to the non-inverting input terminal of the second comparator 138 decreases from Vs to Vo, and the drain-source on-voltage input to the non-inverting input terminal. (V _{DS (ON)} ) Is smaller than Vo, the second comparator 138 does not output a detection signal.
[0075]
In the present embodiment configured as described above, the drain-source on-voltage (V) of each FET 161, 162. _{DS (ON)} ) And the reference voltage Vs (second reference voltage) are compared by the second comparator 138, and the drain-source on-voltage (V _{DS (ON)} ) Is greater than the reference voltage Vs, a short-circuit current detection signal is output. This makes it possible to detect a short-circuit current with a simple circuit configuration without providing a shunt circuit.
[0076]
Further, the reference voltage Vo in which the reference voltage Vs is lowered by the surge allowable time lapse signal output from the third comparator 136 based on the voltage corresponding to the time constant (T2 time) of the delay circuit composed of the resistor 135a and the capacitor 135. (First reference voltage) and drain-source on-voltage (V _{DS (ON)} ) And the drain-source on-voltage (V _{DS (ON)} ) Is larger than the reference voltage Vo, the second comparator 138 outputs an overload current detection signal, so that erroneous detection of the allowable surge current as an overcurrent can be prevented.
[0077]
Further, since the reference voltage Vs (second reference voltage) and the reference voltage Vo (first reference voltage) can be generated by one DC power supply (DC / DC VCC), the power supply for generating the reference voltage can be reduced. This makes it possible to manufacture this type of output circuit in a small and inexpensive manner.
Further, when the field effect transistor is driven, the Zener voltage of the Zener diode 165 and the V of the second transistor 131 are increased. _BE Since the detection of the drain-source on-voltage is not started until the time until the sum with the voltage (T1 time) elapses, the drain-source voltage at the moment when the field effect transistor is driven is changed to the drain- It is possible to prevent erroneous detection as an on-source voltage.
[0078]
Modified example
In the above-described embodiment, an example has been described in which the first comparator 180 is used to detect a voltage drop generated between the drain and source of each FET 161, 162 and to detect a load current flowing through each FET 161, 162. Even if a transistor is used in place of the comparator, the voltage drop generated between the drain and source of each FET 161, 162 can be detected. FIG. 4 is a circuit diagram of this modification in which a voltage drop of the FETs 161 and 162 is detected using a transistor. In addition, since the same code | symbol as the above-mentioned embodiment represents the same name, the description is abbreviate | omitted.
[0079]
The load current detection circuit according to the present modification is generated at both ends of the load 300 when an overload current flows, and a transistor 190 that detects a voltage drop generated between the drain and source of the FETs 161 and 162 when a short-circuit current flows. Circuit 191 to 197 for detecting the voltage to be detected.
[0080]
The emitter of the transistor 190 is connected to the anodes of the diodes 198 and 199, the cathode of the diode 198 is connected to the drain 161d of the first FET 161, and the cathode of the diode 199 is connected to the drain 162d of the second FET 162. As a result, the emitter voltage of the transistor 190 is drawn to the lower drain voltage of the FETs 161 and 162.
[0081]
A DC power supply (DC / DC VCC) is connected to a ground potential (DC / DC GND) through a resistor 190a and a diode 190b, and a connection point between the resistor 190a and the diode 190b is connected to the base of the transistor 190. As a result, the base of the transistor 190 is pulled to the ground potential (DC / DC GND). The collector of the transistor 190 is connected through the resistor 115 to the base of the transistor 113 serving as a detection start circuit.
[0082]
As a result, when a large current such as a short-circuit current flows through the load 300, the FETs 161 and 162 are turned on, for example, the short-circuit current I as shown by the arrow in FIG. ₁ Flows through the FETs 161 and 162, a resistance drop voltage is generated by the parasitic diode 164 of the second FET 162. This drop voltage is the short circuit current I ₁ V of transistor 190 _BE When the voltage is exceeded, the transistor 190 is turned on and the base of the transistor 113 is pulled. Therefore, the transistor 113 is turned on and the drain-source on-voltage (V) of each of the FETs 161 and 162 as described above. _{DS (ON)} ) Starts to be detected.
[0083]
On the other hand, when the first FET 161 or the second FET 162 is not turned on, a voltage drop does not occur in the first FET 161 or the second FET 162. Therefore, the transistor 190 is not turned on, and thus the transistor 113 is not turned on. 162, drain-source on-voltage (V _{DS (ON)} ) Is not started.
[0084]
By the way, when the voltage drop of the FETs 161 and 162 is detected using the transistor 190 as described above, the detection reference of this voltage drop is the V of the transistor 190. _BE Voltage. Therefore, the drop voltage can be detected when a large current such as a short-circuit current flows, but the drop voltage decreases when a current smaller than the short-circuit current such as an overload current flows. Then there is a fear that it cannot be detected.
[0085]
Therefore, in the present modification, in addition to the output terminals L and O, the third output terminal L ₁ The output terminal O and the third output terminal L ₁ A circuit for detecting the voltage applied to the load 300 connected between the output terminal O and the third output terminal L ₁ Between them. Therefore, the output terminal O and the third output terminal L ₁ The diode bridge 192 is disposed between the output terminal O and the third output terminal L as the input terminal of the diode bridge 192. ₁ And connect.
[0086]
The anode of the photodiode 197a is connected to one output terminal of the diode bridge 192 through resistors 192 and 195, the cathode of the photodiode 197a and the collector of the transistor 196 are connected, the emitter of the transistor 196, and the other of the diode bridge 192 Is connected to the output terminal. The connection point of the dividing resistors 193 and 194 is connected to the base of the transistor 196, the connection point of the resistors 192 and 195 is connected to the other end of the dividing resistor 193, and the other end of the dividing resistor resistor 194 and the emitter of the transistor 196 are connected. Is connected.
[0087]
As a result, the voltage across the load 300 is detected to detect the load current. A phototransistor 197 b that constitutes the third photocoupler 197 together with the photodiode 197 a is connected between the phototransistor 112 and the resistor 121 and connected in parallel with the transistor 113.
[0088]
For this reason, when the first FET 161 and the second FET 162 are completely turned on and an overload current smaller than the short-circuit current or a rated load current smaller than the short-circuit current flows to the load 300, they are generated at both ends of the FETs 161 and 162. Since the voltage to be applied is almost close to 0V, the voltage of the load power supply 301 is applied to the load 300, and a voltage is generated across the load 300. This overload current or rated load current is full-wave rectified by the diode bridge 191, and the divided voltage divided by the dividing ratio of the dividing resistors 193 and 194 is V of the transistor 196. _BE When the voltage exceeds the voltage, the transistor 196 is turned on. When the transistor 196 is turned on, the photodiode 197a is turned on and the phototransistor 197b is turned on, and the drain-source on-voltage (V _{DS (ON)} ) Starts to be detected.
[0089]
In addition, the drain-source on-voltage (V _{DS (ON)} Since the detection operation of the short-circuit current, overload current, surge current and rated load current after the start of the detection of) is the same as in the above-described embodiment, the description thereof will be omitted.
As described above, in this modification, when a short-circuit current flows through the first FET 161 or the second FET 162, the transistor 190 detects the voltage drop of the FETs 161 and 162 to turn on the transistor 113, and the drains of the FETs 161 and 162 are turned on. −Source-on voltage (V _{DS (ON)} ) Detection starts. At this time, if one or both of the first FET 161 and the second FET 162 are not turned on, the transistor 190 does not detect the drop voltage, the transistor 113 is turned off, and the drains and sources of the FETs 161 and 162 are turned on. Voltage (V _{DS (ON)} ) Is not started, so that it is possible to prevent erroneous detection as an overcurrent when the FETs 161 and 162 are not turned on.
[0090]
On the other hand, when an overload current or a rated load current flows through the first FET 161 or the second FET 162, a voltage generated at both ends of the load 300 is detected and the photodiode 197a is turned on. As a result, the phototransistor 197b is turned on, and the drain-source on-voltage (V _{DS (ON)} ) Detection starts. If no voltage is generated at both ends of the load 300, the photodiode 197a does not turn on, so that the drain-source on-voltage (V _{DS (ON)} ) Detection is not started. As a result, it is possible to prevent erroneous detection as an overcurrent when the FETs 161 and 162 are not turned on.
[0091]
In the above-described embodiment and its modifications, the output circuit of the present invention is applied to a programmable controller. However, a predetermined on / off state is output as an electrical signal, and the electrical signal has various voltage levels. The present invention may be applied to any device as long as it is a control device having a compatible general-purpose output circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an overall configuration of an embodiment of an output circuit of the present invention.
FIG. 2 shows a drain-source on-voltage (V) when a transient current flows through a field effect transistor (FET). _{DS (ON)} ) And the short-circuit current detection level and overload current detection level.
FIG. 3 is a diagram showing operation waveforms of the circuit of FIG. 1;
FIG. 4 is a circuit diagram showing an overall configuration of a modified example of the output circuit of the present invention.
FIG. 5 is a diagram showing an overall configuration of a programmable controller.
FIG. 6 is a circuit diagram showing an overall configuration of an output circuit according to the prior application of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100 ... Output circuit, 110 ... 1st photocoupler, 113 ... Transistor (detection start circuit), 115, 116, 117, 121, 122, 123 ... Resistance, 124, 125, 126, 128 ... Diode, 129 ... Capacitor, 130 ... 1st transistor, 131 ... 2nd transistor, 132 ... Capacitor, 133a, 133b ... Resistance, 134a, 134b ... Resistance, 135 ... Capacitor, 135a ... Resistance, 135b ... Diode, 136 ... 3rd comparator, 136a, 136b, 136c, resistor, 137a, diode, 137b, resistor, 138, second comparator, 139, transistor (for driving thyristor), 140, thyristor, 150, second photocoupler, 161, 162, field effect transistor (FET) ( Output element), 165 ... Zener diode 180, first comparator (load current detecting means), 181 ... Zener diode, 182, 183, 185 ... resistor, 184 ... constant current diode, 186, 187, 188, 189 ... diode, 300 ... load, 301 ... AC source

Claims

A logical operation unit that executes a logical operation process of a preset program based on a detection signal input from the detection device and outputs a control signal indicating the operation result;
An output circuit using a pair of field effect transistors connected in series as an output element that outputs a control signal output from the logic operation unit as a drive control signal of a load serving as a controlled device;
The field effect outputs the overload current detection signal when the drain and the source on-voltage has detected is greater than the first reference voltage (Vo) when the elapsed surge allowed time during on operation of the field-effect transistor (T2) is Shut off the on-operation of the transistor,
A second drain-source ON voltage detected before the allowable surge time (T2) elapses during the ON operation of the field effect transistor (during the allowable surge time ) is larger than the first reference voltage (Vo). In a control device comprising an overcurrent protection circuit that outputs a short-circuit current detection signal when the reference voltage (Vs) is greater than the on-operation of the field effect transistor,
When the drive control signal is output from the logic operation unit, one or both of the field effect transistors are not turned on, and the voltage drop of the drain-source on-voltage does not exceed a predetermined reference voltage. Disable the detection of overload current and short circuit current by the current protection circuit,
An overload current detection circuit is provided that enables detection of an overload current and a short circuit current by the overcurrent protection circuit when a voltage drop of the drain-source on-voltage exceeds a predetermined reference voltage. Control device with current protection circuit.