JP3651143B2

JP3651143B2 - Output circuit of control device

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Publication number: JP3651143B2
Application number: JP27119596A
Authority: JP
Inventors: 久幸佐藤
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-10-14
Filing date: 1996-10-14
Publication date: 2005-05-25
Anticipated expiration: 2016-10-14
Also published as: JPH10116107A

Description

【０００１】
【発明の属する技術分野】
本発明は、制御装置本体から出力された電気信号に基づいて被制御装置となる負荷を駆動する駆動信号を出力する制御装置の出力回路に関するものである。
【０００２】
【従来の技術】
従来、この種の制御装置の出力回路は、例えばプログラマブルコントローラに使用されており、図７に示すようなものが知られている。図７はプログラマブルコントローラの全体構成を示すブロック図である。図７において、プログラマブルコントローラ１０は、検出装置２からの電気信号を入力端子Ｓ、Ｇを介して入力するｍ個の入力回路１２と、出力端子Ｐ、Ｏ、Ｍを介して被制御装置４を駆動するための駆動信号を出力するｎ個の出力回路１４と、周知のＣＰＵ、ＲＯＭ、ＲＡＭ等からなるマイクロコンピュータを中心にして構成され、各入力回路１２からの入力信号に基づき、予め設定された所定のシーケンスプログラムに従って各出力回路１４を介して被制御装置４を駆動制御する論理演算部１６と、外部より供給される直流あるいは交流のシステム用電源ＶＳに接続され、このシステム用電源ＶＳの電源電圧を論理演算部１６にて使用可能な所定の直流電圧に変換するコンバータ１８と、論理演算部１６が実行するシーケンスプログラムを外部のプログラム用ツール６等から入力するために外部装置とデータの送受信を行う通信部２０とを備えている。
【０００３】
ここで、出力回路１４は、直流の電源ＶＬおよびこの電源ＶＬのマイナス側に接続されたランプ、モータ、ソレノイド等の負荷Ｌを備えた被制御装置４に出力端子Ｐ、Ｏ、Ｍを介して接続される。そして、電源ＶＬのプラス側（端子Ｐ）にエミッタが接続されるとともに負荷Ｌの電源ＶＬとは反対側（端子Ｏ）にコレクタが接続されるＰＮＰ型トランジスタ（出力素子）２２と、抵抗２４を介してトランジスタ２２のベースにコレクタが接続されるとともに電源ＶＬのマイナス側（端子Ｍ）にエミッタが接続されるフォトトランジスタ２６ａおよび論理演算部１６の演算結果に応じて発光しフォトトランジスタ２６ａを駆動する発光ダイオード２６ｂからなるフォトカプラ２６と、端子Ｍから端子Ｏへの方向を順方向として接続されたフライホイールダイオード２８とを備えている。
【０００４】
この出力回路１４においては、検出装置２からの検出信号が入力回路１２を介して論理演算部１６に入力されると、論理演算部１６はフォトカプラ２６の発光ダイオード２６ｂを発光させ、フォトカプラ２６のフォトトランジスタ２６ａがオンすることにより、出力素子のトランジスタ２２のエミッタ−ベース間に電位差が生じてトランジスタ２２がオンする。すると、直流の電源ＶＬからトランジスタ２２のエミッタとコレクタを介して電流が流れ、被制御装置４の負荷Ｌが駆動される。
【０００５】
上記した従来の出力回路においては、短絡等により過電流を生じた場合、被制御装置を短絡状態から保護するため、通常は溶断ヒューズを用いている。しかしながら、溶断ヒューズは出力素子を保護するために設けるものでないため、溶断ヒューズが溶断しなかった場合には出力素子を保護することができなく、かつ溶断ヒューズが溶断しても応答性が悪いという問題があった。このため、溶断ヒューズを瞬断性が要求されるこの種の出力回路に用いるには好ましくない。また、溶断ヒューズが溶断する毎に、新たな溶断ヒューズと交換しなければならなく、保守の作業性が悪いという問題も生じた。
【０００６】
そこで、出力回路に溶断ヒューズ等を使わずに、過電流から出力素子を保護するものを本出願人は特願平８−７２８６６号において提案した。このものは、図８に示すように、出力素子として電界効果トランジスタ（ＦＥＴ）２６１，２６２を用い、これらを各ＦＥＴ２６１，２６２に流れる過電流から保護するために、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧を検出して、このドレイン−ソース間オン電圧が所定値以上になると過電流と判定して各ＦＥＴ２６１，２６２の動作を遮断して各ＦＥＴ２６１，２６２を過電流から保護するようにしている。
【０００７】
この際、フォトカプラ２１０がオン動作してから各ＦＥＴ２６１，２６２が完全にオン動作するまでに遅れを生じるため、各ＦＥＴ２６１，２６２のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出する可能性がある。この誤検出を防止するため、各ＦＥＴ２６１，２６２が完全にオン動作するまではドレイン−ソース間オン電圧の検出を無効にする必要がある。
【０００８】
そこで、上記出願においては、各ＦＥＴ２６１，２６２のゲート電圧に対して抵抗２３２とコンデンサ２３３による充電回路を設け、トランジスタ２３１のベース電圧の立ち上がりを各ＦＥＴ２６１，２６２のゲート電圧より遅らせるようにしている。これにより、各ＦＥＴ２６１，２６２のゲート電圧が立ち上がり、各ＦＥＴ２６１，２６２が完全にオン動作した頃を見計らってトランジスタ２３１をオン動作させる。トランジスタ２３１がオン動作するに伴い、トランジスタ２３０がオフ動作するため、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧の検出を開始することとなる。
【０００９】
【発明が解決しようとする課題】
上記した特願平８−７２８６６号の発明においては、ＦＥＴ２６１，２６２が完全にオン動作した時点が不明であるため、充電回路の充電時間をＦＥＴ２６１，２６２が完全にオン動作した時点であると予測して行うものである。しかしながら、充電回路を構成する抵抗２３２およびコンデンサ２３３の各素子自体のバラツキに基づく充電時間のバラツキ、あるいは各ＦＥＴ２６１，２６２のゲート容量のバラツキに基づくゲート電圧の立ち上がりのバラツキがあるため、抵抗２３２とコンデンサ２３３による充電回路の充電時間を長めに設定する必要があり、各ＦＥＴ２６１，２６２のドレイン−ソース間オン電圧の検出開始が遅くなるという問題を生じた。
【００１０】
そこで、本発明は上記問題点に鑑みてなされたものであり、電界効果トランジスタが完全にオン動作した時点を検出してドレイン−ソース間オン電圧の検出を開始させることにある。
【００１１】
【課題を解決するための手段】
本発明は、入力装置あるいは検出装置からの出力信号に基づき予め設定されたプログラムに従って論理演算処理を行う論理演算部からの演算結果を出力する出力素子として電界効果トランジスタを用いた制御装置の出力回路であって、請求項１に記載の発明によれば、ゲート電圧検出手段が検出した電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなるとドレイン−ソース間オン電圧検出手段がドレイン−ソース間オン電圧の検出を開始するようにいるので、電界効果トランジスタが完全にオン動作すると直ちにドレイン−ソース間オン電圧の検出を開始できるようになるとともに、電界効果トランジスタが完全にオン動作するまでのドレイン−ソース間電圧を過電流として誤検出することが防止できる。
【００１２】
そして、ドレイン−ソース間オン電圧の検出を開始した後、短絡電流検出手段が短絡電流検出信号を出力すると電界効果トランジスタの動作を遮断するようにするとともに、ドレイン−ソース間オン電圧が第３基準電圧より大きくなっても、所定の時間が経過するまでは過負荷電流検出手段は許容サージ電流として許容して過負荷電流検出信号を出力しないようにする。
【００１３】
また、ドレイン−ソース間オン電圧が第３基準電圧より大きくなって、所定の時間が経過してサージ許容手段がサージ許容時間経過信号を出力すると過負荷電流検出信号を出力して電界効果トランジスタの動作を遮断するので、サージ電流を過負荷電流として誤検出することが防止できるとともに、短絡電流および過負荷電流を検出すると電界効果トランジスタの動作を遮断するので、電界効果トランジスタに瞬間的に短絡電流あるいは過負荷電流が流れても、短絡電流あるいは過負荷電流により電界効果トランジスタが破壊されることが防止できるようになる。
【００１４】
請求項２に記載の発明によれば、ツェナーダイオードのツェナー電圧を電界効果トランジスタがミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい電圧に設定しているので、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなるとツェナーダイオードが導通する。すると、ツェナーダイオードの導通に伴いトランジスタがオン動作して、ゲート電圧検出信号を出力するので、電界効果トランジスタが完全にオン動作したことを確実に知ることができ、直ちにドレイン−ソース間オン電圧の検出を開始できるようになる。
【００１５】
請求項３に記載の発明によれば、第３比較器に入力される基準電圧を電界効果トランジスタがミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい電圧に設定しているので、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなると第３比較器はゲート電圧検出信号を出力する。これにより、電界効果トランジスタが完全にオン動作したことを確実に知ることができ、直ちにドレイン−ソース間オン電圧の検出を開始できるようになる。
【００１６】
請求項４に記載の発明によれば、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくかつ同電界効果トランジスタのゲートに印加される電圧の抵抗分割比で発生する電圧より小さい時に同ゲート電圧を分割抵抗で分割した電圧がトランジスタがオンするベース−エミッタ間電圧に達するように抵抗分割比を設定しているので、電界効果トランジスタのゲート電圧がミラー効果を生じる電圧より大きくなるとトランジスタはオン動作してゲート電圧検出を出力する。これにより、電界効果トランジスタが完全にオン動作したことを確実に知ることができ、直ちにドレイン−ソース間オン電圧の検出を開始できるようになる。
【００１７】
【発明の実施の形態】
以下に、図に基づいて本発明の実施形態を説明する。図１は本発明の出力回路をプログラマブルコントローラに適用した場合の本実施形態の回路図である。図１に示すように本実施形態の出力回路１００は、図示しない論理演算部（図７参照）の演算結果が端子Ｃより入力され、この演算結果に応じて発光する第１発光ダイオード１１１と第１発光ダイオード１１１が発光することにより駆動される第１フォトトランジスタ１１２からなる第１フォトカプラ１１０と、第１フォトカプラ１１０が駆動することによりターンオンされる出力素子、即ち、第１電界効果トランジスタ（第１ＦＥＴ）１６１と第２電界効果トランジスタ（第２ＦＥＴ）１６２と、これらの第１フォトカプラ１１０と第１ＦＥＴ１６１および第２ＦＥＴ１６２よりなる出力素子との間に配置された、後述する各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）検出回路、ゲート電圧検出回路、短絡電流検出回路、サージ許容回路、過負荷電流検出回路等の回路と、各ＦＥＴ１６１、１６２のターンオフラッチ回路、異常信号フィードバック回路等の保護回路とにより構成される。ここで、ダイオード１６３および１６４は各ＦＥＴ１６１、１６２のそれぞれの寄生ダイオードを示している。
【００１８】
第１フォトトランジスタ１１２のエミッタは抵抗１２１および１２２の一端に接続する。抵抗１２１の他端はダイオード１２４およびダイオード１２６のアノード側に接続し、ダイオード１２６のカソード側は第１ＦＥＴ１６１のドレイン１６１ｄに接続している。また、抵抗１２２の他端はダイオード１２５およびダイオード１２８のアノード側に接続し、ダイオード１２８のカソード側は第２ＦＥＴ１６２のドレイン１６２ｄに接続している。ダイオード１２４、１２５の各カソード側は抵抗Ｒ1を介して接地するとともに抵抗１２３を介して第１比較器１３８の非反転入力端子に接続している。
【００１９】
また、抵抗１２１、１２２の共通接続点はゲート抵抗１２７ａ、１２７ｂを介して第１ＦＥＴ１６１、第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに接続し、各ゲート１６１ｇ、１６２ｇはゲート抵抗１２７ｃを介して接地している。第１ＦＥＴ１６１のソース１６１ｓと第２ＦＥＴ１６２のソース１６２ｓは共通に接続され、第１ＦＥＴ１６１のドレイン１６１ｄに接続される出力端子Ｐと第２ＦＥＴ１６２のドレイン１６２ｄに接続される出力端子Ｏとの間には被制御装置となる負荷３００と負荷３００を駆動する負荷用交流電源３０１とが接続され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作することにより負荷３００に負荷用交流電源３０１から電力が供給されて負荷３００が駆動されることとなる。
【００２０】
各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）検出回路は、ダイオード１２４、１２５、１２６、１２８と抵抗１２１、１２２、１２３とから構成され、ダイオード１２６およびダイオード１２８により各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が検出され、このドレイン−ソース間オン電圧（Ｖ_DS(ON)）に相当する電位が抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。この第１比較器１３８の非反転入力端子に入力される電圧は、ダイオード１２４とダイオード１２５とがＯＲ接続されているため、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の高い方が印加されることとなる。
【００２１】
ここで、ダイオード１２４とダイオード１２５のカソード側の共通接続点は第１トランジスタ１３０のコレクタに接続し、そのエミツタは接地している。第１トランジスタ１３０のベースは抵抗Ｒ2を介して直流電源（ＤＣ／ＤＣ）に接続するとともに第２トランジスタ１３１のコレクタに接続し、そのエミツタは接地している。第２トランジスタ１３１のベースはツェナーダイオード１３２と抵抗１３３の共通接続点に接続している。
【００２２】
そのため、第１フォトカプラ１１０が動作しないときは、直流電源（ＤＣ／ＤＣ）より第１トランジスタ１３０のベースに電流が供給されるため、第１トランジスタ１３０はオン動作し、各ダイオード１２４、１２５のカソード側はＧＮＤレベルとなる。
【００２３】
一方、フォトカプラ１１０が動作すると、ゲート抵抗１２７ａ、１２７ｂ、１２７ｃの抵抗分割比に応じて第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作するが、第１トランジスタ１３０がオン動作している間は第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されないので、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出は無視される。
【００２４】
これにより、第１ＦＥＴ１６１および第２ＦＥＴ１６２が完全にオン動作するまでのドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧（Ｖ_DS(ON)）として誤検出することが防止できる。
【００２５】
図２は各ＦＥＴ１６１、１６２の時間に対するゲート電圧（Ｖｇ）およびドレイン−ソース間オン電圧（Ｖ_DS(ON)）の関係を示す図であり、図２（ａ）はゲート電圧（Ｖｇ）と時間の関係を示し、図２（ｂ）はドレイン−ソース間オン電圧（Ｖ_DS(ON)）と時間の関係を示している。図２（ａ）（ｂ）より明らかなように、各ＦＥＴ１６１、１６２がオン動作すると、ゲート電圧（Ｖｇ）は時間の経過とともに上昇し、Ｔｍの時点でミラー効果により一定の電圧（Ｖｘ）となり、Ｍ時間の経過後再度上昇する特性がある。一方、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）はミラー効果が生じるまで（Ｔｍの時点まで）は一定の電圧で、ミラー効果が生じるとともにそのゲート容量の変化にともない減少し、ミラー効果が生じなく（Ｔｏｎの時点で）なると完全にオン動作する特性がある。
【００２６】
そこで、本実施形態においては、図１の点線で囲ったゲート電圧検出回路αを設けている。このゲート電圧検出回路αは、ツェナーダイオード１３２と、このツェナーダイオード１３２のアノードがそのベースに入力される第２トランジスタ１３０とから構成し、第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート１６１ｇおよび１６２ｇとツェナーダイオード１３２のカソード側とを接続し、ツェナーダイオード１３２のアノード側と第２トランジスタ１３０のベースとを接続するとともに、抵抗１３３にも接続している。そして、ツェナーダイオード１３２のツェナー電圧（Ｖｚ）をゲート抵抗１２７ａ、１２７ｂ、１２７ｃの抵抗分割比に応じて各ゲート１６１ｇおよび１６２ｇに印加されるゲート電圧（Ｖｙ）より小さく、かつミラー効果が生じる電圧（Ｖｘ）より大きい値になるように設定している。
【００２７】
このため、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作し、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇して、そのゲート電圧（Ｖｇ）がツェナーダイオード１３２のツェナー電圧（Ｖｚ）以上（正確には、ツェナーダイオード１３２のツェナー電圧（Ｖｚ）＋トランジスタ１３１のベース・エミッタ電圧（Ｖ_BE）以上）になると、即ち、図２（ｂ）のＳ時点になると、ツェナーダイオード１３２が導通して、第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１はオン動作して、ゲート電圧検出信号を出力する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出が開始されることとなる。
【００２８】
短絡電流検出回路は第１比較器１３８にて構成され、この第１比較器１３８の非反転入力端子には抵抗１２３を介してダイオード１２４、１２５の各カソード側に接続している。一方、第１比較器１３８の反転入力端子には抵抗１３７ｂと抵抗１３７ｃの共通接続点に接続しており、抵抗１３７ｂの他端は直流電源（ＤＣ／ＤＣ）に接続し、抵抗１３７ｃの他端は接地している。ここで、抵抗１３７ｂの抵抗値Ｒｂと抵抗１３７ｃの抵抗値Ｒｃで分割された直流電源（ＤＣ／ＤＣ）の分圧電圧が第１ＦＥＴ１６１および第２ＦＥＴ１６２の短絡電流を検出するためのドレイン−ソース間オン電圧（Ｖ_DS(ON)）の基準電圧Ｖｓ（第１基準電圧）となる。第１基準電圧の値Ｖｓの設定は以下のようにしてなされる。即ち、ＦＥＴの最大許容サージ電流はＩＥＣ（International Electrotechnical Commission）規格（ＩＥＣ１１３１−２）にて定められており、その最大許容サージ電流は定格電流の１０倍と定められている。したがって、定格電流の１０倍に相当する電圧より大きい値を短絡電流検出のための基準電圧Ｖｓとしている。
【００２９】
ここで、図３は第１ＦＥＴ１６１および第２ＦＥＴ１６２に過渡電流が流れた場合のドレイン−ソース間オン電圧（Ｖ_DS(ON)）波形を示す図であり、短絡時には曲線Ａで示される波形となり、サージ印加時には曲線Ｂで示される波形となり、過負荷時には曲線Ｃで示される波形となり、定格負荷時には曲線Ｄで示される波形となる。したがって、図３に示すように、短絡電流の検出レベルをドレイン−ソース間オン電圧（Ｖ_DS(ON)）が定格電流の１０倍に相当する電圧より大きくなった値を基準電圧Ｖｓとなるように抵抗１３７ｂの抵抗値Ｒｂと抵抗１３７ｃの抵抗値Ｒｃを選定すればよいこととなる。
【００３０】
サージ許容回路および過負荷電流検出回路は、抵抗１３９とコンデンサ１３５とかなる遅延回路と第２比較器１３６と上述の第１比較器１３８とから構成され、第２比較器１３６の反転入力端子は抵抗１３９とコンデンサ１３５との共通接続点に接続し、抵抗１３９の他端は各ＦＥＴ１６１、１６２の各ゲート１６１ｇ、１６２ｇに接続し、コンデンサ１３５の他端は接地している。また、第２比較器１３６の非反転入力端子は抵抗１３４ａと抵抗１３４ｂの共通接続点に接続し、抵抗１３４ａの他端は直流電源（ＤＣ／ＤＣ）に接続し、抵抗１３４ｂの他端は接地している。第２比較器１３６の出力は抵抗１３７ａを介して第１比較器１３８の反転入力端子に接続している。
【００３１】
ここで、第２比較器１３６の反転入力端子に入力される電圧（コンデンサ１３５の充電電圧）が非反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される電圧を越えるまでの時間を、遅延回路の抵抗１３９とコンデンサ１３５により決定される時定数に対応するサージ許容時間（Ｔ₂時間、図３においては２サイクルの間）として設定する。これにより、このサージ許容時間（Ｔ₂時間）内に第１比較器１３８の非反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が反転入力端子に入力される基準電圧Ｖｓより大きくなると、第１比較器１３８は許容サージ電流を越えたとしてオフ動作し、短絡電流検出信号を出力する。
【００３２】
なお、サージ許容時間（Ｔ₂時間）内に第１比較器１３８の非反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が反転入力端子に入力される後述する過負荷電流検出電圧Ｖｏより大きくても基準電圧Ｖｓより小さければ許容サージ電流と判定して第１比較器１３８はオン動作のままで出力信号を出力することはない。
【００３３】
一方、コンデンサ１３５の充電電圧が上昇して第２比較器１３６の反転入力端子電圧が上昇し、非反転入力端子に入力される直流電源（ＤＣ／ＤＣ）の抵抗１３４ａと抵抗１３４ｂとの分圧比により決定される基準電圧Ｖｔ（第２基準電圧図４（ｅ）参照）を越えると、第２比較器１３６はサージ許容時間（Ｔ₂時間）を越えたと判定してサージ許容時間経過信号を出力する。すると、このサージ許容時間経過信号により抵抗１３７ａがＧＮＤレベルに引かれることとなり、第１比較器１３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が減少することとなる。つまり、第１比較器１３８の反転入力端子に接続される基準電圧が図３に示すように基準電圧Ｖｓから基準電圧Ｖｏ（第３基準電圧）に低下することとなる。
【００３４】
したがって、サージ許容時間（Ｔ₂時間）経過後、第１比較器１３８の非反転入力端子に入力される第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）が反転入力端子に入力される基準電圧Ｖｏ（第３基準電圧）より大きくなると、第１比較器１３８は過負荷電流と判定してオフ動作し、過負荷電流検出信号を出力することとなる。
ターンオフラッチ回路は、サイリスタ１４０から構成し、このサイリスタ１４０のアノード側は第２発光ダイオード１５１を介して分圧抵抗１２７ａと１２７ｂの共通接続点に接続し、そのカソード側は接地し、そのゲートは第１比較器１３８の出力端子に接続するとともに抵抗１４１を介して直流電源（ＤＣ／ＤＣ）に接続している。
【００３５】
このため、第１比較器１３８がオフ動作して短絡電流検出信号または過負荷電流検出信号を出力すると、サイリスタ１４０のゲートには抵抗１４１を通して直流電源（ＤＣ／ＤＣ）が印加されてターンオンする。すると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート電圧が低下して各ＦＥＴ１６１、１６２はオフ動作する。サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ）より第１フォトトランジスタ１１２、抵抗１２７ａ、第２発光ダイオード１５１を通して保持電流が供給されるため、第１フォトカプラ１１０がオフ動作するまでサイリスタ１４０のターンオンが保持（ラッチ）され、各ＦＥＴ１６１、１６２のターンオフ状態がラッチされる。なお、図１に示すように、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇの共通接続点とサイリスタ１４０のアノード側との間にダイオード１４２を接続すれば、各ＦＥＴ１６１、１６２のゲート電荷を急激に引き抜くことができるようになり、各ＦＥＴ１６１、１６２のオフ動作を速くすることが可能となる。
【００３６】
異常信号フィードバック回路は第２発光ダイオード１５１と第２フォトトランジスタ１５２よりなる第２フォトカプラ１５０から構成し、上述したように、第１比較器１３８がオフ動作して短絡検出信号または過負荷検出信号を出力するとサイリスタ１４０がターンオンする。すると、第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通することにより、短絡電流あるいは過負荷電流の異常信号は図示しない論理演算部（図７参照）にフィードバックされることとなる。
【００３７】
以下に、上述のように構成した本実施形態の保護回路の動作を図４の動作波形図に基づいて説明する。ここで、図４（ａ）は第１フォトカプラ１１０のオン／オフ動作波形を示し、図４（ｂ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２のオン／オフ動作波形を示し、図４（ｃ）は第１ＦＥＴ１６１および第２ＦＥＴ１６２に流れる負荷電流の波形を示し、図４（ｄ）は第１トランジスタ１３０の動作波形を示し、図４（ｅ）は第２比較器１３６の反転入力端子に入力される入力電圧波形を示し、図４（ｆ）は第１比較器１３８の反転入力端子に入力される入力電圧波形を示す。なお、図４（ｆ）のＯＮ電圧は各ＦＥＴ１６１、１６２のドレイン−ソース間電圧を示す。
【００３８】
（１）短絡状態となった場合
時刻ｔ₁の時点において第１フォトカプラ１１０が動作（図４（ａ）参照）すると、第１ＦＥＴ１６１および第２ＦＥＴ１６２の各ゲート１６１ｇ、１６２ｇに電圧が印加され、第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作（図４（ｂ）参照）する。ところが、ツェナーダイオード１３２が導通するまでは第１トランジスタ１３０がオン動作しているので、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されなく、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出は無視される。
【００３９】
第１ＦＥＴ１６１および第２ＦＥＴ１６２がオン動作してからＴ₁時間が経過した時刻ｔ₂の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１３２が導通して第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１がオン動作する。第２トランジスタ１３１がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作（図４（ｄ）参照）する。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１もしくは第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出が開始される。
【００４０】
このとき出力端子Ｐ、Ｏに接続された負荷３００が負荷短絡状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には短絡電流（図３および図４（ｃ）の符号Ａ参照）が流れる。すると、この短絡電流に対応するドレイン−ソース間オン電圧（Ｖ_DS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。このとき、第２比較器１３６の反転入力端子に入力される電圧は図４（ｅ）に示すように基準電圧Ｖｔより小さい（即ち、コンデンサ１３５の充電電圧が小さい）ため、第２比較器１３６はサージ許容時間経過信号を出力しなく、第１比較器１３８の反転入力端子には基準電圧Ｖｓ（直流電源（ＤＣ／ＤＣ）の抵抗１３７ｂと抵抗１３７ｃで分圧された電圧）が入力されることとなる。
【００４１】
そして、図４（ｆ）に示すように、第１比較器１３８の非反転入力端子に入力されるドレイン−ソース間オン電圧（Ｖ_DS(ON)）は反転入力端子に入力される基準電圧Ｖｓより大きいため、第１比較器１３８はオフ動作して短絡検出信号を出力する。すると、サイリスタ１４０のゲートには抵抗１４１を通して直流電源（ＤＣ／ＤＣ）が印加されてターンオンし、ダイオード１４２を通して各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図４（ｂ）参照）する。このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ）より第１フォトトランジスタ１１２、抵抗１２７ａ、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２のターンオフの状態がラッチされる。
【００４２】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、短絡電流の異常信号が図示しない論理演算部（図７参照）にフィードバックされる。なお、時刻ｔ₃において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００４３】
（２）過負荷状態となった場合
時刻ｔ₄において、再度、第１フォトカプラ１１０が動作（図４（ａ）参照）し、Ｔ₁時間が経過した時刻ｔ₅の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１３２が導通して第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図４（ｄ）参照）する。このとき出力端子Ｐ、Ｏに接続された負荷３００が過負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には過負荷電流（図３および図４（ｃ）の符号Ｃ参照）が流れる。
【００４４】
すると、この過負荷電流に対応するドレイン−ソース間オン電圧（Ｖ_DS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。このとき、第２比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図４（ｅ）に示すように時刻ｔ₄から時刻ｔ₆に時間が経過するとともにその充電電圧は上昇し、時刻ｔ₆になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ₂時間）が経過したこととなり、第２比較器１３６はサージ許容時間経過信号を出力する。
【００４５】
時刻ｔ₆において、第２比較器１３６よりサージ許容時間経過信号を出力されると、第１比較器１３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図４（ｆ）に示すように、第１比較器１３８の反転入力端子に入力される基準電圧はＶｓからＶｏに低下し、非反転入力端子に入力されるドレイン−ソース間オン電圧（Ｖ_DS(ON)）はこのＶｏより大きいため、第１比較器１３８はオフ動作して過電流検出信号を出力する。
【００４６】
すると、サイリスタ１４０のゲートには抵抗１４１を通して直流電源（ＤＣ／ＤＣ）が印加されてターンオンし、ダイオード１４２を通して各ＦＥＴ１６１、１６２のゲート電荷が引き抜かれて各ＦＥＴ１６１、１６２はオフ動作（図４（ｂ）参照）する。このとき、サイリスタ１４０のアノードには直流電源（ＤＣ／ＤＣ）より第１フォトトランジスタ１１２、抵抗１２７ａ、第２発光ダイオード１５１を通して保持電流が供給されるため、サイリスタ１４０はターンオンの状態がラッチされ、各ＦＥＴ１６１、１６２はターンオフの状態がラッチされる。
【００４７】
一方、サイリスタ１４０がターンオンすると、第２フォトカプラ１５０の第２発光ダイオード１５１が発光して第２フォトトランジスタ１５２が導通する。第２フォトトランジスタ１５２が導通すると、過負荷電流の異常信号が図示しない論理演算部（図７参照）にフィードバックされる。なお、時刻ｔ₇において第１フォトカプラ１１０がオフ動作するとサイリスタ１４０のターンオンのラッチが解除される。
【００４８】
（３）定格負荷状態となった場合、
時刻ｔ₈において、再再度、第１フォトカプラ１１０が動作（図４（ａ）参照）し、Ｔ₁時間が経過した時刻ｔ₉の時点になると、各ゲート１６１ｇ、１６２ｇの印加電圧が上昇し、ツェナーダイオード１３２が導通して第２トランジスタ１３１のベース電圧が上昇するため、第２トランジスタ１３１がオン動作して、第１トランジスタ１３０はオフ動作（図４（ｄ）参照）する。このとき出力端子Ｐ、Ｏに接続された負荷３００が定格負荷状態にあると、第１ＦＥＴ１６１および第２ＦＥＴ１６２には定格負荷電流（図３および図４（ｃ）の符号Ｄ参照）が流れる。
【００４９】
すると、この定格負荷電流に対応するドレイン−ソース間オン電圧（Ｖ_DS(ON)）が各ダイオード１２６、１２８にて検出され、検出された電圧の高い方の電圧がダイオード１２４と１２５にて選択されて、抵抗１２３を通して第１比較器１３８の非反転入力端子に入力される。このとき、第２比較器１３６の反転入力端子に入力される電圧はコンデンサ１３５の充電電圧となるので、図４（ｅ）に示すように時刻ｔ₈から時刻ｔ₁₀に時間が経過するとともにその充電電圧は上昇し、時刻ｔ₁₀になって充電電圧が基準電圧Ｖｔに達するとサージ許容時間（Ｔ₂時間）が経過したこととなり、第２比較器１３６はサージ許容時間経過信号を出力する。
【００５０】
時刻ｔ₁₀において、第２比較器１３６よりサージ許容時間経過信号を出力されると、第１比較器１３８の反転入力端子とＧＮＤ間に接続される抵抗が抵抗１３７ｃのみから抵抗１３７ａと抵抗１３７ｃの並列回路の合成抵抗となってその抵抗値が小さくなる。そのため、図４（ｆ）に示すように、第１比較器１３８の反転入力端子に入力される基準電圧はＶｓからＶｏに低下するが、非反転入力端子に入力されるドレイン−ソース間オン電圧（Ｖ_DS(ON)）はこの基準電圧Ｖｏより小さいため、第１比較器１３８はオン動作のままで検出信号を出力しない。
【００５１】
上述のように構成した本実施形態においては、各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）と第１基準電圧Ｖｓとを第１比較器１３８が比較して、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）が第１基準電圧Ｖｓより大きいと短絡電流検出信号を出力する。これにより、分路回路を設けなくても簡単な回路構成で短絡電流を検出できるようになる。
【００５２】
また、抵抗１３９とコンデンサ１３５とからなる遅延回路の時定数（Ｔ₂時間）に対応する電圧に基づいて第２比較器１３６から出力されたサージ許容時間経過信号により第１基準電圧Ｖｓが低下した第３基準電圧Ｖｏと各ＦＥＴ１６１、１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）とを比較し、ドレイン−ソース間オン電圧（Ｖ_DS(ON)）が第３基準電圧Ｖｏより大きいと第１比較器１３８は過負荷電流検出信号を出力するので、許容サージ電流を過電流として誤検出することが防止できるようになる。
【００５３】
また、第１基準電圧Ｖｓと第３基準電圧Ｖｏは１つの直流電源（ＤＣ／ＤＣ）により発生させることができるので、基準電圧発生用の電源を減らすことが可能となり、この種の出力回路を小型にかつ安価に製造できるようになる。
【００５４】
さらに、ツェナーダイオード１３２はＴ₁時間が経過するまで導通しないので、電界効果トランジスタ１６１および１６２が駆動する瞬間のドレイン−ソース間電圧を短絡電流によるドレイン−ソース間オン電圧として誤検出することが防止できるようになる。
【００５５】
なお、上述の実施形態においては、ゲート電圧検出回路αをツェナーダイオード１３２と、このツェナーダイオード１３２のアノードがそのベースに入力される第２トランジスタ１３１とから構成した例について説明したが、ゲート電圧検出回路として、例えば、図５（ａ），（ｂ）に示すような変形例が考えられる。図５（ａ）はその第１変形例のゲート電圧検出回路βを示しており、図５（ｂ）はその第２変形例のゲート電圧検出回路γを示している。
【００５６】
図５（ａ）に示す第１変形例のゲート電圧検出回路βは、第３比較器１７０から構成され、この第３比較器１７０の反転入力端子は第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート１６１ｇおよび１６２ｇ（図１参照）と接続されてゲート電圧が入力される。一方、第３比較器１７０の非反転入力端子は分割抵抗１７１，１７２の分割点に接続しており、分割抵抗１７１を介して直流電源（ＤＣ／ＤＣ）（図１参照）より基準電圧を入力させるとともに、分割抵抗１７２の他端は接地している。また、第３比較器１７０の出力端子は第１トランジスタ１３０のベースに接続するとともにプルアップ抵抗１７３に接続しており、この出力はプルアップ抵抗１７３を介して直流電源（ＤＣ／ＤＣ）へ接続される。
【００５７】
ここで、第３比較器１７０の非反転入力端子に入力される基準電圧は第１ＦＥＴ１６１および第２ＦＥＴ１６２がミラー効果を生じる電圧（Ｖｚ）（図２参照）より大きく、かつ、ゲート抵抗１２７ａ，１２７ｂ，１２７ｃの抵抗分割比に応じて各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されるゲート電圧（Ｖｙ）（図２参照）より小さく設定している。
【００５８】
このため、第３比較器１７０の反転入力端子に入力される各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されたゲート電圧（Ｖｙ）がミラー効果を生じる電圧（Ｖｚ）より大きくなると、第３比較器１７０はオン動作してゲート電圧検出信号を出力する。第３比較器１７０がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出が開始されることとなる。
【００５９】
図５（ｂ）に示す第２変形例のゲート電圧検出回路γは、ゲート抵抗１２７ａ，１２７ｂ，１２７ｃの抵抗分割比に応じて各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されるゲート電圧（Ｖｙ）（図２参照）を分割する分割抵抗１８１，１８２と、この分割抵抗１８１，１８２により分割された電圧がそのベースに入力されるトランジスタ１８０とから構成されている。そして、分割抵抗１８１の一端は各ゲート１６１ｇおよび１６２ｇに接続し、分割抵抗１８１の他端は分割抵抗１８２に接続し、分割抵抗１８２の他端は接地している。また、トランジスタ１８０のコレクタは抵抗１８３を介して直流電源（ＤＣ／ＤＣ）（図１参照）に接続するとともに、第１トランジスタ１３０のベースにも接続している。
【００６０】
ここで、第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート電圧（Ｖｙ）がミラー効果を生じる電圧（Ｖｚ）より大きくかつ第１ＦＥＴ１６１および第２ＦＥＴ１６２のゲート１６１ｇおよび１６２ｇ（図１参照）に印加される電圧の抵抗分割比で発生する電圧より小さい時にゲート電圧（Ｖｙ）を分割抵抗１８１，１８２で分割した電圧がトランジスタ１８０がオンするベース−エミッタ間電圧に達するように抵抗分割比を設定している。
【００６１】
これにより、各ゲート１６１ｇおよび１６２ｇ（図１参照）に印加されたゲート電圧（Ｖｙ）がミラー効果を生じる電圧（Ｖｚ）より大きくなると、トランジスタ１８０はオン動作してゲート電圧検出信号を出力する。トランジスタ１８０がオン動作すると、第１トランジスタ１３０のベース電流を引き込み、第１トランジスタ１３０はオフ動作することとなる。これにより、第１比較器１３８の非反転入力端子に各ダイオード１２６、１２８の検出電圧が入力されて、第１ＦＥＴ１６１および第２ＦＥＴ１６２のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の検出が開始されることとなる。
【００６２】
また、上述の実施形態においては、出力素子（第１ＦＥＴ１６１および第２ＦＥＴ１６２）によりオン／オフ制御される被制御装置となる負荷の電源として交流電源を用いる例について説明したが、電源として直流電源を用いてよいことは明かである。この場合、図６（図６において、図１と同一符号は同一名称を表すので、その説明は省略する）に示すように、図１に示した第２ＦＥＴ１６２、ダイオード１２４、１２５、１２８および抵抗１２２は設けなくてよい。
【００６３】
なお、上述の実施形態においては、本発明の出力回路をプログラマブルコントローラに適用したが、所定のオン／オフの状態を電気信号として出力し、しかも様々の電圧レベルの電気信号に対応可能な汎用の出力回路を備える制御装置であれば、どのような装置に適用してもよい。
【図面の簡単な説明】
【図１】本発明の出力回路の実施形態の全体構成を示す回路図である。
【図２】電界効果トランジスタの時間に対するゲート電圧およびドレイン−ソース間オン電圧の関係を示す図である。
【図３】電界効果トランジスタ（ＦＥＴ）に過渡電流が流れた場合のドレイン−ソース間オン電圧（Ｖ_DS(ON)）の変化と短絡電流検出レベルおよび過負荷電流検出レベルを示す図である。
【図４】図１の回路の動作波形を示す図である。
【図５】電源として直流電源を用いた場合の図１と同様な回路図である。
【図６】ゲート電圧検出回路の変形例を示す回路図である。
【図７】プログラマブルコントローラの全体構成を示す図である。
【図８】先願発明の出力回路の実施形態の全体構成を示す回路図である。
【符号の説明】
１００…出力回路、１１０…第１フォトカプラ、１２１，１２２，１２３…抵抗、１２４，１２５，１２６，１２８…ダイオード、１２７ａ，１２７ｂ，１２７ｃ…ゲート抵抗、１３０…第１トランジスタ、１３１…第２トランジスタ、１３２…ツェナーダイオード、１３３…抵抗、１３６…第２比較器、１３８…第１比較器、１４０…サイリスタ、１５０…第２フォトカプラ、１６１…第１電界効果トランジスタ（第１ＦＥＴ）、１６２…第２電界効果トランジスタ（第２ＦＥＴ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an output circuit of a control device that outputs a drive signal for driving a load serving as a controlled device based on an electrical signal output from a control device main body.
[0002]
[Prior art]
Conventionally, an output circuit of this type of control device has been used in, for example, a programmable controller, and the one shown in FIG. 7 is known. FIG. 7 is a block diagram showing the overall configuration of the programmable controller. In FIG. 7, the programmable controller 10 includes m input circuits 12 that input electric signals from the detection device 2 via input terminals S and G, and the controlled device 4 via output terminals P, O, and M. It is composed of n output circuits 14 for outputting drive signals for driving and a microcomputer composed of a well-known CPU, ROM, RAM, etc., and is set in advance based on input signals from each input circuit 12. Connected to a logic operation unit 16 that drives and controls the controlled device 4 via each output circuit 14 in accordance with a predetermined sequence program, and a DC or AC system power supply VS supplied from the outside. A converter 18 that converts the power supply voltage into a predetermined DC voltage that can be used by the logic operation unit 16, and a sequence program that is executed by the logic operation unit 16 And a communication unit 20 for transmitting and receiving the data to and from an external device to input from the outside of the programming tool 6 like.
[0003]
Here, the output circuit 14 is connected to the controlled device 4 having a load L such as a lamp, a motor, and a solenoid connected to the negative side of the DC power source VL and the power source VL via output terminals P, O and M. Connected. A PNP transistor (output element) 22 having an emitter connected to the positive side (terminal P) of the power source VL and a collector connected to the side opposite to the power source VL of the load L (terminal O), and a resistor 24 are provided. Through the phototransistor 26a whose collector is connected to the base of the transistor 22 and whose emitter is connected to the negative side (terminal M) of the power supply VL, and the phototransistor 26a is driven to emit light according to the operation result of the logic operation unit 16. A photocoupler 26 formed of a light emitting diode 26b and a flywheel diode 28 connected with the direction from the terminal M to the terminal O as the forward direction are provided.
[0004]
In the output circuit 14, when the detection signal from the detection device 2 is input to the logic operation unit 16 via the input circuit 12, the logic operation unit 16 causes the light emitting diode 26 b of the photocoupler 26 to emit light, and the photocoupler 26. When the phototransistor 26a is turned on, a potential difference is generated between the emitter and base of the transistor 22 of the output element, and the transistor 22 is turned on. Then, a current flows from the DC power source VL through the emitter and collector of the transistor 22, and the load L of the controlled device 4 is driven.
[0005]
In the conventional output circuit described above, a fusing fuse is usually used to protect the controlled device from a short-circuit state when an overcurrent occurs due to a short circuit or the like. However, since the blown fuse is not provided to protect the output element, the output element cannot be protected if the blown fuse is not blown, and the responsiveness is poor even if the blown fuse is blown. There was a problem. For this reason, it is not preferable to use a blown fuse for this type of output circuit that requires instantaneous disconnection. In addition, each time a blown fuse is blown, it must be replaced with a new blown fuse, resulting in a problem that maintenance workability is poor.
[0006]
Therefore, the present applicant has proposed in Japanese Patent Application No. 8-72866 what protects the output element from overcurrent without using a fusing fuse or the like in the output circuit. As shown in FIG. 8, this device uses field effect transistors (FETs) 261 and 262 as output elements, and in order to protect them from overcurrent flowing through the FETs 261 and 262, the drain-source of each FET 261 and 262 is used. When the drain-source on-voltage exceeds a predetermined value, it is determined as an overcurrent, and the operation of each FET 261, 262 is cut off to protect each FET 261, 262 from the overcurrent. Yes.
[0007]
At this time, there is a delay from when the photocoupler 210 is turned on until each FET 261, 262 is completely turned on. Therefore, the drain-source voltage of each FET 261, 262 is used as the drain-source on-voltage due to a short-circuit current. There is a possibility of false detection. In order to prevent this erroneous detection, it is necessary to invalidate the detection of the drain-source on-voltage until the FETs 261 and 262 are completely turned on.
[0008]
Therefore, in the above application, a charging circuit including a resistor 232 and a capacitor 233 is provided for the gate voltage of each FET 261, 262 so that the rise of the base voltage of the transistor 231 is delayed from the gate voltage of each FET 261, 262. As a result, the gate voltage of each FET 261, 262 rises, and the transistor 231 is turned on when the FETs 261, 262 are completely turned on. Since the transistor 230 is turned off as the transistor 231 is turned on, detection of the drain-source on-voltage of each FET 261, 262 is started.
[0009]
[Problems to be solved by the invention]
In the invention of the above-mentioned Japanese Patent Application No. 8-72866, since the time when the FETs 261 and 262 are completely turned on is unknown, the charging time of the charging circuit is predicted to be the time when the FETs 261 and 262 are completely turned on. It is what you do. However, since there are variations in charging time based on variations in each of the resistors 232 and capacitors 233 constituting the charging circuit, or variations in gate voltage based on variations in the gate capacitances of the FETs 261 and 262, the resistors 232 and The charging time of the charging circuit by the capacitor 233 needs to be set longer, which causes a problem that the detection start of the drain-source on-voltage of each FET 261, 262 is delayed.
[0010]
Therefore, the present invention has been made in view of the above problems, and it is intended to detect the on-voltage between the drain and the source by detecting the time when the field effect transistor is completely turned on.
[0011]
[Means for Solving the Problems]
The present invention relates to an output circuit of a control device using a field effect transistor as an output element that outputs an operation result from a logic operation unit that performs a logic operation process according to a preset program based on an output signal from an input device or a detection device. According to the first aspect of the present invention, when the gate voltage of the field effect transistor detected by the gate voltage detecting means becomes larger than the voltage causing the Miller effect, the drain-source on-voltage detecting means is connected between the drain and source. Since the detection of the on-voltage is started, the detection of the drain-source on-voltage can be started as soon as the field-effect transistor is completely turned on, and the drain until the field-effect transistor is completely turned on. -It is possible to prevent erroneous detection of the source-to-source voltage as an overcurrent.
[0012]
Then, after the detection of the drain-source on-voltage is started, when the short-circuit current detecting means outputs the short-circuit current detection signal, the operation of the field effect transistor is shut off, and the drain-source on-voltage is set to the third reference. Even if the voltage exceeds the voltage, the overload current detection means allows the surge current as an allowable surge current so as not to output the overload current detection signal until a predetermined time has elapsed.
[0013]
Further, when the drain-source on-voltage becomes larger than the third reference voltage and a predetermined time elapses and the surge permission means outputs a surge tolerance time lapse signal, an overload current detection signal is outputted and the field effect transistor Since the operation is cut off, it is possible to prevent the surge current from being erroneously detected as an overload current, and when the short-circuit current and the overload current are detected, the operation of the field-effect transistor is cut off. Alternatively, even if an overload current flows, the field effect transistor can be prevented from being destroyed by a short-circuit current or an overload current.
[0014]
According to the second aspect of the present invention, the Zener voltage of the Zener diode is larger than the voltage at which the field effect transistor causes the mirror effect and smaller than the voltage generated by the resistance division ratio of the voltage applied to the gate of the field effect transistor. Since the voltage is set, the Zener diode becomes conductive when the gate voltage of the field effect transistor becomes larger than the voltage that causes the Miller effect. Then, as the Zener diode is turned on, the transistor is turned on and outputs a gate voltage detection signal, so that it can be surely known that the field-effect transistor is completely turned on, and immediately the drain-source on-voltage is increased. Detection can be started.
[0015]
According to the third aspect of the present invention, the reference voltage input to the third comparator is greater than the voltage at which the field effect transistor causes the Miller effect, and the resistance division ratio of the voltage applied to the gate of the field effect transistor. Since the voltage is set to be smaller than the generated voltage, the third comparator outputs a gate voltage detection signal when the gate voltage of the field effect transistor becomes larger than the voltage causing the Miller effect. As a result, it can be surely known that the field-effect transistor is completely turned on, and the detection of the drain-source on-voltage can be started immediately.
[0016]
According to the fourth aspect of the present invention, when the gate voltage of the field effect transistor is larger than the voltage causing the Miller effect and smaller than the voltage generated by the resistance division ratio of the voltage applied to the gate of the field effect transistor, Since the resistance division ratio is set so that the voltage divided by the dividing resistor reaches the base-emitter voltage at which the transistor is turned on, the transistor is turned on when the gate voltage of the field effect transistor becomes larger than the voltage that causes the Miller effect. Operates and outputs gate voltage detection. As a result, it can be surely known that the field-effect transistor is completely turned on, and the detection of the drain-source on-voltage can be started immediately.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of this embodiment when the output circuit of the present invention is applied to a programmable controller. As shown in FIG. 1, in the output circuit 100 of the present embodiment, a calculation result of a logic operation unit (not shown) (see FIG. 7) is input from a terminal C, and a first light emitting diode 111 that emits light according to the calculation result A first photocoupler 110 composed of a first phototransistor 112 driven by light emission of one light emitting diode 111, and an output element turned on by driving the first photocoupler 110, that is, a first field effect transistor ( First FET) 161, a second field effect transistor (second FET) 162, and drains of FETs 161 and 162, which will be described later, disposed between the first photocoupler 110 and an output element composed of the first FET 161 and the second FET 162. −Source-on voltage (V _{DS (ON)} ) Consists of circuits such as a detection circuit, a gate voltage detection circuit, a short-circuit current detection circuit, a surge tolerance circuit, an overload current detection circuit, and a protection circuit such as a turn-off latch circuit and an abnormal signal feedback circuit for each FET 161 and 162 . Here, the diodes 163 and 164 indicate parasitic diodes of the FETs 161 and 162, respectively.
[0018]
The emitter of the first phototransistor 112 is connected to one end of the resistors 121 and 122. The other end of the resistor 121 is connected to the anode side of the diode 124 and the diode 126, and the cathode side of the diode 126 is connected to the drain 161 d of the first FET 161. The other end of the resistor 122 is connected to the anode side of the diode 125 and the diode 128, and the cathode side of the diode 128 is connected to the drain 162d of the second FET 162. The cathode sides of the diodes 124 and 125 are grounded via a resistor R 1 and connected to the non-inverting input terminal of the first comparator 138 via a resistor 123.
[0019]
The common connection point of the resistors 121 and 122 is connected to the gates 161g and 162g of the first FET 161 and the second FET 162 via the gate resistors 127a and 127b, and the gates 161g and 162g are grounded via the gate resistor 127c. . The source 161s of the first FET 161 and the source 162s of the second FET 162 are connected in common, and a controlled device is provided between the output terminal P connected to the drain 161d of the first FET 161 and the output terminal O connected to the drain 162d of the second FET 162. The load 300 and the load AC power supply 301 that drives the load 300 are connected, and the first FET 161 and the second FET 162 are turned on, so that power is supplied to the load 300 from the load AC power supply 301 and the load 300 is driven. The Rukoto.
[0020]
The drain-source on-voltage (V) of each FET 161, 162 _{DS (ON)} ) The detection circuit includes diodes 124, 125, 126, 128 and resistors 121, 122, 123, and the drain-source on-voltage (V) of each FET 161, 162 by the diode 126 and the diode 128. _{DS (ON)} ) Is detected, and the drain-source on-voltage (V _{DS (ON)} ) Is input to the non-inverting input terminal of the first comparator 138 through the resistor 123. The voltage input to the non-inverting input terminal of the first comparator 138 is the drain-source on-voltage (V) of the first FET 161 or the second FET 162 because the diode 124 and the diode 125 are OR-connected. _{DS (ON)} The higher one is applied.
[0021]
Here, the common connection point on the cathode side of the diode 124 and the diode 125 is connected to the collector of the first transistor 130, and the emitter is grounded. The base of the first transistor 130 is connected to a direct current power source (DC / DC) via a resistor R2, and is connected to the collector of the second transistor 131, and the emitter is grounded. The base of the second transistor 131 is connected to the common connection point of the Zener diode 132 and the resistor 133.
[0022]
Therefore, when the first photocoupler 110 does not operate, current is supplied from the DC power source (DC / DC) to the base of the first transistor 130, so that the first transistor 130 is turned on, and the diodes 124 and 125 The cathode side is at the GND level.
[0023]
On the other hand, when the photocoupler 110 operates, a voltage is applied to the gates 161g and 162g of the first FET 161 and the second FET 162 according to the resistance division ratio of the gate resistors 127a, 127b, and 127c, and the first FET 161 and the second FET 162 are turned on. Since the detection voltages of the diodes 126 and 128 are not input to the non-inverting input terminal of the first comparator 138 while the first transistor 130 is on, the drain-source on-voltages of the first FET 161 and the second FET 162 ( V _{DS (ON)} ) Is ignored.
[0024]
Thereby, the drain-source voltage until the first FET 161 and the second FET 162 are completely turned on is reduced to the drain-source on-voltage (V _{DS (ON)} ) Can be prevented from being erroneously detected.
[0025]
FIG. 2 shows the gate voltage (Vg) and drain-source on-voltage (V _{DS (ON)} 2) shows the relationship between the gate voltage (Vg) and time, and FIG. 2 (b) shows the drain-source on-voltage (V). _{DS (ON)} ) And time. As is apparent from FIGS. 2A and 2B, when the FETs 161 and 162 are turned on, the gate voltage (Vg) rises with time and becomes a constant voltage (Vx) due to the Miller effect at the time point Tm. , There is a characteristic of rising again after the elapse of M hours. On the other hand, the drain-source on-voltage (V _{DS (ON)} ) Is a constant voltage until the mirror effect occurs (until the time of Tm), decreases with the mirror effect and changes in the gate capacitance, and when the mirror effect does not occur (at the time of Ton), it is completely turned on. There is a characteristic to do.
[0026]
Therefore, in the present embodiment, a gate voltage detection circuit α surrounded by a dotted line in FIG. 1 is provided. The gate voltage detection circuit α includes a Zener diode 132 and a second transistor 130 having an anode of the Zener diode 132 input to the base thereof. The gates 161g and 162g of the first FET 161 and the second FET 162 and the Zener diode 132 The cathode side is connected, the anode side of the Zener diode 132 and the base of the second transistor 130 are connected, and the resistor 133 is also connected. Then, the Zener voltage (Vz) of the Zener diode 132 is smaller than the gate voltage (Vy) applied to each of the gates 161g and 162g according to the resistance division ratio of the gate resistors 127a, 127b, and 127c, and a voltage that causes a mirror effect ( Vx) is set to a value larger than Vx).
[0027]
For this reason, the first FET 161 and the second FET 162 are turned on, the voltage applied to each of the gates 161g and 162g is increased, and the gate voltage (Vg) is equal to or higher than the Zener voltage (Vz) of the Zener diode 132 (more precisely, the Zener diode 132 Zener voltage (Vz) + Base-emitter voltage of transistor 131 (V _BE 2), that is, at the point S in FIG. 2B, the Zener diode 132 becomes conductive and the base voltage of the second transistor 131 rises, so that the second transistor 131 is turned on and the gate is turned on. Outputs a voltage detection signal. When the second transistor 131 is turned on, the base current of the first transistor 130 is drawn and the first transistor 130 is turned off. As a result, the detection voltages of the diodes 126 and 128 are input to the non-inverting input terminal of the first comparator 138, and the drain-source on-voltage (V) of the first FET 161 and the second FET 162. _{DS (ON)} ) Is started.
[0028]
The short-circuit current detection circuit is configured by a first comparator 138, and the non-inverting input terminal of the first comparator 138 is connected to the cathode sides of the diodes 124 and 125 via a resistor 123. On the other hand, the inverting input terminal of the first comparator 138 is connected to the common connection point of the resistor 137b and the resistor 137c, the other end of the resistor 137b is connected to a DC power supply (DC / DC), and the other end of the resistor 137c. Is grounded. Here, the divided voltage of the DC power source (DC / DC) divided by the resistance value Rb of the resistor 137b and the resistance value Rc of the resistor 137c is ON between the drain and the source for detecting the short-circuit current of the first FET 161 and the second FET 162. Voltage (V _{DS (ON)} ) Reference voltage Vs (first reference voltage). The first reference voltage value Vs is set as follows. That is, the maximum allowable surge current of the FET is determined by the IEC (International Electrotechnical Commission) standard (IEC1131-2), and the maximum allowable surge current is determined to be 10 times the rated current. Therefore, a value larger than the voltage corresponding to 10 times the rated current is set as the reference voltage Vs for detecting the short-circuit current.
[0029]
Here, FIG. 3 shows a drain-source on-voltage (V) when a transient current flows through the first FET 161 and the second FET 162. _{DS (ON)} ) It is a diagram showing a waveform, a waveform shown by curve A when short-circuited, a waveform shown by curve B when a surge is applied, a waveform shown by curve C when overloaded, and a waveform shown by curve D when rated load Become. Therefore, as shown in FIG. 3, the detection level of the short-circuit current is set to the drain-source on-voltage (V _{DS (ON)} The resistance value Rb of the resistor 137b and the resistance value Rc of the resistor 137c may be selected so that a value that is larger than a voltage corresponding to 10 times the rated current becomes the reference voltage Vs.
[0030]
The surge tolerance circuit and the overload current detection circuit are composed of a delay circuit composed of a resistor 139 and a capacitor 135, a second comparator 136, and the above-mentioned first comparator 138, and the inverting input terminal of the second comparator 136 is a resistor. 139 and the capacitor 135 are connected to a common connection point, the other end of the resistor 139 is connected to the gates 161g and 162g of the FETs 161 and 162, and the other end of the capacitor 135 is grounded. The non-inverting input terminal of the second comparator 136 is connected to the common connection point of the resistors 134a and 134b, the other end of the resistor 134a is connected to a DC power supply (DC / DC), and the other end of the resistor 134b is grounded. doing. The output of the second comparator 136 is connected to the inverting input terminal of the first comparator 138 through a resistor 137a.
[0031]
Here, a voltage dividing ratio between the resistor 134a and the resistor 134b of the direct current power source (DC / DC) in which the voltage (charge voltage of the capacitor 135) input to the inverting input terminal of the second comparator 136 is input to the non-inverting input terminal. The time required to exceed the voltage determined by the delay time is defined as the allowable surge time (T) corresponding to the time constant determined by the resistor 139 and the capacitor 135 of the delay circuit. ₂ Time, between 2 cycles in FIG. 3). As a result, the allowable surge time (T ₂ The drain-source on-voltage (V) of the first FET 161 or the second FET 162 that is input to the non-inverting input terminal of the first comparator 138 within (time). _{DS (ON)} ) Becomes larger than the reference voltage Vs input to the inverting input terminal, the first comparator 138 is turned off because the allowable surge current is exceeded, and a short-circuit current detection signal is output.
[0032]
In addition, allowable surge time (T ₂ The drain-source on-voltage (V) of the first FET 161 or the second FET 162 that is input to the non-inverting input terminal of the first comparator 138 within (time). _{DS (ON)} ) Is greater than an overload current detection voltage Vo, which will be described later, input to the inverting input terminal. There is nothing.
[0033]
On the other hand, the charging voltage of the capacitor 135 rises and the inverting input terminal voltage of the second comparator 136 rises, and the voltage dividing ratio between the resistor 134a and the resistor 134b of the DC power supply (DC / DC) input to the non-inverting input terminal. When the reference voltage Vt determined by the second reference voltage Vt (see the second reference voltage FIG. 4E) is exceeded, the second comparator 136 causes the surge allowable time (T ₂ Output a surge permissible time elapse signal. Then, the resistor 137a is pulled to the GND level by this surge permissible time elapse signal, and the resistor connected between the inverting input terminal of the first comparator 138 and the GND is only the resistor 137c to the parallel circuit of the resistor 137a and the resistor 137c. As a result, the resistance value decreases. That is, the reference voltage connected to the inverting input terminal of the first comparator 138 decreases from the reference voltage Vs to the reference voltage Vo (third reference voltage) as shown in FIG.
[0034]
Therefore, the allowable surge time (T ₂ After the elapse of time, the drain-source on-voltage (V) of the first FET 161 or the second FET 162 input to the non-inverting input terminal of the first comparator 138. _{DS (ON)} ) Becomes larger than the reference voltage Vo (third reference voltage) input to the inverting input terminal, the first comparator 138 determines that it is an overload current, and turns off, and outputs an overload current detection signal. .
The turn-off latch circuit is composed of a thyristor 140. The anode side of the thyristor 140 is connected to the common connection point of the voltage dividing resistors 127a and 127b via the second light emitting diode 151, the cathode side thereof is grounded, and the gate thereof is connected. It is connected to the output terminal of the first comparator 138 and connected to a direct current power source (DC / DC) via a resistor 141.
[0035]
For this reason, when the first comparator 138 is turned off and outputs a short-circuit current detection signal or an overload current detection signal, a DC power supply (DC / DC) is applied to the gate of the thyristor 140 through the resistor 141 to turn it on. Then, the gate voltages of the first FET 161 and the second FET 162 are lowered, and the FETs 161 and 162 are turned off. Since the holding current is supplied to the anode of the thyristor 140 from the direct current power source (DC / DC) through the first phototransistor 112, the resistor 127a, and the second light emitting diode 151, the thyristor 140 has a thyristor 140 until the first photocoupler 110 is turned off. The turn-on is held (latched), and the turn-off state of each FET 161, 162 is latched. As shown in FIG. 1, if a diode 142 is connected between the common connection point of the gates 161g and 162g of the first FET 161 and the second FET 162 and the anode side of the thyristor 140, the gate charges of the FETs 161 and 162 are rapidly increased. The FETs 161 and 162 can be quickly turned off.
[0036]
The abnormal signal feedback circuit is composed of the second photocoupler 150 including the second light emitting diode 151 and the second phototransistor 152. As described above, the first comparator 138 is turned off to detect a short circuit detection signal or an overload detection signal. Is output, the thyristor 140 is turned on. Then, the second light emitting diode 151 emits light, and the second phototransistor 152 becomes conductive. When the second phototransistor 152 is turned on, an abnormal signal of a short circuit current or an overload current is fed back to a logic operation unit (not shown) (see FIG. 7).
[0037]
Hereinafter, the operation of the protection circuit of the present embodiment configured as described above will be described based on the operation waveform diagram of FIG. 4A shows the ON / OFF operation waveform of the first photocoupler 110, FIG. 4B shows the ON / OFF operation waveform of the first FET 161 and the second FET 162, and FIG. FIG. 4D shows an operation waveform of the first transistor 130, and FIG. 4E shows an input voltage input to the inverting input terminal of the second comparator 136. FIG. 4D shows the waveform of the load current flowing through the 1FET 161 and the second FET 162. FIG. 4 (f) shows an input voltage waveform input to the inverting input terminal of the first comparator 138. In addition, the ON voltage of FIG.4 (f) shows the drain-source voltage of each FET161,162.
[0038]
(1) When a short circuit occurs
Time t ₁ When the first photocoupler 110 operates (see FIG. 4A) at this time, a voltage is applied to the gates 161g and 162g of the first FET 161 and the second FET 162, and the first FET 161 and the second FET 162 are turned on (FIG. 4B). )refer. However, since the first transistor 130 is on until the Zener diode 132 becomes conductive, the detection voltages of the diodes 126 and 128 are not input to the non-inverting input terminal of the first comparator 138, and the first FET 161 or the first FET 2 FET 162 drain-source on-voltage (V _{DS (ON)} ) Is ignored.
[0039]
T after the first FET 161 and the second FET 162 are turned on ₁ Time t ₂ At this point, the voltage applied to each of the gates 161g and 162g rises, the Zener diode 132 becomes conductive, and the base voltage of the second transistor 131 rises, so that the second transistor 131 is turned on. When the second transistor 131 is turned on, the base current of the first transistor 130 is drawn, and the first transistor 130 is turned off (see FIG. 4D). As a result, the detection voltages of the diodes 126 and 128 are input to the non-inverting input terminal of the first comparator 138, and the drain-source on-voltage (V) of the first FET 161 or the second FET 162 is input. _{DS (ON)} ) Detection is started.
[0040]
At this time, if the load 300 connected to the output terminals P and O is in a load short-circuit state, a short-circuit current (see reference symbol A in FIGS. 3 and 4C) flows through the first FET 161 and the second FET 162. Then, the drain-source on-voltage (V) corresponding to this short-circuit current. _{DS (ON)} ) Is detected by each of the diodes 126 and 128, and the higher detected voltage is selected by the diodes 124 and 125 and input to the non-inverting input terminal of the first comparator 138 through the resistor 123. At this time, the voltage input to the inverting input terminal of the second comparator 136 is smaller than the reference voltage Vt (that is, the charging voltage of the capacitor 135 is small) as shown in FIG. Does not output a surge allowable time lapse signal, and the reference voltage Vs (voltage divided by the resistors 137b and 137c of the DC power supply (DC / DC)) is input to the inverting input terminal of the first comparator 138. It will be.
[0041]
Then, as shown in FIG. 4F, the drain-source on-voltage (V) input to the non-inverting input terminal of the first comparator 138. _{DS (ON)} ) Is larger than the reference voltage Vs input to the inverting input terminal, the first comparator 138 is turned off and outputs a short circuit detection signal. Then, a DC power supply (DC / DC) is applied to the gate of the thyristor 140 through the resistor 141 to turn it on, and the gate charges of the FETs 161 and 162 are extracted through the diode 142, so that the FETs 161 and 162 are turned off (FIG. 4 ( b)). At this time, since the holding current is supplied to the anode of the thyristor 140 from the direct current power source (DC / DC) through the first phototransistor 112, the resistor 127a, and the second light emitting diode 151, the thyristor 140 is latched in a turn-on state. The turn-off state of each FET 161, 162 is latched.
[0042]
On the other hand, when the thyristor 140 is turned on, the second light emitting diode 151 of the second photocoupler 150 emits light, and the second phototransistor 152 becomes conductive. When the second phototransistor 152 is turned on, an abnormal signal of a short circuit current is fed back to a logic operation unit (not shown) (see FIG. 7). Note that time t _Three When the first photocoupler 110 is turned off, the turn-on latch of the thyristor 140 is released.
[0043]
(2) When overload occurs
Time t _Four Then, the first photocoupler 110 again operates (see FIG. 4A), and T ₁ Time t _Five Since the applied voltage to each of the gates 161g and 162g rises and the Zener diode 132 becomes conductive and the base voltage of the second transistor 131 rises, the second transistor 131 is turned on, and the first transistor 130 is turned on. Performs an off operation (see FIG. 4D). At this time, if the load 300 connected to the output terminals P and O is in an overload state, an overload current (see symbol C in FIGS. 3 and 4C) flows through the first FET 161 and the second FET 162.
[0044]
Then, the drain-source on-voltage (V) corresponding to this overload current. _{DS (ON)} ) Is detected by each of the diodes 126 and 128, and the higher detected voltage is selected by the diodes 124 and 125 and input to the non-inverting input terminal of the first comparator 138 through the resistor 123. At this time, since the voltage input to the inverting input terminal of the second comparator 136 becomes the charging voltage of the capacitor 135, as shown in FIG. _Four To time t ₆ As time elapses, the charging voltage rises and time t ₆ When the charging voltage reaches the reference voltage Vt, the surge allowable time (T ₂ The second comparator 136 outputs a surge allowable time lapse signal.
[0045]
Time t ₆ When the surge allowable time lapse signal is output from the second comparator 136, the resistor connected between the inverting input terminal of the first comparator 138 and GND is changed from the resistor 137c alone to the resistor 137a and resistor 137c in parallel circuit. It becomes a combined resistance and its resistance value becomes small. Therefore, as shown in FIG. 4F, the reference voltage input to the inverting input terminal of the first comparator 138 decreases from Vs to Vo, and the drain-source on-voltage (input to the non-inverting input terminal) V _{DS (ON)} ) Is greater than Vo, the first comparator 138 is turned off and outputs an overcurrent detection signal.
[0046]
Then, a DC power supply (DC / DC) is applied to the gate of the thyristor 140 through the resistor 141 to turn it on, and the gate charges of the FETs 161 and 162 are extracted through the diode 142, so that the FETs 161 and 162 are turned off (FIG. 4 ( b)). At this time, since the holding current is supplied to the anode of the thyristor 140 from the direct current power source (DC / DC) through the first phototransistor 112, the resistor 127a, and the second light emitting diode 151, the thyristor 140 is latched in a turn-on state. Each FET 161, 162 is latched in a turn-off state.
[0047]
On the other hand, when the thyristor 140 is turned on, the second light emitting diode 151 of the second photocoupler 150 emits light, and the second phototransistor 152 becomes conductive. When the second phototransistor 152 is turned on, an abnormal signal of an overload current is fed back to a logic operation unit (not shown) (see FIG. 7). Note that time t ₇ When the first photocoupler 110 is turned off, the turn-on latch of the thyristor 140 is released.
[0048]
(3) When the rated load is reached,
Time t ₈ Then, the first photocoupler 110 again operates (see FIG. 4A), and T ₁ Time t ₉ Since the applied voltage to each of the gates 161g and 162g rises and the Zener diode 132 becomes conductive and the base voltage of the second transistor 131 rises, the second transistor 131 is turned on, and the first transistor 130 is turned on. Performs an off operation (see FIG. 4D). At this time, when the load 300 connected to the output terminals P and O is in a rated load state, a rated load current (see reference sign D in FIGS. 3 and 4C) flows through the first FET 161 and the second FET 162.
[0049]
Then, the drain-source on-voltage (V) corresponding to this rated load current. _{DS (ON)} ) Is detected by each of the diodes 126 and 128, and the higher detected voltage is selected by the diodes 124 and 125 and input to the non-inverting input terminal of the first comparator 138 through the resistor 123. At this time, since the voltage input to the inverting input terminal of the second comparator 136 becomes the charging voltage of the capacitor 135, as shown in FIG. ₈ To time t _Ten As time elapses, the charging voltage rises and time t _Ten When the charging voltage reaches the reference voltage Vt, the surge allowable time (T ₂ The second comparator 136 outputs a surge allowable time lapse signal.
[0050]
Time t _Ten When the surge allowable time lapse signal is output from the second comparator 136, the resistor connected between the inverting input terminal of the first comparator 138 and GND is changed from the resistor 137c alone to the resistor 137a and resistor 137c in parallel circuit. It becomes a combined resistance and its resistance value becomes small. Therefore, as shown in FIG. 4F, the reference voltage input to the inverting input terminal of the first comparator 138 decreases from Vs to Vo, but the drain-source on-voltage input to the non-inverting input terminal. (V _{DS (ON)} ) Is smaller than the reference voltage Vo, the first comparator 138 remains on and does not output a detection signal.
[0051]
In the present embodiment configured as described above, the drain-source on-voltage (V _{DS (ON)} ) And the first reference voltage Vs, the first comparator 138 compares the drain-source on-voltage (V _{DS (ON)} ) Is greater than the first reference voltage Vs, a short-circuit current detection signal is output. This makes it possible to detect a short-circuit current with a simple circuit configuration without providing a shunt circuit.
[0052]
Further, the time constant (T of the delay circuit composed of the resistor 139 and the capacitor 135 is set. ₂ And the drain-source on-voltages of the FETs 161 and 162, and the third reference voltage Vo in which the first reference voltage Vs is reduced by the surge allowable time lapse signal output from the second comparator 136 based on the voltage corresponding to the time). V _{DS (ON)} ) And the drain-source on-voltage (V _{DS (ON)} ) Is greater than the third reference voltage Vo, the first comparator 138 outputs an overload current detection signal, so that it is possible to prevent erroneous detection of an allowable surge current as an overcurrent.
[0053]
Further, since the first reference voltage Vs and the third reference voltage Vo can be generated by one DC power supply (DC / DC), it is possible to reduce the power supply for generating the reference voltage, and this type of output circuit is provided. It becomes possible to manufacture in a small size and at low cost.
[0054]
Furthermore, the Zener diode 132 is T ₁ Since it does not conduct until time elapses, it is possible to prevent erroneous detection of the drain-source voltage at the moment when the field effect transistors 161 and 162 are driven as a drain-source on-voltage due to a short-circuit current.
[0055]
In the above-described embodiment, the example in which the gate voltage detection circuit α is configured by the Zener diode 132 and the second transistor 131 in which the anode of the Zener diode 132 is input to the base has been described. As the circuit, for example, a modification as shown in FIGS. 5A and 5B can be considered. FIG. 5A shows the gate voltage detection circuit β of the first modification, and FIG. 5B shows the gate voltage detection circuit γ of the second modification.
[0056]
The gate voltage detection circuit β of the first modified example shown in FIG. 5A includes a third comparator 170, and the inverting input terminal of the third comparator 170 is the gates 161g and 162g of the first FET 161 and the second FET 162 ( (See FIG. 1) and a gate voltage is input. On the other hand, the non-inverting input terminal of the third comparator 170 is connected to the dividing point of the dividing resistors 171 and 172, and a reference voltage is input from the DC power supply (DC / DC) (see FIG. 1) via the dividing resistor 171. The other end of the dividing resistor 172 is grounded. The output terminal of the third comparator 170 is connected to the base of the first transistor 130 and to the pull-up resistor 173, and this output is connected to the DC power supply (DC / DC) via the pull-up resistor 173. Is done.
[0057]
Here, the reference voltage input to the non-inverting input terminal of the third comparator 170 is larger than the voltage (Vz) (see FIG. 2) at which the first FET 161 and the second FET 162 cause the Miller effect, and the gate resistors 127a, 127b, The gate voltage (Vy) (see FIG. 2) applied to each of the gates 161g and 162g (see FIG. 1) is set in accordance with the resistance division ratio of 127c.
[0058]
For this reason, when the gate voltage (Vy) applied to the gates 161g and 162g (see FIG. 1) input to the inverting input terminal of the third comparator 170 becomes larger than the voltage (Vz) that causes the Miller effect, the third The comparator 170 is turned on and outputs a gate voltage detection signal. When the third comparator 170 is turned on, the base current of the first transistor 130 is drawn, and the first transistor 130 is turned off. As a result, the detection voltages of the diodes 126 and 128 are input to the non-inverting input terminal of the first comparator 138, and the drain-source on-voltage (V) of the first FET 161 and the second FET 162. _{DS (ON)} ) Is started.
[0059]
The gate voltage detection circuit γ of the second modified example shown in FIG. 5B has a gate voltage applied to each of the gates 161g and 162g (see FIG. 1) according to the resistance division ratio of the gate resistors 127a, 127b, and 127c. Vy) (see FIG. 2) is divided into dividing resistors 181 and 182 and a transistor 180 into which the voltage divided by the dividing resistors 181 and 182 is input to the base. One end of the dividing resistor 181 is connected to the gates 161g and 162g, the other end of the dividing resistor 181 is connected to the dividing resistor 182, and the other end of the dividing resistor 182 is grounded. The collector of the transistor 180 is connected to a direct current power source (DC / DC) (see FIG. 1) via a resistor 183 and also connected to the base of the first transistor 130.
[0060]
Here, the resistance division ratio of the voltage applied to the gates 161g and 162g (see FIG. 1) of the first FET 161 and the second FET 162 is larger than the voltage (Vz) at which the gate voltage (Vy) of the first FET 161 and the second FET 162 causes the Miller effect. The resistance division ratio is set so that the voltage obtained by dividing the gate voltage (Vy) by the dividing resistors 181 and 182 reaches the base-emitter voltage at which the transistor 180 is turned on when the voltage is smaller than the voltage generated in FIG.
[0061]
Accordingly, when the gate voltage (Vy) applied to each of the gates 161g and 162g (see FIG. 1) becomes larger than the voltage (Vz) that causes the mirror effect, the transistor 180 is turned on and outputs a gate voltage detection signal. When the transistor 180 is turned on, the base current of the first transistor 130 is drawn, and the first transistor 130 is turned off. As a result, the detection voltages of the diodes 126 and 128 are input to the non-inverting input terminal of the first comparator 138, and the drain-source on-voltage (V) of the first FET 161 and the second FET 162. _{DS (ON)} ) Is started.
[0062]
In the above-described embodiment, the example in which the AC power source is used as the power source of the load serving as the controlled device that is controlled to be turned on / off by the output elements (the first FET 161 and the second FET 162) has been described. It is clear that it is good. In this case, as shown in FIG. 6 (in FIG. 6, the same reference numerals as those in FIG. 1 represent the same names, the description thereof will be omitted), the second FET 162, diodes 124, 125, 128 and resistor 122 shown in FIG. Is not required.
[0063]
In the above-described embodiment, the output circuit of the present invention is applied to the programmable controller. However, a general-purpose device that outputs a predetermined on / off state as an electrical signal and can handle electrical signals of various voltage levels. Any control device provided with an output circuit may be applied.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an overall configuration of an embodiment of an output circuit of the present invention.
FIG. 2 is a diagram showing a relationship between a gate voltage and a drain-source on-voltage with respect to time of a field effect transistor.
FIG. 3 shows drain-source on-voltage (V) when a transient current flows through a field effect transistor (FET). _{DS (ON)} ) And the short-circuit current detection level and overload current detection level.
FIG. 4 is a diagram illustrating operation waveforms of the circuit of FIG.
FIG. 5 is a circuit diagram similar to FIG. 1 when a DC power source is used as a power source.
FIG. 6 is a circuit diagram showing a modification of the gate voltage detection circuit.
FIG. 7 is a diagram showing an overall configuration of a programmable controller.
FIG. 8 is a circuit diagram showing an overall configuration of an embodiment of an output circuit according to the invention of the prior application.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100 ... Output circuit, 110 ... 1st photocoupler, 121,122,123 ... Resistance, 124, 125, 126, 128 ... Diode, 127a, 127b, 127c ... Gate resistance, 130 ... 1st transistor, 131 ... 2nd transistor 132 ... Zener diode, 133 ... resistor, 136 ... second comparator, 138 ... first comparator, 140 ... thyristor, 150 ... second photocoupler, 161 ... first field effect transistor (first FET), 162 ... first Two field effect transistors (second FET)

Claims

An output circuit of a control device using a field effect transistor as an output element that outputs a calculation result from a logic calculation unit that performs a logic calculation process according to a preset program based on an output signal from an input device or a detection device,
Drain-source on-voltage detection means for detecting a drain-source on-voltage of the field effect transistor and outputting a drain-source on-voltage detection signal;
Gate voltage detection means for detecting a gate voltage of the field effect transistor and outputting a gate voltage detection signal;
The drain-source ON voltage detected by the drain-source ON voltage detection means is compared with the first reference voltage, and if the drain-source ON voltage is larger than the first reference voltage, a short-circuit current detection signal is output. Short-circuit current detection means comprising a first comparator that
A delay circuit that generates a voltage corresponding to a predetermined time after the field effect transistor is driven and a voltage generated by the delay circuit are compared with a second reference voltage to be generated by the delay circuit. A surge tolerance means comprising a second comparator that outputs a surge tolerance time lapse signal when the measured voltage is greater than the second reference voltage;
Based on the surge allowable time lapse signal output from the delay circuit, the third reference voltage in which the first reference voltage is reduced is compared with the drain-source on-voltage detected by the drain-source on-voltage detector. Overload current detection means comprising the first comparator that outputs an overload current detection signal when the drain-source on-voltage is greater than the third reference voltage.
When the gate voltage of the field effect transistor becomes larger than the voltage causing the Miller effect, the gate voltage detection means outputs the gate voltage detection signal, and the drain-source on-voltage detection means is based on the gate voltage detection signal. Start detection of drain-source on-voltage,
When the short-circuit current detection means outputs the short-circuit current detection signal, the operation of the field effect transistor is interrupted, and the drain-source on-voltage detected by the drain-source on-voltage detection means is Even if the voltage exceeds the third reference voltage, the overload current detection means allows the surge current as an allowable surge current and does not output the overload current detection signal until the predetermined time elapses. When the voltage becomes larger than the third reference voltage and the predetermined time has elapsed and the surge permission means outputs the surge permission time lapse signal, the overload current detection signal is output to operate the field effect transistor. An output circuit of a control device characterized by being cut off.

The gate voltage detecting means comprises a Zener diode and a transistor whose anode is input to the base of the Zener diode, and the Zener voltage of the Zener diode is larger than the voltage at which the field effect transistor causes a mirror effect and has the same electric field. The voltage applied to the gate of the effect transistor is set to a voltage smaller than the voltage generated by the resistance division ratio, and when the gate voltage of the field effect transistor becomes larger than the voltage causing the Miller effect, the Zener diode is turned on and the transistor The output circuit of the control device according to claim 1, wherein the gate voltage detection signal is output by turning on the signal.

The gate voltage detecting means comprises a third comparator, and a reference voltage input to the third comparator is greater than a voltage at which the field effect transistor causes a mirror effect and a voltage applied to the gate of the field effect transistor When the gate voltage of the field effect transistor becomes larger than the voltage causing the Miller effect, the output voltage of the third comparator is switched to output a gate voltage detection signal. The output circuit of the control device according to claim 1, wherein the output circuit is configured as described above.

The gate voltage detecting means is composed of a dividing resistor for dividing the gate voltage and a transistor to which the voltage divided by the dividing resistor is inputted to the base, and the gate voltage of the field effect transistor is higher than the voltage causing the Miller effect. A voltage obtained by dividing the gate voltage by the dividing resistor when it is larger and smaller than a voltage generated by a resistance dividing ratio of a voltage applied to the gate of the field effect transistor reaches a base-emitter voltage at which the transistor is turned on. 2. The resistance division ratio is set, and when the gate voltage of the field effect transistor becomes larger than a voltage that causes a Miller effect, the transistor is turned on to output a gate voltage detection signal. Output circuit of the control device.