JP2004129378A - Gate drive circuit for power semiconductor device - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
この発明は、インバータ等に適用するIGBT等といった電力用半導体素子のゲート駆動回路に関する。
【0002】
【従来の技術】
一般に、インバータやチョッパ等の電力変換装置は、IGBT等の電力用半導体素子により構成されている。
図6は、IGBTによりインバータを構成した場合の主回路の一例を示す回路図であって、図中1は直流電源、2は、IGBT及びこれを駆動するゲート駆動回路から構成されるインバータモジュールである。なお、交流入力の場合には、直流電源1に替えて、整流器及び電解コンデンサ等を備える。
【0003】
前記インバータモジュール2は、例えば、電圧駆動型パワーデバイスであるIGBT3及びこのIGBT3に逆並列に接続されたダイオード4を6組備えた3相のインバータと、IGBT3を駆動するためのゲート駆動回路5とを備え、ゲート駆動回路5は、前記IGBT3及びダイオード4からなる各組毎に設けられ、ゲート駆動回路5用の電源11と接続されている。そして、図示しない外部装置からの制御信号Scに応じてゲート駆動回路5が動作して前記IGBT3をオンオフ制御するようになっている。
【0004】
また、例えば図7に示すように、前記IGBTを過電流や過熱等の異常から保護する保護回路6を備えたものも提案されている。この場合、前記IGBTは、例えば、電流検出機能を備えたセンスIGBT3′で構成され、保護回路6は、前記ゲート駆動回路5と共に、前記IGBT3′及びダイオード4からなる各組毎に設けられ、過電流や過熱等の異常を検出した場合に、これを通知するための異常検出信号SALを例えば外部装置に出力するようになっている。
【0005】
図8は、前記ゲート駆動回路5の一例を示す回路図であって、ゲート駆動回路5用の電源11に、Nチャネル型MOSFET又はNPNトランジスタからなるターンオン用のスイッチング素子12及びPチャネル型MOSFET又はPNPトランジスタからなるターンオフ用のスイッチング素子13が直列に接続され、さらに、電源11とターンオン用のスイッチング素子12との間にターンオン用のゲート抵抗14が介挿され、同様に電源11とターンオフ用のスイッチング素子13との間にターンオフ用のゲート抵抗15が介挿されている。そして、スイッチング素子12及び13間の電位とターンオフ用ゲート抵抗15及び電源11間の電位とが、IGBT3のゲート及びエミッタ間に印加されるようになっている。
【0006】
そして、図示しない外部装置からの制御信号Scに応じてスイッチング素子12又は13がオン状態となることによって、スイッチング素子12及び13間の電位が変化し、すなわち、IGBT3のゲート端子への電位が変化することによって、IGBT3がオンオフ動作するようになっている。
また、前記保護回路6を備えたゲート駆動回路5としては、例えば図9に示すような回路が提案されている。つまり、IGBT3′の過電流検出用端子とIGBT3′のエミッタ端子側との間に、過電流検出用抵抗16を設け、IGBT3′の過電流検出用端子と過電流検出用抵抗16との間の電位を過電流相当電位Viとし、これをコンパレータ等で構成される過電流検出用の比較回路17に入力する。そして、比較回路17で過電流基準電位ViTHと過電流相当電位Viとが比較され、過電流相当電位Viが過電流基準電位ViTHを超えるとき、比較回路17の出力がハイレベルとなり、これをトリガとして、ワンショット回路で構成される遮断回路18が作動し、所定時間ハイレベルとなる強制遮断信号Soff を発生するようになっている。
【0007】
この遮断回路18で発生した強制遮断信号Soff は、AND回路19に反転入力され、このAND回路19は強制遮断信号Soff 及び制御信号Scの論理積が、ゲート駆動回路5を構成するスイッチング素子12及び13へのゲート信号として出力されるようになっている。
つまり、制御信号Scがハイレベルであり、IGBT3′がオン状態に制御されている状態で、IGBT3′の過電流が検出されたときには、比較回路17の出力がハイレベルとなり遮断回路18から所定時間ハイレベルとなる強制遮断信号Soff が出力され、これに応じてAND回路19の論理積出力がローレベルとなることから、制御信号Scに関わらず、スイッチング素子12、13へのゲート信号がローレベルとなり、スイッチング素子12がオフ、スイッチング素子13をオン状態に切り替わり、強制的にIGBT3′をオフ状態に制御し、また、比較回路17の出力が異常検出信号SALとして外部装置に通知されることによって、外部装置がIGBT3′の過電流を認識し、以後、IGBT3′を駆動しない等の対処を行うようになっている。これによって、IGBT3′の過電流が検出されたときには、速やかにIGBT3′の駆動を停止し、IGBT3′を保護するようになっている。
【0008】
なお、ここでは、IGBT3′のコレクタ電流相当の信号を代表として異常検出を行うようにしているが、その他IGBT3′のチップ温度相当或いはゲート電源電圧相当の検出値に基づいて異常検出を行う場合もある。
また、図10に示すように、図9に示す保護回路6を備えたゲート駆動回路5において、ターンオン側のゲート抵抗14及びターンオフ側のゲート抵抗15を共通にし、スイッチング素子12及び13間と、IGBT3′のゲート端子とを、ゲート抵抗15′を介して接続するようにしたゲート駆動回路5′、さらに、図11に示すように、インバータの大容量化を図る目的で、図9に示すダイオード4が逆並列に接続されたIGBT3′、これを駆動するためのゲート駆動回路5、及び保護回路6からなるIGBTモジュールであり、且つ同一に構成されたIGBTモジュールMa及びMbを並列に接続した回路等も提案されている。
【0009】
なお、図11に示すように、IGBTモジュールMa及びMbを並列に接続した場合には、各IGBT3′間のスイッチングのバランスを図るために、ゲート端子間を短絡線20で接続している。
また、このように、直流電源の両端に、二つのスイッチング素子を直列に接続し、この二つのスイッチング素子の中間電位をIGBTのゲート端子に入力するようにしたゲート駆動回路を備えたIGBTモジュールを、複数並列に接続した回路としては、平成14年電気学会全国大会文献、4−021等にも記載されている。
【0010】
【特許文献1】
平成14年電気学会全国大会文献4−021
【0011】
【発明が解決しようとする課題】
しかしながら、上述の図6〜図11に示すように、直列に接続したスイッチング素子12及び13を直流電源11の両端に接続し、制御信号Scに基づいてスイッチング素子12、13を制御し、このスイッチング素子12及び13間の電位をIGBT3又は3′のゲート端子に印加するようにした場合、例えば前記制御信号Scにノイズ信号が混入した場合、或いは、スイッチング素子12や13が故障した場合等には、直流電源11、スイッチング素子12、13からなる経路、また、場合によっては、ゲート抵抗を経由してゲート駆動回路内に短絡電流が流れることになる。このように短絡電流が流れた場合、IGBT3或いは3′は正常に動作を行うことができなくなり、結果的に、インバータシステム全体に不具合が発生してしまう場合があるという問題がある。
【0012】
特に、図11に示すようにIGBTモジュールMa及びMbを並列に接続した場合には、電流や温度検出器の特性のばらつき、或いは、ゲート駆動回路の構成部品の特性のばらつき等に起因して、本来、各ゲート駆動回路において異常を検出すべきところ、一方のゲート駆動回路では異常を検出し、もう一方のゲート駆動回路では、異常を検出しないといった状態もあり得る。
【0013】
このような場合、図11において、例えば、直流電源11から一方のIGBTモジュールMaのゲート抵抗14a、スイッチング素子12a、短絡線20、他方のIGBTモジュールMbのスイッチング素子13b、ゲート抵抗15bの経路で短絡電流が流れる状態となると、この状態が長時間続いた場合には、ゲート抵抗14a或いは14bや、スイッチング素子12a、14bに支障をきたすおそれがある。
【0014】
これを回避するために、短絡電流を考慮して、ゲート抵抗やスイッチング素子を選定すると、大容量のものが必要となり、ゲート駆動回路の大型化や、コスト高につながるという問題がある。
また、上述のように、短絡現象が発生した場合、IGBTモジュールMaのIGBT3a′はオン状態、IGBTモジュールMbのIGBT3b′はオフ状態となり、電流のアンバランスや発振現象といった、不具合現象が生じる可能性があり、システム全体の信頼性の低下につながるという問題がある。
【0015】
そこで、この発明は、上記従来の未解決の点に着目してなされたものであり、ゲート駆動回路の短絡異常を速やかに検出し、IGBT等の電力用半導体素子を用いて構成される電流変換システムの信頼性を向上させることの可能な電力用半導体素子のゲート駆動回路を提供することを特徴としている。
【0016】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項1に係る電力用半導体素子のゲート駆動回路は、スイッチ手段を制御することにより電力用半導体素子へのゲート電圧を調整するようにした、電力用半導体素子のゲート駆動回路において、前記ゲート電圧を制御するための最終段のスイッチ手段を流れる電流相当値の異常を検出する電流相当値異常検出手段と、当該電流相当値異常検出手段で前記電流相当値の異常を検出したとき、前記電力用半導体素子を強制的に遮断制御する強制遮断手段と、を備えることを特徴としている。
【0017】
この請求項1に係る発明では、電力用半導体素子のゲート電圧はスイッチ手段により制御され、そのうちの最終段のスイッチ手段を流れる電流に相当する電流相当値の異常判定が行われ、この電流相当値の異常が検出されたときには、スイッチ手段の制御に関わらず、電力用半導体素子は強制的に遮断制御される。
したがって、例えばスイッチ手段を含む閉回路の短絡異常等により電流相当値が異常な値となったときにはこの時点で強制的に電力用半導体素子は強制遮断されるから、異常が生じたゲート駆動回路により電力用半導体素子が継続して制御されることが回避される。
【0018】
また、請求項2に係る電力用半導体素子のゲート駆動回路は、前記最終段のスイッチ手段は、直列に接続されたターンオン用のスイッチ手段とターンオフ用のスイッチ手段であって、前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段を流れる電流相当値の異常を検出するようになっていることを特徴としている。
【0019】
この請求項2に係る発明では、直列に接続されたターンオン用のスイッチ手段とターンオフ用のスイッチ手段とにより、電力用半導体素子のゲート電圧が制御され、前記ターンオン用のスイッチ手段を流れる電流相当値の異常が検出される。つまり、電力用半導体素子のゲート電圧をオン状態に制御するためのスイッチ手段を流れる電流相当値の異常が検出されることになり、効果的に電流相当値の異常を検出することが可能となる。
【0020】
また、請求項3に係る電力用半導体素子のゲート駆動回路は、前記電力用半導体素子用のゲート抵抗を備え、前記電流相当値異常検出手段は、前記ゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴としている。また、請求項4に係る電力用半導体素子のゲート駆動回路は、前記ターンオン用のスイッチ手段側のゲート抵抗と、前記ターンオフ用のスイッチ手段側のゲート抵抗とを備え、前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段側のゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴としている。
【0021】
さらに、請求項5に係る電力用半導体素子のゲート駆動回路は、複数並列に接続され且つゲート端子間が短絡された電力用半導体素子に適用されることを特徴としている。
この請求項5に係る発明では、このゲート駆動回路は、複数並列に接続される電力用半導体素子に適用され且つこれら複数のゲート駆動回路のゲート端子間は短絡されている。したがって、何れかのゲート駆動回路において、電流相当値が正常でないと判断されて電力用半導体素子を遮断制御した場合、短絡されたゲート端子間を介して短絡電流が流れ、これが他のゲート駆動回路の電流相当値として検出され、電流相当値は正常ではないと判定されるから、他のゲート駆動回路においても電力用半導体素子を遮断制御することになる。よって、一つのゲート駆動回路において電力用半導体素子を強制遮断した場合には、他の電力用半導体素子も強制遮断されることになり、並列に接続された電力用半導体素子のうちの何れかは遮断状態、他は導通状態となることに起因して、電流のアンバランスや発振現象が発生することはない。
【0022】
【発明の実施の形態】
以下に、本発明の実施の形態を説明する。
図1は、本発明の第1の実施の形態を示すゲート駆動回路の一例を示す回路図であって、前述の図6に示すインバータモジュール2を構成するIGBT3を駆動するためのゲート駆動回路である。
【0023】
前記インバータモジュール2は、前述の図6に示すように、3相のインバータ及びこれを駆動するためのゲート駆動回路5を備えて構成され、このゲート駆動回路5は、前記インバータを構成する6個のIGBT3毎に設けられている。
図1に示すように、第1の実施におけるゲート駆動回路5は、前記図8に示す従来のゲート駆動回路5に相当するゲート駆動部21に、短絡電流を検出するための短絡検出回路30を設けたものである。なお、前記図8と同一部には同一符号を付与しその詳細な説明は省略する。
【0024】
図1に示すように、ゲート駆動回路5用の直流電源11に、ターンオン用のゲート抵抗14、Nチャネル型MOSFET又はNPNトランジスタからなるゲートオン用のスイッチング素子12、Pチャネル型MOSFET又はPNPトランジスタからなるゲートオフ用のスイッチング素子13、及びターンオフ用のゲート抵抗15が直列に接続され、ゲート駆動部21を構成している。
【0025】
また、前記ゲートオン用のゲート抵抗14とスイッチング素子12との間の電位が短絡検出用電位Vshとして、コンパレータ等で構成される比較回路31の反転入力端子に入力され、この比較回路31において、反転入力端子に入力される短絡検出用電位Vshと非反転入力端子に入力される短絡検出用基準電位VshTHとが比較され、短絡検出用電位Vshが短絡検出用基準電位VshTHよりも小さくなったとき、比較回路31の出力がハイレベルとなり、これをトリガとして、ワンショット回路等で構成される遮断回路32が作動し、予め設定した所定時間ハイレベルとなる短絡遮断信号SofSHを出力する。なお、前記短絡検出用基準電位VshTHは、直流電源11の電圧と短絡電流が流れているとみなすことの可能な電位とに基づいて設定される。
【0026】
遮断回路32から出力される短絡遮断信号SofSHは、AND回路33に反転入力され、AND回路33では、図示しない外部装置からの制御信号Scと遮断回路32の出力との論理積を、スイッチング素子12及び13へのゲート端子に出力する。
次に、上記第1の実施の形態の動作を説明する。
【0027】
今、ゲート駆動部21において短絡が発生していない場合には、ゲート抵抗14とスイッチング素子12との間の短絡検出用電位Vshは、直流電源11の正電圧と同等となり短絡検出用基準電位VshTHよりも高いから、比較回路31の出力がローレベルを維持し、遮断回路32の出力、つまり短絡遮断信号SofSHがローレベルを維持するから、AND回路33への反転入力はハイレベルとなり、AND回路33の出力は入力される制御信号Scと同様に変化し、制御信号Scのオンオフ指令に応じて、スイッチング素子12又は13がオン状態となり、これにより、IGBT3がオンオフ動作する。
【0028】
この状態から、制御信号Scにノイズ信号がのった場合、或いはスイッチング素子12又は13に異常が発生し、これらの何れかが正常に動作しなくなり直流電源11、ゲート抵抗14、スイッチング素子12、13及びゲート抵抗15の経路で短絡電流が発生すると、ゲート抵抗14及びスイッチング素子12間の短絡検出用電位Vshが低下する。
【0029】
このため、比較回路31において、短絡検出用電位Vshが、短絡検出用基準電位VshTHを下回ると、比較回路31の出力がハイレベルとなりこれをトリガとして遮断回路32からの短絡遮断信号SofSHがハイレベルとなり、これにより、AND回路33の出力は制御信号Scに関わらず、ローレベルに制御されることになる。したがって、この時点でIGBT3をオン状態にする制御信号Scが入力されている場合には、IGBT3は強制的にオフ状態に制御されることになり、また、比較回路31の出力を異常検出信号SALとして外部装置に出力することにより、外部装置に対して異常が通知される。
【0030】
このように、短絡検出用電位Vshに基づいて短絡異常の検出を行い、短絡異常を検出した時点で、IGBT3を強制的にオフ状態とするようにしたから、異常が生じたゲート駆動回路5によりIGBT3を継続して制御することにより、IGBT3に対し誤った制御が行われることを回避することができ、インバータモジュール2全体の信頼性を向上させることができる。
【0031】
また、遮断回路32では、短絡異常が検出された場合に、所定時間のみハイレベルとなる短絡遮断信号SofSHを出力し、所定時間のみIGBT3を強制的にオフ状態とするようにしているから、所定時間経過後には、ゲート駆動回路5による制御を開始することができる。したがって、例えば一時的に誤動作したような場合等には、外部装置での制御によって、一時的にゲート駆動回路5を停止させた後、その後再開させることができるから、効果的である。
【0032】
また、このように、短絡検出回路30を設けることにより、IGBT3を強制遮断させることができ、短絡異常が発生しIGBT3を正常に作動させることができない状態で制御が継続して行われることを回避することができる。よって、ゲート駆動回路5を構成する各素子の容量を増大することなく実現することができ、ゲート駆動回路5の小型化及びコスト削減を図ることができる。
【0033】
また、ターンオン側のゲート抵抗14を流れる電流相当値を検出するようにし、IGBT3が導通状態に制御されるスイッチング素子12側の異常を検出するようにしているから、ゲート駆動回路5の誤動作によってIGBT3が誤って導通状態となり、他の回路に影響を及ぼすことを速やかに回避することができ効果的に短絡異常を検出を行うことができる。
【0034】
なお、上記第1の実施の形態においては、ゲート抵抗14及びスイッチング素子12間の電位を、短絡検出用電位Vshとして比較回路31に入力し、この短絡検出用電位Vshに基づいて短絡異常を検出するようにした場合について説明したが、これに限るものではなく、例えば、図2に示すように、スイッチング素子13及びゲート抵抗15との間の電位を短絡検出用電位Vsh′とし、これを比較回路31′の非反転入力端子に入力し、この非反転入力端子に入力される短絡検出用電位Vsh′が、反転入力端子に入力される短絡検出用基準電位VshTH′よりも大きくなったときに、ハイレベルの信号を出力するように構成し、これに基づき遮断回路32を作動させるようにしてもよい。
【0035】
また、スイッチング素子12又は13がオン状態にあるときの飽和電圧を検出し、この飽和電圧に基づいて短絡検出を行うようにしてもよく、また、ゲート抵抗14と直列に電流検出器を接続し、これにより検出された電流値に基づいて短絡検出を行うようにしてもよい。
次に、本発明の第2の実施の形態を説明する。
【0036】
この第2の実施の形態は、前記図9に示す、保護回路6を備えたゲート駆動回路5において、さらに短絡電流の検出を行うようにしたものである。
図3に示すように、IGBT3′の過電流検出用端子とエミッタとの間に介挿された過電流検出用抵抗16との間の過電流相当電位Viが比較回路17の非反転入力端子に入力され、ここで、反転入力端子に入力される過電流基準電位ViTHと比較され、過電流相当電位Viが過電流基準電位ViTHよりも大きくなったとき比較回路17からハイレベルの信号が出力されて、これがOR回路35に入力されるようになっている。
【0037】
また、ゲート抵抗14とスイッチング素子12との間の電位が短絡検出用電位Vshとして比較回路31の反転入力端子に入力され、非反転入力端子に入力される短絡検出用基準電位VshTHと比較され、短絡検出用電位Vshが短絡検出用基準電位VshTHよりも小さくなったとき比較回路31からハイレベルの信号が出力されてこれがOR回路35に入力されるようになっている。
【0038】
そして、OR回路35では、比較回路17及び31の論理和を算出し、ワンショット回路等で構成される遮断回路36に入力する。この遮断回路36は、OR回路35の論理和出力がハイレベルとなったときこれをトリガとして、所定時間ハイレベルとなる強制遮断信号Soff を遮断回路36が出力し、この出力は、AND回路37に反転入力され、これと、外部装置からの制御信号Scとの論理積が、スイッチング素子12及び13のゲート端子に入力されるようになっている。
【0039】
そして、ゲート抵抗14、スイッチング素子12、13及びゲート抵抗15によって、前記図9のゲート駆動回路5に相当するゲート駆動部21を構成し、過電流を検出する過電流検出用抵抗16及び比較回路17、短絡異常を検出する比較回路31、さらに、OR回路35、遮断回路36及びAND回路37によって、保護及び短絡検出部40を構成している。
【0040】
次に、上記第2の実施の形態の動作を説明する。
今、ゲート駆動回路5が正常に動作している場合には、IGBT3′で検出される過電流に応じた過電流相当電位Viはその基準電位ViTHよりも小さくなり、またゲート抵抗14及びスイッチング素子12間の短絡検出用電位Vshはその基準電位VshTHよりも大きくなるから、比較回路17及び31の出力はそれぞれローレベルとなる。したがって、OR回路35の出力はローレベルを維持し、遮断回路36の出力がローレベルを維持することから、AND回路37への反転入力はハイレベルとなり、AND回路37の出力は、制御信号Scと同等の信号となり、制御信号Scに応じて、スイッチング素子12及び13がオンオフ動作し、これに応じてIGBT3′がオンオフ動作する。
【0041】
この状態から、例えば、各スイッチング素子12、13のゲート端子への信号にノイズが混入し、スイッチング素子12或いは13が誤動作し、直流電源11、ゲート抵抗14、スイッチング素子12、13及びゲート抵抗15の経路で短絡電流が発生した場合には、ゲート抵抗14及びスイッチング素子12間の電位が低下し、短絡検出用電位Vshがその基準電位VshTHを下回ったとき、比較回路31の出力がハイレベルとなり、OR回路35の出力がハイレベルとなる。
【0042】
このため、遮断回路36が作動して所定時間ハイレベルとなる強制遮断信号Soff が出力されることから、この強制遮断信号Soff が反転入力されるAND回路37の出力が制御信号Scに関わらずローレベルになる。
このため、スイッチング素子12はオフ状態、スイッチング素子13はオン状態に制御され、IGBT3′は制御信号Scに関わらず、強制的に遮断状態に制御され、また、OR回路35の出力を異常検出信号SALとして外部装置に出力することにより、異常が発生したことが外部装置に通知される。したがって、この時点で、外部装置では、ゲート駆動回路5の異常を認識することができ、該当するIGBT3′の制御を停止することができる。
【0043】
また、例えば、IGBT3′において過電流が発生した場合には、過電流相当電位Viがその基準電位ViTHを上回った時点で、比較回路17の出力がハイレベルとなり、これがOR回路35を介して遮断回路36に出力される。このため、遮断回路36ではこれをトリガとして強制遮断信号Soff を出力し、これによって、ゲート駆動部21がオフ制御されてIGBT3′は、制御信号Scに関わらず遮断状態となる。
【0044】
したがって、ゲート駆動回路5に異常が発生した場合、或いはIGBT3′に過電流が生じた場合に、IGBT3′が誤動作するかもしれない状態で、継続して制御されることを回避することができ、この場合も上記第1の実施の形態と同等の作用効果を得ることができる。
なお、この場合も上記第1の実施の形態と同様に、スイッチング素子13及びゲート抵抗15との間の電位を短絡検出用電位Vshとして用いるようにしてもよく、また、スイッチング素子12又は13がオン状態にあるときの飽和電圧或いは、ゲート抵抗14と直列に接続した電流検出器の検出信号に基づいて、短絡異常を検出するようにしてもよい。
【0045】
また、この第2の実施の形態において、前述の図10に示すように、前記ターンオン用ゲート抵抗14及びターンオフ用ゲート抵抗15を共通にし、スイッチング素子12及び13間の電位をゲート抵抗15′を介してIGBT3′のゲート端子に供給するようにした場合には、図4に示すように、ゲート抵抗15′のスイッチング素子12、13側の電位を、短絡検出用電位Vshとして比較回路31の反転入力端子に入力し、この短絡検出用電位Vshが、非反転入力端子に入力される短絡検出用基準電位VshTHよりも小さくなったときに、ハイレベルの信号をOR回路35に出力するようにすればよい。
【0046】
また、この場合にも直流電源11と直列に電流検出器を設け、この電流検出器の検出信号に基づいて短絡異常検出を行うようにしてもよく、また、ゲート抵抗15′の両端の電圧に基づいて短絡異常検出を行うようにしてもよい。
次に、本発明の第3の実施の形態を説明する。
この第3の実施の形態は、図5に示すように、逆並列にダイオード4が接続されたIGBT3′と、これを駆動するための前記図3に示すゲート駆動回路5とからなるモジュールであり、且つ同一に構成されたIGBTモジュールMa及びMbを並列に接続したものである。具体的には、IGBT3a′及びIGBT3b′が並列に接続され、さらに、IGBT3a′を駆動するゲート駆動回路5aとIGBT3b′を駆動するゲート駆動回路5bとが、共通の直流電源11に接続されている。また、各IGBT3a′及び3b′間のスイッチングのバランスを図るために、ゲート端子間を短絡線20で接続している。
【0047】
なお、ゲート駆動回路5a及びゲート駆動回路5bは、上記第2の実施の形態におけるゲート駆動回路と同一に構成されている。また、図5において、IGBTモジュールMaを構成する各部には数字の後に“a”を付加し、IGBTモジュールMbを構成する各部には数字の後に“b”を付加している。
このように並列に接続されたIGBTモジュールMa及びMbにおいて、各ゲート駆動回路5a及び5bが正常に動作している場合には、ゲート駆動回路5a及び5bにおいて、短絡検出用電位Vshがその基準電位VshTHを上回り、また、過電流相当電位Viがその基準電位ViTHを下回るから、各比較回路の出力はローレベルを維持し、AND回路19a、19bにおいては、それぞれ入力される制御信号Scと同等の信号を出力する。したがって、スイッチング素子12a及び13a、12b及び13bはそれぞれ制御信号Scに応じてオンオフ動作し、これに伴って各IGBT3a′及び3b′はオンオフ動作する。
【0048】
この状態から、例えば、IGBT3b側において過電流が検出され、本来ならばIGBT3aにおいても過電流が検出されるべきところ、素子のばらつき等に起因して、IGBT3aでは過電流が検出されない状態となると、IGBT3b側においては、過電流相当電位Viがその基準電位ViTHを上回ることから、比較回路17bの出力がハイレベルとなり、これによってOR回路35bの出力がハイレベルとなって遮断回路36bが作動し、AND回路37bの出力が制御信号Scに関わらずオフ状態となり、IGBT3b′は強制的に遮断状態に制御される。
【0049】
このとき、IGBT3a′及び3b′のゲート端子間は、短絡線20で接続されているから、制御信号ScがIGBT3a′及び3b′をオン状態に制御する信号である場合、ゲート駆動回路5aのスイッチング素子12aと、ゲート駆動回路5bのスイッチング素子13bとがオン状態となり、並列接続しているゲート駆動回路5a及び5b間に短絡電流が流れる。
【0050】
このため、ゲート駆動回路5aにおいて、ゲート抵抗14aに多大な電流が流れることから、ゲート抵抗14a及びスイッチング素子12a間の短絡検出用電位Vshが低下し、比較回路31aにおいて、この短絡検出用電位Vshがその基準電位VshTHを下回った時点でその出力がハイレベルとなり、これがOR回路35aを介して遮断回路36aに入力される。
【0051】
これにより遮断回路36aが作動し、AND回路37aの出力が制御信号Scに関わらずローレベルとなることから、ゲート駆動回路5aにおいてもIGBT3a′は強制的に遮断される。
つまり、ゲート駆動回路5aにおいては過電流を検出していないが、ゲート駆動回路5bにおいてIGBT3b′が強制遮断されることにより、これに伴ってゲート駆動回路5a′においてもIGBT3a′も強制遮断されることになり、IGBT3a′及び3b′共に、強制遮断されることになる。
【0052】
したがって、本来、同様に作動すべき並列接続されたIGBT3a′及び3b′が、素子のばらつき等によって過電流を共に検出できない場合であっても、これらを共に強制遮断することができる。
同様に、例えばゲート駆動回路5a側において短絡が発生した場合には、ゲート駆動回路5aでは、短絡検出用電位Vshの低下に伴ってこれを検出し、強制的にIGBT3a′を遮断状態に制御する。そして、IGBT3a′及び3b′をオン状態に制御する制御信号Scが入力されると、このとき、ゲート駆動回路5aでは、強制的に遮断状態に制御されているから、ゲート駆動回路5aでは、スイッチング素子13aがオン状態となり、ゲート駆動回路5bでは、スイッチング素子12bがオン状態となる。
【0053】
このため、直流電源11、スイッチング素子12b、短絡線20、スイッチング素子13aの経路で短絡電流が流れる。
このため、ゲート駆動回路5bにおいて、ゲート抵抗14bに多大な電流が流れることから、ゲート抵抗14b及びスイッチング素子12b間の短絡検出用電位Vshが低下し、比較回路31bにおいて、この短絡検出用電位Vshがその基準電位VshTHを下回った時点でその出力がハイレベルとなり、これがOR回路35aを介して遮断回路36aに入力され、以後同様にしてIGBT3b′が強制遮断されることになる。よって、何れか一方のゲート駆動回路において短絡が発生し、強制遮断した場合に、他方のゲート駆動回路においてもこれを確実に強制遮断させることができる。
【0054】
なお、この場合も、上記第2の実施の形態と同様に、スイッチング素子13及びゲート抵抗15との間の電位を短絡検出用電位Vshとして用いるようにしてもよく、また、スイッチング素子13又は14がオン状態にあるときの飽和電圧或いは、ゲート抵抗14a、14bと直列に接続した電流検出器の検出信号に基づいて、短絡異常を検出するようにしてもよく、また、短絡線20に流れる電流を検出するようにしてもよい。
【0055】
なお、上記第3の実施の形態においては、2つのIGBT3a′及びIGBT3b′を並列に接続した場合について説明したが、これに限るものではなく、3つ或いはそれ以上のIGBTを並列に接続する場合であっても適用することができる。
また、上記各実施の形態においては、インバータを構成するIGBTに適用した場合について説明したが、これに限るものではなく、コンバータ、チョッパ回路等といった電力変換装置であっても適用することができ、また、IGBTに関わらずMOSFETや電力制御用に用いられる電力用半導体素子に適用することもできる。
【0056】
また、上記各実施の形態においては、電源11にスイッチング素子12及び13を直列に接続し、このスイッチング素子12及び13間の電位をIGBT3又は3′に供給することにより、IGBT3、3′を制御するようにしたゲート駆動回路に適用した場合について説明したが、これに限るものではなく、IGBT3、3′へのゲート電圧を、スイッチング手段を用いて制御するようにしたゲート駆動回路であれば適用することができる。
【0057】
なお、上記各実施の形態において、スイッチング素子12及び13がスイッチ手段に対応し、IGBT3、3′が電力用半導体素子に対応し、比較回路31、31′、31a、31bが電流相当値異常検出手段に対応し、遮断回路32及びAND回路33、OR回路35(35a、35b)、遮断回路36(36a、36b)及びAND回路37(37a、37b)が強制遮断手段に対応している。
【0058】
【発明の効果】
以上説明したように、本発明の請求項1乃至4に係る電力用半導体素子のゲート駆動回路によれば、電力用半導体素子のゲート電圧を制御する最終段のスイッチ手段を流れる電流に相当する電流相当値の異常を検出し、電流相当値の異常を検出したときにはスイッチ手段の制御に関わらず、電力用半導体素子を強制的に遮断制御することで、ゲート駆動回路内における短絡異常等を速やかに検出することができ、この時点で電力用半導体素子を強制遮断することにより、ゲート駆動回路の信頼性を向上させることができると共にこのゲート駆動回路を用いて構成されるシステムの信頼性をも向上させることができ、また、回路の増大或いはコストの増加を伴うことなく実現することができる。
【0059】
さらに、請求項5に係る電力用半導体素子のゲート駆動回路によれば、複数のうちの何れかの電力用半導体素子が強制遮断された場合には、他の電力用半導体素子をも強制遮断させることができ、並列に接続された電力用半導体素子のうち何れかが遮断状態であり他が導通状態であることに起因して、電流がアンバランスになったり、発振現象が生じる等といったことを回避することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるゲート駆動回路の一例を示す回路図である。
【図2】第1の実施の形態におけるゲート駆動回路のその他の例を示す回路図である。
【図3】第2の実施の形態におけるゲート駆動回路の一例を示す回路図である。
【図4】第2の実施の形態におけるゲート駆動回路のその他の例を示す回路図である。
【図5】第3の実施の形態におけるゲート駆動回路の一例を示す回路図である。
【図6】本発明を適用したインバータモジュールの一例を示す回路図である。
【図7】本発明を適用したインバータモジュールのその他の例を示す回路図である。
【図8】従来のゲート駆動回路の一例を示す回路図である。
【図9】保護回路を備えた従来のゲート駆動回路の一例を示す回路図である。
【図10】保護回路を備えた従来のゲート駆動回路のその他の例を示す回路図である。
【図11】IGBTモジュールを並列に接続した場合の一例を示す回路図である。
【符号の説明】
2 インバータモジュール
3 IGBT
3′、3a′、3b′ センスIGBT
4 ダイオード
5 ゲート駆動回路
6 保護回路
11 直流電源
12、13 スイッチング素子
14、15、15′ ゲート抵抗
16 過電流検出用抵抗
17、17a、17b 比較回路
18、32 遮断回路
19、33 AND回路
21、21′ データ駆動部
31、31a、31b 比較回路
35、35a、35b OR回路
36、36a、36b 遮断回路
37、37a、37b AND回路
40 保護及び短絡検出部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a gate drive circuit for a power semiconductor device such as an IGBT applied to an inverter or the like.
[0002]
[Prior art]
Generally, power conversion devices such as inverters and choppers are configured by power semiconductor elements such as IGBTs.
FIG. 6 is a circuit diagram showing an example of a main circuit when an inverter is configured by an IGBT. In the figure,
[0003]
The
[0004]
Further, as shown in FIG. 7, for example, a device having a
[0005]
FIG. 8 is a circuit diagram showing an example of the
[0006]
When the
As the
[0007]
The forced cutoff signal Soff generated by the
That is, when the overcurrent of the IGBT 3 'is detected in a state where the control signal Sc is at the high level and the IGBT 3' is controlled to the ON state, the output of the
[0008]
In this case, the abnormality detection is performed by using a signal corresponding to the collector current of the IGBT 3 'as a representative. However, the abnormality detection may be performed based on a detection value equivalent to the chip temperature or the gate power supply voltage of the
Further, as shown in FIG. 10, in the
[0009]
As shown in FIG. 11, when the IGBT modules Ma and Mb are connected in parallel, the gate terminals are connected by a short-
Further, as described above, an IGBT module including a gate drive circuit in which two switching elements are connected in series to both ends of a DC power supply and an intermediate potential of the two switching elements is input to a gate terminal of the IGBT. A plurality of circuits connected in parallel are also described in the literature of the Institute of Electrical Engineers of Japan 2002, 4-021 and the like.
[0010]
[Patent Document 1]
The National Institute of Electrical and Electronics Engineers 2002 National Convention Document 4-021
[0011]
[Problems to be solved by the invention]
However, as shown in FIGS. 6 to 11, the
[0012]
In particular, when the IGBT modules Ma and Mb are connected in parallel as shown in FIG. 11, due to variations in the characteristics of the current and the temperature detector, or variations in the characteristics of the components of the gate drive circuit, Originally, when an abnormality should be detected in each gate drive circuit, there may be a state where one gate drive circuit detects the abnormality and the other gate drive circuit does not detect the abnormality.
[0013]
In such a case, in FIG. 11, for example, a short circuit from the
[0014]
If a gate resistor or a switching element is selected in consideration of a short-circuit current to avoid this, a large-capacity one is required, which leads to an increase in the size of a gate drive circuit and an increase in cost.
Further, as described above, when the short-circuit phenomenon occurs, the
[0015]
Therefore, the present invention has been made in view of the above-mentioned conventional unsolved point, and detects a short-circuit abnormality of a gate drive circuit quickly, and performs a current conversion using a power semiconductor element such as an IGBT. It is a feature of the present invention to provide a gate drive circuit of a power semiconductor device capable of improving the reliability of a system.
[0016]
[Means for Solving the Problems]
In order to achieve the above object, a gate drive circuit for a power semiconductor device according to
[0017]
According to the first aspect of the present invention, the gate voltage of the power semiconductor element is controlled by the switch means, and the abnormality determination of the current equivalent value corresponding to the current flowing through the last-stage switch means is performed. Is detected, the power semiconductor element is forcibly shut off regardless of the control of the switch means.
Therefore, for example, when the current equivalent value becomes an abnormal value due to, for example, a short-circuit abnormality of a closed circuit including the switch means, the power semiconductor element is forcibly shut off at this point, and the abnormal gate drive circuit It is avoided that the power semiconductor element is continuously controlled.
[0018]
Further, in the gate drive circuit for a power semiconductor device according to
[0019]
In the invention according to
[0020]
The power semiconductor device gate drive circuit according to
[0021]
Furthermore, the gate drive circuit for a power semiconductor device according to
In the invention according to
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described.
FIG. 1 is a circuit diagram showing an example of the gate drive circuit according to the first embodiment of the present invention, which is a gate drive circuit for driving the
[0023]
As shown in FIG. 6, the
As shown in FIG. 1, a
[0024]
As shown in FIG. 1, a
[0025]
Further, the potential between the gate-on
[0026]
Short circuit cutoff signal Sof output from
Next, the operation of the first embodiment will be described.
[0027]
If a short circuit has not occurred in the
[0028]
From this state, if a noise signal is present on the control signal Sc, or if an abnormality occurs in the switching
[0029]
Therefore, in the
[0030]
As described above, the short-circuit abnormality is detected based on the short-circuit detection potential Vsh, and the
[0031]
In addition, in the shut-
[0032]
Further, by providing the short-
[0033]
Further, since the value corresponding to the current flowing through the
[0034]
In the first embodiment, the potential between the
[0035]
Further, the saturation voltage when the switching
Next, a second embodiment of the present invention will be described.
[0036]
In the second embodiment, a short-circuit current is further detected in the
As shown in FIG. 3, the overcurrent-equivalent potential Vi between the
[0037]
Further, the potential between the
[0038]
Then, the
[0039]
The
[0040]
Next, the operation of the second embodiment will be described.
Now, when the
[0041]
From this state, for example, noise is mixed in the signal to the gate terminal of each switching
[0042]
For this reason, the
Therefore, the switching
[0043]
Further, for example, when an overcurrent occurs in the IGBT 3 ', the overcurrent-equivalent potential Vi becomes the reference potential Vi. TH Is exceeded, the output of the
[0044]
Therefore, when an abnormality occurs in the
In this case, as in the first embodiment, the potential between the switching
[0045]
In the second embodiment, as shown in FIG. 10 described above, the turn-on
[0046]
Also in this case, a current detector may be provided in series with the
Next, a third embodiment of the present invention will be described.
The third embodiment is, as shown in FIG. 5, a module comprising an IGBT 3 'in which a
[0047]
The gate drive circuit 5a and the
In the IGBT modules Ma and Mb connected in parallel in this way, when the
[0048]
From this state, for example, if an overcurrent is detected on the
[0049]
At this time, since the gate terminals of the
[0050]
For this reason, in the gate drive circuit 5a, since a large amount of current flows through the
[0051]
As a result, the
That is, although overcurrent is not detected in the gate drive circuit 5a, the
[0052]
Therefore, even if the
Similarly, for example, when a short circuit occurs on the gate drive circuit 5a side, the gate drive circuit 5a detects this with a decrease in the short-circuit detection potential Vsh, and forcibly controls the
[0053]
Therefore, a short-circuit current flows through the path of the
Therefore, in the
[0054]
In this case, as in the second embodiment, the potential between the switching
[0055]
In the third embodiment, the case where two
Further, in each of the above embodiments, the case where the present invention is applied to the IGBT forming the inverter is described. However, the present invention is not limited to this, and the present invention can be applied to a power converter such as a converter and a chopper circuit. Further, the present invention can be applied to a power semiconductor element used for power control and MOSFET, regardless of the IGBT.
[0056]
In each of the above embodiments, the switching
[0057]
In each of the above embodiments, the switching
[0058]
【The invention's effect】
As described above, according to the power semiconductor device gate drive circuit according to
[0059]
Furthermore, according to the gate drive circuit for a power semiconductor device according to
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating an example of a gate drive circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing another example of the gate drive circuit according to the first embodiment.
FIG. 3 is a circuit diagram illustrating an example of a gate drive circuit according to a second embodiment.
FIG. 4 is a circuit diagram showing another example of the gate drive circuit according to the second embodiment.
FIG. 5 is a circuit diagram illustrating an example of a gate drive circuit according to a third embodiment.
FIG. 6 is a circuit diagram illustrating an example of an inverter module to which the present invention is applied.
FIG. 7 is a circuit diagram showing another example of the inverter module to which the present invention is applied.
FIG. 8 is a circuit diagram showing an example of a conventional gate drive circuit.
FIG. 9 is a circuit diagram illustrating an example of a conventional gate drive circuit including a protection circuit.
FIG. 10 is a circuit diagram showing another example of a conventional gate drive circuit provided with a protection circuit.
FIG. 11 is a circuit diagram showing an example of a case where IGBT modules are connected in parallel.
[Explanation of symbols]
2 Inverter module
3 IGBT
3 ', 3a', 3b 'sense IGBT
4 Diode
5 Gate drive circuit
6 Protection circuit
11 DC power supply
12,13 switching element
14, 15, 15 'Gate resistance
16 Overcurrent detection resistor
17, 17a, 17b Comparison circuit
18, 32 cut-off circuit
19, 33 AND circuit
21, 21 'data driver
31, 31a, 31b comparison circuit
35, 35a, 35b OR circuit
36, 36a, 36b cut-off circuit
37, 37a, 37b AND circuit
40 Protection and short-circuit detector
Claims (5)
当該電流相当値異常検出手段で前記電流相当値の異常を検出したとき、前記電力用半導体素子を強制的に遮断制御する強制遮断手段と、を備えることを特徴とする電力用半導体素子のゲート駆動回路。In a gate drive circuit for a power semiconductor device, wherein a gate voltage to a power semiconductor device is adjusted by controlling a switch device, a current equivalent value flowing through a last-stage switch device for controlling the gate voltage. Current equivalent value abnormality detection means for detecting abnormality of
Gate for driving the power semiconductor element, comprising: a forced cutoff means for forcibly shutting off the power semiconductor element when the current equivalent value abnormality detection means detects the abnormality of the current equivalent value. circuit.
前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段を流れる電流相当値の異常を検出するようになっていることを特徴とする請求項1記載の電力用半導体素子のゲート駆動回路。The last-stage switch means is a turn-on switch means and a turn-off switch means connected in series,
2. The gate drive circuit for a power semiconductor device according to claim 1, wherein said current equivalent value abnormality detecting means detects an abnormality of a current equivalent value flowing through said turn-on switch means.
前記電流相当値異常検出手段は、前記ゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴とする請求項1記載の電力用半導体素子のゲート駆動回路。Comprising a gate resistor for the power semiconductor element,
2. The gate drive circuit for a power semiconductor device according to claim 1, wherein said current-equivalent-value abnormality detection means detects an abnormality in a current-equivalent value flowing through said gate resistor.
前記電流相当値異常検出手段は、前記ターンオン用のスイッチ手段側のゲート抵抗を流れる電流相当値の異常を検出するようになっていることを特徴とする請求項2記載の電力用半導体素子のゲート駆動回路。A gate resistance on the switch means side for the turn-on, and a gate resistance on the switch means side for the turn-off,
3. The gate of a power semiconductor device according to claim 2, wherein said current-equivalent-value abnormality detection means detects an abnormality of a current-equivalent value flowing through a gate resistor on a side of said turn-on switch means. Drive circuit.
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Legal Events
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