JP3859324B2 - Carrier recovery device - Google Patents
Carrier recovery device Download PDFInfo
- Publication number
- JP3859324B2 JP3859324B2 JP28556897A JP28556897A JP3859324B2 JP 3859324 B2 JP3859324 B2 JP 3859324B2 JP 28556897 A JP28556897 A JP 28556897A JP 28556897 A JP28556897 A JP 28556897A JP 3859324 B2 JP3859324 B2 JP 3859324B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- carrier
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は、復調器に用いられる搬送波再生装置に関し、特に搬送波再生回路の前段に入力雑音電力を低減する手段を付加した搬送波再生装置に関する。
【0002】
【従来の技術】
無線通信用に使用される復調器として、例えば図9に示す構成のものが知られている。図示の復調器において、外部から入力される変調波は、復調回路91に入力されるとともに、搬送波再生回路92にも入力される。復調回路91では、搬送波再生回路92で再生された搬送波からデータ成分を復調する。この復調データは、クロック再生回路93で再生された復調クロックのタイミングで出力される。
【0003】
搬送波再生回路92は、図10に示すように、逆変調器や周波数M逓倍回路などから成る変調成分除去回路92aと、ALE(Adaptive Line Enhancer:適応輝線強調フィルタ)回路やPLL回路などから成る狭帯域ろ波回路92bとから構成される。この狭帯域ろ波回路92bに使用されるALE回路は、ディジタル信号処理により信号の性質に合わせフィルタの係数を変化させる適応型のフィルタの応用回路であり、ラインスペクトラムを持つ正弦波信号に混入する雑音等を除去して正弦波信号を強調するものである。ALE回路については、「B.Widrow and S.D.Stearners."Adaptive Signal Processing".Prentice-Hall.Inc..N.J..1975」の記載が参考になる。
【0004】
このALE回路から成る狭帯域ろ波回路92bを備えた搬送波再生回路92に入力された変調波は、変調成分除去回路92aに入力されて変調波成分が除去されるとともに、無変調波成分が抽出される。抽出された無変調波成分には、伝送路で付加された雑音電力が混入されているため、これをそのまま再生搬送波として出力するのは好ましくない。このため、抽出された無変調波成分を狭帯域ろ波回路92bに入力し、ここで雑音成分等を低減させるとともに正弦波成分を強調して再生搬送波としている。
【0005】
【発明が解決しようとする課題】
上述の狭帯域ろ波回路92bに使用されるALE回路では、収束時間(Ta)が、入力雑音電力(Ni)と出力雑音電力(No)によって決定される。その収束時間(Ta)はおおよそ次式で決定される。
【0006】
【数1】
【0007】
上記式から明らかなように、出力雑音電力が一定であれば、入力雑音電力が小さければ小さいほど、収束時間は短くなる。しかしながら、この入力雑音は伝送路上で付加されるものが殆どであり、特に衛星通信等のように入力雑音が非常に大きい場合には、短い収束時間の実現は困難であった。このため、図10に示した狭帯域ろ波回路92bを用いた搬送波再生回路92では、入力時に付加される雑音電力の大きいシステムには使用できない問題があった。
【0008】
本発明の課題は、入力雑音電力の低減を行ってALE回路における収束時間を短縮し、搬送波の再生を高速化する技術を提供する。
【0009】
【課題を解決するための手段】
請求項1記載の発明は搬送波再生装置であって、送信データにその遅延反転データが付加された信号を変調して送出する多重送信手段と、前記多重送信手段から受信した信号を遅延する遅延回路と、この遅延回路の出力データと前記多重送信手段からの信号との差分をとる減算器と、この減算器の出力データのうち信号成分を強調するデータを抽出する論理回路と、この論理回路で抽出されたデータを入力データとする搬送波再生回路とを有することを特徴とする。
【0010】
請求項2記載の発明は搬送波再生装置であって、単位データ長毎に同一内容の送信データを送出する多重送信手段と、前記多重送信手段から受信した送信データを遅延する遅延回路と、同一内容の受信データを複数回蓄積して単位データ長毎に平均化する平均化回路と、この平均化回路の出力データのうち信号成分を強調するデータを抽出する論理回路と、この論理回路で抽出されたデータを入力データとする搬送波再生回路とを有することを特徴とする。
【0011】
請求項3記載の発明は前記搬送波再生回路が、搬送波成分を含む入力データを周波数逓倍する逓倍回路と、この逓倍回路で周波数逓倍されたデータから搬送波成分が強調されたデータを抽出するALE回路と、このALE回路で抽出されたデータを周波数分周して前記搬送波を再生する分周回路とを備えることを特徴とする。
【0012】
請求項1記載の発明によれば、受信側で、送信データにその1ビット遅延反転データを付加した多重送信データとその遅延データを減算して信号成分のみを抽出することにより、入力雑音電力が低減される一方、信号成分が強調された信号を搬送波再生回路に入力することができ、搬送波の再生を高速化することが可能となる。
【0013】
請求項2記載の発明によれば、受信側で、送信側から単位データ長毎に複数回送出される同一内容の送信データを平均化することにより、数ビットまとめて送信する場合でも、入力雑音電力が低減された信号を搬送波再生回路に入力することができ、搬送波の再生を高速化することが可能となる。
【0014】
請求項3記載の発明によれば、不要な信号成分が低減されるため、搬送波の再生をより高速化することが可能となる。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図1は、本発明の一実施形態に係る搬送波再生装置のブロック構成図である。図1(a)は送信側の多重送信部を示しており、入力端子1から入力したデータは多重合成回路3および反転回路2に入力され、送信データと反転データとが多重されたのち変調器4において変調がかけられる。この多重されたデータを図3(a)に示す。
【0016】
ここに示される多重送信データは、送信側で送信データに1シンボル毎に反転データを1回多重したデータである。
【0017】
図1(b)は受信側の多重送信搬送波再生部のブロック図であり、多重送信搬送波再生部の入力端子11には、例えば、図3(a)に示すデータフォーマットの多重送信データが入力される。以下にその動作詳細を説明する。
【0018】
入力された多重送信データは、遅延回路12を通じて減算器13に入力される。減算器13には、遅延回路12を通った多重送信データと入力端子11から直接導かれた多重送信データの双方が入力され、多重送信データから遅延回路12の出力データが減算される。この減算器13の出力に現れたデータ状態を示したものが図3(b)である。減算器13の出力は、フリップフロップ14に入力され、ここで必要なデータ、すなわち逆位相の信号成分を減算するデータAn−[An](nは整数であり、括弧内は反転を意味する)だけが、図3(c)に示すように抜き出される。抜き出されたデータAn−[An]は、雑音成分が相殺される一方、信号成分が強調されたものとなる。これにより、搬送波再生回路15に入力される雑音電力が低減する。
【0019】
図2は、図1(b)の多重送信搬送波再生部の搬送波再生回路15の一例を示めすブロック構成図である。図2において、逓倍回路21は、入力された変調波を逓倍するのものであり、これにより変調波成分が低減され搬送波成分が抽出される。逓倍回路21の出力データは、ALE回路22で雑音電力が低減されている。ALE回路22の出力は、分周回路23に入力され、ここで逓倍回路21で逓倍された搬送波が本来の搬送波周波数に戻される。
【0020】
このような構成の搬送波再生回路を用いることにより、多重送信搬送波再生部における収束時間が短くなるので、雑音のない搬送波の再生が高速になる。
【0021】
なお、以上の説明は、送信側で1シンボル遅延させて反転させる、いわゆる1シンボル遅延の例についてであるが、数ビットまとめて送信する場合でも同様の手順で入力雑音電力を低減させることができる。また、多重送信する回数が3回以上に設定することにより、さらに入力雑音を低減させることができる。この結果、ALE回路22における収束時間が短縮される。
【0022】
次に、上述の多重搬送波再生部ないし搬送波再生回路で使用されるALE回路での多重送信の効果について、より詳細に説明する。
【0023】
上述の説明は、1ビット遅延の例であったが、以後、10ビット遅延を例に挙げて説明する。ここで、送信データが「010011011」であるとする。ディジタル通信なので個々の送信データは、「0」または「1」のどちらかとなる。ところが、復調後の信号は、帯域制限の影響で、受信データは図4に示すように歪んだものとなる。これは主として伝送路中に付加される雑音電力に起因する。
【0024】
一般に、伝送路で付加される雑音電力はランダム雑音電力なので、例えば1ビット目の“0”を何回か送信すると、図5に曲線で示すように種々のパターンが生じる。このようなパターンの変動幅は、一般にS/N比で決定される。ここで同じパターンを繰り返し送信し、図示しない平均化回路で平均をとると、図6(a)〜(c)に示すように、受信側では雑音電力の無い、正しい波形に近付いて行く。
【0025】
図6(a)〜(c)はアナログ信号の例であるが、アナログ信号では、正確な遅延回路や平均化回路の実現が非常に難しい上に、回路規模が大きくなってしまう欠点があるため実現が難しかった。ところが、近年のディジタル信号処理の発展に伴い、多重送信が実現可能となり、図7に示すようなアナログ信号が存在する範囲を256段階に分解(8ビットの場合)し、その値を読めば良いことになった。ちなみに図7では“64”付近になる。これを上記の例の10ビットで考えると、図8(a)〜(c)のようになる。
【0026】
図8(a)は、1回目の受信データのパターン、図8(b)は2回目の受信データのパターン、図8(c)は両者の平均をとった後のデータのパターンである。
このように、平均化回路を用いると雑音成分が低減し、S/N比が向上することがわかる。
【0027】
なお、1ビット遅延では、送信側で送信データにその遅延データを反転して付加するとともに、受信側で減算を行っているのに対し、10ビット遅延では平均化回路を用いているので、この点について説明する。
【0028】
1ビット遅延の場合に、反転を加えないで1ビット遅延をして加えることは、同じ信号を2回続けることと等価となる。このような信号では、受信側では、正しく再生ができない。そのため、1ビット遅延の場合には、送信側で遅延信号を反転して多重化するとともに受信側でこれを減算する必要がある。これに対し、2ビット以上(少ない遅延は相関が出やすいためにあまり好ましくない)の遅延の場合は減算することができないので、送信側では反転せず、受信側で平均化回路を用いることになる。この平均化回路は、複数のデータを蓄積してその平均値を出力するものであり、それ自体は公知の手法を採用することができる。
【0029】
【発明の効果】
請求項1記載の発明によれば、入力雑音電力を低減するとともに信号成分が強調された信号を搬送波再生回路に入力することができ、搬送波の再生を高速化することができる。
【0030】
請求項2記載の発明によれば、数ビットまとめて送信する場合でも、入力雑音電力を低減することができ、搬送波の再生を高速化することができる。
【0031】
請求項3記載の発明によれば、搬送波再生回路内で不要な信号成分を低減することができ、搬送波の再生をより高速にすることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態となる搬送波再生装置のブロック構成図であり、(a)は送信側の多重送信部、(b)は受信側の多重送信搬送波再生部を示す。
【図2】本発明の搬送波再生回路の一例を示すブロック構成図である。
【図3】本実施形態において使用されるデータフォーマットであり、(a)は多重送信データ、(b)は減算器から出力されるデータ、(c)はフリップフロップより選択的に出力されるデータの例を示す。
【図4】復調後の受信データの説明図。
【図5】伝送路中に雑音があったときのパターン説明図。
【図6】同じパターンの繰り返しを平均した場合のパターン説明図。
【図7】ディジタル信号処理の内容説明図。
【図8】10ビットの場合におけるディジタル信号処理したときのパターン説明図。
【図9】従来の一般的な復調器のブロック構成図。
【図10】従来の搬送波再生回路のブロック構成図。
【符号の説明】
2 反転回路
3 多重合成回路
4 変調器
12 遅延回路
13 減算器
14 フリップフロップ
15 搬送波再生回路
21 逓倍回路
22 ALE回路
23 分周回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a carrier recovery apparatus used for a demodulator, and more particularly to a carrier recovery apparatus in which means for reducing input noise power is added to a preceding stage of a carrier recovery circuit.
[0002]
[Prior art]
As a demodulator used for wireless communication, for example, one having the configuration shown in FIG. 9 is known. In the illustrated demodulator, a modulated wave input from the outside is input to the demodulation circuit 91 and also input to the carrier
[0003]
As shown in FIG. 10, the
[0004]
The modulated wave input to the
[0005]
[Problems to be solved by the invention]
In the ALE circuit used for the narrow-band filtering circuit 92b described above, the convergence time (Ta) is determined by the input noise power (Ni) and the output noise power (No). The convergence time (Ta) is approximately determined by the following equation.
[0006]
[Expression 1]
[0007]
As is clear from the above equation, if the output noise power is constant, the convergence time is shorter as the input noise power is smaller. However, most of the input noise is added on the transmission line. In particular, when the input noise is very large such as in satellite communication, it is difficult to realize a short convergence time. For this reason, the
[0008]
An object of the present invention is to provide a technique for reducing the input noise power, shortening the convergence time in the ALE circuit, and speeding up the reproduction of the carrier wave.
[0009]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a carrier recovery device, a multiplex transmission means for modulating and transmitting a signal in which the delay inversion data is added to transmission data, and a delay circuit for delaying a signal received from the multiplex transmission means. A subtractor that takes the difference between the output data of the delay circuit and the signal from the multiplex transmission means, a logic circuit that extracts data that emphasizes the signal component from the output data of the subtractor, and the logic circuit And a carrier wave recovery circuit using the extracted data as input data.
[0010]
The invention according to claim 2 is a carrier recovery apparatus, wherein a multiplex transmission means for transmitting transmission data having the same content for each unit data length, a delay circuit for delaying transmission data received from the multiplex transmission means, and the same content The received data is accumulated a plurality of times and averaged for each unit data length, a logic circuit for extracting data emphasizing the signal component from the output data of the averaging circuit, and the logic circuit. And a carrier wave recovery circuit using the received data as input data.
[0011]
According to a third aspect of the present invention, the carrier recovery circuit frequency-multiplies input data including the carrier component, and an ALE circuit that extracts data in which the carrier component is emphasized from the data frequency-multiplied by the multiplier circuit; And a frequency dividing circuit for frequency dividing the data extracted by the ALE circuit to reproduce the carrier wave.
[0012]
According to the first aspect of the present invention, on the receiving side, by multiplying the transmission data obtained by adding the 1-bit delay inverted data to the transmission data and the delay data, and extracting only the signal component, the input noise power is reduced. On the other hand, a signal whose signal component is emphasized can be input to the carrier wave reproducing circuit, and the carrier wave can be reproduced at high speed.
[0013]
According to the second aspect of the present invention, even when several bits are transmitted collectively by averaging the transmission data of the same content transmitted a plurality of times per unit data length from the transmission side on the reception side, the input noise The signal with reduced power can be input to the carrier wave recovery circuit, and the carrier wave can be reproduced at high speed.
[0014]
According to the third aspect of the present invention, since unnecessary signal components are reduced, the carrier wave can be reproduced more quickly.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a carrier recovery apparatus according to an embodiment of the present invention. FIG. 1A shows a multiplex transmission unit on the transmission side. Data input from an
[0016]
The multiplexed transmission data shown here is data obtained by multiplexing the inverted data once for each symbol on the transmission data on the transmission side.
[0017]
FIG. 1B is a block diagram of a multiplex transmission carrier recovery unit on the receiving side. For example, multiplex transmission data having the data format shown in FIG. 3A is input to the input terminal 11 of the multiplex transmission carrier recovery unit. The Details of the operation will be described below.
[0018]
The input multiplex transmission data is input to the
[0019]
FIG. 2 is a block diagram showing an example of the
[0020]
By using the carrier recovery circuit having such a configuration, the convergence time in the multiplex transmission carrier recovery unit is shortened, so that the carrier-free playback without noise becomes faster.
[0021]
The above description is about an example of so-called one symbol delay, which is delayed by one symbol on the transmission side, but the input noise power can be reduced by the same procedure even when several bits are transmitted together. . Moreover, the input noise can be further reduced by setting the number of times of multiplex transmission to 3 or more. As a result, the convergence time in the
[0022]
Next, the effect of multiple transmission in the ALE circuit used in the above-described multiple carrier recovery unit or carrier recovery circuit will be described in more detail.
[0023]
Although the above description is an example of a 1-bit delay, a 10-bit delay will be described below as an example. Here, it is assumed that the transmission data is “010011011”. Since it is digital communication, each transmission data is either “0” or “1”. However, the demodulated signal is distorted as shown in FIG. 4 due to the band limitation. This is mainly due to noise power added in the transmission line.
[0024]
In general, the noise power added in the transmission line is random noise power, and therefore, for example, when “0” of the first bit is transmitted several times, various patterns are generated as shown by curves in FIG. The variation range of such a pattern is generally determined by the S / N ratio. Here, if the same pattern is repeatedly transmitted and averaged by an averaging circuit (not shown), as shown in FIGS. 6A to 6C, the receiving side approaches a correct waveform without noise power.
[0025]
FIGS. 6A to 6C are examples of analog signals. However, it is very difficult to realize an accurate delay circuit and averaging circuit, and there is a drawback that the circuit scale becomes large. It was difficult to realize. However, with the recent development of digital signal processing, multiplex transmission can be realized, and the range in which an analog signal as shown in FIG. 7 exists is divided into 256 stages (in the case of 8 bits), and the value can be read. is what happened. By the way, in FIG. Considering this with 10 bits in the above example, the result is as shown in FIGS.
[0026]
FIG. 8A shows the pattern of the first received data, FIG. 8B shows the pattern of the second received data, and FIG. 8C shows the pattern of the data after taking the average of the two.
Thus, it can be seen that the use of the averaging circuit reduces the noise component and improves the S / N ratio.
[0027]
In the 1-bit delay, the transmission side inverts and adds the delay data to the transmission data, and the reception side performs subtraction, whereas the 10-bit delay uses an averaging circuit. The point will be described.
[0028]
In the case of 1-bit delay, adding a 1-bit delay without adding inversion is equivalent to continuing the same signal twice. Such a signal cannot be correctly reproduced on the receiving side. Therefore, in the case of 1-bit delay, it is necessary to invert and multiplex the delayed signal on the transmission side and to subtract it on the reception side. On the other hand, in the case of a delay of 2 bits or more (small delay is not preferable because it is easy to correlate), subtraction cannot be performed. Become. This averaging circuit accumulates a plurality of data and outputs the average value, and a publicly known method can be adopted in itself.
[0029]
【The invention's effect】
According to the first aspect of the present invention, the input noise power can be reduced and the signal whose signal component is emphasized can be input to the carrier wave reproduction circuit, and the carrier wave reproduction can be speeded up.
[0030]
According to the second aspect of the present invention, even when several bits are transmitted together, the input noise power can be reduced and the reproduction of the carrier wave can be speeded up.
[0031]
According to the third aspect of the present invention, unnecessary signal components can be reduced in the carrier wave reproducing circuit, and the carrier wave can be reproduced at a higher speed.
[Brief description of the drawings]
FIG. 1 is a block diagram of a carrier recovery apparatus according to an embodiment of the present invention, where (a) shows a multiplex transmission unit on the transmission side, and (b) shows a multiplex transmission carrier recovery unit on the reception side.
FIG. 2 is a block diagram showing an example of a carrier recovery circuit of the present invention.
FIG. 3 is a data format used in the present embodiment, where (a) is multiplex transmission data, (b) is data output from a subtractor, and (c) is data selectively output from a flip-flop. An example of
FIG. 4 is an explanatory diagram of received data after demodulation.
FIG. 5 is an explanatory diagram of a pattern when there is noise in the transmission path.
FIG. 6 is an explanatory diagram of patterns when the same pattern repetition is averaged.
FIG. 7 is a diagram for explaining the contents of digital signal processing.
FIG. 8 is an explanatory diagram of a pattern when digital signal processing is performed in the case of 10 bits.
FIG. 9 is a block diagram of a conventional general demodulator.
FIG. 10 is a block diagram of a conventional carrier recovery circuit.
[Explanation of symbols]
2 Inverting
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28556897A JP3859324B2 (en) | 1997-10-17 | 1997-10-17 | Carrier recovery device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28556897A JP3859324B2 (en) | 1997-10-17 | 1997-10-17 | Carrier recovery device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11122317A JPH11122317A (en) | 1999-04-30 |
JP3859324B2 true JP3859324B2 (en) | 2006-12-20 |
Family
ID=17693250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28556897A Expired - Fee Related JP3859324B2 (en) | 1997-10-17 | 1997-10-17 | Carrier recovery device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3859324B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018039378A (en) * | 2016-09-07 | 2018-03-15 | 株式会社オートネットワーク技術研究所 | On-vehicle communication system, on-vehicle device, and portable machine |
-
1997
- 1997-10-17 JP JP28556897A patent/JP3859324B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11122317A (en) | 1999-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3074103B2 (en) | OFDM synchronous demodulation circuit | |
JPH0746218A (en) | Digital demodulator | |
JP3371175B2 (en) | Transmission method | |
JP3185716B2 (en) | Demodulator | |
US3984777A (en) | Carrier wave reproducer device for use in the reception of a multi-phase phase-modulated wave | |
JP3859324B2 (en) | Carrier recovery device | |
EP0643511B1 (en) | Synchronization circuit for subcarrier signal | |
JP3341104B2 (en) | ALE device and carrier recovery circuit | |
CN105846844B (en) | Receiving apparatus and receiving method of receiving apparatus | |
GB2268378A (en) | Time division multiplex radio transmission | |
KR100548234B1 (en) | Digital symbol timing recovery device | |
JP2914344B2 (en) | Receiver | |
JP3692514B2 (en) | Digital FM receiver | |
JP2731361B2 (en) | Signal processing device | |
JP2679576B2 (en) | Spread spectrum demodulator | |
JP3165233B2 (en) | Demodulator for spread spectrum communication | |
JPS6072454A (en) | Synchronism demodulator of digital frequency modulation signal | |
JPS6145908B2 (en) | ||
JP2689806B2 (en) | Synchronous spread spectrum modulated wave demodulator | |
JP2723889B2 (en) | Multiplex signal transmission method and multiple signal generation device thereof | |
JP2777993B2 (en) | Spread spectrum communication equipment | |
JP3088433B2 (en) | MSK demodulator | |
JP2522045B2 (en) | Automatic interference remover | |
JPS58148540A (en) | Interference eliminating system in spread spectrum communication system | |
JPH0746221A (en) | Digital demodulator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040915 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050329 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060919 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |