JP3850967B2 - Substrate and a manufacturing method thereof for a semiconductor package - Google Patents

Substrate and a manufacturing method thereof for a semiconductor package Download PDF

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    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は半導体パッケージの製造方法に係わり、更に詳しくは外部接続用の突起電極を有する半導体パッケージの製造方法に関するものである。 The present invention relates to a method of manufacturing a semiconductor package, and more particularly to a method for manufacturing a semiconductor package having projecting electrodes for external connection.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディングが開発されている。 Recently, miniaturization of the semiconductor package, in direct face-down bare chip increases in density, flip-chip bonding has been developed to be mounted on a substrate. カメラ一体型VTRや携帯電話機等の登場により、ベア・チップと略同じ寸法の小型パッケージ、所謂CSP(チップサイズ/スケール・パッケージ)を載せた携帯機器が相次いで登場してきている。 With the advent of such a camera-integrated VTR and a cellular phone, and emerging substantially small package of the same dimensions, one after another mobile device carrying the so-called CSP (chip size / scale package) and bare chip. 最近CSPの開発は急速に進み、その市場要求が本格化している。 Development of recent CSP proceeds rapidly, the market demand is in full swing.
【0003】 [0003]
図6は、多数個取りし、高密度実装化した従来技術が特開平8−153819号公報に開示されている。 6, and multi-cavity, prior art described high-density mounting is disclosed in Japanese Patent Laid-Open No. 8-153819. 以下図面に基づいてその概要を説明する。 The outline will be explained based on the drawings.
【0004】 [0004]
図6において、短冊状の回路基板1にスルーホール2を形成後、銅メッキ層を施す工程と、全ての回路パターンと接続する共通電極14を含む複数個、例えば2個のBGAを構成する回路パターンを形成する回路パターン形成工程と、前記回路基板1の上下両面に感光性樹脂皮膜を施した後、エッチングにより、共通電極14及びICチップ、ボンディングワイヤ、半田バンプの各接続部を除くようにドライフイルムを形成するドライフイルムラミネート工程と、前記共通電極14を利用して前記回路基板1の上下両面の露出している電極の銅メッキ層の表面に、Ni−Auメッキ層を形成する。 6, after forming the through holes 2 in a strip shape of the circuit board 1 to constitute a step of applying a copper plating layer, a plurality of a common electrode 14 to be connected to all the circuit patterns, for example two BGA circuit a circuit pattern forming step of forming a pattern, after applying a photosensitive resin film on the upper and lower surfaces of the circuit board 1 by etching, the common electrode 14 and the IC chip, bonding wires, to exclude the connecting portions of the solder bumps and dry film laminating step of forming a dry film, the surface of the copper plating layer of the common electrode 14 by using the exposed upper and lower surfaces of the circuit board 1 electrode, to form a Ni-Au plating layer.
【0005】 [0005]
次に、共通電極14と回路パターンとを分離するパターン分離工程は、製品分離ライン15の四辺に沿って、その四隅に回路基板1と連結する連結部15aを残すように、ルータ加工により長穴16を穴明けする。 Next, the pattern separation step of separating the common electrode 14 and the circuit pattern along the four sides of the product separation line 15, so as to leave a connecting portion 15a for connecting with the circuit board 1 in its four corners, the long hole by the router machining 16 to drilling. その後、ワイヤーボンディング及びトランスファーモールドにより樹脂封止し、回路基板1の下面に半田バンプを形成する。 Thereafter, resin sealing by wire bonding and transfer molding, to form solder bumps on the lower surface of the circuit board 1.
【0006】 [0006]
製品分離工程は、前記四隅に残した連結部は狭隘なため、プレス抜き等の切り離し手段で余分な負荷をかけることなく極めて容易に分離することにより、単個のBGAを製造することができる。 Product separation step, since a narrow the connecting portion left at the four corners, by very easily separated without applying extra load disconnecting means such as punching, it is possible to produce a single number of BGA.
【0007】 [0007]
しかしながら、前述した短冊状の複数個取りする半導体パッケージの製造方法は、単個の半導体パッケージの製造方法に比較して生産性は若干向上するが、小型パッケージであるCSPにおいては、回路基板製造時の基板取り個数が少なく、生産コストが高くなる。 However, a method of manufacturing a semiconductor package of a plurality up strip described above is compared to productivity in the production method of the single pieces of the semiconductor package is improved somewhat, but in the CSP is a small package, when the circuit board manufacturing less board up the number of, the production cost is high. また、前記CSPのように、前記回路基板の外縁から最外周に位置するボール電極の中心までの距離が差が無くなると、製品分離工程でプレス抜き等の切り離し手段で分離する時の金型押さえ代が無くなる等の問題があった。 Further, as the CSP, the distance difference to the center of ball electrodes positioned in the outermost periphery from the outer edge of the circuit board is eliminated, the mold pressing when separating a product separation step in detaching means such as punching die there is a problem such as no.
【0008】 [0008]
そこで、小型携帯機器等に搭載するCSPの従来の半導体パッケージの製造方法について以下その概要を説明する。 Therefore, describing the outline below conventional method of manufacturing a semiconductor package of a CSP to be mounted in small portable devices.
【0009】 [0009]
図3は半導体用パッケージ基板製造工程である。 Figure 3 is a package substrate manufacturing process for a semiconductor. 両面銅張りされた集合回路基板1Aにスルーホール21を形成した後、無電解銅メッキ及び電解銅メッキにより銅メッキ層22を形成し、スルーホールを樹脂などの穴埋め材23で穴埋めし、エッチングレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、前記集合回路基板1Aの上面側には複数個分配列したIC接続用電極3、下面側にパッド電極である外部接続用電極4を形成する。 After forming the through-hole 21 in the double-sided copper-clad been set circuit board 1A, by electroless copper plating and electrolytic copper plating to form a copper plating layer 22, a through hole is filling with filling material 23 such as resin, an etching resist the laminated, after forming a pattern mask is exposed and developed, by performing pattern etching using an etching solution, the collecting circuit IC connecting electrodes 3 where a plurality minute sequence on the upper surface side of the substrate 1A, the lower surface to form the external connection electrodes 4 a pad electrode. 次にソルダーレジスト処理を行い、所定の部分にレジスト膜を形成することにより、前記集合回路基板1Aの下面側には外部接続用電極4を露呈するよう形成し、更に露出したIC接続用電極3及び外部接続用電極4上に金メッキを行い、多数個取りする集合回路基板1Aが完成される。 Then perform solder resist process, by forming a resist film on a predetermined portion, the lower surface side of the set circuit board 1A is formed so as to expose the external connection electrodes 4, IC connecting electrodes 3 were further exposed and perform gold plating on the external connection electrodes 4, a set circuit board 1A for multi-cavity is completed.
【0010】 [0010]
図4(a)は図3詳細を説明した多数個取りする回路基板形成工程であり、集合回路基板1Aの上面側に複数個分配列したIC接続用電極3、下面側にマトリックス状に多数の同一形状の半田付け可能な外部接続用電極4を形成してある。 4 (a) is a circuit board forming process for multi-cavity described Figure 3 details, IC connecting electrodes 3 in which a plurality fraction arranged in the upper surface of the collective circuit board 1A, a number of the matrix on the lower surface side It is formed with solderable external connection electrodes 4 of the same shape. 2はX、Y方向に直交するカットラインである。 2 is a cut line orthogonal X, Y direction.
【0011】 [0011]
図4(b)に示すICチップ実装工程は、先ず、ICウエハーをバンプ工程に流して前記ICウエハーのパッド電極面に半田バンプ5を形成する。 IC chip mounting step shown in FIG. 4 (b), first, forming the solder bumps 5 on the pad electrode surface of the IC wafer by applying a IC wafer bump process. 前記半田バンプ5の形成方法には、一般に、スタッドバンプ方式、ボールバンプ方式、及びメッキバンプ方式等があるが、その中で、パッド電極位置にレジストにて窓を形成し半田浴槽中に浸漬してメッキにて半田バンプを形成するメッキバンプ方式は、パッド電極間の狭い配列でバンプを形成することが可能で、ICチップの小型化には有効な半田バンプの形成手段である。 The method of forming the solder bumps 5, generally, the stud bump method, ball bump method, and there is a plated bump method, and the like, in which the resist to form a window was immersed in a solder bath at the pad electrode position plated bump method for forming solder bumps by plating Te is capable of forming a bump with a narrow array of inter-pad electrodes, the size of the IC chip which is forming means effective solder bumps.
【0012】 [0012]
前記半田バンプ5を形成後、前記ICウエハーを粘着テープ等で貼着した状態で、所定のチップサイズにダイシングソー等の装置でウエハーの厚みをフルカット方式でX、Y方向に切断した後、ICチップ6を単体に分割する。 After formation of the solder bumps 5, while adhering the IC wafer with adhesive tape or the like, after cutting in X, Y directions in a full-cut method the thickness of the wafer in the device, such as a dicing saw to a predetermined chip size, to split the IC chip 6 to a single.
【0013】 [0013]
前記半田バンプ付きICチップ6、又は前述した集合回路基板1Aの前記配線バターンの所定位置にフラックスを塗布して、単体に分割した前記ICチップ6を1個づつ複数個分配列した集合回路基板1Aの個々の回路基板1上の所定位置に搭載した後、半田リフロー工程を経て、フリップチップ実装を行う。 The solder bumped IC chips 6, or a flux is applied to a predetermined position of the wiring Bataan aforementioned collective circuit board 1A, collective circuit board 1A and the IC chip 6 divided into single and one by one a plurality minute sequence after mounting in position on the individual circuit board 1, through the solder reflow step, the flip-chip mounting.
【0014】 [0014]
図4(c)に示す封止工程は、熱硬化性の封止樹脂7で前記隣接する複数個のICチップ5に跨がった状態で、サイドポッティングにより一体的に樹脂封止することにより、ICチップ6はフェイスダウンで集合回路基板1Aの個々の回路基板1上に固定される。 Sealing step shown in FIG. 4 (c), a plurality of state of straddling the IC chip 5 to the adjacent thermosetting sealing resin 7, by integrally resin-sealed by the side potting , IC chip 6 is fixed onto individual circuit board 1 set circuit board 1A in a face-down.
【0015】 [0015]
さらに、ICチップ6を実装した集合回路基板1Aの下面側に形成された外部接続用電極4の位置に、半田ボールを配置してリフローすることによりボール電極9を形成する。 Furthermore, the position of the external connection electrodes 4 formed on the lower surface side of the collective circuit board 1A mounted with the IC chip 6, by placing a solder ball to form a ball electrodes 9 by reflow.
【0016】 [0016]
図5(a)に示す基準部材張り付け工程は、ICチップ6を実装した集合回路基板1Aの下面側に形成された外部接続用電極4を、基準部材8上に接着剤又は粘着テープ等の固定手段で張り付ける。 Reference member affixed step shown in FIG. 5 (a), the external connection electrodes 4 formed on the lower surface side of the collective circuit board 1A mounted with the IC chip 6, such as an adhesive or adhesive tape on the reference member 8 fixed stuck in the means.
【0017】 [0017]
図5(b)は、タイシング工程で、前述のX、Y方向のカットライン2に沿って、ダイシングソー等の切削手段で、図7(a)示すような集合回路基板1Aの下面側に形成された切削用目合わせマーク11を基準に、単個に切削、分割した後、熱等により基準部材8より剥離する。 FIG. 5 (b), in Taishingu step, the above-mentioned X, along the Y direction of the cut line 2, the cutting means such as a dicing saw, formed on the lower surface side of the collective circuit board 1A such as shown in FIG. 7 (a) based on the cutting-th alignment mark 11 that is, cutting the single pieces, after dividing, it is separated from the reference member 8 by heat or the like.
【0018】 [0018]
図7(a)は、集合回路基板1Aの下面側の平面図であり、製品内に外部接続用電極4製品外に切削用目合わせマーク11が形成されている。 7 (a) is a bottom side plan view of a collective circuit board 1A, cutting th alignment mark 11 on 4 products outside the external connection electrodes in the product is formed.
【0019】 [0019]
図7(b)は、図7(a)の切削用目合わせマーク11のE−E'断面図であり、銅パターンにより形成されている。 7 (b) is a E-E 'cross-sectional view of the cutting-th alignment mark 11 in FIG. 7 (a), is formed by the copper pattern.
【0020】 [0020]
図7(c)は、図7(a)の外部接続用電極4のF−F'断面図であり、銅パターン上に形成されたソルダーレジストにより形成されている。 FIG. 7 (c), an F-F 'cross section in the external connection electrodes 4 of FIG. 7 (a), it is formed with a solder resist formed on the copper pattern. つまり、外部接続用電極4aは銅パターンによってその表面が形成されるが、電極の外径、位置はソルダーレジストの開口部によって決定されている。 In other words, the electrode 4a for external connection is that the surface of copper pattern is formed, the outer diameter of the electrode, the position is determined by the opening of the solder resist.
【0021】 [0021]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
しかしながら、前述した半導体パッケージの製造方法には次のような問題点がある。 However, there are the following problems in the manufacturing method of a semiconductor package described above. 即ち、ダイシング工程で基準となる切削用目合わせパターンと外部接続用電極が同一でないため、単個に切削、分割されたとき、製品の外形基準でみた外部端子の位置精度が悪い等の問題があった。 That is, since the cutting-th alignment pattern and the external connection electrode as a reference in the dicing step are not the same, cutting the single pieces, when divided, the position accuracy is poor, such as problems of external terminals viewed in profile reference of the product there were. 即ち、切削用目合わせパターンは銅パターンによってその外径と位置が決まるのに対し、外部接続用電極の外径と位置は銅パターンではなく、ソルダーレジストの開口部によって決まるので、両者の位置を完全に一致させるのは難しかった。 That is, while the outer diameter and the position is determined by cutting first alignment pattern is copper pattern, position and the outer diameter of the external connection electrodes rather than copper pattern, so determined by the opening of the solder resist, the position of both It was difficult to exactly match.
【0022】 [0022]
製品の外形基準でみた外部端子の位置精度は、切削用目合わせパターンを形成する銅パターンに対する外部接続用電極を形成するソルダーの位置公差±100ミクロンとダイシング公差±50ミクロンを合わせた±150ミクロンとなる。 Positional accuracy of the external terminals viewed in profile reference products, ± 0.99 micron align tolerance ± 100 microns and the dicing tolerance ± 50 micron solder forming the electrode for external connection to the copper pattern which forms a cutting eye alignment pattern to become.
【0023】 [0023]
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、小型携帯機器等に搭載する外形基準に対する外部端子の位置精度の良い半導体用基板及び半導体パッケージを提供するものである。 The present invention has been made in view of the above problems, its object is to provide a positional accuracy good semiconductor substrate and the semiconductor package external terminals for external reference for mounting on small portable devices.
【0024】 [0024]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するために、本発明は、ICチップ実装用のボンディングパターンと外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成した回路基板に、複数のICチップを電気的に接続し、該ICチップを樹脂封止したパッケージ集合体を切削して単個の完成半導体パッケージを形成する半導体パッケージ用基板において、前記パッケージ集合体の回路基板は、切削位置を示す位置合わせパターンを有しており、該位置合わせパターンは前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で構成されていることを特徴とするものである。 To achieve the above object, the present invention is a circuit substrate formed by a plurality minute sequence and an electrode pattern for forming the bonding pattern and the external connection electrodes for IC chips mounted on the collective circuit board surface, connecting a plurality of IC chips electrically, the IC chip in the semiconductor package substrate to form a cutting package assemblies resin-sealed single pieces of finished semiconductor package, the circuit board of the package assembly, It has an alignment pattern indicating the cutting position, the alignment pattern and characterized by being constituted by members of the same member for regulating the position of the external connection electrodes to cover the electrode pattern partially it is intended to.
【0025】 [0025]
また、 一方の面に設けられたICチップ実装用のボンディングパターンと、他方の面に設けられた外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成する回路基板形成工程と、前記ボンディングパターンにICチップを電気的に接続するICチップ実装工程と、該ICチップを樹脂封止してパッケージ集合体を形成する封止工程と、該パッケージ集合体のICチップ実装面側を基準部材に固定する保持工程と、保持されたパッケージ集合体の回路基板に切削位置である位置合わせパターンを形成する位置合わせパターン形成工程と、前記位置合わせパターンに基づいて前記回路基板を切削して単個の完成半導体パッケージを形成する切削工程とからなる半導体パッケージ用基板において、前記位置合わ Further, formed by a plurality minute sequence bonding pattern for mounting an IC chip provided in an electrode pattern set circuit board surface for forming the external connection electrode provided on the other surface to the one surface a circuit board forming step of an IC chip mounting step of electrically connecting the IC chip to the bonding pattern, a sealing step of forming a package assembly with the IC chip sealed with resin, of the package assembly a holding step of fixing the IC chip mounting surface side to the reference member, the alignment pattern formation step of forming an alignment pattern is a cutting position on the circuit board holding package assembly, on the basis of the said alignment pattern in the semiconductor package substrate comprising a cutting step of forming a single number of completed semiconductor packages by cutting the circuit board, match the positions せパターンは前記回路基板形成工程で形成される外部接続電極の前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で、且つ同一工程で形成されていることを特徴とするものである。 Was pattern in members of the same member for regulating the position of the electrode patterns partially overlying the external connection electrodes of the external connection electrodes formed at the circuit board forming process, and that are formed in the same step the one in which the features.
【0027】 [0027]
また、 前記電極パターンを部分的に覆って外部接続電極の位置を規制する部材が、ソルダーレジストであることを特徴とするものである。 Moreover, members for regulating the position of the external connection electrodes to cover the electrode pattern partially is characterized in that a solder resist.
【0028】 [0028]
また、前記切削工程は、ダイシングソーによる切削で行うことを特徴とするものである。 Further, the cutting process is characterized in that to carry out the cutting by the dicing saw.
【0029】 [0029]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下図面に基づいて本発明における半導体パッケージ用基板及びその製造方法について説明する。 Described semiconductor package substrate and a manufacturing method thereof in the present invention based on the drawings. 図1及び図2は本発明の実施の形態で、半導体パッケージ用基板の説明図である。 1 and 2 in the embodiment of the present invention, is an explanatory view of a substrate for a semiconductor package. 図3は半導体用パッケージ基板の製造工程を示す説明図である。 Figure 3 is an explanatory view showing a manufacturing step of the semiconductor package substrate. 図4及び図5は突起電極付きの半導体パッケージの製造工程を示す説明図である。 4 and 5 are explanatory views showing a manufacturing process of a semiconductor package with protruding electrode. 従来技術と同一部材は同一符号で示す。 Prior art the same members are denoted by the same reference numerals.
【0030】 [0030]
先ず、図3は半導体パッケージ用基板形成工程の説明図であるが、前述の従来技術と同様であるので、説明は省略する。 First, although FIG. 3 is an explanatory view of a semiconductor package substrate forming step is the same as the previously described prior art, description thereof will be omitted.
【0031】 [0031]
図1(a)は、本発明の半導体用パッケージ基板を示す平面図である。 Figure 1 (a) is a plan view showing a semiconductor package substrate of the present invention. 製品外部にソルダーレジストで形成された切削用目合わせマーク11がある。 There are cutting th alignment mark 11 formed in the solder resist on the product externally. 製品側の銅パターン上には、ソルダーレジストによって外径と位置が決定された外部接続用電極4bがある。 On the copper pattern of the product side, there is an external connection electrode 4b having an outer diameter and position is determined by the solder resist. 即ち本実施形態では、銅パターンの外径がソルダーレジスト開口部の開口径より大きい場合を示しており、切削用目合わせマーク11が外部接続用電極4bの外径と位置を決定するソルダーレジストによって形成されているので、製品外形に対する電極の位置精度が良くなるものである。 That is, in this embodiment, the outer diameter of the copper pattern shows a case is larger than the opening diameter of the solder resist opening, with a solder resist cutting th alignment mark 11 to determine the outer diameter and position of the external connection electrodes 4b because it is formed, in which the positional accuracy of the electrode to the product profile is improved.
【0032】 [0032]
図1(b)は図1(a)のA−A'断面図である。 Figure 1 (b) is a A-A 'sectional view of FIG. 1 (a).
【0033】 [0033]
図1(c)は図1(a)のB−B'断面図である。 1 (c) is a B-B 'sectional view of FIG. 1 (a).
【0034】 [0034]
図2(a)は、本発明の半導体用パッケージ基板のもう一つの例である。 2 (a) is another example of a semiconductor package substrate of the present invention. 製品外部に、銅パターンで形成された切削用目合わせマーク11がある。 The product outside, there is a cutting-th alignment mark 11 formed in the copper pattern. 製品側のソルダーレジストを開口した部分には、銅パターンで形成した外部接続用電極4bがある。 The opened solder resist product portion, there is an external connection electrode 4b formed by copper patterns. 本実施の形態では、銅パターンの外径がソルダーレジスト開口部の開口径より小さい場合を示しており、切削用目合わせマーク11が、外部接続用電極4bの外径と位置を決定する銅パターンで構成されているので、製品外形に対する電極の位置精度が良くなるものである。 In this embodiment, the copper pattern outside diameter of the copper pattern indicates a smaller than the opening diameter of the solder resist opening is a cutting-th alignment mark 11, for determining the position and the outer diameter of the external connection electrodes 4b in which is configured, in which the positional accuracy of the electrode to the product profile is improved.
【0035】 [0035]
図2(b)は図2(a)のC−C'断面図である。 Figure 2 (b) is a C-C 'sectional view of FIG. 2 (a).
【0036】 [0036]
図2(c)は図2(a)のD−D'断面図である。 Figure 2 (c) is a D-D 'sectional view of FIG. 2 (a).
【0037】 [0037]
図4(a)の回路基板形成工程、図4(b)のIC実装工程、図4(c)の樹脂封止工程は、前述の従来技術と同様であるので、説明は省略する。 Circuit board forming process of FIG. 4 (a), since the IC mounting step of FIG. 4 (b), the resin sealing step shown in FIG. 4 (c) is the same as the aforementioned prior art, description thereof will be omitted.
【0038】 [0038]
図5(a)に示す基準部材張り付け工程は、ボール電極9a及び半田ボール突起部9bを基準部材8に接着剤、例えば、日東電工(株)製の熱剥離テープ「エレップホルダー感圧型ダイシングテープ、SPV−224」等の固定手段により張りつけることで、基準部材8上に固定する。 Reference member affixed step shown in FIG. 5 (a), an adhesive ball electrodes 9a and the solder ball protrusion 9b to the reference member 8, for example, Nitto Denko Co., Ltd. thermal release tape "ELEP holder pressure sensitive dicing tape by pasting the fixing means SPV-224 ", etc., it is fixed on the reference member 8.
【0039】 [0039]
図2(d)はタイシング工程で、前述のX、Y方向のカットライン2に沿って、ダイシングソー、例えば、ディスコ製のダイシング機「DFD−640」、使用ブレード「NBC−ZB1090S3、0.1mm幅」等を使用した切削手段で製品外部にソルダーレジストで形成された切削用目合わせマーク11を基準にして、単個に切削、分割した後、熱により前述剥離テープの接着力を低下させた後、基準部材8より剥離する。 In FIG. 2 (d) Taishingu process, the aforementioned X, along the Y direction of the cut line 2, a dicing saw, for example, manufactured by DISCO dicing machine "DFD-640", using a blade "NBC-ZB1090S3,0.1mm and a cutting-th alignment mark 11 formed in the solder resist with the product outside the cutting means using a width "or the like as a reference, the cutting gate on single, after dividing, decreased the adhesion of the aforementioned peeling tape by heat after, it is separated from the reference member 8. 以上の工程により単個のフリップチップBGA10が完成される。 Single pieces of flip chip BGA10 is completed by the above steps.
【0040】 [0040]
【発明の効果】 【Effect of the invention】
以上説明したように、本発明の半導体パッケージ基板を使った半導体パッケージでは、ダイシング工程で基準となる目合わせパターンと外部端子パターンの外径と位置を決定する外部接続電極の構成部材とを同一部材、同一工程で形成したので、パッケージ外形に対する外部端子の位置精度が良く、半導体パッケージのマザーボードへの搭載性及び生産性の優れた半導体パッケージを提供することが可能である。 As described above, in the semiconductor package using semiconductor package substrate of the present invention, the same and the components of the external connection electrodes to determine the position and the outer diameter of the pitch alignment pattern and the external terminal pattern to be a reference in the dicing step member since formed in the same process, good positional accuracy of the external terminals for the package outline, it is possible to provide an excellent semiconductor package mountability and productivity of the semiconductor package of the motherboard.
【0041】 [0041]
製品の外形基準でみた外部端子の位置精度は、切削用目合わせパターンと外部接続用電極を形成する工程が同じなため、銅パターンまたはソルダーレジストの位置公差±10ミクロンとダイシング公差±50ミクロンを合わせた±60ミクロンとなる。 Positional accuracy of the external terminals viewed in profile reference products, for forming a cutting eye alignment pattern and the external connection electrodes are the same, the positional tolerance ± 10 microns and the dicing tolerance ± 50 microns of the copper pattern or a solder resist the combined ± 60 microns.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明の実施の形態に係わる半導体用基板の説明図である。 FIG. 1 is an explanatory view of a semiconductor substrate according to an embodiment of the present invention.
【図2】本発明の実施の形態に係わる半導体用基板の別の説明図である。 Figure 2 is another explanatory diagram of a semiconductor substrate according to an embodiment of the present invention.
【図3】半導体用基板の製造工程を示す説明図である。 3 is an explanatory view showing a manufacturing step of the semiconductor substrate.
【図4】BGA半導体パッケージの製造工程で、回路基板形成工程、IC実装工程、樹脂封止工程を示す説明図である。 [4] In the manufacturing process of the BGA semiconductor package is an explanatory view showing a circuit board forming process, IC mounting process, the resin sealing step.
【図5】BGA半導体パッケージの製造工程で、回路基板形成工程、IC実装工程、樹脂封止工程を示す説明図である。 [5] In the manufacturing process of the BGA semiconductor package is an explanatory view showing a circuit board forming process, IC mounting process, the resin sealing step.
【図6】従来の短冊状のBGAの平面図である。 6 is a plan view of a conventional strip-shaped BGA.
【図7】従来の半導体用基板の説明図である。 7 is an explanatory view of a conventional semiconductor substrate.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 回路基板1A 集合回路基板2 カットライン3 IC接続用電極4a 外部接続用電極4b 突起形成パッド5 半田ボール6 ICチップ7 封止樹脂8 基準部材9 ボール電極(突起電極) 1 circuit board 1A collective circuit board 2 cut line 3 IC connecting electrodes 4a external connection electrode 4b outgrowth pad 5 solder balls 6 IC chip 7 sealing resin 8 reference member 9 ball electrodes (projection electrodes)
10 フリップチップBGA 10 flip-chip BGA
11 切削用目合わせパターン 11 cutting eye alignment pattern

Claims (4)

  1. ICチップ実装用のボンディングパターンと外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成した回路基板に、複数のICチップを電気的に接続し、該ICチップを樹脂封止したパッケージ集合体を切削して単個の完成半導体パッケージを形成する半導体パッケージ用基板において、前記パッケージ集合体の回路基板は、切削位置を示す位置合わせパターンを有しており、該位置合わせパターンは前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で構成されていることを特徴とする半導体パッケージ用基板。 A circuit board formed by a plurality minute sequence and an electrode pattern to the set circuit board surface for forming the bonding pattern and the external connection electrodes for IC chip mounting, and electrically connecting a plurality of IC chips, the the IC chip in the semiconductor package substrate to form a cutting package assemblies resin-sealed single pieces of finished semiconductor package, the circuit board of the package assembly has an alignment pattern indicating a cutting position the semiconductor package substrate the alignment pattern, characterized in that it is constituted by a member of the same member for regulating the position of the external connection electrodes to cover the electrode pattern partially.
  2. 一方の面に設けられたICチップ実装用のボンディングパターンと、他方の面に設けられた外部接続用電極を形成するための電極パターンとを集合回路基板面に複数個分配列して形成する回路基板形成工程と、前記ボンディングパターンにICチップを電気的に接続するICチップ実装工程と、該ICチップを樹脂封止してパッケージ集合体を形成する封止工程と、該パッケージ集合体のICチップ実装面側を基準部材に固定する保持工程と、保持されたパッケージ集合体の回路基板に切削位置である位置合わせパターンを形成する位置合わせパターン形成工程と、前記位置合わせパターンに基づいて前記回路基板を切削して単個の完成半導体パッケージを形成する切削工程とからなる半導体パッケージ用基板において、前記位置合わせパタ The bonding pattern for mounting an IC chip provided on one surface, the circuit formed by a plurality fraction arranged in the electrode pattern set circuit board surface for forming the external connection electrode provided on the other surface a substrate forming step, and the IC chip mounting step of connecting the bonding pattern of the IC chip electrically, the sealing step of forming a package assembly with the IC chip sealed with resin, the IC chip of the package aggregate a holding step of fixing the mounting surface side to the reference member, the alignment pattern formation step of forming an alignment pattern is a cutting position on the circuit board holding package assembly, the circuit board on the basis of said alignment pattern in the semiconductor package substrate comprising a cutting step of forming a single number of completed semiconductor packages by cutting, said alignment pattern ンは前記回路基板形成工程で形成される前記電極パターンを部分的に覆って前記外部接続用電極の位置を規制する部材と同一部材で、且つ同一工程で形成されていることを特徴とする半導体パッケージ用基板の製造方法。 Emissions is characterized in that it is formed by members of the same member for regulating the position of the external connection electrodes to cover the electrode pattern formed in the circuit board forming process, in part, and in the same step semiconductor method of manufacturing a package substrate.
  3. 前記電極パターンを部分的に覆って外部接続用電極の位置を規制する部材が、ソルダーレジストであることを特徴とする請求項1に記載の半導体パッケージ用基板。 Member for regulating the position of the external connection electrodes to cover the electrode pattern partially is, a semiconductor package substrate according to claim 1, characterized in that a solder resist.
  4. 前記切削工程は、ダイシングソーによる切削で行うことを特徴とする請求項2に記載の半導体パッケージ用基板の製造方法 The cutting step is a manufacturing method of a substrate for a semiconductor package according to claim 2, characterized in that the cutting by the dicing saw.
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