JP3848858B2

JP3848858B2 - Turbo decoder and radio base station including turbo encoder, turbo encoder, and decoder

Info

Publication number: JP3848858B2
Application number: JP2001252271A
Authority: JP
Inventors: 貴夫井上; 直樹椿; 政康鈴木; 新中越
Original assignee: Hitachi Communication Technologies Ltd
Current assignee: Hitachi Communication Technologies Ltd
Priority date: 2001-05-10
Filing date: 2001-08-23
Publication date: 2006-11-22
Anticipated expiration: 2021-08-23
Also published as: JP2003032125A

Description

【０００１】
【発明の属する技術分野】
本発明は、ターボ符号器並びに符号化データを受信し、誤り訂正して復号するターボ復号器、及びターボ符号器、復号器を含む無線基地局に関する。
【０００２】
【従来の技術】
次世代無線通信においては、ランダム性、バースト性の雑音耐力を持たせるためにターボ符号を用いて通信が行われることになっている。
これはデータＸsを畳み込み符号化してパケット列(データ系列)Ｘ１…Ｘｎを生成する他、該データＸsを、２０００年１０月２７日に発行された３ＧＰＰ２のＣ．Ｓ００２４（ｖ２．０）“ｃｄｍａ２０００ＨｉｇｈＲａｔｅＰａｃｋｅｔＤａｔａＡｉｒＩｎｔｅｒｆａｃｅＳｐｅｃｉｆｉｃａｔｉｏｎ”の第９−４３〜４４頁(以下、文献１と略す)に記載された、所定のルールで順序を入れ替えたデータＹsを畳み込み符号化して別のパケット列(データ系列)Ｙ１…Ｙmを生成し、これらのパケット列も送受信（符号化・復号化）して通信を行う。尚、このデータ系列順序の変換をインタリーブ、逆変換をデインタリーブと呼ぶ。
【０００３】
文献１では上記インタリーブの手法が示されており、図9.2.1.3.4.2.3-1にはインタリーブするためにデータ系列をメモリに書き込み/読み出しを行うアドレスの生成法、補正もしくは再計算方法が決められている。例えば、データ系列をＮ(ビット)、テイルビットを除いたデータ系列をＮ'(ビット)とし、データ系列Ｎ'＝２５０をインタリーブする場合、カウンタで０〜２４９までのシーケンシャルアドレスを発行して、順次データ系列をメモリに書き込めばよい。しかし、文献1の規定では耐雑音性を守るためにランダム性を増すべくメモリのランダム読み出しアドレスを特殊な方法で計算している。この計算方法では２５１、２５２等の、メモリ上にデータが存在しないアドレスが算出されるので文献１では補正もしくは再計算を行うようにしている。
【０００４】
従って、上記アドレス生成部を実現する場合、アドレス補正機能を備えるようにして、メモリからの読み出しアドレスを再生成する必要がある。このようなアドレス再生成処理を行う場合、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要とし、ターボ復号器の処理遅延が大きくなる。
【０００５】
上記アドレス生成部を具体的に構成しようとした場合、補正も兼ねて、予め補正後の読み出しアドレスをテーブル化しておき、文献１で計算された読み出しアドレスと該テーブルを引用して正しい読み出しアドレスを提供するのが一般的である。例えば特開２００１−５３６２４号公報（以下、文献２と略す）に記載の技術は、インタリーバ/デインタリーバのデータの書き込み/読み出しアドレスをメモリに記憶する方法を採用している。
【０００６】
【発明が解決しようとする課題】
上記文献２のターボ復号器においては、インタリーブ読み出しアドレス或いはデインタリーブ書き込みアドレスをメモリに持つ必要がある。また、通信状態によっては、データ伝送速度に対応したデータ系列を複数準備する必要があるため、メモリの必要容量が大きくなる。例えば、パケットのデータ系列Ｎ＝２５６の場合、メモリは８×２５６＝２０４８ビットの容量が必要となる。
【０００７】
現在の通信システムにおいては、データ伝送速度に対応したデータ系列を複数準備し、通信状態に応じて伝送速度に対応したデータ系列を選択して通信することが一般的である。このような通信システムでは、データ系列Ｎ＝５１２の場合、メモリは９×５１２＝４６０８ビット、データ系列Ｎ＝１０２４の場合、メモリは１０×１０２４＝１０２４０ビット、データ系列Ｎ＝２０４８の場合、メモリは１１×２０４８＝２２５２８ビット、データ系列Ｎ＝４０９６の場合、メモリは１２×４０９６＝４９１５２の容量を必要とすることになる。すなわち、従来の復号器でデータ系列の全て、Ｎ＝２５６、５１２、１０２４、２０４８、４０９６に対応させようとすると、合計８８５７６ビットのメモリ容量を必要とすることになる。従って、回路規模が非常に増大し、消費電力の増加を生じた。
【０００８】
本発明の目的は、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できるターボ符号器及びターボ復号器、並びにこれを有する無線基地局を提供することにある。
【０００９】
また、本発明の別の目的は、インタリーブ読み出しアドレス生成部とデインタリーブ書き込みアドレス生成部とを共用化することで更に小さい回路規模を実現でき、消費電力を低減しうる、ターボ符号器及びターボ復号器、及びこれを有する無線基地局を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の一面においては、ターボ復号器のインタリーブアドレス生成部において、カウンタが生成するシンボル番号に応じて、予め定めておいた閾値に基づいて補正値を設定するようにする。これにより、文献１で示される規定においても、メモリ上にデータが存在しない読み出しアドレスが出力されることがなく、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できる。
【００１１】
【発明の実施の形態】
以下、本発明のターボ復号器/符号器及びこれらを備えた無線基地局の実施例を添付図面を参照して詳細に説明する。以下の説明及び各図面において、同様の機能を有する構成要素については同一の符号を用い、その重複説明を省略する。
【００１２】
図１は本発明のターボ復号器/ターボ符号器を備えた無線基地局を含む無線通信システム全体の構成例を示すブロック図である。無線通信システムは、無線基地局１００と、無線端末１、２等と、無線回線３，４等と、無線基地局１００と他の通信装置とを接続する通信網５と、無線基地局１００を管理、制御する管理装置６とから構成される。本発明の無線基地局１００は、無線端末１、２等の間での相互通信を無線回線３、４等を介して行う。無線基地局１００は、アンテナ７、高周波の送受信を行うＲＦ(ＲａｄｉｏＦｒｅｑｕｅｎｃｙ)部８、データの符号化、復号化などを行うベースバンド部９、通信インタフェース１０、基地局全体を制御する制御部（ＣＴＲＬ）１１で構成される。
【００１３】
より詳細には、ベースバンド部９は、端末から受信した系列の復調処理を行う受信復調部１２、パケット情報(符号化率Ｒ，データ長Ｎ)を元に受信データＸｒ(Ｘ１…Ｘｎ)、Ｙｒ(Ｙ１…Ｙｍ)（n,mは二以上の整数）の誤り訂正復号化を行うターボ復号部１３、データＸｓ（１≦s≦n）に対して誤り訂正符号化を行うターボ符号部１４、送信データＸｓ(Ｘ１…Ｘｎ)、Ｙｓ(Ｙ１…Ｙｍ)に対して送信信号を作成する送信変調部１５とで構成する。ターボ符号化、復号化に必要なパケット情報には符号化率Ｒやデータ長Ｎ等が含まれている。ここでは、“パケット情報のデータ”は“情報ビット”に相当し、データ長Nは情報ビット数に相当する。尚、管理装置６は無線基地局１００に含まれる場合もあるし、通信網５の管理装置(図示せず)がこの機能を代行することもある。
【００１４】
図２は本発明のターボ復号器１３の構成例を示すブロック図である。ターボ復号器１３は、データ系列Ｘｓを畳み込み符号化したデータ系列Ｘ１…Ｘｎに対して誤り訂正復号を行う誤り訂正復号部１６と、インタリーブされたデータ系列Ｙを畳み込み符号化したデータ系列Ｙ１…Ｙｍに対して誤り訂正復号を行う誤り訂正復号部１７と、インタリーバメモリ１８と、デインタリーバメモリ１９とを備え、更に、インタリーブアドレス生成部２０と、デインタリーブアドレス生成部２１とを備える。
【００１５】
インタリーブアドレス生成部２０は、インタリーバメモリ１８に対して書き込み/読み出しアドレスの管理を行う。インタリーバメモリ１８に対して書き込みアドレスを生成する入力シンボル番号生成部２２は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、入力系列をインタリーバメモリ１８に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部２３は、入力シンボル番号生成部２２に供給される入力シンボルクロックと同様の、外部より供給される出力シンボルクロックを受け、この出力シンボルクロックに従ってシーケンシャルな番号（出力シンボル番号）を生成する。
【００１６】
詳細な構成と動作は後述するが、本発明においては、メモリからランダムな読み出しアドレスを生成するものである。即ち、インタリーブ読み出しアドレス生成部２４は、文献１の規定で計算されたメモリ上にデータが存在しないアドレスを生成しないように、出力シンボル番号生成部２３で生成された出力シンボル番号に対して、事前に補正値を加えて補正し、この補正された出力シンボル番号から、インタリーバメモリ１８に格納されたデータ系列をランダムに読み出すためのインタリーブ読み出しアドレスを生成する。ここで生成される出力シンボル番号並びにインタリーブメモリ１８への書き込みアドレス及び読み出しアドレスはパケット単位(データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ)で処理される。
【００１７】
デインタリーブアドレス生成部２１は、デインタリーバメモリ１９に対して書き込み/読み出しアドレスの管理を行う。内蔵のカウンタが生成するシンボル番号を出力する入力シンボル番号生成部２５は、外部より入力シンボルクロックの供給を受け、このクロックに従ってシーケンシャルな番号(入力シンボル番号)を生成する。詳細な構成と動作は後述するが、本発明においては、メモリにランダムな書き込みアドレスを生成するものである。即ち、デインタリーブ書き込みアドレス生成部２６は、文献１の規定で計算されたメモリ上にデータが存在しないアドレスを生成しないように、入力シンボル番号生成部２５で生成された入力シンボル番号に対して、事前に補正値を加えて補正し、この補正された入力シンボル番号から、入力系列をデインタリーバメモリ１９にランダムに書き込むためのデインタリーブ書き込みアドレスを生成する。デインタリーバメモリ１９に対して読み出しアドレスを生成する出力シンボル番号生成部２７は、入力シンボル番号生成部２５に供給される入力シンボルクロックと同様に外部より供給される出力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、デインタリーバメモリ１９に格納されたデータ系列を読み出すデインタリーブ読み出しアドレスを生成する。ここで生成される入力シンボル番号並びにデインタリーブメモリ１９への書き込みアドレス及び読み出しアドレスはパケット単位(データ系列Ｘ１…Ｘｎ或いはＹ１…Ｙｍ)で処理される。
【００１８】
図３は、文献１の規定で生成されるメモリ上にデータが存在しないアドレスをデータ系列（テイルビットを除いたもの）毎に示した説明図である。この場合、再度、文献１の規定に基づきアドレスを再生成する必要があるので、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要としターボ復号器の処理遅延が大きくなる。
【００１９】
図４は、本発明の実施例におけるインタリーブ読み出しアドレス生成部２４の動作原理を示す説明図である。本発明の実施例における無線通信装置が備えるターボ復号器のインタリーブ読み出しアドレス生成部２４は、図４に示すように、出力シンボル番号生成部２３内のカウンタが生成するシンボル番号に応じて、予め定めておいた閾値に基づいて補正値を設定してやることで、図３で示した、メモリ上にデータが存在しないアドレスを生成しないようにする。即ち、後述する簡単なハードウエアを用いた演算処理でターボ符号化、復号化を行って、耐雑音性を守りかつランダム性を維持しうるよう、アドレス変換部に入力するシンボル番号を事前に補正する。このように、補正されたシンボル番号をアドレス変換部に入力することで、メモリ上にデータが存在しないアドレスの生成が防止され、インタリーブ読み出しアドレスの再計算を不要とするものである。
【００２０】
図５は図２のインタリーブ読み出しアドレス生成部２４の構成例を示すブロック図である。インタリーブ読み出しアドレス生成部２４はパケット情報(符号化率Ｒ，データ長Ｎ)に基づき閾値を選択する閾値選択部２８と、出力シンボル番号(インタリーバの場合)に対する補正値を選択する補正値選択部２９と、補正値選択部２９で選択された補正値と出力シンボル番号(インタリーバの場合)との加算を行う補正値加算部３０と、文献１で規定されているアドレス変換部３１とから構成される。閾値選択部２８は、パケット情報のデータ長Ｎをデコードするデコーダ２８aと、各Ｎ'に対する全ての閾値をストアするメモリ、例えば、テーブル２８bとを有し、テーブル２８bはデコーダ２８aの出力に応じて閾値を選択して出力する。
【００２１】
以下、Ｎ'＝２５０の場合を例にとり、本発明の実施例によるターボ復号器１３(インタリーブアドレス生成部２０、インタリーブ読み出しアドレス生成部２４)の構成と動作を説明する。
【００２２】
閾値選択部２８は、パケット情報(符号化率Ｒ，データ長Ｎ)に示されるデータ系列Ｎ＝２５６を受信すると、デコーダ２８aの出力に応じてテーブル２８bのＮ'＝２５０に対応する閾値を選択する。即ち、図４の原理図で示したように、閾値１＝３０、閾値２＝６１、閾値３＝１２４、閾値４＝１５５、閾値５＝１８６、閾値６＝２１７が選択され、補正値選択部２９に出力される。補正値選択部２９では、閾値選択部２８で選択された閾値１〜６から、加減算器３２で出力シンボル番号を減算し、各々の減算結果はＭＳＢ(最上位ビット)抽出器３３でＭＳＢ(最上位ビット)が取り出され、取り出されたＭＳＢは補正値判定部３４に与えられて補正値判定を行う。
【００２３】
補正値判定部３４は図４の原理図で示したように、データ系列Ｎ'＝２５０の場合、シンボル番号０〜３０では補正値として＋０、シンボル番号３１〜６１では補正値として＋１、シンボル番号６２〜１２４では補正値として＋２、シンボル番号１２５〜１５５では補正値として＋３、シンボル番号１５６〜１８６では補正値として＋４、シンボル番号１８７〜２１７では補正値として＋５、シンボル番号２１８〜２４９では補正値として＋６をそれぞれ選択、出力する。
【００２４】
補正値判定部３４は単純な加算器を用いてもよいし、デコーダで構成することも可能である。図６は補正値判定部３４をデコーダで構成する場合の説明図であり、上述したＮ'＝２５０の場合の真理値表を示している。即ち、Ｎ'＝２５０の場合の出力シンボル番号に対応する各閾値対応のMSBの値と、補正値（デコーダ出力値）との関係を示す。
【００２５】
補正値加算部３０は、出力シンボル番号（インタリーバの場合）に上記で述べた補正値選択部２９により選択された補正値を加算することによって出力シンボル番号の補正値を得、これをアドレス変換部３１に与える。従って、従来のアドレス変換部３１を用いても、ランダム性を維持しつつメモリ上にデータが存在する範囲でインタリーブ読み出しアドレスを生成することができる。更に、データ系列Ｎ'より大きくなる読み出しアドレスが生成されることが無いため、アドレスの再計算を不要とすることができる。尚、アドレス変換部３１は文献１に規定するものである。
【００２６】
上述したような、インタリーブ読み出しアドレス生成部２４と同様な構成と作用を有するよう、デインタリーバメモリ１９のデインタリーブアドレス生成部２１を構成することができる。具体的には、インタリーブアドレス生成部２０の書き込みと読み出し操作をデインタリーブアドレス生成部２１では逆にして、デインタリーブ書き込みアドレス生成部２６に上述したインタリーブ読み出しアドレス生成部２４と同じ構成・動作の回路を備えれば良い。
【００２７】
図７は、本発明のターボ復号器/符号器、それを用いた無線基地局の動作を説明するための図である。以下、データ系列Ｎ＝２５６の場合について、本発明を適用したインタリーブアドレス生成の動作例を図７に基づき詳細に説明する。前述のようにテイルビットを除くデータ系列Ｎ'＝２５０である。また、図２に示したインタリーバ構成でインタリーバ入力系列をＤ０，Ｄ１、Ｄ２、Ｄ３，…Ｄ３０、Ｄ３１、Ｄ３２、…Ｄ６１、Ｄ６２，Ｄ６３，Ｄ６４，Ｄ６５、…Ｄ１９２，…Ｄ２４７，Ｄ２４８，Ｄ２４９とする。この場合、図２の入力シンボル番号生成部２２で生成される入力シンボル番号は、インタリーバ入力系列に対応して０、１、２、３、・・・３０、３１、３２、・・・６１、６２、６３、６４、６５、・・・１９２、・・・２４７、２４８、２４９となる。従って、インタリーバメモリ１８には、インタリーバ入力系列Ｄ０，Ｄ１、Ｄ２、Ｄ３，…Ｄ３０、Ｄ３１、Ｄ３２、…Ｄ６１、Ｄ６２，Ｄ６３，Ｄ６４，Ｄ６５、…Ｄ１９２，…Ｄ２４７，Ｄ２４８，Ｄ２４９の順に格納される。図２の出力シンボル番号生成部２３で生成される出力シンボル番号は、０、１，２、・・・２４９である。しかし、この状態の出力シンボル番号を図５のアドレス変換部３１へ入力すると、図３で示したように、例えば、出力シンボル番号３１ではデータが存在しないアドレス２５１が、同様に、出力シンボル番号６３ではデータが存在しないアドレス２５４が出力されてしまう。そこで、図５の閾値選択部２８において、図４に示すようなＮ'＝２５０に対応する閾値１〜６を設定し、補正値選択部２９で求めた補正値を用いて、出力シンボル番号を補正することで、アドレス変換入力０、１、２、・・・３０、３２、３３、・・・６２、６４、６５、・・・２４５が得られる。即ち、アドレス変換入力は、上記の、データが存在しないアドレスを生成する出力シンボル番号を含まないように修正される。そして、そのようなアドレス変換入力をアドレス変換部３１でアドレス変換すると、ランダム性を維持しつつメモリ上にデータが存在する範囲でランダムなインタリーブ読み出しアドレス１、１２９、６７、・・・２４８が生成される。このようなアドレスで読み出しを行うことで、入力系列が並べ替えされて、Ｄ１，Ｄ１２９，Ｄ６７、Ｄ１９７、・・・Ｄ２４８が得られる。
【００２８】
テイルビットを除くデータ系列Ｎ'＝５０６、１０１８、２０４２、４０９０においても、同様の処理でインタリーブが実現できる。但し、図３に示したシンボル番号に応じて、図４における閾値を設定する必要がある。
【００２９】
複数のＮ'の値に対応して共通の１つの復号器のみを設ける場合は、図５に示す閾値選択部２８に対応すべき複数のＮ'に対する全ての閾値を設定しておき（例えば、図５に示す様にテーブル２８bに複数のＮ'に対する全ての閾値を設定）、各Ｎ'に応じて対応する閾値を選択するように構成することで実現できる。
【００３０】
本発明は以上の構成を備えているので、従来技術のように、インタリーブ読み出しアドレス、デインタリーブ書き込みアドレスをメモリに格納することなく、また、データが存在しないアドレスが出力される際に行うアドレスの再生成処理を行う必要がない。従って、インタリーブ読み出しアドレス生成、或いはデインタリーブ書き込みアドレス生成を処理構成が簡単な論理回路で実現することができる。
【００３１】
また図５に示す実施例を論理回路で実現した場合、ゲート数は約１５００ゲートとなり、従来例で構成した場合の論理規模８８５７６ゲートに対し、約６０分の１の論理規模で実現でき、回路規模を縮小することができる。
【００３２】
図２に示すインタリーブ読み出しアドレス生成部２４とデインタリーブ書き込みアドレス生成部２６は、１つのターボ復号器の中では同一回路構成であるため共用化が可能である。図８は本発明のターボ復号器の別の構成例を示すブロック図であり、図２のインタリーブ読み出しアドレス生成部２４とデインタリーブ書き込みアドレス生成部２６とを共用化した構成である。入力シンボル番号生成部３６では、インタリーバメモリ３５に対するインタリーブ書き込みアドレスを生成する。出力シンボル番号生成部３７は出力シンボル番号を出力し、アドレス生成部３８では出力シンボル番号をもとに、インタリーバメモリ３５に対するインタリーブ読み出しアドレスを生成する。一方、入力シンボル番号生成部４０は入力シンボル番号を出力し、アドレス生成部３８は入力シンボル番号をもとに、デインタリーバメモリ３９に対するデインタリーブ書き込みアドレスを生成する。また、出力シンボル番号生成部４１は、デインタリーバメモリ３９に対するデインタリーブ読み出しアドレスを生成する。
【００３３】
本発明の実施例で示した図５の構成は、前述の実施の形態のみに限定されるものではなく、種々付加変更することが可能である。例えば畳み込み符号器の内部構成では、拘束長Ｋ＝５、符号化率Ｒ＝１/３の場合、テイルビットは８ビットとなる。この場合、図５の閾値選択部２８に、符号化方式並びにインタリーブ/デインタリーブアドレス生成法に対する閾値１〜閾値８を設定し、これらの閾値に従い補正値選択部２９で補正値を求める。その補正値を用いて出力シンボル番号（インタリーバの場合）又は入力シンボル番号（デインタリーバの場合）を補正することで、ランダム性を維持しつつメモリ上にデータが存在する範囲でインタリーブ読み出しアドレスを生成することができる。
【００３４】
通信システムにおいて、ターボ符号器とターボ復号器の処理内容は、畳み込み符号器の拘束長Ｋ、符号化率Ｒなど予め定めたパラメータで決定される。またターボ復号器のインタリーバ、ターボ符号器のインタリーバの処理すべき内容は同一である。すなわち、上述した本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。
【００３５】
図９は本発明のターボ符号器１４の構成例を示すブロック図である。ターボ符号器１４はデータ系列Ｘｓを畳み込み符号化する畳み込み符号器４３と、インタリーブされたデータ系列Ｙｓを畳み込み符号化する畳み込み符号器４４と、インタリーバメモリ４５とを備え、更に、インタリーバメモリ４５に対して書き込み/読み出しアドレスの管理を行うインタリーブアドレス生成部２０を備える。インタリーバメモリ４５に対する書き込みアドレスを生成する入力シンボル番号生成部２２は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、入力系列をインタリーバメモリ４５に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部２３は、入力シンボル番号生成部２２に供給される入力シンボルクロックと同様の、外部からの出力シンボルクロックの供給を受け、このクロックをカウンタでカウントし、カウント値に従ってシーケンシャルな番号（出力シンボル番号）を生成する。本発明はメモリからランダムな読み出しアドレスを生成するもので、インタリーブ読み出しアドレス生成部２４は、出力シンボル番号生成部２３で生成された出力シンボル番号に対して、文献１の規定で計算されたメモリ上にデータが存在しないアドレスを生成しないように事前に補正値を加え、インタリーバメモリ４５に格納されたデータ系列をランダムに読み出すインタリーブ読み出しアドレスを生成する。以上の構成を備えているので、本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。
【００３６】
【発明の効果】
以上のように、本発明によれば、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できる効果がある。また、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を共用化することで更に小さい回路規模で実現できる効果がある上、消費電力を低減する効果もある。更に、図１に示すようなターボ符号を用いた無線通信を行う際にはアドレス生成の再計算を行う必要がないので、高速通信が可能となる。
【図面の簡単な説明】
【図１】本発明によるターボ復号器/符号器を備えた無線基地局を用いた通信システムの構成例を示すブロック図。
【図２】本発明の実施例のターボ復号器の構成例を示すブロック図。
【図３】３ＧＰＰ２で規定したインタリーブアドレス生成の動作を説明する図。
【図４】本発明の実施例のターボ復号器/符号器が有するインタリーブ読み出しアドレス生成部の動作原理を説明する図。
【図５】本発明の実施例のターボ復号器/符号器が有するインタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部の構成例を示すブロック図。
【図６】本発明の実施例のターボ復号器/符号器が有するアドレス生成部を構成する補正値判定部の動作論理を示す真理値表。
【図７】本発明のターボ復号器/符号器を備えた無線基地局の動作を説明する図。
【図８】本発明の実施例のターボ復号器/符号器の別の構成例を示すブロック図。
【図９】本発明の実施例のターボ符号器の構成例を示すブロック図。
【符号の説明】
１３・・・ターボ復号器、１４・・・ターボ符号器、
１６，１７・・・誤り訂正復号器、１８・・・インタリーバメモリ、
１９・・・デインタリーバメモリ、２０・・・インタリーブアドレス生成部、２１・・・デインタリーブアドレス生成部、
２２，２５・・・入力シンボル番号生成部、
２３，２７・・・出力シンボル番号生成部、
２４・・・インタリーブ読み出しアドレス生成部、
２６・・・デインタリーブ書き込みアドレス生成部、
２８・・・閾値選択部、２９・・・補正値選択部、
３０・・・補正値加算部、３１・・・アドレス変換部、
１００・・・無線基地局。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a turbo encoder, a turbo decoder that receives encoded data, corrects and decodes the encoded data, and a radio base station including the turbo encoder and the decoder.
[0002]
[Prior art]
In next-generation wireless communication, communication is performed using a turbo code in order to provide random and burst noise immunity.
In addition to generating convolutional encoding of data Xs to generate packet sequences (data series) X1... Xn, the data Xs is converted to CGP of 3GPP2 issued on October 27, 2000. S0024 (v2.0) "cdma2000 High Rate Packet Data Air Interface Specification" described on pages 9-43 to 44 (hereinafter abbreviated as reference 1), and the data Ys whose order is changed according to the predetermined rule is convolutional code. To generate another packet sequence (data series) Y1... Ym, and these packet sequences are also transmitted / received (encoded / decoded) for communication. The data sequence order conversion is called interleaving, and the inverse conversion is called deinterleaving.
[0003]
Reference 1 shows the above interleaving method. Figure 9.2.1.3.4.2.3-1 shows how to generate, correct, or recalculate an address for writing / reading a data sequence to / from memory for interleaving. It has been decided. For example, when the data series is N (bits), the data series excluding tail bits is N ′ (bits), and the data series N ′ = 250 is interleaved, the counter issues sequential addresses from 0 to 249, Sequential data series may be written into the memory. However, according to the provisions of Document 1, the random read address of the memory is calculated by a special method in order to increase the randomness in order to protect the noise resistance. In this calculation method, addresses where there is no data in the memory, such as 251 and 252, are calculated. Therefore, in Reference 1, correction or recalculation is performed.
[0004]
Therefore, when realizing the address generation unit, it is necessary to regenerate the read address from the memory so as to have an address correction function. When such an address regeneration process is performed, the address generation processing configuration becomes complicated, and an extra processing time is required, which increases the processing delay of the turbo decoder.
[0005]
When trying to specifically configure the address generation unit, the corrected read address is also tabulated in advance, which also serves as a correction, and the correct read address is obtained by quoting the read address calculated in Reference 1 and the table. It is common to provide. For example, the technique described in Japanese Patent Application Laid-Open No. 2001-53624 (hereinafter abbreviated as Document 2) employs a method of storing data write / read addresses of an interleaver / deinterleaver in a memory.
[0006]
[Problems to be solved by the invention]
In the turbo decoder of Document 2, it is necessary to have an interleave read address or a deinterleave write address in the memory. In addition, depending on the communication state, it is necessary to prepare a plurality of data series corresponding to the data transmission rate, so that the required memory capacity increases. For example, in the case of a packet data sequence N = 256, the memory needs a capacity of 8 × 256 = 2048 bits.
[0007]
In the current communication system, it is common to prepare a plurality of data sequences corresponding to the data transmission rate, and select and communicate the data sequence corresponding to the transmission rate according to the communication state. In such a communication system, when the data sequence N = 512, the memory is 9 × 512 = 4608 bits, when the data sequence N = 1024, the memory is 10 × 1024 = 10240 bits, and when the data sequence N = 2048, the memory If 11 × 2048 = 222528 bits and the data sequence N = 4096, the memory requires a capacity of 12 × 4096 = 49152. That is, if it is attempted to support all the data series N = 256, 512, 1024, 2048, and 4096 with the conventional decoder, a total memory capacity of 88576 bits is required. Therefore, the circuit scale is greatly increased, resulting in an increase in power consumption.
[0008]
An object of the present invention is to provide a turbo coder and a turbo decoder capable of realizing an interleave read address generation unit or a deinterleave write address generation unit with a small circuit scale, and a radio base station having the same.
[0009]
Another object of the present invention is to provide a turbo encoder and a turbo decoding that can realize a smaller circuit scale and reduce power consumption by sharing the interleave read address generation unit and the deinterleave write address generation unit. And a radio base station having the same.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, in one aspect of the present invention, the interleave address generation unit of the turbo decoder sets a correction value based on a predetermined threshold according to a symbol number generated by the counter. To. As a result, even according to the regulations shown in Document 1, a read address in which no data exists in the memory is not output, and an interleave read address generation unit or a deinterleave write address generation unit can be realized with a small circuit scale.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a turbo decoder / encoder of the present invention and a radio base station including these will be described in detail with reference to the accompanying drawings. In the following description and each drawing, the same reference numerals are used for components having the same function, and the duplicate description is omitted.
[0012]
FIG. 1 is a block diagram showing an example of the overall configuration of a wireless communication system including a wireless base station equipped with a turbo decoder / turbo encoder of the present invention. The wireless communication system includes a wireless base station 100, wireless terminals 1 and 2 and the like, wireless lines 3 and 4 and the like, a communication network 5 that connects the wireless base station 100 and other communication devices, and a wireless base station 100. And a management device 6 for managing and controlling. The radio base station 100 of the present invention performs mutual communication between the radio terminals 1 and 2 via the radio lines 3 and 4. The radio base station 100 includes an antenna 7, an RF (Radio Frequency) unit 8 that performs high-frequency transmission / reception, a baseband unit 9 that performs data encoding and decoding, a communication interface 10, and a control unit that controls the entire base station ( CTRL) 11.
[0013]
More specifically, the baseband unit 9 includes a reception demodulation unit 12 that performs demodulation processing of a sequence received from a terminal, received data Xr (X1... Xn) based on packet information (coding rate R, data length N), Turbo decoding unit 13 that performs error correction decoding of Yr (Y1... Ym) (n, m is an integer of 2 or more), and turbo coding unit 14 that performs error correction coding on data Xs (1 ≦ s ≦ n). , Transmission data Xs (X1... Xn), Ys (Y1. Packet information necessary for turbo encoding and decoding includes a coding rate R, a data length N, and the like. Here, “packet information data” corresponds to “information bits”, and the data length N corresponds to the number of information bits. The management device 6 may be included in the radio base station 100, or a management device (not shown) of the communication network 5 may perform this function.
[0014]
FIG. 2 is a block diagram showing a configuration example of the turbo decoder 13 of the present invention. The turbo decoder 13 includes an error correction decoding unit 16 that performs error correction decoding on the data series X1... Xn obtained by convolutionally encoding the data series Xs, and a data series Y1... Ym obtained by convolutionally encoding the interleaved data series Y. Are provided with an error correction decoding unit 17 that performs error correction decoding, an interleaver memory 18 and a deinterleaver memory 19, and further includes an interleave address generation unit 20 and a deinterleave address generation unit 21.
[0015]
The interleave address generator 20 manages write / read addresses for the interleaver memory 18. An input symbol number generation unit 22 that generates a write address for the interleaver memory 18 receives an input symbol clock supplied from the outside, generates a sequential number according to this clock, and writes an input sequence to the interleaver memory 18. Generate interleaved write address. An output symbol number generation unit 23 that outputs a symbol number generated by a built-in counter receives an output symbol clock supplied from the same as the input symbol clock supplied to the input symbol number generation unit 22, and outputs the output symbol clock. A sequential number (output symbol number) is generated according to the clock.
[0016]
Although the detailed configuration and operation will be described later, in the present invention, a random read address is generated from the memory. That is, the interleave read address generation unit 24 applies the output symbol number generated by the output symbol number generation unit 23 in advance so as not to generate an address in which no data exists in the memory calculated in accordance with the provisions of Document 1. A correction value is added to the data to correct the data, and an interleave read address for randomly reading the data series stored in the interleaver memory 18 is generated from the corrected output symbol number. The output symbol number generated here and the write address and read address to the interleave memory 18 are processed in packet units (data series X1... Xn or Y1... Ym).
[0017]
The deinterleave address generator 21 manages write / read addresses for the deinterleaver memory 19. An input symbol number generation unit 25 that outputs a symbol number generated by a built-in counter receives an input symbol clock from the outside, and generates a sequential number (input symbol number) according to this clock. Although the detailed configuration and operation will be described later, in the present invention, a random write address is generated in the memory. That is, the deinterleave write address generation unit 26 performs the following operation on the input symbol number generated by the input symbol number generation unit 25 so as not to generate an address in which no data exists in the memory calculated according to the stipulation of Document 1. A correction value is added in advance for correction, and a deinterleave write address for randomly writing the input sequence to the deinterleaver memory 19 is generated from the corrected input symbol number. An output symbol number generation unit 27 that generates a read address for the deinterleaver memory 19 receives an output symbol clock supplied from the outside in the same manner as the input symbol clock supplied to the input symbol number generation unit 25, and follows this clock. A sequential number is generated, and a deinterleave read address for reading a data series stored in the deinterleaver memory 19 is generated. The input symbol number generated here and the write address and read address to the deinterleave memory 19 are processed in packet units (data series X1... Xn or Y1... Ym).
[0018]
FIG. 3 is an explanatory diagram showing addresses for which no data exists in the memory generated according to the stipulations of Document 1, for each data series (excluding tail bits). In this case, since it is necessary to regenerate the address again based on the provisions of Document 1, the processing configuration of the address generation becomes complicated, and additional processing time is required, and the processing delay of the turbo decoder increases.
[0019]
FIG. 4 is an explanatory diagram showing the operation principle of the interleave read address generator 24 in the embodiment of the present invention. The interleave read address generation unit 24 of the turbo decoder included in the wireless communication apparatus according to the embodiment of the present invention is predetermined according to the symbol number generated by the counter in the output symbol number generation unit 23, as shown in FIG. By setting the correction value based on the threshold value, the address where no data exists in the memory shown in FIG. 3 is not generated. In other words, the symbol number input to the address translation unit is corrected in advance so that noise encoding can be maintained and randomness can be maintained by performing turbo encoding and decoding by arithmetic processing using simple hardware described later. To do. In this way, by inputting the corrected symbol number to the address conversion unit, generation of an address where no data exists in the memory is prevented, and recalculation of the interleaved read address is unnecessary.
[0020]
FIG. 5 is a block diagram illustrating a configuration example of the interleave read address generation unit 24 of FIG. The interleave read address generation unit 24 selects a threshold based on packet information (coding rate R, data length N), and a correction value selection unit 29 selects a correction value for an output symbol number (in the case of an interleaver). A correction value adding unit 30 for adding the correction value selected by the correction value selecting unit 29 and the output symbol number (in the case of an interleaver), and an address converting unit 31 defined in Document 1. . The threshold selection unit 28 includes a decoder 28a that decodes the data length N of the packet information, and a memory that stores all thresholds for each N ′, for example, a table 28b. The table 28b corresponds to the output of the decoder 28a. Select a threshold and output.
[0021]
Hereinafter, the configuration and operation of the turbo decoder 13 (interleave address generation unit 20 and interleave read address generation unit 24) according to the embodiment of the present invention will be described by taking N ′ = 250 as an example.
[0022]
When the threshold selection unit 28 receives the data sequence N = 256 indicated in the packet information (coding rate R, data length N), the threshold selection unit 28 selects a threshold corresponding to N ′ = 250 in the table 28b according to the output of the decoder 28a. To do. That is, as shown in the principle diagram of FIG. 4, threshold 1 = 30, threshold 2 = 61, threshold 3 = 124, threshold 4 = 155, threshold 5 = 186, threshold 6 = 217 are selected, and the correction value selection unit 29 is output. In the correction value selection unit 29, the output symbol number is subtracted by the adder / subtractor 32 from the thresholds 1 to 6 selected by the threshold selection unit 28, and each subtraction result is MSB (most significant bit) extractor 33. The higher order bits are extracted, and the extracted MSB is provided to the correction value determination unit 34 to perform correction value determination.
[0023]
As shown in the principle diagram of FIG. 4, when the data series N ′ = 250, the correction value determination unit 34 is +0 as the correction value for symbol numbers 0 to 30, +1 as the correction value for symbol numbers 31 to 61, and the symbol number. 62 to 124 is a correction value +2, symbol numbers 125 to 155 is a correction value +3, symbol numbers 156 to 186 is a correction value +4, symbol numbers 187 to 217 are a correction value +5, symbol numbers 218 to 249 are a correction value +6 is selected and output respectively.
[0024]
The correction value determination unit 34 may use a simple adder or may be configured by a decoder. FIG. 6 is an explanatory diagram when the correction value determination unit 34 is configured by a decoder, and shows a truth table when N ′ = 250 described above. That is, it shows the relationship between the MSB value corresponding to each threshold corresponding to the output symbol number when N ′ = 250 and the correction value (decoder output value).
[0025]
The correction value adding unit 30 obtains the correction value of the output symbol number by adding the correction value selected by the correction value selecting unit 29 described above to the output symbol number (in the case of an interleaver), and obtains the correction value of the output symbol number. 31. Therefore, even when the conventional address conversion unit 31 is used, it is possible to generate an interleave read address within a range where data exists on the memory while maintaining randomness. Furthermore, since a read address that is larger than the data series N ′ is not generated, it is possible to eliminate the need for recalculation of the address. The address conversion unit 31 is defined in Document 1.
[0026]
The deinterleave address generator 21 of the deinterleaver memory 19 can be configured to have the same configuration and operation as the interleave read address generator 24 as described above. Specifically, the deinterleave address generator 21 reverses the write and read operations of the interleave address generator 20, and the deinterleave write address generator 26 has the same configuration and operation as the interleave read address generator 24 described above. Should be provided.
[0027]
FIG. 7 is a diagram for explaining the operation of a turbo decoder / encoder of the present invention and a radio base station using the same. Hereinafter, an operation example of generating an interleave address to which the present invention is applied will be described in detail with reference to FIG. As described above, the data series excluding tail bits is N ′ = 250. Further, with the interleaver configuration shown in FIG. 2, the interleaver input sequences are D0, D1, D2, D3,... D30, D31, D32, ... D61, D62, D63, D64, D65, ... D192,. To do. In this case, the input symbol numbers generated by the input symbol number generation unit 22 of FIG. 2 correspond to the interleaver input sequences 0, 1, 2, 3,... 30, 31, 32,. 62, 63, 64, 65, ... 192, ... 247, 248, 249. Accordingly, the interleaver memory 18 stores the interleaver input sequences D0, D1, D2, D3,... D30, D31, D32, ... D61, D62, D63, D64, D65, ... D192, ... D247, D248, D249 in this order. The The output symbol numbers generated by the output symbol number generation unit 23 in FIG. 2 are 0, 1, 2,. However, when the output symbol number in this state is input to the address conversion unit 31 in FIG. 5, for example, as shown in FIG. 3, the address 251 in which no data exists in the output symbol number 31 is similarly output symbol number 63. Then, the address 254 where no data exists is output. Therefore, the threshold value selection unit 28 in FIG. 5 sets threshold values 1 to 6 corresponding to N ′ = 250 as shown in FIG. 4, and uses the correction value obtained by the correction value selection unit 29 to set the output symbol number. By correcting, address conversion inputs 0, 1, 2,..., 30, 32, 33,... 62, 64, 65,. In other words, the address translation input is modified so as not to include the output symbol number that generates the address where no data exists. Then, when such address conversion input is converted by the address conversion unit 31, random interleaved read addresses 1, 129, 67,... 248 are generated in a range where data exists on the memory while maintaining randomness. Is done. By performing reading at such an address, the input sequence is rearranged to obtain D1, D129, D67, D197,... D248.
[0028]
Interleaving can be realized by the same processing in the data series N ′ = 506, 1018, 2042, and 4090 excluding tail bits. However, the threshold in FIG. 4 needs to be set according to the symbol number shown in FIG.
[0029]
When only one common decoder is provided corresponding to a plurality of N ′ values, all threshold values for the plurality of N ′ to be associated with the threshold selection unit 28 shown in FIG. 5 are set (for example, As shown in FIG. 5, all threshold values for a plurality of N ′ are set in the table 28b), and a corresponding threshold value is selected according to each N ′.
[0030]
Since the present invention has the above-described configuration, it is not necessary to store the interleave read address and the deinterleave write address in the memory as in the prior art, and the address to be executed when an address where no data exists is output. There is no need to perform regeneration processing. Therefore, interleave read address generation or deinterleave write address generation can be realized by a logic circuit with a simple processing configuration.
[0031]
When the embodiment shown in FIG. 5 is realized by a logic circuit, the number of gates is about 1500 gates, which can be realized with a logic scale of about 1/60 of the logic scale of 88576 gates configured in the conventional example. The scale can be reduced.
[0032]
The interleave read address generator 24 and the deinterleave write address generator 26 shown in FIG. 2 have the same circuit configuration in one turbo decoder and can be shared. FIG. 8 is a block diagram showing another configuration example of the turbo decoder according to the present invention, in which the interleave read address generation unit 24 and the deinterleave write address generation unit 26 of FIG. 2 are shared. The input symbol number generation unit 36 generates an interleave write address for the interleaver memory 35. The output symbol number generation unit 37 outputs the output symbol number, and the address generation unit 38 generates an interleave read address for the interleaver memory 35 based on the output symbol number. On the other hand, the input symbol number generation unit 40 outputs the input symbol number, and the address generation unit 38 generates a deinterleave write address for the deinterleaver memory 39 based on the input symbol number. Further, the output symbol number generation unit 41 generates a deinterleave read address for the deinterleaver memory 39.
[0033]
The configuration of FIG. 5 shown in the embodiment of the present invention is not limited to the above-described embodiment, and various additions and changes can be made. For example, in the internal configuration of the convolutional encoder, when the constraint length K = 5 and the coding rate R = 1/3, the tail bits are 8 bits. In this case, threshold 1 to threshold 8 for the encoding method and the interleave / deinterleave address generation method are set in the threshold selection unit 28 in FIG. 5, and the correction value selection unit 29 obtains a correction value according to these thresholds. Using the correction value, the output symbol number (in the case of an interleaver) or the input symbol number (in the case of a deinterleaver) is corrected to generate an interleave read address within the range where data exists in the memory while maintaining randomness. can do.
[0034]
In the communication system, the processing contents of the turbo encoder and the turbo decoder are determined by predetermined parameters such as the constraining encoder constraint length K and coding rate R. The contents to be processed by the interleaver of the turbo decoder and the interleaver of the turbo encoder are the same. That is, if the above-described turbo decoder interleaver of the present invention is used, a turbo encoder interleaver can be realized.
[0035]
FIG. 9 is a block diagram showing a configuration example of the turbo encoder 14 of the present invention. The turbo encoder 14 includes a convolutional encoder 43 that convolutionally encodes the data sequence Xs, a convolutional encoder 44 that convolutionally encodes the interleaved data sequence Ys, and an interleaver memory 45. An interleave address generator 20 for managing write / read addresses. The input symbol number generation unit 22 that generates a write address for the interleaver memory 45 receives an input symbol clock supplied from the outside, generates a sequential number according to this clock, and performs interleave writing for writing the input sequence to the interleaver memory 45. Generate an address. An output symbol number generation unit 23 that outputs a symbol number generated by the built-in counter receives an external output symbol clock similar to the input symbol clock supplied to the input symbol number generation unit 22, and outputs this clock. The counter counts, and a sequential number (output symbol number) is generated according to the count value. The present invention generates a random read address from the memory, and the interleave read address generation unit 24 uses the memory on the memory calculated according to the provisions of Document 1 for the output symbol number generated by the output symbol number generation unit 23. A correction value is added in advance so as not to generate an address in which no data exists, and an interleave read address for randomly reading a data series stored in the interleaver memory 45 is generated. With the above configuration, a turbo encoder interleaver can be realized by using the turbo decoder interleaver of the present invention.
[0036]
【The invention's effect】
As described above, according to the present invention, there is an effect that the interleave read address generation unit or the deinterleave write address generation unit can be realized with a small circuit scale. Further, by sharing the interleave read address generation unit or deinterleave write address generation unit, there is an effect that can be realized with a smaller circuit scale, and there is also an effect of reducing power consumption. Further, when wireless communication using a turbo code as shown in FIG. 1 is performed, it is not necessary to recalculate address generation, so that high-speed communication is possible.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a communication system using a radio base station including a turbo decoder / encoder according to the present invention.
FIG. 2 is a block diagram showing a configuration example of a turbo decoder according to an embodiment of the present invention.
FIG. 3 is a diagram for explaining an operation of generating an interleave address defined by 3GPP2.
FIG. 4 is a diagram illustrating an operation principle of an interleave read address generation unit included in a turbo decoder / encoder according to an embodiment of the present invention.
FIG. 5 is a block diagram illustrating a configuration example of an interleave read address generation unit or a deinterleave write address generation unit included in a turbo decoder / encoder according to an embodiment of the present invention.
FIG. 6 is a truth table showing an operation logic of a correction value determination unit constituting an address generation unit included in the turbo decoder / encoder according to the embodiment of the present invention.
FIG. 7 is a diagram for explaining the operation of a radio base station including a turbo decoder / encoder according to the present invention.
FIG. 8 is a block diagram showing another configuration example of the turbo decoder / encoder according to the embodiment of the present invention.
FIG. 9 is a block diagram illustrating a configuration example of a turbo encoder according to an embodiment of the present invention.
[Explanation of symbols]
13 ... turbo decoder, 14 ... turbo encoder,
16, 17 ... error correction decoder, 18 ... interleaver memory,
19 ... Deinterleaver memory, 20 ... Interleave address generator, 21 ... Deinterleave address generator,
22, 25... Input symbol number generation unit,
23, 27... Output symbol number generation unit,
24: Interleave read address generator,
26: Deinterleave write address generator,
28... Threshold selection unit, 29... Correction value selection unit,
30 ... correction value addition unit, 31 ... address conversion unit,
100: Wireless base station.

Claims

First and second error correction decoding units that perform error correction decoding on the encoded data;
An interleaver memory for storing the soft output decoding result calculated by the first decoding unit as an interleaver input sequence;
An interleave address generator for generating a write address for storing the interleaver input sequence in the interleaver memory and a read address for randomly reading the interleaver input sequence stored in the interleaver memory;
The interleave address generator generates the interleaver input sequence when an address for randomly reading the interleaver input sequence stored in the interleaver memory exceeds the number of bits excluding tail bits from the information bit number of the interleaver input sequence. A turbo decoder for correcting the symbol number by adding a correction value and converting the symbol number of the corrected interleaver input sequence to obtain the read address ,
The interleave address generation unit specifies a symbol number of the interleaver input sequence as an address for storing the interleaver input sequence in the interleaver memory;
As the read address of the interleaver input sequence stored in the interleaver, the read address is obtained by performing address conversion using the symbol numbers of the interleaver input sequence stored in the interleaver sequentially,
An output symbol number generation unit that sequentially generates symbol numbers of an interleaver input sequence stored in the interleaver memory; and a threshold selection unit that sets a specific threshold for the symbol numbers generated by the output symbol number generation unit. A turbo decoder comprising:

The threshold selection unit selects a plurality of thresholds according to the number of information bits of the interleaver input sequence, and the threshold is calculated from the number of information bits of the interleaver input sequence for each number of information bits of the interleaver input sequence. The turbo decoder according to claim 1 , wherein the turbo decoder corresponds to an output symbol number generated by the output symbol number generation unit so as to generate an address exceeding the number of bits excluding tail bits.

The interleave address generator, according to the threshold selected by the threshold selector, according to claim 2, comprising a correction value selecting unit for selecting a correction value added to the output symbol number from the output symbol number generator Turbo decoder.

In a radio base station comprising an antenna, a radio frequency processing unit, a baseband unit, and a communication interface for interfacing with the baseband unit and a communication network,
The baseband unit includes a turbo decoder that decodes encoded data,
The turbo decoder uses first and second error correction decoding units that perform error correction decoding of the encoded data, and a soft output decoding result calculated by the first plurality of decoding units as an interleaver input sequence. An interleaver memory for storing, an interleave address generator for generating a write address for storing the interleaver input sequence in the interleaver memory, and a read address for randomly reading the interleaver input sequence stored in the interleaver memory; Have
The interleave address generator generates the interleaver input sequence when the address for randomly reading the interleaver input sequence stored in the interleaver memory exceeds the number of bits excluding tail bits from the information bit number of the interleaver input sequence. A radio base station that corrects the symbol number by adding a correction value and converts the symbol number of the corrected interleaver input sequence to obtain the read address , wherein the interleave address generation unit includes the interleaver input sequence the specify the symbol number of the interleaver input sequence as an address for storing in said interleaver memory, as a read address of the interleaver input sequence stored in the interleaver memory, interleaver input system stored in the interleaver The symbol numbers of the interleaver input sequence stored in the interleaver memory and the output symbol number generation unit sequentially generate the read address by performing address conversion using the symbol numbers sequentially. A radio base station , comprising: a threshold selection unit that sets a unique threshold for the generated symbol number .

The threshold selection unit selects a plurality of thresholds according to the number of information bits of the interleaver input sequence, and the threshold is calculated from the number of information bits of the interleaver input sequence for each number of information bits of the interleaver input sequence. The radio base station according to claim 4 , wherein the radio base station corresponds to an output symbol number generated by the output symbol number generation unit so as to generate an address exceeding the number of bits excluding tail bits.

The interleave address generator, according to the threshold selected by the threshold selector, claim 5, further comprising a correction value selecting unit for selecting a correction value added to the output symbol number from the output symbol number generator Wireless base station.

A plurality of convolutional encoders that perform convolutional coding on the information bits to be transmitted;
An interleaver memory for storing information bits to be transmitted;
An interleave address generator for generating an interleave address for randomly reading information bits stored in the interleaver memory,
The interleave address generation unit generates an interleave address by converting the symbol number corresponding to the input symbol sequence by a unique address conversion method, and the converted address is other than a value in which the symbol number is set in advance Is a turbo encoder that corrects according to a preset rule, converts the corrected symbol number into an address, and obtains the interleave address ,
The interleave address generator generates an output symbol number generator that sequentially generates symbol numbers of an interleaver input sequence stored in the interleaver memory, and sets a unique threshold for the symbol numbers generated by the output symbol number generator. A turbo encoder comprising a threshold selection unit to be set .

The threshold selection unit selects a plurality of thresholds according to the number of information bits of the interleaver input sequence, and the threshold is calculated from the number of information bits of the interleaver input sequence for each number of information bits of the interleaver input sequence. 8. The turbo encoder according to claim 7 , wherein the turbo encoder corresponds to an output symbol number generated by the output symbol number generation unit so as to generate an address exceeding the number of bits excluding tail bits.

The interleave address generator, according to the threshold selected by the threshold selector, claim 8, further comprising a correction value selecting unit for selecting a correction value added to the output symbol number from the output symbol number generator Turbo coder.