JP3848858B2 - Turbo decoder and radio base station including turbo encoder, turbo encoder, and decoder - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、ターボ符号器並びに符号化データを受信し、誤り訂正して復号するターボ復号器、及びターボ符号器、復号器を含む無線基地局に関する。
【0002】
【従来の技術】
次世代無線通信においては、ランダム性、バースト性の雑音耐力を持たせるためにターボ符号を用いて通信が行われることになっている。
これはデータXsを畳み込み符号化してパケット列(データ系列)X1…Xnを生成する他、該データXsを、2000年10月27日に発行された3GPP2のC.S0024(v2.0)“cdma2000 High Rate Packet Data Air Interface Specification”の第9−43〜44頁(以下、文献1と略す)に記載された、所定のルールで順序を入れ替えたデータYsを畳み込み符号化して別のパケット列(データ系列)Y1…Ymを生成し、これらのパケット列も送受信(符号化・復号化)して通信を行う。尚、このデータ系列順序の変換をインタリーブ、逆変換をデインタリーブと呼ぶ。
【0003】
文献1では上記インタリーブの手法が示されており、図9.2.1.3.4.2.3-1にはインタリーブするためにデータ系列をメモリに書き込み/読み出しを行うアドレスの生成法、補正もしくは再計算方法が決められている。例えば、データ系列をN(ビット)、テイルビットを除いたデータ系列をN'(ビット)とし、データ系列N'=250をインタリーブする場合、カウンタで0〜249までのシーケンシャルアドレスを発行して、順次データ系列をメモリに書き込めばよい。しかし、文献1の規定では耐雑音性を守るためにランダム性を増すべくメモリのランダム読み出しアドレスを特殊な方法で計算している。この計算方法では251、252等の、メモリ上にデータが存在しないアドレスが算出されるので文献1では補正もしくは再計算を行うようにしている。
【0004】
従って、上記アドレス生成部を実現する場合、アドレス補正機能を備えるようにして、メモリからの読み出しアドレスを再生成する必要がある。このようなアドレス再生成処理を行う場合、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要とし、ターボ復号器の処理遅延が大きくなる。
【0005】
上記アドレス生成部を具体的に構成しようとした場合、補正も兼ねて、予め補正後の読み出しアドレスをテーブル化しておき、文献1で計算された読み出しアドレスと該テーブルを引用して正しい読み出しアドレスを提供するのが一般的である。例えば特開2001−53624号公報(以下、文献2と略す)に記載の技術は、インタリーバ/デインタリーバのデータの書き込み/読み出しアドレスをメモリに記憶する方法を採用している。
【0006】
【発明が解決しようとする課題】
上記文献2のターボ復号器においては、インタリーブ読み出しアドレス或いはデインタリーブ書き込みアドレスをメモリに持つ必要がある。また、通信状態によっては、データ伝送速度に対応したデータ系列を複数準備する必要があるため、メモリの必要容量が大きくなる。例えば、パケットのデータ系列N=256の場合、メモリは8×256=2048ビットの容量が必要となる。
【0007】
現在の通信システムにおいては、データ伝送速度に対応したデータ系列を複数準備し、通信状態に応じて伝送速度に対応したデータ系列を選択して通信することが一般的である。このような通信システムでは、データ系列N=512の場合、メモリは9×512=4608ビット、データ系列N=1024の場合、メモリは10×1024=10240ビット、データ系列N=2048の場合、メモリは11×2048=22528ビット、データ系列N=4096の場合、メモリは12×4096=49152の容量を必要とすることになる。すなわち、従来の復号器でデータ系列の全て、N=256、512、1024、2048、4096に対応させようとすると、合計88576ビットのメモリ容量を必要とすることになる。従って、回路規模が非常に増大し、消費電力の増加を生じた。
【0008】
本発明の目的は、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できるターボ符号器及びターボ復号器、並びにこれを有する無線基地局を提供することにある。
【0009】
また、本発明の別の目的は、インタリーブ読み出しアドレス生成部とデインタリーブ書き込みアドレス生成部とを共用化することで更に小さい回路規模を実現でき、消費電力を低減しうる、ターボ符号器及びターボ復号器、及びこれを有する無線基地局を提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するため、本発明の一面においては、ターボ復号器のインタリーブアドレス生成部において、カウンタが生成するシンボル番号に応じて、予め定めておいた閾値に基づいて補正値を設定するようにする。これにより、文献1で示される規定においても、メモリ上にデータが存在しない読み出しアドレスが出力されることがなく、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できる。
【0011】
【発明の実施の形態】
以下、本発明のターボ復号器/符号器及びこれらを備えた無線基地局の実施例を添付図面を参照して詳細に説明する。以下の説明及び各図面において、同様の機能を有する構成要素については同一の符号を用い、その重複説明を省略する。
【0012】
図1は本発明のターボ復号器/ターボ符号器を備えた無線基地局を含む無線通信システム全体の構成例を示すブロック図である。無線通信システムは、無線基地局100と、無線端末1、2等と、無線回線3,4等と、無線基地局100と他の通信装置とを接続する通信網5と、無線基地局100を管理、制御する管理装置6とから構成される。本発明の無線基地局100は、無線端末1、2等の間での相互通信を無線回線3、4等を介して行う。無線基地局100は、アンテナ7、高周波の送受信を行うRF(Radio Frequency)部8、データの符号化、復号化などを行うベースバンド部9、通信インタフェース10、基地局全体を制御する制御部(CTRL)11で構成される。
【0013】
より詳細には、ベースバンド部9は、端末から受信した系列の復調処理を行う受信復調部12、パケット情報(符号化率R,データ長N)を元に受信データXr(X1…Xn)、Yr(Y1…Ym)(n,mは二以上の整数)の誤り訂正復号化を行うターボ復号部13、データXs(1≦s≦n)に対して誤り訂正符号化を行うターボ符号部14、送信データXs(X1…Xn)、Ys(Y1…Ym)に対して送信信号を作成する送信変調部15とで構成する。ターボ符号化、復号化に必要なパケット情報には符号化率Rやデータ長N等が含まれている。ここでは、“パケット情報のデータ”は“情報ビット”に相当し、データ長Nは情報ビット数に相当する。尚、管理装置6は無線基地局100に含まれる場合もあるし、通信網5の管理装置(図示せず)がこの機能を代行することもある。
【0014】
図2は本発明のターボ復号器13の構成例を示すブロック図である。ターボ復号器13は、データ系列Xsを畳み込み符号化したデータ系列X1…Xnに対して誤り訂正復号を行う誤り訂正復号部16と、インタリーブされたデータ系列Yを畳み込み符号化したデータ系列Y1…Ymに対して誤り訂正復号を行う誤り訂正復号部17と、インタリーバメモリ18と、デインタリーバメモリ19とを備え、更に、インタリーブアドレス生成部20と、デインタリーブアドレス生成部21とを備える。
【0015】
インタリーブアドレス生成部20は、インタリーバメモリ18に対して書き込み/読み出しアドレスの管理を行う。インタリーバメモリ18に対して書き込みアドレスを生成する入力シンボル番号生成部22は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、入力系列をインタリーバメモリ18に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部23は、入力シンボル番号生成部22に供給される入力シンボルクロックと同様の、外部より供給される出力シンボルクロックを受け、この出力シンボルクロックに従ってシーケンシャルな番号(出力シンボル番号)を生成する。
【0016】
詳細な構成と動作は後述するが、本発明においては、メモリからランダムな読み出しアドレスを生成するものである。即ち、インタリーブ読み出しアドレス生成部24は、文献1の規定で計算されたメモリ上にデータが存在しないアドレスを生成しないように、出力シンボル番号生成部23で生成された出力シンボル番号に対して、事前に補正値を加えて補正し、この補正された出力シンボル番号から、インタリーバメモリ18に格納されたデータ系列をランダムに読み出すためのインタリーブ読み出しアドレスを生成する。ここで生成される出力シンボル番号並びにインタリーブメモリ18への書き込みアドレス及び読み出しアドレスはパケット単位(データ系列X1…Xn或いはY1…Ym)で処理される。
【0017】
デインタリーブアドレス生成部21は、デインタリーバメモリ19に対して書き込み/読み出しアドレスの管理を行う。内蔵のカウンタが生成するシンボル番号を出力する入力シンボル番号生成部25は、外部より入力シンボルクロックの供給を受け、このクロックに従ってシーケンシャルな番号(入力シンボル番号)を生成する。詳細な構成と動作は後述するが、本発明においては、メモリにランダムな書き込みアドレスを生成するものである。即ち、デインタリーブ書き込みアドレス生成部26は、文献1の規定で計算されたメモリ上にデータが存在しないアドレスを生成しないように、入力シンボル番号生成部25で生成された入力シンボル番号に対して、事前に補正値を加えて補正し、この補正された入力シンボル番号から、入力系列をデインタリーバメモリ19にランダムに書き込むためのデインタリーブ書き込みアドレスを生成する。デインタリーバメモリ19に対して読み出しアドレスを生成する出力シンボル番号生成部27は、入力シンボル番号生成部25に供給される入力シンボルクロックと同様に外部より供給される出力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、デインタリーバメモリ19に格納されたデータ系列を読み出すデインタリーブ読み出しアドレスを生成する。ここで生成される入力シンボル番号並びにデインタリーブメモリ19への書き込みアドレス及び読み出しアドレスはパケット単位(データ系列X1…Xn或いはY1…Ym)で処理される。
【0018】
図3は、文献1の規定で生成されるメモリ上にデータが存在しないアドレスをデータ系列(テイルビットを除いたもの)毎に示した説明図である。この場合、再度、文献1の規定に基づきアドレスを再生成する必要があるので、アドレス生成の処理構成が複雑になる上、処理時間を余分に必要としターボ復号器の処理遅延が大きくなる。
【0019】
図4は、本発明の実施例におけるインタリーブ読み出しアドレス生成部24の動作原理を示す説明図である。本発明の実施例における無線通信装置が備えるターボ復号器のインタリーブ読み出しアドレス生成部24は、図4に示すように、出力シンボル番号生成部23内のカウンタが生成するシンボル番号に応じて、予め定めておいた閾値に基づいて補正値を設定してやることで、図3で示した、メモリ上にデータが存在しないアドレスを生成しないようにする。即ち、後述する簡単なハードウエアを用いた演算処理でターボ符号化、復号化を行って、耐雑音性を守りかつランダム性を維持しうるよう、アドレス変換部に入力するシンボル番号を事前に補正する。このように、補正されたシンボル番号をアドレス変換部に入力することで、メモリ上にデータが存在しないアドレスの生成が防止され、インタリーブ読み出しアドレスの再計算を不要とするものである。
【0020】
図5は図2のインタリーブ読み出しアドレス生成部24の構成例を示すブロック図である。インタリーブ読み出しアドレス生成部24はパケット情報(符号化率R,データ長N)に基づき閾値を選択する閾値選択部28と、出力シンボル番号(インタリーバの場合)に対する補正値を選択する補正値選択部29と、補正値選択部29で選択された補正値と出力シンボル番号(インタリーバの場合)との加算を行う補正値加算部30と、文献1で規定されているアドレス変換部31とから構成される。閾値選択部28は、パケット情報のデータ長Nをデコードするデコーダ28aと、各N'に対する全ての閾値をストアするメモリ、例えば、テーブル28bとを有し、テーブル28bはデコーダ28aの出力に応じて閾値を選択して出力する。
【0021】
以下、N'=250の場合を例にとり、本発明の実施例によるターボ復号器13(インタリーブアドレス生成部20、インタリーブ読み出しアドレス生成部24)の構成と動作を説明する。
【0022】
閾値選択部28は、パケット情報(符号化率R,データ長N)に示されるデータ系列N=256を受信すると、デコーダ28aの出力に応じてテーブル28bのN'=250に対応する閾値を選択する。即ち、図4の原理図で示したように、閾値1=30、閾値2=61、閾値3=124、閾値4=155、閾値5=186、閾値6=217が選択され、補正値選択部29に出力される。補正値選択部29では、閾値選択部28で選択された閾値1〜6から、加減算器32で出力シンボル番号を減算し、各々の減算結果はMSB(最上位ビット)抽出器33でMSB(最上位ビット)が取り出され、取り出されたMSBは補正値判定部34に与えられて補正値判定を行う。
【0023】
補正値判定部34は図4の原理図で示したように、データ系列N'=250の場合、シンボル番号0〜30では補正値として+0、シンボル番号31〜61では補正値として+1、シンボル番号62〜124では補正値として+2、シンボル番号125〜155では補正値として+3、シンボル番号156〜186では補正値として+4、シンボル番号187〜217では補正値として+5、シンボル番号218〜249では補正値として+6をそれぞれ選択、出力する。
【0024】
補正値判定部34は単純な加算器を用いてもよいし、デコーダで構成することも可能である。図6は補正値判定部34をデコーダで構成する場合の説明図であり、上述したN'=250の場合の真理値表を示している。即ち、N'=250の場合の出力シンボル番号に対応する各閾値対応のMSBの値と、補正値(デコーダ出力値)との関係を示す。
【0025】
補正値加算部30は、出力シンボル番号(インタリーバの場合)に上記で述べた補正値選択部29により選択された補正値を加算することによって出力シンボル番号の補正値を得、これをアドレス変換部31に与える。従って、従来のアドレス変換部31を用いても、ランダム性を維持しつつメモリ上にデータが存在する範囲でインタリーブ読み出しアドレスを生成することができる。更に、データ系列N'より大きくなる読み出しアドレスが生成されることが無いため、アドレスの再計算を不要とすることができる。尚、アドレス変換部31は文献1に規定するものである。
【0026】
上述したような、インタリーブ読み出しアドレス生成部24と同様な構成と作用を有するよう、デインタリーバメモリ19のデインタリーブアドレス生成部21を構成することができる。具体的には、インタリーブアドレス生成部20の書き込みと読み出し操作をデインタリーブアドレス生成部21では逆にして、デインタリーブ書き込みアドレス生成部26に上述したインタリーブ読み出しアドレス生成部24と同じ構成・動作の回路を備えれば良い。
【0027】
図7は、本発明のターボ復号器/符号器、それを用いた無線基地局の動作を説明するための図である。以下、データ系列N=256の場合について、本発明を適用したインタリーブアドレス生成の動作例を図7に基づき詳細に説明する。 前述のようにテイルビットを除くデータ系列N'=250である。また、図2に示したインタリーバ構成でインタリーバ入力系列をD0,D1、D2、D3,…D30、D31、D32、…D61、D62,D63,D64,D65、…D192,…D247,D248,D249とする。この場合、図2の入力シンボル番号生成部22で生成される入力シンボル番号は、インタリーバ入力系列に対応して0、1、2、3、・・・30、31、32、・・・61、62、63、64、65、・・・192、・・・247、248、249となる。従って、インタリーバメモリ18には、インタリーバ入力系列D0,D1、D2、D3,…D30、D31、D32、…D61、D62,D63,D64,D65、…D192,…D247,D248,D249の順に格納される。図2の出力シンボル番号生成部23で生成される出力シンボル番号は、0、1,2、・・・249である。しかし、この状態の出力シンボル番号を図5のアドレス変換部31へ入力すると、図3で示したように、例えば、出力シンボル番号31ではデータが存在しないアドレス251が、同様に、出力シンボル番号63ではデータが存在しないアドレス254が出力されてしまう。そこで、図5の閾値選択部28において、図4に示すようなN'=250に対応する閾値1〜6を設定し、補正値選択部29で求めた補正値を用いて、出力シンボル番号を補正することで、アドレス変換入力0、1、2、・・・30、32、33、・・・62、64、65、・・・245が得られる。即ち、アドレス変換入力は、上記の、データが存在しないアドレスを生成する出力シンボル番号を含まないように修正される。そして、そのようなアドレス変換入力をアドレス変換部31でアドレス変換すると、ランダム性を維持しつつメモリ上にデータが存在する範囲でランダムなインタリーブ読み出しアドレス1、129、67、・・・248が生成される。このようなアドレスで読み出しを行うことで、入力系列が並べ替えされて、D1,D129,D67、D197、・・・D248が得られる。
【0028】
テイルビットを除くデータ系列N'=506、1018、2042、4090においても、同様の処理でインタリーブが実現できる。但し、図3に示したシンボル番号に応じて、図4における閾値を設定する必要がある。
【0029】
複数のN'の値に対応して共通の1つの復号器のみを設ける場合は、図5に示す閾値選択部28に対応すべき複数のN'に対する全ての閾値を設定しておき(例えば、図5に示す様にテーブル28bに複数のN'に対する全ての閾値を設定)、各N'に応じて対応する閾値を選択するように構成することで実現できる。
【0030】
本発明は以上の構成を備えているので、従来技術のように、インタリーブ読み出しアドレス、デインタリーブ書き込みアドレスをメモリに格納することなく、また、データが存在しないアドレスが出力される際に行うアドレスの再生成処理を行う必要がない。従って、インタリーブ読み出しアドレス生成、或いはデインタリーブ書き込みアドレス生成を処理構成が簡単な論理回路で実現することができる。
【0031】
また図5に示す実施例を論理回路で実現した場合、ゲート数は約1500ゲートとなり、従来例で構成した場合の論理規模88576ゲートに対し、約60分の1の論理規模で実現でき、回路規模を縮小することができる。
【0032】
図2に示すインタリーブ読み出しアドレス生成部24とデインタリーブ書き込みアドレス生成部26は、1つのターボ復号器の中では同一回路構成であるため共用化が可能である。図8は本発明のターボ復号器の別の構成例を示すブロック図であり、図2のインタリーブ読み出しアドレス生成部24とデインタリーブ書き込みアドレス生成部26とを共用化した構成である。入力シンボル番号生成部36では、インタリーバメモリ35に対するインタリーブ書き込みアドレスを生成する。出力シンボル番号生成部37は出力シンボル番号を出力し、アドレス生成部38では出力シンボル番号をもとに、インタリーバメモリ35に対するインタリーブ読み出しアドレスを生成する。一方、入力シンボル番号生成部40は入力シンボル番号を出力し、アドレス生成部38は入力シンボル番号をもとに、デインタリーバメモリ39に対するデインタリーブ書き込みアドレスを生成する。また、出力シンボル番号生成部41は、デインタリーバメモリ39に対するデインタリーブ読み出しアドレスを生成する。
【0033】
本発明の実施例で示した図5の構成は、前述の実施の形態のみに限定されるものではなく、種々付加変更することが可能である。例えば畳み込み符号器の内部構成では、拘束長K=5、符号化率R=1/3の場合、テイルビットは8ビットとなる。この場合、図5の閾値選択部28に、符号化方式並びにインタリーブ/デインタリーブアドレス生成法に対する閾値1〜閾値8を設定し、これらの閾値に従い補正値選択部29で補正値を求める。その補正値を用いて出力シンボル番号(インタリーバの場合)又は入力シンボル番号(デインタリーバの場合)を補正することで、ランダム性を維持しつつメモリ上にデータが存在する範囲でインタリーブ読み出しアドレスを生成することができる。
【0034】
通信システムにおいて、ターボ符号器とターボ復号器の処理内容は、畳み込み符号器の拘束長K、符号化率Rなど予め定めたパラメータで決定される。またターボ復号器のインタリーバ、ターボ符号器のインタリーバの処理すべき内容は同一である。すなわち、上述した本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。
【0035】
図9は本発明のターボ符号器14の構成例を示すブロック図である。ターボ符号器14はデータ系列Xsを畳み込み符号化する畳み込み符号器43と、インタリーブされたデータ系列Ysを畳み込み符号化する畳み込み符号器44と、インタリーバメモリ45とを備え、更に、インタリーバメモリ45に対して書き込み/読み出しアドレスの管理を行うインタリーブアドレス生成部20を備える。インタリーバメモリ45に対する書き込みアドレスを生成する入力シンボル番号生成部22は、外部より供給される入力シンボルクロックを受け、このクロックに従ってシーケンシャルな番号を生成し、入力系列をインタリーバメモリ45に書き込むためのインタリーブ書き込みアドレスを生成する。内蔵のカウンタが生成するシンボル番号を出力する出力シンボル番号生成部23は、入力シンボル番号生成部22に供給される入力シンボルクロックと同様の、外部からの出力シンボルクロックの供給を受け、このクロックをカウンタでカウントし、カウント値に従ってシーケンシャルな番号(出力シンボル番号)を生成する。本発明はメモリからランダムな読み出しアドレスを生成するもので、インタリーブ読み出しアドレス生成部24は、出力シンボル番号生成部23で生成された出力シンボル番号に対して、文献1の規定で計算されたメモリ上にデータが存在しないアドレスを生成しないように事前に補正値を加え、インタリーバメモリ45に格納されたデータ系列をランダムに読み出すインタリーブ読み出しアドレスを生成する。以上の構成を備えているので、本発明のターボ復号器のインタリーバを用いればターボ符号器のインタリーバを実現できる。
【0036】
【発明の効果】
以上のように、本発明によれば、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を少ない回路規模で実現できる効果がある。また、インタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部を共用化することで更に小さい回路規模で実現できる効果がある上、消費電力を低減する効果もある。更に、図1に示すようなターボ符号を用いた無線通信を行う際にはアドレス生成の再計算を行う必要がないので、高速通信が可能となる。
【図面の簡単な説明】
【図1】本発明によるターボ復号器/符号器を備えた無線基地局を用いた通信システムの構成例を示すブロック図。
【図2】本発明の実施例のターボ復号器の構成例を示すブロック図。
【図3】3GPP2で規定したインタリーブアドレス生成の動作を説明する図。
【図4】本発明の実施例のターボ復号器/符号器が有するインタリーブ読み出しアドレス生成部の動作原理を説明する図。
【図5】本発明の実施例のターボ復号器/符号器が有するインタリーブ読み出しアドレス生成部或いはデインタリーブ書き込みアドレス生成部の構成例を示すブロック図。
【図6】本発明の実施例のターボ復号器/符号器が有するアドレス生成部を構成する補正値判定部の動作論理を示す真理値表。
【図7】本発明のターボ復号器/符号器を備えた無線基地局の動作を説明する図。
【図8】本発明の実施例のターボ復号器/符号器の別の構成例を示すブロック図。
【図9】本発明の実施例のターボ符号器の構成例を示すブロック図。
【符号の説明】
13・・・ターボ復号器、 14・・・ターボ符号器、
16,17・・・誤り訂正復号器、 18・・・インタリーバメモリ、
19・・・デインタリーバメモリ、 20・・・インタリーブアドレス生成部、21・・・デインタリーブアドレス生成部、
22,25・・・入力シンボル番号生成部、
23,27・・・出力シンボル番号生成部、
24・・・インタリーブ読み出しアドレス生成部、
26・・・デインタリーブ書き込みアドレス生成部、
28・・・閾値選択部、 29・・・補正値選択部、
30・・・補正値加算部、 31・・・アドレス変換部、
100・・・無線基地局。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a turbo encoder, a turbo decoder that receives encoded data, corrects and decodes the encoded data, and a radio base station including the turbo encoder and the decoder.
[0002]
[Prior art]
In next-generation wireless communication, communication is performed using a turbo code in order to provide random and burst noise immunity.
In addition to generating convolutional encoding of data Xs to generate packet sequences (data series) X1... Xn, the data Xs is converted to CGP of 3GPP2 issued on October 27, 2000. S0024 (v2.0) "cdma2000 High Rate Packet Data Air Interface Specification" described on pages 9-43 to 44 (hereinafter abbreviated as reference 1), and the data Ys whose order is changed according to the predetermined rule is convolutional code. To generate another packet sequence (data series) Y1... Ym, and these packet sequences are also transmitted / received (encoded / decoded) for communication. The data sequence order conversion is called interleaving, and the inverse conversion is called deinterleaving.
[0003]
[0004]
Therefore, when realizing the address generation unit, it is necessary to regenerate the read address from the memory so as to have an address correction function. When such an address regeneration process is performed, the address generation processing configuration becomes complicated, and an extra processing time is required, which increases the processing delay of the turbo decoder.
[0005]
When trying to specifically configure the address generation unit, the corrected read address is also tabulated in advance, which also serves as a correction, and the correct read address is obtained by quoting the read address calculated in
[0006]
[Problems to be solved by the invention]
In the turbo decoder of
[0007]
In the current communication system, it is common to prepare a plurality of data sequences corresponding to the data transmission rate, and select and communicate the data sequence corresponding to the transmission rate according to the communication state. In such a communication system, when the data sequence N = 512, the memory is 9 × 512 = 4608 bits, when the data sequence N = 1024, the memory is 10 × 1024 = 10240 bits, and when the data sequence N = 2048, the memory If 11 × 2048 = 222528 bits and the data sequence N = 4096, the memory requires a capacity of 12 × 4096 = 49152. That is, if it is attempted to support all the data series N = 256, 512, 1024, 2048, and 4096 with the conventional decoder, a total memory capacity of 88576 bits is required. Therefore, the circuit scale is greatly increased, resulting in an increase in power consumption.
[0008]
An object of the present invention is to provide a turbo coder and a turbo decoder capable of realizing an interleave read address generation unit or a deinterleave write address generation unit with a small circuit scale, and a radio base station having the same.
[0009]
Another object of the present invention is to provide a turbo encoder and a turbo decoding that can realize a smaller circuit scale and reduce power consumption by sharing the interleave read address generation unit and the deinterleave write address generation unit. And a radio base station having the same.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, in one aspect of the present invention, the interleave address generation unit of the turbo decoder sets a correction value based on a predetermined threshold according to a symbol number generated by the counter. To. As a result, even according to the regulations shown in
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a turbo decoder / encoder of the present invention and a radio base station including these will be described in detail with reference to the accompanying drawings. In the following description and each drawing, the same reference numerals are used for components having the same function, and the duplicate description is omitted.
[0012]
FIG. 1 is a block diagram showing an example of the overall configuration of a wireless communication system including a wireless base station equipped with a turbo decoder / turbo encoder of the present invention. The wireless communication system includes a wireless base station 100,
[0013]
More specifically, the
[0014]
FIG. 2 is a block diagram showing a configuration example of the
[0015]
The
[0016]
Although the detailed configuration and operation will be described later, in the present invention, a random read address is generated from the memory. That is, the interleave read
[0017]
The deinterleave address generator 21 manages write / read addresses for the
[0018]
FIG. 3 is an explanatory diagram showing addresses for which no data exists in the memory generated according to the stipulations of
[0019]
FIG. 4 is an explanatory diagram showing the operation principle of the interleave read
[0020]
FIG. 5 is a block diagram illustrating a configuration example of the interleave read
[0021]
Hereinafter, the configuration and operation of the turbo decoder 13 (interleave
[0022]
When the
[0023]
As shown in the principle diagram of FIG. 4, when the data series N ′ = 250, the correction
[0024]
The correction
[0025]
The correction
[0026]
The deinterleave address generator 21 of the
[0027]
FIG. 7 is a diagram for explaining the operation of a turbo decoder / encoder of the present invention and a radio base station using the same. Hereinafter, an operation example of generating an interleave address to which the present invention is applied will be described in detail with reference to FIG. As described above, the data series excluding tail bits is N ′ = 250. Further, with the interleaver configuration shown in FIG. 2, the interleaver input sequences are D0, D1, D2, D3,... D30, D31, D32, ... D61, D62, D63, D64, D65, ... D192,. To do. In this case, the input symbol numbers generated by the input symbol
[0028]
Interleaving can be realized by the same processing in the data series N ′ = 506, 1018, 2042, and 4090 excluding tail bits. However, the threshold in FIG. 4 needs to be set according to the symbol number shown in FIG.
[0029]
When only one common decoder is provided corresponding to a plurality of N ′ values, all threshold values for the plurality of N ′ to be associated with the
[0030]
Since the present invention has the above-described configuration, it is not necessary to store the interleave read address and the deinterleave write address in the memory as in the prior art, and the address to be executed when an address where no data exists is output. There is no need to perform regeneration processing. Therefore, interleave read address generation or deinterleave write address generation can be realized by a logic circuit with a simple processing configuration.
[0031]
When the embodiment shown in FIG. 5 is realized by a logic circuit, the number of gates is about 1500 gates, which can be realized with a logic scale of about 1/60 of the logic scale of 88576 gates configured in the conventional example. The scale can be reduced.
[0032]
The interleave read
[0033]
The configuration of FIG. 5 shown in the embodiment of the present invention is not limited to the above-described embodiment, and various additions and changes can be made. For example, in the internal configuration of the convolutional encoder, when the constraint length K = 5 and the coding rate R = 1/3, the tail bits are 8 bits. In this case,
[0034]
In the communication system, the processing contents of the turbo encoder and the turbo decoder are determined by predetermined parameters such as the constraining encoder constraint length K and coding rate R. The contents to be processed by the interleaver of the turbo decoder and the interleaver of the turbo encoder are the same. That is, if the above-described turbo decoder interleaver of the present invention is used, a turbo encoder interleaver can be realized.
[0035]
FIG. 9 is a block diagram showing a configuration example of the turbo encoder 14 of the present invention. The turbo encoder 14 includes a
[0036]
【The invention's effect】
As described above, according to the present invention, there is an effect that the interleave read address generation unit or the deinterleave write address generation unit can be realized with a small circuit scale. Further, by sharing the interleave read address generation unit or deinterleave write address generation unit, there is an effect that can be realized with a smaller circuit scale, and there is also an effect of reducing power consumption. Further, when wireless communication using a turbo code as shown in FIG. 1 is performed, it is not necessary to recalculate address generation, so that high-speed communication is possible.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration example of a communication system using a radio base station including a turbo decoder / encoder according to the present invention.
FIG. 2 is a block diagram showing a configuration example of a turbo decoder according to an embodiment of the present invention.
FIG. 3 is a diagram for explaining an operation of generating an interleave address defined by 3GPP2.
FIG. 4 is a diagram illustrating an operation principle of an interleave read address generation unit included in a turbo decoder / encoder according to an embodiment of the present invention.
FIG. 5 is a block diagram illustrating a configuration example of an interleave read address generation unit or a deinterleave write address generation unit included in a turbo decoder / encoder according to an embodiment of the present invention.
FIG. 6 is a truth table showing an operation logic of a correction value determination unit constituting an address generation unit included in the turbo decoder / encoder according to the embodiment of the present invention.
FIG. 7 is a diagram for explaining the operation of a radio base station including a turbo decoder / encoder according to the present invention.
FIG. 8 is a block diagram showing another configuration example of the turbo decoder / encoder according to the embodiment of the present invention.
FIG. 9 is a block diagram illustrating a configuration example of a turbo encoder according to an embodiment of the present invention.
[Explanation of symbols]
13 ... turbo decoder, 14 ... turbo encoder,
16, 17 ... error correction decoder, 18 ... interleaver memory,
19 ... Deinterleaver memory, 20 ... Interleave address generator, 21 ... Deinterleave address generator,
22, 25... Input symbol number generation unit,
23, 27... Output symbol number generation unit,
24: Interleave read address generator,
26: Deinterleave write address generator,
28... Threshold selection unit, 29... Correction value selection unit,
30 ... correction value addition unit, 31 ... address conversion unit,
100: Wireless base station.
Claims (9)
該第1の復号部によって算出された軟出力復号結果をインタリーバ入力系列として格納するインタリーバメモリと、
前記インタリーバメモリに前記インタリーバ入力系列を格納するための書き込みアドレスと、前記インタリーバメモリに格納されたインタリーバ入力系列をランダムに読み出すための読出しアドレスとを生成するインタリーブアドレス生成部とを備え、
前記インタリーブアドレス生成部は、前記インタリーバメモリに格納されたインタリーバ入力系列をランダムに読み出すためのアドレスが、前記インタリーバ入力系列の情報ビット数からテイルビットを除いたビット数を超える場合、前記インタリーバ入力系列のシンボル番号に補正値を加えて補正し、該補正されたインタリーバ入力系列のシンボル番号をアドレス変換して前記読出しアドレスを得るターボ復号器であって、
前記インタリーブアドレス生成部は、前記インタリーバ入力系列を前記インタリーバメモリに格納するためのアドレスとして前記インタリーバ入力系列のシンボル番号を指定し、
前記インタリーバに格納されたインタリーバ入力系列の読み出しアドレスとして、前記インタリーバに格納されたインタリーバ入力系列のシンボル番号を順次用いてアドレス変換することにより前記読出しアドレスを得るとともに、
前記インタリーバメモリに格納されたインタリーバ入力系列のシンボル番号を順次生成する出力シンボル番号生成部と、前記出力シンボル番号生成部が生成したシンボル番号に対して、固有の閾値を設定する閾値選択部とを有することを特徴とするターボ復号器。First and second error correction decoding units that perform error correction decoding on the encoded data;
An interleaver memory for storing the soft output decoding result calculated by the first decoding unit as an interleaver input sequence;
An interleave address generator for generating a write address for storing the interleaver input sequence in the interleaver memory and a read address for randomly reading the interleaver input sequence stored in the interleaver memory;
The interleave address generator generates the interleaver input sequence when an address for randomly reading the interleaver input sequence stored in the interleaver memory exceeds the number of bits excluding tail bits from the information bit number of the interleaver input sequence. A turbo decoder for correcting the symbol number by adding a correction value and converting the symbol number of the corrected interleaver input sequence to obtain the read address ,
The interleave address generation unit specifies a symbol number of the interleaver input sequence as an address for storing the interleaver input sequence in the interleaver memory;
As the read address of the interleaver input sequence stored in the interleaver, the read address is obtained by performing address conversion using the symbol numbers of the interleaver input sequence stored in the interleaver sequentially,
An output symbol number generation unit that sequentially generates symbol numbers of an interleaver input sequence stored in the interleaver memory; and a threshold selection unit that sets a specific threshold for the symbol numbers generated by the output symbol number generation unit. A turbo decoder comprising:
前記ベースバンド部は、符号化されたデータを復号するターボ復号器を備え、
前記ターボ復号器は、前記符号化されたデータの誤り訂正復号を行う第1及び第2の誤り訂正復号部と、第1の複数の復号部によって算出された軟出力復号結果をインタリーバ入力系列として格納するインタリーバメモリと、前記インタリーバメモリに前記インタリーバ入力系列を格納するための書き込みアドレスと、前記インタリーバメモリに格納されたインタリーバ入力系列をランダムに読み出すための読出しアドレスとを生成するインタリーブアドレス生成部とを有し、
前記インタリーブアドレス生成部は、前記インタリーバメモリに格納されたインタリーバ入力系列をランダムに読み出すためのアドレスが、前記インタリーバ入力系列の情報ビット数からテイルビットを除いたビット数を超える場合、前記インタリーバ入力系列のシンボル番号に補正値を加えて補正し、該補正されたインタリーバ入力系列のシンボル番号をアドレス変換して前記読出しアドレスを得る無線基地局であって、前記インタリーブアドレス生成部は、前記インタリーバ入力系列を前記インタリーバメモリに格納するためのアドレスとして前記インタリーバ入力系列のシンボル番号を指定し、前記インタリーバメモリに格納されたインタリーバ入力系列の読み出しアドレスとして、前記インタリーバに 格納されたインタリーバ入力系列のシンボル番号を順次用いてアドレス変換することにより前記読出しアドレスを得るとともに、前記インタリーバメモリに格納されたインタリーバ入力系列のシンボル番号を順次生成する出力シンボル番号生成部と、前記出力シンボル番号生成部が生成したシンボル番号に対して、固有の閾値を設定する閾値選択部とを有することを特徴とする無線基地局。In a radio base station comprising an antenna, a radio frequency processing unit, a baseband unit, and a communication interface for interfacing with the baseband unit and a communication network,
The baseband unit includes a turbo decoder that decodes encoded data,
The turbo decoder uses first and second error correction decoding units that perform error correction decoding of the encoded data, and a soft output decoding result calculated by the first plurality of decoding units as an interleaver input sequence. An interleaver memory for storing, an interleave address generator for generating a write address for storing the interleaver input sequence in the interleaver memory, and a read address for randomly reading the interleaver input sequence stored in the interleaver memory; Have
The interleave address generator generates the interleaver input sequence when the address for randomly reading the interleaver input sequence stored in the interleaver memory exceeds the number of bits excluding tail bits from the information bit number of the interleaver input sequence. A radio base station that corrects the symbol number by adding a correction value and converts the symbol number of the corrected interleaver input sequence to obtain the read address , wherein the interleave address generation unit includes the interleaver input sequence the specify the symbol number of the interleaver input sequence as an address for storing in said interleaver memory, as a read address of the interleaver input sequence stored in the interleaver memory, interleaver input system stored in the interleaver The symbol numbers of the interleaver input sequence stored in the interleaver memory and the output symbol number generation unit sequentially generate the read address by performing address conversion using the symbol numbers sequentially. A radio base station , comprising: a threshold selection unit that sets a unique threshold for the generated symbol number .
伝送する情報ビットを格納するインタリーバメモリと、
前記インタリーバメモリに格納された情報ビットをランダムに読み出すためのインタリーブアドレスとを生成するインタリーブアドレス生成部とを備え、
前記インタリーブアドレス生成部は、入力シンボル系列に対応するシンボル番号を、固有のアドレス変換法によりアドレス変換してインタリーブアドレスを生成し、変換後のアドレスが、シンボル番号を予め設定した値以外である場合は、予め設定したルールで補正し、該補正されたシンボル番号をアドレス変換して前記インタリーブアドレスを得るターボ符号器であって、
前記インタリーブアドレス生成部は、前記インタリーバメモリに格納されたインタリーバ入力系列のシンボル番号を順次生成する出力シンボル番号生成部と、前記出力シンボル番号生成部が生成したシンボル番号に対して、固有の閾値を設定する閾値選択部とを有することを特徴とするターボ符号器。A plurality of convolutional encoders that perform convolutional coding on the information bits to be transmitted;
An interleaver memory for storing information bits to be transmitted;
An interleave address generator for generating an interleave address for randomly reading information bits stored in the interleaver memory,
The interleave address generation unit generates an interleave address by converting the symbol number corresponding to the input symbol sequence by a unique address conversion method, and the converted address is other than a value in which the symbol number is set in advance Is a turbo encoder that corrects according to a preset rule, converts the corrected symbol number into an address, and obtains the interleave address ,
The interleave address generator generates an output symbol number generator that sequentially generates symbol numbers of an interleaver input sequence stored in the interleaver memory, and sets a unique threshold for the symbol numbers generated by the output symbol number generator. A turbo encoder comprising a threshold selection unit to be set .
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