JP3847973B2 - Bump formation method - Google Patents

Bump formation method Download PDF

Info

Publication number
JP3847973B2
JP3847973B2 JP27325898A JP27325898A JP3847973B2 JP 3847973 B2 JP3847973 B2 JP 3847973B2 JP 27325898 A JP27325898 A JP 27325898A JP 27325898 A JP27325898 A JP 27325898A JP 3847973 B2 JP3847973 B2 JP 3847973B2
Authority
JP
Japan
Prior art keywords
bump
hole
terminal portion
forming
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27325898A
Other languages
Japanese (ja)
Other versions
JP2000106379A (en
Inventor
和孝 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP27325898A priority Critical patent/JP3847973B2/en
Publication of JP2000106379A publication Critical patent/JP2000106379A/en
Application granted granted Critical
Publication of JP3847973B2 publication Critical patent/JP3847973B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本願発明は、端子部が形成された所定の対象物に、上記端子部に導通するバンプを形成する方法に関する。
【０００２】
【従来の技術】
従来より、たとえば半導体チップに形成された端子パッド上にバンプを形成する方法としては、端子パッドに対応させて導体粒を載置し、これを溶融・固化させる方法がある。この方法では、まず、図６（ａ）に示したように上記端子パッド１０が臨むようにして半導体チップ１上にレジスト層２が形成される。上記レジスト層２は、たとえば上記半導体チップ１上に感光性樹脂層を形成した後に所定のマスクを用いて露光し、端子パッド１０上に形成されたレジスト層２を現像除去することによって形成される。次いで、同図（ｂ）に示したように、レジスト層２が現像除去されて貫通孔２０とされた領域に導体粒３を載置する。この導体粒３としては、ボール状とされた金やハンダなどが用いられる。さらに、同図（ｃ）に示したように、導体粒３を溶融・固化させた後にレジスト層２を除去することによって端子パッド１０上にバンプ３０が形成される。
【０００３】
【発明が解決しようとする課題】
上記した方法では、導体粒３を溶融させることによって上記貫通孔２０内に液状とされた導体３が充填されて液状導体３が上記端子パッド１０と接触させられ、液状導体３を固化させることによってバンプ３０とされる。しかしながら、レジスト層２が樹脂によって形成されて、上記貫通孔２０の内面が樹脂によって構成されていることから、金属によって構成された液状導体３では上記貫通孔２０の内面が濡れにくい。このため、溶融した液状導体３を上記貫通孔２０内のすみずみにまで行き渡らせるのは困難であり、この状態において液状導体３を固化させたとしても機械的および電気的に良好な接続状態を得るのは困難である。また、上記端子パッド１０は、アルミニウムなどによって形成されており、導体粒３はハンダや金などによって構成されている。すなわち、端子パッド１０が酸化しやすいアルミニウムによって構成されており、また端子パッド１０とバンプ３０とが異種の金属の接続とされているため、このような理由からも良好な接続状態を得るのは困難である。
【０００４】
本願発明は、上記した事情のもとで考え出されたものであって、半導体チップなどの所定の対象物の端子部に、良好な接続状態が確保されたバンプを形成できるようにするをその課題としている。
【０００５】
【発明の開示】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００６】
すなわち、本願発明の第１の側面により提供されるバンプ形成方法は、端子部が形成された所定の対象物に、上記端子部に導通するバンプを形成する方法であって、上記対象物における端子部形成面側に絶縁層を形成するとともに、この絶縁層に貫通孔を形成してこの貫通孔から上記端子部を臨ませる工程と、上記端子部における上記貫通孔から臨む面および上記貫通孔の内周面に、上記絶縁層の上面に及ばないようにして無電解メッキにより金属の導電層を形成する工程と、上記貫通孔に対応させて所定の大きさの金属の導体粒を載置する工程と、上記導体粒を溶融させて上記貫通孔内を導体成分で充填する工程と、を含み、上記溶融させた金属導体成分を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもち、上下厚みが上記絶縁層の厚みと略同等のバンプを形成することを特徴としている。
【０００７】
なお、バンプが形成される対象物としては、半導体チップ、半導体チップを構成すべき複数の回路素子が一体的に造り込まれたウエハ、半導体チップが実装されて半導体装置を構成する絶縁性基板、あるいは電子部品が実装される回路基板などが挙げられる。
【０００８】
上記したバンプ形成方法では、まず端子部形成面側に絶縁層が形成され、この絶縁層に端子部が臨むようにして貫通孔が形成される。すなわち、絶縁層がレジスト層とされる。そして、上記端子部の上面および貫通孔の内周面に無電解メッキにより導電層を形成した後に導体粒を溶融させることによって上記貫通孔内が導電成分で充填される。本願発明では、溶融した導電成分が充填される空間は、導電層によって囲まれている。この導電層は、無電解メッキによって形成されることから、上記端子部の上面ばかりでなく、上記貫通孔の内周面にも良好に形成される。
【０００９】
従来においては、導電成分が充填される空間は、樹脂により構成されたレジスト層によって囲まれているために、空間を形成している内面（貫通孔の内面）が金属により構成された導体では濡れにくかった。このため、上記空間内のすみずみにまで溶融した導電成分を行き渡らせるのは困難であった。これに対して本願発明では、導電成分が充填される空間が無電解メッキにより形成された導電成分、すなわち金属によって囲まれている。このため、導体粒（たとえば金属粒）を溶融させた場合には、樹脂によって空間内が囲まれている場合と比較すれば空間の内面が溶融した導電成分によって濡れやすい。すなわち、上記空間内に溶融した導電成分が行き渡りやすく、溶融した導電成分が固化した場合には、上記端子部に対して強固に接続され、良好な電気的な接続状態が維持されている。
【００１０】
なお、従来のバンプ形成方法におけるレジスト層に相当する絶縁層は、バンプが形成された後に除去してもよく、また除去せずにそのまま残しておいてもよい。上記絶縁層は、端子部のみを露出させるようにして形成されており、しかも絶縁性を有することから、レジスト層としての絶縁層を残しておけば、これをバンプが形成される対象物の保護膜とすることができる。とくに、半導体チップやウエハにおいては、バンプを形成すべき面側に回路素子が造り込まれていることから保護膜を形成する必要性が高く、この保護膜として絶縁層（レジスト層）を利用すれば、保護膜の形成およびレジスト層の除去といった作業工程を減らすことができる。これにより、製造コストの低減を図ることができる。ただし、絶縁層を残しておいて保護膜として利用する場合には、溶融した導電成分が充填される空間の容積に対して、導電成分の量を多くしておく必要がある。このようにすれば、導電成分が固化した場合には、上記空間から導体成分の一部がはみ出した恰好とされることから、絶縁層を除去せずに残しておいても上記空間からはみ出した部分をバンプとして利用することができる。
【００１１】
本願発明の第２の側面により提供されるバンプ形成方法は、貫通孔が形成され、かつこの貫通孔から臨むようにして一面側に端子部が形成された絶縁性基板に、上記端子部に導通するバンプを上記絶縁性基板の他面側に形成する方法であって、上記端子部における上記貫通孔から臨んでいる領域および上記貫通孔の内周面に、上記絶縁性基板の他面に及ばないようにして無電解メッキにより金属の導電層を形成する工程と、上記貫通孔に対応させて所定の大きさの金属の導体粒を載置する工程と、上記導体粒を溶融させて上記貫通孔内を導体成分で充填する工程と、を含み、上記溶融させた金属導体成分を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもち、上下厚みが上記絶縁層の厚みと略同等のバンプを形成することを特徴としている。
【００１２】
ところで、絶縁性基板に半導体チップが実装された構成の半導体装置においては、ＢＧＡ（ボールグリッドアレイ）と称される半導体装置のように上記絶縁性基板の裏面側に突出するようにしてボール状の外部端子部を形成する場合がある。この外部端子部を形成する場合にも、上述した本願発明の第１の側面に記載したバンプ形成方法と同様な技術思想を採用することができる。
【００１３】
すなわち、上記絶縁性基板には、上下に貫通する複数の貫通孔が形成されており、この貫通孔を介して絶縁性基板の端子部が外部端子部と導通している。この構成では、上記貫通孔の一方の開口が端子部によって閉塞されており、貫通孔の内面および端子部によって空間が形成されている。この空間は、第１の側面のバンプ形成方法において、上記対象物の端子パッドを露出させるようにしてレジスト層を形成した場合の空間（貫通孔）に対応している。言い換えれば、絶縁性基板自体がレジスト層の役割を果している。このため、絶縁性基板の貫通孔の内面および端子部に電解メッキによって導電層を形成し、この導電層によって囲まれる空間内に導体を溶融して充填すれば、第１の側面のバンプ形成方法の場合と同様に強固に接続されたバンプが形成される。
【００１４】
なお、このような絶縁性基板に対するバンプの形成は、半導体チップが実装された後に行ってもよく、また半導体チップが実装される前に行ってもよい。
【００１５】
本願発明の第３の側面により提供されるバンプ形成方法は、上述した本願発明の第１の側面または第２の側面に記載したいずれかのバンプ形成方法において、上記バンプと上記導電層とを同種の金属によって形成することを特徴としている。なお、上記バンプは、たとえば金またはハンダによって形成される。
【００１６】
従来においては、アルミニウムなどによって形成された端子パッド上に、ハンダや金などのバンプが形成されていたため、端子パッドが酸化し、また異種金属の接続であるため良好な接続状態を得るのが困難であった。本願発明では、無電解メッキによって端子部（端子パッド）上に金メッキまたはハンダメッキが施されているため、たとえ端子部（端子パッド）が酸化しやすいアルミニウムなどによって形成されていたとしても、メッキ形成された導電層によって端子部（端子パッド）の酸化が回避されている。これにより、バンプと導電層、すなわちバンプと端子部（端子パッド）との間の接続状態を良好なものとすることができる。また、バンプを導電層と同種の金属によって形成すれば、バンプと導電層との接続が同種の金属どうしの接続となるため、これによってもバンプと導電層、すなわちバンプと端子部（端子パッド）との間の接続状態を良好なものとすることができる。
【００１７】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１８】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を図面を参照して具体的に説明する。図１は、本願発明のバンプ形成方法によってバンプが形成された半導体チップ一例を説明するための断面図、図２は、上記半導体チップのバンプ周りを拡大した図、図３は、本願発明のバンプ形成方法を説明するための図である。なお、これらの図において、従来例を説明するために参照した図面に表されていた要素や部分などと同等なものには同一の符号を付してある。
【００１９】
図１に示すように、上記半導体チップ１は、その主面１ａ側に所定の回路素子（図示略）が一体的に造り込まれているとともに、上記回路素子と導通する複数の端子パッド１０，…が形成されている。そして、上記半導体チップ３の主面１ａ全体を覆うようにして、かつ上記各端子パッド１０，…を露出させるようにしてポリイミド樹脂などの絶縁層２が形成されている。
【００２０】
この絶縁層２は、後述するようにバンプ３０を形成する際に形成したレジスト層を除去せずに残しておいたものであり、主面１ａに形成された回路素子を保護する役割を果している。また、上記絶縁層２には、図２に良く表れているように複数の貫通孔２０が形成されており、それぞれの貫通孔２０から上記半導体チップ１の各端子パッド１０が臨んだ恰好とされている。そして、各貫通孔２０の内面および各端子パッド１０の上面には、無電解メッキによって導電層４が形成されている。すなわち、貫通孔２０および端子パッド１０により形成される空間２０ａが導電層４によって囲まれた恰好とされている。上記空間２０ａ内には、金またはハンダが充填され、さらに上記絶縁層２から突出するようにしてバンプ３０が形成されている。
【００２１】
上記のように構成された半導体チップ１においては、絶縁層２およびバンプ３０が以下のようにして形成される。すなわち、図３（ａ）に示したように、まず半導体チップ１の主面１ａ全体を覆うようにしてレジスト層２を形成する。このレジスト層２は、感光性ポリイミドなど感光性樹脂を塗布するなどして形成される。次いで、図３（ｂ）に示したように、各端子パッド１０の上部領域のレジスト層２を部分的に除去してレジスト層２の上下に貫通する貫通孔２０を複数形成する。レジスト層２の部分的な除去は、たとえば所定のマスクを用いてレジスト層２を露光し、端子パッド１０上に形成されたレジスト層２を現像除去することによって行われる。このようにして各端子パッド１０が露出させられた場合には、実質的には残されたレジスト層２が図１および図２を参照して説明した半導体チップ１の絶縁層２とされる。
【００２２】
そして、図３（ｃ）に示したように、無電解メッキによって各貫通孔２０の内面および各端子パッド１０の上面に導電層４を形成する。ここで、電解メッキを行わずに、無電解メッキにより導電層４を形成するのは、電解メッキであれば端子パッド１０の上部にメッキ層が成長していくため、貫通孔２０の内面に選択的に導電層４を形成するのが困難だからである。なお、導電層４は、たとえば金またはハンダによって形成される。
【００２３】
さらに、図３（ｄ）に示したように、各貫通孔２０に対応させて導体粒３を載置する。この導体粒３としては、導電層４と同種の金属、たとえば金またはハンダにより形成されたものが好適に使用され、また導電層４によって囲まれる空間２０ａの体積よりも大の体積を有するものが使用される。
【００２４】
最後に、図３（ｅ）に示したように、導電粒３が載置された状態で半導体チップ１を加熱炉に搬入して導電粒を溶融させる。このとき、溶融された導電粒３によって上記空間２０ａ内が充填される。また、導電粒３の体積が上記空間２０ａの体積よりも大きくなされていることから、溶融した導電粒３の一部は上記空間２０ａの上部に突出し、この突出部分は表面張力によって球状に保たれる。
【００２５】
従来においては、導電成分３が充填される空間２０ａは、樹脂により構成されたレジスト層２によって囲まれているために、空間２０ａを形成している内面（貫通孔の内面）は、金属により構成された導体３では濡れにくかった。このため、上記空間２０ａ内のすみずみにまで溶融した導電成分を行き渡らせるのは困難であったのは上述の通りである。これに対して本実施形態では、導電成分３が充填される空間２０ａが無電解メッキにより形成された導電層４、すなわち金属によって囲まれている。このため、導電粒３を溶融させた場合には、樹脂によって空間２０ａ内が囲まれている場合と比較すれば空間２０ａの内面が溶融した導電成分３によって濡れやすい。すなわち、上記空間２０ａ内に溶融した導電成分３が行き渡りやすく、溶融した導電成分３が固化した場合には、上記端子パッド１０に対して強固に接続され、良好な電気的な接続状態が維持されている。
【００２６】
また、本実施形態では、無電解メッキによって端子パッド１０上に金メッキまたはハンダメッキが施されているため、たとえ端子パッド１０が酸化しやすいアルミニウムなどによって形成されていたとしても、メッキ形成された導電層４によって端子パッド１０の酸化が回避される。これにより、バンプ３０と導電層４、すなわちバンプ３０と端子パッド１０との間の接続状態を良好なものとすることができる。また、バンプ３０を導電層４と同種の金属によって形成すれば、バンプ３０と導電層４との接続が同種の金属どうしの接続となるため、これによってもバンプ３０と導電層４、すなわちバンプ３０と端子パッド１０との間の接続状態を良好なものとすることができる。
【００２７】
なお、本実施形態では、半導体チップ１に形成された端子パッド１０上にバンプ３０を形成する場合について説明したが、本願発明の技術思想は、半導体チップ１とされる前の段階、すなわち半導体チップ１となるべき複数の回路素子が一体的に造り込まれたウエハ（図示略）の状態において端子パッド上にバンプを形成する場合にも適用することができる。また、各種の電子部品が実装される回路基板の端子パッド（端子部）にバンプを形成する場合にも適用することができ、半導体装置を構成する絶縁性基板上にバンプを形成する場合にも適用できる。
【００２８】
後者の場合のもう少し具体的に説明するなら、半導体装置においては、複数の端子部が形成された絶縁性基板上に、上記各端子部と半導体チップの端子部とを対向させて絶縁性基板上に半導体チップを実装して半導体装置を構成する場合がある。この種の半導体装置においては、絶縁性基板の端子部と半導体チップの端子部とを電気的に接続する場合に、絶縁性基板の端子部をバンプ状に形成する必要が生じることがある。このような場合に、絶縁性基板の端子部をバンプ状に形成するのに上記実施形態において説明したバンプ形成方法を適用することもできる。
【００２９】
ところで、絶縁性基板に半導体チップが実装された構成の半導体装置においては、図４に示したＢＧＡ（ボールグリッドアレイ）と称される半導体装置５のように上記絶縁性基板６０の裏面側に突出するようにしてボール状の外部端子部３０を形成する場合がある。この外部端子部３０を形成する場合にも、上述したバンプ形成方法と同様な技術思想を採用することができる。
【００３０】
上記絶縁性基板６には、上下に貫通する複数の貫通孔６１が形成されており、この貫通孔６１を介して絶縁性基板６の端子部６０が外部端子部３０と導通している。すなわち、絶縁性基板２に着目すれば、図５に示したように上記貫通孔６１の一方の開口が端子部６０によって閉塞されており、貫通孔６１の内面および端子部６０によって空間６１ａが形成されている。この空間６１ａは、上記した半導体チップのバンプ形成方法において、半導体チップ１の端子パッド１０を露出させるようにしてレジスト層２を形成した場合の空間２０ａに対応している（図３（ｂ）参照）。言い換えれば、絶縁性基板６自体がレジスト層２の役割を果している。このため、絶縁性基板６の貫通孔６の内面および端子部６０に電解メッキによって導電層を形成し、この導電層によって囲まれる空間６０ａ内に導体を溶融して充填すれば、半導体チップのバンプ形成方法の場合と同様に強固に接続されたバンプが形成される。
【００３１】
なお、このような絶縁性基板６に対するバンプの形成は、半導体チップ１が実装された後に行ってもよく、また半導体チップ１が実装される前に行ってもよい。
【図面の簡単な説明】
【図１】本願発明のバンプ形成方法によってバンプが形成された半導体チップ一例を説明するための断面図である。
【図２】上記半導体チップのバンプ周りを拡大した図である。
【図３】本願発明のバンプ形成方法を説明するための図である。
【図４】本願発明のバンプ形成方法によってバンプが形成された半導体装置の一例を表す断面図である。
【図５】上記半導体装置の絶縁性基板の要部拡大図である。
【図６】従来のバンプ形成方法を説明するための図である。
【符号の説明】
１ 半導体チップ（対象物としての）
２ 絶縁層（レジスト層）
３ 導体粒
４ 導電層
５ 半導体装置
６ 絶縁性基板
１０ 端子パッド（半導体チップの）
２０ 貫通孔（絶縁層の）
２０ａ 空間（導電層によって囲まれる）
３０ バンプ
６０ 端子部（絶縁性基板の）
６１ 貫通孔（絶縁性基板の）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of forming a bump conducting to the terminal portion on a predetermined object on which the terminal portion is formed.
[0002]
[Prior art]
Conventionally, for example, as a method of forming a bump on a terminal pad formed on a semiconductor chip, there is a method of placing a conductor grain corresponding to the terminal pad, and melting and solidifying it. In this method, first, the resist layer 2 is formed on the semiconductor chip 1 so that the terminal pad 10 faces as shown in FIG. The resist layer 2 is formed, for example, by forming a photosensitive resin layer on the semiconductor chip 1 and then exposing using a predetermined mask, and developing and removing the resist layer 2 formed on the terminal pad 10. . Next, as shown in FIG. 2B, the conductor particles 3 are placed in the region where the resist layer 2 is developed and removed to form the through holes 20. As the conductor particles 3, ball-shaped gold or solder is used. Further, as shown in FIG. 3C, the bump 30 is formed on the terminal pad 10 by removing the resist layer 2 after melting and solidifying the conductor grains 3.
[0003]
[Problems to be solved by the invention]
In the method described above, by melting the conductor particles 3, the through-hole 20 is filled with the liquid conductor 3, and the liquid conductor 3 is brought into contact with the terminal pad 10 to solidify the liquid conductor 3. The bump 30 is used. However, since the resist layer 2 is made of resin and the inner surface of the through hole 20 is made of resin, the inner surface of the through hole 20 is hardly wetted by the liquid conductor 3 made of metal. For this reason, it is difficult to spread the melted liquid conductor 3 to every corner of the through-hole 20, and even if the liquid conductor 3 is solidified in this state, a good mechanical and electrical connection state is obtained. It is difficult to get. The terminal pad 10 is made of aluminum or the like, and the conductor grains 3 are made of solder or gold. That is, since the terminal pad 10 is made of aluminum that is easily oxidized, and the terminal pad 10 and the bump 30 are made of different kinds of metals, a good connection state can be obtained for this reason. Have difficulty.
[0004]
The present invention has been conceived under the above-described circumstances, and it is possible to form a bump in which a good connection state is ensured on a terminal portion of a predetermined object such as a semiconductor chip. It is an issue.
[0005]
DISCLOSURE OF THE INVENTION
In order to solve the above problems, the present invention takes the following technical means.
[0006]
That is, the bump forming method provided by the first aspect of the present invention is a method of forming a bump conducting to the terminal part on a predetermined object on which the terminal part is formed, and the terminal in the object Forming an insulating layer on the part forming surface side, forming a through hole in the insulating layer and exposing the terminal part from the through hole, a surface of the terminal part facing the through hole, and the through hole On the inner peripheral surface, a step of forming a metal conductive layer by electroless plating so as not to reach the upper surface of the insulating layer, and placing metal conductor particles of a predetermined size corresponding to the through hole And a step of melting the conductor particles and filling the inside of the through hole with a conductor component, wherein the molten metal conductor component is deformed by surface tension and is drawn into the through hole. Solidify with The has a planar size and planar size of the equivalent of the through hole, the upper and lower thickness is characterized by forming the substantially the same bump and the thickness of the insulating layer.
[0007]
The object on which the bump is formed includes a semiconductor chip, a wafer in which a plurality of circuit elements that should constitute the semiconductor chip are integrally formed, an insulating substrate on which the semiconductor chip is mounted to constitute a semiconductor device, Another example is a circuit board on which electronic components are mounted.
[0008]
In the bump forming method described above, an insulating layer is first formed on the terminal portion forming surface side, and a through hole is formed so that the terminal portion faces this insulating layer. That is, the insulating layer is a resist layer. Then, after the conductive layer is formed by electroless plating on the upper surface of the terminal portion and the inner peripheral surface of the through hole, the inside of the through hole is filled with the conductive component by melting the conductor particles. In the present invention, the space filled with the molten conductive component is surrounded by the conductive layer. Since the conductive layer is formed by electroless plating, it is well formed not only on the upper surface of the terminal portion but also on the inner peripheral surface of the through hole.
[0009]
Conventionally, since the space filled with the conductive component is surrounded by a resist layer made of resin, the inner surface forming the space (the inner surface of the through hole) is wetted by the conductor made of metal. It was difficult. For this reason, it has been difficult to spread the molten conductive component to every corner of the space. On the other hand, in the present invention, the space filled with the conductive component is surrounded by the conductive component formed by electroless plating, that is, the metal. For this reason, when conductor particles (for example, metal particles) are melted, the inner surface of the space is easily wetted by the molten conductive component as compared with the case where the space is surrounded by the resin. That is, the molten conductive component easily spreads in the space, and when the molten conductive component is solidified, it is firmly connected to the terminal portion and a good electrical connection state is maintained.
[0010]
The insulating layer corresponding to the resist layer in the conventional bump forming method may be removed after the bump is formed, or may be left as it is without being removed. Since the insulating layer is formed so as to expose only the terminal portion and has an insulating property, if the insulating layer is left as a resist layer, it is used to protect the object on which the bump is formed. It can be a membrane. In particular, in semiconductor chips and wafers, it is highly necessary to form a protective film because circuit elements are built on the surface where bumps are to be formed, and an insulating layer (resist layer) is used as the protective film. For example, it is possible to reduce work steps such as formation of the protective film and removal of the resist layer. Thereby, the manufacturing cost can be reduced. However, when the insulating layer is left and used as a protective film, it is necessary to increase the amount of the conductive component with respect to the volume of the space filled with the molten conductive component. In this way, when the conductive component is solidified, it is preferable that a part of the conductor component protrudes from the space, so that the insulating layer is not removed but protrudes from the space. The part can be used as a bump.
[0011]
The bump forming method provided by the second aspect of the present invention is a bump that is electrically connected to the terminal portion on an insulating substrate in which a through hole is formed and a terminal portion is formed on one side facing the through hole. Is formed on the other surface side of the insulating substrate, so that the region facing the through hole in the terminal portion and the inner peripheral surface of the through hole do not reach the other surface of the insulating substrate. a step of to form a conductive layer of metal by electroless plating, the through holes in correspondence with the step of mounting the conductive particle of a predetermined size of the metal, the through-hole by melting the conductor particle Filling the conductive metal component with a conductor component, and by deforming the molten metal conductor component by surface tension and solidifying it in a state of being drawn into the through hole, the planar size of the through hole is increased. Plane equivalent to Have a size, vertical thickness is characterized by forming the substantially the same bump and the thickness of the insulating layer.
[0012]
By the way, in a semiconductor device having a configuration in which a semiconductor chip is mounted on an insulating substrate, a ball-like shape is projected so as to protrude to the back side of the insulating substrate as in a semiconductor device called a BGA (ball grid array). An external terminal part may be formed. Also in the case of forming this external terminal portion, the same technical idea as the bump forming method described in the first aspect of the present invention described above can be adopted.
[0013]
That is, the insulating substrate is formed with a plurality of through holes penetrating vertically, and the terminal portion of the insulating substrate is electrically connected to the external terminal portion through the through holes. In this configuration, one opening of the through hole is closed by the terminal portion, and a space is formed by the inner surface of the through hole and the terminal portion. This space corresponds to a space (through hole) when the resist layer is formed so as to expose the terminal pad of the object in the bump forming method on the first side surface. In other words, the insulating substrate itself plays the role of a resist layer. For this reason, if a conductive layer is formed by electrolytic plating on the inner surface and terminal portion of the through hole of the insulating substrate, and the conductor is melted and filled in the space surrounded by the conductive layer, the bump forming method on the first side surface Bumps that are firmly connected are formed as in.
[0014]
Note that such bump formation on the insulating substrate may be performed after the semiconductor chip is mounted, or may be performed before the semiconductor chip is mounted.
[0015]
The bump forming method provided by the third aspect of the present invention is the same as the bump forming method described in the first aspect or the second aspect of the present invention described above, wherein the bump and the conductive layer are the same type. It is characterized by being formed of metal. The bump is formed of, for example, gold or solder.
[0016]
Conventionally, bumps such as solder and gold have been formed on terminal pads made of aluminum or the like, so that the terminal pads are oxidized and it is difficult to obtain a good connection state because of the connection of dissimilar metals. Met. In the present invention, since the gold plating or the solder plating is performed on the terminal portion (terminal pad) by electroless plating, even if the terminal portion (terminal pad) is formed of easily oxidized aluminum or the like, plating is formed. Oxidation of the terminal portion (terminal pad) is avoided by the conductive layer formed. Thereby, the connection state between the bump and the conductive layer, that is, the bump and the terminal portion (terminal pad) can be made favorable. In addition, if the bump is made of the same kind of metal as the conductive layer, the connection between the bump and the conductive layer becomes the same kind of metal, so that the bump and the conductive layer, that is, the bump and the terminal portion (terminal pad) are also connected. The connection state between the two can be made good.
[0017]
Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings. FIG. 1 is a cross-sectional view for explaining an example of a semiconductor chip on which bumps are formed by the bump forming method of the present invention, FIG. 2 is an enlarged view around the bumps of the semiconductor chip, and FIG. 3 is a bump of the present invention. It is a figure for demonstrating the formation method. In these drawings, elements equivalent to those shown in the drawings referred to for explaining the conventional example are denoted by the same reference numerals.
[0019]
As shown in FIG. 1, a predetermined circuit element (not shown) is integrally formed on the main surface 1a side of the semiconductor chip 1, and a plurality of terminal pads 10, which are electrically connected to the circuit element, are provided. ... is formed. An insulating layer 2 such as polyimide resin is formed so as to cover the entire main surface 1a of the semiconductor chip 3 and to expose the terminal pads 10,.
[0020]
The insulating layer 2 is left without removing the resist layer formed when the bumps 30 are formed, as will be described later, and serves to protect the circuit elements formed on the main surface 1a. . In addition, a plurality of through holes 20 are formed in the insulating layer 2 as shown in FIG. 2, and each terminal pad 10 of the semiconductor chip 1 faces the respective through holes 20. ing. A conductive layer 4 is formed on the inner surface of each through hole 20 and the upper surface of each terminal pad 10 by electroless plating. That is, the space 20 a formed by the through hole 20 and the terminal pad 10 is preferably surrounded by the conductive layer 4. Gold or solder is filled in the space 20a, and bumps 30 are formed so as to protrude from the insulating layer 2.
[0021]
In the semiconductor chip 1 configured as described above, the insulating layer 2 and the bumps 30 are formed as follows. That is, as shown in FIG. 3A, first, the resist layer 2 is formed so as to cover the entire main surface 1 a of the semiconductor chip 1. The resist layer 2 is formed by applying a photosensitive resin such as photosensitive polyimide. Next, as shown in FIG. 3B, the resist layer 2 in the upper region of each terminal pad 10 is partially removed to form a plurality of through holes 20 penetrating up and down the resist layer 2. The resist layer 2 is partially removed by, for example, exposing the resist layer 2 using a predetermined mask and developing and removing the resist layer 2 formed on the terminal pad 10. When each terminal pad 10 is exposed in this manner, the remaining resist layer 2 is substantially the insulating layer 2 of the semiconductor chip 1 described with reference to FIGS.
[0022]
Then, as shown in FIG. 3C, the conductive layer 4 is formed on the inner surface of each through hole 20 and the upper surface of each terminal pad 10 by electroless plating. Here, the conductive layer 4 is formed by electroless plating without performing electroplating. If the electroplating is used, the plating layer grows on top of the terminal pad 10, so the conductive layer 4 is selected on the inner surface of the through hole 20. This is because it is difficult to form the conductive layer 4. The conductive layer 4 is formed of, for example, gold or solder.
[0023]
Furthermore, as shown in FIG. 3D, the conductor particles 3 are placed in correspondence with the respective through holes 20. As the conductive particles 3, those formed of the same type of metal as the conductive layer 4, such as gold or solder, are preferably used, and those having a volume larger than the volume of the space 20 a surrounded by the conductive layer 4 are used. used.
[0024]
Finally, as shown in FIG. 3E, the semiconductor chip 1 is carried into a heating furnace with the conductive particles 3 placed thereon, and the conductive particles are melted. At this time, the space 20a is filled with the melted conductive particles 3. Further, since the volume of the conductive particles 3 is larger than the volume of the space 20a, a part of the molten conductive particles 3 protrudes above the space 20a, and this protruding portion is kept spherical by surface tension. It is.
[0025]
Conventionally, since the space 20a filled with the conductive component 3 is surrounded by the resist layer 2 made of resin, the inner surface (the inner surface of the through hole) forming the space 20a is made of metal. It was hard to get wet with the conductor 3 made. For this reason, as described above, it has been difficult to spread the molten conductive component to every corner of the space 20a. On the other hand, in this embodiment, the space 20a filled with the conductive component 3 is surrounded by the conductive layer 4 formed by electroless plating, that is, metal. For this reason, when the conductive particles 3 are melted, the inner surface of the space 20a is easily wetted by the molten conductive component 3 as compared with the case where the space 20a is surrounded by the resin. That is, when the molten conductive component 3 easily spreads in the space 20a and the molten conductive component 3 is solidified, it is firmly connected to the terminal pad 10 and a good electrical connection state is maintained. ing.
[0026]
In this embodiment, since the terminal pad 10 is plated with gold or solder by electroless plating, even if the terminal pad 10 is formed of oxidizable aluminum or the like, the plated conductive layer is formed. Layer 4 avoids oxidation of terminal pad 10. Thereby, the connection state between the bump 30 and the conductive layer 4, that is, the bump 30 and the terminal pad 10 can be made favorable. Further, if the bump 30 is formed of the same kind of metal as that of the conductive layer 4, the connection between the bump 30 and the conductive layer 4 becomes the same kind of metal, so that the bump 30 and the conductive layer 4, ie, the bump 30 are also connected. And the terminal pad 10 can be in a good connection state.
[0027]
In the present embodiment, the case where the bumps 30 are formed on the terminal pads 10 formed on the semiconductor chip 1 has been described. However, the technical idea of the present invention is the stage before the semiconductor chip 1 is formed, that is, the semiconductor chip. The present invention can also be applied to the case where bumps are formed on terminal pads in the state of a wafer (not shown) in which a plurality of circuit elements to be 1 are integrally formed. The present invention can also be applied when bumps are formed on terminal pads (terminal portions) of a circuit board on which various electronic components are mounted, and also when bumps are formed on an insulating substrate constituting a semiconductor device. Applicable.
[0028]
More specifically, in the case of the latter, in the semiconductor device, the above-described terminal portions and the terminal portions of the semiconductor chip are opposed to each other on the insulating substrate on which a plurality of terminal portions are formed. In some cases, a semiconductor device is configured by mounting a semiconductor chip. In this type of semiconductor device, when the terminal portion of the insulating substrate and the terminal portion of the semiconductor chip are electrically connected, it may be necessary to form the terminal portion of the insulating substrate in a bump shape. In such a case, the bump forming method described in the above embodiment can be applied to form the terminal portion of the insulating substrate in a bump shape.
[0029]
By the way, in a semiconductor device having a configuration in which a semiconductor chip is mounted on an insulating substrate, it projects to the back side of the insulating substrate 60 like the semiconductor device 5 called BGA (ball grid array) shown in FIG. Thus, the ball-shaped external terminal portion 30 may be formed. Also in the case of forming the external terminal portion 30, the same technical idea as that of the bump forming method described above can be employed.
[0030]
The insulating substrate 6 is formed with a plurality of through holes 61 penetrating vertically, and the terminal portions 60 of the insulating substrate 6 are electrically connected to the external terminal portions 30 through the through holes 61. That is, when attention is paid to the insulating substrate 2, as shown in FIG. 5, one opening of the through hole 61 is closed by the terminal portion 60, and a space 61 a is formed by the inner surface of the through hole 61 and the terminal portion 60. Has been. This space 61a corresponds to the space 20a when the resist layer 2 is formed so as to expose the terminal pads 10 of the semiconductor chip 1 in the bump forming method of the semiconductor chip described above (see FIG. 3B). ). In other words, the insulating substrate 6 itself plays the role of the resist layer 2. Therefore, if a conductive layer is formed by electrolytic plating on the inner surface of the through hole 6 and the terminal portion 60 of the insulating substrate 6 and the conductor is melted and filled in the space 60a surrounded by the conductive layer, the bumps of the semiconductor chip As in the case of the forming method, a strongly connected bump is formed.
[0031]
Note that such bump formation on the insulating substrate 6 may be performed after the semiconductor chip 1 is mounted, or may be performed before the semiconductor chip 1 is mounted.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining an example of a semiconductor chip on which bumps are formed by the bump forming method of the present invention.
FIG. 2 is an enlarged view around a bump of the semiconductor chip.
FIG. 3 is a diagram for explaining a bump forming method according to the present invention;
FIG. 4 is a cross-sectional view showing an example of a semiconductor device in which bumps are formed by the bump forming method of the present invention.
FIG. 5 is an enlarged view of a main part of an insulating substrate of the semiconductor device.
FIG. 6 is a diagram for explaining a conventional bump forming method;
[Explanation of symbols]
1 Semiconductor chip (as an object)
2 Insulating layer (resist layer)
3 Conductor grain 4 Conductive layer 5 Semiconductor device 6 Insulating substrate 10 Terminal pad (for semiconductor chip)
20 Through hole (insulating layer)
20a space (enclosed by conductive layer)
30 Bump 60 Terminal (Insulating substrate)
61 Through-hole (of insulating substrate)

Claims (5)

端子部が形成された所定の対象物に、上記端子部に導通するバンプを形成する方法であって、
上記対象物における端子部形成面側に絶縁層を形成するとともに、この絶縁層に貫通孔を形成してこの貫通孔から上記端子部を臨ませる工程と、
上記端子部における上記貫通孔から臨む面および上記貫通孔の内周面に、上記絶縁層の上面に及ばないようにして無電解メッキにより金属の導電層を形成する工程と、
上記貫通孔に対応させて所定の大きさの金属の導体粒を載置する工程と、
上記導体粒を溶融させて上記貫通孔内を導体成分で充填する工程と、
を含み、上記溶融させた金属導体成分を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもち、上下厚みが上記絶縁層の厚みと略同等のバンプを形成することを特徴とする、バンプ形成方法。A method of forming a bump conducting to the terminal part on a predetermined object on which the terminal part is formed,
Forming an insulating layer on the terminal portion forming surface side of the object, forming a through hole in the insulating layer, and exposing the terminal portion from the through hole;
Forming a metal conductive layer by electroless plating on the surface facing the through hole in the terminal portion and the inner peripheral surface of the through hole so as not to reach the upper surface of the insulating layer;
Placing metal conductor particles of a predetermined size in correspondence with the through holes;
Melting the conductor particles and filling the through holes with a conductor component;
The molten metal conductor component is deformed by surface tension and solidified in a state of being drawn into the through hole, thereby obtaining a planar size equivalent to the planar size of the through hole. In addition, a bump forming method is characterized in that a bump having a vertical thickness substantially equal to the thickness of the insulating layer is formed. 上記対象物は、半導体チップ、半導体チップを構成すべき複数の回路素子が一体的に造り込まれたウエハ、半導体チップが実装されて半導体装置を構成する絶縁性基板、あるいは電子部品が実装される回路基板である、請求項１に記載のバンプ形成方法。  The object includes a semiconductor chip, a wafer on which a plurality of circuit elements to be included in the semiconductor chip are integrally formed, an insulating substrate on which the semiconductor chip is mounted to form a semiconductor device, or an electronic component. The bump forming method according to claim 1, wherein the bump forming method is a circuit board. 貫通孔が形成され、かつこの貫通孔から臨むようにして一面側に端子部が形成された絶縁性基板に、上記端子部に導通するバンプを上記絶縁性基板の他面側に形成する方法であって、
上記端子部における上記貫通孔から臨んでいる領域および上記貫通孔の内周面に、上記絶縁性基板の他面に及ばないようにして無電解メッキにより金属の導電層を形成する工程と、
上記貫通孔に対応させて所定の大きさの金属の導体粒を載置する工程と、
上記導体粒を溶融させて上記貫通孔内を導体成分で充填する工程と、
を含み、上記溶融させた金属導体成分を表面張力によって変形させ、かつ上記貫通孔内に引き込ませた状態で固化させることにより、上記貫通孔の平面的な大きさと同等の平面的な大きさをもち、上下厚みが上記絶縁性基板の厚みと略同等のバンプを形成することを特徴とする、バンプ形成方法。A method of forming a bump conducting to the terminal portion on the other surface side of the insulating substrate on an insulating substrate in which a through hole is formed and a terminal portion is formed on one surface so as to face the through hole. ,
A step of forming a metal conductive layer by electroless plating in a region facing the through hole in the terminal portion and an inner peripheral surface of the through hole so as not to reach the other surface of the insulating substrate;
Placing metal conductor particles of a predetermined size in correspondence with the through holes;
Melting the conductor particles and filling the through holes with a conductor component;
The molten metal conductor component is deformed by surface tension and solidified in a state of being drawn into the through hole, thereby obtaining a planar size equivalent to the planar size of the through hole. In addition, a bump forming method is characterized in that a bump having an upper and lower thickness substantially equal to the thickness of the insulating substrate is formed. 請求項１ないし３のいずれか１項に記載のバンプ形成方法において、上記バンプと上記導電層とを同種の金属によって形成することを特徴とする、バンプ形成方法。In the bump formation method according to any one of claims 1 to 3, characterized in that the said bumps and said conductive layer is formed by metal of the same kind, the bump forming method. 上記バンプは、金またはハンダによって形成される、請求項４に記載のバンプ形成方法。  The bump forming method according to claim 4, wherein the bump is formed of gold or solder.
JP27325898A 1998-09-28 1998-09-28 Bump formation method Expired - Fee Related JP3847973B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27325898A JP3847973B2 (en) 1998-09-28 1998-09-28 Bump formation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27325898A JP3847973B2 (en) 1998-09-28 1998-09-28 Bump formation method

Publications (2)

Publication Number Publication Date
JP2000106379A JP2000106379A (en) 2000-04-11
JP3847973B2 true JP3847973B2 (en) 2006-11-22

Family

ID=17525332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27325898A Expired - Fee Related JP3847973B2 (en) 1998-09-28 1998-09-28 Bump formation method

Country Status (1)

Country Link
JP (1) JP3847973B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4302972B2 (en) * 2002-12-18 2009-07-29 コーア株式会社 Electronic component in which conductive ball is connected to terminal and method of manufacturing the same

Also Published As

Publication number Publication date
JP2000106379A (en) 2000-04-11

Similar Documents

Publication Publication Date Title
US6828669B2 (en) Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof
JP2751912B2 (en) Semiconductor device and manufacturing method thereof
TWI411052B (en) Flexible circuit substrate for flip-chip-on-flex applications
KR100659527B1 (en) Semiconductor chip having three dimension type ubm for flip chip bonding and mounting structure thereof
JP3447961B2 (en) Semiconductor device manufacturing method and semiconductor manufacturing apparatus
JP2002076047A (en) Bump forming method, semiconductor device and its manufacturing method, circuit board and electronic equipment
KR100614548B1 (en) Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device
JP2001156203A (en) Printed wiring board for mounting semiconductor chip
JP3568869B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
JP3847973B2 (en) Bump formation method
JP2007059588A (en) Method of manufacturing wiring board, and wiring board
JP3813747B2 (en) Bump formation method
JP3800298B2 (en) Bump forming method and semiconductor device manufacturing method
JP3513983B2 (en) Manufacturing method of chip carrier
JP3084648B2 (en) Semiconductor device
JP3851585B2 (en) Connection method of bare chip semiconductor element to printed wiring board
JP2005183868A (en) Semiconductor device and its packaging structure
JP2011054670A (en) Semiconductor module, method of manufacturing the same, and portable device
JP4112872B2 (en) PGA package pin surface mounting method
JPH10321750A (en) Semiconductor device and manufacture of wiring board having semiconductor chip mounted thereon
JP2003243569A (en) Semiconductor device and its manufacturing method
JP2004072043A (en) Semiconductor wafer, semiconductor chip, and semiconductor device and its manufacturing method
JP2000195890A (en) Manufacture of semiconductor device
JP3258564B2 (en) Semiconductor device and manufacturing method thereof
JPH08330472A (en) Semiconductor device and its manufacture

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051101

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051226

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060331

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060530

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060728

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060824

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees