JP3842869B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体基板上の素子形成領域を画定する方法のうち、トレンチ素子分離法による素子分離構造を備えた半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体基板上の素子間の電気的な分離を図るための構造として、トレンチ素子分離構造が知られている。この素子分離構造は、例えばシリコンからなる半導体基板に形成された溝内に、酸化膜、窒化膜等からなる絶縁膜層を埋め込んで素子形成領域を画定するものである。現在では幅1μm程度、深さ数μm程度の溝からなるトレンチ素子分離構造が可能となっている。
【0003】
このように、トレンチ素子分離構造は素子を画定する素子分離領域の幅が非常に小さくでき、かつ深さ方向も十分に確保できることから、LOCOS(Local Oxidation Of Silicon)法に比べて素子分離面積を大幅に縮小できるという最大の利点をもっている。
【0004】
このようなトレンチ素子分離構造は、例えば以下に示すように形成される。図4〜5は従来の製造方法によるトレンチ素子分離構造を、その製造工程順に示したものである。
【0005】
まず、図4(a)に示すように、p型シリコン半導体基板31上に熱酸化膜32を形成した後、例えばp型の不純物33をイオン注入する。その後、図4(b)に示すように熱処理を行って不純物を拡散させ、安定化させることによりp型ウェル拡散層34を形成する。
【0006】
次に、図4(c)に示すように、熱酸化膜32上に酸化膜層35を堆積させた後、フォトリソグラフィー及びこれに続くドライエッチングにより、トレンチ素子分離領域を形成する部分の酸化膜層35を除去し、残った酸化膜層35上のフォトレジストを除去する。
【0007】
その後、酸化膜層35をマスクにして異方性エッチングにより熱酸化膜32を除去し、同時にp型シリコン半導体基板31を除去して溝36を形成する。この異方性エッチングの際、溝36の底面から側面にかけての表層に、SiC層やポリマー層等の結晶表面ダメージ層37が同時に形成される。
【0008】
次に、図4(d)に示すように、ドライ酸化によって溝36の内壁に犠牲酸化膜38を形成して、内部に結晶表面ダメージ層37を取り込ませる。その後、熱酸化膜32、酸化膜層35及び犠牲酸化膜38をウェットエッチングによって除去すると同時に、犠牲酸化膜38に取り込まれた結晶表面ダメージ層37を除去する。
【0009】
次に、図5(a)に示すように、p型ウェル拡散層34の上面及び溝36の底面から側面にかけて表面酸化膜39を形成する。そして、図5(b)に示すように低圧CVD法により溝36を埋め込んで酸化膜層40を形成する。
【0010】
そして、p型ウェル拡散層34の形成された、p型シリコン半導体基板1が露出するまで酸化膜層40を除去して、図5(c)に示すようにトレンチ素子分離領域41を完成させる。
【0011】
【発明が解決しようとする課題】
上述したような方法で、トレンチ素子分離領域41を形成した場合、以下のような問題が発生していた。
【0012】
図5(c)に示すように、従来の方法でトレンチ素子分離領域41を完成させた後、素子形成領域に素子を形成するに当たって、例えばMOSトランジスタのソース、ドレイン層を形成するには再度熱処理が必要となる。
【0013】
この後工程での熱処理によって、p型シリコン半導体基板31と、表面酸化膜39及び酸化膜層40との熱膨張率が異なるため内部応力が発生し、p型シリコン半導体基板31とこれらの酸化膜層の界面における結晶格子にすべりや転移等の欠陥が形成されてしまう。そして、この欠陥を介してリーク電流が流れ、素子分離性能が低下するという問題が発生していた。
【0014】
その上、トレンチ素子分離領域41を形成する工程中において、異方性エッチングにより溝36を形成した際に、SiC層やポリマー層等の結晶表面ダメージ層が同時に形成されるため、これを取り除くために犠牲酸化膜38を形成して内部に取り込んだ後、この犠牲酸化膜38を除去しなければならず、多数の工程を余分に必要としていた。
【0015】
本発明は、このような問題を解決するために成されたものであり、素子分離構造が形成された後工程での、素子形成時の熱処理による素子分離性能の劣化を最小限に抑え、さらに素子分離構造の形成時の工程数を減らしたトレンチ素子分離構造の製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に第1の絶縁膜を形成する第1の工程と、前記第1の絶縁膜上に耐熱性絶縁膜を形成する第2の工程と、
前記耐熱性絶縁膜、前記第1の絶縁膜及び前記半導体基板の一部を選択的に除去して、前記半導体基板に溝部を形成する第3の工程と、前記溝部内を含む前記半導体基板の全面に不純物を導入する第4の工程と、過剰な酸素及び/又は過剰な窒素の雰囲気下において、前記溝部内を含む前記半導体基板の全面に第2の絶縁膜を形成する第5の工程と、熱処理を加えて前記不純物を前記半導体基板内に拡散させるとともに、前記第2の絶縁膜中の過剰な酸素及び/又は過剰な窒素を前記半導体基板内に拡散させ、前記第2の絶縁膜により前記溝部を充填する第6の工程と、前記第1の絶縁膜が露出するまで前記第2の絶縁膜及び前記耐熱性絶縁膜を除去する第7の工程とを有する。
【0017】
本発明による半導体装置の製造方法の一態様例においては、前記第3の工程と前記第4の工程の間に、酸素及び/又はオゾンを含む雰囲気下で酸化を行い、前記溝部に露出した前記半導体基板の表面領域にシリコン酸化膜を形成する工程と、前記第4の工程と前記第5の工程の間に、前記シリコン酸化膜を除去する工程とを更に有する。
【0018】
本発明による半導体装置の製造方法の一態様例においては、前記第2の絶縁膜の膜厚が、前記溝部の最小幅の30〜45%の膜厚である。
【0019】
本発明による半導体装置の製造方法の一態様例においては、前記第1の絶縁膜がシリコン熱酸化膜である。
【0020】
本発明による半導体装置の製造方法の一態様例においては、前記耐熱性絶縁膜がシリコン窒化膜である。
【0021】
【作用】
本発明の半導体装置の製造方法においては、半導体基板上に形成した溝部を、過剰な酸素及び/又は過剰な窒素を含む第2の絶縁膜で埋め、全工程の中で最も高温で長時間となるウェル拡散層を拡散させる際の熱処理によって、第2の絶縁膜中の過剰な酸素及び/又は過剰な窒素を半導体基板内に拡散させ、熱的に安定した絶縁膜を形成する。これによって、後工程でのこれより低い温度での熱処理の際に、半導体基板と第2の絶縁膜の熱膨張率の違いによる内部応力の発生を最小限に抑えた界面を形成することができる。
【0022】
さらに、一連のエッチング工程として、溝部を形成する異方性エッチングに続いて、酸素又は/及びオゾンの雰囲気下で等方性エッチングを行うことにより、溝部に露出した半導体基板の表面領域にシリコン酸化膜を形成することができる。そして、このシリコン酸化膜を除去することにより、工程を煩雑化させることなく溝部内に形成された結晶表面ダメージ層を除去することができる。
【0023】
【発明の実施の形態】
以下、本発明の一実施形態であるnMOSトランジスタの構成及び製造方法を図1〜図3を参照しながら共に説明する。
【0024】
図1(a)に示すように、p型シリコン半導体基板1上に熱酸化膜2を温度900℃でドライ酸化により形成し、この熱酸化膜2上に窒化膜3を低圧CVD法により形成する。次に、フォトリソグラフィー工程により、窒化膜3上に幅1μm程度の開口部5を有するレジストパターン4を形成する。この状態を図1(b)に示す。
【0025】
次に、このレジストパターン4をマスクとして、異方性エッチングによって窒化膜3、熱酸化膜2及びp型シリコン半導体基板1を除去し、p型シリコン半導体基板1に3μm程度の深さの溝6を形成する。この溝6の内壁面には、異方性エッチングによりSiC層やポリマー層等が結晶表面ダメージ層7として同時に形成されてしまう。この状態を図1(c)に示す。
【0026】
次に、等方性エッチングを酸素又はオゾンの雰囲気中で行い、この結晶表面ダメージ層7を除去すると同時に、この酸素又はオゾンを溝6において露出したp型シリコン半導体基板1と反応させることにより、溝6の底面から側面にかけての領域に酸化膜8を形成する。この状態を図1(d)に示す。
【0027】
このように、溝6を形成するエッチング工程内で、異方性エッチングから酸素又はオゾン雰囲気中での等方性エッチングに切り換え、連続してエッチングを行うことにより、特別な工程を増やすことなく結晶表面ダメージ層7を除去することができる。
【0028】
次に、図2(a)に示すように、レジストパターン4をエッチング除去した後、n型ウェル拡散層12を形成するための不純物であるリン(P)9を加速エネルギー120〜180kev程度、ドーズ量1×1013〜3×1013/cm2 程度の条件でイオン注入する。
【0029】
なお、本実施形態ではnMOSトランジスタを形成するのでリン(P)9をイオン注入するが、pMOSトランジスタを形成する場合は、ホウ素(B)を加速エネルギー40〜80kev程度、ドーズ量5×1012〜2×1013/cm2 程度の条件でイオン注入すればよい。
【0030】
次に、全面をフッ素溶液等で洗浄し、溝6内に形成した酸化膜8を除去する。
【0031】
その後、全面に低圧CVD法により過剰な酸素雰囲気中、例えばシラン:O2 =1:100〜200(単位はcc)の条件で酸化膜10を形成する。この酸化膜10の膜厚は溝6の最小幅の30〜45%が適当であり、本実施形態では溝6の幅が1μmであるから3000Å程度形成する。
【0032】
酸化膜10は過剰な酸素雰囲気中で形成されるため、内部に未反応の酸素分子を多く含んでいる。そして、この酸化膜10は、図2(b)に示すように、溝6内では底面から側面に沿って形成され、前述した膜厚にすることにより上面には隙間11が形成される。
【0033】
なお、この際に形成する膜は絶縁性をもつ膜であって、後工程での熱処理によってp型シリコン半導体基板1と反応する未反応の分子を過剰に含んでいればよい。例えば、酸化膜の代わりに酸窒化膜を形成してもよい。酸窒化膜を形成する場合は、過剰な酸素及び窒素雰囲気中、例えばシラン:O2 :NH4 =5:250:1〜2(単位はcc)の条件で低圧CVD法により形成する。
【0034】
次に、窒素雰囲気中で温度1150℃、時間360分程度の条件で熱処理を行って、イオン注入された不純物であるリン(P)9を拡散させてn型ウェル拡散層12を形成する。
【0035】
この熱処理により、同時に酸化膜10中の過剰の酸素分子がp型シリコン半導体基板1の結晶中に拡散し、p型シリコン半導体基板1中のシリコンと反応して酸化膜層13となる。この酸化膜層13は溝6中を充填し、隙間11を埋める。この状態を図2(c)に示す。
【0036】
このように、p型シリコン半導体基板1と酸化膜10の界面において、全工程の中で最も高温となる熱処理を行って酸素を拡散させるため、以後のこれより低温での熱処理の際に、p型シリコン半導体基板1と酸化膜層13の熱膨張率の違いによる欠陥の発生を極力抑えた界面を形成することができる。
【0037】
この後、形成した酸化膜層13を窒化膜3が露出するまで、フッ素系溶液を用いたCMP(化学機械研磨)法により研磨して除去する。あるいは、プラズマエッチングにより酸化膜層13を除去しても良い。
【0038】
その後、窒化膜3を190℃程度に暖めたリン酸を用いて除去し、フッ酸を用いて熱酸化膜2を除去することにより、図2(d)に示すようなトレンチ素子分離領域14を完成させる。
【0039】
次に、図3(a)に示すように、p型シリコン半導体基板1を熱酸化してゲート酸化膜24を形成した後、全面に低圧CVD法によりリン(P)等の不純物を添加させながら、多結晶シリコン膜15を形成し、図3(b)に示すように、フォトリソグラフィー及びこれに続くドライエッチングにより、ゲート部16を残して多結晶シリコン膜15及びゲート酸化膜24をエッチング除去する。
【0040】
次に、トレンチ素子分離領域14とゲート部16をマスクにして、n型の不純物であるリン(P)あるいはヒ素(As)を、例えば加速エネルギー60〜100kev程度、ドーズ量5×1015〜5×1016/cm2 程度の条件でp型シリコン半導体基板1上にイオン注入した後、900℃程度の温度条件で熱処理を行って拡散させて、nMOSトランジスタのソース層17、ドレイン層18を形成する。
【0041】
前述したリン(P)9の拡散のための高温熱処理によって、酸化膜層13から酸素をp型シリコン半導体基板1内に拡散させて、この界面を安定化させているため、このソース層17、ドレイン層18を形成するための熱処理における、p型シリコン半導体基板1と酸化膜層13の熱膨張率の違いによる熱ストレスを低減することができる。
【0042】
次に、図3(c)に示すように、全面に渡って層間絶縁膜であるBPSG膜19をCVD法によって厚く堆積させた後、リフロー処理を行う。そして、ゲート電極である多結晶シリコン膜15、ソース層17、ドレイン層18をそれぞれ露出させるコンタクトホール20,21,22を開孔する。その後、スパッタ法によりアルミニウム配線23を蒸着してコンタクトホール20,21,22を充填し、パターニングを行って、図3(d)に示すようなnMOSトランジスタを完成させる。
【0043】
以上示したように、本実施形態ではn型ウェル拡散層12を形成する際の熱処理を、全工程中で最も高い温度となる1150℃の高温条件下で長時間行って、リン(P)9を拡散させると同時に、酸化膜10中の酸素分子をp型シリコン半導体基板1中に拡散させ、p型シリコン半導体基板1中のシリコンと反応させて、熱的に安定した酸化膜層13を形成する。この酸化膜層13によって、以後の低い温度での熱処理の際に、p型シリコン半導体基板1と酸化膜13の熱膨張率の違いによる内部応力の発生を抑えることができる。
【0044】
従って、その後の工程でnMOSトランジスタのソース層17、ドレイン層18を形成する際の熱処理においても、p型シリコン半導体基板1と酸化膜層13の界面の結晶格子における、すべりや転移等の欠陥の発生を防ぐことができる。これによって、欠陥からのリーク電流による損失を最小限に抑えたnMOSトランジスタを構成することが可能となる。
【0045】
また、トレンチ素子分離領域14の溝6を形成する異方性エッチングの工程において発生したSiC層やポリマー層等の結晶表面ダメージ層7を、一連のエッチング工程として、溝部を形成する異方性エッチングに続いて、酸素又は/及びオゾンの雰囲気下で等方性エッチングを行うことにより除去することができる。これにより、従来のように犠牲酸化膜等を形成することなく結晶表面ダメージ層7を除去できるため、工程数の削減が可能となった。
【発明の効果】
本発明によれば、素子形成の際の熱処理により発生する、トレンチ素子分離構造と半導体基板の界面での結晶格子の欠陥を最小限に抑えることが可能となる。さらに、トレンチ素子分離構造の溝を形成する際に発生したダメージ層を、同じ工程内で除去することができる。従って、工程を煩雑化することなく、素子分離性能を向上させたトレンチ素子分離構造の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図2】本発明の一実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図3】本発明の一実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図4】従来の半導体装置の製造方法を工程順に示す断面図である。
【図5】従来の半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
1 p型シリコン半導体基板
2 熱酸化膜
3 窒化膜
6 溝
8 リン(P)
10 酸化膜
12 n型ウェル拡散層
13 酸化膜層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device having an element isolation structure by a trench element isolation method among methods for defining an element formation region on a semiconductor substrate.
[0002]
[Prior art]
A trench element isolation structure is known as a structure for electrically isolating elements on a semiconductor substrate. In this element isolation structure, for example, an element formation region is defined by embedding an insulating film layer made of an oxide film, a nitride film or the like in a groove formed in a semiconductor substrate made of silicon, for example. At present, a trench element isolation structure consisting of a groove having a width of about 1 μm and a depth of several μm is possible.
[0003]
As described above, the trench isolation structure can reduce the width of the element isolation region that defines the element and can sufficiently secure the depth direction, so that the element isolation area is larger than that of the LOCOS (Local Oxidation Of Silicon) method. It has the greatest advantage that it can be greatly reduced.
[0004]
Such a trench element isolation structure is formed as follows, for example. 4 to 5 show a trench element isolation structure according to a conventional manufacturing method in the order of the manufacturing process.
[0005]
First, as shown in FIG. 4A, after a
[0006]
Next, as shown in FIG. 4C, after an
[0007]
Thereafter, using the
[0008]
Next, as shown in FIG. 4D, a
[0009]
Next, as shown in FIG. 5A, a
[0010]
Then, the
[0011]
[Problems to be solved by the invention]
When the trench
[0012]
As shown in FIG. 5C, after the trench
[0013]
Due to the heat treatment in the subsequent process, the p-type
[0014]
In addition, in the step of forming the trench
[0015]
The present invention has been made to solve such problems, and minimizes degradation of element isolation performance due to heat treatment at the time of element formation in a subsequent process after the element isolation structure is formed. It is an object of the present invention to provide a method for manufacturing a trench element isolation structure in which the number of steps when forming the element isolation structure is reduced.
[0016]
[Means for Solving the Problems]
The method for manufacturing a semiconductor device of the present invention includes a first step of forming a first insulating film on a semiconductor substrate, a second step of forming a heat resistant insulating film on the first insulating film,
A third step of selectively removing a part of the heat-resistant insulating film, the first insulating film, and the semiconductor substrate to form a groove in the semiconductor substrate; and a step of forming the semiconductor substrate including the inside of the groove A fourth step of introducing impurities to the entire surface, and a fifth step of forming a second insulating film on the entire surface of the semiconductor substrate including the inside of the trench in an atmosphere of excess oxygen and / or excess nitrogen. Then, heat treatment is applied to diffuse the impurities into the semiconductor substrate, and excess oxygen and / or excess nitrogen in the second insulating film is diffused into the semiconductor substrate. A sixth step of filling the trench, and a seventh step of removing the second insulating film and the heat-resistant insulating film until the first insulating film is exposed.
[0017]
In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the oxidation is performed in an atmosphere containing oxygen and / or ozone between the third step and the fourth step, and the trench exposed. The method further includes the step of forming a silicon oxide film on the surface region of the semiconductor substrate, and the step of removing the silicon oxide film between the fourth step and the fifth step.
[0018]
In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the thickness of the second insulating film is 30 to 45% of the minimum width of the groove.
[0019]
In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the first insulating film is a silicon thermal oxide film.
[0020]
In one embodiment of the method for manufacturing a semiconductor device according to the present invention, the heat-resistant insulating film is a silicon nitride film.
[0021]
[Action]
In the method of manufacturing a semiconductor device of the present invention, the groove formed on the semiconductor substrate is filled with the second insulating film containing excess oxygen and / or excess nitrogen, and the longest time is reached at the highest temperature in all the steps. By heat treatment for diffusing the well diffusion layer, excess oxygen and / or excess nitrogen in the second insulating film is diffused into the semiconductor substrate to form a thermally stable insulating film. This makes it possible to form an interface that minimizes the generation of internal stress due to the difference in thermal expansion coefficient between the semiconductor substrate and the second insulating film during the heat treatment at a temperature lower than that in the subsequent process. .
[0022]
Further, as a series of etching steps, anisotropic etching for forming the groove is performed, followed by isotropic etching in an atmosphere of oxygen or / and ozone, so that the surface region of the semiconductor substrate exposed to the groove is oxidized with silicon. A film can be formed. Then, by removing this silicon oxide film, the crystal surface damage layer formed in the groove can be removed without complicating the process.
[0023]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the configuration and manufacturing method of an nMOS transistor according to an embodiment of the present invention will be described with reference to FIGS.
[0024]
As shown in FIG. 1A, a
[0025]
Next, using this resist
[0026]
Next, isotropic etching is performed in an atmosphere of oxygen or ozone to remove the crystal surface damage layer 7 and simultaneously react the oxygen or ozone with the p-type
[0027]
In this way, by switching from anisotropic etching to isotropic etching in an oxygen or ozone atmosphere within the etching process for forming the
[0028]
Next, as shown in FIG. 2A, after the resist
[0029]
In this embodiment, since an nMOS transistor is formed, phosphorus (P) 9 is ion-implanted. However, when a pMOS transistor is formed, boron (B) is accelerated at an energy of about 40 to 80 kev and a dose amount is 5 × 10 12 to Ion implantation may be performed under conditions of about 2 × 10 13 / cm 2 .
[0030]
Next, the entire surface is washed with a fluorine solution or the like, and the oxide film 8 formed in the
[0031]
Thereafter, the
[0032]
Since the
[0033]
Note that the film formed at this time is an insulating film, and it is sufficient that it contains excessively unreacted molecules that react with the p-type
[0034]
Next, heat treatment is performed in a nitrogen atmosphere at a temperature of 1150 ° C. for a time of about 360 minutes to diffuse phosphorus (P) 9 which is an ion-implanted impurity, thereby forming an n-type
[0035]
By this heat treatment, excessive oxygen molecules in the
[0036]
Thus, oxygen is diffused at the interface between the p-type
[0037]
Thereafter, the formed
[0038]
Thereafter, the
[0039]
Next, as shown in FIG. 3A, after the p-type
[0040]
Next, using the trench
[0041]
By the high-temperature heat treatment for diffusion of phosphorus (P) 9 described above, oxygen is diffused from the
[0042]
Next, as shown in FIG. 3C, a
[0043]
As described above, in this embodiment, the heat treatment for forming the n-type
[0044]
Therefore, even in the heat treatment when forming the
[0045]
Further, the anisotropic etching for forming the groove portion is performed by using the crystal surface damage layer 7 such as the SiC layer or the polymer layer generated in the anisotropic etching step for forming the
【The invention's effect】
According to the present invention, it is possible to minimize defects in the crystal lattice at the interface between the trench element isolation structure and the semiconductor substrate, which are generated by heat treatment during element formation. Furthermore, the damage layer generated when forming the trench having the trench isolation structure can be removed in the same process. Therefore, it is possible to provide a method for manufacturing a trench element isolation structure with improved element isolation performance without complicating the process.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
FIG. 2 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
FIG. 3 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
FIG. 4 is a cross-sectional view showing a conventional method of manufacturing a semiconductor device in order of steps.
FIG. 5 is a cross-sectional view showing a conventional method of manufacturing a semiconductor device in the order of steps.
[Explanation of symbols]
1 p-type
10 oxide film 12 n-type
Claims (5)
前記第1の絶縁膜上に耐熱性絶縁膜を形成する第2の工程と、
前記耐熱性絶縁膜、前記第1の絶縁膜及び前記半導体基板の一部を選択的に除去して、前記半導体基板に溝部を形成する第3の工程と、
前記溝部内を含む前記半導体基板の全面に不純物を導入する第4の工程と、
過剰な酸素及び/又は過剰な窒素の雰囲気下において、前記溝部内を含む前記半導体基板の全面に第2の絶縁膜を形成する第5の工程と、
熱処理を加えて前記不純物を前記半導体基板内に拡散させるとともに、前記第2の絶縁膜中の過剰な酸素及び/又は過剰な窒素を前記半導体基板内に拡散させ、前記第2の絶縁膜により前記溝部を充填する第6の工程と、
前記第1の絶縁膜が露出するまで前記第2の絶縁膜及び前記耐熱性絶縁膜を除去する第7の工程と、
を有することを特徴とする半導体装置の製造方法。A first step of forming a first insulating film on a semiconductor substrate;
A second step of forming a heat-resistant insulating film on the first insulating film;
A third step of selectively removing a part of the heat-resistant insulating film, the first insulating film and the semiconductor substrate to form a groove in the semiconductor substrate;
A fourth step of introducing impurities into the entire surface of the semiconductor substrate including the inside of the groove;
A fifth step of forming a second insulating film on the entire surface of the semiconductor substrate including the inside of the trench in an atmosphere of excess oxygen and / or excess nitrogen;
Heat treatment is applied to diffuse the impurities into the semiconductor substrate, and excess oxygen and / or excess nitrogen in the second insulating film is diffused into the semiconductor substrate. A sixth step of filling the groove;
A seventh step of removing the second insulating film and the heat-resistant insulating film until the first insulating film is exposed;
A method for manufacturing a semiconductor device, comprising:
酸素及び/又はオゾンを含む雰囲気下で酸化を行い、前記溝部に露出した前記半導体基板の表面領域にシリコン酸化膜を形成する工程と、
前記第4の工程と前記第5の工程の間に、
前記シリコン酸化膜を除去する工程とを更に有することを特徴とする請求項1に記載の半導体装置の製造方法。Between the third step and the fourth step,
Performing oxidation in an atmosphere containing oxygen and / or ozone to form a silicon oxide film on the surface region of the semiconductor substrate exposed in the groove;
Between the fourth step and the fifth step,
The method of manufacturing a semiconductor device according to claim 1, further comprising a step of removing the silicon oxide film.
Priority Applications (1)
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JP14316397A JP3842869B2 (en) | 1997-05-16 | 1997-05-16 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14316397A JP3842869B2 (en) | 1997-05-16 | 1997-05-16 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10321715A JPH10321715A (en) | 1998-12-04 |
JP3842869B2 true JP3842869B2 (en) | 2006-11-08 |
Family
ID=15332387
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14316397A Expired - Lifetime JP3842869B2 (en) | 1997-05-16 | 1997-05-16 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3842869B2 (en) |
-
1997
- 1997-05-16 JP JP14316397A patent/JP3842869B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH10321715A (en) | 1998-12-04 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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