JP3842309B2 - 半導体バルク結合型素子を用いた信号相関処理装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、電流制御型負性抵抗特性を持つ半導体Ｌ−Ｈ（Lightly-Heavily doped)接合が半導体バルク内で相互に影響を及ぼし合う機能を有する半導体バルク結合型素子を用いて構成される信号相関処理装置に関するものである。
【０００２】
【従来の技術】
従来、この種のバルク結合型素子として、代表的なものに、ＣＣＤ（電荷結合素子）やＰＣＤ（プラズマ結合素子）等がある。これら各素子では、半導体内部すなわちバルク部分でのポテンシャルやプラズマ状態の領域が、隣接する単位セルへ伝搬すなわち結合していく現象を利用している。用途としては、主に撮像素子の内部に作り込まれるシフトレジスタに用いられている。これら素子の特徴は、シフト動作が電極配線上ではなく、半導体内部を伝って行われるところにあり、従って、チップ上の配線が大幅に削減できる利点を有している。
【０００３】
図１９はこのＰＣＤを用いて構成されたシフトレジスタの概略構造を示しており、以下の文献の1276〜1283ページに示されている。
【０００４】
IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.ED-29,NO.8,AUGUST 1982
「Unidirectional Transfer Properties of the Plasma-Coupled Shift Register 」
ｎ型半導体基板１の表層部には、ベース（Ｂ）２，コレクタ（Ｃ）３およびエミッタ（Ｅ）４の各領域からなる１つの単位セル５が形成されており、この単位セル５が並んでシフトレジスタが構成されている。ここで、ベース２およびコレクタ３はｎ⁺ 型半導体からなり、エミッタ４はｐ型半導体からなる。このような構成において、位相のずれた３相電圧信号Ｖ_{φ 1}，Ｖ_{φ 2}，Ｖ_{φ 3}が抵抗Ｒ_E を介して各エミッタ４に供給されることにより、プラズマ状態の領域が半導体バルク内を伝搬し、シフト動作が行われる。
【０００５】
また、このようなバルク結合を利用したものではないが、本発明と同様な画像処理素子として機能するビジョンチップと呼ばれる素子がある。図２０はこのビジョンチップを示すものであり、以下の文献の783 〜791 ページに示されている。
【０００６】
電子情報通信学会誌 vol.76 No.7 1993年 7月 「ビジョンチップ［１］」
光入力画像６はレンズ７によってビジョンチップ８上の光センサアレイに集光する。ビジョンチップ８では、初期視覚アルゴリズムがその入力信号を高速にアナログ並列処理する。この出力はＡＤ変換され、汎用デジタル画像処理プロセッサで出力画像９が認識される。このビジョンチップ８は、セルもしくはノード間が抵抗によってマトリクス状に配線されたものであり、人工網膜素子等に応用されている。
【０００７】
また、以下の文献の473,474 ページにも図２１に示す人工網膜素子が開示されている。
【０００８】
光学 第２２巻第８号（1993年 8月） 「感度可変受光素子を用いた光ニューロデバイス」
人工網膜チップ１０は、ＭＳＭ（metal-semiconductor-metal)構造を用いた感度可変受光素子（ＶＳＰＤ）１１がマトリクス状に配置されて構成されている。制御電極１２および出力電極１３の各パッドを含めたチップ全体の大きさは１４．３ｍｍ角である。各ＶＳＰＤ１１の光感度は、制御回路１４から行ごとに印加される制御電圧によりアナログ的に変えられる。一方、出力電流は各列ごとに加えられて出力される。この制御ベクトルと画像の積和演算によりさまざまな画像処理が実現される。例えば、１行目に＋１Ｖ，２行目に−１Ｖを印加すると、２行の明るさの差が出力される。この制御電圧を行方向にシフトしていけば、輪郭が検出された画像が行ごとに出力される。このようにして入力画像１５が照射されれば、その検出と処理が同時に実行され、結果が電気出力信号１６となって出力回路１７を介して出力され、出力画像１８が得られる。
【０００９】
また、特願平4-188,172 号公報に開示されている図２２に示す輪郭検出素子もある。
【００１０】
破線で囲まれた部分が１単位の回路であり、左右対象な電極構造を有する２個の半導体受光素子（フォトコンダクタ）１９，２０と、電気信号を出力する端子２１およびバイアス電圧が与えられている２本の配線２２，２３からなる。これが２次元的に複数個（Ｃ₁₁〜Ｃ_nn）配置されて、１つの輪郭検出システムを構成している。各縦の列には、予め１列ごとに互いに逆極性で大きさの等しいバイアス電圧＋Ｖｂ，−Ｖｂが共通に印加されている。光入力がないときには、出力端子２１には信号は現れない。２個の受光素子１９，２０に光入力があった場合にも、両者は出力端子からみて互いに逆特性で大きさの等しいバイアス電圧が印加されているため、双方からの光電流が打ち消し合うために出力は零になる。これに対し、入力画像がちょうどこの単位回路上で輪郭を持つ場合、すなわち、どちらか一方の受光素子のみに光が入射するか、もしくは双方に入射する光強度が異なる場合には、その差分が出力端子２１に現れる。この場合、正極性のバイアス電圧が印加された受光素子１９に入力した光強度の方が大きいときには、端子２１には正極性の電気信号が現れる。逆に負極性のバイアス電圧が印加された受光素子２０に入力した光強度の方が大きいときには、端子２１には負極性の電気信号が現れる。この単位回路を２次元的に複数個配置することにより、入力画像に対する輪郭検出を行わせることができる。この検出結果は電気信号として端子２１からそれぞれの単位回路（画素）ごとに独立に出力される。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＣＤや図１９に示すＰＣＤ等のバルク結合型素子は、外部よりシフト信号を与えて、各画素に蓄積されたキャリアを転送している。各セルに与えられる信号は、素子に転送動作を行わせるために、順次位相を周期的にずらしながら入力される駆動パルスである。つまり、現在存在しているバルク結合型素子は、各画素に蓄積したキャリアを外部に出力するために、いわば補助的なシフトレジスタとして用いられているに過ぎない。すなわち、従来のバルク結合型素子においては、バルク結合はキャリア転送のためにしか用いられておらず、バルク結合そのものを機能的に用いることはなされていなかった。
【００１２】
また、図２０に示す上記従来のビジョンチップは、隣接するノード間を抵抗、実際にはＣＭＯＳトランジスタゲートでマトリクスに配線することによって、チップ上の広範囲の領域にわたって入力データを２次元処理できるものである。しかし、ノード数が多くなり出力端子が多くなると、配線電極のチップに占める割合は相当大きくなる。このため、ＶＬＳＩに相当する高度な素子作製技術が必要となり、よって、製作コストが高く、歩留まりが悪くなるという問題が生じる。また、ノード数を６４×６４程度よりも多くすることも非常に困難になるという問題も生じる。
【００１３】
また、図２１や図２２に示すようにＶＳＰＤやフォトコンダクタ等をマトリクス状に配置し、隣接するセル間に極性の異なるバイアス電圧を印加することにより、相関処理結果として入力画像の輪郭を出力する素子の場合には、当然ながら相関処理の対象となる相手のセルは隣接のもしくはごく近傍にあるセルに限定されており、これらは予め配線によって接続されている。このため、実際の網膜の受容野に相当するような、周辺の数セルを含む比較的広い範囲を対象とした相関処理を行うことが出来なかった。従って、ある程度のノイズや誤信号を含む入力画像に対して柔軟な処理をすることが不得手であり、この点において、人工網膜素子としては柔軟性に乏しいという欠点を有していた。
【００１４】
本発明はこのような従来の問題を解消し、半導体内部のバルク結合効果を利用してセル間の相関処理、例えば、画像平滑化処理や輪郭強調処理等の２次元並列画像処理を行える、全く新しい機能を持つ半導体バルク結合型素子を用いた信号相関処理装置を提供することを目的とする。このような素子および装置が提供されれば、網膜の初期視覚動作に似た機能を実現することが可能となる。
【００１５】
【課題を解決するための手段】
本発明においては、低不純物濃度の第１導電型半導体からなる高比抵抗体，この高比抵抗体に接して形成されるＬ−Ｈ接合に蓄積する少数キャリアの蓄積状態が相互に影響を及ぼし合う距離だけ離れて高比抵抗体表面に直線的または平面的に配置された高不純物濃度の第１導電型半導体からなる複数個のキャリア捕獲層，およびこれら各キャリア捕獲層に隣接する高比抵抗体表面に配置された第２導電型半導体からなるキャリア注入層を有する半導体バルク結合型素子と、各キャリア注入層に個別に外部電気信号を同時に入力する信号入力手段と、この外部電気信号入力によって各Ｌ−Ｈ接合間において行われる相関処理結果を各キャリア捕獲層から個別に取り出す信号抽出手段とを備え、信号相関処理装置を構成した。
【００１６】
また、上記半導体バルク結合型素子と、直線的または平面的な強度分布を有する光パターンの入力によって各Ｌ−Ｈ接合間において行われる相関処理結果を各キャリア捕獲層から個別に取り出す信号抽出手段とを備え、信号相関処理装置を構成した。
【００１７】
また、低不純物濃度の第１導電型半導体からなる高比抵抗体，この高比抵抗体に接して形成されるＬ−Ｈ接合に蓄積する少数キャリアの蓄積状態が相互に影響を及ぼし合う距離だけ離れて高比抵抗体表面に直線的または平面的に配置された高不純物濃度の第１導電型半導体からなる複数個のキャリア捕獲層，および高比抵抗体の反対側表面に各キャリア捕獲層に共通に設けられた第２導電型半導体からなるキャリア注入層を有する半導体バルク結合型素子と、直線的または平面的な強度分布を有する光パターンの入力によって各Ｌ−Ｈ接合間において行われる相関処理結果を各キャリア捕獲層から個別に取り出す信号抽出手段とを備え、信号相関処理装置を構成した。
【００１８】
また、半導体バルク結合型素子の各層を直接遷移型半導体材料で形成することによって、オン状態にある各セルが個別に発光するようになされ、その結果、素子全体の発光パターンが出力信号となるような信号相関処理装置を構成した。
【００１９】
また、キャリア注入層への電流経路中に設けられ、Ｌ−Ｈ接合のオン状態が信号入力遮断後に保持されるべき抵抗値を有する負荷抵抗をさらに備えた。
【００２０】
【作用】
半導体バルク結合型素子には、不純物濃度の低い（Ｌ）高比抵抗体と不純物濃度の高い（Ｈ）キャリア捕獲層とで半導体Ｌ−Ｈ接合、つまりｎ−ｎ⁺ 接合またはｐ−ｐ⁺ 接合が形成されている。この半導体Ｌ−Ｈ接合は多数キャリアを通しやすいが少数キャリアを通しにくいという性質を持つ。従って、半導体Ｌ−Ｈ接合に電界が印加されると、少数キャリアはこの半導体Ｌ−Ｈ接合に蓄積し、この蓄積によって伝導度変調が引き起こされる。つまり、この半導体バルク結合型素子は電流制御型負性抵抗によるスイッチング特性を有しており、コンダクタンストランジスタとも呼ばれる。
【００２１】
本発明においては、このＬ−Ｈ接合を直線的または平面的に近接して配置する素子構造を採用し、あるＬ−Ｈ接合（セル）がオン状態に遷移すると、このオン状態が、各セルに共通の半導体層である高比抵抗体を通じ、近接する他のセルのスイッチング特性に影響を及ぼす特性を信号相関処理に用いている。つまり、スイッチング特性に関する各セル間のこの相互作用によって入力信号間の相関処理が同時に並列して行われ、半導体バルク内において入力信号の信号相関処理が高速に行われることになる。
【００２２】
例えば、信号入力手段からの信号に雑音が含まれていても、雑音が入力したセルの周囲のセルがオン状態にあれば、雑音が入力したセルは高比抵抗体を通じてオン状態に遷移し、その結果雑音が除去されて入力データは平滑化される。また、各セルはオン・オフの２値的なスイッチング動作をするため、入力データ像の輪郭部の各セルは背景像と反対のスイッチング状態になり、輪郭強調がなされる。
【００２３】
また、セルは隣接するセルのみに影響を及ぼすのではなく、共通の半導体層である高比抵抗体を通じて広範囲のセルと結合している。よって、抵抗成分をマトリクス状に配置した従来のビジョンチップと類似の機能が果たせるが、ビジョンチップではノード間の結合を電極配線によって実現している。これに対して本発明では、各セルは一様な半導体バルク内において結合し合っている。
【００２４】
このため、本発明においてはセル間の結合の仕方に自由度が高くなることから、ビジョンチップに比べてより細かな処理を行わせることができる。また、ビジョンチップでは電極配線のチップに占める割合が相当大きくなるという問題があったが、本発明では各セルが半導体バルク内で結合しているため、電極配線数を大幅に削減することが可能となる。よって、チップ作製が極めて容易になるという利点が生じる。
【００２５】
また、半導体材料としてＧａＡｓやＧａＡｌＡｓ等の直接遷移型半導体を用いることにより、オン状態のセルを注入キャリアの再結合によって発光させることが可能になる。よって、信号相関処理結果を光信号によって出力できるようになる。このため、例えば、画像を入力し、平滑化等の相関処理を施した画像をリアルタイムで出力することが可能になる。
【００２６】
また、キャリア注入層への電流経路中に負荷抵抗を設け、Ｌ−Ｈ接合のオン状態が信号入力遮断後にも保持されるように負荷抵抗値を定めることにより、負性抵抗特性を利用した入力データの記憶動作を行わせることが可能になる。
【００２７】
【実施例】
図１は本発明の第１の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の基本的な構造を示しており、同図（ａ）は平面図，同図（ｂ）は断面図を表している。
【００２８】
高比抵抗体３１は低不純物濃度のｎ型半導体基板であり、各セルに対して共通に設けられている。この高比抵抗体３１の表面には高不純物濃度のｎ⁺ 型半導体からなる四角形状の複数個のキャリア捕獲層３２が平面的に配置されている。これら各キャリア捕獲層３２は高比抵抗体３１に接してＬ−Ｈ接合を形成しており、各キャリア捕獲層３２の相互間は、このＬ−Ｈ接合に蓄積する少数キャリアの蓄積状態が相互に影響を及ぼし合う距離だけ離れている。また、これら各キャリア捕獲層３２に隣接する高比抵抗体３１の表面にはｐ⁺ 型半導体からなる四角形状の少数キャリア注入用のキャリア注入層３３が配置されている。同図で一点鎖線で囲まれている１組のキャリア捕獲層３２とキャリア注入層３３は共通の高比抵抗体３１と共に１つの単位セルを構成しており、各セルはエピタキシャル成長法によりアレイ状に近接して配置するよう形成されている。従って、単位セルの構造はｐ⁺ ｎｎ⁺ 構造のコンダクタンストランジスタになっている。
【００２９】
各キャリア注入層３３には負荷抵抗３４を介してキャリア注入用の電圧源３５が接続されている。この負荷抵抗３４はキャリア注入層３３への電流経路中に設けられており、その抵抗値は上記Ｌ−Ｈ接合のオン状態が信号入力遮断後にも保持されるような値を有している。また、各セルの周囲の高比抵抗体３１表面には高不純物濃度のｎ⁺ 型半導体からなる十字形状のキャリア量制御層３６が設けられている。このキャリア量制御層３６は各Ｌ−Ｈ接合の四隅に位置しており、電圧源３７からの外部印加電圧に応じ、各Ｌ−Ｈ接合がオン状態に遷移するために必要な蓄積キャリア量を制御する。つまり、キャリア量制御電圧源３７からキャリア量制御層３６へ外部電圧を印加することにより、この印加電圧に応じて高比抵抗体３１のポテンシャルが制御される。従って、この印加電圧を調整することより、セルがオン状態に遷移するために必要なキャリア注入量、つまりしきい値が外部から制御される。なお、本実施例ではこのキャリア量制御層３６を各セルの四隅に十字形に設けたが、必ずしもこのように形成する必要はなく、チップ上の各セルに対して均一な効果が与えられる位置および形状に形成されるものであればよい。
【００３０】
また、キャリア注入用電圧源３５から各キャリア注入層３３への電圧印加は配線電極３８を介して行われ、また、キャリア量制御電圧源３７から各キャリア量制御層３６への電圧印加は配線電極３９を介して行われる。また、キャリア捕獲層３２に現れる信号は配線電極４０を介して外部に出力される。なお、高比抵抗体３１表面に形成されたキャリア捕獲層３２、キャリア注入層３３およびキャリア量制御層３６は、実際には、配線電極３８〜４０とのコンタクト部分を除いてシリコン酸化膜やシリコン窒化膜等からなる絶縁膜によって覆われている。また、配線が交差する部分も、このような絶縁膜を介することによって各配線が電気的に接触しないように形成されている。
【００３１】
図２は、このような半導体バルク結合型素子４１を用いて構成された本発明の第１の実施例による信号相関処理装置の概略を示している。
【００３２】
外部信号入力回路４２は、半導体バルク結合型素子４１の各キャリア注入層３３に個別に外部電気信号を同時に入力する信号入力手段であり、外部電気信号は負荷抵抗３４を通じて各セル毎に個別に与えられる。この外部電気信号入力によって各セルのＬ−Ｈ接合間において入力信号の相関処理が行われる。この相関処理結果は、信号抽出回路４３によって各キャリア捕獲層３２から各セル毎に必要に応じて個別に外部に取り出される。
【００３３】
また、Ｌ−Ｈ接合にキャリアを効率良く蓄積するために、図３に示すように、高比抵抗体３１とキャリア捕獲層３２とで形成されるｎ−ｎ⁺ 接合の間にｐ型半導体層４４を挟んだ構造にしても良い。この場合、単位セルの構造はｐ⁺ ｎｐｎ⁺ 構造になる。なお、同図において図１と同一部分には同一符号を付してその説明は省略する。
【００３４】
また、図１に示す半導体バルク結合型素子４１の構造はキャリア捕獲層３２、キャリア注入層３３およびキャリア量制御層３６を高比抵抗体３１上に積層した構造としたが、図４に示す構造にしても良い。つまり、キャリア捕獲層３２、キャリア注入層３３およびキャリア量制御層３６の全部を不純物ド−ピング等の方法によって共通の半導体基板である高比抵抗体３１内に埋め込む構造にしても良い。また、これら各層の一部を共通の半導体基板内に埋め込む構造にしても良い。なお、同図において、図１と同一または相当する部分には同一符号を付してその説明は省略する。また、このような構造において、高比抵抗体３１とキャリア捕獲層３２とで形成されるＬ−Ｈ接合の間に図３に示す構造と同様にｐ型半導体層を挟み、単位セルの構造をｐ⁺ ｎｐｎ⁺ 構造としても良い。
【００３５】
また、図１、図３および図４に示す半導体バルク結合型素子を構成する各層の導電型をそのまま反転させても基本動作上は構わない。つまり、高比抵抗体３１をｐ型、キャリア捕獲層３２をｐ⁺ 型、キャリア注入層３３をｎ⁺ 型、キャリア量制御層３６をｐ⁺ 型、およびＬ−Ｈ接合に挟み込む半導体層４４をｎ型としても良い。この場合、単位セルの構造はｎ⁺ ｐｐ⁺ 構造またはｎ⁺ ｐｎｐ⁺ 構造となる。一般的には図１、図３および図４で上述した構造のように、キャリア寿命の長い正孔をＬ−Ｈ接合に蓄積する導電型構造とした方が効率が良く、コンダクタンストランジスタのスイッチングのオン−オフ比が大きく取れる。
【００３６】
次に、このような構造の本実施例による信号相関処理装置の基本的な動作について説明する。
【００３７】
図５は、上述した半導体バルク結合型素子４１の各セルに構成されるコンダクタンストランジスタの基本的な電流電圧特性を示すグラフである。同グラフの横軸はＬ−Ｈ接合に印加される電圧［Ｖ］，縦軸はＬ−Ｈ接合に流れる電流［Ｉ］を示している。なお、同グラフにおいて直線Ｒは抵抗３４の抵抗値によって傾きが定まる負荷線であり、Ｌ−Ｈ接合のオン状態における特性線と交点ｑを有し、前述したように信号入力遮断後にもＬ−Ｈ接合がオン状態を保持するようになっている。
【００３８】
キャリア注入層３３とキャリア捕獲層３２との間に順方向の電圧を印加することにより、キャリア注入層３３から高比抵抗体３１に正孔が注入される。注入された正孔は、外部電圧印加によって半導体バルク内に形成された電界により、Ｌ−Ｈ接合（ｎ−ｎ⁺ 接合）界面に均一に蓄積する。そして、外部印加電圧Ｖが一定のしきい値電圧Ｖｐに達し、蓄積キャリア量が一定のしきい値を越えると、セルつまりコンダクタンストランジスタはオン状態に遷移し、低い保持電圧Ｖｓで大きな電流Ｉｓが流れるようになる。このとき、セルはＬ−Ｈ接合部分を中心に、電子と正孔のキャリア密度が通常よりも高いいわゆるプラズマ状態になる。
【００３９】
従って、半導体バルク結合型素子４１のあるセルのキャリア注入層３３に外部信号入力回路４２からしきい値以上の大きさの入力信号が与えられ、このセルがオン状態に遷移すると、このオン状態の遷移は共通のｎ型半導体層である高比抵抗体３１を通じ、周囲のセルのＬ−Ｈ接合に影響を及ぼす。つまり、オン状態に遷移したセルのＬ−Ｈ接合部分に生じたプラズマ状態すなわちキャリア密度の高い状態は、高比抵抗体３１を介して周囲のセルのＬ−Ｈ接合へ拡がる。その結果、これらのセルはオン状態に遷移するために必要なしきい値電圧Ｖｐが実質的に低下する。そして、各Ｌ−Ｈ接合の幾何学的配置や電源３７からキャリア量制御層３６へ与えられる電圧印加条件等によっては、入力信号がしきい値を越えていないセルもオン状態に遷移する。
【００４０】
すなわち、あるセルのスイッチング動作が共通の高比抵抗体３１を通じ、いわゆるプラズマ結合効果によってチップ内においてお互いに影響を及ぼし合う。よって、半導体バルク結合型素子４１の各セルに与えられる外部入力信号は、このような各セルの相互作用によって相関処理が行われる。この相関処理は、高比抵抗体３１の表面に形成された各Ｌ−Ｈ接合間の相互作用が同時に行われるため、同時に並列的に高速に行われる。従って、本装置に入力された信号は自己再生的に処理が行われて出力され、その際に、データの平滑化や輪郭強調等の相関処理が入力データ全体について同時に並列に行われることになる。出力データは各キャリア捕獲層３２に個別に現れるため、各キャリア捕獲層３２に現れた出力データは信号抽出回路４３によって個別に外部に取り出される。
【００４１】
例えば、図６に示す、均一な強度分布であるべきデータ５１中に何らかの原因で強度の低い欠損データ５２があるとする。欠損データ５２を含むこのデータ５１が信号入力回路４２から半導体バルク結合型素子４１に入力された場合には、信号入力によってオン状態に遷移した欠損データ周囲のセルに生じたプラズマは、欠損データ５２が入力されたセルに結合する。このプラズマ結合により欠損データ５２は補完され、修正されたデータ５３が信号抽出回路４３に得られる。また、逆に、入力データ５１の周囲のごく限られた範囲内に不要なデータ５４が入力された場合には、これら不要なデータ５４が各セルのしきい値を越えない程度の強度であれば、不要なデータ５４が入力したセルはオン状態に遷移しない。よって、出力信号が生じないことになり、不要なデータ５４を除去することが可能となる。
【００４２】
どのような場合に欠損データが補完され、または不要なデータが除去されるかは、各セルの幾何学的な間隔やキャリア量制御層３６に印加される電圧等によって予め設定がなされている。また、各セルを構成するコンダクタンストランジスタの動作はオン・オフの２値的な動作であるため、半導体バルク結合型素子４１から出力される信号は２値的なデータになる。よって、入力データ５１の有る領域と無い領域、または入力強度の大きな領域と入力強度の小さな領域との境界５５は、より明確な境界５６となって出力される。従って、本実施例による装置によってセル間に入力される信号の相関処理を行うことにより、上述のような入力データに対する平滑化処理や、輪郭強調処理を行うことが可能となる。
【００４３】
また、上記本実施例による信号相関処理装置において、各セル相互間の影響を次の実験によって確認した。
【００４４】
前述した半導体バルク結合型素子４１の高比抵抗体３１をｎ型のＧａＡｓ半導体基板によって構成し、図７の各分図に示すように、このＧａＡｓ半導体基板上に８０μｍピッチに升目状に配置したコンダクタンストランジスタアレイを作製した。同図（ａ）に示すように、斜線が付されたあるセルＣ（ｉ，ｊ）のキャリア注入層３３に、しきい値電圧Ｖｐ以下の２５［Ｖ］の電圧を１ｋΩの負荷抵抗３４を介して印加しておく。そして、そのセルの両側にある○印が付されたセルＣ（ｉ，ｊ−１）とＣ（ｉ，ｊ＋１）との各キャリア注入層３３に共に約３０ｍＡの電流を注入し、これら各セルのＬ−Ｈ接合をオン状態にした。その結果、セルＣ（ｉ，ｊ）もオン状態に遷移した。しかし、セルＣ（ｉ，ｊ−１）およびＣ（ｉ，ｊ＋１）に注入する電流を２０ｍＡ以下にした場合には、セルＣ（ｉ，ｊ）はオン状態に遷移しなかった。また、セルＣ（ｉ，ｊ−１）およびＣ（ｉ，ｊ＋１）に注入する電流を２０〜３０ｍＡの範囲内にした場合には、オン状態に遷移する場合とオン状態に遷移しない場合とがあった。
【００４５】
また、同図（ｂ）に示すように、斜線が付されたセルＣ（ｉ，ｊ）に対して隣接する○印が付されたセルＣ（ｉ，ｊ−１）と、このセルＣ（ｉ，ｊ）から１ピッチ分つまり１６０μｍ離れた○印が付されたセルＣ（ｉ，ｊ＋２）とにそれぞれ３０ｍＡの電流を注入し、これら各セルをオン状態に遷移させても、セルＣ （ｉ，ｊ）はオン状態に遷移しなかった。また、同図（ｃ）に示すように、斜線が付されたセルＣ（ｉ，ｊ）に対して斜めに隣接し、このセルＣ（ｉ，ｊ）から１１３μｍ離れた○印が付されたセルＣ（ｉ−１，ｊ−１）とセルＣ（ｉ＋１，ｊ＋１）とに共に約３０ｍＡの電流を注入し、これら各セルをオン状態にしたところ、セルＣ（ｉ，ｊ）はオン状態に遷移しなかった。
【００４６】
この実験ではしきい値電圧がかなり高かったり、動作するうえで再現性に欠けていたが、これらは素子構造の最適化がなされていなかったり、チップ内の層の電気的、光学的特性や均一性が悪いためであり、今後において格段に改善されうるものである。
【００４７】
以上述べたように、チップ上の全てのセルは共通のｎ型半導体層である高比抵抗体３１を通じ、セル間の距離に応じた強さでお互いに影響し合っているので、実際にはより広い領域を対象とした相関処理が行われる。従って、各セルは隣接するセルのみに影響を及ぼすのではなく、共通の高比抵抗体３１を通じて広範囲のセルと結合する。よって、抵抗成分をマトリクス状に配置した従来のビジョンチップと類似の機能が果たせるが、ビジョンチップではノード間の結合を電極配線によって実現していた。これに対して本実施例による信号相関処理装置では、各セルは一様な半導体バルク内において結合し合っているため、電極配線数を大幅に削減しつつ、ビジョンチップと同じ機能を実現することが可能になる。従って、チップ作製は極めて容易になる。また、本実施例による装置では、各セル間の結合の仕方に自由度が高くなることから、ビジョンチップに比べてより細かな処理を行わせることが可能となる。
【００４８】
このように半導体バルク結合型素子４１を構成するセルどうしが半導体バルク内において自ら影響を及ぼし合うことにより、前述したように１次元ないし２次元データの平滑化処理や、輪郭強調処理等の機能的な相関処理が同時に並列的に高速に行われる。
【００４９】
また、本実施例において単位セルとして用いたコンダクタンストランジスタは、従来のＰＣＤにおいても単位セルとして用いられていたものである。このＰＣＤもプラズマ結合を利用した素子であったが、前述の従来技術で説明したように、このＰＣＤではｐ⁺ 層に順にシフトパルスを与えることにより、これを単にシフトレジスタ用の単位セルとして用いていただけである。つまり、従来のＰＣＤにおいては、単位セルが本実施例のような並列演算用の素子として集積化され、配線されてはいなかった。
【００５０】
また、基本単位セルであるコンダクタンストランジスタは前述のように電流制御型の負性抵抗素子であるため、適当な大きさの負荷抵抗を接続することにより、記憶動作が可能になる。本実施例では、キャリア注入層３３への電流経路中に負荷抵抗３４を設け、Ｌ−Ｈ接合のオン状態が信号入力遮断後にも保持されることにより、負性抵抗特性を利用した入力データの記憶動作を行わせている。この記憶機能は入力画像間の比較演算をする際に極めて有効であり、本実施例による半導体バルク結合型素子およびその周辺素子を用い、制御回路等に接続されたシステムを構成することにより、時間的に連続して入力される画像間の変化分の抽出や、入力画像と記憶画像との比較を行うといった装置を構成することも可能になる。
【００５１】
次に、本発明の第２の実施例による信号相関処理装置について説明する。
【００５２】
図８は本発明の第２の実施例による信号相関処理装置に用いられる半導体バルク結合型素子４１ａの基本的な構造を示しており、同図（ａ）は平面図，同図（ｂ）は断面図を表している。なお、同図において図１と同一または相当する部分には同一符号を付してその説明は省略する。
【００５３】
上記の第１の実施例による信号相関処理装置においては電気信号が入力される構造の半導体バルク結合型素子４１を用いたが、本実施例による信号相関処理装置においては直線的または平面的な強度分布を有するパターン光が入力される。この入力によって各Ｌ−Ｈ接合間において行われる相関処理結果は、各キャリア捕獲層３２から個別に電気信号として外部に取り出される。このため、この第２実施例においてはキャリア注入層３３に接続される配線電極３８ａの構造は、第１の実施例における配線電極３８の構造と異なっている。つまり、各キャリア注入層３３に共通に負荷抵抗４５が接続されており、各キャリア注入層３３にはオフセット設定用電圧源４６から共通のオフセット外部電圧が印加される。この電圧値は各Ｌ−Ｈ接合のしきい値を越えない程度に設定されており、この電圧印加により、初期的なキャリア注入量に一定のオフセット量が予め各セル共通に持たせられる。
【００５４】
図９は、このような半導体バルク結合型素子４１ａを用いて構成された本発明の第２の実施例による信号相関処理装置の概略を示している。
【００５５】
本実施例では、第１実施例における外部信号入力回路４２は存在せず、直線的または平面的な強度分布を有する光パターン６１が半導体バルク結合型素子４１ａの表面に直接入射される。この半導体バルク結合型素子４１ａの表面はキャリア捕獲層３２ａが形成された側の面である。この外部光信号入力によって各セルのＬ−Ｈ接合間において入力信号の相関処理が行われる。つまり、十分な光量が入力されたセルは、蓄積キャリア数がしきい値を越え、オン状態に遷移すると共に、この遷移は近接する他のセルにも影響を及ぼす。ここで、オン状態のセルに囲まれたセルは、そのセルへの入射光量が十分でなくても隣接するセルに影響を受けてオン状態に遷移するよう、オフセット設定用電圧源４６やキャリア量制御電圧源３７によって予め設定されている。従って、前述のような入力データ（画像）中の欠損データを補完したり、不要なデータを除去したりでき、入力データの平滑化処理が行える。また、前述のように、入力画像の輪郭を強調して出力させることも可能となる。このような相関処理結果は、信号抽出回路４３によって各キャリア捕獲層３２ａから各セル毎に必要に応じて個別に外部電気信号として取り出される。
【００５６】
次に、本発明の第３の実施例による信号相関処理装置について説明する。
【００５７】
図１０はこの第３実施例による信号相関処理装置に用いられる半導体バルク結合型素子４１ｂの基本的な構造を示しており、同図（ａ）は平面図，同図（ｂ）は断面図を表している。なお、同図において図１と同一または相当する部分には同一符号を付してその説明は省略する。
【００５８】
この第３実施例に用いられる半導体バルク結合形素子４１ｂは、高比抵抗体３１ｂ，キャリア捕獲層３２ｂ，キャリア注入層３３ｂおよびキャリア量制御層３６ｂの各層がＧａＡｓやＧａＡｌＡｓ等の直接遷移型半導体材料によって形成されている点において第１実施例と構造が異なっている。従って、本実施例による半導体バルク結合型素子４１ｂでは各Ｌ−Ｈ接合に注入されたキャリアの再結合によってオン状態のセルは個別に発光する。
【００５９】
図１１はこのような半導体バルク結合型素子４１ｂを用いて構成された本発明の第３の実施例による信号相関処理装置の概略を示している。
【００６０】
本実施例では、第１実施例と同様に信号入力回路１２から各Ｌ−Ｈ接合に個別に同時に電気信号が入力される。しかし、本実施例では第１実施例における信号抽出回路４３は存在せず、相関処理結果は、オン状態にある各セルの発光により、光パターン６１ａとして外部に出力される。このため、各キャリア捕獲層３２ｂにつながる配線４０ｂは共通に接続されている。
【００６１】
次に、本発明の第４の実施例による信号相関処理装置について説明する。
【００６２】
図１２はこの第４実施例による信号相関処理装置に用いられる半導体バルク結合型素子４１ｃの基本的な構造を示しており、同図（ａ）は平面図，同図（ｂ）は断面図を表している。なお、同図において図８および図１０と同一または相当する部分には同一符号を付してその説明は省略する。
【００６３】
この第４実施例による信号相関処理装置では、信号光が入力され、相関処理結果は光信号として出力される。このため、キャリア注入層３３ｂは第２実施例の場合と同様に配線電極３８ａに共通に接続されており、オフセット設定用電圧源４６から各キャリア注入層３３に共通のオフセット外部電圧が印加されている。また、半導体バルク結合形素子４１ｃを構成する、高比抵抗体３１ｂ，キャリア捕獲層３２ｂ，キャリア注入層３３ｂおよびキャリア量制御層３６ｂの各層は、第３実施例の場合と同様に直接遷移型半導体材料によって形成されている。しかも、各キャリア捕獲層３２ｂにつながる配線４０ｂも共通に接続されている。
【００６４】
図１３はこのような半導体バルク結合型素子４１ｃを用いて構成された本発明の第４の実施例による信号相関処理装置の概略を示している。
【００６５】
直線的または平面的な光パターン６１の入力により、各Ｌ−Ｈ接合において相関処理が行われる。この相関処理結果は、注入されたキャリアの再結合によってオン状態のセルが個別に発光するため、出力信号は光パターン６１ａとして外部に出力される。すなわち、本実施例による信号相関処理装置においては、光パターンとして入力された信号が相関処理され、この処理結果が光パターンとして外部に出力される。
【００６６】
次に、本発明の第５の実施例による信号相関処理装置について説明する。
【００６７】
図１４は本発明の第５の実施例による信号相関処理装置に用いられる半導体バルク結合型素子４１ｄの基本的な構造を示しており、同図（ａ）は平面図，同図（ｂ）は断面図を表している。
【００６８】
高比抵抗体３１ｄは低不純物濃度のｎ型半導体層であり、前述の第１実施例における高比抵抗体３１と同様に各セルに対して共通に設けられている。この高比抵抗体３１ｄの表面には高不純物濃度のｎ⁺ 型半導体からなる複数個の円板状のキャリア捕獲層３２ｄが平面的に配置されている。これら各キャリア捕獲層３２ｄは高比抵抗体３１ｄに接してＬ−Ｈ接合を形成しており、各キャリア捕獲層３２ｄの相互間は、このＬ−Ｈ接合に蓄積する少数キャリアの蓄積状態が相互に影響を及ぼし合う距離だけ離れている。また、高比抵抗体３１ｄの反対側表面にはｐ⁺ 型半導体からなる少数キャリア注入用のキャリア注入層３３ｄが各キャリア捕獲層３２ｄに共通に設けられている。同図で一点鎖線で囲まれているキャリア捕獲層３２ｄは共通の高比抵抗体３１ｄおよびキャリア注入層３３ｄと共に１つの単位セルを構成している。従って、本実施例においても、単位セルの構造はｐ⁺ ｎｎ⁺ 構造のコンダクタンストランジスタになっている。
【００６９】
キャリア注入層３３ｄには負荷抵抗４５を介してオフセット設定用の電圧源４６が接続されている。この一対の負荷抵抗４５および電圧源４６は各セルに共通に設けられており、負荷抵抗４５を通じ、電圧源４６からキャリア注入層３３ｄに各Ｌ−Ｈ接合のしきい値を越えない程度の外部電圧が印加されている。この電圧印加により、初期的なキャリア注入量に一定のオフセット量が各セル共通に予め持たせられる。また、各セルの周囲の高比抵抗体３１ｄ表面には高不純物濃度のｎ⁺ 型半導体からなる十字形状のキャリア量制御層３６が設けられている。このキャリア量制御層３６は各Ｌ−Ｈ接合の四隅に位置しており、前述の第１実施例の場合と同様に電圧源３７からの外部印加電圧に応じ、各Ｌ−Ｈ接合がオン状態に遷移するために必要な蓄積キャリア量が制御される。このキャリア量の制御により、Ｌ−Ｈ接合のしきい値そのものを外部から制御できる。なお、本実施例でもこのキャリア量制御層３６を各セルの四隅に十字形に設けたが、必ずしもこのように形成する必要はなく、チップ上の各セルに対して均一な効果が与えられる位置および形状に形成されるものであればよい。
【００７０】
また、オフセット設定用電圧源４６からキャリア注入層３３ｄへの電圧印加は基板裏面に形成された配線電極４７を介して行われる。また、キャリア量制御電圧源３７から各キャリア量制御層３６への電圧印加は配線電極３９を介して行われる。また、キャリア捕獲層３２ｄに現れる信号は円形状に形成された配線電極４０を介して外部に出力される。
【００７１】
本実施例の場合には、キャリア注入層３３ｄに個別に電気信号を入力する必要はないので、キャリア注入層３３ｄは高比抵抗体３１ｄを挟んでキャリア捕獲層３２ｄとは反対側に積層された構造になっている。このため、配線処理が非常に簡単になるという利点を有している。つまり、しきい値制御用のキャリア量制御層３６およびキャリア捕獲層３２ｄによる基板表面の段差部分は、実際にはシリコン酸化膜やシリコン窒化膜等からなる絶縁膜によって覆われている。よって、チップ上面の電極配線を図に示す形状にすることにより、前述の第１実施例のチップ構造に見られる２層配線プロセスを行う必要がなくなる。
【００７２】
このような半導体バルク結合型素子４１ｄを用いて構成されたこの第５実施例による信号相関処理装置も、前述の第２実施例における信号相関処理装置と同様に動作する。つまり、図９に示すように、直線的または平面的な強度分布を有する光パターン６１が半導体バルク結合型素子４１ｄの表面に直接入射される。この信号入力によって行われた相関処理結果は、信号抽出回路４３によって各キャリア捕獲層３２ａから各セル毎に個別に外部電気信号として取り出される。
【００７３】
このように本実施例においても、チップ上の全てのセルは共通のｎ型半導体層である高比抵抗体３１ｄを通じ、セル間の距離に応じた強さでお互いに影響し合っているので、実際にはより広い領域を対象とした相関処理が行われる。従って、本実施例においても、素子を構成するセルどうしが自ら影響を及ぼし合うことにより、入力パターンに対する平滑化や輪郭強調等の前処理が半導体バルク結合型素子内部において機能的に行われ、上記実施例と同様な効果が奏される。
【００７４】
次に、本発明の第６の実施例による信号相関処理装置について説明する。
【００７５】
図１５はこの第６の実施例による信号相関処理装置に用いられる半導体バルク結合型素子４１ｅの基本的な構造を示しており、同図（ａ）は平面図，同図（ｂ）は断面図を表している。なお、同図において、図１４と同一部分には同一符号を付してその説明は省略する。
【００７６】
この第６実施例における半導体バルク結合型素子４１ｅでも、キャリア注入層３３ｄが高比抵抗体３１ｄを挟んでキャリア捕獲層３２ｄと反対側表面に形成されている。第５実施例と異なる点は、キャリア注入層３３ｄ上に各セル毎に個別に、同じ導電型でよりキャリア濃度の高い個別キャリア注入層７１が形成されている点である。この個別キャリア注入層７１の存在により、各セル間のクロストークが抑制される。本発明による半導体バルク結合型素子は、直線的または平面的に配置された各コンダクタンストランジスタが共通の高比抵抗半導体を通じて相互作用しているものであり、各々のコンダクタンストランジスタは、それぞれが個別の素子として動作しつつ、周囲のプラズマ状態の広がりによって結合し合っていなければならない。しかるに隣接するセル間の電流経路においては、極力クロストークが生じないようにしなければならない。個別キャリア注入層７１は共通のキャリア注入層３３ｄに比べて高キャリア濃度を有すると共に、直ぐ上にあるキャリア捕獲層３２ｄとの距離を短くした幾何学的構成の効果によって、セル間の電流クロストークを最小限に抑えることができる。
【００７７】
このような半導体層の凹凸パターンの埋め込み平坦化には、液相結晶成長法 （ＬＰＥ）法が有効である。まず、第１回目の結晶成長によって共通のキャリア注入層３３ｄ上により不純物濃度の高い同じ導電型の層を形成する。次に、選択エッチング法により、成長した層を各セル毎のブロックパターンに加工し、個別キャリア注入層７１を形成する。その後、第２回目の結晶成長をＬＰＥ法によって行うことにより、高比抵抗層３１ｄの結晶成長過程において個別キャリア注入層７１の凹凸パターンは平坦化される。続けて、キャリア捕獲層３２ｄの結晶成長と選択エッチング法により、素子の半導体構造が完成する。
【００７８】
共通のキャリア注入層３３ｄと個別キャリア注入層７１とのキャリア濃度の差は、望ましくは１桁程度かそれ以上ある方が良く、電流が必ず個別キャリア注入層７１を通じて流れるようにすることで、隣接するコンダクタンストランジスタ間の電流クロストークを最小限に抑えることが可能になる。
【００７９】
次に、本発明の第７の実施例による信号相関処理装置について説明する。
【００８０】
図１６はこの第７の実施例による信号相関処理装置に用いられる半導体バルク結合型素子４１ｆの基本的な構造を示しており、同図（ａ）は平面図，同図（ｂ）は断面図を表している。なお、同図において、図１４と同一部分には同一符号を付してその説明は省略する。
【００８１】
本実施例では、半導体バルク結合型素子４１ｆに用いる半導体材料として直接遷移型半導体材料が用いられている。つまり、高比抵抗体３１ｆ，キャリア捕獲層３２ｆ，キャリア注入層３３ｆおよびキャリア量制御層３６ｆは直接遷移型半導体材料から形成されている。また、各キャリア捕獲層３２ｆは配線電極４０ｆによって共通電位に接続されている。従って、この第７実施例においては、注入されたキャリアの再結合によってオン状態のセルを発光させることができる。これにより、入力された光パターンに対してリアルタイムに処理が行え、相関処理結果を同様に光パターンによって出力させることが可能となる。
【００８２】
図１７はこの半導体バルク結合型素子４１ｆを用いて構成された本発明の第７の実施例による信号相関処理装置の概略構成を示す図である。このような信号相関処理装置によれば、チップの上面から入力された光パターン６１は、チップ内でしかるべき相関処理が施された後、チップの裏側から図示のように光パターン６１ａがそのまま出力される。従って、この第７実施例では電気信号を出力するために必要とされる信号抽出回路は不要となり、各セルからの電気出力を個別に配線する必要がなくなる。また、このように半導体バルク結合型素子４１ｆの表面から入射された信号がその裏面から出射される構造の方が、システム全体の構成上好ましいことが多い。
【００８３】
図１８は本発明の第８の実施例による信号相関処理装置に用いられる半導体バルク結合型素子４１ｇの基本構造を示しており、第７実施例に用いた半導体構造を持っている。同図（ａ）は平面図、同図（ｂ）は断面図である。なお、同図において図１６と同一または相当する部分には同一符号を付してその説明は省略する。
【００８４】
Ｌ−Ｈ接合部分の高比抵抗体３１ｆおよびキャリア捕獲層３２ｆはＧａＡｓ半導体材料によって形成されている。また、窓層となる基板裏面のキャリア注入層３３ｆは出射光の波長に対して透明な材料で形成されている。つまり、キャリア注入層３３ｆはＧａＡｓよりエネルギ−バンドギャップの大きなＧａＡｌＡｓ半導体材料で形成されている。このキャリア注入層３３ｆはガラス等の透明な材質からなる基板６２上に固定されており、キャリア注入層３３ｆ裏面周囲に形成された配線電極４７は外部電極６３を介して負荷抵抗４５に接続されている。また、キャリア捕獲層３２ｆ上に設けられる配線電極４０およびキャリア注入層３３ｆ上に設けられる配線電極４７は、光の透過を妨げないよう、同図に示すようにこれら各層の周辺に設けるか、またはＩＴＯ（Indium-Tin-Oxide) 等の透明電極を用いて形成される。
【００８５】
このような構造の半導体バルク結合型素子４１ｇを用いて図１７に示すごとく信号相関処理装置を構成すれば、透過型の光パターン処理に適した信号相関処理装置を実現することができる。なお、第７および第８の実施例では、光パターン６１は半導体バルク結合型素子４１ｆのキャリア捕獲層３２ｆの形成表面側に入射させたが、これとは逆に、キャリア注入層３３ｆの形成された裏面側から入射し、表面側に光パターン６１ａを出力する構成としても本質的には構わない。
【００８６】
また、基本単位セルであるコンダクタンストランジスタは前述のように電流制御型の負性抵抗素子であるため、上記各実施例でも、キャリア注入層３３への電流経路中に設けた負荷抵抗４５の抵抗値を、入射光を遮断した後でも、Ｌ−Ｈ接合のオン状態が保持されるような値に設定することにより、負性抵抗特性を利用した入力データの記憶動作が行える。以上のリアルタイムの光入出力処理並びに記憶動作は、パターンの超並列演算や光コンピューティング等へのさらに幅の広い応用が可能となる。
【００８７】
また、上述した各実施例においても、Ｌ−Ｈ接合にキャリアを効率良く蓄積するために、図３に示すように、高比抵抗体３１とキャリア捕獲層３２とで形成されるｎ−ｎ⁺ 接合の間にｐ型半導体層４４を挟んだ構造にしても良い。
【００８８】
また、上述した各実施例における半導体バルク結合型素子４１の構造はキャリア捕獲層３２およびキャリア量制御層３６を高比抵抗体３１ａ上に積層した構造としたが、図４に示す構造のように、共通の高比抵抗体３１の内部にその一部または全部を埋め込む構造にしても良い。さらに、このような構造において、高比抵抗体３１とキャリア捕獲層３２とで形成されるＬ−Ｈ接合の間に図３に示す構造と同様にｐ型半導体層を挟み、単位セルの構造をｐ⁺ ｎｐｎ⁺ 構造としても良い。
【００８９】
また、上述した各実施例に示す半導体バルク結合型素子を構成する各層の導電型をそのまま反転させても基本動作上は構わない。
【００９０】
このような上記各実施例による信号相関処理装置によれば、特に入力データに対する平滑化（ノイズ除去）や輪郭強調等の前処理を行う人工網膜に応用することが可能である。また、２次元光パターン信号を用いた超並列光演算装置の入出力素子としての応用にも最適であり、２次元光パターン演算処理用装置の提供が可能となる。また、前述したようにこれら各実施例によれば、各セル間の演算は半導体内部のバルク結合、具体的にはプラズマ結合効果を利用することにより、セル間の複雑な電極配線を必要としなくなる。よって、チップの作製が非常に簡単になり、このため、作製コストの大幅な削減をすることが可能となる。特に、直接遷移型半導体材料を用いた、光入力・光出力構成の場合には、電極は各セルに共通のバイアス電圧用配線だけで済むため、作製コストをさらに大幅に削減することが可能となる。
【００９１】
【発明の効果】
以上説明したように本発明においては、Ｌ−Ｈ接合からなるセルを直線的または平面的に近接して配置する素子構造を採用し、あるセルがオン状態に遷移すると、このオン状態が、各セルに共通の高比抵抗体を通じ、近接する他のセルのスイッチング特性に影響を及ぼす特性が信号相関処理に用いられている。従って、スイッチング特性に関する各セル間のこの相互作用によって入力信号間の相関処理が同時に並列して行われ、半導体バルク内において入力信号の信号相関処理が高速に行われることになる。
【００９２】
また、セルは隣接するセルのみに影響を及ぼすのではなく、共通の半導体層である高比抵抗体を通じて広範囲のセルと結合している。よって、抵抗成分をマトリクス状に配置した従来のビジョンチップと類似の機能が果たせるが、電極配線数を大幅に削減することが可能となる。よって、チップ作製が極めて容易になるまた、本発明においてはセル間の結合の仕方に自由度が高くなることから、ビジョンチップに比べてより細かな処理を行わせることができる。
【００９３】
また、半導体材料としてＧａＡｓやＧａＡｌＡｓ等の直接遷移型半導体を用いることにより、オン状態のセルを発光させることが可能になる。よって、信号相関処理結果を光信号によって出力できるようになる。このため、例えば、画像を入力し、平滑化等の相関処理を施した画像をリアルタイムで出力することが可能になる。
【００９４】
また、キャリア注入層への電流経路中に負荷抵抗を設け、Ｌ−Ｈ接合のオン状態が信号入力遮断後にも保持されるようにすることにより、負性抵抗特性を利用した入力データの記憶動作を行わせることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による信号相関処理装置に用いられる半導体バルク結合型素子を示す平面図および断面図である。
【図２】図１に示された半導体バルク結合型素子を用いて構成された第１の実施例による信号相関処理装置を示す図である。
【図３】半導体バルク結合型素子の第１変形例を示す断面図である。
【図４】半導体バルク結合型素子の第２変形例を示す断面図である。
【図５】Ｌ−Ｈ接合の基本的な電流電圧特性を示すグラフである。
【図６】第１実施例による信号相関処理装置を用いた相関処理のデータ処理過程を示す図である。
【図７】第１実施例による信号相関処理装置におけるセル間の相互の影響を示す図である。
【図８】本発明の第２の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の平面図および断面図である。
【図９】図８に示される半導体バルク結合型素子を用いて構成された第２実施例による信号相関処理装置を示す斜視図である。
【図１０】本発明の第３の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の平面図および断面図である。
【図１１】図１０に示される半導体バルク結合型素子を用いて構成された第３実施例による信号相関処理装置を示す斜視図である。
【図１２】本発明の第４の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の平面図および断面図である。
【図１３】図１２に示される半導体バルク結合型素子を用いて構成された第４実施例による信号相関処理装置を示す斜視図である。
【図１４】本発明の第５の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の平面図および断面図である。
【図１５】本発明の第６の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の平面図および断面図である。
【図１６】本発明の第７の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の平面図および断面図である。
【図１７】図１６に示される半導体バルク結合型素子を用いて構成された第７実施例による信号相関処理装置を示す斜視図である。
【図１８】本発明の第８の実施例による信号相関処理装置に用いられる半導体バルク結合型素子の平面図および断面図である。
【図１９】第１の従来技術による信号相関処理装置を示す斜視図である。
【図２０】第２の従来技術による信号相関処理装置を示す斜視図である。
【図２１】第３の従来技術による信号相関処理装置を示す斜視図である。
【図２２】第４の従来技術による信号相関処理装置を示す斜視図である。
【符号の説明】
３１…高比抵抗体、３２，４４…キャリア捕獲層、３３，７１…キャリア注入層、３４，４５…負荷抵抗、３５，４６…少数キャリア注入用電圧源、３６…キャリア量制御層、３７…キャリア量制御電圧源、３８，３９，４０，４７…配線電極、４１…半導体バルク結合型素子、４２…信号入力回路、４３…信号抽出回路、６１…光パターン、６２…透明基板、６３…外部電極。

Claims (16)

1. 低不純物濃度の第１導電型半導体からなる高比抵抗体，この高比抵抗体に接して形成されるＬＨ接合に蓄積する少数キャリアの蓄積状態が相互に影響を及ぼし合う距離だけ離れて前記高比抵抗体表面に直線的または平面的に配置された高不純物濃度の第１導電型半導体からなる複数個のキャリア捕獲層，およびこれら各キャリア捕獲層に隣接する前記高比抵抗体表面に配置された第２導電型半導体からなるキャリア注入層を有する半導体バルク結合型素子と、
   前記各キャリア注入層に個別に外部電気信号を同時に入力する信号入力手段と、
   この外部電気信号入力によって前記各Ｌ−Ｈ接合間において行われる相関処理結果を前記各キャリア捕獲層から個別に取り出す信号抽出手段とを備えて構成される半導体バルク結合型素子を用いた信号相関処理装置。
2. 低不純物濃度の第１導電型半導体からなる高比抵抗体，この高比抵抗体に接して形成されるＬＨ接合に蓄積する少数キャリアの蓄積状態が相互に影響を及ぼし合う距離だけ離れて前記高比抵抗体表面に直線的または平面的に配置された高不純物濃度の第１導電型半導体からなる複数個のキャリア捕獲層，およびこれら各キャリア捕獲層に隣接する前記高比抵抗体表面に配置された第２導電型半導体からなるキャリア注入層を有する半導体バルク結合型素子と、
   直線的または平面的な強度分布を有する光パターンの入力によって前記各Ｌ−Ｈ接合間において行われる相関処理結果を前記各キャリア捕獲層から個別に取り出す信号抽出手段とを備えて構成される半導体バルク結合型素子を用いた信号相関処理装置。
3. 前記キャリア注入層への電流経路中に設けられ、前記Ｌ−Ｈ接合のオン状態が信号入力遮断後に保持されるべき抵抗値を有する負荷抵抗を備えたことを特徴とする請求項１または請求項２記載の半導体バルク結合型素子を用いた信号相関処理装置。
4. 前記半導体バルク結合型素子の前記高比抵抗体と前記キャリア捕獲層との間に第２導電型の半導体層が形成されていることを特徴とする請求項１または請求項２記載の半導体バルク結合型素子を用いた信号相関処理装置。
5. 前記半導体バルク結合型素子の前記キャリア捕獲層および前記キャリア注入層は、前記高比抵抗体上に積層して形成されていることを特徴とする請求項１または請求項２記載の半導体バルク結合型素子を用いた信号相関処理装置。
6. 前記半導体バルク結合型素子の前記キャリア捕獲層および前記キャリア注入層は、その全部または一部が前記高比抵抗体の固体内に埋め込まれて形成されていることを特徴とする請求項１または請求項２記載の半導体バルク結合型素子を用いた信号相関処理装置。
7. 前記Ｌ−Ｈ接合周囲の前記高比抵抗体に設けられた高不純物濃度の第１導電型半導体からなり、前記Ｌ−Ｈ接合がオン状態に遷移するために必要な蓄積キャリア量を外部印加電圧に応じて制御するキャリア量制御層を前記半導体バルク結合型素子に備えたことを特徴とする請求項１または請求項２記載の半導体バルク結合型素子を用いた信号相関処理装置。
8. 前記高比抵抗体，前記キャリア捕獲層および前記キャリア注入層は、直接遷移型半導体材料からなることを特徴とする請求項１または請求項２記載の半導体バルク結合型素子を用いた信号相関処理装置。
9. 低不純物濃度の第１導電型半導体からなる高比抵抗体，この高比抵抗体に接して形成されるＬ−Ｈ接合に蓄積する少数キャリアの蓄積状態が相互に影響を及ぼし合う距離だけ離れ て前記高比抵抗体表面に直線的または平面的に配置された高不純物濃度の第１導電型半導体からなる複数個のキャリア捕獲層，および前記高比抵抗体の反対側表面に前記各キャリア捕獲層に共通に設けられた第２導電型半導体からなるキャリア注入層を有する半導体バルク結合型素子と、
   直線的または平面的な強度分布を有する光パターンの入力によって前記各Ｌ−Ｈ接合間において行われる相関処理結果を前記各キャリア捕獲層から個別に取り出す信号抽出手段とを備えて構成される半導体バルク結合型素子を用いた信号相関処理装置。
10. 前記各Ｌ−Ｈ接合がオン状態に遷移しない範囲で前記キャリア注入層から前記各Ｌ−Ｈ接合に少数キャリアを供給して前記各Ｌ−Ｈ接合に共通のオフセットを与えるオフセット設定手段をさらに備えたことを特徴とする請求項９記載の半導体バルク結合型素子を用いた信号相関処理装置。
11. 前記キャリア注入層への電流経路中に設けられ、前記Ｌ−Ｈ接合のオン状態が信号入力遮断後に保持されるべき抵抗値を有する負荷抵抗を備えたことを特徴とする請求項９記載の半導体バルク結合型素子を用いた信号相関処理装置。
12. 前記半導体バルク結合型素子の前記高比抵抗体と前記キャリア捕獲層との間に第２導電型の半導体層が形成されていることを特徴とする請求項９記載の半導体バルク結合型素子を用いた信号相関処理装置。
13. 前記半導体バルク結合型素子の前記キャリア捕獲層は前記高比抵抗体上に積層して形成されていることを特徴とする請求項９記載の半導体バルク結合型素子を用いた信号相関処理装置。
14. 前記半導体バルク結合型素子の前記キャリア捕獲層はその全部または一部が前記高比抵抗体の固体内に埋め込まれて形成されていることを特徴とする請求項９記載の半導体バルク結合型素子を用いた信号相関処理装置。
15. 前記Ｌ−Ｈ接合の周囲に設けられた高不純物濃度の第１導電型半導体からなり、前記Ｌ−Ｈ接合がオン状態に遷移するために必要な蓄積キャリア量を外部印加電圧に応じて制御するキャリア量制御層を前記半導体バルク結合型素子に備えたことを特徴とする請求項９記載の半導体バルク結合型素子を用いた信号相関処理装置。
16. 前記高比抵抗体，前記キャリア捕獲層および前記キャリア注入層は、直接遷移型半導体材料からなることを特徴とする請求項９記載の半導体バルク結合型素子を用いた信号相関処理装置。

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