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【０００１】
【発明の属する技術分野】
本発明は、半導体チップを積層した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ半導体装置の低コスト化及び小型化を図るために、互いに異なる機能を有するＬＳＩ又は互いに異なるプロセスにより形成されたＬＳＩチップを３次元実装するマルチチップパッケージが提案されている。
【０００３】
以下、従来例として、特開平１−２３５３６３号公報で示されたマルチチップパケージについて図１２を参照しながら説明する。
【０００４】
まず、図１２に示すように、第１のＬＳＩチップ５３がリードフレームのダイパッド５１にダイボンドされ、インナーリード５２と電極５５がボンディングワイヤ５７にて接続されている。第１のＬＳＩチップ５３の表面には第２のＬＳＩチップ５４が絶縁性樹脂などでダイボンドされ、外部電極５６とインナーリード５２がボンディングワイヤ５８にて接続され、トランスファモールドによりパッケージングされたものである。
【０００５】
この従来のマルチチップパッケージの製造方法について説明する。まず、リードフレームのダイパッド５１にロジックやメモリ等の第１のＬＳＩチップ５３を導電性樹脂等のダイボンド樹脂６１でダイボンドする。次に、第２のＬＳＩチップ５４を第１のＬＳＩチップ５３の表面に絶縁性樹脂等のダイボンド樹脂６２でダイボンドする。次に第１及び第２のＬＳＩチップ５３，５４の外部電極５５，５６とインナーリード５２をワイヤボンディングにて電気的に接続する。次に、トランスファモールド等により封止樹脂５９を形成しパッケージングしたものである。
【０００６】
この従来の構成および製造方法によれば、第１および第２のＬＳＩチップ５３，５４をダイボンドした後で、ワイヤボンディングを行うため、第１のＬＳＩチップ５３のワイヤボンディングを可能にするためには第２のＬＳＩチップ５４のサイズは、ダイボンド時に第１のＬＳＩチップ５３の外部電極５５にはかからず、ダイボンド樹脂６２がはみ出し、第１のＬＳＩチップ５３の電極５５を覆わないことが必要であり、第２のＬＳＩチップ５４は第１のＬＳＩチップ５３に比べ十分小さいものに限定される。
【０００７】
【発明が解決しようとする課題】
上記従来の３次元実装によるマルチチップパッケージによると、３次元実装された上側に位置する第２のＬＳＩチップ５４のサイズは下側の第１のＬＳＩチップ５３のサイズにくらべ十分小さくすることが必要であるため、２つのチップの組み合わせが適合できる適用範囲が狭い。特に、片側のチップにメモリチップを適用する場合は、通常メモリチップの場合、縦横比の大きい長方形であり、四角形の直交する２辺（長辺と短辺）において、もう一方のチップの２辺に対し長辺は大きく、短辺は小さい組み合わせとなり、３次元実装への適用が不可であるケースが多く発生するものであり、適用範囲の狭い構成である。
【０００８】
本発明の目的は、２つのチップを積層して搭載する半導体装置において、搭載可能なチップサイズの組み合わせの適用範囲を広くとれる半導体装置及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】
請求項１記載の半導体装置は、インナーリード及びアウターリードとなるリードを有するリードフレームを用い、第１の半導体チップの上部に第２の半導体チップが搭載された半導体装置であって、第１の半導体チップの表面の周辺部と重なるように配置されたインナーリードを第１の半導体チップの表面に絶縁テープを介して固着し、第１の半導体チップの表面の電極とインナーリードとを金属細線で接続し、第１の半導体チップの表面及び、金属細線の第１の半導体チップの表面の電極との接続部からインナーリードとの接続部までを絶縁性樹脂で覆い、第２の半導体チップを絶縁性樹脂上に設置し、第２の半導体チップの表面の電極とインナーリードとを電気的に接続し、第１の半導体チップ及び第２の半導体チップを封止樹脂で覆い、封止樹脂の外部にアウターリードを露出したことを特徴とする。
【００１４】
請求項１の発明によれば、第１の半導体チップの表面及び、金属細線の第１の半導体チップの表面の電極との接続部からインナーリードとの接続部までを絶縁性樹脂で覆い、その絶縁性樹脂上に第２の半導体チップを設置することにより、第２の半導体チップが第１の半導体チップの電極に接続された金属細線と接触することがなく、第１および第２の半導体チップのチップサイズの制約を無くし、搭載可能なチップサイズの組み合わせの適用範囲を広くできる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態における半導体装置であるマルチチップパッケージ（以下ＭＣＰと記す）について図面を参照しながら説明する。
【００２２】
〔参考例１〕
図１は本発明の参考例１におけるＭＣＰの製造方法の工程順断面図を示すものである。図１において、１はリードフレーム（支持体）のインナーリード（電極部，内部電極部）、２はリードフレームのダイパッド（素子載置部）、３は第１のＬＳＩチップ（第１の半導体チップ）、４は第１のＬＳＩチップの電極、５は第１のＬＳＩチップの電極４とインナーリード１を接続するボンディングワイヤ（金属細線）、６は第２のＬＳＩチップ（第２の半導体チップ）、７は第２のＬＳＩチップの電極、８は絶縁性樹脂（絶縁性接着剤）、９は第２のＬＳＩチップの電極７とインナーリード１を接続するボンディングワイヤ、１０は封止樹脂、１１はリードフレームのアウターリード（外部電極部）を示すものである。また、図４は第１のＬＳＩチップ３及び第２のＬＳＩチップ６の構成（サイズ）例を示す平面図である。
【００２３】
本参考例におけるＭＣＰの製造方法は、まず、図１（ａ）に示すように、第１のＬＳＩチップ３をリードフレームのダイパッド２にダイボンドする。リードフレームの材質は、４２アロイやＣｕ等であり、厚みは０．１５ｍｍ程度である。ダイパッド２は、後に行うトランスファモールド工程での樹脂の流動を良好にすること、パッケージの厚みを薄くする事などの目的から、リードフレームのインナーリード１の位置より下げた位置になるよう、あらかじめプレス加工を施しておく。ダイボンド工程では、図示はしていないが、導電性あるいは絶縁性のエポキシやポリイミド系の樹脂を用い加熱により樹脂を硬化し、第１のＬＳＩチップ３を固定する。そして、第１のＬＳＩチップ３の電極４とインナーリード１をボンディングワイヤ５で接続する。ボンディングワイヤ５の径，材質やワイヤボンディングの方式ついては、後述のボンディングワイヤ９と同様である。
【００２４】
次に、図１（ｂ）に示すように、第２のＬＳＩチップ６の裏面を第１のＬＳＩチップ２の表面に絶縁性樹脂８を用いて固着する。このとき、絶縁性樹脂８の厚みは、第２のＬＳＩチップ６の裏面が第１のＬＳＩチップ３のボンディングワイヤ５の最上部より高い位置になるよう設定する。通常ボンディングワイヤ５のループ高さは５０μｍ〜２００μｍ程度であり、絶縁性樹脂８の厚みは５５μｍ〜３００μｍ程度に設定する。絶縁性樹脂８の材質は、液状のエポキシ、ポリイミド、アクリル等であり、ディスペンス法やスタンピング法等で第１のＬＳＩチップ３の表面に形成した後、第２のＬＳＩチップ６を設置し、加熱することで硬化する。絶縁性樹脂８の性状は、液状だけでなく、Ｂステージで固形状にしたものや、絶縁フィルム、両面に粘着材が形成されたフィルム、あるいは、熱可塑性のフィルム等を用いることができる。ここでの絶縁性樹脂８の形成領域は、第１のＬＳＩチップ３の電極４部より内側の領域としており、この場合、絶縁性樹脂８にフィルムタイプのものを用いることができるため、作業性が向上し、コストを低く抑えられる。
【００２５】
次に、図１（ｃ）に示すように、第２のＬＳＩチップ６の電極７とインナーリード１をワイヤボンディングにより、ボンディングワイヤ９で接続することで電気的に接続する。ボンディングワイヤ９は、通常１８μｍ〜３０μｍ程度の径であり、材質は、Ａｕ、Ｃｕ、Ａｌ等であり、ボンディングワイヤ９の表面に絶縁性皮膜が形成されたものを用いることもできる。ワイヤボンディングの方式は、超音波熱圧着ボンディングによるボールボンディングや、ウエッジボンディングを用いる。この時、第２のＬＳＩチップ６の電極７が位置する裏面の部分は、絶縁性樹脂８で固定されていないが、その固定されていない部分である絶縁性樹脂８の形成領域の端からボンディングワイヤ９が接続される位置までの距離が２ｍｍ程度までであれば、第２のＬＳＩチップ６の剛性で、ワイヤボンディング時の荷重には十分耐えることができ、ワイヤボンディング性は十分確保できる。また、後述の図２、図３に示した構成とすることにより第２のＬＳＩチップ６のワイヤボンディングを容易に行うことができる。
【００２６】
次に、図１（ｄ）に示すように、トランスファモールドにより、封止樹脂１０を形成し、その後アウターリード１１をフォーミングしＭＣＰを完成する。
【００２７】
この図１（ｄ）に示されるように、本参考例のＭＣＰは、第１のＬＳＩチップ２の表面に厚い絶縁性樹脂８を設け、第２のＬＳＩチップ６の裏面を、第１のＬＳＩチップ３を接続するボンディングワイヤ５の最上部より高い位置にしているため、第２のＬＳＩチップ６が第１のＬＳＩチップ３に接続されたボンディングワイヤ５と接触することがない。従来では、積み重ねる２つのＬＳＩチップのサイズは、上側のＬＳＩチップを下側のＬＳＩチップより小さくする必要があったが、本参考例では、図１からも明らかなように、絶縁性樹脂８を、第１のＬＳＩチップ３のボンディングワイヤ５のループ高さ（最上部）より高くなるように厚く設けているため、図４に示すように、上側の第２のＬＳＩチップ６の平面形状の直交する２辺のうち少なくとも１辺が、第１のＬＳＩチップ３の平面形状の直交する２辺よりも大きくても、ボンディングワイヤ５を損傷することなく積層することができる。そのため、２つのＬＳＩチップ３，６のサイズの制約を少なくし、２つのＬＳＩチップ３，６のサイズの組み合わせの適用範囲が広く、汎用性の高いものとなる。
【００２８】
なお、本参考例では、第１，第２のＬＳＩチップ３，６のサイズ（平面形状）が図４に示された場合であるため、上側の第２のＬＳＩチップ６が下側の第１のＬＳＩチップ３に接続されたボンディングワイヤ５の一部分と重なるように配置されるが、第２のＬＳＩチップ６のサイズが小さく、第１のＬＳＩチップ３の電極４の内側に配置されるような場合には、第２のＬＳＩチップ６が第１のＬＳＩチップ３に接続されるボンディングワイヤ５と重ならないことは言うまでもない。
【００２９】
〔参考例２〕
図２は本発明の参考例２におけるＭＣＰの断面図であり、図１と対応する部分には同一符号を付し、その説明を省略する。
【００３０】
この図２に示す参考例２では、絶縁性樹脂８の形成領域を第１のＬＳＩチップ３の表面全面としている。他の構成及び製造方法は参考例１と同様である。この参考例２によれば、参考例１と比べ、第２のＬＳＩチップ６が絶縁性樹脂８で固定される領域が広がり、積層する第２のＬＳＩチップ６のサイズを参考例１に比べて大きくしても、第２のＬＳＩチップ６へのワイヤボンディングを容易に行うことができる。
【００３１】
この参考例２の場合、絶縁性樹脂８を第１のＬＳＩチップ３の表面全面に形成するため、少なくとも第１のＬＳＩチップ３と第２のＬＳＩチップ６とが重なり合う領域の全部に絶縁性樹脂８が形成されることになる。
【００３２】
〔参考例３〕
図３は本発明の参考例３におけるＭＣＰの断面図であり、図１と対応する部分には同一符号を付し、その説明を省略する。
【００３３】
この図３に示す参考例３では、リードフレームのダイパッド２のサイズ（平面形状）を第２のＬＳＩチップ６のサイズ（平面形状）とほぼ同等にしておき、第２のＬＳＩチップ６を固定する絶縁性樹脂８の形成領域を第２のＬＳＩチップ６の裏面全面から第１のＬＳＩチップ４及びダイパッド２の表面に至る領域としたものであり、他の構成及び製造方法は参考例１と同様である。この構成であれば、第２のＬＳＩチップ６の電極７の位置に対応する裏面が絶縁性樹脂８で固定されているため、第２のＬＳＩチップ６へのワイヤボンディング性が向上し、参考例１、参考例２よりも更に、第１のＬＳＩチップ３と第２のＬＳＩチップ６のサイズ差を大きくすることができ、適用範囲をさらに広げることができるものである。
【００３４】
この参考例３の場合、絶縁性樹脂８が第２のＬＳＩチップ６の裏面全面の下に形成されるため、第１のＬＳＩチップ３と第２のＬＳＩチップ６とが重なり合う領域の全部に絶縁性樹脂８が形成されることは言うまでもなく、図３に示されるように第１のＬＳＩチップ３の少なくとも一部の側面にも絶縁性樹脂８が形成されることになる。
【００３５】
上記の参考例１〜３では、パッケージングは樹脂封止によるＱＦＰやＳＯＰの場合について示したが、キャリアを用いるＣＳＰやＢＧＡのパッケージでもかまわない。このＣＳＰやＢＧＡのパッケージの場合を図５に示す。図５の（ａ），（ｂ），（ｃ）はそれぞれ参考例１，２，３に対応したものである。図５において、３１はキャリアと呼ばれる配線基板（支持体）であり、この配線基板３１は、一般にセラミックやエポキシ樹脂からなる複数層の絶縁基板に銅配線されたもので、通常パッケージサイズがキャリア（配線基板３１）のサイズとなる。３２，３３は配線基板３１の電極部であり、電極部３２が第１のＬＳＩチップ３の電極４に接続され、電極部３３が第２のＬＳＩチップ６の電極７に接続されている。なお、支持体の素子載置部は、図５（ａ），（ｂ）の場合には配線基板３１上で第１のＬＩチップ３が載置された部分であり、図５（ｃ）の場合には配線基板３１上で第１のＬＳＩチップ３が載置された部分および絶縁性樹脂８が形成されている部分である。
【００３６】
〔参考例４〕
図６は本発明の参考例４におけるＭＣＰの断面図であり、図１と対応する部分には同一符号を付している。
【００３７】
本参考例のＭＣＰは、参考例１〜３のように第１のＬＳＩチップ３と第２のＬＳＩチップ６とを厚い絶縁性樹脂８で固着するのではなく、第１と第２のＬＳＩチップ３，６の間にリードフレームのダイパッド２を挟み込み、第１のＬＳＩチップ３の表面がダイパッド２の下面に固着され、第２のＬＳＩチップ６の裏面がダイパッド２の上面に固着されている。そして、第１のＬＳＩチップ３の電極４とインナーリード１とを接続しているボンディングワイヤ５の高さをダイパッド２の厚みより低くしている。
【００３８】
この参考例４におけるＭＣＰの製造方法は、まず、第１のＬＳＩチップ３をリードフレームのダイパッド２の下面にダイボンドする。このときダイボンドされる領域及びダイパッドサイズは第１のＬＳＩチップ３の電極４部より内側となる。図示はしていないが、絶縁性のエポキシやポリイミド系の樹脂を用い加熱により樹脂を硬化し、第１のＬＳＩチップ３を固定する。次に、第１のＬＳＩチップ３の電極４とインナーリード１を金属細線であるボンディングワイヤ５で接続する。このときのボンディングワイヤ５のループ高さはダイパッド２の厚み（８０μｍ〜２００μｍ程度）よりも低くなければならず、ループ高さは５０μｍ〜１００μｍ程度である。その後、第２のＬＳＩチップ６の裏面をダイパッド２の上面にダイボンドし、第２のＬＳＩチップ６の電極７とインナーリード１を金属細線であるボンディングワイヤ９で接続する。最後に外部電極であるアウターリード１１のみが露出するように封止樹脂１０で成形する。
【００３９】
本参考例によれば、第１と第２のＬＳＩチップ３，６でダイパッド２を挟み込み、第１のＬＳＩチップ３の電極４とインナーリード１とを接続しているボンディングワイヤ５の高さをダイパッド２の厚みより低くすることで、第２のＬＳＩチップ６のサイズに関係なく組立でき、ボディ厚みが１ｍｍ以下の薄型パッケージの形成が可能となる。したがって、２つのＬＳＩチップ３，６のサイズの制約を少なくし、２つのＬＳＩチップ３，６のサイズの組み合わせの適用範囲を広くでき、また、薄型の装置を実現できる。
【００４０】
〔参考例５〕
図７（ａ）は本発明の参考例５におけるＭＣＰの断面図であり、２Ａは立体型ダイパッドであり、その他図１と対応する部分には同一符号を付している。また、図７（ｂ）は立体型ダイパッド２Ａの平面図である。
【００４１】
本参考例のＭＣＰは、図６のダイパッド２に代えて、立体型ダイパッド２Ａを用いた構成であり、他は図６と同様である。立体型ダイパッド２Ａは、下面に第１のＬＳＩチップ３が固着される第１のチップ固着部２ａと、上面に第２のＬＳＩチップ６が固着される第２のチップ固着部２ｂと、第１のチップ固着部２ａが第２のチップ固着部２ｂの下方に位置するように第１のチップ固着部２ａと第２のチップ固着部２ｂとを連結する連結部２ｃとを備えるように、リードフレームが加工され形成されている。
【００４２】
本参考例におけるＭＣＰの製造方法は、まず、第１のＬＳＩチップ３をリードフレームの立体型ダイパッド２Ａの第１のチップ固着部２ａの下面にダイボンドする。このときダイボンドされる領域及び第１のチップ固着部２ａのサイズは第１のＬＳＩチップ３の電極４部より内側となる。図示はしていないが、絶縁性のエポキシやポリイミド系の樹脂を用い加熱により樹脂を硬化し、第１のＬＳＩチップ３を固定する。次に、第１のＬＳＩチップ３の電極４とインナーリード１を金属細線であるボンディングワイヤ５で接続する。このときのボンディングワイヤ５のループ高さは立体型ダイパッド２Ａの高さ（〜３００μｍ程度）よりも低くなければならず、ループ高さは〜２５０μｍ程度である。その後、第２のＬＳＩチップ６の裏面を立体型ダイパッド２Ａの第２のチップ固着部２ｂの上面にダイボンドし、第２のＬＳＩチップ６の電極７とインナーリード１を金属細線であるボンディングワイヤ９で接続する。最後に外部電極であるアウターリード１１のみが露出するように封止樹脂１０で成形する。
【００４３】
本参考例によれば、図６に示された参考例４に比べ、第１のＬＳＩチップ３の電極４に接続する金属細線であるボンディングワイヤ５の高さ制限が緩和され、金属細線径φ２５μｍから３０μｍでワイヤー長６ｍｍ程度までのワイヤリングが可能となり、チップサイズの適用範囲が飛躍的に改善される。
【００４４】
〔第１の実施の形態〕
図８は本発明の第１の実施の形態におけるＭＣＰの断面図である。図８において、１２は絶縁性樹脂からなる両面接着の絶縁テープである。その他図１と対応する部分には同一符号を付している。
【００４５】
本実施の形態のＭＣＰは、インナーリード１を第１のＬＳＩチップ３の表面とオーバーラップさせ、オーバーラップ部分のインナーリード１を第１のＬＳＩチップ３の表面に絶縁テープ１２で固着し、第１のＬＳＩチップ３の表面と第１のＬＳＩチップ３に接続されたボンディングワイヤ５とを覆うように絶縁性樹脂８を形成し、その絶縁性樹脂８上に第２のＬＳＩチップ６を固着している。
【００４６】
本実施の形態におけるＭＣＰの製造方法は、まず、第１のＬＳＩチップ３をリードフレームのインナーリード１の下面に絶縁テープ１２を介して固定し、第１のＬＳＩチップ３の電極４とインナーリード１を金属細線であるボンディングワイヤ５で接続する。その後、絶縁性樹脂８で第１のＬＳＩチップ３の表面を覆う。このとき、ボンディングワイヤ５と第１のＬＳＩチップ３の電極４とインナーリード１の一部とを覆う。絶縁性樹脂８の上に第２のＬＳＩチップ６をダイボンドし、第２のＬＳＩチップ６の電極７とインナーリード１を金属細線であるボンディングワイヤ９で接続する。最後に外部電極であるアウターリード１１のみが露出するように封止樹脂１０で成形する。
【００４７】
本実施の形態によれば、第１のＬＳＩチップ３の表面と第１のＬＳＩチップ３に接続されたボンディングワイヤ５とを覆うように絶縁性樹脂８を形成し、その絶縁性樹脂８上に第２のＬＳＩチップ６を固着することにより、第２のＬＳＩチップ６が第１のＬＳＩチップ３に接続されたボンディングワイヤ５と接触することがなく、第１，第２のＬＳＩチップ３，６のチップサイズの制約を無くし、搭載可能なチップサイズの組み合わせの適用範囲を広くできる。
【００４８】
〔参考例６〕
図９（ａ）は本発明の参考例６におけるＭＣＰの樹脂封止前の平面図、図９（ｂ）は図９（ａ）におけるＡ−Ａ′断面図、図９（ｃ）は図９（ａ）におけるＢ−Ｂ′断面図である。また、図１０は本発明の参考例６におけるＭＣＰに使用するリードフレームの製造工程を示す工程順平面図である。
【００４９】
図９、図１０において、１３はリードフレームの第１のインナーリード、１４はリードフレームのダイパッド、１５は第２のＬＳＩチップ（第２の半導体チップ）、１６は第２のＬＳＩチップ１５の電極、１７は第２のＬＳＩチップ１５を接続するボンディングワイヤ、１８は第１のＬＳＩチップ（第１の半導体チップ）、１９は第１のＬＳＩチップ１８の電極、２１は第１のＬＳＩチップ１８を接続するボンディングワイヤ、２２は第１と第２のインナーリード１３，２４ａを接続するボンディングワイヤ、２３は絶縁性貼り付けテープ、２４ａはリードフレームの第２のインナーリード、２４ｂは小ダイパッド、２５はＩＣチップを示すものである。
【００５０】
本参考例のＭＣＰは、アウターリード（図示せず）と、アウターリードと連続した第１のインナーリード１３と、第１のインナーリード１３よりダウンセットされたダイパッド１４と、ダイパッド１４と第１のインナーリード１３との間に配置されダイパッド１４と同一平面上の位置になるようにダウンセットされた第２のインナーリード２４ａおよび小ダイパッド２４ｂとを有するリードフレームを用いたものである。他の構成については、以下の製造方法に代えて説明する。
【００５１】
本参考例におけるＭＣＰの製造方法は、第１のＬＳＩチップ１８をダウンセットされたダイパッド１４にダイボンドし、次に第２のＬＳＩチップ１５を第１のＬＳＩチップ１８の上に設置し固着する。このとき図示はしていないが、第２のＬＳＩチップ１５と第１のＬＳＩチップ１８との間に絶縁性のエポキシやポリイミド系の樹脂を介し、加熱によりその樹脂を硬化し、固着する。これと前後してＩＣチップ２５も小ダイパッド２４ｂにダイボンドされる。次に第１のＬＳＩチップ１８の電極１９とリードフレームの第２のインナーリード２４ａとを金属細線であるボンディングワイヤ２１で接続し、さらに第２のインナーリード２４ａと第１のインナーリード１３とを金属細線であるボンディングワイヤ２２で接続し、ＩＣチップ２５と第１のインナーリード１３及び第１のＬＳＩチップ１８の電極１９とを金属細線であるボンディングワイヤで接続する。その後、第２のＬＳＩチップ１５の電極１６と第１のインナーリード１３をボンディングワイヤ１７で接続する。最後に外部電極であるアウターリードのみが露出するように封止樹脂（図示せず）を形成する。
【００５２】
この図９の構成によれば、前述のリードフレームを用いたことにより、第１のＬＳＩチップ１８と第２のＬＳＩチップ１５のボンディングワイヤが交差しない。また、第１のＬＳＩチップ１８の電極１９をそのチップ形状（四角形）の１組の対向する２辺側にのみ形成しているため、図９のＢ−Ｂ′断面方向に対しては２つのチップのサイズの組み合わせの適用範囲を広くとれる。さらに、ダイパッド１４の高さを図９より高くして第２のＬＳＩチップ１５をインナーリード１３上にオーバーラップさせることも可能となる。
【００５３】
また、本参考例に用いられるリードフレームは、まず図１０（ａ）に示すように、央部にダイパッド１４が設けられ、その周囲に第１のインナーリード１３が設けられ、ダイパッド１４と第１のインナーリード１３との間にダイパッド１４から接続された第２のインナーリード２４ａ及び小ダイパッド２４ｂが設けられたリードフレーム（仕掛品）を形成する。次に、図１０（ｂ）に示すように、第２のインナーリード２４ａ及び小ダイパッド２４ｂの下面に絶縁性の貼り付けテープ２３をダイパッド１４を保持するサポートリード（吊りリード）に重なるように貼り付ける。次に、図１０（ｃ）に示すように、第２のインナーリード２４ａ及び小ダイパッド２４ｂをダイパッド１４から切り離し（図１０（ａ）のＣが切り離す部分を示す）、その後、ダイパッド１４と第２のインナーリード２４ａ及び小ダイパッド２４ｂとが第１のインナーリード１３より下になるようにサポートリードにダウンセット部２６を設ける。
【００５４】
このように、第２のインナーリード２４ａを、第１のインナーリード１３よりダウンセットされたダイパッド１４と同一平面上に位置させることでＭＣＰのワイヤーリングが容易にできる。また、第２のインナーリード２４ａの領域に小ダイパッド２４ｂを設けることによりＩＣチップ２５（図９）を搭載することも可能となる。
【００５５】
なお、本参考例では、第２のインナーリード２４ａおよび小ダイパッド２４ｂを、ダイパッド１４と同一平面上に位置させたが、第１のインナーリード１３より下に位置するようにダウンセットしてあれば、ダイパッド１４と同一平面上より上に位置させてあっても同様の効果が得られる。この場合、例えば、図１０のダウンセット部２６に加え、サポートリードの貼り付けテープ２３とダイパッド１４との間にもダウンセット部を設けることにより、ダイパッド１４より上でかつ第１のインナーリード１３より下に、第２のインナーリード２４ａおよび小ダイパッド２４ｂを位置させることができる。
【００５６】
なお、ＩＣチップ２５を搭載する必要がない場合には小ダイパッド２４ｂを設けなくてもよいことは言うまでもない。
【００５７】
〔参考例７〕
図１１（ａ）は本発明の参考例７におけるＭＣＰの樹脂封止前の平面図、図１１（ｂ）は図１１（ａ）におけるＡ−Ａ′断面図、図１１（ｃ）は図１１（ａ）におけるＢ−Ｂ′断面図である。図１１において、１３ａはインナーリード１３においてその先端部１３ｂを下に位置させるためのダウンセット部であり、その他の図９と対応する部分には同一符号を付している。
【００５８】
本参考例のＭＣＰに用いられるリードフレームは、アウターリード（図示せず）と、アウターリードと連続し先端部１３ｂがダウンセットされたインナーリード１３と、インナーリード１３の先端部１３ｂを除いた部分よりダウンセットされたダイパッド１４とを有する。インナーリード先端部１３ｂは、ダイパッド１４と同一平面上もしくは同一平面上より上側にダウンセットされ、ダウンセットされる高さは１００から４００μｍの範囲である。ＭＣＰの他の構成については、以下の製造方法に代えて説明する。
【００５９】
本参考例におけるＭＣＰの製造方法は、第１のＬＳＩチップ１８をダウンセットされたダイパッド１４にダイボンドし、次に第２のＬＳＩチップ１５を第１のＬＳＩチップ１８の上に設置し固着する。このとき図示はしていないが、第２のＬＳＩチップ１５と第１のＬＳＩチップ１８との間に絶縁性のエポキシやポリイミド系の樹脂を介し、加熱によりその樹脂を硬化し、固着する。次に第１のＬＳＩチップ１８の電極１９とダウンセットされたインナーリード先端部１３ｂとを金属細線であるボンディングワイヤ２１で接続する。さらに第２のＬＳＩチップ１５の電極１６とインナーリード１３のダウンセットされた部分より外側を金属細線であるボンディングワイヤ１７で接続する。第１，第２のＬＳＩチップ１８，１５に接続されたそれぞれのボンディングワイヤ２１，１７は高さ方向では接触しない構造となる。最後に外部電極であるアウターリードのみが露出するように封止樹脂（図示せず）を形成する。
【００６０】
この図１１の構成によれば、前述のリードフレームを用いたことにより、第１のＬＳＩチップ１８と第２のＬＳＩチップ１５のボンディングワイヤが交差しない。また、第１のＬＳＩチップ１８の電極１９をそのチップ形状（四角形）の１組の対向する２辺側にのみ形成しているため、図１１のＢ−Ｂ′断面方向に対しては２つのチップのサイズの組み合わせの適用範囲を広くとれる。さらに、ダイパッド１４の高さを図１１より高くして第２のＬＳＩチップ１５をインナーリード１３上にオーバーラップさせることも可能となる。さらに、ボンディングワイヤの高さ（上下２つのチップより交差している部分）が、より低い高さにおいてワイヤリングできることが可能となり、パッケージボディ厚１ｍｍ以下の薄型パッケージに適用できる。
【００６１】
【発明の効果】
以上のように、本発明によれば、積層する上側の第２の半導体チップの裏面を、下側の第１の半導体チップに電極に接続された金属細線より高い位置になる構造であるため、積み重ねる２つの半導体チップのサイズの制約が無く、ＭＣＰの適用範囲が広く、コストの安い、小型・高密度・高機能の積層型半導体装置を提供することができるものである。
【図面の簡単な説明】
【図１】 本発明の参考例１における半導体装置の製造方法の工程順断面図。
【図２】 本発明の参考例２における半導体装置の断面図。
【図３】 本発明の参考例３における半導体装置の断面図。
【図４】 本発明の参考例における第１のＬＳＩチップ及び第２のＬＳＩチップの組み合わせ例を示す平面図。
【図５】 本発明の参考例１，２，３における他の例を示す半導体装置の断面図。
【図６】 本発明の参考例４における半導体装置の断面図。
【図７】 本発明の参考例５における半導体装置の断面図及びそれに用いられた立体型ダイパッドの平面図。
【図８】 本発明の第１の実施の形態における半導体装置の断面図。
【図９】 本発明の参考例６における半導体装置の平面図および断面図。
【図１０】 本発明の参考例６における半導体装置に使用するリードフレームの製造方法を示す工程順の要部平面図。
【図１１】 本発明の参考例７における半導体装置の平面図および断面図。
【図１２】 従来の半導体装置の断面図。
【符号の説明】
１ リードフレームのインナーリード
２ リードフレームのダイパッド
２Ａ 立体型ダイパッド
２ａ 立体型ダイパッドの第１のチップ固着部
２ｂ 立体型ダイパッドの第２のチップ固着部
２ｃ 立体型ダイパッドの連結部
３ 第１のＬＳＩチップ
４ 第１のＬＳＩチップの電極
５ 第１のＬＳＩチップを接続するボンディングワイヤ
６ 第２のＬＳＩチップ
７ 第２のＬＳＩチップの電極
８ 絶縁性樹脂
９ 第２のＬＳＩチップを接続するボンディングワイヤ
１０ 封止樹脂
１１ リードフレームのアウターリード
１２ 絶縁テープ
１３ リードフレームの（第１の）インナーリード
１３ａ インナーリードのダウンセット部
１３ｂ インナーリードの先端部
１４ ダイパッド
１５ 第２のＬＳＩチップ
１６ 第２のＬＳＩチップの電極
１７ 第２のＬＳＩチップを接続するボンディングワイヤ
１８ 第１のＬＳＩチップ
１９ 第１のＬＳＩチップの電極
２１ 第１のＬＳＩチップを接続するボンディングワイヤ
２２ 第１と第２のインナーリードを接続するボンディングワイヤ
２３ 絶縁性貼り付けテープ
２４ａ リードフレームの第２のインナーリード
２４ｂ 小ダイパッド
２５ ＩＣチップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which semiconductor chips are stacked and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, in order to reduce the cost and size of LSI semiconductor devices, multi-chip packages have been proposed in which LSIs having different functions or LSI chips formed by different processes are three-dimensionally mounted.
[0003]
Hereinafter, as a conventional example, a multichip package disclosed in JP-A-1-235363 will be described with reference to FIG.
[0004]
First, as shown in FIG. 12, the first LSI chip 53 is die-bonded to the die pad 51 of the lead frame, and the inner leads 52 and the electrodes 55 are connected by bonding wires 57. The second LSI chip 54 is die-bonded to the surface of the first LSI chip 53 with an insulating resin or the like, and the external electrode 56 and the inner lead 52 are connected by a bonding wire 58 and packaged by transfer molding. is there.
[0005]
A method of manufacturing this conventional multichip package will be described. First, a first LSI chip 53 such as logic or memory is die-bonded to a die pad 51 of a lead frame with a die bond resin 61 such as a conductive resin. Next, the second LSI chip 54 is die-bonded to the surface of the first LSI chip 53 with a die bond resin 62 such as an insulating resin. Next, the external electrodes 55 and 56 of the first and second LSI chips 53 and 54 and the inner leads 52 are electrically connected by wire bonding. Next, a sealing resin 59 is formed and packaged by transfer molding or the like.
[0006]
According to this conventional configuration and manufacturing method, since wire bonding is performed after the first and second LSI chips 53 and 54 are die-bonded, the wire bonding of the first LSI chip 53 is possible. The size of the second LSI chip 54 does not cover the external electrode 55 of the first LSI chip 53 at the time of die bonding, and it is necessary that the die bond resin 62 protrudes and does not cover the electrode 55 of the first LSI chip 53. In addition, the second LSI chip 54 is limited to a sufficiently small chip as compared with the first LSI chip 53.
[0007]
[Problems to be solved by the invention]
According to the conventional multi-chip package by the three-dimensional mounting, the size of the second LSI chip 54 located on the upper side of the three-dimensional mounting needs to be sufficiently smaller than the size of the lower first LSI chip 53. Therefore, the applicable range in which the combination of two chips can be adapted is narrow. In particular, when a memory chip is applied to a chip on one side, in the case of a normal memory chip, it is a rectangle having a large aspect ratio, and the two sides of the other chip on two orthogonal sides (long side and short side) of the quadrangle On the other hand, the combination of the long side is large and the short side is a small combination, which often cannot be applied to three-dimensional mounting, and has a narrow application range.
[0008]
An object of the present invention is to provide a semiconductor device in which two chips are stacked and mounted, and a semiconductor device capable of widening the applicable range of combinations of chip sizes that can be mounted, and a manufacturing method thereof.
[0013]
[Means for Solving the Problems]
  Claim1The semiconductor device described is a semiconductor device in which a lead frame having leads serving as inner leads and outer leads is used, and a second semiconductor chip is mounted on top of the first semiconductor chip. An inner lead arranged so as to overlap with a peripheral portion of the surface is fixed to the surface of the first semiconductor chip via an insulating tape, and the electrode on the surface of the first semiconductor chip and the inner lead are connected by a fine metal wire; The surface of the first semiconductor chip and,Fine metal wireFrom the connection portion with the electrode on the surface of the first semiconductor chip to the connection portion with the inner leadIs covered with an insulating resin, the second semiconductor chip is placed on the insulating resin, the electrode on the surface of the second semiconductor chip and the inner lead are electrically connected, and the first semiconductor chip and the second semiconductor chip The semiconductor chip is covered with a sealing resin, and the outer leads are exposed outside the sealing resin.
[0014]
  Claim1According to the invention, the surface of the first semiconductor chip and,Fine metal wireFrom the connection portion with the electrode on the surface of the first semiconductor chip to the connection portion with the inner leadIs covered with an insulating resin, and the second semiconductor chip is placed on the insulating resin, so that the second semiconductor chip does not come into contact with the fine metal wires connected to the electrodes of the first semiconductor chip, The restriction on the chip size of the first and second semiconductor chips is eliminated, and the applicable range of combinations of mountable chip sizes can be widened.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a multichip package (hereinafter referred to as MCP) which is a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.
[0022]
  [Reference example 1]
  FIG. 1 illustrates the present invention.Reference example 1The process order sectional drawing of the manufacturing method of MCP in is shown. In FIG. 1, 1 is an inner lead (electrode part, internal electrode part) of a lead frame (support), 2 is a die pad (element mounting part) of the lead frame, and 3 is a first LSI chip (first semiconductor chip). ) 4 is an electrode of the first LSI chip, 5 is a bonding wire (fine metal wire) connecting the electrode 4 of the first LSI chip and the inner lead 1, and 6 is a second LSI chip (second semiconductor chip). , 7 is an electrode of the second LSI chip, 8 is an insulating resin (insulating adhesive), 9 is a bonding wire connecting the electrode 7 of the second LSI chip and the inner lead 1, 10 is a sealing resin, 11 Indicates an outer lead (external electrode portion) of the lead frame. FIG. 4 is a plan view showing a configuration (size) example of the first LSI chip 3 and the second LSI chip 6.
[0023]
  BookReference exampleIn the manufacturing method of the MCP in FIG. 1, first, as shown in FIG. 1A, the first LSI chip 3 is die-bonded to the die pad 2 of the lead frame. The material of the lead frame is 42 alloy, Cu or the like, and the thickness is about 0.15 mm. The die pad 2 is previously pressed so as to be lowered from the position of the inner lead 1 of the lead frame for the purpose of improving the flow of the resin in the subsequent transfer molding process and reducing the thickness of the package. Process it. In the die bonding process, although not shown, the resin is cured by heating using a conductive or insulating epoxy or polyimide resin, and the first LSI chip 3 is fixed. Then, the electrode 4 of the first LSI chip 3 and the inner lead 1 are connected by a bonding wire 5. The diameter and material of the bonding wire 5 and the wire bonding method are the same as those of the bonding wire 9 described later.
[0024]
Next, as shown in FIG. 1B, the back surface of the second LSI chip 6 is fixed to the surface of the first LSI chip 2 using an insulating resin 8. At this time, the thickness of the insulating resin 8 is set so that the back surface of the second LSI chip 6 is positioned higher than the uppermost portion of the bonding wire 5 of the first LSI chip 3. Usually, the loop height of the bonding wire 5 is about 50 μm to 200 μm, and the thickness of the insulating resin 8 is set to about 55 μm to 300 μm. The material of the insulating resin 8 is liquid epoxy, polyimide, acrylic, etc., and after forming on the surface of the first LSI chip 3 by a dispensing method or stamping method, the second LSI chip 6 is installed and heated. To cure. The property of the insulating resin 8 is not limited to liquid, but may be a solid formed by a B stage, an insulating film, a film having an adhesive material formed on both sides, a thermoplastic film, or the like. Here, the region where the insulating resin 8 is formed is a region inside the electrode 4 portion of the first LSI chip 3, and in this case, since the insulating resin 8 can be a film type, workability is improved. And the cost can be kept low.
[0025]
Next, as shown in FIG. 1C, the electrodes 7 of the second LSI chip 6 and the inner leads 1 are electrically connected by connecting them with bonding wires 9 by wire bonding. The bonding wire 9 usually has a diameter of about 18 μm to 30 μm, and the material is Au, Cu, Al or the like, and the bonding wire 9 having an insulating film formed on the surface thereof can also be used. As a wire bonding method, ball bonding by ultrasonic thermocompression bonding or wedge bonding is used. At this time, the portion of the back surface where the electrode 7 of the second LSI chip 6 is located is not fixed with the insulating resin 8, but bonding is performed from the end of the formation region of the insulating resin 8 which is not fixed. If the distance to the position where the wire 9 is connected is up to about 2 mm, the rigidity of the second LSI chip 6 can sufficiently withstand the load during wire bonding, and the wire bonding property can be sufficiently secured. Further, by adopting the configuration shown in FIGS. 2 and 3 to be described later, the wire bonding of the second LSI chip 6 can be easily performed.
[0026]
Next, as shown in FIG. 1D, the sealing resin 10 is formed by transfer molding, and then the outer leads 11 are formed to complete the MCP.
[0027]
  As shown in FIG.Reference exampleIn this MCP, a thick insulating resin 8 is provided on the surface of the first LSI chip 2, and the back surface of the second LSI chip 6 is positioned higher than the uppermost part of the bonding wire 5 connecting the first LSI chip 3. Therefore, the second LSI chip 6 does not come into contact with the bonding wire 5 connected to the first LSI chip 3. Conventionally, the size of the two LSI chips to be stacked had to be smaller than the lower LSI chip.Reference exampleAs is apparent from FIG. 1, the insulating resin 8 is provided thicker than the loop height (uppermost portion) of the bonding wire 5 of the first LSI chip 3, so that it is shown in FIG. Thus, even if at least one of the two orthogonal sides of the planar shape of the upper second LSI chip 6 is larger than the two orthogonal sides of the planar shape of the first LSI chip 3, the bonding wire 5 is Lamination can be done without damage. Therefore, the restriction on the size of the two LSI chips 3 and 6 is reduced, the application range of the combination of the sizes of the two LSI chips 3 and 6 is wide, and the versatility is high.
[0028]
  BookReference exampleSince the size (planar shape) of the first and second LSI chips 3 and 6 is shown in FIG. 4, the upper second LSI chip 6 is replaced with the lower first LSI chip 3. When the second LSI chip 6 is small in size and disposed inside the electrode 4 of the first LSI chip 3, the first bonding element 5 is disposed so as to overlap with a part of the connected bonding wire 5. It goes without saying that the second LSI chip 6 does not overlap with the bonding wire 5 connected to the first LSI chip 3.
[0029]
  [Reference example 2]
  FIG. 2 illustrates the present invention.Reference example 2FIG. 2 is a cross-sectional view of the MCP in FIG. 1, and parts corresponding to those in FIG.
[0030]
  As shown in FIG.Reference example 2In this case, the formation region of the insulating resin 8 is the entire surface of the first LSI chip 3. Other configurations and manufacturing methodsReference example 1It is the same. thisReference example 2According toReference example 1The area where the second LSI chip 6 is fixed by the insulating resin 8 is widened, and the size of the second LSI chip 6 to be stacked is increased.Reference example 1Even if it is larger than the above, wire bonding to the second LSI chip 6 can be easily performed.
[0031]
  thisReference example 2In this case, since the insulating resin 8 is formed on the entire surface of the first LSI chip 3, the insulating resin 8 is formed at least in the entire region where the first LSI chip 3 and the second LSI chip 6 overlap. Will be.
[0032]
  [Reference example 3]
  FIG. 3 illustrates the present invention.Reference example 3FIG. 2 is a cross-sectional view of the MCP in FIG. 1, and parts corresponding to those in FIG.
[0033]
  As shown in FIG.Reference example 3Then, the size (planar shape) of the die pad 2 of the lead frame is made substantially equal to the size (planar shape) of the second LSI chip 6, and the formation region of the insulating resin 8 for fixing the second LSI chip 6 is defined. This is a region extending from the entire back surface of the second LSI chip 6 to the surfaces of the first LSI chip 4 and the die pad 2, and other configurations and manufacturing methods are as follows.Reference example 1It is the same. With this configuration, since the back surface corresponding to the position of the electrode 7 of the second LSI chip 6 is fixed by the insulating resin 8, the wire bonding property to the second LSI chip 6 is improved.Reference example 1,Reference example 2Furthermore, the size difference between the first LSI chip 3 and the second LSI chip 6 can be increased, and the applicable range can be further expanded.
[0034]
  thisReference example 3In this case, since the insulating resin 8 is formed under the entire back surface of the second LSI chip 6, the insulating resin 8 is formed over the entire region where the first LSI chip 3 and the second LSI chip 6 overlap. Needless to say, the insulating resin 8 is also formed on at least a part of the side surface of the first LSI chip 3 as shown in FIG.
[0035]
  aboveReference Examples 1-3Then, the packaging is shown for the case of QFP or SOP by resin sealing, but a CSP or BGA package using a carrier may be used. The case of this CSP or BGA package is shown in FIG. (A), (b), and (c) in FIG.Reference examples 1, 2, 3It corresponds to. In FIG. 5, reference numeral 31 denotes a wiring board (support) called a carrier, and this wiring board 31 is generally formed by copper wiring on a multi-layered insulating substrate made of ceramic or epoxy resin. The size of the wiring board 31). Reference numerals 32 and 33 denote electrode portions of the wiring substrate 31, the electrode portion 32 is connected to the electrode 4 of the first LSI chip 3, and the electrode portion 33 is connected to the electrode 7 of the second LSI chip 6. In the case of FIGS. 5A and 5B, the element mounting portion of the support is a portion where the first LI chip 3 is mounted on the wiring substrate 31, and is shown in FIG. In this case, a portion where the first LSI chip 3 is placed on the wiring substrate 31 and a portion where the insulating resin 8 is formed.
[0036]
  [Reference example 4]
  FIG. 6 shows the present invention.Reference example 42 is a cross-sectional view of the MCP in FIG.
[0037]
  BookReference exampleThe MCP isReference Examples 1-3Instead of fixing the first LSI chip 3 and the second LSI chip 6 with the thick insulating resin 8 as described above, the die pad 2 of the lead frame is interposed between the first and second LSI chips 3 and 6. The front surface of the first LSI chip 3 is fixed to the lower surface of the die pad 2 and the back surface of the second LSI chip 6 is fixed to the upper surface of the die pad 2. The height of the bonding wire 5 connecting the electrode 4 of the first LSI chip 3 and the inner lead 1 is made lower than the thickness of the die pad 2.
[0038]
  thisReference example 4First, the first LSI chip 3 is die-bonded to the lower surface of the die pad 2 of the lead frame. At this time, the die-bonded region and the die pad size are located inside the electrode 4 portion of the first LSI chip 3. Although not shown in the figure, insulating epoxy or polyimide resin is used to cure the resin by heating, and the first LSI chip 3 is fixed. Next, the electrode 4 of the first LSI chip 3 and the inner lead 1 are connected by a bonding wire 5 which is a thin metal wire. The loop height of the bonding wire 5 at this time must be lower than the thickness of the die pad 2 (about 80 μm to 200 μm), and the loop height is about 50 μm to 100 μm. Thereafter, the back surface of the second LSI chip 6 is die-bonded to the upper surface of the die pad 2, and the electrode 7 of the second LSI chip 6 and the inner lead 1 are connected by a bonding wire 9 that is a thin metal wire. Finally, it is molded with the sealing resin 10 so that only the outer leads 11 that are external electrodes are exposed.
[0039]
  BookReference exampleThe die pad 2 is sandwiched between the first and second LSI chips 3 and 6, and the height of the bonding wire 5 connecting the electrode 4 of the first LSI chip 3 and the inner lead 1 is set to the height of the die pad 2. By making it lower than the thickness, it is possible to assemble regardless of the size of the second LSI chip 6 and to form a thin package having a body thickness of 1 mm or less. Therefore, the restriction on the size of the two LSI chips 3 and 6 can be reduced, the application range of the combination of the sizes of the two LSI chips 3 and 6 can be widened, and a thin device can be realized.
[0040]
  [Reference Example 5]
  FIG. 7 (a) shows the present invention.Reference Example 52A is a three-dimensional die pad, and the other parts corresponding to those in FIG. 1 are denoted by the same reference numerals. FIG. 7B is a plan view of the three-dimensional die pad 2A.
[0041]
  BookReference exampleThe MCP has a configuration in which a three-dimensional die pad 2A is used instead of the die pad 2 in FIG. 6, and the other configurations are the same as those in FIG. The three-dimensional die pad 2A includes a first chip fixing portion 2a to which the first LSI chip 3 is fixed on the lower surface, a second chip fixing portion 2b to which the second LSI chip 6 is fixed to the upper surface, and a first chip fixing portion 2a. The lead frame is provided with a connecting portion 2c for connecting the first chip fixing portion 2a and the second chip fixing portion 2b so that the chip fixing portion 2a of the first chip fixing portion 2a is positioned below the second chip fixing portion 2b. Is processed and formed.
[0042]
  BookReference exampleFirst, the first LSI chip 3 is die-bonded to the lower surface of the first chip fixing portion 2a of the three-dimensional die pad 2A of the lead frame. At this time, the size of the region to be die-bonded and the first chip fixing portion 2 a is on the inner side than the electrode 4 portion of the first LSI chip 3. Although not shown in the figure, insulating epoxy or polyimide resin is used to cure the resin by heating, and the first LSI chip 3 is fixed. Next, the electrode 4 of the first LSI chip 3 and the inner lead 1 are connected by a bonding wire 5 which is a thin metal wire. At this time, the loop height of the bonding wire 5 has to be lower than the height of the three-dimensional die pad 2A (about 300 μm), and the loop height is about 250 μm. Thereafter, the back surface of the second LSI chip 6 is die-bonded to the upper surface of the second chip fixing portion 2b of the three-dimensional die pad 2A, and the electrode 7 and the inner lead 1 of the second LSI chip 6 are bonded to the bonding wire 9 which is a thin metal wire. Connect with. Finally, it is molded with the sealing resin 10 so that only the outer leads 11 that are external electrodes are exposed.
[0043]
  BookReference exampleAccording to that shown in FIG.Reference example 4Compared to the above, the height limitation of the bonding wire 5 which is a metal fine wire connected to the electrode 4 of the first LSI chip 3 is relaxed, and the wire size can be reduced from a metal fine wire diameter of φ25 μm to 30 μm to a wire length of about 6 mm. The scope of application is drastically improved.
[0044]
  [No.1Embodiment of
  FIG. 8 shows the present invention.1It is sectional drawing of MCP in the embodiment. In FIG. 8, reference numeral 12 denotes a double-sided adhesive tape made of an insulating resin. Other parts corresponding to those in FIG. 1 are denoted by the same reference numerals.
[0045]
In the MCP of the present embodiment, the inner lead 1 is overlapped with the surface of the first LSI chip 3, the inner lead 1 in the overlap portion is fixed to the surface of the first LSI chip 3 with the insulating tape 12, An insulating resin 8 is formed so as to cover the surface of the first LSI chip 3 and the bonding wires 5 connected to the first LSI chip 3, and the second LSI chip 6 is fixed on the insulating resin 8. ing.
[0046]
In the manufacturing method of the MCP in the present embodiment, first, the first LSI chip 3 is fixed to the lower surface of the inner lead 1 of the lead frame via the insulating tape 12, and the electrode 4 and the inner lead of the first LSI chip 3 are fixed. 1 are connected by a bonding wire 5 which is a thin metal wire. Thereafter, the surface of the first LSI chip 3 is covered with an insulating resin 8. At this time, the bonding wire 5, the electrode 4 of the first LSI chip 3, and a part of the inner lead 1 are covered. The second LSI chip 6 is die-bonded on the insulating resin 8, and the electrode 7 of the second LSI chip 6 and the inner lead 1 are connected by a bonding wire 9 which is a thin metal wire. Finally, it is molded with the sealing resin 10 so that only the outer leads 11 that are external electrodes are exposed.
[0047]
According to the present embodiment, the insulating resin 8 is formed so as to cover the surface of the first LSI chip 3 and the bonding wires 5 connected to the first LSI chip 3, and the insulating resin 8 is formed on the insulating resin 8. By fixing the second LSI chip 6, the second LSI chip 6 does not come into contact with the bonding wires 5 connected to the first LSI chip 3, and the first and second LSI chips 3, 6 are connected. This eliminates the restrictions on the chip size and widens the range of possible combinations of chip sizes that can be mounted.
[0048]
  [Reference Example 6]
  FIG. 9 (a) shows the present invention.Reference Example 6FIG. 9B is a cross-sectional view taken along the line AA ′ in FIG. 9A, and FIG. 9C is a cross-sectional view taken along the line BB ′ in FIG. 9A. . FIG. 10 shows the present invention.Reference Example 6FIG. 7 is a process order plan view showing a manufacturing process of a lead frame used in the MCP in FIG.
[0049]
9 and 10, 13 is a first inner lead of the lead frame, 14 is a die pad of the lead frame, 15 is a second LSI chip (second semiconductor chip), and 16 is an electrode of the second LSI chip 15. , 17 is a bonding wire for connecting the second LSI chip 15, 18 is a first LSI chip (first semiconductor chip), 19 is an electrode of the first LSI chip 18, and 21 is a first LSI chip 18. Bonding wires to be connected, 22 is a bonding wire for connecting the first and second inner leads 13, 24a, 23 is an insulating adhesive tape, 24a is a second inner lead of the lead frame, 24b is a small die pad, 25 is An IC chip is shown.
[0050]
  BookReference exampleThe MCP includes an outer lead (not shown), a first inner lead 13 continuous with the outer lead, a die pad 14 set down from the first inner lead 13, a die pad 14, and a first inner lead 13. And a lead frame having a second inner lead 24a and a small die pad 24b that are down-set so as to be on the same plane as the die pad 14. Other configurations will be described instead of the following manufacturing method.
[0051]
  BookReference exampleIn the manufacturing method of the MCP, the first LSI chip 18 is die-bonded to the down-set die pad 14, and then the second LSI chip 15 is placed on and fixed to the first LSI chip 18. At this time, although not shown, the resin is cured and fixed by heating through an insulating epoxy or polyimide resin between the second LSI chip 15 and the first LSI chip 18. Before and after this, the IC chip 25 is also die-bonded to the small die pad 24b. Next, the electrode 19 of the first LSI chip 18 and the second inner lead 24a of the lead frame are connected by a bonding wire 21 which is a thin metal wire, and the second inner lead 24a and the first inner lead 13 are connected. The IC chip 25 is connected to the first inner lead 13 and the electrode 19 of the first LSI chip 18 with a bonding wire that is a metal thin wire. Thereafter, the electrode 16 of the second LSI chip 15 and the first inner lead 13 are connected by a bonding wire 17. Finally, a sealing resin (not shown) is formed so that only outer leads that are external electrodes are exposed.
[0052]
According to the configuration of FIG. 9, the use of the lead frame described above prevents the bonding wires of the first LSI chip 18 and the second LSI chip 15 from intersecting. Further, since the electrodes 19 of the first LSI chip 18 are formed only on a pair of opposing two sides of the chip shape (square), there are two in the BB ′ cross-sectional direction of FIG. The range of application of chip size combinations can be widened. Further, the height of the die pad 14 can be made higher than that in FIG. 9 so that the second LSI chip 15 can be overlapped on the inner lead 13.
[0053]
  Also bookReference exampleFirst, as shown in FIG. 10A, the lead frame used in the first embodiment is provided with a die pad 14 at the center, a first inner lead 13 is provided around the die pad 14, and the die pad 14 and the first inner lead 13 A lead frame (work-in-process) in which a second inner lead 24a and a small die pad 24b connected from the die pad 14 are provided is formed. Next, as shown in FIG. 10B, an insulating adhesive tape 23 is attached to the lower surfaces of the second inner leads 24a and the small die pads 24b so as to overlap the support leads (suspension leads) holding the die pads 14. wear. Next, as shown in FIG. 10 (c), the second inner lead 24a and the small die pad 24b are separated from the die pad 14 (shown by C in FIG. 10 (a)). A downset portion 26 is provided on the support lead so that the inner lead 24 a and the small die pad 24 b are below the first inner lead 13.
[0054]
Thus, the MCP wiring can be easily performed by positioning the second inner lead 24 a on the same plane as the die pad 14 that is down-set from the first inner lead 13. Further, the IC chip 25 (FIG. 9) can be mounted by providing the small die pad 24b in the region of the second inner lead 24a.
[0055]
  BookReference exampleThen, the second inner lead 24 a and the small die pad 24 b are positioned on the same plane as the die pad 14. However, if the second inner lead 24 a and the small die pad 24 b are downset so as to be positioned below the first inner lead 13, the same as the die pad 14. The same effect can be obtained even if it is positioned above the plane. In this case, for example, in addition to the downset portion 26 of FIG. 10, by providing a downset portion between the support lead attaching tape 23 and the die pad 14, the first inner lead 13 above the die pad 14 is provided. The second inner lead 24a and the small die pad 24b can be positioned further below.
[0056]
Needless to say, if the IC chip 25 is not required to be mounted, the small die pad 24b need not be provided.
[0057]
  [Reference Example 7]
  FIG. 11 (a) shows the present invention.Reference Example 7FIG. 11B is a sectional view taken along the line AA ′ in FIG. 11A, and FIG. 11C is a sectional view taken along the line BB ′ in FIG. 11A. . In FIG. 11, 13a is a down set part for positioning the front-end | tip part 13b below in the inner lead 13, The other code | symbol is attached | subjected to the part corresponding to FIG.
[0058]
  BookReference exampleThe lead frame used in the MCP includes an outer lead (not shown), an inner lead 13 that is continuous with the outer lead, and the tip portion 13b is down-set, and a portion of the inner lead 13 that excludes the tip portion 13b. Die pad 14. The inner lead tip portion 13b is downset on the same plane as the die pad 14 or above the same plane, and the downset height is in the range of 100 to 400 μm. Other configurations of the MCP will be described instead of the following manufacturing method.
[0059]
  BookReference exampleIn the manufacturing method of the MCP, the first LSI chip 18 is die-bonded to the down-set die pad 14, and then the second LSI chip 15 is placed on and fixed to the first LSI chip 18. At this time, although not shown, the resin is cured and fixed by heating through an insulating epoxy or polyimide resin between the second LSI chip 15 and the first LSI chip 18. Next, the electrode 19 of the first LSI chip 18 and the downset inner lead tip 13b are connected by a bonding wire 21 which is a thin metal wire. Further, the electrode 16 of the second LSI chip 15 is connected to the outside of the downset portion of the inner lead 13 by a bonding wire 17 which is a fine metal wire. The bonding wires 21 and 17 connected to the first and second LSI chips 18 and 15 are not in contact with each other in the height direction. Finally, a sealing resin (not shown) is formed so that only outer leads that are external electrodes are exposed.
[0060]
According to the configuration of FIG. 11, the bonding wires of the first LSI chip 18 and the second LSI chip 15 do not intersect with each other by using the above-described lead frame. Further, since the electrodes 19 of the first LSI chip 18 are formed only on the two opposing sides of the chip shape (square), there are two in the BB ′ cross-sectional direction of FIG. The range of application of chip size combinations can be widened. Further, the height of the die pad 14 can be made higher than that in FIG. 11 so that the second LSI chip 15 can be overlapped on the inner lead 13. Furthermore, the bonding wire can be wired at a lower height (portion intersecting the upper and lower two chips), and can be applied to a thin package having a package body thickness of 1 mm or less.
[0061]
【The invention's effect】
As described above, according to the present invention, the back surface of the upper second semiconductor chip to be stacked is positioned higher than the metal thin wire connected to the electrode on the lower first semiconductor chip. There is no restriction on the size of two semiconductor chips to be stacked, and the application range of MCP is wide, and a low-cost, compact, high-density, and high-function stacked semiconductor device can be provided.
[Brief description of the drawings]
FIG. 1 of the present inventionReference example 1Sectional drawing of order of process of the manufacturing method of the semiconductor device in FIG.
FIG. 2 of the present inventionReference example 2Sectional drawing of the semiconductor device in FIG.
FIG. 3 of the present inventionReference example 3Sectional drawing of the semiconductor device in FIG.
FIG. 4 of the present inventionReference exampleFIG. 6 is a plan view showing a combination example of a first LSI chip and a second LSI chip in FIG.
FIG. 5 shows the present invention.Reference examples 1, 2, 3Sectional drawing of the semiconductor device which shows the other example in FIG.
FIG. 6 of the present inventionReference example 4Sectional drawing of the semiconductor device in FIG.
[Fig. 7] of the present invention.Reference Example 5Sectional drawing of the semiconductor device in, and the top view of the three-dimensional die pad used for it.
FIG. 8 shows the first of the present invention.1Sectional drawing of the semiconductor device in the embodiment.
FIG. 9 shows the present invention.Reference Example 6The top view and sectional drawing of the semiconductor device in FIG.
FIG. 10 shows the present invention.Reference Example 6The principal part top view of the order of a process which shows the manufacturing method of the lead frame used for the semiconductor device in FIG.
FIG. 11 shows the present invention.Reference Example 7The top view and sectional drawing of the semiconductor device in FIG.
FIG. 12 is a cross-sectional view of a conventional semiconductor device.
[Explanation of symbols]
1 Inner lead of lead frame
2 Die pad of lead frame
2A 3D die pad
2a First chip fixing portion of a three-dimensional die pad
2b Second chip fixing portion of the three-dimensional die pad
2c Three-dimensional die pad connection
3 First LSI chip
4 Electrode of the first LSI chip
5 Bonding wire for connecting the first LSI chip
6 Second LSI chip
7 Second LSI chip electrode
8 Insulating resin
9 Bonding wire for connecting the second LSI chip
10 Sealing resin
11 Outer lead of lead frame
12 Insulation tape
13 Lead frame inner lead (first)
13a Inner lead downset
13b Tip of inner lead
14 Die pad
15 Second LSI chip
16 Second LSI chip electrode
17 Bonding wire for connecting the second LSI chip
18 First LSI chip
19 First LSI chip electrode
21 Bonding wire for connecting the first LSI chip
22 Bonding wire connecting the first and second inner leads
23 Insulating adhesive tape
24a Second inner lead of the lead frame
24b Small die pad
25 IC chip

Claims (1)

インナーリード及びアウターリードとなるリードを有するリードフレームを用い、第１の半導体チップの上部に第２の半導体チップが搭載された半導体装置であって、
前記第１の半導体チップの表面の周辺部と重なるように配置されたインナーリードを前記第１の半導体チップの表面に絶縁テープを介して固着し、前記第１の半導体チップの表面の電極と前記インナーリードとを金属細線で接続し、前記第１の半導体チップの表面及び、前記金属細線の前記第１の半導体チップの表面の電極との接続部から前記インナーリードとの接続部までを絶縁性樹脂で覆い、前記第２の半導体チップを前記絶縁性樹脂上に設置し、前記第２の半導体チップの表面の電極と前記インナーリードとを電気的に接続し、前記第１の半導体チップ及び前記第２の半導体チップを封止樹脂で覆い、前記封止樹脂の外部に前記アウターリードを露出したことを特徴とする半導体装置。A semiconductor device in which a second semiconductor chip is mounted on top of a first semiconductor chip using a lead frame having leads serving as an inner lead and an outer lead,
An inner lead disposed so as to overlap a peripheral portion of the surface of the first semiconductor chip is fixed to the surface of the first semiconductor chip via an insulating tape, and the electrode on the surface of the first semiconductor chip and the the inner leads connected by thin metal wires, the surface of the first semiconductor chip and the insulating up connection portion between the inner lead from a connection portion between the electrode of the first semiconductor chip on the surface of the thin metal wire Cover with resin, place the second semiconductor chip on the insulating resin, electrically connect the electrode on the surface of the second semiconductor chip and the inner lead, the first semiconductor chip and the A semiconductor device characterized in that a second semiconductor chip is covered with a sealing resin, and the outer leads are exposed outside the sealing resin.
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