JP3839206B2

JP3839206B2 - Video display device

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Publication number: JP3839206B2
Application number: JP2000005763A
Authority: JP
Inventors: 文博秀島; 義之白崎; 泰夫村上; 弘隆関; 賢児阿野; 昌博菅野; 秀樹谷添; 治夫櫻井
Original assignee: NEC Display Solutions Ltd
Current assignee: Sharp NEC Display Solutions Ltd
Priority date: 2000-01-06
Filing date: 2000-01-06
Publication date: 2006-11-01
Anticipated expiration: 2020-01-06
Also published as: JP2001195023A

Description

【０００１】
【発明の属する技術分野】
この発明は、映像表示装置に関わるものであり、より詳しくはパーソナルコンピュータやワークステーション、ビデオゲーム機器等の映像信号発生装置の表示装置として用いるＣＲＴディスプレイに関するものである。
【０００２】
【従来の技術】
従来のＣＲＴディスプレイを用いた映像表示装置は、映像信号発生装置となる各種パーソナルコンピュータ、ワークステーション等の広範囲な周波数帯域の出力映像を表示するために複数の周波数に対応可能な自動周波数追従方式（オートスキャン方式）となっている。このために、広範囲な周波数の信号に対してコンバージェンスやリニアリティ、フォーカス等の性能を維持するために、水平偏向回路については一定の周波数範囲毎に各種定数を切り換えたり、入力周波数毎に調整を行う等の処理が必要となり水平偏向回路の回路規模および部品点数の増大につながっている。また、垂直偏向回路については各種入力周波数に対して、垂直偏向ヨークをドライブするドライブ信号の波高値を一定に制御し、さらに入力周波数毎に各種調整を行うことによって対応している。
【０００３】
一方、表示ドット数が固定されている液晶表示装置やプラズマ表示装置等においては、パーソナルコンピュータやワークステーションなどの映像信号発生装置から出力される広範囲な入力同期周波数の映像に対して表示ドット数を合わせるために、入力される全映像情報をいったんフレームメモリに記録する。そして、表示装置の表示ドット数が入力信号の表示ドット数より多い場合は補間をして表示ドット数を増やし、逆に表示装置の表示ドット数が入力信号の表示ドット数より少ない場合は間引きして表示ドット数を減らす処理が行われる。
【０００４】
この画素数の変換は水平と垂直それぞれに対して行われており、その結果、表示装置内部の水平および垂直表示周波数は単一の周波数に固定されている。このため本来の映像信号発生装置の持つ表示解像度にて映像が表示されておらず、画素変換による画質の劣化を防ぐためスムージング等の画像処理が必要である。
【０００５】
また、実開平４−２４７９３号公報では固定された基本クロックによってフレームメモリから固定された表示ドット数だけ読み出すことによって水平出力を単一の出力周波数とし、周波数対応の定数切り換えを無くしている。この場合のフレームメモリへの書き込みはＰＬＬ回路を用いて入力される各種水平周波数に対応して常に出力される表示ドット数の分だけサンプルして書き込むように制御している。この方式では入力のドット数とサンプル数が異なる。
【０００６】
【発明が解決しようとする課題】
従来のＣＲＴディスプレイは、オートスキャンに対応するため、一定の周波数範囲毎に各種定数を切り換えたり、入力周波数毎に各種調整を行っており、水平周波数の種類が増え速度が速くなるにつれ、水平偏向回路の切り換え定数が増え、回路規模が大きくなり、部品点数が増加し、信頼性の低下、コスト高につながるという問題点があった。
【０００７】
また、表示ドット数が固定されている液晶表示装置等では、各種解像度の入力信号に対して、固定解像度の単一の周波数で動作させるため、水平垂直共に補間あるいは間引き等を行って表示ドット数を合わせる必要が有り、このため画質が劣化していた。この画質の劣化を防ぐためスムージング等の画像処理がさらに要求され、回路規模の拡大およびソフトウエアの煩雑化につながっていた。加えて、上記画素変換およびスムージング処理を行うため、１画面分のフレームメモリを用意する必要があった。
【０００８】
実開平４−２４７９３号公報では水平出力を単一の出力周波数とし、周波数対応の定数切り換えを無くしているが、この方式では入力のドット数とサンプル数が異なるため同じドットデータを２回サンプルしたり、ドットデータが変化している時点の値をサンプルしたり、サンプル出来ないドットデータが発生したりするため、動画には対応できるが静止画（特に線画）には対応出来ない。
【０００９】
本発明は、上記のような問題点を解消するためになされたもので、ＣＲＴの水平および垂直の表示解像度がリニアに可変できることに着目し、水平偏向については出力の周波数を単一の周波数に固定しながらも、表示する解像度は入力の解像度をそのまま出力し、垂直偏向については補間もしくは間引きによってライン数を調整して、表示可能な所定の周波数範囲内に収めるように制御することを目的とする。
【００１０】
また、水平偏向周波数の単一周波数化によって回路定数の切り換えをなくすことにより、画質の向上ならびに部品点数の削減と信頼性向上、及びコストの削減を計り、本来映像信号発生装置が持つ表示解像度にて映像を表示し、画素変換による画質の劣化を無くしたＣＲＴディスプレイの提供を目的とする。
【００１１】
さらに、垂直同期入力信号の位相を制御してそのまま垂直同期出力信号として用いることによって、メモリへの書き込みと読み出しの周期を同じにし、メモリの使用制限を設けて、１画面分の情報をこのメモリに何回も上書きして順次出力するように制御して、使用するメモリの容量を大幅に削減することを目的とする。
【００１２】
【課題を解決するための手段】
第１の発明に係る映像表示装置は、入力される映像入力信号の電圧が安定した時点を示すタイミング信号で上記映像入力信号の入力映像情報を取り込み、パラレルのデジタルデータとしてメモリに記録する映像入力データ変換手段と、映像入力信号の水平入力映像表示期間の表示ドット数を検出する水平表示ドット数検出手段と、映像入力信号の垂直入力映像表示期間の表示ライン数を検出する入力表示ライン数検出手段と、入力の水平同期周波数とは別系統で単一の水平周波数に固定された水平同期出力信号を発生する水平同期出力発生手段と、上記入力される映像入力信号の表示ライン数を上記水平同期出力信号の周波数で表示した場合に、ライン数の補間もしくは間引きを行うことによって、垂直表示周波数を、表示可能な所定の周波数の範囲以内に収まるようにライン数を制御する水平ライン出力制御手段と、この水平ライン出力制御手段によって制御される水平出力ライン数にもとづいた垂直同期出力信号を出力する垂直同期出力発生手段と、上記水平同期出力信号に同期した水平映像表示期間、ならびに上記垂直同期出力信号に同期し、上記ライン数の補間もしくは間引きの情報にもとづいた垂直映像表示期間を示す映像表示期間出力信号を出力する映像表示期間出力手段と、上記水平同期出力信号に同期した水平映像表示期間に、上記映像入力信号の水平入力映像表示期間の表示ドット数と同じパルス数の出力サンプリングクロックを発生する出力サンプリングクロック発生手段と、上記出力サンプリングクロックによって上記映像表示期間に、上記水平ライン出力制御手段によって制御されたメモリに記録されている映像情報を読み出してアナログデータに変換して出力する映像出力信号変換手段とを備え、メモリへの書き込みとメモリからの読み出しをそれぞれ垂直周期に同期して行い、しかも読み出しが書き込みを追い越さないように所定の時間だけ遅らせてスタートさせるために、垂直同期入力信号を用いて、周波数は垂直同期入力信号と同一で、位相を所定の時間だけ遅らせた垂直同期出力信号を出力する垂直出力位相制御手段と、使用するメモリを最小限に収めるために、メモリの使用リミットを設定するメモリ制御手段とをさらに設け、水平同期出力発生手段は、垂直同期出力信号をトリガにし、基準発振器から出力されるクロックのパルスの数をカウントしたときの時間が、単一の水平周波数に固定された水平同期出力信号の周期と等しくなるカウント数を基準に、１クロック増加または減少したカウント数の水平同期出力信号を、垂直ブランキング期間を中心とする垂直同期出力期間の一部に出力し、水平ライン出力制御手段は、垂直同期出力信号の周波数が入力の垂直同期周波数と同じ周波数となるように水平ライン数を補間もしくは間引きすることによって出力の垂直映像表示期間が入力の垂直映像表示期間と等しくなるように制御し、メモリ制御手段は、出力映像垂直表示期間が入力映像垂直表示期間と同じか、もしくは入力映像垂直表示期間より短い場合、出力の垂直映像表示期間と入力の垂直映像表示期間との差に入力映像垂直表示期間が終了した後出力映像垂直表示期間が終了するまでの時間を加えた時間の間に書き込むライン数に、さらに補間ラインを含めた１ライン分のデータを出力し終わるまでの時間と１ライン分の書き込み時間にもとづいてライン数を加えたライン数を最小のリミット値とし、出力映像垂直表示期間が入力映像垂直表示期間より大きい場合、出力の垂直映像表示期間と入力の垂直映像表示期間との差に入力映像垂直表示期間が始まった後出力映像垂直表示期間が始まるまでの時間を加えた時間の間に書き込むライン数に、さらに補間ラインを含めた１ライン分のデータを出力し終わるまでの時間と１ライン分の書き込み時間にもとづいてライン数を加えたライン数を最小のリミット値とすることを特徴とする。
【００１３】
第２の発明に係る映像表示装置は、入力される映像入力信号の電圧が安定した時点を示すタイミング信号で上記映像入力信号の入力映像情報を取り込み、パラレルのデジタルデータとしてメモリに記録する映像入力データ変換手段と、映像入力信号の水平入力映像表示期間の表示ドット数を検出する水平表示ドット数検出手段と、映像入力信号の垂直入力映像表示期間の表示ライン数を検出する入力表示ライン数検出手段と、入力の水平同期周波数とは別系統で単一の水平周波数に固定された水平同期出力信号を発生する水平同期出力発生手段と、上記入力される映像入力信号の表示ライン数を上記水平同期出力信号の周波数で表示した場合に、ライン数の補間もしくは間引きを行うことによって、垂直表示周波数を、表示可能な所定の周波数の範囲以内に収まるようにライン数を制御する水平ライン出力制御手段と、この水平ライン出力制御手段によって制御される水平出力ライン数にもとづいた垂直同期出力信号を出力する垂直同期出力発生手段と、上記水平同期出力信号に同期した水平映像表示期間、ならびに上記垂直同期出力信号に同期し、上記ライン数の補間もしくは間引きの情報にもとづいた垂直映像表示期間を示す映像表示期間出力信号を出力する映像表示期間出力手段と、上記水平同期出力信号に同期した水平映像表示期間に、上記映像入力信号の水平入力映像表示期間の表示ドット数と同じパルス数の出力サンプリングクロックを発生する出力サンプリングクロック発生手段と、上記出力サンプリングクロックによって上記映像表示期間に、上記水平ライン出力制御手段によって制御されたメモリに記録されている映像情報を読み出してアナログデータに変換して出力する映像出力信号変換手段とを備え、メモリへの書き込みとメモリからの読み出しをそれぞれ垂直周期に同期して行い、しかも読み出しが書き込みを追い越さないように所定の時間だけ遅らせてスタートさせるために、垂直同期入力信号を用いて、周波数は垂直同期入力信号と同一で、位相を所定の時間だけ遅らせた垂直同期出力信号を出力する垂直出力位相制御手段と、使用するメモリを最小限に収めるために、メモリの使用リミットを設定するメモリ制御手段とをさらに設け、水平同期出力発生手段は、垂直同期出力信号をトリガにし、基準発振器から出力されるクロックのパルスの数をカウントしたときの時間が、単一の水平周波数に固定された水平同期出力信号の周期と等しくなるカウント数を基準に、１クロック増加または減少したカウント数の水平同期出力信号を、垂直ブランキング期間を中心とする垂直同期出力期間の一部に出力し、水平ライン出力制御手段は、垂直同期出力信号の周波数が入力の垂直同期周波数と同じ周波数となるように水平ライン数を補間もしくは間引きすることによって出力の垂直映像表示期間が入力の垂直映像表示期間と等しくなるように制御し、垂直出力位相制御手段は、出力映像垂直表示期間が入力映像垂直表示期間と同じか、もしくは入力映像垂直表示期間より短い場合、出力映像垂直表示期間が終了した後垂直同期出力信号が始まるまでの時間から、入力映像垂直表示期間が終了した後垂直同期入力信号が始まるまでの時間を引いて、さらに入力映像垂直表示期間が終了した後出力映像垂直表示期間が終了するまでの時間を加えた時間を設定し、出力映像垂直表示期間が入力映像垂直表示期間より長い場合、出力映像垂直表示期間が終了した後垂直同期出力信号が始まるまでの時間から、入力映像垂直表示期間が終了した後垂直同期入力信号が始まるまでの時間を引いて、入力映像垂直表示期間が始まった後出力映像垂直表示期間が始まるまでの時間を加え、さらに出力の垂直映像表示期間と入力の垂直映像表示期間との差の時間を加えた時間を設定することを特徴とする。
【００１４】
第３の発明に係る映像表示装置は、第１又は第２の発明に係る映像表示装置において、水平ライン出力制御手段は、上記入力される映像入力信号が持つ表示ライン数の整数倍もしくは整数分の１のライン数になるように制御することを特徴とする。
【００１５】
第４の発明に係る映像表示装置は、第１乃至第３の発明のいずれか１つに係る映像表示装置において、表示ドット数検出手段は、水平入力同期信号が始まった後の上記メモリ内のデータが所定のしきい値以上のレベルになった時のアドレスと、次の水平入力同期信号が始まる前で、所定のしきい値を超えるデータの最後のアドレスとの差によって算出されることを特徴とする。
【００２０】
【発明の実施の形態】
以下、本発明に係る映像表示装置を、その実施の形態を示す図面にもとづいて具体的に説明する。
【００２１】
実施の形態１．
本発明の実施の形態１について、図を用いて説明する。図１は本発明のデジタルインターフェイス対応ＣＲＴディスプレイに対する実施の形態を示すブロック図である。図において、図示しないパーソナルコンピュータなどの映像信号発生装置から、水平と垂直の同期信号および映像表示期間信号が含まれたシリアルのデジタル映像入力信号（Ｒ、Ｇ、Ｂ３本の信号の総称とする）Ｓ１とクロックＳ２が送信される。
【００２２】
１はデジタル映像入力信号Ｓ１から上記クロックＳ２によって、水平同期入力信号Ｓ３および垂直同期入力信号Ｓ４、ならびに入力映像表示期間信号Ｓ７を分離すると同時に、映像信号をシリアル映像信号からパラレル映像信号Ｓ５に変換し、さらにパラレル映像信号Ｓ５にタイミングが同期した書き込みクロックＳ６を作成して、後述のフレームメモリ又はラインメモリ２に書き込む、Transition Minimized Differential Signaling（ＴＭＤＳ）規格に準拠したデジタル映像入力データ変換手段である。
【００２３】
３は上記デジタル映像入力データ変換手段１から出力される入力映像表示期間信号Ｓ７と上記書き込みクロックＳ６とによって水平表示ドット数をカウントする水平表示ドット数検出手段、４は上記デジタル映像入力データ変換手段１から出力される入力映像表示期間信号Ｓ７と垂直同期入力信号Ｓ４とによって入力表示ライン数をカウントする入力表示ライン数検出手段、２は入力映像表示期間に書き込みクロックＳ６をタイミングにして、パラレル映像信号Ｓ５に変換されたデジタル映像入力信号Ｓ１を記憶するフレームメモリ、５は後述する出力サンプリングクロック発生手段９から出力される出力サンプリングクロックＳ９によってフレームメモリに記憶されているパラレル映像データＳ８を読み出しアナログデータである映像出力信号Ｓ１０に変換する映像出力信号変換手段である。
【００２４】
６はこの映像表示装置が表示可能な単一の周波数に固定した水平同期出力信号Ｓ１２を発生する水平同期出力発生手段、７はこの水平同期出力発生手段６が出力する水平同期出力信号Ｓ１２に同期して水平同期期間の一定の割合の映像表示期間と位相を制御された映像表示期間出力信号Ｓ１１を作成し、さらに垂直同期出力信号Ｓ１３に同期した上記映像表示期間出力信号Ｓ１１の垂直ブランキング期間を制御する映像表示期間出力手段、８は上記水平同期出力発生手段６の水平同期出力信号Ｓ１２を作成するための基本クロックとなる発振器（ＯＳＣ）、９は上記映像表示期間出力手段７が出力する映像表示期間出力信号Ｓ１１の水平映像表示期間に上記水平表示ドット数検出手段３によって検出された表示ドット数と同じサンプリングクロック数を発生させる出力サンプリングクロック発生手段である。
【００２５】
１０は入力表示ライン数検出手段４によって検出されたライン数を基に、上記水平同期出力発生手段６から出力される水平同期出力信号Ｓ１２の周波数で表示した場合に、映像表示装置が表示可能な垂直同期出力信号Ｓ１３となるように後述のＭＰＵ１２によって演算し、設定された間隔でラインの補間または間引きを行うためにメモリのラインアドレスを制御する水平ライン出力制御手段、１１は後述のＭＰＵ１２で演算した出力ライン数を基に水平同期出力信号Ｓ１２をカウントして垂直同期出力信号Ｓ１３を出力する垂直同期出力発生手段、１２は上記各検出手段からの検出データの取り込み、水平および垂直同期入力信号の周波数測定、各種出力信号のカウント値の設定、水平出力ラインの補間または間引きを制御するための演算などを行うＭＰＵ（マイコンまたはＤＳＰ）である。
【００２６】
次に動作について説明する。図示しないパーソナルコンピュータなどの映像信号発生装置から映像表示装置へ、水平と垂直の同期信号および映像表示期間信号が含まれたシリアルのデジタル映像入力信号（Ｒ、Ｇ、Ｂ）Ｓ１とクロックＳ２が送信される。デジタル映像入力データ変換手段１では上記デジタル映像入力信号Ｓ１から上記クロックＳ２によって、水平同期入力信号Ｓ３および垂直同期入力信号Ｓ４、ならびに入力映像表示期間信号Ｓ７を分離すると同時に、上記シリアルのデジタル映像入力信号をパラレル（例えば８ビットの）映像信号Ｓ５に変換し、さらにパラレル映像信号Ｓ５にタイミングが同期した書き込みクロックＳ６を作成し、この書き込みクロックＳ６をタイミングに、パラレル映像信号Ｓ５の映像データをフレームメモリ又はラインメモリ２に書き込む。
【００２７】
一方、デジタル映像入力データ変換手段１から出力される入力映像表示期間信号Ｓ７の水平入力映像表示期間内の書き込みクロックＳ６のパルス数を水平表示ドット数検出手段３にてカウントし入力映像信号の解像度（表示ドット数）を求める。この値をＭＰＵ１２が必要な時に読み込む。
【００２８】
さらに、入力表示ライン数検出手段４は例えば垂直同期入力信号Ｓ４をクリア信号とし、上記入力映像表示期間信号Ｓ７をカウントすることにより、映像入力信号の表示ライン数を検出し、ＭＰＵ１２が必要な時に読み込む。上記表示ドット数および表示ライン数は、水平同期入力信号Ｓ３と垂直同期入力信号Ｓ４の周波数をＭＰＵ１２でカウントし、同期信号の周波数と解像度の関係を対応づけ、ＭＰＵ１２内の同期信号と解像度のデータマップに照らし合わせることにより求めることもできる。また、表示ドット数はフレームメモリのラインデータを参照し、一定レベル以上のデータが書き込まれている始めのアドレスと最後のアドレスの差を計算することによって求めることもできる。この場合特別なカウンター等のハードウエアを必要とせず、ＭＰＵ１２の演算だけで求められる。
【００２９】
水平同期出力発生手段６は表示装置が要求する表示周波数に合うようにＭＰＵ１２で計算されたカウント値が設定され、これをＯＳＣ８から出力される基本クロックでカウントして、固定された周波数の水平同期出力信号Ｓ１２を出力する。したがって上記水平同期入力信号Ｓ３とは別系統であり全く非同期で動作する。この水平同期出力信号Ｓ１２は、図示されない単一周波数対応の水平偏向回路を駆動する。
【００３０】
上記のように、水平同期入力信号Ｓ３の周波数と水平同期出力信号Ｓ１２の周波数が異なるため、入力のライン数をそのまま水平同期出力信号Ｓ１２の周波数で表示すると、水平同期入力信号Ｓ３の周波数より水平同期出力信号Ｓ１２の周波数が大きい場合は、垂直同期入力信号Ｓ４の周波数より垂直同期出力信号Ｓ１３の周波数の方が大きくなり、水平同期入力信号Ｓ３の周波数より水平同期出力信号Ｓ１２の周波数が小さい場合は、垂直同期入力信号Ｓ４の周波数より垂直同期出力信号Ｓ１３の周波数の方が小さくなる。
【００３１】
例えば水平同期入力信号Ｓ３が３０ＫＨｚで垂直同期入力信号Ｓ４が６０Ｈｚの映像信号を、１２０ＫＨｚの水平同期出力信号Ｓ１２で表示した場合の垂直同期出力信号Ｓ１３は２４０Ｈｚとなってしまう。これでは表示装置が表示出来ないため、補間を行って表示ライン数を増やし垂直同期出力信号Ｓ１３の周波数を下げる必要がある。
【００３２】
逆に水平同期入力信号Ｓ３が１２０ＫＨｚで垂直同期入力信号Ｓ４が７５Ｈｚの映像信号を、９０ＫＨｚの水平同期出力信号Ｓ１２で表示した場合の垂直同期出力信号Ｓ１３は５６．２５Ｈｚとなり、画面にフリッカーが目立ち易くなる。この場合は間引きを行って表示ライン数を少なくし垂直同期出力信号Ｓ１３の周波数を上げる必要がある。また、間引きを行う場合は入力した画像を正確に表示するために、間引きするラインの画素データを前後のラインに振り分ける画像処理も必要となる。
【００３３】
水平ライン出力制御手段１０は上記不具合を解消するため、ＭＰＵ１２によって算出された補正データをもとに、決められた間隔でフレームメモリ２のラインアドレスを次に進めるか、現状のままとするか、１番地飛ばすかを制御して、ライン数の補間もしくは間引きを行うことによって、垂直表示周波数を、表示可能な所定の周波数の範囲以内に収まるように制御する。ＣＲＴ表示装置の場合、表示可能な垂直周波数は通常５０Ｈｚ〜１６０Ｈｚの範囲であるが、フリッカーを考慮すると７０Ｈｚ〜１６０Ｈｚの範囲に収めるのが良い。
【００３４】
ライン補間量の設定方法は水平出力周波数をＡとし、入力映像信号の表示ライン数と入力映像信号の垂直ブランキング期間に水平周波数をかけてライン換算した垂直入力ブランキング期間のライン数の合計をＤ、許容できる垂直出力周波数範囲の下限値をＬ、上限値をＨとすると、ライン補間量の範囲は（Ａ／Ｈ）−Ｄから（Ａ／Ｌ）−Ｄの範囲となり、この間でライン補間量を設定する。
【００３５】
例えば、８００×６００の表示解像度の映像を８０ｋＨｚの水平偏向周波数で表示させる場合、垂直入力のブランキング期間を３０ラインとし、垂直周波数範囲を７０Ｈｚから９０Ｈｚに設定すると（Ａ／Ｈ）−Ｄ、（Ａ／Ｌ）−Ｄより、ライン補間量は２５８ラインから５１２ラインまでになる。ライン補間量を解像度の６００ラインの半分に相当する３００ラインで補間すると２ラインにつき１ラインを補間していくことになる。またこの時、垂直同期出力信号Ｓ１３の周波数は垂直出力のブランキング期間を入力と同じ３０ラインとすると８６Ｈｚとなる。
【００３６】
垂直同期出力発生手段１１は、垂直映像表示期間に上記水平ライン出力制御手段１０によって制御される水平出力ライン数にブランキング期間のライン数を加えたライン数が設定され、このライン数を上記水平同期出力信号Ｓ１２をクロックとしてカウントした周期の垂直同期出力信号Ｓ１３を出力する。
【００３７】
映像表示期間出力手段７では上記水平同期出力信号Ｓ１２をタイミングに、ＭＰＵ１２によって、水平映像表示期間を示す出力信号が出力されるまでの時間を決定するためのカウント値と、信号の幅を決定するためのカウント値すなわち水平表示ドット数が設定され、このカウント値を後述の出力サンプリングクロックＳ９でカウントして、上記水平同期出力信号Ｓ１２からの位相が制御された映像表示期間出力信号Ｓ１１が出力される。この水平同期出力信号Ｓ１２と映像表示期間出力信号Ｓ１１との位相は表示画面を見ながらＭＰＵ１２を介して調整することが出来る。また、上記映像表示期間出力信号Ｓ１１は垂直同期出力信号Ｓ１３に同期したブランキング期間だけ出力しないように制御される。
【００３８】
出力サンプリングクロック発生手段９は、上記水平同期出力信号に同期した水平映像表示期間に、上記映像入力信号の水平入力映像表示期間の表示ドット数と同じパルス数の出力サンプリングクロックを発生するように制御する。具体的には、上記水平表示ドット数をＡとし、これを基に映像表示期間Ｃと上記水平同期出力信号の水平同期期間Ｂとの関係から、水平同期期間のドット数＝Ａ×（Ｂ／Ｃ）の式を、ＭＰＵ１２によって計算し、水平同期期間にこの計算されたドット数の数だけサンプリングクロックのパルスが出力されるように、例えばＰＬＬ回路を用いて制御する。
【００３９】
上記出力サンプリングクロックＳ９の周波数は上記水平映像表示期間で入力の表示ドット数を割ったものになる。具体的には、水平同期入力信号Ｓ３とは別系統の水平同期出力発生手段６により発生する単一の水平同期出力信号Ｓ１２の周波数をＢとし、入力の水平表示ドット数をＡ、映像出力信号Ｓ１０の水平ブランキング期間をＣとすると、
Ａ／｛（１／Ｂ）−Ｃ｝＝Ａ×Ｂ／（１−Ｂ×Ｃ）で表される。
例えば、入力水平表示ドット数Ａが１２８０ドットで、内部発生の水平偏向周波数Ｂを８０ｋＨｚとし、映像期間が全体の７０％で、つまり水平ブランキング期間Ｃが３０％すなわち３．７５マイクロ秒とした場合はＡ×Ｂ／（１−Ｂ×Ｃ）より出力サンプリングクロックは１４６．２９ＭＨｚとなる。
【００４０】
図２は水平同期出力信号Ｓ１２と出力サンプリングクロックＳ９、映像表示期間出力信号Ｓ１１、パラレル映像データＳ８および、映像出力信号Ｓ１０の関係を示すタイミング図である。図２に示す様に、映像表示期間出力信号Ｓ１１による制御により、映像表示期間のみフレームメモリ２に記録されたパラレル映像データＳ８を読み出す。この読み出したパラレル映像データＳ８を映像出力信号変換手段（ＤＡＣ）５にてアナログの映像出力信号Ｓ１０に変換し、図示しないビデオアンプで増幅して、ＣＲＴ上に表示される。また、映像表示期間出力信号Ｓ１１の位相を制御することにより、読み出すパラレル映像データＳ８と水平同期出力信号Ｓ１２との位相を制御する。この位相を調整することによってＣＲＴ上に表示される映像の左右の位置を調整する。
【００４１】
また、ＣＲＴ表示装置は垂直同期信号の動作周波数範囲が５０Ｈｚ〜１６０Ｈｚ程度、フリッカーを考慮すれば７０Ｈｚ〜１６０Ｈｚ程度の広い範囲に対して動作可能であるため、特にライン補間量を入力ラインの２倍又は３倍の整数倍に設定することも可能である。このように整数倍に設定すればライン幅が等しくなるため、水平方向だけでなく垂直方向に対しても入力に忠実な精度の高い表示が可能となる。この場合は可能な限り水平同期出力信号Ｓ１２の周波数を高く設定することにより垂直同期出力信号Ｓ１３の周波数を高い周波数に設定することができ、画面のフリッカーを避けることができる。さらに、水平同期出力信号Ｓ１２の周波数を、入力される水平同期入力信号Ｓ３の中で最高の周波数と等しい周波数もしくはそれよりも高い周波数にすることにより、間引きを行わず補間のみで対応可能となる。
【００４２】
以上のように制御するので、単一周波数対応の水平偏向回路構成となり、周波数対応の切り換え部品が削減されるため、回路構成が簡素化される。また、簡素化に伴って、信頼性の向上とコストの削減が可能である。さらに、映像信号発生装置の水平表示解像度を補間演算することなくそのままの解像度で忠実に再現できる。また、垂直偏向については、ＣＲＴ表示装置の垂直動作周波数範囲が広いことに着目し、水平偏向周波数を高く設定することにより、補間量を入力表示ライン数の整数倍に設定してしてもなおフリッカーが目立たない周波数を選択することができ、入力表示ライン数の整数倍に設定することにより垂直の解像度についてもデータの補間演算を行うことなく、出力するラインデータを制御するだけで入力の解像度を忠実に再現する表示装置を得ることができる。
【００４３】
実施の形態２．
次に、本発明の実施の形態２について説明する。本実施の形態は、アナログインターフェイス対応のＣＲＴ表示装置に対する場合について示してあり、その構成が示された図３にそって説明する。
図３は、本発明のアナログインターフェイス対応ＣＲＴ表示装置に対する実施の形態を示すブロック図である。図において、図示しない映像信号発生装置からアナログ映像入力信号（Ｒ、Ｇ、Ｂ）Ｓ１４と水平同期入力信号Ｓ３および垂直同期入力信号Ｓ４が送られる。
【００４４】
１３は上記アナログ映像入力信号Ｓ１４と水平同期入力信号Ｓ３および垂直同期入力信号Ｓ４から映像の表示期間を検出し記憶して、入力映像表示期間信号を出力する入力映像表示期間検出記憶制御手段、１４は内部で作成した入力サンプリングクロックＳ６を基にアナログ映像入力信号Ｓ１４をデジタルのパラレル映像信号Ｓ５に変換するアナログ映像入力データ変換手段であり、後述するアナログデジタルコンバータ（ＡＤＣ）１５と入力サンプリングクロック発生手段１６とで構成される。
【００４５】
１５はアナログ映像入力信号Ｓ１４をデジタルのパラレル映像信号Ｓ５に変換するアナログデジタルコンバータ（ＡＤＣ）、１６は入力されるアナログ映像入力信号Ｓ１４の画素に合わせて位相と周波数を調整された入力サンプリングクロックＳ６を出力する入力サンプリングクロック発生手段である。この入力サンプリングクロックＳ６はフレームメモリ２の書き込みクロックＳ６としても用いられる。上記以外は実施の形態１の場合と同様の構成である。
【００４６】
次に動作について説明する。実施の形態２では、アナログ映像入力データ変換手段１４によってアナログ映像入力信号（Ｒ、Ｇ、Ｂ）Ｓ１４を受信し、内蔵される入力サンプリングクロック発生手段１６によって出力される入力サンプリングクロックＳ６をタイミングに、同じく内蔵されるアナログデジタルコンバータ１５でパラレル映像信号Ｓ５に変換し、上記入力サンプリングクロックＳ６を書き込みクロックＳ６にも使用してフレームメモリ２に書き込む。
【００４７】
入力サンプリングクロック発生手段１６は、水平同期入力信号Ｓ３をタイミングに、ＰＬＬ回路を用いて、水平同期入力信号Ｓ３と位相が同期しアナログ映像入力信号Ｓ１４の映像周波数と同じ周波数となるように制御し、さらに入力の映像信号との位相が調整できるようになっている。上記調整機能によってアナログデジタルコンバータ１５の変換タイミングが最適な状態になるように、アナログ映像入力信号Ｓ１４に対する入力サンプリングクロックＳ６の位相と周波数を調整する。
【００４８】
入力映像表示期間検出記憶制御手段１３は、入力サンプリングクロックＳ６が安定した後、特別な条件で出力される検出用のアナログ映像入力信号Ｓ１４と水平同期入力信号Ｓ３および垂直同期入力信号Ｓ４によって水平入力映像表示期間ならびに水平同期入力信号Ｓ３との位相を検出し、これを入力サンプリングクロックＳ６でカウントし、このカウント値を記憶すると同時に、このカウント値をもとに水平入力映像表示期間信号を作成する。さらに垂直入力映像表示期間ならびに垂直同期入力信号Ｓ４との位相を検出しこれを水平同期入力信号Ｓ３でカウントし、このカウント値を記憶すると同時に、このカウント値をもとに上記水平入力映像表示期間信号を垂直入力映像表示期間の間だけ出力する入力映像表示期間信号Ｓ７を作成する。
以下表示までの動作は実施の形態１の場合と同様である。
【００４９】
以上のように動作するので、アナログ映像入力信号についてもデジタル映像入力信号と同様に制御でき、同様の効果が期待できる。
また、これまでの説明では垂直同期出力信号の周波数は、入力のライン数と水平同期出力信号の関係から、フリッカーのない動作可能な範囲内で設定するものであったが、垂直同期入力信号と同じ周波数に合わせることにより、入力のフリッカー特性を損なうことなく表示することができる。
さらに、ユーザーが設定する垂直同期出力周波数に固定することも可能で、この場合水平偏向、垂直偏向ともに入力周波数の変化に対応した定数の切り換えをなくし調整を削減できる。また、フリッカー特性が悪い映像入力信号でも、ユーザーが希望するフリッカー特性に改善して表示することができる。
【００５０】
実施の形態３．
これまで述べてきた実施の形態においては、垂直同期入力信号Ｓ４と垂直同期出力信号Ｓ１３は別系統で動作している場合を例に説明したが、本実施の形態では垂直同期入力信号Ｓ４の位相を制御して垂直同期出力信号Ｓ１３に用いる場合について示してあり、その構成が示された図４にそって説明する。
図４は垂直同期入力信号Ｓ４の位相を制御して垂直同期出力信号Ｓ１３に用いる場合のブロック図を示したものである。図において、１７はフレームメモリ２の使用ライン数を制限するメモリ制御手段、１８は垂直同期入力信号Ｓ４の位相を制御して周波数は同じ垂直同期出力信号Ｓ１３を出力する垂直同期出力位相制御手段である。上記以外は実施の形態１の場合と同様の構成である。
【００５１】
次に動作について説明する。
この実施の形態３では垂直同期出力位相制御手段１８によって垂直同期入力信号Ｓ４の位相だけを制御し周期はそのまま用いているため、入力の垂直同期入力信号Ｓ４と出力の垂直同期出力信号Ｓ１３は、位相は異なっているものの、周波数は一致している関係にある。
【００５２】
この場合、外部からの垂直同期入力信号Ｓ４の周波数に、表示装置内部のＯＳＣ８を基本クロックとしてカウントした水平同期出力信号Ｓ１２の周波数で対応することになり、始まりの位相を合わせることはできるが、最後は水平周期の途中で次の垂直同期出力信号Ｓ１３が入ってくるのが常であり、次第に位相がずれて来るか、もしくは位相をずらさない場合は最後の水平周期を途中で打ち切って対応せざるを得ない。
【００５３】
この実施の形態３では、目標とする水平同期出力信号Ｓ１２を得るため、垂直同期出力信号Ｓ１３をトリガにし、ＯＳＣ８から出力される基本クロックでカウントする。このとき垂直同期出力信号Ｓ１３の周期を上記基本クロックでカウントした時に得られるカウント数を、目標の水平同期出力信号Ｓ１２の周期を実現するために要求されるカウント数で割った時に生じる余りもしくは不足のカウント数を、余る時は余ったカウント数分の表示ライン数に対し水平同期出力信号のカウント数を１カウント増やし、不足の時は不足したカウント数分の表示ライン数に対し水平同期出力信号のカウント数を１カウント減らすことによって、垂直同期入力信号の期間で水平同期出力信号を完結させるように制御する。この１カウント増加または減少した水平同期出力信号Ｓ１２は垂直映像出力のブランキング期間に出力するように制御する。また、調整には上記二通りがあるのでカウント数を変更するライン数が少ない方を選択するとよい。
【００５４】
具体的には、垂直同期入力信号Ｓ４の周波数が８０Ｈｚで水平同期出力信号Ｓ１２の周波数が１１５ＫＨｚに設定されている場合に、ＯＳＣ８の基本クロックを６０ＭＨｚで動作させた時１１５ＫＨｚの周波数を得るには（６０×１０⁶）／（１１５×１０³）＝５２１．７となることから５２２クロックをカウントすることになる。
また８０Ｈｚの垂直同期出力信号Ｓ１３の期間を６０ＭＨｚのクロックでカウントすると（６０×１０⁶）／８０＝７５００００カウントすることになる。したがって上記５２２クロックの水平同期出力信号Ｓ１２で垂直同期出力信号Ｓ１３の期間をすべて出力すると７５００００／５２２＝１４３６余り４８０となって最後の水平同期出力信号Ｓ１２は４８０カウントしか出来ないことになる。これは１２５ＫＨｚ相当の周波数となる。
【００５５】
これに対し実施の形態３では、下記のように一部の水平同期出力信号Ｓ１２に対し余りの分を１カウントずつ増やして対応することにより、ごく微少な周波数の変化のみで垂直同期出力信号Ｓ１３に水平同期出力信号Ｓ１２の始まりから終了までの位相を常に合わせることができる。すなわち上記１４３６ラインのうち４８０ラインは５２３クロックとし残りの１０２８ラインは従来の５２２クロックとする。また、全ライン数を１４３７ラインとすると１１４クロック不足するから１１４ラインを５２１クロックとし、残りの１３２３ラインを５２２クロックとする。この例の場合１クロック減少させる方を選択する。
【００５６】
本実施の形態では、カウンターを使用して水平同期出力信号Ｓ１２を作成しているが、垂直同期出力信号Ｓ１３をタイミングにＰＬＬを用いて水平同期出力信号Ｓ１２を作成することもできる。この場合アナログ部を含み、外付け定数も必要となり回路規模が大きくなる。
【００５７】
前記実施の形態では垂直同期入力信号Ｓ４と垂直同期出力信号Ｓ１３は別系統で動作しているため、出力のライン数を調整することにより、お互いに近い周波数にはできるが同一にすることはできない。したがって、フレームメモリ２へのアクセス周期が異なり、書き込みと読み出しの位相が変化するため、少ないフレームメモリ２に何回も上書きして１フレームを表示することは不可能で、１画面分のフレームメモリ２を用意して全映像データを記録し、常に全映像データが残っている必要があった。
【００５８】
この実施の形態では、上記のように水平同期出力信号Ｓ１２の一部の周期を１クロック分増加または減少して制御することによって外部の垂直同期入力信号Ｓ４を使用し、その信号の位相を制御した垂直同期出力信号Ｓ１３に対して位相が同期した水平同期出力信号Ｓ１２を得ることが出来、しかも垂直同期入力信号Ｓ４と垂直同期出力信号Ｓ１３の周波数を同じにすることが出来た。このためフレームメモリ２へのアクセス時間（周期）が同じになり、水平同期入力信号Ｓ３と水平同期出力信号Ｓ１２の周波数の違いから来る表示ライン数の違いを、補間または間引きによって合わせることにより小容量のフレームメモリ２で映像を表示することが可能となった。
【００５９】
具体的には垂直同期出力位相制御手段１８によって、書き込みと読み出しのメモリアクセス周期を等しくし、同じく垂直同期出力位相制御手段１８によって、垂直映像表示期間の違いによるメモリアクセス時間の差を調整するため、出力映像垂直表示期間が入力映像垂直表示期間と同じ場合、もしくは出力映像垂直表示期間が入力映像垂直表示期間より小さい場合は、入力映像垂直表示期間の終わりより出力映像垂直表示期間の終わりが１〜２ライン書き込む時間だけ遅れるように、出力映像垂直表示期間が入力映像垂直表示期間より大きい場合は、入力映像垂直表示期間の始まりより出力映像垂直表示期間の始まりが１〜２ライン書き込む時間だけ遅れるように、垂直同期入力信号Ｓ４と垂直同期出力信号Ｓ１３の位相をずらすことによってフレームメモリ２への書き込みと読み出しのタイミングを調整し、読み出しが書き込みを先行したり、書き込みが読み出しを追い越したりしないようにしている。
【００６０】
図５に上記制御を行った場合の垂直同期入力信号を基準とした、入力映像垂直表示期間と垂直同期出力信号ならびに出力映像垂直表示期間との関係を、出力映像垂直表示期間が入力映像垂直表示期間と同じ場合、出力映像垂直表示期間が入力映像垂直表示期間より小さい場合、出力映像垂直表示期間が入力映像垂直表示期間より大きい場合について示す。
【００６１】
図において、出力映像垂直表示期間と入力映像垂直表示期間との差をＴとし、出力映像垂直表示期間が入力映像垂直表示期間と同じ場合、もしくは出力映像垂直表示期間が入力映像垂直表示期間より小さい場合の入力映像垂直表示期間が終了した後出力映像垂直表示期間が終了するまでの時間をＤ、出力映像垂直表示期間が入力映像垂直表示期間より大きい場合の入力映像垂直表示期間が始まった後出力映像垂直表示期間が始まるまでの時間をＣ、入力映像垂直表示期間が終了した後垂直同期入力信号が始まるまでの時間（フロントポーチ）をＥ、出力映像垂直表示期間が終了した後垂直同期出力信号が始まるまでの時間をＦとする。
ここで、フレームメモリ２への書き込みが始まるのは入力映像垂直表示期間の始まりからであり、フレームメモリ２からの読み出しが始まるのは出力映像垂直表示期間の始まりからである。
【００６２】
出力映像垂直表示期間が入力映像垂直表示期間と同じ場合、または出力映像垂直表示期間が入力映像垂直表示期間より小さい場合は、フレームメモリ２への書き込みが始まった後フレームメモリ２からの読み出しが始まるまでの時間はＴ＋Ｄで表される。したがって最低必要なフレームメモリの容量はこのＴ＋Ｄの期間に書き込むライン数分だけは確保しておく必要がある。このとき、出力映像垂直表示期間が入力映像垂直表示期間と同じ場合はＴ＝０となる。
また垂直同期入力信号と垂直同期出力信号との位相はＦ＋Ｄ−Ｅだけ垂直同期出力信号を遅らせてやればよい。
【００６３】
出力映像垂直表示期間が入力映像垂直表示期間より大きい場合は、フレームメモリ２への書き込みが始まった後Ｃだけ遅れてすぐにフレームメモリ２からの読み出しが始まり、フレームメモリ２への書き込みが終わった後フレームメモリ２からの読み出しが終わるまでＴ＋Ｃの時間がかかる。したがってこの場合も最低必要なフレームメモリの容量はこのＴ＋Ｃの期間に書き込むライン数分だけは確保しておく必要がある。また垂直同期入力信号と垂直同期出力信号との位相はＦ＋Ｔ＋Ｃ−Ｅだけ垂直同期出力信号を遅らせてやればよい。
【００６４】
全メモリ容量については、上記にさらに、補間ラインを含めた１ライン分のデータを出力し終わるまでの時間と１ライン分の書き込み時間を考慮して、書き込み時間が長い場合は１ライン分、書き込み時間が短い場合は２ライン分を加えて必要なメモリ容量を決定し、メモリ制御手段１７に書き込み用と読み出し用それぞれについて最終アドレスを設定する。
【００６５】
上記アドレス設定後、入力映像垂直表示期間が始まると同時に書き込みを開始し出力映像垂直表示期間が始まると同時に読み出しを開始して、メモリ制御手段１７で設定されたアドレスまで来ると先頭番地に戻るように制御し、全画面分のフレームメモリ容量をもたずに小容量のフレームメモリ２に何回も上書きして表示することによってフレームメモリ２の使用容量を大幅に削減するものである。
【００６６】
必要となるフレームメモリ２の容量について、さらに具体的に数字を使って説明すると、例えば入力信号として水平同期入力信号Ｓ３が３１．５２ＫＨｚで垂直同期入力信号Ｓ４が８０Ｈｚの時、水平同期出力信号Ｓ１２が１１４．９６ＫＨｚに設定されていたとすれば、垂直同期出力信号Ｓ１３は垂直同期入力信号Ｓ４と周波数が同じになるから８０Ｈｚとなる。
【００６７】
この時、垂直入力映像表示期間を垂直同期入力信号Ｓ４の周期の８５パーセント、垂直出力映像表示期間を垂直同期出力信号Ｓ１３の周期の８０パーセントとすると、
垂直入力周期のライン数は（３１．５２×１０³）／８０＝３９４ライン
垂直出力周期のライン数は（１１４．９６×１０³）／８０＝１４３７ラインであるから垂直入力映像表示期間のライン数は３９４×０．８５＝３３５ライン垂直出力映像表示期間のライン数は１４３７×０．８０＝１１５０ラインとなる。
【００６８】
上記映像表示期間がフレームメモリ２への書き込みおよび読み出し期間とすると、垂直入力映像表示期間は、
３３５／（３１．５２×１０³）＝１０６２８．１７（マイクロ秒）
垂直出力映像表示期間は、
１１５０／（１１４．９６×１０³）＝１０００３．４８（マイクロ秒）
であり、その時間差は、
１０６２８．１７−１０００３．４８＝６２４．６９（マイクロ秒）
である。すなわちメモリ書き込みの時間が読み出しの時間より６２４．６９マイクロ秒だけ余計にかかることになる。したがって、この余計にかかる時間分だけ読み出しを待っておき、１フレームが終了する時点ではほぼ同時に終わるようにする。
この時間の書き込みライン数は、
（６２４．６９×１０^-6）×（３１．５２×１０³）＝１９．６９ライン
となり約２０ライン分である。
【００６９】
また、３３５ラインのデータ書き込みに対し、１１５０ラインを読み出す必要があるため、１ラインの書き込みデータを複数回に渡って読み出し表示する。
この場合１）１１５０＝３３５×３＋１４５となり各ライン３回ずつ表示
２）１４５＝（３３５／２）−２２となり２ライン毎に４回ずつ表示
３）２２＝（３３５／１４）−１となり１４ラインに１回は３回のまま表示
というように制御することにより垂直入力映像表示期間のデータを垂直出力映像表示期間で表示することが出来る。このとき補間をより単純にするため水平同期出力信号Ｓ１２の周波数を表示装置が表示可能な範囲で調整してもよい。
【００７０】
このように１ラインの入力データを最高４回表示するため１ラインの入力時間が１／（３１．５２×１０³）＝３１．７２６（マイクロ秒）であるのに対し、４ラインの出力時間は｛１／（１１４．９６×１０³）｝×４＝３４．７９５（マイクロ秒）となり１ラインの入力時間より長くなる。したがって読み出し前の書き込みの間隔は２ラインの余裕が必要となる。
【００７１】
以上のことからこの場合のフレームメモリ２の容量は、入力映像垂直表示期間が終了した後出力映像垂直表示期間が終了するまでの時間を２ライン分とすると、最低２０＋２＋２＝２４ライン分あればよい。上記で示したように１４ラインが一つの周期で動作していることを考慮すると２８ラインのフレームメモリを使用して制御しても良い。
この例の場合、通常では３５５ライン分のフレームメモリ２が必要であるのに対し最低２４ライン分のメモリで対応可能となる。特に入力と出力の垂直表示期間まで一致するように制御すると、より少ないメモリで対応可能である。
【００７２】
以上のように制御することにより水平の解像度を損なうことなくメモリの容量を小さくすることが出来るので、上記フレームメモリ２に代表される、画像を一時記憶するメモリをゲートアレイ（ＡＳＩＣ）の中に取り込むことができ、部品点数、基板面積、コストの削減が期待出来、安価で高性能の表示装置を提供できる。さらに、ＳＲＡＭを用いて高速化を図ることも可能となる。
また、実施の形態１および実施の形態３ではシリアルのデジタル映像入力信号を例に説明したが、パラレルのデジタル映像入力信号でも同様に実施できる。
【００７３】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００７４】
第１の発明によれば、入力される映像入力信号の電圧が安定した時点を示すタイミング信号で上記映像入力信号の入力映像情報を取り込み、パラレルのデジタルデータとしてメモリに記録する映像入力データ変換手段と、映像入力信号の水平入力映像表示期間の表示ドット数を検出する水平表示ドット数検出手段と、映像入力信号の垂直入力映像表示期間の表示ライン数を検出する入力表示ライン数検出手段と、入力の水平同期周波数とは別系統で単一の水平周波数に固定された水平同期出力信号を発生する水平同期出力発生手段と、上記入力される映像入力信号の表示ライン数を上記水平同期出力信号の周波数で表示した場合に、ライン数の補間もしくは間引きを行うことによって、垂直表示周波数を、表示可能な所定の周波数の範囲以内に収まるようにライン数を制御する水平ライン出力制御手段と、この水平ライン出力制御手段によって制御される水平出力ライン数にもとづいた垂直同期出力信号を出力する垂直同期出力発生手段と、上記水平同期出力信号に同期した水平映像表示期間、ならびに上記垂直同期出力信号に同期し、上記ライン数の補間もしくは間引きの情報にもとづいた垂直映像表示期間を示す映像表示期間出力信号を出力する映像表示期間出力手段と、上記水平同期出力信号に同期した水平映像表示期間に、上記映像入力信号の水平入力映像表示期間の表示ドット数と同じパルス数の出力サンプリングクロックを発生する出力サンプリングクロック発生手段と、上記出力サンプリングクロックによって上記映像表示期間に、上記水平ライン出力制御手段によって制御されたメモリに記録されている映像情報を読み出してアナログデータに変換して出力する映像出力信号変換手段とを備えているので、単一周波数対応の水平偏向回路構成となり、周波数対応の切り換えがなくなり、部品が削減されるため、回路構成を簡素化することができ、さらに水平表示解像度を入力映像信号に対して忠実に再現できる。
【００７５】
また、第１の発明によれば、水平ライン出力制御手段が、垂直同期出力信号の周波数が入力の垂直同期周波数と同じ周波数となるように水平ライン数を補間もしくは間引きするので、要求されるフリッカー性能を損なうことなく表示することができる。
【００７７】
さらに、第１の発明によれば、メモリへの書き込みとメモリからの読み出しをそれぞれ垂直周期に同期して行い、しかも読み出しが書き込みを追い越さないように所定の時間だけ遅らせてスタートさせるために、垂直同期入力信号を用いて、周波数は垂直同期入力信号と同一で、位相を所定の時間だけ遅らせた垂直同期出力信号を出力する垂直出力位相制御手段と、使用するメモリを最小限に収めるために、メモリの使用リミットを設定するメモリ制御手段とを設け、水平同期出力発生手段は、垂直同期出力信号をトリガにし、基準発振器から出力されるクロックのパルスの数をカウントしたときの時間が、単一の水平周波数に固定された水平同期出力信号の周期と等しくなるカウント数を基準に、１クロック増加または減少したカウント数の水平同期出力信号を、垂直ブランキング期間を中心とする垂直同期出力期間の一部に出力し、水平ライン出力制御手段は、水平ライン数を補間もしくは間引きすることによって出力の垂直映像表示期間が入力の垂直映像表示期間と等しくなるように制御するので、要求されるフリッカー性能を損なわず、メモリ容量を大幅に削減できるため、メモリをゲートアレイの中に取り込むことができる。
【００７８】
また、第１の発明によれば、メモリ制御手段が、出力映像垂直表示期間が入力映像垂直表示期間と同じか、もしくは入力映像垂直表示期間より短い場合、出力の垂直映像表示期間と入力の垂直映像表示期間との差に入力映像垂直表示期間が終了した後出力映像垂直表示期間が終了するまでの時間を加えた時間の間に書き込むライン数に、さらに補間ラインを含めた１ライン分のデータを出力し終わるまでの時間と１ライン分の書き込み時間にもとづいてライン数を加えたライン数を最小のリミット値とし、出力映像垂直表示期間が入力映像垂直表示期間より大きい場合、出力の垂直映像表示期間と入力の垂直映像表示期間との差に入力映像垂直表示期間が始まった後出力映像垂直表示期間が始まるまでの時間を加えた時間の間に書き込むライン数に、さらに補間ラインを含めた１ライン分のデータを出力し終わるまでの時間と１ライン分の書き込み時間にもとづいてライン数を加えたライン数を最小のリミット値とするので使用するメモリの容量を最小に設定することができる。
【００７９】
第２の発明によれば、垂直出力位相制御手段は、出力映像垂直表示期間が入力映像垂直表示期間と同じか、もしくは入力映像垂直表示期間より短い場合、出力映像垂直表示期間が終了した後垂直同期出力信号が始まるまでの時間から、入力映像垂直表示期間が終了した後垂直同期入力信号が始まるまでの時間を引いて、さらに入力映像垂直表示期間が終了した後出力映像垂直表示期間が終了するまでの時間を加えた時間を設定し、出力映像垂直表示期間が入力映像垂直表示期間より長い場合、出力映像垂直表示期間が終了した後垂直同期出力信号が始まるまでの時間から、入力映像垂直表示期間が終了した後垂直同期入力信号が始まるまでの時間を引いて、入力映像垂直表示期間が始まった後出力映像垂直表示期間が始まるまでの時間を加え、さらに出力の垂直映像表示期間と入力の垂直映像表示期間との差の時間を加えた時間を設定するので、最小のメモリ容量で１画面分のデータを何回も上書きして、書き込みと読み出しが交錯することなく表示することができる。
【００８０】
第３の発明によれば、第１の発明または第２の発明において、水平ライン出力制御手段は、上記入力される映像入力信号が持つ表示ライン数の整数倍もしくは整数分の１のライン数になるように制御するので、映像信号発生装置の水平および垂直表示解像度を入力映像信号に対して忠実に再現でき、ドット幅およびライン幅が均一で画質の劣化が無く、広範囲な表示解像度の映像を表示することができる。
【００８１】
第４の発明によれば、第１から第３の発明のいずれかひとつにおいて、表示ドット数検出手段は、水平入力同期信号が始まった後の上記メモリ内のデータが所定のしきい値以上のレベルになった時のアドレスと、次の水平入力同期信号が始まる前で、所定のしきい値を超えるデータの最後のアドレスとの差によって算出されるので、特別にカウンター等のハードウエアによる検出手段を設けることなく求めることができる。
【図面の簡単な説明】
【図１】本発明のデジタルインターフェイスに対応する実施の形態１の構成を示すブロック図である。
【図２】フレームメモリの読み出しに関するタイミング図である。
【図３】本発明のアナログインターフェイスに対応する実施の形態２の構成を示すブロック図である。
【図４】本発明のデジタルインターフェイスに対応する実施の形態３の構成を示すブロック図である。
【図５】本発明のデジタルインターフェイスに対応する実施の形態３におけるメモリの読み出しと書き込みの関係を示すタイミング図である。
【符号の説明】
１デジタル映像入力データ変換手段、２フレームメモリ、
３水平表示ドット数検出手段、４入力表示ライン数検出手段、
５映像出力信号変換手段、６水平同期出力発生手段、
７映像表示期間出力手段、８発振器（ＯＳＣ）、
９出力サンプリングクロック発生手段、１０水平ライン出力制御手段、
１１垂直同期出力発生手段、１２ＭＰＵ（マイクロコントローラ）、
１３入力映像表示期間検出記憶制御手段、
１４アナロ映像入力データ変換手段、１７メモリ制御手段、
１８垂直同期出力位相制御手段。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video display device, and more particularly to a CRT display used as a display device of a video signal generator such as a personal computer, a workstation, or a video game machine.
[0002]
[Prior art]
A conventional video display device using a CRT display is an automatic frequency tracking method (multiple frequencies can be used to display output video in a wide frequency band such as various personal computers and workstations that are video signal generators). Auto scan method). Therefore, in order to maintain the performance of convergence, linearity, focus, etc. for signals in a wide range of frequencies, the horizontal deflection circuit switches various constants for a certain frequency range or adjusts for each input frequency. Such a process is required, leading to an increase in the circuit scale and the number of parts of the horizontal deflection circuit. Further, the vertical deflection circuit responds to various input frequencies by controlling the crest value of the drive signal for driving the vertical deflection yoke to be constant and by making various adjustments for each input frequency.
[0003]
On the other hand, in liquid crystal display devices, plasma display devices, etc., where the number of display dots is fixed, the number of display dots is set for images with a wide range of input synchronization frequencies output from video signal generators such as personal computers and workstations. In order to match, all input video information is once recorded in the frame memory. If the number of display dots of the display device is larger than the number of display dots of the input signal, interpolation is performed to increase the number of display dots. Conversely, if the number of display dots of the display device is smaller than the number of display dots of the input signal, thinning is performed. To reduce the number of display dots.
[0004]
The conversion of the number of pixels is performed for each of the horizontal and vertical directions. As a result, the horizontal and vertical display frequencies inside the display device are fixed to a single frequency. For this reason, video is not displayed at the display resolution of the original video signal generator, and image processing such as smoothing is necessary to prevent image quality deterioration due to pixel conversion.
[0005]
In Japanese Utility Model Laid-Open No. 4-24793, the horizontal output is set to a single output frequency by reading out a fixed number of display dots from the frame memory by a fixed basic clock, and constant switching corresponding to the frequency is eliminated. In this case, writing to the frame memory is controlled so as to sample and write as many times as the number of display dots that are always output corresponding to various horizontal frequencies input using a PLL circuit. In this method, the number of input dots and the number of samples are different.
[0006]
[Problems to be solved by the invention]
Conventional CRT displays have various constants for each frequency range and various adjustments for each input frequency in order to support auto-scanning. Horizontal deflection increases as the number of horizontal frequencies increases and the speed increases. There are problems that the circuit switching constant increases, the circuit scale increases, the number of parts increases, the reliability decreases, and the cost increases.
[0007]
In addition, in liquid crystal display devices with a fixed number of display dots, in order to operate an input signal with various resolutions at a single frequency with a fixed resolution, the number of display dots is interpolated or thinned out both horizontally and vertically. Therefore, the image quality has deteriorated. In order to prevent the deterioration of the image quality, image processing such as smoothing is further required, leading to an increase in circuit scale and complexity of software. In addition, in order to perform the pixel conversion and smoothing processing, it is necessary to prepare a frame memory for one screen.
[0008]
In Japanese Utility Model Publication No. 4-24793, the horizontal output is set to a single output frequency, and constant switching corresponding to the frequency is eliminated. However, since the number of input dots and the number of samples are different in this method, the same dot data is sampled twice. Or the value at the time when the dot data is changing is sampled, or dot data that cannot be sampled is generated, so that it can support moving images but not still images (particularly line drawings).
[0009]
The present invention has been made to solve the above-described problems, and pays attention to the fact that the horizontal and vertical display resolutions of the CRT can be linearly varied. For horizontal deflection, the output frequency is set to a single frequency. Although the display resolution is fixed, the resolution of the input is output as it is, and the vertical deflection is controlled by adjusting the number of lines by interpolation or thinning out so that it falls within a predetermined displayable frequency range. To do.
[0010]
In addition, by eliminating the switching of circuit constants by using a single horizontal deflection frequency, the image resolution is improved, the number of parts is reduced, the reliability is improved, and the cost is reduced. An object of the present invention is to provide a CRT display that displays video and eliminates deterioration in image quality due to pixel conversion.
[0011]
Furthermore, by controlling the phase of the vertical synchronization input signal and using it as it is as the vertical synchronization output signal, the writing and reading cycles to the memory are made the same, the memory usage limit is set, and information for one screen is stored in this memory. It is intended to greatly reduce the memory capacity to be used by controlling overwriting several times and outputting sequentially.
[0012]
[Means for Solving the Problems]
  According to a first aspect of the present invention, there is provided a video display device for capturing input video information of the video input signal with a timing signal indicating a time point when the voltage of the input video input signal is stabilized, and recording the input video information in a memory as parallel digital data Data conversion means, horizontal display dot number detection means for detecting the number of display dots in the horizontal input video display period of the video input signal, and input display line number detection for detecting the number of display lines in the vertical input video display period of the video input signal Means, a horizontal synchronization output generating means for generating a horizontal synchronization output signal fixed to a single horizontal frequency in a system different from the input horizontal synchronization frequency, and the number of display lines of the input video input signal as the horizontal When displayed at the frequency of the synchronous output signal, the vertical display frequency can be changed to a predetermined displayable frequency by interpolating or thinning out the number of lines. Horizontal line output control means for controlling the number of lines so as to be within the range of, and vertical synchronization output generation means for outputting a vertical synchronization output signal based on the number of horizontal output lines controlled by the horizontal line output control means, Video that outputs a horizontal video display period synchronized with the horizontal synchronization output signal, and a video display period output signal that is synchronized with the vertical synchronization output signal and indicates a vertical video display period based on the interpolation or thinning information of the number of lines. Display period output means and output sampling clock generation means for generating an output sampling clock having the same number of pulses as the number of display dots in the horizontal input video display period of the video input signal during the horizontal video display period synchronized with the horizontal synchronization output signal And the horizontal line output during the video display period by the output sampling clock. Video output signal conversion means for reading video information recorded in the memory controlled by the control means, converting it to analog data and outputting it, and synchronizing the writing to the memory and the reading from the memory respectively in the vertical cycle In order to prevent the read from overtaking the write, the vertical sync input signal is used, and the frequency is the same as the vertical sync input signal and the phase is delayed by the predetermined time. A vertical output phase control means for outputting a synchronization output signal and a memory control means for setting a memory use limit in order to minimize the memory to be used are further provided. , And the time when the number of clock pulses output from the reference oscillator is counted is a single horizontal frequency. Part of the vertical sync output period centered on the vertical blanking period, with the horizontal sync output signal having a count increased or decreased by one clock on the basis of the count equal to the period of the horizontal sync output signal fixed to the number The horizontal line output control means outputs the vertical video display period of the input by interpolating or thinning out the number of horizontal lines so that the frequency of the vertical synchronizing output signal is the same as the vertical synchronizing frequency of the input. Video display periodAnd etc.When the output video vertical display period is the same as or shorter than the input video vertical display period, the memory control means controls the output vertical video display period and the input vertical video display period. The data for one line including the interpolation line is output to the number of lines to be written in the difference between the input video vertical display period and the time until the output video vertical display period ends. If the output video vertical display period is longer than the input video vertical display period, the number of lines plus the number of lines based on the time to finish and the writing time for one line is the minimum limit value. Number of lines to be written during the time from the start of the input video vertical display period to the start of the output video vertical display period added to the difference from the input vertical video display period Characterized by further a minimum limit value the number of lines plus the number of lines based on time and the writing time for one line until you have outputs one line of data including the interpolation line.
[0013]
  According to a second aspect of the present invention, there is provided a video display apparatus for capturing input video information of the video input signal with a timing signal indicating a time point when the voltage of the input video input signal is stabilized, and recording it in a memory as parallel digital data Data conversion means, horizontal display dot number detection means for detecting the number of display dots in the horizontal input video display period of the video input signal, and input display line number detection for detecting the number of display lines in the vertical input video display period of the video input signal Means, a horizontal synchronization output generating means for generating a horizontal synchronization output signal fixed to a single horizontal frequency in a system different from the input horizontal synchronization frequency, and the number of display lines of the input video input signal as the horizontal When displayed at the frequency of the synchronous output signal, the vertical display frequency can be changed to a predetermined displayable frequency by interpolating or thinning out the number of lines. Horizontal line output control means for controlling the number of lines so as to be within the range of, and vertical synchronization output generation means for outputting a vertical synchronization output signal based on the number of horizontal output lines controlled by the horizontal line output control means, Video that outputs a horizontal video display period synchronized with the horizontal synchronization output signal, and a video display period output signal that is synchronized with the vertical synchronization output signal and indicates a vertical video display period based on the interpolation or thinning information of the number of lines. Display period output means and output sampling clock generation means for generating an output sampling clock having the same number of pulses as the number of display dots in the horizontal input video display period of the video input signal during the horizontal video display period synchronized with the horizontal synchronization output signal And the horizontal line output during the video display period by the output sampling clock. Video output signal conversion means for reading video information recorded in the memory controlled by the control means, converting it to analog data and outputting it, and synchronizing the writing to the memory and the reading from the memory respectively in the vertical cycle In order to prevent the read from overtaking the write, the vertical sync input signal is used, and the frequency is the same as the vertical sync input signal and the phase is delayed by the predetermined time. A vertical output phase control means for outputting a synchronization output signal and a memory control means for setting a memory use limit in order to minimize the memory to be used are further provided. , And the time when the number of clock pulses output from the reference oscillator is counted is a single horizontal frequency. Part of the vertical sync output period centered on the vertical blanking period, with the horizontal sync output signal having a count increased or decreased by one clock on the basis of the count equal to the period of the horizontal sync output signal fixed to the number The horizontal line output control means outputs the vertical video display period of the input by interpolating or thinning out the number of horizontal lines so that the frequency of the vertical synchronizing output signal is the same as the vertical synchronizing frequency of the input. Video display periodAnd etc.When the output video vertical display period is the same as the input video vertical display period or shorter than the input video vertical display period, the vertical output phase control means performs vertical synchronization after the output video vertical display period ends. From the time until the output signal starts, subtract the time from the end of the input video vertical display period to the start of the vertical sync input signal, and then after the input video vertical display period ends, until the output video vertical display period ends If the output video vertical display period is longer than the input video vertical display period, the input video vertical display period is calculated from the time from the end of the output video vertical display period until the start of the vertical sync output signal. Is subtracted from the time until the vertical sync input signal starts, and the time until the output video vertical display period starts after the input video vertical display period starts is added. Further characterized in that to set a time obtained by adding time difference between the vertical image display period of the output vertical display period of the input.
[0014]
  A video display device according to a third invention is:In the video display device according to the first or second invention, the horizontal line output control means controls the number of lines to be an integral multiple or a fraction of an integer of the number of display lines of the input video input signal. It is characterized by that.
[0015]
  A video display device according to a fourth invention is:In the video display device according to any one of the first to third inventions, the display dot number detection means causes the data in the memory after the start of the horizontal input synchronization signal to a level equal to or higher than a predetermined threshold value. It is calculated by the difference between the current address and the last address of data exceeding a predetermined threshold before the start of the next horizontal input synchronization signal.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
The video display device according to the present invention will be specifically described below with reference to the drawings showing the embodiments.
[0021]
Embodiment 1 FIG.
Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a digital interface compatible CRT display according to the present invention. In the figure, a serial digital video input signal including a horizontal and vertical synchronization signal and a video display period signal (collectively referring to R, G, B3 signals) from a video signal generator such as a personal computer (not shown). S1 and clock S2 are transmitted.
[0022]
1 separates the horizontal synchronizing input signal S3, the vertical synchronizing input signal S4, and the input video display period signal S7 from the digital video input signal S1 by the clock S2, and at the same time, converts the video signal from the serial video signal to the parallel video signal S5. Furthermore, the digital video input data conversion means conforms to the Transition Minimized Differential Signaling (TMDS) standard, which creates a write clock S6 whose timing is synchronized with the parallel video signal S5 and writes it in a frame memory or line memory 2 described later. .
[0023]
3 is a horizontal display dot number detecting means for counting the number of horizontal display dots based on the input video display period signal S7 output from the digital video input data converting means 1 and the write clock S6, and 4 is the digital video input data converting means. 1 is an input display line number detecting means for counting the number of input display lines based on the input video display period signal S7 and the vertical synchronization input signal S4 output from 1, and 2 is a parallel video with the write clock S6 as a timing in the input video display period. A frame memory for storing a digital video input signal S1 converted into a signal S5, 5 reads out parallel video data S8 stored in the frame memory by an output sampling clock S9 output from an output sampling clock generating means 9 described later, and an analog Video output that is data It is a video output signal converting means for converting the issue S10.
[0024]
6 is a horizontal sync output generating means for generating a horizontal sync output signal S12 fixed at a single frequency that can be displayed by the video display device, and 7 is synchronized with the horizontal sync output signal S12 output by the horizontal sync output generating means 6. Then, the video display period output signal S11 whose phase is controlled and the video display period of a certain ratio of the horizontal synchronization period is generated, and the vertical blanking period of the video display period output signal S11 synchronized with the vertical synchronization output signal S13. The video display period output means 8 controls the oscillator, 8 is an oscillator (OSC) serving as a basic clock for generating the horizontal synchronization output signal S12 of the horizontal synchronization output generation means 6, and 9 is output by the video display period output means 7. The same sampling clock as the number of display dots detected by the horizontal display dot number detecting means 3 in the horizontal video display period of the video display period output signal S11. Tsu is the output sampling clock generating means for generating a click number.
[0025]
Reference numeral 10 denotes a video display device that can display when the display is performed at the frequency of the horizontal synchronizing output signal S12 output from the horizontal synchronizing output generating means 6 based on the number of lines detected by the input display line number detecting means 4. A horizontal line output control means for calculating the line address of the memory to perform vertical interpolation output signal S13 to be a later-described MPU 12 and performing line interpolation or thinning at a set interval. Based on the number of output lines, the vertical synchronization output generating means 12 counts the horizontal synchronization output signal S12 and outputs the vertical synchronization output signal S13. The reference numeral 12 denotes the detection data from each of the detection means, and the horizontal and vertical synchronization input signals. Operations such as frequency measurement, setting of count values of various output signals, horizontal output line interpolation or decimation A MPU (microcomputer or DSP) to perform.
[0026]
Next, the operation will be described. A serial digital video input signal (R, G, B) S1 including a horizontal and vertical synchronizing signal and a video display period signal and a clock S2 are transmitted from a video signal generator such as a personal computer (not shown) to a video display device. Is done. The digital video input data converting means 1 separates the horizontal synchronization input signal S3, the vertical synchronization input signal S4, and the input video display period signal S7 from the digital video input signal S1 by the clock S2, and at the same time, the serial digital video input. The signal is converted into a parallel (for example, 8-bit) video signal S5, a write clock S6 whose timing is synchronized with the parallel video signal S5 is generated, and the video data of the parallel video signal S5 is framed with this write clock S6 as a timing. Write to memory or line memory 2.
[0027]
On the other hand, the number of pulses of the write clock S6 within the horizontal input video display period of the input video display period signal S7 output from the digital video input data conversion means 1 is counted by the horizontal display dot number detection means 3, and the resolution of the input video signal is determined. (Number of display dots) is obtained. This value is read when the MPU 12 is necessary.
[0028]
Further, the input display line number detecting means 4 detects the number of display lines of the video input signal by using, for example, the vertical synchronization input signal S4 as a clear signal and counting the input video display period signal S7, and when the MPU 12 is required. Read. The number of display dots and the number of display lines are obtained by counting the frequency of the horizontal synchronization input signal S3 and the vertical synchronization input signal S4 with the MPU 12, and associating the relationship between the frequency of the synchronization signal and the resolution, and the synchronization signal and resolution data in the MPU 12 It can also be obtained by checking against the map. The number of display dots can also be obtained by referring to the line data of the frame memory and calculating the difference between the first address and the last address where data of a certain level or more is written. In this case, hardware such as a special counter is not required, and it is obtained only by the operation of the MPU 12.
[0029]
In the horizontal synchronization output generating means 6, the count value calculated by the MPU 12 is set so as to match the display frequency required by the display device, and this is counted by the basic clock output from the OSC 8, and the horizontal synchronization of the fixed frequency is set. Output signal S12 is output. Therefore, it is a separate system from the horizontal synchronizing input signal S3 and operates completely asynchronously. The horizontal synchronization output signal S12 drives a single deflection horizontal deflection circuit (not shown).
[0030]
As described above, since the frequency of the horizontal synchronization input signal S3 and the frequency of the horizontal synchronization output signal S12 are different, when the number of input lines is displayed as it is as the frequency of the horizontal synchronization output signal S12, When the frequency of the synchronization output signal S12 is large, the frequency of the vertical synchronization output signal S13 is larger than the frequency of the vertical synchronization input signal S4, and the frequency of the horizontal synchronization output signal S12 is smaller than the frequency of the horizontal synchronization input signal S3. The frequency of the vertical synchronization output signal S13 is smaller than the frequency of the vertical synchronization input signal S4.
[0031]
For example, when a video signal having a horizontal synchronization input signal S3 of 30 KHz and a vertical synchronization input signal S4 of 60 Hz is displayed as a 120 KHz horizontal synchronization output signal S12, the vertical synchronization output signal S13 is 240 Hz. In this case, since the display device cannot display, it is necessary to perform interpolation to increase the number of display lines and to reduce the frequency of the vertical synchronization output signal S13.
[0032]
Conversely, when a video signal with a horizontal synchronization input signal S3 of 120 KHz and a vertical synchronization input signal S4 of 75 Hz is displayed as a 90 KHz horizontal synchronization output signal S12, the vertical synchronization output signal S13 is 56.25 Hz, and the flicker is conspicuous on the screen. It becomes easy. In this case, it is necessary to perform thinning to reduce the number of display lines and increase the frequency of the vertical synchronization output signal S13. In addition, when thinning is performed, in order to accurately display an input image, it is also necessary to perform image processing in which pixel data of a line to be thinned is distributed to the preceding and following lines.
[0033]
In order to eliminate the above problems, the horizontal line output control means 10 advances the line address of the frame memory 2 at a predetermined interval based on the correction data calculated by the MPU 12, or keeps the current state, The vertical display frequency is controlled to fall within a predetermined displayable frequency range by controlling whether to skip address 1 and performing interpolation or thinning of the number of lines. In the case of a CRT display device, the displayable vertical frequency is usually in the range of 50 Hz to 160 Hz. However, considering flicker, it is preferable to keep it in the range of 70 Hz to 160 Hz.
[0034]
The method of setting the line interpolation amount is A, where the horizontal output frequency is A, and the total number of lines in the vertical input blanking period is calculated by multiplying the number of display lines of the input video signal and the vertical blanking period of the input video signal by the horizontal frequency. D, where L is the lower limit value of the allowable vertical output frequency range and H is the upper limit value, the range of the line interpolation amount is the range from (A / H) -D to (A / L) -D. Set the amount.
[0035]
For example, when displaying an image with a display resolution of 800 × 600 at a horizontal deflection frequency of 80 kHz, if the blanking period of vertical input is 30 lines and the vertical frequency range is set from 70 Hz to 90 Hz, (A / H) −D, From (A / L) -D, the line interpolation amount is from 258 lines to 512 lines. If the line interpolation amount is interpolated with 300 lines corresponding to half of the 600 lines of resolution, one line is interpolated for every two lines. At this time, the frequency of the vertical synchronization output signal S13 is 86 Hz when the blanking period of the vertical output is the same 30 lines as the input.
[0036]
The vertical synchronous output generating means 11 is set with the number of lines obtained by adding the number of lines in the blanking period to the number of horizontal output lines controlled by the horizontal line output control means 10 during the vertical video display period, and this number of lines is set as the horizontal number. A vertical synchronization output signal S13 having a period counted using the synchronization output signal S12 as a clock is output.
[0037]
The video display period output means 7 determines the count value and the signal width for determining the time until the output signal indicating the horizontal video display period is output by the MPU 12 at the timing of the horizontal synchronization output signal S12. A count value for the display, that is, the number of horizontal display dots is set, and this count value is counted by an output sampling clock S9 described later, and a video display period output signal S11 whose phase is controlled from the horizontal synchronization output signal S12 is output. The The phases of the horizontal synchronization output signal S12 and the video display period output signal S11 can be adjusted via the MPU 12 while viewing the display screen. The video display period output signal S11 is controlled not to be output only during the blanking period synchronized with the vertical synchronization output signal S13.
[0038]
The output sampling clock generation means 9 controls to generate an output sampling clock having the same number of pulses as the number of display dots in the horizontal input video display period of the video input signal during the horizontal video display period synchronized with the horizontal synchronization output signal. To do. Specifically, the number of horizontal display dots is A, and based on this, from the relationship between the video display period C and the horizontal synchronization period B of the horizontal synchronization output signal, the number of dots in the horizontal synchronization period = A × (B / The expression (C) is calculated by the MPU 12 and controlled by using, for example, a PLL circuit so that sampling clock pulses are output in the horizontal synchronization period by the number of dots calculated.
[0039]
The frequency of the output sampling clock S9 is obtained by dividing the number of input display dots in the horizontal video display period. Specifically, the frequency of a single horizontal synchronization output signal S12 generated by horizontal synchronization output generation means 6 of a system different from the horizontal synchronization input signal S3 is B, the number of input horizontal display dots is A, and the video output signal If the horizontal blanking period of S10 is C,
A / {(1 / B) −C} = A × B / (1−B × C).
For example, the input horizontal display dot number A is 1280 dots, the internally generated horizontal deflection frequency B is 80 kHz, the video period is 70% of the whole, that is, the horizontal blanking period C is 30%, that is, 3.75 microseconds. In this case, the output sampling clock is 146.29 MHz from A × B / (1−B × C).
[0040]
FIG. 2 is a timing chart showing the relationship between the horizontal synchronizing output signal S12, the output sampling clock S9, the video display period output signal S11, the parallel video data S8, and the video output signal S10. As shown in FIG. 2, the parallel video data S8 recorded in the frame memory 2 is read only during the video display period under the control of the video display period output signal S11. The read parallel video data S8 is converted into an analog video output signal S10 by a video output signal converter (DAC) 5, amplified by a video amplifier (not shown), and displayed on the CRT. Further, by controlling the phase of the video display period output signal S11, the phase of the parallel video data S8 to be read and the horizontal synchronization output signal S12 is controlled. By adjusting this phase, the left and right positions of the image displayed on the CRT are adjusted.
[0041]
In addition, the CRT display device can operate over a wide range of about 70 Hz to 160 Hz when the operating frequency range of the vertical synchronization signal is about 50 Hz to 160 Hz and flicker is taken into consideration. Alternatively, it can be set to an integral multiple of three. Since the line widths are equalized by setting an integral multiple in this way, it is possible to display with high accuracy faithful to the input not only in the horizontal direction but also in the vertical direction. In this case, by setting the frequency of the horizontal synchronization output signal S12 as high as possible, the frequency of the vertical synchronization output signal S13 can be set to a high frequency, and screen flicker can be avoided. Furthermore, by setting the frequency of the horizontal synchronization output signal S12 to a frequency equal to or higher than the highest frequency in the input horizontal synchronization input signal S3, it is possible to deal with only interpolation without performing thinning. .
[0042]
Since the control is performed as described above, a horizontal deflection circuit configuration corresponding to a single frequency is obtained, and switching components corresponding to frequencies are reduced, so that the circuit configuration is simplified. Further, along with simplification, it is possible to improve reliability and reduce costs. Furthermore, the horizontal display resolution of the video signal generator can be faithfully reproduced without changing the interpolation. Regarding vertical deflection, paying attention to the wide vertical operating frequency range of the CRT display device, the amount of interpolation can be set to an integral multiple of the number of input display lines by setting the horizontal deflection frequency high. The frequency where the flicker is not conspicuous can be selected. By setting it to an integer multiple of the number of input display lines, the input resolution can be controlled simply by controlling the output line data without performing the interpolation of the data for the vertical resolution. Can be obtained.
[0043]
Embodiment 2. FIG.
Next, a second embodiment of the present invention will be described. This embodiment shows a case of a CRT display device compatible with an analog interface, and will be described with reference to FIG. 3 showing the configuration.
FIG. 3 is a block diagram showing an embodiment of the analog interface-compatible CRT display device of the present invention. In the figure, an analog video input signal (R, G, B) S14, a horizontal synchronization input signal S3, and a vertical synchronization input signal S4 are sent from a video signal generator (not shown).
[0044]
13 is an input video display period detection storage control means for detecting and storing a video display period from the analog video input signal S14, the horizontal synchronization input signal S3 and the vertical synchronization input signal S4, and outputting an input video display period signal; Is an analog video input data conversion means for converting an analog video input signal S14 into a digital parallel video signal S5 based on an internally generated input sampling clock S6. The analog digital converter (ADC) 15 and an input sampling clock are generated later. And means 16.
[0045]
15 is an analog-digital converter (ADC) for converting the analog video input signal S14 into a digital parallel video signal S5, and 16 is an input sampling clock S6 whose phase and frequency are adjusted according to the pixel of the input analog video input signal S14. Is an input sampling clock generating means for outputting. This input sampling clock S6 is also used as a write clock S6 of the frame memory 2. Except for the above, the configuration is the same as that of the first embodiment.
[0046]
Next, the operation will be described. In the second embodiment, the analog video input data (R, G, B) S14 is received by the analog video input data converting means 14, and the input sampling clock S6 output by the built-in input sampling clock generating means 16 is used as a timing. Similarly, it is converted into a parallel video signal S5 by the built-in analog-digital converter 15 and written into the frame memory 2 using the input sampling clock S6 as a write clock S6.
[0047]
The input sampling clock generating means 16 controls the horizontal synchronization input signal S3 as a timing using a PLL circuit so that the phase is synchronized with the horizontal synchronization input signal S3 and the same frequency as the video frequency of the analog video input signal S14. Furthermore, the phase with the input video signal can be adjusted. The phase and frequency of the input sampling clock S6 with respect to the analog video input signal S14 are adjusted so that the conversion timing of the analog-digital converter 15 becomes an optimum state by the adjustment function.
[0048]
The input video display period detection storage control means 13 performs horizontal input by means of a detection analog video input signal S14, a horizontal synchronization input signal S3 and a vertical synchronization input signal S4 output under special conditions after the input sampling clock S6 is stabilized. The phase of the video display period and the horizontal synchronization input signal S3 is detected, counted by the input sampling clock S6, and this count value is stored. At the same time, a horizontal input video display period signal is created based on this count value. . Further, the phase of the vertical input video display period and the vertical synchronization input signal S4 is detected and counted by the horizontal synchronization input signal S3. The count value is stored, and at the same time, the horizontal input video display period is based on the count value. An input video display period signal S7 for generating a signal only during the vertical input video display period is created.
The operation up to the display is the same as in the first embodiment.
[0049]
Since it operates as described above, the analog video input signal can be controlled in the same manner as the digital video input signal, and the same effect can be expected.
In the description so far, the frequency of the vertical synchronization output signal has been set within the operable range without flicker from the relationship between the number of input lines and the horizontal synchronization output signal. By adjusting to the same frequency, it is possible to display without impairing the flicker characteristic of the input.
Furthermore, it is also possible to fix the vertical synchronizing output frequency set by the user. In this case, adjustments can be reduced by eliminating switching of constants corresponding to changes in the input frequency for both horizontal deflection and vertical deflection. Further, even a video input signal having poor flicker characteristics can be displayed with improved flicker characteristics desired by the user.
[0050]
Embodiment 3 FIG.
In the embodiment described so far, the case where the vertical synchronization input signal S4 and the vertical synchronization output signal S13 are operating in different systems has been described as an example. However, in this embodiment, the phase of the vertical synchronization input signal S4 is described. Is used for the vertical synchronization output signal S13, and the configuration will be described with reference to FIG.
FIG. 4 shows a block diagram in the case where the phase of the vertical synchronization input signal S4 is controlled and used as the vertical synchronization output signal S13. In the figure, 17 is memory control means for limiting the number of lines used in the frame memory 2, and 18 is vertical synchronization output phase control means for controlling the phase of the vertical synchronization input signal S4 and outputting the vertical synchronization output signal S13 having the same frequency. is there. Except for the above, the configuration is the same as that of the first embodiment.
[0051]
Next, the operation will be described.
In the third embodiment, since only the phase of the vertical synchronization input signal S4 is controlled by the vertical synchronization output phase control means 18 and the period is used as it is, the input vertical synchronization input signal S4 and the output vertical synchronization output signal S13 are: Although the phases are different, the frequencies are in agreement.
[0052]
In this case, the frequency of the vertical synchronizing input signal S4 from the outside corresponds to the frequency of the horizontal synchronizing output signal S12 counted using the OSC 8 inside the display device as a basic clock, and the starting phase can be matched. At the end, the next vertical synchronization output signal S13 is usually input in the middle of the horizontal cycle. If the phase gradually shifts or the phase is not shifted, the last horizontal cycle is interrupted in the middle of the response. I must.
[0053]
In the third embodiment, in order to obtain a target horizontal synchronization output signal S12, the vertical synchronization output signal S13 is used as a trigger, and counting is performed with the basic clock output from the OSC8. At this time, a surplus or deficiency generated when the number of counts obtained when the period of the vertical synchronizing output signal S13 is counted by the basic clock divided by the number of counts required to realize the period of the target horizontal synchronizing output signal S12. When there is a surplus, the horizontal sync output signal count is increased by 1 for the number of display lines corresponding to the surplus count, and when there is a shortage, the horizontal sync output signal for the display lines corresponding to the deficient count The horizontal sync output signal is controlled to be completed in the period of the vertical sync input signal by reducing the count of 1 by 1. The horizontal synchronization output signal S12 increased or decreased by 1 count is controlled to be output during the blanking period of the vertical video output. In addition, since there are two types of adjustment, it is preferable to select the one having a smaller number of lines for changing the count number.
[0054]
Specifically, when the frequency of the vertical synchronization input signal S4 is set to 80 Hz and the frequency of the horizontal synchronization output signal S12 is set to 115 KHz, a frequency of 115 KHz is obtained when the basic clock of the OSC8 is operated at 60 MHz. (60 × 10⁶) / (115 × 10^Three) = 521.7, so 522 clocks are counted.
Further, when the period of the 80 Hz vertical synchronizing output signal S13 is counted with a 60 MHz clock (60 × 10⁶) / 80 = 750,000. Therefore, if all of the period of the vertical synchronization output signal S13 is output by the horizontal synchronization output signal S12 of 522 clocks, 750000/522 = 1436 remainder 480, and the last horizontal synchronization output signal S12 can only be 480 counts. This is a frequency equivalent to 125 KHz.
[0055]
On the other hand, in the third embodiment, the vertical synchronization output signal S13 can be obtained with only a very small frequency change by dealing with a part of the horizontal synchronization output signal S12 by incrementing the remainder by one count as described below. The phase from the start to the end of the horizontal synchronization output signal S12 can always be matched. That is, of the 1436 lines, 480 lines are 523 clocks, and the remaining 1028 lines are conventional 522 clocks. If the total number of lines is 1437, 114 clocks are insufficient, so 114 lines are set to 521 clocks, and the remaining 1323 lines are set to 522 clocks. In the case of this example, the method of reducing one clock is selected.
[0056]
In this embodiment, the horizontal synchronization output signal S12 is generated using a counter. However, the horizontal synchronization output signal S12 can also be generated using a PLL with the timing of the vertical synchronization output signal S13. In this case, an analog part is included, an external constant is required, and the circuit scale increases.
[0057]
In the above-described embodiment, the vertical synchronization input signal S4 and the vertical synchronization output signal S13 are operated in different systems. Therefore, by adjusting the number of output lines, the frequencies can be close to each other but cannot be the same. . Accordingly, since the access cycle to the frame memory 2 is different and the phases of writing and reading are changed, it is impossible to display one frame by overwriting the small number of frame memories 2 several times. 2 was prepared and all video data was recorded, and all video data had to remain at all times.
[0058]
In this embodiment, as described above, an external vertical synchronization input signal S4 is used by controlling a part of the period of the horizontal synchronization output signal S12 by increasing or decreasing by one clock, and the phase of the signal is controlled. The horizontal synchronization output signal S12 whose phase is synchronized with the vertical synchronization output signal S13 can be obtained, and the frequencies of the vertical synchronization input signal S4 and the vertical synchronization output signal S13 can be made the same. For this reason, the access time (cycle) to the frame memory 2 becomes the same, and the difference in the number of display lines due to the difference in frequency between the horizontal synchronization input signal S3 and the horizontal synchronization output signal S12 is reduced by interpolation or thinning. It is now possible to display video in the frame memory 2 of
[0059]
Specifically, the vertical synchronization output phase control means 18 equalizes the memory access cycle for writing and reading, and the vertical synchronization output phase control means 18 also adjusts the difference in memory access time due to the difference in the vertical video display period. When the output video vertical display period is the same as the input video vertical display period, or when the output video vertical display period is smaller than the input video vertical display period, the end of the output video vertical display period is 1 from the end of the input video vertical display period. When the output video vertical display period is longer than the input video vertical display period so as to be delayed by ~ 2 lines writing time, the start of the output video vertical display period is delayed by 1 to 2 lines writing time from the start of the input video vertical display period. Thus, by shifting the phase of the vertical synchronization input signal S4 and the vertical synchronization output signal S13, And adjusting the timing of writing to and reading from the frame memory 2, read or precedes writing, writing is prevented or overtaking reading.
[0060]
FIG. 5 shows the relationship between the input video vertical display period, the vertical sync output signal, and the output video vertical display period based on the vertical sync input signal when the above control is performed. In the case where the output video vertical display period is smaller than the input video vertical display period, the output video vertical display period is longer than the input video vertical display period.
[0061]
In the figure, the difference between the output video vertical display period and the input video vertical display period is T, and the output video vertical display period is the same as the input video vertical display period, or the output video vertical display period is smaller than the input video vertical display period. D is the time from the end of the input video vertical display period to the end of the output video vertical display period, and the output after the input video vertical display period starts when the output video vertical display period is greater than the input video vertical display period. The time until the video vertical display period starts is C, the time from the end of the input video vertical display period to the start of the vertical sync input signal (front porch) is E, and the vertical sync output signal after the output video vertical display period ends. Let F be the time until.
Here, the writing to the frame memory 2 starts from the start of the input video vertical display period, and the reading from the frame memory 2 starts from the start of the output video vertical display period.
[0062]
When the output video vertical display period is the same as the input video vertical display period, or when the output video vertical display period is smaller than the input video vertical display period, reading from the frame memory 2 starts after writing to the frame memory 2 starts. The time until is represented by T + D. Therefore, it is necessary to secure the minimum necessary frame memory capacity for the number of lines to be written during this T + D period. At this time, when the output video vertical display period is the same as the input video vertical display period, T = 0.
The phase of the vertical synchronizing input signal and the vertical synchronizing output signal may be delayed by F + DE.
[0063]
When the output video vertical display period is longer than the input video vertical display period, reading from the frame memory 2 starts immediately after the writing to the frame memory 2 has started, and writing to the frame memory 2 ends. It takes time T + C until reading from the later frame memory 2 is completed. Therefore, also in this case, it is necessary to secure the minimum necessary frame memory capacity for the number of lines to be written during the period T + C. The phase of the vertical synchronizing input signal and the vertical synchronizing output signal may be delayed by F + T + CE.
[0064]
For the total memory capacity, in addition to the above, taking into account the time until the output of data for one line including the interpolation line and the write time for one line, if the write time is long, write for one line When the time is short, two lines are added to determine the necessary memory capacity, and final addresses are set in the memory control means 17 for writing and reading.
[0065]
After the above address setting, writing starts at the same time as the input video vertical display period starts, and reading starts at the same time as the output video vertical display period starts. When the address set by the memory control means 17 is reached, it returns to the start address. In this way, the used capacity of the frame memory 2 is greatly reduced by overwriting the small-sized frame memory 2 and displaying the frame memory 2 many times without having the frame memory capacity for the entire screen.
[0066]
The required capacity of the frame memory 2 will be described more specifically using numerals. For example, when the horizontal synchronization input signal S3 is 31.52 KHz and the vertical synchronization input signal S4 is 80 Hz as an input signal, the horizontal synchronization output signal S12 Is set to 114.96 KHz, the vertical synchronization output signal S13 has the same frequency as the vertical synchronization input signal S4, and thus has a frequency of 80 Hz.
[0067]
At this time, when the vertical input video display period is 85% of the period of the vertical synchronization input signal S4 and the vertical output video display period is 80% of the period of the vertical synchronization output signal S13,
The number of lines in the vertical input period is (31.52 × 10^Three) / 80 = 394 lines
The number of lines in the vertical output period is (114.96 × 10^Three) / 80 = 1437 lines, the number of lines in the vertical input video display period is 394 × 0.85 = 335 lines. The number of lines in the vertical output video display period is 1437 × 0.80 = 1150 lines.
[0068]
When the video display period is a writing and reading period to the frame memory 2, the vertical input video display period is
335 / (31.52 × 10^Three) = 10628.17 (microseconds)
The vertical output video display period is
1150 / (114.96 × 10^Three) = 1000.48 (microseconds)
And the time difference is
10628.17-10003.48 = 624.69 (microseconds)
It is. That is, the memory write time is extra 624.69 microseconds than the read time. Therefore, the reading is waited for the extra time, and it ends almost at the same time when one frame ends.
The number of lines written during this time is
(624.69 × 10^-6) × (31.52 × 10^Three) = 19.69 lines
It is about 20 lines.
[0069]
In addition, since it is necessary to read out 1150 lines for 335 lines of data, 1 line of write data is read and displayed a plurality of times.
In this case, 1) 1150 = 335 x 3 +145, so each line is displayed 3 times
2) 145 = (335/2) -22 and displayed 4 times every 2 lines
3) 22 = (335/14) -1 and once every 14 lines, 3 times are displayed.
By controlling as described above, the data of the vertical input video display period can be displayed in the vertical output video display period. At this time, in order to make the interpolation simpler, the frequency of the horizontal synchronization output signal S12 may be adjusted within a displayable range of the display device.
[0070]
Thus, since the input data of one line is displayed up to four times, the input time of one line is 1 / (31.52 × 10^Three) = 31.726 (microseconds), whereas the output time of 4 lines is {1 / (114.96 × 10^Three)} × 4 = 34.795 (microseconds), which is longer than the input time of one line. Therefore, a margin of two lines is necessary for the writing interval before reading.
[0071]
From the above, the capacity of the frame memory 2 in this case may be at least 20 + 2 + 2 = 24 lines, assuming that the time from the end of the input video vertical display period to the end of the output video vertical display period is two lines. . Considering that 14 lines are operating in one cycle as described above, control may be performed using a 28-line frame memory.
In the case of this example, the frame memory 2 for 355 lines is usually required, but it can be handled with a memory for at least 24 lines. In particular, if control is performed so that the input and output vertical display periods coincide with each other, less memory can be used.
[0072]
By controlling as described above, the capacity of the memory can be reduced without impairing the horizontal resolution. Therefore, a memory for temporarily storing images, such as the frame memory 2, is provided in the gate array (ASIC). The number of components, board area, and cost can be expected to be reduced, and an inexpensive and high-performance display device can be provided. Furthermore, it is possible to increase the speed by using SRAM.
In the first and third embodiments, a serial digital video input signal has been described as an example. However, a parallel digital video input signal can be similarly applied.
[0073]
【The invention's effect】
Since the present invention is configured as described above, the following effects can be obtained.
[0074]
According to the first aspect of the present invention, the video input data converting means takes in the input video information of the video input signal with the timing signal indicating the time when the voltage of the input video input signal is stabilized, and records it in the memory as parallel digital data. A horizontal display dot number detecting means for detecting the number of display dots in the horizontal input video display period of the video input signal; an input display line number detecting means for detecting the number of display lines in the vertical input video display period of the video input signal; Horizontal synchronization output generating means for generating a horizontal synchronization output signal fixed to a single horizontal frequency in a system different from the input horizontal synchronization frequency, and the number of display lines of the input video input signal as the horizontal synchronization output signal When the frequency is displayed, the vertical display frequency is within the range of the displayable frequency by interpolating or thinning the number of lines. Horizontal line output control means for controlling the number of lines so as to fit, vertical synchronization output generation means for outputting a vertical synchronization output signal based on the number of horizontal output lines controlled by the horizontal line output control means, and the horizontal synchronization output Horizontal video display period synchronized with the signal, and video display period output means for outputting a video display period output signal indicating the vertical video display period in synchronization with the vertical synchronization output signal and based on the interpolation or thinning information of the number of lines Output sampling clock generating means for generating an output sampling clock having the same number of pulses as the number of display dots in the horizontal input video display period of the video input signal during the horizontal video display period synchronized with the horizontal synchronization output signal, and the output By the horizontal line output control means during the video display period by the sampling clock. Video output signal conversion means that reads out the video information recorded in the controlled memory, converts it to analog data and outputs it, so that it has a horizontal deflection circuit configuration for single frequency, and switching for frequency Since the number of components is reduced, the circuit configuration can be simplified, and the horizontal display resolution can be faithfully reproduced with respect to the input video signal.
[0075]
  The firstAccording to the invention, the horizontal line output control means interpolates or thins out the number of horizontal lines so that the frequency of the vertical synchronizing output signal is the same as the vertical synchronizing frequency of the input, so that the required flicker performance is impaired. Can be displayed.
[0077]
  Further, according to the first aspect, the writing to the memory and the reading from the memory are performed in synchronization with the vertical period, respectively, and the reading is started after being delayed by a predetermined time so as not to overtake the writing. Using the synchronization input signal, the frequency is the same as that of the vertical synchronization input signal, and the vertical output phase control means for outputting the vertical synchronization output signal whose phase is delayed by a predetermined time, and in order to minimize the memory used, A memory control means for setting a memory usage limit, and the horizontal synchronization output generation means uses a vertical synchronization output signal as a trigger and counts the number of clock pulses output from the reference oscillator as a single time. The number of counts increased or decreased by one clock on the basis of the number of counts equal to the period of the horizontal synchronizing output signal fixed at the horizontal frequency of The horizontal sync output signal is output to a part of the vertical sync output period centered on the vertical blanking period, and the horizontal line output control means inputs the output vertical video display period by interpolating or thinning out the number of horizontal lines. Vertical video display periodAnd etc.Since the control is performed so that the required flicker performance is not impaired, the memory capacity can be greatly reduced, so that the memory can be taken into the gate array.
[0078]
  The firstAccording to the invention, when the memory control means has the output video vertical display period equal to or shorter than the input video vertical display period, the output vertical video display period and the input vertical video display period The output of one line including the interpolation line is added to the number of lines to be written in the difference between the input video vertical display period and the output video vertical display period. If the output video vertical display period is longer than the input video vertical display period, the number of lines plus the number of lines based on the time to write and the write time for one line is the minimum limit value. The number of lines to be written is the difference between the vertical video display period and the time from the start of the input video vertical display period to the start of the output video vertical display period. Minimize the amount of memory used since the minimum number of lines is calculated by adding the number of lines based on the time required to output one line of data including the interpolation line and the writing time for one line. Can be set to
[0079]
  SecondAccording to the invention, the vertical output phase control means is configured such that, when the output video vertical display period is the same as the input video vertical display period or shorter than the input video vertical display period, the vertical synchronized output is performed after the output video vertical display period ends. Subtract the time until the vertical sync input signal starts after the input video vertical display period ends from the time until the signal starts, and after the input video vertical display period ends until the output video vertical display period ends If the output video vertical display period is longer than the input video vertical display period, the input video vertical display period is calculated from the time from the end of the output video vertical display period until the start of the vertical sync output signal. Subtract the time from the end until the vertical sync input signal starts, and add the time from the start of the input video vertical display period to the start of the output video vertical display period. Is set by adding the difference between the output vertical video display period and the input vertical video display period, so that data for one screen can be overwritten many times with the minimum memory capacity, It can be displayed without interlacing.
[0080]
  First3According to the invention of the first invention orSecond inventionThe horizontal line output control means controls the number of lines to be an integral multiple of the number of display lines of the input video input signal or an integral number of lines. Can be faithfully reproduced with respect to the input video signal, the dot width and the line width are uniform, the image quality is not deteriorated, and the video having a wide range of display resolutions can be displayed.
[0081]
  First4According to the invention, from the first to the first3In any one of the inventions, the display dot number detecting means includes the address when the data in the memory after the horizontal input synchronization signal has started reaches a level equal to or higher than a predetermined threshold, and the next horizontal input. Since the calculation is performed based on the difference from the last address of the data exceeding a predetermined threshold before the synchronization signal starts, it can be obtained without specially detecting hardware such as a counter.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a first embodiment corresponding to a digital interface of the present invention.
FIG. 2 is a timing chart related to reading of a frame memory.
FIG. 3 is a block diagram showing a configuration of a second embodiment corresponding to an analog interface of the present invention.
FIG. 4 is a block diagram showing a configuration of a third embodiment corresponding to the digital interface of the present invention.
FIG. 5 is a timing diagram showing the relationship between memory read and write in Embodiment 3 corresponding to the digital interface of the present invention;
[Explanation of symbols]
1 digital video input data conversion means, 2 frame memory,
3 horizontal display dot number detection means, 4 input display line number detection means,
5 video output signal conversion means, 6 horizontal synchronization output generation means,
7 video display period output means, 8 oscillator (OSC),
9 output sampling clock generation means, 10 horizontal line output control means,
11 vertical synchronization output generating means, 12 MPU (microcontroller),
13 Input video display period detection storage control means,
14 analog video input data conversion means, 17 memory control means,
18 Vertical synchronization output phase control means.

Claims

Video input data converting means for capturing the input video information of the video input signal as a timing signal indicating the time when the voltage of the input video input signal is stabilized, and recording it in a memory as parallel digital data;
Horizontal display dot number detecting means for detecting the number of display dots in the horizontal input video display period of the video input signal;
Input display line number detection means for detecting the number of display lines in the vertical input video display period of the video input signal;
Horizontal synchronization output generating means for generating a horizontal synchronization output signal fixed to a single horizontal frequency in a system different from the input horizontal synchronization frequency;
When the number of display lines of the input video input signal is displayed at the frequency of the horizontal sync output signal, the vertical display frequency is within the range of the displayable frequency by interpolating or thinning out the number of lines. Horizontal line output control means for controlling the number of lines so as to fit in
Vertical synchronization output generating means for outputting a vertical synchronization output signal based on the number of horizontal output lines controlled by the horizontal line output control means;
Video that outputs a horizontal video display period synchronized with the horizontal synchronization output signal, and a video display period output signal that is synchronized with the vertical synchronization output signal and indicates a vertical video display period based on the interpolation or thinning information of the number of lines. Display period output means;
Output sampling clock generating means for generating an output sampling clock having the same number of pulses as the number of display dots in the horizontal input video display period of the video input signal in a horizontal video display period synchronized with the horizontal synchronization output signal;
Video output signal conversion means for reading the video information recorded in the memory controlled by the horizontal line output control means in the video display period by the output sampling clock, converting it to analog data, and outputting the analog data;
In order to perform writing to the memory and reading from the memory in synchronism with the vertical period, and to delay the reading by a predetermined time so that the reading does not overtake the writing, the frequency is vertical. Vertical output phase control means for outputting a vertical synchronization output signal which is the same as the synchronization input signal and whose phase is delayed by a predetermined time;
In order to minimize the memory to be used, a memory control means for setting a memory usage limit is further provided,
The horizontal sync output generating means uses the vertical sync output signal as a trigger, and the time when the number of clock pulses output from the reference oscillator is counted is the period of the horizontal sync output signal fixed at a single horizontal frequency. Based on the equal count number, a horizontal sync output signal with a count number increased or decreased by one clock is output to a part of the vertical sync output period centered on the vertical blanking period,
The horizontal line output control means interpolates or decimates the number of horizontal lines so that the frequency of the vertical synchronization output signal is the same as the vertical synchronization frequency of the input, whereby the output vertical video display period becomes the input vertical video display period . controlled so as to equal made properly,
If the output video vertical display period is the same as the input video vertical display period or shorter than the input video vertical display period, the memory control means determines whether the difference between the output vertical video display period and the input vertical video display period is The number of lines written during the time after the display period ends and the time until the output video vertical display period ends is added to the number of lines to be written and the time until one line of data including the interpolation line is output and one line The number of lines plus the number of lines based on the writing time in minutes is the minimum limit value,
When the output video vertical display period is longer than the input video vertical display period, the difference between the output vertical video display period and the input vertical video display period is the time between the input video vertical display period and the start of the output video vertical display period. Minimize the number of lines added to the number of lines to be written during the time added to the time plus the number of lines based on the time required to output one line of data including interpolation lines and the writing time for one line. A video display device characterized by having a limit value.

Video input data converting means for capturing the input video information of the video input signal as a timing signal indicating the time when the voltage of the input video input signal is stabilized, and recording it in a memory as parallel digital data;
Horizontal display dot number detecting means for detecting the number of display dots in the horizontal input video display period of the video input signal;
Input display line number detection means for detecting the number of display lines in the vertical input video display period of the video input signal;
Horizontal synchronization output generating means for generating a horizontal synchronization output signal fixed to a single horizontal frequency in a system different from the input horizontal synchronization frequency;
When the number of display lines of the input video input signal is displayed at the frequency of the horizontal sync output signal, the vertical display frequency is within the range of the displayable frequency by interpolating or thinning out the number of lines. Horizontal line output control means for controlling the number of lines so as to fit in
Vertical synchronization output generating means for outputting a vertical synchronization output signal based on the number of horizontal output lines controlled by the horizontal line output control means;
Video that outputs a horizontal video display period synchronized with the horizontal synchronization output signal, and a video display period output signal that is synchronized with the vertical synchronization output signal and indicates a vertical video display period based on the interpolation or thinning information of the number of lines. Display period output means;
Output sampling clock generating means for generating an output sampling clock having the same number of pulses as the number of display dots in the horizontal input video display period of the video input signal in a horizontal video display period synchronized with the horizontal synchronization output signal;
Video output signal conversion means for reading the video information recorded in the memory controlled by the horizontal line output control means in the video display period by the output sampling clock, converting it to analog data, and outputting the analog data;
In order to perform writing to the memory and reading from the memory in synchronism with the vertical period, and to delay the reading by a predetermined time so that the reading does not overtake the writing, the frequency is vertical. Vertical output phase control means for outputting a vertical synchronization output signal which is the same as the synchronization input signal and whose phase is delayed by a predetermined time;
In order to minimize the memory to be used, a memory control means for setting a memory usage limit is further provided,
The horizontal sync output generating means uses the vertical sync output signal as a trigger, and the time when the number of clock pulses output from the reference oscillator is counted is the period of the horizontal sync output signal fixed at a single horizontal frequency. Based on the equal count number, a horizontal sync output signal with a count number increased or decreased by one clock is output to a part of the vertical sync output period centered on the vertical blanking period,
The horizontal line output control means interpolates or decimates the number of horizontal lines so that the frequency of the vertical synchronization output signal is the same as the vertical synchronization frequency of the input, whereby the output vertical video display period becomes the input vertical video display period . controlled so as to equal made properly,
When the output video vertical display period is the same as the input video vertical display period or shorter than the input video vertical display period, the vertical output phase control means determines the time until the vertical synchronized output signal starts after the output video vertical display period ends. Subtracting the time from the end of the input video vertical display period until the start of the vertical sync input signal, and adding the time from the end of the input video vertical display period to the end of the output video vertical display period. Set,
When the output video vertical display period is longer than the input video vertical display period, the vertical sync input signal starts after the input video vertical display period ends from the time from the end of the output video vertical display period to the start of the vertical sync output signal The time until the output video vertical display period starts after the input video vertical display period starts is added, and the difference time between the output vertical video display period and the input vertical video display period is added. A video display device characterized in that a set time is set.

Horizontal line output control means according to claim 1 or claim 2, wherein the controller controls so that the number of lines 1 integral multiple or an integral fraction of the number of display lines with the video input signal to be the input Video display device.

The display dot number detection means has a predetermined address before the start of the next horizontal input synchronization signal, and an address when the data in the memory after the horizontal input synchronization signal starts reaches a level equal to or higher than a predetermined threshold. 4. The video display device according to claim 1 , wherein the video display device is calculated based on a difference from a last address of data exceeding the threshold value.