JP3835068B2 - Active matrix substrate, electro-optical device, and electronic apparatus - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、電気光学装置及びその製造方法等に関する。
【0002】
【従来の技術】
従来、電気光学装置の一例であるTFT駆動によるアクティブマトリクス駆動方式の液晶パネル(液晶装置)においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数の薄膜トランジスタ(TFT:Thin Film Transisitor)がアクティブマトリクス基板上に設けられている。各TFTは、走査線にゲート電極が接続され、データ線にソース電極が接続され、画素電極にドレイン電極が接続されている。そして、TFTのゲート電極に走査線を介して走査信号が供給されると、TFTはオン状態とされ、TFTのソース電極(或いはドレイン電極)にデータ線を介して供給される画像信号が当該TFTのソース−ドレイン間を介して画素電極に供給される。
【0003】
このような画像信号の電荷供給は、オン状態のTFTを介して画素電極毎に一選択時間で行われる。一方、その選択時間以外はTFTがオフ状態で電荷が保持される。このオフ状態ではTFTのオフ抵抗が低い場合には電荷がリークするので、各画素電極には液晶容量と並列に接続された蓄積容量を形成し、電位が低下する時定数を大きくするのが一般的である。蓄積容量は、一般にTFTにおいて画素電極に接続された側のドレイン電極を構成する半導体層を延設して第1蓄積容量電極とし、走査線に沿って形成された容量線の一部を第2蓄積容量電極とし、これら二つの蓄積容量電極を絶縁膜(即ち、誘電体膜)を介して対向配置させることにより、各画素電極に対して構築される。この場合、容量線をデータ線に沿って延長して保持容量の増大を図っている。このような構成を持つ蓄積容量により、画素スイッチング用のTFTのオン時間よりも例えば3桁程長い時間に亘って画素電極における画像信号の電圧を維持することが可能となる。すなわち、デューティー比が小さくても、コントラスト比の高い良好な画像表示を行える。
【0004】
【発明が解決しようとする課題】
近年、ディスプレイの大画面化や一枚の基板から多数枚取りするために基板が大型化(例えば一辺が30cmを超える)しており、このような大型基板にスピンコート法でレジストを均一の厚さで塗布するためには粘度の低いレジストを使う必要がある。具体的には、スピンコート法(回転数:1000rpm)でレジストを均一の厚さ(1μm程度)で塗布するためには粘度の低いレジスト(10センチポイズ)を使う必要がある。通常の半導体製造の場合、レジストの粘度は30センチポイズ位が良く使われる。このように、ガラス基板上ではレジストの粘度を低くしなければならないので、図19(b)に示すように、段差部分のレジスト膜厚d2が非段差部分のレジスト膜厚d1に比べ薄いことと、下地反射により過度に露光されて(レジストの単位体積当たりの積算露光量が相対的に大きくなるため)、レジストパターンが細る。さらに、ドライエッチングによってデータ線が両サイドから浸食されて、図19(a)に示すように、データ線が細るという問題がある。この問題は高精細化のためデータ線の線幅が3μm以下になるとデータ線の線幅に対する細りの幅が無視できなくなり、断線の恐れもあるため特に問題となる。さらに、データ線である下地膜がアルミニウム膜のような金属膜の場合はいっそう下地反射の影響を受けて細りが問題となる。
【0005】
一方で、上述したように保持容量増大のため、例えば、図20に示すように、容量線3bをデータ線30に沿って延長しているのだが、短絡を回避するため、データ線30に沿って保持容量電極3bが形成されていない隙間部分3cができるのでこの部分を遮光する必要がある。この場合、対向基板側の遮光膜(ブラックマトリックス:BMなど)で遮光すればよいのであるが、これではアクティブマトリクス基板と対向基板との位置合わせずれが原因で開口率が減少してしまう。詳しくは、アクティブマトリクス基板と対向基板との位置合わせ、両者の製造誤差や基板の伸縮で必ず合わせずれが起こる。このため予めこのずれ量を見込んで対向基板側に形成するBMの幅を設定するので、BMの幅は遮光したい領域よりもある一定の幅で太く設計しなければならない。そのため、表示領域として使用できる領域を一部BMで覆ってしまうことになる。高精細パネルでなければ、1画素が大きく、有効画素面積に対して損なわれる領域の割合が少ないので問題はない。しかし、高精細パネルになれば、1画素が小さくなり、有効画素面積に対して損なわれる領域の割合も大きくなるので、開口率が低下する割合も高い。
【0006】
本発明は上述した背景の下になされたものであり、高精細化に対応でき、開口率を向上できる電気光学装置等の提供を目的とする。
【0007】
【課題を解決するための手段】
本発明のアクティブマトリクス基板は、基板上に、複数の第1の配線と複数の第2の配線との交差に対応して設けられたスイッチング素子と、該スイッチング素子に接続された画素電極と、容量線とを少なくとも有してなるアクティブマトリクス基板において、前記第1の配線に沿って、かつ前記第1の配線の下層側に、前記容量線から延長された保持容量電極が設けられており、前記第2の配線と前記保持容量電極の端部との間には、前記保持容量電極が形成されない隙間部分を有し、該隙間部分において、前記第1の配線は、前記保持容量電極に重ならない領域の幅が、前記保持容量電極と重なる領域の幅よりも広い拡幅部を有し、該拡幅部は、前記隙間部分を遮光する遮光部とされてなることを特徴とする。
【0008】
本発明のこのような構成によれば、以下に示すように、拡幅部によって、第一の配線の細りや断線の防止や、遮光などを行うことができる。
【0009】
本発明の第1の態様では、前記拡幅部は、例えば、前記第1の配線よりも下層に形成されてなる第2の配線との交差部付近、前記スイッチング素子に形成されてなる半導体層と交差する部分付近、あるいは、前記第1の配線よりも下層に形成されてなる層(例えば、保持容量電極)の段差部付近などに形成されてなることを特徴とする。
【0010】
本発明のこのような構成によれば、第1の配線(例えばデータ線)下に複数存在する段差部(交差部)において第1の配線を拡幅することによって、段差部(交差部)における第1の配線の細りや断線を防止できる。特に、高精細化のため第1の配線の線幅が3μm以下となった場合であっても段差部(交差部)における第1の配線の細りや断線を防止できるので、高精細化に対応できる。本発明は、特に、高精細パネルにおいて有効である。また、複数存在する段差部(交差部)に亘って一括して拡幅することで、複数存在する段差部(交差部)における第1の配線の細りや断線を一括して防止できる。さらに、複数存在する段差部(交差部)は、画素の非表示領域に存在しているので、開口率を低下させることがない。尚、本発明にかかる配線の拡幅は、第1の配線と同時に同一工程にて形成される周辺回路についても適用できることは言うまでもない。
【0011】
本発明の第2の態様では、前記保持容量電極が形成されていない部分に前記拡幅部を形成し遮光部としたことを特徴とする。
【0012】
本発明のこのような構成によれば、第1の配線(例えばデータ線)に沿って保持容量電極が形成されていない部分において第1の配線を拡幅することによって、この部分を第1の配線によって遮光できる。したがって、対向基板側の遮光膜で遮光する必要がなく、対向基板側の遮光膜が原因で生じる開口率の減少を回避でき、その分だけ開口率を向上できる。
【0013】
具体的には例えば、ラビングによる液晶の配向不良を生じる部分を隠すために保持容量をデータ線に対してオフセット配置する場合に際して、この保持容量のオフセット配置によって生じることになる保持容量が形成されていない部分において、データ線を拡幅することによって、この部分をデータ線によって遮光できる。
【0014】
詳しくは、図20に示すように、液晶を配向させるラビング処理を、図面上の左下から右上の方向で行う場合、画素内のラビング開始点側の辺C及びDでは、辺に沿って液晶の配向不良が生じやすい。従って、この部分を隠すように保持容量電極3bをデータ線の中心に対してオフセット配置(長さ関係がA>B)して表示不良部を隠している。保持容量電極は金属で形成されるので結果的に遮光されることになる。問題なのは、データ線30に沿って保持容量電極3bが延長して形成されているが、隣接する走査線20の手前までしか形成できないので、隙間3cができることである。この隙間3cは、対向基板側の遮光膜(BMなど)で遮光すればよいのであるが、これでは上述したようにアクティブマトリクス基板と対向基板との位置合わせずれが原因で開口率が減少してしまう。この隙間部分3cを、図7に示すように、データ線30を拡幅部30aで拡幅することによって遮光すれば、対向基板側の遮光膜を従来より細く形成でき、場合によっては対向基板側の遮光膜を省略できることになり、開口率を向上できる。高精細の程度や設計ルールによって開口率の向上率が異なるので一概には言えないが、数%程度の開口率を向上させることが可能である。透過型の液晶表示装置では開口率が向上するとバックライトの光利用効率が向上して消費電力を下げられるので、ひいてはバッテリー使用による連続動作時間が長くなる。
【0015】
尚、上記第1の態様及び第2の態様を組み合わせることで、両者の効果を奏するとともに、同じ太さの一連の拡幅部で両者を満たすことができ、同一工程で形成できるので効率が良い。
【0016】
本発明の一態様では、スイッチング素子が、薄膜トランジスタであることを特徴とする。
【0017】
このような構成によれば、薄膜トランジスタ構造に起因する段差による第1の配線の細りや断線などを防止できる。
【0018】
本発明の一態様では、スイッチング素子が、デュアルゲート構造の薄膜トランジスタであることを特徴とする。
【0019】
このような構成によれば、デュアルゲート構造に起因する段差による第1の配線の細りや断線などを防止できる。
【0020】
本発明の電気光学装置は、上記本発明にかかるアクティブマトリクス基板と対向基板とを備えたことを特徴とする。
【0021】
本発明のこのような構成によれば、高精細かつ高開口率の電気光学装置が得られる。
【0022】
本発明の電子機器は、前記電気光学装置を表示装置として備えたことを特徴とする。
【0023】
本発明のこのような構成によれば、優れた電気光学装置を備えた電子機器が得られる。
【0024】
【発明の実施の形態】
次に、本発明の実施の形態について説明する。
【0025】
(実施の形態1)
図1は、本形態に係る電気光学装置を対向基板の側からみた平面図である。図2は、図1のH−H′線で切断したときの電気光学装置の断面図である。
【0026】
図1および図2に示すように、電気光学装置300(液晶パネル)は、石英ガラスや耐熱ガラスなどの絶縁基板10の表面に画素電極9aがマトリクス状に形成されたアクティブマトリクス基板100と、同じく石英ガラスや耐熱ガラスなどの絶縁基板41の表面に対向電極32が形成された対向基板200と、これらの基板間に電気光学物質として封入、挟持されている液晶39とから概略構成されている。アクティブマトリクス基板100と対向基板200とは、対向基板200の外周縁に沿って形成されたギャップ材含有のシール材59によって所定の間隙(セルギャップ)を介して貼り合わされている。また、アクティブマトリクス基板100と対向基板200との間には、ギャップ材含有のシール材59によって液晶封入領域40が区画形成され、この液晶封入領域40内に液晶39が封入されている。
【0027】
対向基板200はアクティブマトリクス基板100よりも小さく、アクティブマトリクス基板100の周辺部分は、対向基板200の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板100の駆動回路(走査線駆動回路70やデータ線駆動回路60)や入出力端子45は対向基板200から露出した状態にある。ここで、シール材59は部分的に途切れているので、この途切れ部分によって、液晶注入口241が構成されている。このため、対向基板200とアクティブマトリクス基板100とを貼り合わせた後、シール材59の内側領域を減圧状態にすれば、液晶注入口241から液晶39を減圧注入でき、液晶39を封入した後、液晶注入口241を封止材242で塞げばよい。なお、アクティブマトリクス基板100には、シール材59の形成領域の内側において、画面表示領域11を見切りするための遮光膜55が形成されている。また、対向基板200には、アクティブマトリクス基板100の各画素電極9aの境界領域に対応する領域に遮光膜57が形成されている。
【0028】
また、対向基板200およびアクティブマトリクス基板100の光入射側の面あるいは光出射側には、ノーマリホワイトモード/ノーマリブラックモードの別に応じて、偏光板(図示せず)などが所定の向きに配置される。
【0029】
このように構成した電気光学装置300において、アクティブマトリクス基板100では、データ線(図示せず)および後述する画素TFT50を介して画素電極9aに印加した画像信号によって、画素電極9aと対向電極32との間において液晶39の配向状態を画素毎に制御し、画像信号に対応した所定の画像を表示する。従って、アクティブマトリクス基板100では、データ線および画素TFT50を介して画素電極9aに画像信号を供給するとともに、対向電極32にも所定の電位を印加する必要がある。そこで、電気光学装置300では、アクティブマトリクス基板100の表面のうち、対向基板200の各コーナー部に対向する部分には、データ線などの形成プロセスを援用してアルミニウム膜などからなる上下導通用の第1の電極47が形成されている。一方、対向基板200の各コーナー部には、対向電極32の形成プロセスを援用してITO(Indium Tin Oxide)膜などからなる上下導通用の第2の電極48が形成されている。さらに、これらの上下導通用の第1の電極47と第2の電極48とは、エポキシ樹脂系の接着剤成分に銀粉や金めっきファイバーなどの導電粒子が配合された導通材56によって電気的に導通している。それ故、電気光学装置300では、アクティブマトリクス基板100および対向基板200のそれぞれにフレキシブル配線基板などを接続しなくても、アクティブマトリクス基板100のみにフレキシブル配線基板99を接続するだけで、アクティブマトリクス基板100および対向基板200の双方に所定の信号を入力することができる。
【0030】
(アクティブマトリクス基板の全体構成)
図3は、電気光学装置300に用いたアクティブマトリクス基板の構成を模式的に示すブロック図である。
【0031】
図3に示すように、本形態の駆動回路内蔵型のアクティブマトリクス基板では、絶縁基板(図示せず)上に、互いに交差する複数の走査線20(下層配線)と複数のデータ線30(上層配線)とに接続するスイッチング素子50が形成されてなり、スイッチング素子50に接続して画素電極9aがマトリクス状に構成されている。走査線20はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線30はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素電極9aが形成されている領域が画素部11(画面表示領域)である。
【0032】
絶縁基板上における画素部11の外側領域(周辺部分)には、複数のデータ線30のそれぞれに画像信号を供給するデータ線駆動回路60が構成されている。また、走査線20の両端部のそれぞれには、各々の走査線20に画素選択用の走査信号を供給する走査線駆動回路70が構成されている。
【0033】
データ線駆動回路60には、X側シフトレジスタ回路、X側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのTFT651を備えるサンプルホールド回路、6相に展開された各画像信号に対応する6本の画像信号線671などが構成されている。本例において、データ線駆動回路60は、前記のX側シフトレジスタ回路が4相で構成されており、入出力端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号がX側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路60が駆動される。従って、サンプルホールド回路は、前記のX側シフトレジスタ回路から出力された信号に基づいて各TFT651が動作し、画像信号線671を介して供給される画像信号を所定のタイミングでデータ線30に取り込み、各画素電極9aに供給することが可能である。
【0034】
一方、走査線駆動回路70には、端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号が供給され、これらの信号によって走査線駆動回路70が駆動される。
【0035】
(画素およびTFTの構造)
図4は、図3に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。図5は、図3に示すアクティブマトリクス基板の画素の等価回路図である。図6は、図4の画素TFT部のA−A′線における断面図断面図である。
【0036】
図4および図5からわかるように、画素電極9aには、走査線20およびデータ線30に接続する画素スイッチング用のTFT50が形成されている。また、各画素電極9aに向けては容量線3bも形成されている。
【0037】
次に図6の断面図に示すように、電気光学装置は、透明な一方の基板の一例を構成するアクティブマトリクス基板100と、これに対向配置される透明な他方の基板の一例を構成する対向基板200とを備えている。アクティブマトリクス基板100と対向基板200は例えばガラス基板や石英基板からなる。アクティブマトリクス基板100には、画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。画素電極9aは例えば、ITO膜(Indium Tin Oxide膜)などの透明導電性薄膜からなる。また配向膜16は例えば、ポリイミド薄膜などの有機薄膜からなる。
【0038】
他方、対向基板200には、その全面に渡って対向電極(共通電極)32が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜23が設けられている。対向電極32は例えば、ITO膜などの透明導電性薄膜からなる。また配向膜23は、ポリイミド薄膜などの有機薄膜からなる。
【0039】
アクティブマトリクス基板100には、図3に示すように、各画素電極9aに隣接する位置に、各画素電極9aをスイッチング制御する画素スイッチング用TFT50が設けられている。
【0040】
対向基板200には、更に図6に示すように、各画素の開口領域(即ち、画像表示領域内において実際に入射光が透過して表示に有効に寄与する領域)以外の領域に、ブラックマスク或いはブラックマトリクスと称される第2遮光膜22が設けられている。このため、対向基板200の側から入射光が画素スイッチング用TFT50の半導体層1aのチャネル領域1a’やLDD(Lightly Doped Drain)領域1b及び1cに侵入することはない。更に、第2遮光膜22は、コントラストの向上、色材の混色防止などの機能を有する。
【0041】
このように構成され、画素電極9aと対向電極32とが対面するように配置されたアクティブマトリクス基板100と対向基板200との間には、前述のシール材(図1及び図2参照)により囲まれた空間に電気光学物質が封入され、電気光学物質層39が形成される。電気光学物質層39は、画素電極9aからの電界が印加されていない状態で配向膜16及び23により所定の配向状態をとる。電気光学物質層39は、例えば一種又は数種類のネマティック電気光学物質を混合した電気光学物質からなる。シール材は、二つの基板100及び200をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【0042】
図6に示すように、アクティブマトリクス基板100と複数の画素スイッチング用TFT50との間には、絶縁膜12が設けられている。絶縁膜12は、アクティブマトリクス基板100の全面に形成されることにより、画素スイッチング用TFT50のための下地膜としての機能をも有する。即ち、アクティブマトリクス基板100の表面の研磨時における荒れや、ガラス基板からの不純物で画素スイッチング用TFT50の特性の劣化を防止する機能を有する。絶縁膜12は、例えば、酸化シリコン膜、窒化シリコン膜等からなる。
【0043】
図6において、画素スイッチング用TFT50は、LDD(Lightly Doped Drain)構造を有しており、走査線の一部であるゲート電極3a、当該ゲート電極3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、ゲート電極3aと半導体層1aとを絶縁するゲート絶縁膜2、データ線の一部であるソース電極6a、半導体層1aの低濃度ソース領域(ソース側LDD領域)1b並びに低濃度ドレイン領域(ドレイン側LDD領域)1c、半導体層1aの高濃度ソース領域1d並びに高濃度ドレイン領域1eを備えている。高濃度ドレイン領域1eには、複数の画素電極9aのうちの対応する一つが接続されている。ソース領域1b及び1d並びにドレイン領域1c及び1eは後述のように、半導体層1aに対し、n型又はp型のチャネルを形成するかに応じて所定濃度のn型用又はp型用のドーパントをドープすることにより形成されている。n型チャネルのTFTは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用TFT50として用いられることが多い。
【0044】
図6に示すように、TFT50は、走査線20と同時形成されたゲート電極3aと、データ線30の一部としてのソース電極6aが第1の層間絶縁膜4の第1のコンタクトホール4aを介して電気的に接続するソース領域1dと、データ線30と同時形成されたアルミニウム膜などから構成されたドレイン電極6bが第1の層間絶縁膜4の第2のコンタクトホール4bを介して電気的に接続するドレイン領域1eとを有している。また、第1の層間絶縁膜4の上層側には第2の層間絶縁膜7が形成されており、この第2の層間絶縁膜7に形成された第3のコンタクトホール8aを介して、画素電極9aがドレイン電極6bに対して電気的に接続している。
【0045】
尚、図6では、説明を容易にするため、画素スイッチング用TFT50のゲート電極3aをソース−ドレイン領域1d及び1e間に1個のみ配置したシングルゲート構造の場合を挙げて説明したが、本実施の形態では、これらの間に2個以上のゲート電極を配置したデュアルゲート或いはトリプルゲート構造としてもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート或いはトリプルゲート以上でTFTを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。
【0046】
(本実施の形態の特徴部分)
本実施の形態では、図7に示すように、データ線30(上層配線)と、その下に複数存在する下層配線、すなわち走査線20、容量線3b、もしくは半導体層1aと交差する領域上で、上層配線であるデータ線30の拡幅部30aを有している。あるいは、走査線20、容量線3b、もしくは半導体層1aが作る段差部X1、X2、X3、X4において上層のデータ線を拡幅部30aで拡幅している。更に、データ線に沿って保持容量電極が形成されていない部分3cにおいてデータ線を拡幅部30aで拡幅したことを特徴としている。
【0047】
ここで、データ線30の下に複数存在する下層配線、すなわち走査線20、容量線3b、若しくは半導体層1aと交差する領域上で、上層配線であるデータ線30の拡幅部30aを有しているのは、フォトリソグラフィー工程においてその交差部領域上で、レジスト膜が薄くなることによるオーバ露光やドライエッチダメージによる細りを防止している。また、段差部X1、X2、X3、X4等の上においてもデータ線を拡幅部30aで拡幅することによって、段差部におけるデータ線の断線を防止している。これらの技術は高精細化のためデータ線の線幅が3μm以下となった場合であっても段差部におけるデータ線の細りや断線を防止できるので、高精細化に対応できる。この技術は、特に、大型ガラス基板上における高精細パネルにおいて必要かつ有効である。また、複数存在する段差部に亘って一括して拡幅することで、複数存在する段差部におけるデータ線の細りや断線を一括して防止できる。さらに、複数存在する段差部は画素の非表示領域に存在しているので、開口率を低下させることがない。
【0048】
一方、データ線30に沿って保持容量電極3bが形成されていない部分3cにおいてデータ線を拡幅することによって、この部分がデータ線によって遮光できる。したがって、対向基板側の遮光膜で遮光する必要がなく、対向基板側の遮光膜が原因で生じる開口率の減少を回避でき、その分だけ開口率を向上できる。尚、図7では、保持容量電極がデータ線30の中心に対してオフセット配置したことによって生じる隙間について、データ線の拡幅によって遮光しているが、保持容量電極をオフセット配置しない場合に生じる隙間についても同様に適用できる。
【0049】
尚、本発明においては、図19に示すように、各段差部において、レジストが薄くなってレジストが細る部分のみを拡幅することができ、これによれば遮光領域の低減が必要な場合に有効である。
【0050】
また、拡幅部30aは矩形でなくても良く、例えば、角をとった形状にできる。
【0051】
図9及び図10に他の実施の形態を示す。図9及び図10に示す実施の形態では、デュアルゲート(ゲート1、ゲート2)の薄膜トランジスタが形成された液晶装置において、データ線の下に複数存在する下層配線、すなわち走査線20、容量線3b、若しくは半導体層1aと交差する領域上で、上層配線であるデータ線30の拡幅部30aを有している。さらに、下層配線や半導体層がつくる段差部の上もデータ線を拡幅することによって、段差部におけるデータ線の細りや断線を防止している。
【0052】
(アクティブマトリクス基板AMの製造方法)
このような構成のアクティブマトリクス基板AMを製造する方法を、図11ないし図15を参照して説明する。これらの図は、本形態のアクティブマトリクス基板AMの製造方法を示す工程断面図であり、いずれの図においても、図4のA−A′線における断面に相当する。但し、ここでは画素用TFT50の製造方法のみについて説明することし、保持容量電極72、各種の配線、走査線駆動回路70、およびデータ線駆動回路60などの製造方法の説明および図示を省略する。
【0053】
まず、図11(A)に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板10の表面に直接、あるいは絶縁基板10の表面に形成した下地保護膜(図示せず)の表面全体に、減圧CVD法などにより厚さが約200オングストローム〜約2000オングストローム、好ましくは約1000オングストロームのポリシリコン膜からなる半導体膜1を形成した後、フォトリソグラフィ技術を用いてレジストマスクRM1を形成する。この半導体膜1の形成は、アモルファスシリコン膜を堆積した後、500℃〜700℃の温度で1時間〜72時間、好ましくは4時間〜6時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。
【0054】
次に、図11(B)に示すように、レジストマスクRMlを介して半導体膜1をパターニングし、側に島状の半導体膜1a(能動層)を形成する。
【0055】
次に、島状にパターニングした半導体膜1aの表面に残るレジストマスクRMlに対し、図11(C)に示すように、レジストマスクRMlを除去する。
【0056】
次に、図11(D)に示すように、プラズマCVD法などにより半導体膜1aの表面に厚さが約500オングストローム〜約1500オングストロームのシリコン酸化膜からなるゲート酸化膜2を形成する。あるいは、ゲート絶縁膜2としてシリコン窒化膜を用いてもよい。
【0057】
次に、図11(E)に示すように、ゲート電極などを形成するためのタンタル膜3を絶縁基板10全面に形成した後、フォトリソグラフィ技術を用いてレジストマスクRM2を形成する。
【0058】
次に、図11(F)に示すように、レジストマスクRM2を介してタンタル膜3をパターニングし、ゲート電極3aを形成する。
【0059】
次に、ゲート電極3aの形成に用いたレジストマスクRM2に対し、図12(A)に示すように、レジストマスクRM2除去する。
【0060】
次に、図12(B)に示すように、画素TFT部および駆動回路のNチヤネルTFT部の側には、ゲート電極3aをマスクとして、約1×1013/cm2〜約5×1013/cm2のドーズ量で低濃度の不純物イオン(リンイオン)の打ち込みを行い、画素TFT部の側には、ゲート電極3aに対して自己整合的に低濃度のソース領域1b、および低濃度のドレイン領域1cを形成する。ここで、ゲート電極3aの真下に位置しているため、不純物イオンが導入されなかった部分の半導体膜1aは真性のチャネル領域となる。
【0061】
次に、図12(C)に示すように、画素TFT部では、ゲート電極3aよりの幅の広いレジストマスクRM3を形成して高濃度の不純物イオン(リンイオン)を約1×1015/cm2〜約5×1015/cm2のドーズ量で打ち込み、高濃度のソース領域1dおよびドレイン領域1eを形成する。
【0062】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極3aより幅の広いレジストマスクRM3を形成した状態で高濃度の不純物(リンイオン)を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極3aの上に高濃度の不純物(リンイオン)を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。
【0063】
また、図示を省略するが、周辺駆動回路のPチヤネルTFT部を形成するために、前記画素部およびNチヤネルTFT部をレジストで被覆保護して、ゲート電極をマスクとして、約1×1015/cm2〜約5×1015/cm2のドーズ量でボロンイオンを打ち込むことにより、自己整合的にPチヤネルのソース・ドレイン領域を形成する。なお、NチヤネルTFT部の形成時と同様に、ゲート電極をマスクとして、約1×1012/cm2〜約5×1013/cm2のドーズ量で低濃度の不純物(ボロンイオン)を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物(ボロンイオン)を約1×1015/cm2〜約5×1015/cm2のドーズ量で打ち込み、LDD構造(ライトリー・ドープト・ドレイン構造)のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物(リンイオン)を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、CMOS化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【0064】
次に、不純物の導入に用いたレジストマスクRM3に対し、大気圧下でのプラズマ照射、および水あるいは水系洗浄液での洗浄処理を行い、図12(D)に示すように、レジストマスクRM3を除去する。尚、不純物の導入に用いたレジストマスクRM3は変質していて、硫酸による処理では短時間のうちの除去はできなかったが、プラズマ照射など本工程で示すレジスト除去方法であれば、短時間のうちに処理できる。
【0065】
次に、図12(E)に示すように、ゲート電極3aの表面側にCVD法などにより、酸化シリコン膜やSOG膜(スピン・オン・グラス)などからなる第1の層間絶縁膜4を3000オングストローム〜15000オングストローム程度の膜厚で形成した後、フォトリソグラフィ技術を用いて、第1の層間絶縁膜4にコンタクトホールや切断用孔を形成するためのレジストマスクRM4を形成する。
【0066】
次に、図13(A)に示すように、レジストマスクRM4を介して第1の層間絶縁膜4にエッチングを行い、第1の層間絶縁膜4のうち、ソース領域1dおよびドレイン領域1eに対応する部分にコンタクトホール4a、4dをそれぞれ形成する。
【0067】
次に、コンタクトホール4a、4dの形成に用いたレジストマスクRM4に対し、図13(B)に示すように、レジストマスクRM4を除去する。
【0068】
次に、図13(C)に示すように、第1の層間絶縁膜4の表面側に、ソース電極などを構成するためのアルミニウム膜6をスパッタ法などで形成した後、フォトリソグラフィ技術を用いて、レジストマスクRM5を形成する。
【0069】
次に、レジストマスクRM5を介してアルミニウム膜6にエッチングを行い、図13(D)に示すように、ソース領域1dに第1のコンタクトホール4aを介して電気的に接続するアルミニウム膜からなるソース電極6a(データ線の一部)と、ドレイン領域1eに第2のコンタクトホール4dを介して電気的に接続するドレイン電極6dとを形成する。
【0070】
本実施の形態では、アルミニウム膜6にエッチングを行い、データ線及びデータ線の一部であるソース電極6aを形成する際に、前述した図7に示すように、隙間部においてデータ線を拡幅すると同時に、前述した段差部においてデータ線を拡幅した。
【0071】
詳しくは、図7に示すように、データ線30(上層配線)の下に複数存在する段差部(交差部)、すなわち、走査線20と交差する段差部X2、X3、容量線3bと交差する段差部X1、X4、及び、半導体層1aと交差する段差部(X1の近く)において、上層配線であるデータ線30の拡幅部30aを有している。これと同時に、拡幅部30aによって、データ線30に沿って保持容量電極3bが形成されていない部分3cを遮光している。
【0072】
次に、ソース電極6aおよびドレイン電極6dの形成に用いたレジストマスクRM5に対し、図13(E)に示すように、レジストマスクRM5を除去する。
【0073】
次に、図14(A)に示すように、ソース電極6aおよびドレイン電極6dの表面側に、ペルヒドロポリシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜7aを形成する。さらに、この絶縁膜7aの表面に、TEOSを用いたCVD法によりたとえば400℃程度の温度条件下で厚さが約500オングストローム〜約15000オングストロームのシリコン酸化膜からなる絶縁膜7bを形成する。これらの絶縁膜7a、7bによって、第2の層間絶縁膜7が形成されるここで、ペルヒドロポリシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃(株)製のポリシラザンは、−(SiH2NH)−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液(たとえば、20%キシレン溶液)を塗布液としてスピンコート法(たとえば、2000rpm、20秒間)で塗布した後、450℃の温度で大気中で焼成すると、水分や酸素と反応し、CVD法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した絶縁膜7a(シリコン酸化膜)は、層間絶縁膜として用いることができるとともに、ドレイン電極6dに起因する凹凸などを平坦化してくれる。それ故、液晶の配向状態が凹凸に起因して乱れることを防止できる。
【0074】
次に、フォトリソグラフイ技術を用いて、第2の層間絶縁膜7にコンタクトホールを形成するためのレジストマスクRM6を形成する。
【0075】
次に、レジストマスクRM6を介して第2の層間絶縁膜7にエッチングを行い、図14(B)に示すように、ドレイン電極6dに対応する部分にコンタクトホール7c、7dからなる第3のコンタクトホール8aを形成する。
【0076】
次に、第3のコンタクトホール8aの形成に用いたレジストマスクRM6に対し、図14(C)に示すように、レジストマスクRM6を除去する。
【0077】
次に、図14(D)に示すように、第2の層間絶縁膜7の表面側に、ドレイン電極を構成するための厚さが約400オングストローム〜約2000オングストロームのITO膜9(Indium Tin Oxide)をスパッタ法などで形成した後、フォトリソグラフィ技術を用いて、ITO膜9をパターニングするためのレジストマスクRM7を形成する。
【0078】
次に、レジストマスクRM7を介してITO膜9にエッチングを行って、図15(A)に示すように、第3のコンタクトホール8aを介してドレイン電極6dに電気的に接続する画素電極9aを形成する。
【0079】
しかる後に、画素電極9aの形成に用いたレジストマスクRM7に対し、図15(B)に示すように、レジストマスクRM7を除去する。
【0080】
(他の実施の態様)
以上図1から図15を参照して説明した各実施の形態では、データ線駆動回路60及び走査線駆動回路70をアクティブマトリクス基板100の上に設ける代わりに、例えばTAB(テープオートメイテッドボンディング基板)上に実装された駆動用LSIに、アクティブマトリクス基板100の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板200の投射光が入射する側及びアクティブマトリクス基板100の出射光が出射する側には各々、例えば、TN(ツイステッドネマティック)モード、STN(スーパーTN)モード、D−STN(ダブル−STN)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【0081】
以上説明した各実施の形態における液晶装置は、例えば、カラー液晶プロジェクタに適用されるため、3枚の液晶装置がRGB用のライトバルブとして各々用いられ、各パネルには各々RGB色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施の形態では、対向基板200に、カラーフィルタは設けられていない。しかしながら、第2遮光膜22の形成されていない画素電極9aに対向する所定領域にRGBのカラーフィルタをその保護膜と共に、対向基板200上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施の形態における液晶装置を適用できる。更に、対向基板200上に1画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板200上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、RGB色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【0082】
また、各画素に設けられるスイッチング素子としては、正スタガ型又はコプラナー型のポリシリコンTFTであるとして説明したが、逆スタガ型のTFTやアモルファスシリコンTFT等の他の形式のTFTに対しても、各実施の形態は有効である。
【0083】
更に、液晶装置の各画素のスイッチング素子として、TFTに変えて、TFD、MIM等の2端子型非線形素子を用いてもよい。この場合には、走査線及びデータ線のうちの一方を対向基板に設けてストライプ状の対向電極とし、他方を素子アレイ基板に設けて、各TFD素子等を介して各画素電極に接続するように構成すればよい。或いは、液晶装置の各画素にスイッチング素子を設けることなく、パッシブマトリクス型の液晶装置として構成してもよい。
【0084】
(電子機器)
次に、以上詳細に説明した電気光学装置(液晶装置など)300を備えた電子機器の実施の形態について図16から図18を参照して説明する。
【0085】
先ず図16に、このように液晶装置300を備えた電子機器の概略構成を示す。
【0086】
図16において、電子機器は、表示情報出力源1000、表示情報処理回路1002、駆動回路1004、液晶装置300、クロック発生回路1008並びに電源回路1010を備えて構成されている。表示情報出力源1000は、ROM(Read Only Memory)、RAM(Random Access Memory)、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路1008からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に出力する。表示情報処理回路1002は、増幅・極性反転回路、シリアル−パラレル変換回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路1004に出力する。駆動回路1004は、液晶装置100を駆動する。電源回路1010は、上述の各回路に所定電源を供給する。尚、液晶装置300を構成するアクティブマトリクス基板の上に、駆動回路1004を搭載してもよく、これに加えて表示情報処理回路1002を搭載してもよい。
【0087】
次に図17から図18に、このように構成された電子機器の具体例を各々示す。
【0088】
図17において、電子機器の一例たる液晶プロジェクタ1100は、上述した駆動回路1004がアクティブマトリクス基板上に搭載された液晶装置300を含む液晶表示モジュールを3個用意し、各々RGB用のライトバルブ100R、100G及び100Bとして用いたプロジェクタとして構成されている。液晶プロジェクタ1100では、メタルハライドランプ等の白色光源のランプユニット1102から投射光が発せられると、3枚のミラー1106及び2枚のダイクロイックミラー1108によって、RGBの3原色に対応する光成分R、G、Bに分けられ、各色に対応するライトバルブ100R、100G及び100Bに各々導かれる。この際特にB光は、長い光路による光損失を防ぐために、入射レンズ1122、リレーレンズ1123及び出射レンズ1124からなるリレーレンズ系1121を介して導かれる。そして、ライトバルブ100R、100G及び100Bにより各々変調された3原色に対応する光成分は、ダイクロイックプリズム1112により再度合成された後、投射レンズ1114を介してスクリーン1120にカラー画像として投射される。
【0089】
図18において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ(PC)1200は、上述した液晶装置300がトップカバーケース内に設けられており、更にCPU、メモリ、モデム等を収容すると共にキーボード1202が組み込まれた本体1204を備えている。
【0090】
以上図16から図18を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、デジタルカメラ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション(EWS)、携帯電話、テレビ電話、POS端末、タッチパネルを備えた装置等などが電子機器の例として挙げられる。
【図面の簡単な説明】
【図1】 実施形態におけるアクティブマトリクス基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図2】 図1のH−H’断面図である。
【図3】 アクティブマトリクス基板の構成を模式的に示すブロック図である。
【図4】 図3に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【図5】 図3に示すアクティブマトリクス基板の画素の等価回路図である。
【図6】 図4の画素TFT部のA−A′線における断面図断面図である。
【図7】 実施の形態におけるデータ線の拡幅を説明するための平面図である。
【図8】 データ線の拡幅の他の形態を説明するための平面図である。
【図9】 デュアルゲート構造を有する装置におけるデータ線の拡幅を説明するための平面図である。
【図10】 図9における各切断線における断面図である。
【図11】 液晶装置の製造プロセスを順を追って示す工程図(その1)である。
【図12】 液晶装置の製造プロセスを順を追って示す工程図(その2)である。
【図13】 液晶装置の製造プロセスを順を追って示す工程図(その3)である。
【図14】 液晶装置の製造プロセスを順を追って示す工程図(その4)である。
【図15】 液晶装置の製造プロセスを順を追って示す工程図(その5)である。
【図16】 本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図17】 電子機器の一例として液晶プロジェクタを示す断面図である。
【図18】 電子機器の他の例としてパーソナルコンピュータを示す正面図である。
【図19】 従来におけるデータ線の細り説明するための図であり、(a)は平面図、(b)は断面図である。
【図20】 従来におけるデータ線に沿って生じる隙間を説明するための平面図である。
【符号の説明】
1a…半導体層
1a’…チャネル領域
1b…低濃度ソース領域(ソース側LDD領域)
1c…低濃度ドレイン領域(ドレイン側LDD領域)
1d…高濃度ソース領域
1e…高濃度ドレイン領域
1f…第1蓄積容量電極
2…ゲート絶縁膜
3a…ゲート電極
3b…容量線(第2蓄積容量電極)
4…第1層間絶縁膜
4a…第1コンタクトホール
4b…第2コンタクトホール
6a…ソース電極
7…第2層間絶縁膜
8a…第3コンタクトホール
9a…画素電極
10…絶縁基板
11…画素部(画面表示領域)
12…絶縁膜
16…配向膜
20…走査線
22…第2遮光膜
23…配向膜
30…データ線
32…対向電極
39…液晶層(電気光学物質層)
41…絶縁膜
50…画素スイッチング用TFT
59…シール材
71…蓄積容量
60…データ線駆動回路
70…走査線駆動回路
100…アクティブマトリクス基板
200…対向基板
300…電気光学装置(液晶装置)[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electro-optical device and a manufacturing method thereof.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in an active matrix driving type liquid crystal panel (liquid crystal device) using TFT driving, which is an example of an electro-optical device, a large number of scanning lines and data lines arranged in the vertical and horizontal directions and a number of intersections corresponding to the respective intersections. Thin film transistors (TFTs) are provided on an active matrix substrate. In each TFT, a gate electrode is connected to the scanning line, a source electrode is connected to the data line, and a drain electrode is connected to the pixel electrode. When the scanning signal is supplied to the gate electrode of the TFT via the scanning line, the TFT is turned on, and the image signal supplied to the source electrode (or drain electrode) of the TFT via the data line is applied to the TFT. Is supplied to the pixel electrode through the source-drain region.
[0003]
Such charge supply of an image signal is performed in one selection time for each pixel electrode through an on-state TFT. On the other hand, other than the selection time, the charge is held while the TFT is off. In this off state, when the off resistance of the TFT is low, charge leaks. Therefore, it is common to form a storage capacitor connected in parallel with the liquid crystal capacitor in each pixel electrode to increase the time constant at which the potential decreases. Is. The storage capacitor is generally formed by extending a semiconductor layer constituting a drain electrode on the side connected to the pixel electrode in the TFT as a first storage capacitor electrode, and a part of the capacitor line formed along the scanning line is the second storage capacitor. A storage capacitor electrode is formed, and these two storage capacitor electrodes are arranged to face each other via an insulating film (ie, a dielectric film), so that each pixel electrode is constructed. In this case, the capacity line is extended along the data line to increase the storage capacity. With the storage capacitor having such a configuration, it is possible to maintain the voltage of the image signal at the pixel electrode for a time that is, for example, about three orders of magnitude longer than the ON time of the pixel switching TFT. That is, even if the duty ratio is small, a good image display with a high contrast ratio can be performed.
[0004]
[Problems to be solved by the invention]
In recent years, the size of a substrate has been increased in order to increase the size of a display or to take a large number of sheets from a single substrate (for example, one side exceeds 30 cm). In this case, it is necessary to use a resist having a low viscosity. Specifically, in order to apply a resist with a uniform thickness (about 1 μm) by a spin coating method (rotation speed: 1000 rpm), it is necessary to use a resist having a low viscosity (10 centipoise). In normal semiconductor manufacturing, a resist viscosity of about 30 centipoise is often used. Thus, since the resist viscosity must be lowered on the glass substrate, as shown in FIG. 19B, the resist film thickness d2 at the step portion is thinner than the resist film thickness d1 at the non-step portion. Then, the resist pattern is thinned by being exposed excessively by the base reflection (because the integrated exposure amount per unit volume of the resist becomes relatively large). Furthermore, there is a problem that the data lines are eroded from both sides by the dry etching, and the data lines are thinned as shown in FIG. This problem is particularly problematic when the line width of the data line is 3 μm or less for high definition, since the narrow width relative to the line width of the data line cannot be ignored and there is a risk of disconnection. Further, when the base film as the data line is a metal film such as an aluminum film, the thinness becomes a problem due to the influence of the base reflection.
[0005]
On the other hand, in order to increase the storage capacity as described above, for example, as shown in FIG. 20, the
[0006]
The present invention has been made under the above-described background, and an object thereof is to provide an electro-optical device or the like that can cope with high definition and can improve the aperture ratio.
[0007]
[Means for Solving the Problems]
An active matrix substrate of the present invention includes a switching element provided on the substrate corresponding to the intersection of a plurality of first wirings and a plurality of second wirings, a pixel electrode connected to the switching elements, In the active matrix substrate having at least a capacitor line, a storage capacitor electrode extended from the capacitor line is provided along the first wiring and on a lower layer side of the first wiring. Between the second wiring and the end of the storage capacitor electrode, there is a gap portion where the storage capacitor electrode is not formed. In the gap portion, the first wire overlaps the storage capacitor electrode. The width of the region that does not become larger has a widened portion wider than the width of the region that overlaps the storage capacitor electrode, and the widened portion is a light-shielding portion that shields the gap portion.
[0008]
According to such a configuration of the present invention, as shown below, the widened portion can prevent the first wiring from being thinned or disconnected, or can be shielded from light.
[0009]
In the first aspect of the present invention, the widened portion is, for example, in the vicinity of an intersection with a second wiring formed in a lower layer than the first wiring, a semiconductor layer formed in the switching element, and It is characterized in that it is formed in the vicinity of an intersecting portion or in the vicinity of a step portion of a layer (for example, a storage capacitor electrode) formed in a layer lower than the first wiring.
[0010]
According to such a configuration of the present invention, the first wiring is widened at a plurality of stepped portions (intersections) existing under the first wiring (for example, the data line), whereby the first wiring at the stepped portion (intersection) is increased. The thinning and disconnection of the
[0011]
The second aspect of the present invention is characterized in that the widened portion is formed in a portion where the storage capacitor electrode is not formed to form a light shielding portion.
[0012]
According to such a configuration of the present invention, the first wiring is widened in the portion where the storage capacitor electrode is not formed along the first wiring (for example, the data line), thereby making the first wiring Can be shielded from light. Therefore, it is not necessary to shield the light with the light shielding film on the counter substrate side, the decrease in the aperture ratio caused by the light shielding film on the counter substrate side can be avoided, and the aperture ratio can be improved accordingly.
[0013]
Specifically, for example, when a storage capacitor is offset with respect to the data line in order to hide a portion where liquid crystal alignment failure occurs due to rubbing, a storage capacitor that is generated by this offset arrangement of the storage capacitor is formed. By enlarging the data line in a portion that is not present, this portion can be shielded by the data line.
[0014]
In detail, as shown in FIG. 20, when the rubbing process for aligning the liquid crystal is performed in the direction from the lower left to the upper right in the drawing, the side C and D on the rubbing start point side in the pixel are aligned along the side. Orientation failure is likely to occur. Therefore, the
[0015]
In addition, by combining the first aspect and the second aspect, the effects of both can be obtained, and both can be satisfied by a series of widened portions having the same thickness.
[0016]
In one embodiment of the present invention, the switching element is a thin film transistor.
[0017]
According to such a configuration, it is possible to prevent the first wiring from being thinned or disconnected due to a step due to the thin film transistor structure.
[0018]
In one embodiment of the present invention, the switching element is a thin film transistor having a dual-gate structure.
[0019]
According to such a configuration, it is possible to prevent the first wiring from being thinned or disconnected due to a step due to the dual gate structure.
[0020]
An electro-optical device according to the present invention includes the active matrix substrate according to the present invention and a counter substrate.
[0021]
According to such a configuration of the present invention, an electro-optical device having high definition and a high aperture ratio can be obtained.
[0022]
According to another aspect of the invention, an electronic apparatus includes the electro-optical device as a display device.
[0023]
According to such a configuration of the present invention, an electronic apparatus including an excellent electro-optical device can be obtained.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Next, an embodiment of the present invention will be described.
[0025]
(Embodiment 1)
FIG. 1 is a plan view of the electro-optical device according to the present embodiment as viewed from the counter substrate side. FIG. 2 is a cross-sectional view of the electro-optical device when cut along the line HH ′ in FIG. 1.
[0026]
As shown in FIGS. 1 and 2, an electro-optical device 300 (liquid crystal panel) is similar to an
[0027]
The
[0028]
In addition, a polarizing plate (not shown) or the like is placed in a predetermined direction on the light incident side surface or the light emitting side of the
[0029]
In the electro-
[0030]
(Overall configuration of active matrix substrate)
FIG. 3 is a block diagram schematically showing the configuration of the active matrix substrate used in the electro-
[0031]
As shown in FIG. 3, in the active matrix substrate with a built-in driving circuit according to this embodiment, a plurality of scanning lines 20 (lower layer wirings) and a plurality of data lines 30 (upper layer) intersect each other on an insulating substrate (not shown). The switching
[0032]
In the outer region (peripheral portion) of the
[0033]
The data line driving
[0034]
On the other hand, the scanning
[0035]
(Pixel and TFT structure)
4 is an enlarged plan view showing a corner portion of the pixel portion of the active matrix substrate shown in FIG. FIG. 5 is an equivalent circuit diagram of a pixel of the active matrix substrate shown in FIG. 6 is a cross-sectional view taken along line AA ′ of the pixel TFT portion of FIG.
[0036]
As can be seen from FIGS. 4 and 5, a
[0037]
Next, as shown in the cross-sectional view of FIG. 6, the electro-optical device includes an
[0038]
On the other hand, a counter electrode (common electrode) 32 is provided over the entire surface of the
[0039]
As shown in FIG. 3, the
[0040]
Further, as shown in FIG. 6, the
[0041]
The
[0042]
As shown in FIG. 6, an insulating
[0043]
In FIG. 6, a
[0044]
As shown in FIG. 6, in the
[0045]
For ease of explanation, FIG. 6 shows a case of a single gate structure in which only one
[0046]
(Characteristic part of this embodiment)
In the present embodiment, as shown in FIG. 7, a data line 30 (upper layer wiring) and a plurality of lower layer wirings thereunder, that is, a region intersecting the
[0047]
Here, a plurality of lower layer wirings existing under the
[0048]
On the other hand, by widening the data line in the
[0049]
In the present invention, as shown in FIG. 19, in each step portion, only the portion where the resist is thin and the resist is thin can be widened, and this is effective when it is necessary to reduce the light shielding region. It is.
[0050]
Moreover, the widened part 30a does not need to be rectangular, for example, it can be made into the shape which took the corner.
[0051]
9 and 10 show another embodiment. In the embodiment shown in FIGS. 9 and 10, in the liquid crystal device in which the dual gate (
[0052]
(Method for manufacturing active matrix substrate AM)
A method of manufacturing the active matrix substrate AM having such a configuration will be described with reference to FIGS. These drawings are process cross-sectional views showing a method of manufacturing the active matrix substrate AM of the present embodiment, and each figure corresponds to a cross section taken along the line AA ′ of FIG. However, only the manufacturing method of the
[0053]
First, as shown in FIG. 11A, a base protective film (not shown) formed directly on the surface of a glass substrate, for example, a transparent insulating
[0054]
Next, as shown in FIG. 11B, the
[0055]
Next, as shown in FIG. 11C, the resist mask RMl is removed from the resist mask RMl remaining on the surface of the
[0056]
Next, as shown in FIG. 11D, a
[0057]
Next, as shown in FIG. 11E, after a
[0058]
Next, as shown in FIG. 11F, the
[0059]
Next, as shown in FIG. 12A, the resist mask RM2 is removed from the resist mask RM2 used for forming the
[0060]
Next, as shown in FIG. 12B, on the pixel TFT portion and the N channel TFT portion side of the drive circuit, about 1 × 10 6 using the
[0061]
Next, as shown in FIG. 12C, in the pixel TFT portion, a resist mask RM3 having a width wider than that of the
[0062]
In place of these impurity introduction steps, a high concentration impurity (phosphorus ion) is implanted in a state where a resist mask RM3 wider than the
[0063]
Although not shown, in order to form the P channel TFT portion of the peripheral drive circuit, the pixel portion and the N channel TFT portion are covered and protected with a resist, and the gate electrode is used as a mask, and the gate electrode serves as a mask. 15 / Cm 2 ~ About 5 × 10 15 / Cm 2 By implanting boron ions with a dose amount of P, source / drain regions of the P channel are formed in a self-aligned manner. As in the formation of the N-channel TFT portion, the gate electrode is used as a mask and about 1 × 10 12 / Cm 2 ~ About 5 × 10 13 / Cm 2 After introducing a low concentration impurity (boron ion) at a dose of a low concentration region in the polysilicon film, a mask wider than the gate electrode is formed to form a high concentration impurity (boron ion). About 1 × 10 15 / Cm 2 ~ About 5 × 10 15 / Cm 2 The source region and drain region of the LDD structure (lightly doped drain structure) may be formed by implanting with a dose amount of Alternatively, a source region and a drain region having an offset structure may be formed by implanting high concentration impurities (phosphorus ions) in a state where a mask wider than the gate electrode is formed without implanting low concentration impurities. By these ion implantation processes, CMOS can be realized, and the peripheral drive circuit can be built in the same substrate.
[0064]
Next, the resist mask RM3 used for introducing the impurity is subjected to plasma irradiation under atmospheric pressure and a cleaning process with water or an aqueous cleaning solution to remove the resist mask RM3 as shown in FIG. To do. Note that the resist mask RM3 used for the introduction of the impurity has changed in quality and could not be removed in a short time by the treatment with sulfuric acid. However, if the resist removal method shown in this step such as plasma irradiation is used, It can be processed at home.
[0065]
Next, as shown in FIG. 12E, a first
[0066]
Next, as shown in FIG. 13A, the first
[0067]
Next, as shown in FIG. 13B, the resist mask RM4 is removed from the resist mask RM4 used for forming the
[0068]
Next, as shown in FIG. 13C, after an aluminum film 6 for forming a source electrode or the like is formed on the surface side of the first
[0069]
Next, the aluminum film 6 is etched through the resist mask RM5, and as shown in FIG. 13D, a source made of an aluminum film electrically connected to the
[0070]
In the present embodiment, when the aluminum film 6 is etched to form the data line and the
[0071]
Specifically, as shown in FIG. 7, a plurality of stepped portions (intersections) existing under the data line 30 (upper layer wiring), that is, stepped portions X2, X3 intersecting with the
[0072]
Next, as shown in FIG. 13E, the resist mask RM5 is removed from the resist mask RM5 used for forming the
[0073]
Next, as shown in FIG. 14A, an insulating
[0074]
Next, a resist mask RM6 for forming a contact hole in the second
[0075]
Next, the second
[0076]
Next, as shown in FIG. 14C, the resist mask RM6 is removed from the resist mask RM6 used to form the
[0077]
Next, as shown in FIG. 14D, an ITO film 9 (Indium Tin Oxide) having a thickness of about 400 angstroms to about 2000 angstroms for forming the drain electrode is formed on the surface side of the second interlayer insulating film 7. ) Is formed by sputtering or the like, and then a resist mask RM7 for patterning the ITO film 9 is formed by using a photolithography technique.
[0078]
Next, the ITO film 9 is etched through the resist mask RM7, and as shown in FIG. 15A, the
[0079]
Thereafter, as shown in FIG. 15B, the resist mask RM7 is removed from the resist mask RM7 used for forming the
[0080]
(Other embodiments)
In the embodiments described above with reference to FIGS. 1 to 15, instead of providing the data line driving
[0081]
Since the liquid crystal device in each embodiment described above is applied to, for example, a color liquid crystal projector, three liquid crystal devices are used as RGB light valves, and each panel has a dichroic for RGB color separation. Each color light separated through the mirror is incident as projection light. Therefore, in each embodiment, the
[0082]
In addition, the switching element provided in each pixel has been described as a normal staggered type or coplanar type polysilicon TFT, but other types of TFTs such as an inverted staggered type TFT and an amorphous silicon TFT are also used. Each embodiment is effective.
[0083]
Furthermore, as a switching element of each pixel of the liquid crystal device, a two-terminal nonlinear element such as TFD or MIM may be used instead of the TFT. In this case, one of the scanning line and the data line is provided on the counter substrate to form a striped counter electrode, and the other is provided on the element array substrate so as to be connected to each pixel electrode via each TFD element or the like. What is necessary is just to comprise. Alternatively, each pixel of the liquid crystal device may be configured as a passive matrix liquid crystal device without providing a switching element.
[0084]
(Electronics)
Next, an embodiment of an electronic apparatus including the electro-optical device (liquid crystal device or the like) 300 described in detail above will be described with reference to FIGS.
[0085]
First, FIG. 16 illustrates a schematic configuration of an electronic apparatus including the
[0086]
In FIG. 16, the electronic device includes a display
[0087]
Next, FIGS. 17 to 18 show specific examples of the electronic apparatus configured as described above.
[0088]
In FIG. 17, a
[0089]
In FIG. 18, a laptop personal computer (PC) 1200 compatible with multimedia, which is another example of an electronic device, includes the above-described
[0090]
In addition to the electronic devices described above with reference to FIGS. 16 to 18, a liquid crystal television, a viewfinder type or a monitor direct-view type video tape recorder, a digital camera, a car navigation device, an electronic notebook, a calculator, a word processor, Examples of electronic devices include workstations (EWS), mobile phones, videophones, POS terminals, devices equipped with touch panels, and the like.
[Brief description of the drawings]
FIG. 1 is a plan view of an active matrix substrate according to an embodiment as viewed from the side of a counter substrate together with components formed thereon.
FIG. 2 is a cross-sectional view taken along the line HH ′ of FIG.
FIG. 3 is a block diagram schematically showing a configuration of an active matrix substrate.
4 is an enlarged plan view showing a corner portion of a pixel portion of the active matrix substrate shown in FIG. 3. FIG.
FIG. 5 is an equivalent circuit diagram of a pixel on the active matrix substrate shown in FIG. 3;
6 is a cross-sectional view taken along line AA ′ of the pixel TFT portion of FIG. 4. FIG.
FIG. 7 is a plan view for explaining the widening of the data line in the embodiment;
FIG. 8 is a plan view for explaining another form of widening of the data line.
FIG. 9 is a plan view for explaining the widening of a data line in a device having a dual gate structure.
10 is a cross-sectional view taken along each cutting line in FIG.
FIG. 11 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal device in order.
FIG. 12 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal device in order.
FIG. 13 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal device in order.
FIG. 14 is a process diagram (part 4) illustrating the manufacturing process of the liquid crystal device in order.
FIG. 15 is a process diagram (part 5) illustrating the manufacturing process of the liquid crystal device in order.
FIG. 16 is a block diagram showing a schematic configuration of an embodiment of an electronic apparatus according to the invention.
FIG. 17 is a cross-sectional view illustrating a liquid crystal projector as an example of an electronic apparatus.
FIG. 18 is a front view showing a personal computer as another example of an electronic apparatus.
19A and 19B are diagrams for explaining thinning of data lines in the related art, in which FIG. 19A is a plan view and FIG. 19B is a cross-sectional view.
FIG. 20 is a plan view for explaining a gap generated along a conventional data line.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b: low concentration source region (source side LDD region)
1c: Low concentration drain region (drain side LDD region)
1d ... High concentration source region
1e ... High concentration drain region
1f: first storage capacitor electrode
2 ... Gate insulation film
3a ... Gate electrode
3b: Capacitance line (second storage capacitor electrode)
4. First interlayer insulating film
4a ... 1st contact hole
4b ... second contact hole
6a ... Source electrode
7. Second interlayer insulating film
8a ... Third contact hole
9a: Pixel electrode
10 ... Insulating substrate
11: Pixel part (screen display area)
12 ... Insulating film
16 ... Alignment film
20 ... Scanning line
22 ... Second light shielding film
23 ... Alignment film
30 ... Data line
32 ... Counter electrode
39 ... Liquid crystal layer (electro-optic material layer)
41. Insulating film
50 ... TFT for pixel switching
59 ... Sealant
71 ... Storage capacity
60. Data line driving circuit
70 Scanning line drive circuit
100: Active matrix substrate
200 ... Counter substrate
300: Electro-optical device (liquid crystal device)
Claims (9)
前記第1の配線に沿って、かつ前記第1の配線の下層側に、前記容量線から延長された保持容量電極が設けられており、
前記第2の配線と前記保持容量電極の端部との間には、前記保持容量電極が形成されない隙間部分を有し、
該隙間部分において、前記第1の配線は、前記保持容量電極に重ならない領域の幅が、前記保持容量電極と重なる領域の幅よりも広い拡幅部を有し、
該拡幅部は、前記隙間部分を遮光する遮光部とされてなることを特徴とするアクティブマトリクス基板。The substrate includes at least a switching element provided corresponding to the intersection of the plurality of first wirings and the plurality of second wirings, a pixel electrode connected to the switching element, and a capacitor line. In an active matrix substrate,
A storage capacitor electrode extended from the capacitor line is provided along the first wiring and on the lower layer side of the first wiring,
Between the second wiring and the end of the storage capacitor electrode, there is a gap portion where the storage capacitor electrode is not formed,
In the gap portion, the first wiring has a widened portion in which a width of a region not overlapping with the storage capacitor electrode is wider than a width of a region overlapping with the storage capacitor electrode,
The widened portion is a light shielding portion that shields light from the gap portion.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22433099A JP3835068B2 (en) | 1999-08-06 | 1999-08-06 | Active matrix substrate, electro-optical device, and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22433099A JP3835068B2 (en) | 1999-08-06 | 1999-08-06 | Active matrix substrate, electro-optical device, and electronic apparatus |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006003306A Division JP2006126867A (en) | 2006-01-11 | 2006-01-11 | Active matrix substrate, and electrical optical apparatus, and electronic equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001051295A JP2001051295A (en) | 2001-02-23 |
JP3835068B2 true JP3835068B2 (en) | 2006-10-18 |
Family
ID=16812075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22433099A Expired - Lifetime JP3835068B2 (en) | 1999-08-06 | 1999-08-06 | Active matrix substrate, electro-optical device, and electronic apparatus |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3835068B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100446966B1 (en) * | 2001-12-29 | 2004-09-01 | 엘지.필립스 엘시디 주식회사 | Liquid crystal display device |
JP2003307746A (en) * | 2002-02-12 | 2003-10-31 | Seiko Epson Corp | Electro-optical device and electronic equipment |
JP4957190B2 (en) | 2006-02-21 | 2012-06-20 | セイコーエプソン株式会社 | Electro-optical device and electronic apparatus |
WO2012053399A1 (en) * | 2010-10-18 | 2012-04-26 | シャープ株式会社 | Liquid crystal display device |
-
1999
- 1999-08-06 JP JP22433099A patent/JP3835068B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001051295A (en) | 2001-02-23 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051104 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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