JP3834935B2 - Print processing device - Google Patents

Description

【００４８】
画像処理部３１２は、命令実行部３１１から入力された命令の引数である入力画像ヘッダと入力画像データを受け取り、ヘッダに付加された圧縮ＩＤをみて、もし、圧縮された画像が入力された場合には、圧縮を伸長し、描画状態記憶部３１３から獲得した変換マトリックスを使ってアフィン変換する。さらに、場合によっては、処理後の画像を圧縮し、出力画像ヘッダと出力画像データを生成してバンド分解管理部３１９へ転送する。この圧縮にはもともとＰＤＬ側で画像データを圧縮していた圧縮方式を使用するのが通常だが、必ずしもそのようにする必要はない。例えばＰＤＬ側でＤＴＣで圧縮されていた場合、それをＤＴＣで圧縮してもよいし、ＬＺＷ（Ｌｅｍｐｅｌ Ｚｉｖ ＆ Ｗｅｌｃｈ）で圧縮してもよい。また圧縮を行わなくてもよい。また実行されるアフィン変換では、中間データバッファのメモリを削減するために、特別に出力装置の解像度より小さい解像度用にアフィン変換しておいてもよい。
【００４９】
描画状態記憶部３１３は、命令実行部３１１から受け取った命令に含まれる引数の値で、例えば表１に示したアンダーラインの無い情報についての値の設定を行い、それらを記憶する。また、画像処理部３１２、ベクターデータ生成部３１４、マトリックス変換部３１６、ショートベクター生成部３１７、台形データ管理部３２０などの要求に従って、それらの値を転送する。
【００５０】
ベクターデータ生成部３１４では、命令実行部３１１から送られてきた命令と引数、および描画状態記憶部３１３の値を使用して、塗りつぶし描画を除く、新たに描画するためのベクターデータを生成する。まず文字描画の場合について説明する。引数で与えられた文字コードと描画状態記憶部から獲得したフォントＩＤをフォント管理部へ転送して、文字のアウトラインデータを獲得する。獲得したアウトラインデータには、描画原点（カレントポイント）の情報が含まれていないので、描画状態記憶部３１３から獲得したカレントポイントのオフセットをアウトラインデータに加えることによって、目的のベクターデータを生成する。画像描画の場合には、引数で与えられた画像ヘッダの縦と横のサイズから、そのサイズに対する矩形ベクターを生成し、描画状態記憶部３１３から獲得したカレントポイントのオフセットを加えることで目的のベクターデータを生成する。ストローク描画の場合は、引数で与えられたベクターと描画状態記憶部３１３から獲得した各種の線属性から、図４に示すような太さを持った線のアウトラインベクターを生成する。このように生成したベクター（塗りつぶし描画の場合は命令実行部３１１から直接受け取ったベクター）を、マトリックス変換部３１６へ転送する。
【００５１】
フォント管理部３１５は、各種フォントに対するアウトラインベクターデータを記憶するとともに、与えられた文字コードとフォントＩＤによって、その文字に対するアウトラインベクターデータを提供する。
【００５２】
マトリックス変換部３１６は、ベクターデータ生成部３１４から受け取ったベクターデータを、描画状態記憶部３１３から獲得した変換マトリックスによってアフィン変換する。このアフィン変換の主な目的は、アプリケーションの解像度（座標系）からプリンタの解像度（座標系）に変換するためのものである。変換マトリックスには下式（１）に示すような３ｘ３のものが使われ、入力ベクターデータ（Ｘｎ，Ｙｎ）は、出力ベクターデータ（Ｘｎ’，Ｙｎ’）に変換されてショートベクター生成部３１７へ送られる。
【００５３】
【数１】

【００５４】
ショートベクター生成部３１７は、入力されたベクターの中に曲線のベクターがある場合に、その曲線のベクターを、誤差が描画状態記憶部３１３から獲得したフラットネス（ｆｌａｔｎｅｓｓ）値より小さくなるように、複数のショートベクターで近似する処理を行う。例えば曲線のベクターには、図５に示す４つの制御点で表現されるベジエ曲線が使われる。この場合ショートベクター化の処理は、図５に示す通りベジエ曲線を再帰的に分割し、高さ（距離ｄ）がフラットネスで与えられた値より小さくなった時点で分割を終了する。そして分割された各ベジエ曲線の始点と終点を順番に結ぶことにより、ショートベクター化が完了する。生成されたショートベクターは、台形データ生成部３１８へ送られる。
【００５５】
台形データ生成部３１８は、入力されたベクターデータから、描画領域を示す台形データ（三角形の場合もあるがデータ構造は台形と同じである）の集合を生成する。例えば図６（ａ）に示す太線で示された多角形のベクターは、４つの台形により描画領域が示される。尚、この台形は出力装置のスキャンラインに平行な２辺を持った台形であり、１つの台形は図６（ｂ）に示すように（ｓｘ，ｓｙ，ｘ０，ｘ１，ｘ２，ｈ）の６つのデータで表現される。生成された台形は、バンド分解管理部３１９へ送られる。
【００５６】
バンド分解管理部３１９は、入力された台形データのうち複数のバンドにまたがる台形データをバンド毎の台形データに分割する。例えば図７では、４つの台形データがバンド分解部によって６つの台形データに分割される。さらに、バンド毎に入力された台形データに付加情報をつけて中間データを生成する。付加情報は、中間データを管理するための管理情報、展開処理部４で処理する内容を表すハードウェア構成ＩＤおよび台形データを何色で塗りつぶすかを示す色情報である。文字／図形の描画命令に対する管理情報は、どのバンドに属するかを示すためのバンドＩＤ、オブジェクトＩＤ、オブジェクトの種類、台形数のデータ、およびその台形データ集合に対する外接矩形データである。オブジェクトＩＤとは、１回の描画命令に対して割り当てられる識別番号であり、オブジェクトの種類とは、文字、図形、または、画像など描画される対象に対する識別データである。また、ハードウェア構成ＩＤは、展開処理部４での処理を示すＩＤであり、色情報は例えばＣ、Ｍ、Ｙ、Ｂｋの値である。
【００５７】
これらの付加情報は、図８（ａ）に示すように、描画命令によって生成されたバンド毎の台形データの前に付加される。このように、オブジェクトは、一組の描画属性が付加された複数の台形データによって構成される。また、中間データは、このようなオブジェクトに対するデータの集合である。画像の描画命令に対する管理情報は文字／図形と同じであるが、画像ヘッダと画像データは、色情報の代替となる。また図８（ｂ）に示すように、画像ヘッダと画像データは、描画命令によって生成されたバンド毎の台形データそれぞれに対して１つずつ付加される。
【００５８】
画像ヘッダと画像データは画像処理部３１２から入力されるが、中間データとして付加される画像データは、図９に示すように変換された画像を示すベクターの最小矩形に対する画像データであってもよいし、各台形毎の最小矩形に対する画像データであってもよい。さらに画像データは容量が大きくなるため、圧縮された形で格納されていてもよい。画像ヘッダは、画像の大きさを表すパラメータの他に、色変換の処理の種類や、圧縮方式の種類も含んでいる。
【００５９】
最後に、ハードウェア構成について説明する。ハードウェア構成ＩＤは、展開処理部４により実行される処理に応じたコード情報であり、表２のような処理を意味する。これらは、再構成可能ハードウェアの規模と実行される処理内容に応じて、中間データ生成部３２において、実際の再構成可能展開部４０の回路構成と１対１に対応する構成ＩＤとして中間データに付加される。
【００６０】
【表２】

【００６１】
中間データ生成部３２が出力するデータは、中間データ記憶部３３へ送られ、中間データ記憶部３３でバンドＩＤを解釈して、バンド毎にまとめて記憶される。また、字句解析部３１でページの出力コマンドを解釈すると、ＥＯＰ（ＥｎｄＯｆ Ｐａｇｅ）が中間データ生成部３２を経由して、中間データ記憶部３３へ送られ、中間データ記憶部３３に記憶された各バンドの最終データには、ＥＯＤ（Ｅｎｄ Ｏｆ Ｄａｔａ）を表すデータを付加され、バンドデータの終了を明確にしている。このＥＯＰは、展開処理部４にも送られ、展開処理部４の処理を起動する。
【００６２】
次に、展開処理部４について詳細に説明する。図１０に、再構成可能展開部４０のブロック図を示す。変換処理部３で生成されたバンド毎の中間データは、中間データ転送制御部４０１により読み込まれ、メモリ部４０２の入力バッファＡ４０２−１あるいは入力バッファＢ４０２−２へ書き込まれる。再構成ハードウェア部４０３は、入力バッファＡ４０２−１あるいはバンドバッファＢ４０２−２から中間データを読み込んで、展開してバンドバッファＡ４０２−３あるいはバンドバッファＢ４０２−４へ描画する。印字データ転送制御部４０４は、描画済みのバンドバッファＡ４０２−３、あるいはバンドバッファＢ４０２−４から展開された印字データを読み込み、これを読み込んだワード毎にシリアル変換して、シリアル出力クロック信号に同期して出力部５へ出力する。リフレッシュ制御部４０５は、入力バッファＡ４０２−１、入力バッファＢ４０２−２、バンドバッファＡ４０２−３、バンドバッファＢ４０２−４、ワーク領域４０２−５からなるメモリ部４０２のリフレッシュを制御する。アービトレーション部４０６は、リフレッシュ制御部４０５、中間データ転送制御部４０１、印字データ転送制御部４０４、再構成ハードウェア部４０３、再構成制御部４１それぞれがメモリ部４２をアクセスする際に、それぞれのブロックに割り当てられたアクセスのプライオリテイに応じてアービトレーション制御を行う。
【００６３】
入力バッファとバンドバッファの使用方法について説明する。図１１（ａ）及び図１１（ｂ）はそれぞれ、入力バッファＡと入力バッファＢに中間データを入力中の、各バッファの使用状態を示すものである。図１１（ａ）においては、バンドｉに対応する中間データを入力バッファＡに入力中であり、入力バッファＢには既にバンド（ｉ−１）に対応する中間データが入力済みである。再構成ハードウェア部４０３は入力バッファＢに蓄えられた中間データを読み出して、これを展開して、バンドバッファＢに描画する。バンドバッファＡには、バンド（ｉ−２）に対応する中間データを展開描画した結果の印字データが蓄えられており、印字データ転送制御部４０４はこれを出力部５に読み出している。
【００６４】
図１１（ｂ）においては、バンド（ｉ＋１）に対応する中間データを入力バッファＢに入力中であり、入力バッファＡには既にバンドｉに対応する中間データが入力済みである。再構成ハードウェア部４０３は、入力バッファＡに蓄えられた中間データを読み出してこれを展開し、バンドバッファＡに描画する。バンドバッファＢには、バンド（ｉ−１）に対応する中間データを展開描画した結果の印字データが蓄えられており、印字データ転送制御部４０４はこれを出力部５に読み出している。
【００６５】
ワーク領域４０２−５は、展開処理部４が変換処理部３から入力した中間データを展開するときに、必要に応じて一時的なワーク領域として用いられる。
【００６６】
再構成可能展開部４０における変換処理部３が出力した中間データを展開する手順を説明する。再構成制御部４１は、入力バッファからハードウェア構成ＩＤとオブジェクトＩＤとを入力して、図１２に示すフローチャートに従って再構成ハードウェア部４０３を制御する。再構成制御部４１が行う処理は、図１２に示すＳ１からＳ７の７つのステップからなる。まず、Ｓ１において次に処理するオブジェクトのハードウェア構成ＩＤが直前に処理したハードウェア構成ＩＤと同じであるかどうかを調べる。同じであれば、構成データを再構成ハードウェア部４０３に新たに書き込む必要はないので、Ｓ５の処理に移る。違う場合には、Ｓ３において、ハードウェア構成ＩＤに基づいて、構成データ管理部４２から構成データを読み出して、Ｓ４において、当該構成データを再構成ハードウェア部４０３に書き込む。Ｓ５において、再構成ハードウェア部４０３に、処理するオブジェクトおよび処理の開始を知らせるための開始信号を送る。Ｓ６において、再構成ハードウェア部４０３での処理が終わるまで待つ。Ｓ７において、現在処理中のバンドにさらに処理すべきオブジェクトがあるかどうかを調べる。あれば、Ｓ１に戻り、なければ終了する。
【００６７】
図１３に構成データ管理部４２の構成を示す。変換テーブル４２１は、ハードウェア構成ＩＤを入力して、構成コード記憶領域４２２の開始アドレスとデータ長を出力するテーブルである。構成コード記憶領域４２２は、実際のハードウェア構成ＩＤに対する構成データが記憶される領域で、各エントリーは可変長である。制御部４２３は、読み出し制御部４２３−１と、追加更新部４２３−２とからなる。読み出し制御部４２３−１は、再構成制御部４１から読み出し信号とハードウェア構成ＩＤを入力して、変換テーブル４２１に当該ハードウェア構成ＩＤを出力することにより、構成データの構成コード記憶領域４２２上のアドレスとデータ長を入力する。次に、読み出し制御部４２３−１は、係るアドレスを構成コード記憶領域４２２に出力して、データ長分のハードウェア構成ＩＤに対応する構成データを構成コード記憶領域４２２から読み出して、再構成制御部４１に出力する。追加更新部４２３−２は、図示されていないホスト計算機などを経由して送られる構成データを追加または更新するための制御部で、変換テーブル４２１のエントリと構成コード記憶領域４２２の構成データを追加したり、削除したり、または更新したりする。構成コード記憶領域４２２には、単一の機能を処理するさまざまな回路構成に対応した構成データ、同一の機能が複数個ある並列的な回路構成に対応した構成データ、異なる機能が複数個あるパイプライン的な回路構成に対応した構成データを備えている。
【００６８】
次に、再構成ハードウェア部４０３の具体的な構成と処理内容について例をあげて説明する。再構成ハードウェア部４０３は、構成データ管理部４２が管理記憶する構成データを再構成制御部４１の制御により書き込むことにより、機能を変えることができる処理ブロックである。典型的には、再構成ハードウェア部４０３は、ＸＩＬＩＮＸ社のＦＰＧＡあるいは同等の構成要素によって構成される。
【００６９】
図１４は、ＦＰＧＡを用いて構成された再構成ハードウェア部４０３を示す。図１４において、再構成ハードウェア部４０３は、制御部４６１０、ＦＰＧＡユニット４６２０、およびレジスタ群４６３０を含んで構成される。レジスタ群４６３０は、構成データ管理部４２から送られてくる構成データを記憶するものである。ＦＰＧＡユニット４６２０の機能は、レジスタ群４６３０に保持されている構成データによって決定される。制御部４６１０は、レジスタ群４６３０のデータの入出力や、ＦＰＧＡユニット４６２０の動作タイミングを制御するものである。
【００７０】
ＦＰＧＡユニット４６２０は、図１５に示すように、複数の論理ブロック４６２１、複数のクロスポイントスイッチ４６２２および複数のスイッチマトリックス４６２３を含んで構成される。論理ブロック４６２１は、図１６に示すようにルックアップテーブル４６２１Ａ、セレクタ４６２１Ｂ、およびフリップフロップ４６２１Ｃを含んで構成される。ルックアップテーブル４６２１Ａには、所望の真理値表が実装されている。このルックアップテーブル４６２１Ａの真理値表およびセレクタ４６２１Ｂの切り替え入力信号は、レジスタ群４６３０に保持されている値、すなわち構成データの一部によって決定される。また、クロスポイントスイッチ４６２２およびスイッチマトリックス４６２３は、それぞれ図１７および図１８に示すように構成することができる。
【００７１】
再構成ハードウェア部４０３は、図１４で示すＦＰＧＡに限らず、例えば複数の演算処理装置（算術論理演算ユニット）を設け、各演算処理装置の入出力のフローを切り替え装置で制御するように構成してもよい。この場合、例えば図１５の論理ブロック４６２１として演算処理装置を配置すればよい。また、クロスポイントスイッチ４６２２やスイッチマトリックス４６２３のかわりに単純なゲートを用いるようにしてもよい。
【００７２】
再構成ハードウェア部４０３の機能を表す機能ブロック図は、書き込まれる構成データによって可変である。図１９において、再構成ハードウェア部４０３の構成および動作を説明する。図１９において４０３−１は、ハードウェア構成ＩＤがＣｏｄｅ Ａに対応する処理回路であり、４０３−２は、ハードウェア構成ＩＤがＣｏｄｅ Ｇに対応する処理回路である。処理回路４０３−１の内部構成は、台形描画回路４６１とスクリーン処理回路４６２とからなる。処理回路４０３−２の内部構成は、画像伸長回路４８１、解像度変換回路４８２、色変換回路４８３、台形描画回路４８４、およびスクリーン処理回路４８５とからなる。再構成ハードウェア部４０３は、２個の処理回路４０３−１および３個の処理回路４０３−２からなる回路構成のように、同一の機能が複数個ある回路構成や、異なる機能が複数個ある回路構成による並列処理が可能である。また、処理回路４０３−２の内部構成のように、複数個の異なる機能間で入出力データをパイプライン的にやりとりするパイプライン的な動作も可能である。ハードウェア構成ＩＤがＣｏｄｅ Ａに対応する処理回路４０３−１とハードウェア構成ＩＤがＣｏｄｅ Ｇに対応する処理回路４０３−２のさらに詳細な構成と動作について説明する。
【００７３】
（ｉ）ハードウェア構成ＩＤがＣｏｄｅ Ａに対応する処理回路
処理回路４０３−１は、変換処理部３が生成した、図形に対する中間データを処理する。台形描画回路４６１は、入力した中間データをなす台形データ（ｓｘ，ｓｙ，ｘ０，ｘ１，ｘ２，ｈ）を、図２０に示されるような４点からなるデータ形式に変換して台形領域を描画する。図２１に、台形描画回路４６１のブロック図を示す。中間データ入力部４６３は、入力バッファから１つ１つの台形をなすデータを読み込んで、座標計算部Ａ４６４および座標計算部Ｂ４６５に台形データを出力する。座標計算部Ａ４６４は、台形の左側のエッジ（図２０のエッジＰ０Ｐ１）の座標計算を担当し、エッジ上の座標値をＰ０からＰ１に向かって順に出力する。座標計算部Ｂ４６５は、台形の右側のエッジ（図２０のエッジＰ２Ｐ３）の座標計算を担当し、エッジ上の座標値をＰ２からＰ３に向かって順に出力する。エッジ描画部４６６は、座標計算部Ａ４６４及び座標計算部Ｂ４６５から入力される座標値により、台形のｘ軸に平行な直線を描画する。
【００７４】
図２２は、座標計算部Ａ４６４および座標計算部Ｂ４６５の機能ブロック図を示したものである。入力された台形データ（ｓｘ，ｓｙ，ｘ０，ｘ１，ｘ２，ｈ）はＤＤＡパラメータ計算部４６７で４点の台形データ（Ｐ０，Ｐ１，Ｐ２，Ｐ３）に変換されて、傾きや残差の初期値などのＤＤＡのパラメータを計算し、ＤＤＡ処理部４６８に出力する。ＤＤＡ処理部４６８は、入力されたパラメータに基づいてＤＤＡ処理を行い、最後に求めた点に対する移動方向と移動量を出力する。座標更新部４６９は、入力された移動方向と移動量から現在保持している座標値を更新して出力する。座標の初期値は、中間データ入力部４６３によって設定される。
【００７５】
図２３は、エッジ描画部４６６のブロック図である。エッジ描画部４６６は、座標値Ａ／Ｂ及び画像データを入力して台形の内部領域を塗りつぶす。アドレス計算部４７０は、座標値Ａ／Ｂを入力して、描画するエッジ成分のアドレスを計算する。マスク演算部４７１は、座標値Ａ／Ｂの値を入力して、描画するワード中の有効なビットを表すマスクを出力する。データ演算部４７２は、固定的な色を表す色データを入力し、この値をワード分に展開してスクリーン処理回路に出力し、スクリーン処理した結果をＲｍｏｄＷ部４７３に出力する。ＲｍｏｄＷ部４７３は、入力されたアドレス、マスク、データを用いて以下の処理をすることにより描画を行う。まず、アドレスにより、バンドバッファからのデータを読み込む。これにより読み込まれたデータをＳｏｕｒｃｅ、マスクデータをＭａｓｋ、描画データをＤａｔａとすると、（Ｍａｓｋ＊Ｄａｔａ＋Ｍａｓｋ＃＊Ｓｏｕｒｃｅ）の値を演算して同一アドレスに書き戻す。ただし、＊は論理積、＋は論理和、＃は論理否定をそれぞれ表す。この処理は、描画するエッジが含まれるワード毎に繰り返し行われる。
【００７６】
また、スクリーン処理回路４６２は、最終的なガンマ補正とハーフトーンを行うための処理であり、図形を出力する場合に最適化したスクリーンパターンが設定されている。ハードウェア構成ＩＤがＣｏｄｅ Ｂの場合には、スクリーン処理が値最終的なガンマ補正と、ハーフトーンを行うための処理であり、文字を出力する場合に最適化したスクリーンパターンが設定されている。
【００７７】
（ｉ）ハードウェア構成ＩＤがＣｏｄｅ Ｇに対応する処理回路
処理回路４０３−２は、中間データが画素ごとに色の異なる画像を入力し、表２のＣｏｄｅ Ｇによって表される画像処理を行う。以下に画像処理の組み合わせが画像伸長処理、解像度変換、色空間変換、台形描画、およびスクリーン処理である場合の処理回路を説明する。
【００７８】
（伸長処理回路４８１）
入力された中間データである画像が、圧縮されており、伸長処理を要する場合には、伸長処理回路４８１は中間データをＪＰＥＧ等のアルゴリズムにより、伸長処理する。図２４に、伸長処理回路４８１の機能ブロック図を示す。中間データ入力部４８１−１は現在入力中の入力バッファから圧縮された画像データである中間データを入力する。ハフマン復号化部４８１−２は内臓されているハフマン復号化テーブルをもとに圧縮データをデコードする。逆量子化部４８１−３は、ハフマン復号化部４８１−２から入力されるデータを、内臓されている量子化テーブルをもとに、逆量子化して出力する。逆ＤＣＴ部４８１−４は、逆量子化部４８１−４から入力されるデータを、逆ＤＣＴ変換式によって変換して出力する。書き込み部４８１−５は逆ＤＣＴ部によって復号化された画像データをワーク領域４０２−５に書き込む。
【００７９】
（解像度変換回路４８２）
図２５に、解像度変換回路４８２の機能ブロック図を示す。画素データ入力部４８２−１は伸長処理した結果が書き込まれたワーク領域４０２−５から画素データを読み出す。画素の読み出しは、解像度変換式（１）の逆変換によって現在計算を行なっている画素の補間に必要な入力画素のみを読み出す。補間処理部４８２−２では、入力された画素データから変換後の画素の輝度をそれぞれの色成分について補間する。補間アルゴリズムは線形補間法により行なう。画素アドレス計算部４８２−３では、現在計算中の画素の座標からワーク領域４０２−５の書き込みアドレスを計算する。書き込み部では、画素アドレスと補間データをもとに新しい画素の値を書き込む。ワーク領域４０２−５において、入力画像と出力画像が割り当てられている領域は異なる領域である。
【００８０】
（色空間変換回路４８３）
図２６に、色空間変換回路４８３の機能ブロック図を示す。色空間変換は、ＲＧＢ空間の入力画像を印刷色であるＣＭＹＫ空間への変換を行なう。画素データ入力部４８３−１は、アフィン変換された結果を格納するワーク領域４０２−５上の画素データを１画素毎に入力する。テーブル変換部４８３−２はＲＧＢ画像データを入力して、ＣＹＭＫ各色の画像データを出力する。本実施例ではＣＭＹＫ色を色毎に処理するので、一度に１色の変換テーブルしか必要としない。４色同時に処理したい場合には、４色分の変換テーブルを内蔵する。また、変換テーブルはテーブル変換部４８３−２内に内臓され、テーブルの容量を削減するためにＲＧＢ各色につき９点の代表点をテーブルのアドレスとして持ち、さらに詳細なアドレス部による変換の値は次の補間処理部４８３−３で行なう。補間処理部４８３−３では、変換するＲＧＢ色空間の１点を囲む６点の代表点から３次元での線形補間処理により、詳細な変換値を求める。この過程を示したものが、図２７である。変換したいＲＧＢ空間の点Ｐに対して、テーブル変換部４８３−２で点Ｐを囲む３角柱の頂点となるような６点（ａ，ｂ，ｃ，ｄ，ｅ，ｆ）の変換値をルックアップテーブルで求め、これをもとに線形補間を行なう。書き込み部４８３−４は画素データ入力部４８３−１が入力した同一アドレスに変換結果を上書きする。
【００８１】
（台形処理回路４８４）
画像データを台形領域に描画するための台形描画回路４８４の構成は、基本的に、図２１に示した文字及び図形の台形処理のための機能ブロックと同じである。台形領域への画像の貼り付けは、図８（ｂ）に示したようになる。このとき、図２１での画像の描画に特有の相違点は、中間データ入力部４６３は、画像データをワーク領域４０２−５から入力し、エッジ描画部４６６に画像データを出力する。台形データを表す中間データは入力バッファから入力する。エッジ描画部４６６は、文字及び図形の場合と同様に、現在出力中のバンドバッファに出力画像を書き込む。
【００８２】
（スクリーン処理回路４８５）
スクリーン処理は、データとして保持している１色あたりの色数が、プリンタで表現できる１色あたりの色数より多い場合に、プリンタで表現できる色数の色値に変換すための処理である。この代表的な処理は、ハーフトーン処理と呼ばれ、ハーフトーンマトリックスというＮｘＭの閾値データを持ち、そのデータと画像データを色ごとに比較して、プリンタの色ごとの色値を決定するというものである。例えば１色あたり１ｂｉｔのプリンタに１色あたり８ｂｉｔで表現された画像データを処理する場合、ＮｘＭの閾値データのハーフトーンマトリックスには、０から２５５までの任意の値が記憶されている。そして実際の画像データの値とその画像の位置によって決まるハーフトーンマトリックス閾値データとを比較して、もし画像データのほうが大きければ、そのピクセルを印字する色値を出力して、そうでなければ、そのピクセルを印字しない色値を出力する。
【００８３】
以上が、処理するオブジェクトが画像データであり、展開処理ＩＤがＣｏｄｅＧに対応する処理の組み合わせ、すなわち、伸長処理、解像度変換、色空間変換、台形処理、スクリーン処理に対応した処理回路４０３−２の構成および当該処理回路４０３−２が行なう処理内容である。
【００８４】
再構成ハードウェア部４０３はアービトレーション部４０６を通じてメモリとの間で入出力を行ない展開結果をバンドバッファに格納する。
【００８５】
上記では、中間データ生成の処理を中間データ生成部３２で処理するように説明したが、この中間データ生成処理を、展開処理部４のハードウェア構成を変えることによって再構成可能展開部４０に実行させることも可能である。
【００８６】
これを図２８を使って説明する。例えば、中間データ生成部の命令実行部３１１に入力されたＬＺＷ圧縮された画像は、従来、画像処理部３１２によってＬＺＷで伸長し、マトリックス演算を行い、ＬＺＷで圧縮してバンド分解管理部３１９へ送っていた。この処理を、画像処理部３１２に代わって展開処理部４の持つ再構成可能展開部４０によって行わせるというものである。このような処理を行う再構成データをハードウェア構成ＩＤとともに構成データ管理部４１にあらかじめ登録しておき、画像処理部３１２に処理する画像が入力されたら、画像処理部３１２が処理の内容を解釈して、再構成可能展開部４０へハードウェア構成ＩＤによって、構成データ管理部から構成データを取得して、内部の再構成可能ハードウェアを再構成する。その後画像処理の手順に従って、送られてきた入力画像データを再構成可能ハードウェアを使って処理して、その処理結果として作成された画像データを画像処理部３１２へ送り返す。このような構成によって、再構成可能展開部４０の再構成可能資源を有効利用することができる。
【００８７】
このように再構成可能展開部４０の際構成ハードウェア部４０３をハードウェアクセラレータとして使用する場合において、処理すべき画像命令がある画像データに対して復数の画像処理を適用するものであり、再構成ハードウェア部４０３が並列動作するときの再構成制御部４１について以下に説明する。
【００８８】
再構成ハードウェア部４０３がハードウェアクセラレータとして使用される場合、画像処理部３１２において図２９のデータ形式で画像命令が構成され、当該画像命令は、画像処理部３１２から再構成展開部４０に転送される。図２９は、一組の画像ヘッダおよび画像データに対して複数の画像処理に対応するハードウェア構成ＩＤを含む画像命令を示している。以下、一つの画像処理に対応するハードウェア構成ＩＤまたは、二つ以上の画像処理に対応するハードウェア構成ＩＤの並びを画像処理列と呼ぶことにする。例えば、特定の画像データの一部を切り出し、切り出された画像データのガンマ補正をするカラーマップ変更処理を行い、カラーマップが変更された画像データの２倍の拡大処理を行い、さらに拡大された画像データの画素値を反転する画像命令に対応する画像処理列は、クリップ、ガンマ補正、（カラーマップの変更）、拡大、反転の構成データに対応するハードウェア構成ＩＤ、すなほち、Ｃｏｄｅ Ｈ、Ｃｏｄｅ Ｉ、Ｃｏｄｅ Ｋを含むものである（表２参照）。
【００８９】
図３０は、再構成制御部４１の構成例を示したものである。再構成制御部４１は、画像処理列入力部４１１、画像処理列記憶部４１２、並列処理可能性判断部４１３、再構成データ選択部４１４、及び第２の並列処理可能性判断部４１５から構成される。画像処理列入力部４１１は、再構成展開部４０から画像命令のハードウェア構成ＩＤに対応するデータを読み込み、画像処理列記憶部４１２に転送する。画像処理列記憶部４１２は、画像処理列を記憶保持する。並列処理可能性判断部４１３および第２の並列処理可能性判断部４１５は、画像処理列記憶部４１２に保持された画像処理列の並列処理が可能か否かを判断する。再構成データ選択部４１４は、並列処理可能性判断部４１３または第２の並列処理可能性判断部４１５の並列可能性の判断結果に基づいて、再構成可能展開部４０の再構成ハードウェア部４０３に構成すべき構成データ管理部４２の構成データを選択する。
【００９０】
図３１は、画像処理列記憶部４１２および並列処理可能性判断部４１３の構成例を示したものである。画像処理列記憶部４１２は、いわゆるＦＩＦＯ型記憶メモリ４１２−１から構成される。また、並列処理可能性判断部４１３は、画像処理比較部４１３−１および並列処理可能性決定表４１３−２から構成される。
【００９１】
再構成制御部４１における画像処理列の画像処理の手続きは図３２に示すようになる。まず、ステップ８（Ｓ８）において、画像処理列入力部４１１から入力された画像処理列は、画像処理列記憶部４１２に転送される。
【００９２】
画像処理列記憶部４１２に転送された画像処理列は、次のステップ９（Ｓ９）において、内部のＦＩＦＯ型記憶メモリ４１２−１に入力された順に格納される。例えば、図２９に示す画像命令の場合、画像処理列は、Ｃｏｄｅ Ｈ、Ｃｏｄｅ Ｉ、Ｃｏｄｅ Ｊ、Ｃｏｄｅ Ｋ、の順番でＦＩＦＯ型記憶メモリ４１２−１に記憶保持される。
【００９３】
次に、ステップ１０（Ｓ１０）において、ＦＩＦＯ型記憶メモリ４１２−１の先頭のハードウェア構成ＩＤおよび２番目のハードウェア構成ＩＤが、それぞれ先行する画像処理および後続する画像処理として並列処理可能性判断部４１３に転送され、並列処理可能性の判断が行われる。一例として、先頭のハードウェア構成ＩＤおよび２番目のハードウェア構成は、初期状態において、Ｃｏｄｅ Ｈ、およびＣｏｄｅ Ｉであり、先行する画像処理および後続する画像処理は、それぞれクリップおよび色空間変換である。
【００９４】
次に、ステップ１１（Ｓ１１）において、再構成データ選択部４１４において、ステップ１０においてなされた並列画像処理可能性判断の結果に基づいて、それらの画像処理列（先行する画像処理もしくは後続する画像処理または両者の画像処理）に対応する処理回路によって、再構成ハードウェア部４０３が構成される。
【００９５】
最後に、ステップ１２（Ｓ１２）において、当該再構成ハードウェア部４０３において画像処理が実行される。
【００９６】
次に、例外処理について補足する。例外として、入力された画像処理列が、ただ一つの場合、つまり画像命令が単一のハードウェア構成ＩＤで構成される場合は、当然前述した後続する画像処理は存在せず、ＦＩＦＯ型記憶メモリ４１２−１の先頭のハードウェア構成ＩＤは、それのみが並列処理可能性判断部４１３に転送される。この場合は、並列処理可能性判断部４１３は、当該ハードウェア構成ＩＤの意味する画像処理の並列処理可能性を判断することなく、直ちに当該ハードウェア構成ＩＤを再構成データ選択部４１４へ転送する。再構成データ選択部４１４は、当該ハードウェア構成ＩＤに対応する所定の構成データによって再構成ハードウェア部４０３を構成し、係る再構成ハードウェア部４０３が画像処理を実行する。
【００９７】
図３３および図３４は、ともに並列処理可能性判断部４１３の内部の並列処理可能性決定表４１３−２の例を示した図である。以下、これらの図を使用して上述のステップ１０における画像処理列の並列処理可能性判断の手続について詳細に説明する。
【００９８】
並列処理可能性判断部４１３は、画像処理列比較部４１３−１および並列処理可能性決定表４１３−２から構成される。画像処理列記憶部４１２のＦＩＦＯ型記憶メモリ４１２−１から転送された前述の先行する画像処理および後続する画像処理は、当該画像処理列比較部４１３−１に入力される。この画像処理列比較部４１３−１は、先行する画像処理および後続する画像処理から構成される問い合わせデータを作成し、かつ該問い合わせデータを並列処理可能性決定表４１３−２に転送する。該並列処理可能性決定表４１３−２は、先行する画像処理、後続する画像処理およびそれらに関連する並列処理可能性データを結び付けるものである。画像処理列比較部４１３−１から当該問い合わせデータを受取った並列処理可能性決定表４１３−２は、問い合わせデータに関連する並列処理可能性データを再構成データ選択部４１４へ転送する。再構成データ選択部４１４は、当該並列処理可能性データに応じて、再構成ハードウェア部４０３を構成すべき構成データを選択する。
【００９９】
図３４は、先行する画像処理および後続する画像処理として、クリップ処理およびカラーマップ変更処理を意味するＣｏｄｅ Ｈ、およびＣｏｄｅ Ｉから係る問い合わせデータが構成されることを示している。
【０１００】
並列処理可能性判断部４１３の並列処理可能性決定表４１３−２による並列処理可能性判断は、問い合わせデータの内容、つまり先行する画像処理および後続する画像処理の内容によって以下の４つの場合に分類される。
【０１０１】
（ａ）先行する画像処理および後続する画像処理がともに画像データの位置に依存する画像処理である場合。
（ｂ）先行する画像処理が画像データの位置に独立な画像処理であり、後続する画像処理が画像データの位置に依存する画像処理である場合。
（ｃ）先行する画像処理画画像データの位置に依存する画像処理であり、後続する画像処理が、画像データの位置に独立な画像処理である場合。
（ｄ）先行する画像処理および後続する画像処理がともに画像データの位置に独立な画像処理である場合。
【０１０２】
図３３および図３４中の符号（ａ）ないし（ｄ）は、上記の符号に対応するものである。ここで、図３４のように画像データの位置に依存する画像処理としては、クリップ処理（特定領域の画像データの切り出し処理）等が考えられ、画像データの位置に独立な画像処理としては、カラーマップの変更処理等が考えられる。
【０１０３】
（ｂ）および（ｃ）の場合は、並列処理可能な場合、すなわち、先行する画像処理と後続する画像処理とを相異なる処理回路で同時に処理できる場合であり、並列処理可能性決定表４１３−２は、並列処理「可能」の並列処理可能性データを再構成データ選択部４１４に転送する。例えば、クリップ処理とカラーマップの変更とは、相異なる処理回路で並列処理することができる。このような場合には、図３６のようにＣｏｄｅ ＨおよびＣｏｄｅ Ｉに対応する構成データによって再構成ハードウェア４０３をＣｏｄｅ Ｈ処理回路４０３−３およびＣｏｄｅ Ｉ処理回路４０３−４で構成し、並列処理することができる。
【０１０４】
（ｄ）の場合は、並列処理不可能な場合、すなわち先行する画像処理と後続する画像処理とを相異なる処理回路で同時に処理できない場合であり、並列処理可能性決定表４１３−２は、並列処理「不可能」の並列処理可能性データを再構成データ選択部４１４に転送する。例えば、画像全体のＲＧＢ画像データからＨＶＣ画像データへの第１の色空間変換処理と、画像全体のＨＶＣ画像データからＣＭＹＫ画像データへの第２の色空間変換処理とは、相異なる処理回路で並列処理することはできない。なぜなら、後続する第２の色空間変換処理は、先行する第１の色空間変換処理が決定されていなければ処理できないからである。つまり、後続する第２の色空間変換処理は、先行する第１の色空間変換処理の情報を必要とするからである。ここで、ＨＶＣ画像データのＨは、色相（Ｈｕｅ）、Ｖは明度（Ｖａｌｕｅ）、Ｃは、彩度（Ｃｈｒｏｍａ）を意味する。このような場合、図３６に示すように画像全体のＲＧＢ画像データからＨＶＣ画像データへの第１の色空間変換処理を行うＣｏｄｅ Ｉ処理回路４０３−５および画像全体のＨＶＣ画像データからＣＭＹＫ画像データへの第２の色空間変換処理回路４０３−６によって再構成ハードウェア４０３を構成し、逐次処理することができる。あるいは、まず、画像全体のＲＧＢ画像データからＨＶＣ画像データへの第１の色空間変換処理を行うＣｏｄｅ Ｉ処理回路のみによって再構成ハードウェア４０３を構成し、係る処理を実行し、続いて、画像全体のＨＶＣ画像データからＣＭＹＫ画像データへの第２の色空間変換処理を行うＣｏｄｅ Ｉ処理回路のみによって再構成ハードウェア４０３を構成し、係る処理を行うようにしてもよい。
【０１０５】
（ａ）の場合は、並列処理可能な場合とそうでない場合とが考えられ、並列処理可能性決定表４１３−２の並列処理可能性データは「不定」となるが、この「不定」となった並列処理可能性データは、再構成データ選択部４１４へは転送されない。この（ａ）の場合に、並列処理可能性判断部４１３は、画像処理列比較部４１３−１から並列処理可能性決定表４１３−２へ転送された前記問合わせデータを、第２の並列処理可能性判断部４１５に転送する。該第２の並列処理可能性判断部４１５において並列処理可能性の判断を行い、その判断結果（並列処理可能又は並列処理不可能）を並列処理可能性データとして再構成データ選択部４１４へ転送する。
【０１０６】
図３５は、該第２の並列処理可能性判断部４１５が第２の並列処理可能性決定表４１から構成されていることを示す。例えば、先行する画像処理が第１のクリップ処理であり、後続する画像処理が第２のクリップ処理であるとき、第１のクリップ処理と第２のクリップ処理の対象とする領域を各処理が相互に参照しない場合と参照する場合によって並列処理可能か否かを区別することができる。図３５のように、それらのクリップ処理の対象とする領域が重複しているとき、すなわち係る画像データが排他的でないときには、相異なる処理回路で並列処理することはできない。よって、該第２の並列処理可能性判断部４１５は、再構成データ選択部４１４に並列処理「不可能」の画像処理可能性データを転送する。一方、それらのクリップ処理の対象とする領域が重複していないとき、すなわち係る画像データが排他的であるときには、相異なる処理回路で各クリップ処理を並列処理することができる。よって、該第２の並列処理可能性判断部４１５は、再構成データ選択部４１４に並列し処理「可能」の画像処理可能性データを転送する。前者の場合、すなわち並列処理できない場合には、図３６に示すように、先行する第１のクリップ処理を行うＣｏｄｅ Ｈ処理回路４０３−９および後続する第２のクリップ処理を行うＣｏｄｅ Ｈ処理回路４０３−１０によって再構成ハードウェア４０３を構成し、逐次処理を行なうことができる。あるいは、再構成ハードウェア４０３を単一のＣｏｄｅ Ｈ処理回路で構成し、まず、先行する第１のクリップ処理を行い、続いて後続する第２のクリップ処理を行なうようにすることもできる。後者の場合、すなわち並列処理できる場合には、図３６に示すように複数のＣｏｄｅ Ｈ処理回路４０３−７および４０３−８によって再構成ハードウェア４０３を構成し、並列処理することができる。
【０１０７】
なお、図３６中の符号（ｂ）乃至（ｅ）は、図３３乃至図３５中の符号および前述の説明における符号と一致している。
【０１０８】
並列処理可能性決定表４１３−２は、データベースとして実装することもできる。図３４は、先行する画像処理、後続する画像処理およびそれらに関する並列処理可能性データをデータベースとして表現した場合に、画像処理列比較部４１３−１から問合わせデータとして「先行する画像処理がクリップ処理」かつ「後続する画像処理が色変換処理」が入力されたときに、並列処理可能性決定表４１３−２から再構成データ選択部４１４へ並列処理可能性データとして「可能」が出力されているようすを表す。登録される先行する画像処理又は後続する画像処理としては、他に「拡大」又は「画素値の反転」などが考えられる。同様に、第２の並列処理可能性決定表４１もデータベースとして実装することもできる。
【０１０９】
画像処理列記憶部４１２における画像処理列を格納するための記憶メモリは、上記のようなＦＩＦＯ型記憶メモリではなく、いわゆるスタック型記憶メモリとすることができる。この場合には、前記の先行する画像処理および後続する画像処理として、最初に格納した画像処理および二番目に格納した画像処理をそれぞれ並列処理可能性判断部４１３の画像処理列比較部４１３−１に転送できるように再構成制御部４１を構成する必要がある。
【０１１０】
なお、上記の説明で並列処理不可能とした場合であっても、従来技術を用いて画像データを適切な部分領域に分割して並列処理を実行することは、もちろん可能である。
【０１１１】
次に、前記の代替できる部分について説明する。前記並列処理可能性判断部４１３は、処理すべき画像データの位置に依存する画像処理と該画像データの位置に独立な画像処理との区別により並列処理可能性の可否を判断することの代替として、処理すべき画像データの画素値に依存する画像処理と該画像データの画素値に独立な画像処理との区別により並列処理可能異性の可否を判断するように並列処理可能性決定表４１３−２を構成することもできる。また、第２の並列処理可能性判断部４１５は、比較した前記画像処理列がともに処理すべき画像データの画素値に依存する画像処理である場合には、さらに参照する該画像データの位置を比較することによって、相異なる処理回路が相互に重複した画像データを参照するか否かの区別にり並列処理可能性の可否を判断するように第２の並列処理可能性決定表４１を構成することもできる。
【０１１２】
例えば、いわゆるカラーマップ付きの画像データの画像処理を想定した場合に、画像データの画素値に独立な画像処理としてカラーマップの削除なども考えられる。また、画像データの画素値に依存する画像処理としていわゆる畳み込みフィルタリング処理などが考えられる。
【０１１３】
【発明の効果】
上述したように本発明の印刷処理装置においては、並列処理可能性判断手段によって、処理すべき連続した複数の画像処理列の先頭から順に、連続した二つの画像処理列の機能を比較し、係る画像データの位置に依存する画像処理と係る画像データの位置に独立な画像処理とを区別することによって、当該画像処理列が相異なる処理回路で並列処理可能かどうかを判断する。
【０１１４】
さらに、ハードウェア構成制御部は、再構成データ選択手段によって、当該連続した二つの画像処理列が並列処理可能な場合は再構成ハードウェア部をそれぞれ相異なる処理回路で構成するように再構成データを選択し、そうでない場合は該画像処理列のうち先行する画像処理に対応する所定の処理回路で再構成ハードウェア部を構成するように再構成データを選択する。
【０１１５】
画像データの位置に依存する画像処理を実行する処理回路は、部分領域データの切り出しなど画像データの位置に依存する画像処理を行なう。画像データの位置に独立な処理を行なう画像処理を実行する処理回路は、いわゆるカラーマップの変更によるガンマ補正など画像データの位置に独立な画像処理を行なう。このように画像データの位置に依存する画像処理を実行する処理回路と画像データの位置に独立な処理を行なう画像処理を実行する処理回路とは、並列処理する。つまり相互に独立に同時に動作することが可能であり、単一の処理回路で逐次処理した場合に比べて高速な処理をすることが可能となる。再構成ハードウェア部は、このような並列処理可能な複数の処理回路によって並列処理を行なう。
【０１１６】
また、ハードウェア構成制御部は、第２の並列処理可能性判断手段によって、比較した画像処理列がともに処理すべき画像データの位置に依存する画像処理である場合には、さらに参照する該画像データの位置を比較し、相異なる処理回路が相互に重複した画像データを参照するか否かの区別により並列処理可能性の可否を判断する。相異なる処理回路が相互に重複した画像データを参照しない場合には、前記再構成データ選択手段によって、当該画像データを各処理回路に分割して並列処理を行なう。一方、相異なる処理回路が相互に重複した画像データを参照する場合は、所定の処理回路において当該画像データを分割せずに逐次処理する。
【０１１７】
以上のように本発明の印刷処理装置によれば、連続する画像処理列に対して係る画像処理の内容、すなわち画像処理の機能又は属性に応じた並列処理を行なうことができ、高速な画像処理を行なうことができる。
【図面の簡単な説明】
【図１】 本発明の印刷処理装置の一実施例を示すブロック構成図である。
【図２】 カラーページプリンタの構成の説明図である。
【図３】 中間データ生成部を示すブロック図である。
【図４】 アウトラインベクターを説明する図である。
【図５】 ベジエ曲線の再帰的な分割を説明する図である。
【図６】 台形データを説明する図である。
【図７】 台形データのバンド境界での分割を説明する図である。
【図８】 台形データのデータ形式の一例を説明する図である。
【図９】 台形データへの画像データの対応を説明する図である。
【図１０】 再構成可能展開部のブロック図である。
【図１１】 入力バッファとバンドバッファの使用方法について説明する図である。
【図１２】 再構成制御部が再構成ハードウェア部を制御する手順を示すフローチャートである。
【図１３】 構成データ管理部の構成を示す図である。
【図１４】 再構成ハードウェア部の構成例を示すブロック図である。
【図１５】 図１４のＦＰＧＡユニットの構成を説明する図である。
【図１６】 図１５の論理ブロックを説明する図である。
【図１７】 図１５のクロスポイントスイッチを説明する図である。
【図１８】 図１５のスイッチマトリックスを説明する図である。
【図１９】 再構成ハードウェア部の構成の一例を示す図である。
【図２０】 台形データ描画を説明する図である。
【図２１】 台形描画回路の機能ブロック図である。
【図２２】 座標計算部の機能ブロック図である。
【図２３】 エッジ描画部の機能ブロック図である。
【図２４】 伸長処理回路の機能ブロック図である。
【図２５】 解像度変換回路のブロック図である。
【図２６】 色空間変換回路の機能ブロック図である。
【図２７】 色空間変換の線形補間の過程を示す図である。
【図２８】 展開処理部をアクセラレータとして利用する場合の変換処理部と展開処理部の関係を示す図である。
【図２９】 画像処理列の一例を説明する図である。
【図３０】 再構成制御部を示すブロック図である。
【図３１】 画像処理列記憶部および並列処理可能性判断部を示すブロック図である。
【図３２】 再構成制御部における画像処理の手続きの一例を示した流れ図である。
【図３３】 並列処理可能性決定表の一例を示した図である。
【図３４】 並列処理可能性決定表の一例を示した第２の図である。
【図３５】 第２の並列処理可能性決定表の一例を示した図である。
【図３６】 再構成ハードウェア部の構成の一例を示す第２の図である。
【符号の説明】
１ 印刷データ作成部
２ 印刷データ入力部
３ 変換処理部
４ 展開処理部
５ 出力部
３１ 字句解析部
３２ 中間データ生成部
３３ 中間データ記憶部
４０ 再構成可能展開部
４１ 再構成制御部
４２ 構成データ管理部
５０ ビデオインターフェース
５１ 半導体レーザ走査装置
５２ 感光体ドラム
５３ 帯電器
５４ ロータリー現像器
５５ 転写ドラム
５６ クリーナー
５７ 定着器
５８ 用紙の搬送経路
５１０ 赤外半導体レーザ
５１１ レンズ
５１２ ポリゴンミラー
３１０ トークン解釈部
３１１ 命令実行部
３１２ 画像処理部
３１３ 描画状態記憶部
３１４ ベクターデータ生成部
３１５ フォント管理部
３１６ マトリックス変換部
３１７ ショートベクター生成部
３１８ 台形データ生成部
３１９ バンド分解管理部
４０１ 印字データ転送制御部
４０２ メモリ部
４０３ 再構成ハードウェア部
４０４ 中間データ転送制御部
４０５ リフレッシュ制御部
４０６ アービトレーション部
４０２−１ 入力バッファＡ
４０２−２ 入力バッファＢ
４０２−３ バンドバッファＡ
４０２−４ バンドバッファＢ
４０２−５ ワーク領域
４２１ 変換テーブル
４２２ 構成コード記憶領域
４２３ 制御部
４２３−１ 読み出し制御部
４２３−２ 追加更新部
４０３−１ Ｃｏｄｅ Ａ処理回路
４０３−２ Ｃｏｄｅ Ｇ処理回路
４６１ 台形描画回路
４６２ スクリーン処理回路
４８１ 伸張処理回路
４８２ 解像度変換回路
４８３ 色空間変換回路
４８４ 台形描画回路
４８５ スクリーン処理回路
４６３ 中間データ入力部
４６４ 座標計算部Ａ
４６５ 座標計算部Ｂ
４６６ エッジ描画部
４６７ ＤＤＡパラメータ計算部
４６８ ＤＤＡ処理部
４６９ 座標更新部
４７０ アドレス計算部
４７１ マスク演算部
４７２ データ演算部
４７３ ＲｍｏｄＷ処理部
４８１−１ 中間データ入力部
４８１−２ ハフマン複号化部
４８１−３ 逆量子化部
４８１−４ 逆ＤＣＴ部
４８１−５ 書き込み部
４８２−１ 画素データ入力部
４８２−２ 補間処理部
４８２−３ 画素アドレス計算部
４８２−４ 書き込み部
４８３−１ 画素データ入力部
４８３−２ テーブル変換部
４８３−３ 補間処理部
４８３−４ 書き込み部
４１１ 画像処理列入力部
４１２ 画像処理列記憶部
４１３ 並列処理可能性判断部
４１４ 再構成データ選択部
４１５ 第２の並列処理可能性判断部
４１２−１ ＦＩＦＯ型記憶メモリ
４１３−１ 画像処理列比較部
４１３−２ 並列処理可能性決定表
４１５−１ 第２の並列処理可能性決定表
４０３−３、７、８、９、１０ Ｃｏｄｅ Ｈ処理回路
４０３−４、５、６ Ｃｏｄｅ Ｉ処理回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing technique in a print processing apparatus, and more particularly to a print processing apparatus that executes a plurality of image processes in parallel on print data.
[0002]
[Prior art]
Accompanying the development of a small and high-speed electrophotographic page printer suitable for high-speed digital printing, images, graphics, characters, etc., which have been removed from conventional text-information-oriented printing, are handled in the same way, and the graphics, characters, etc. are enlarged and rotated. In general, print processing apparatuses using a description language in which deformation and the like can be freely controlled have been widely used. Typical examples of this description language include PostScript (trademark of Adobe Systems, Inc.), Interpress (trademark of Xerox, USA), Acrobat (trademark of Adobe Systems, USA), GDI (Graphics Device Interface, trademark of Microsoft Corporation, USA), etc. It has been known.
[0003]
The print data created in the description language is composed of drawing commands that represent images, figures, and characters at arbitrary positions in the page in any order, and for printing with the page printer according to the present invention. The print data must be rasterized before printing. Rasterization is the process of developing raster scan lines into a series of individual dots or pixels across a page or part of a page, and successively generating scan lines below the page. A conventional page printer rasterizes print data for the entire page before printing and stores it in a page buffer memory. However, a large amount of memory is required to store raster data for the entire page. In particular, the latest electrophotographic color page printer requires raster data corresponding to four color toners of C (cyan), M (magenta), Y (yellow), and Bk (black), and a monochrome page. Since image quality is required to be higher than that of a printer, it is common to have a plurality of bit information per pixel, and a larger amount of memory is required.
[0004]
In response to the need for a large amount of memory, band memory technology has recently appeared as a technology for reducing the memory capacity from the viewpoint of cost reduction. Band memory technology does not rasterize all print data for one page before printing by the page printer, but can rasterize print data created in a description language faster than rasterizing print data. Convert to relatively simple intermediate data, divide one page into a plurality of adjacent areas (bands), store the intermediate data corresponding to each band, and then sequentially transfer to the raster development processing unit to correspond to the band It is a technology that expands to a buffer memory. In the band memory technique, a memory for storing intermediate data is newly required, but it is possible to reduce a buffer memory that requires a large capacity for raster data. However, in the general band memory technology, it is necessary to end the development from the intermediate data to the raster data for the next band before the printing of the raster data of a certain band is completed. When the print data includes complex graphic drawing commands or image drawing commands with a large amount of data to be handled, or when a specific band within one page contains complex graphic drawing commands or image drawing commands, etc. There is a possibility that a situation in which development from intermediate data to raster data is not in time can occur.
[0005]
In view of this, it has been considered to use dedicated hardware in order to speed up the development process from intermediate data to raster data. As described above, objects to be drawn in the page include images, graphics, and characters, and these require special processing according to the type of each object. For example, when the target is an image, resolution conversion, affine conversion, interpolation associated with these processes, color processing, and the like. In the case of graphics, coordinate conversion, vector / raster conversion, paint processing, and the like are required. In the case of characters, outline coordinate conversion, hint processing, vector / raster conversion, paint processing, and the like are required. Therefore, it is necessary to prepare dedicated hardware corresponding to all these processes one by one. However, in this case, even if the amount of memory can be reduced, there is a problem that the amount of hardware to be added increases and the entire system becomes expensive. In addition, hardware intended for converting intermediate data into a bitmap can only be used when converting intermediate data into a bitmap, and it is necessary to prepare dedicated hardware for processing in parallel. There was a problem that it was very wasteful considering the rate.
[0006]
Conventionally, there are techniques described in JP-A-6-131155, JP-A-6-282432, and the like as configurations in which attempts have been made to solve such problems. The technologies described in these publications do not provide hardware in parallel for all functions, but make the functions variable by reconfiguring the hardware's programmability or structure. Is trying to realize the functions of
[0007]
Further, the image processing related to the image drawing command can be processed in parallel using a plurality of hardware. Conventional techniques for performing image processing at high speed by performing parallel processing include, for example, “Parallel Processor” (Japanese Patent Laid-Open No. 59-53964) and “Image Processing Technology” (Japanese Patent Laid-Open No. 63-201774). .
[0008]
A parallel image processor described in Japanese Patent Application Laid-Open No. 59-53964 is a parallel image including a local memory, a processor module including a local processor provided corresponding to each local memory, an input / output bus, and a management processor. It is a processor. The processor module can include a position comparison circuit, a memory element, and an access control circuit. The purpose of this parallel image processor is to provide a parallel image processor that does not require updating with an adjacent processor module when executing a local neighborhood operation in a parallel image processor with a processor module provided corresponding to a partial screen. is there. While the above-mentioned management processor sends out the screen image data via the input / output bus, by storing the partial screen to be subjected to image processing and the neighboring image data around it in the local memory of each processor module, It is not necessary to make an inquiry (data reference) to a processor module having adjacent partial screen image data at the stage of typical image processing, and each processor module can perform image processing completely independently, thereby improving processing speed. .
[0009]
An image processing apparatus described in Japanese Patent Application Laid-Open No. 63-201774 is an image processing apparatus including an image memory including a plurality of memory elements and a processor unit including a plurality of processor elements. The image processing apparatus can include rotation means or enable control means. An object of this image processing apparatus is to provide an image processing apparatus that performs high-speed image processing by parallel processing of a finite number of small processors. This image processing apparatus can simultaneously process pixel data in a predetermined area adjacent to an image memory by a processor unit. Further, the position of the predetermined area can be freely controlled by the rotation means, or the size of the predetermined area can be freely controlled by the enable control means.
[0010]
Furthermore, the technique described in Japanese Patent Laid-Open No. 63-197283 is a parallel image processing apparatus in which an image memory, a plurality of image processing units, and a host processor are connected by a data transfer path.
[0011]
[Problems to be solved by the invention]
In the above-described prior art image processing apparatus, partial image data is allocated to each processor module, processor unit, or local memory for parallel processing, and parallel processing according to the image processing function cannot be performed. It was.
[0012]
That is, the “parallel image processor” in Japanese Patent Laid-Open No. 59-53964 and the “image processing apparatus” in Japanese Patent Laid-Open No. 63-201774 divide certain image data into partial image data, Image processing such as so-called clip processing and color conversion processing, focusing on image data that is one of the image attributes, focusing on allocation to processor modules, processor units, or local memory The contents and functions (behavior or procedure) were not considered.
[0013]
In addition, a series of image processing such as continuous image processing sequence generated in image editing processing, for example, image data is read into an image processing apparatus, clip processing is performed, color conversion processing is performed, and drawing is output on a display. There was no consideration for handling as a parallel processing of the sequence of.
[0014]
In the parallel image processing apparatus described in Japanese Patent Laid-Open No. 63-197283, the image processing unit is operated in parallel or sequentially by the starting means of the host processor. A parallel image processing apparatus that is applicable to a plurality of successive image processing sequences is not implemented by checking the parallelism by comparing two functions or attributes of the processing sequences. Absent.
[0015]
The parallel processing apparatus described in the embodiment described in Japanese Patent Application Laid-Open No. 63-197283 merely executes binarization as a single image processing function by a plurality of image processing units. As will be described later, according to the configuration of the present invention, a plurality of functionally completely different image processes such as a color map change process and a subsequent clip process can be processed in parallel.
[0016]
In the sequential operation of the image processing unit called sequential image processing described in the embodiment of Japanese Patent Laid-Open No. 63-197283, rotation processing as a single image processing function is performed by a plurality of image processing units. Only. As will be described later, the image processing apparatus of the present invention can sequentially process a plurality of functionally completely different image processes such as a color map change process and a subsequent pixel value inversion process. In other words, the invention of Japanese Patent Laid-Open No. 63-197283 has a means for judging the possibility of parallel processing for a plurality of image processing sequences, although single-function image processing can be processed in parallel or sequentially. Therefore, when the processing target is set to a plurality of image processing sequences, switching between parallel processing or sequential processing cannot be appropriately controlled and cannot be applied to a plurality of image processing sequences.
[0017]
An object of the present invention is to provide a print processing apparatus that performs parallel processing on a continuous image processing sequence in accordance with the contents of the image processing, that is, the function or attribute of the image processing.
[0018]
[Means for Solving the Problems]
In order to solve the above problems, the print processing apparatus of the present invention solves the above problems by using a hardware configuration control unit having the following means.
[0019]
(1) Possibility of parallel processing by comparing two consecutive image processing sequences in order from the top of a plurality of consecutive image processing sequences to be processed and determining whether the image processing can be performed in parallel by different processing circuits Judgment means.
[0020]
(2) When the compared image processing sequences are image processing depending on the position or image pixel value of the image data to be processed together, the positions of the image data to be referred to are further compared, and different processing circuits Second parallel processing possibility determination means for determining whether parallel processing possibility is possible or not by discriminating whether or not image data overlapping each other is referred to.
[0021]
(3) When the two consecutive image processing sequences can be processed in parallel, the hardware is constituted by different processing circuits corresponding to the image processing sequence, and otherwise, the predetermined processing corresponding to the image processing is performed. Hardware configuration control means for configuring hardware depending on the processing circuit.
[0022]
Specifically, the print processing apparatus of the present invention includes at least one of a character, a graphic, and an image drawing element, an input unit that inputs print data described by a predetermined drawing command, and the print data A divided drawing element obtained by interpreting a token included in the print data and executing a drawing command to divide the drawing element included in the print data input to the input unit into bands, and hardware applied to the expansion process of the divided drawing element Hardware configuration ID set corresponding to the configuration of Converted print data including Generate by band Included in conversion means and converted print data converted by conversion means Set to a split drawing element for each band A print processing apparatus comprising: hardware for changing a configuration according to a hardware configuration ID and executing conversion print data expansion processing; and output means for outputting converted print data expanded by hardware Corresponding to two consecutive hardware configuration IDs recorded in the image processing sequence data in which the hardware configuration IDs are arranged in the order of processing to be executed in hardware. Parallel processing possibility determination means for determining whether or not two consecutive image processes can be processed in parallel in different processing circuits in hardware, and continuous two determined by the parallel processing possibility determination means as being capable of parallel processing For one image processing sequence, hardware is configured by different processing circuits corresponding to the two consecutive image processing sequences, and the continuous 2 determined that parallel processing is impossible by the parallel processing possibility determination means. One image processing sequence includes hardware configuration control means for configuring hardware by a processing circuit corresponding to the preceding image processing in the two consecutive image processing sequences.
[0023]
In the print processing apparatus according to the present invention, the parallel processing possibility determination means includes two consecutive processes. Corresponds to the hardware configuration ID For each of two consecutive image processes, whether the image process depends on the position of the image data to be processed or whether the image process is independent of the position of the image data. Based on the judgment data stored in advance in the storage unit It is characterized by determining the possibility of parallel processing by determining.
[0024]
In the print processing apparatus according to the present invention, the parallel processing possibility determination means includes two consecutive processes. Corresponds to the hardware configuration ID Both of the two consecutive image processing Based on judgment data Image processing that depends on the position of image data Determined In the case, the duplication of the image data to be referred to in each of the two consecutive image processings is further determined, and based on the determination result Based on the judgment data stored in advance in the storage unit It is characterized by determining the possibility of parallel processing.
[0025]
In the print processing apparatus according to the present invention, the parallel processing possibility determination means includes two consecutive processes. Corresponds to the hardware configuration ID For each of two consecutive image processes, whether the image process depends on the pixel value of the image data to be processed or is independent of the pixel value of the image data Based on the judgment data stored in advance in the storage unit It is characterized by determining the possibility of parallel processing by determining.
[0026]
In the print processing apparatus according to the present invention, the parallel processing possibility determination means includes two consecutive processes. Corresponds to the hardware configuration ID Both of two consecutive image processing sequences are pixels of image data. value If the image processing is dependent on the image processing, the duplication of the image data referred to in each of the two consecutive image processings is further determined, and based on the determination result Based on the judgment data stored in advance in the storage unit It is characterized by determining the possibility of parallel processing.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a print processing apparatus according to the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of a print processing apparatus of the present invention. In FIG. 1, the print processing apparatus includes a print data creation unit 1, a print data input unit 2, a conversion processing unit 3, a development processing unit 4, and an output unit 5.
[0029]
The print data creation unit 1 has a function of creating print data described in a description language from document data generated by an application program for processing document creation and editing in a personal computer or workstation. . The target description language in the present embodiment is, for example, GDI, but may be a page description language represented by PDF (Portable Document Format) represented by Acrobat or PostScript.
[0030]
The print data input unit 2 has a communication function for inputting the print data generated by the print data creation unit 1 or a function for temporarily storing the print data until it is output to the conversion processing unit 3. Is.
[0031]
The conversion processing unit 3 converts the print data input from the print data input unit 2 into intermediate data that can be expanded into print data in the expansion processing unit 4. The conversion processing unit 3 includes a lexical analysis unit 31, an intermediate data generation unit 32, and an intermediate data storage unit 33.
[0032]
The lexical analysis unit 31 cuts out the print data input from the print data input unit 2 as a token according to the syntax of a predetermined description language, and outputs the token to the intermediate data generation unit 32.
[0033]
The intermediate data generation unit 32 receives and interprets the token output from the lexical analysis unit 31, executes drawing commands, generates data with a trapezoid for each drawing command as a basic unit, and uses them as intermediate data for intermediate data The data is sent to the storage unit 33. The purpose of generating the intermediate data is to enable high-speed expansion processing in the expansion processing unit 4. Therefore, the intermediate data is represented by a set of simple figures (for example, trapezoids). In addition, a hardware configuration ID that is an identifier for configuration data written to the reconfigurable expansion unit 40 of the expansion processing unit 4 as information regarding the expansion processing is added to the intermediate data. The intermediate data storage unit 33 stores the sent intermediate data, and is read from the expansion processing unit 4 as necessary.
[0034]
The expansion processing unit 4 reads the intermediate data stored in the conversion processing unit 3 in band units, and creates print data in a band buffer memory in the expansion processing unit 4. The print data created here is alternately stored in the two band buffer memories in the expansion processing unit 4. As will be described later, the output unit 5 used in this embodiment is a color page printer, and the print data alternately accumulated in the buffer memory corresponds to the print data of the recording color printed by the output unit 5. is doing. Subsequently, the print data stored in the band buffer memory is alternately output to the output unit 5 in response to a print data request from the output unit 5.
[0035]
The output unit 5 receives print data output from the band buffer memory of the development processing unit 4, prints it on a recording sheet, and outputs it. More specifically, a laser scanning type electrophotographic system that can output a full color image by repeating exposure, development, and transfer for each color of C, M, Y, Bk (cyan, magenta, yellow, black) was used. Color page printer.
[0036]
Here, the configuration and operation of a color page printer using a general laser scanning type electrophotographic system will be described with reference to FIG. In FIG. 2, the video interface 50 inputs print data corresponding to the C, M, Y, and Bk color information sequentially sent from the development processing unit 4 to a driver that controls lighting of a semiconductor laser (not shown). Convert to signal. The semiconductor laser scanning device 51 includes an infrared semiconductor laser 510, a lens 511, and a polygon mirror 512, and scans the photosensitive drum 52 as spot light of several tens of μm. The photosensitive drum 52 is charged by a charger 53, and an electrostatic latent image is formed by an optical signal. The latent image is converted into a toner image by the two-component magnetic brush development on the rotary developing device 54 and transferred onto the paper adsorbed on the transfer drum 55. The photosensitive drum 52 is cleaned of excess toner by a cleaner 56. This process is repeated in the order of Bk, Y, M, and C, and multiple transfer is performed on the paper. Finally, the sheet is peeled from the transfer drum 55 and the toner is fixed by the fixing device 57.
[0037]
Next, the flow of print data in the print processing apparatus having the above-described configuration will be organized. The print data created by the print data creation unit 1 is input to the lexical analysis unit 31 of the conversion processing unit 3 via the print data input unit 2. The token extracted from the print data in the lexical analyzer 31 is input to the intermediate data generator 32. The intermediate data generation unit 32 interprets the token and generates intermediate data divided in band units. At this time, the intermediate data includes a band ID indicating which band belongs to the data based on the trapezoid set, the type of image, character, figure, etc., drawing attributes, a circumscribed rectangle for the trapezoid set, and a hardware configuration ID. It has been done. The intermediate data is stored in the intermediate data storage unit 33 for one page for each band.
[0038]
On the other hand, the expansion processing unit 4 acquires configuration data from the configuration data management unit 42 as necessary by the hardware configuration ID added to the intermediate data input from the conversion processing unit 3, and controls the reconfiguration control unit 41. Thus, the function of the reconfigurable circuit in the reconfigurable expansion unit 40 is rewritten. Further, the expansion processing unit 4 receives the intermediate data and performs the expansion processing until the band buffer memory is filled with the print data first recorded by the output unit 5. When the cycle or output preparation of the output unit 5 is completed, the print data is transferred line by line from the band buffer memory to the output unit 5 in accordance with the recording speed of the output unit 5, and printing is performed. While the print data of one band buffer memory is being printed, the expansion process is executed until the band buffer memory on one side is filled with the print data. The development from the intermediate data to the print data in the development processing unit 4 and the printing in the output unit 5 are repeated for each color or simultaneously for four colors until the print data for one page is processed. Further, when the print data is composed of a plurality of pages, the process is repeated until the output of all pages is completed.
[0039]
The outline of the print processing apparatus of the present invention has been described above. Next, details of main parts of the print processing apparatus will be described.
[0040]
First, details of the intermediate data generation unit 32 and the intermediate data storage unit 33 will be described.
[0041]
As shown in FIG. 3, the intermediate data generation unit 32 includes a token interpretation unit 310, an instruction execution unit 311, an image processing unit 312, a drawing state storage unit 313, a vector data generation unit 314, a font management unit 315, and a matrix conversion unit. 316, a short vector generation unit 317, a trapezoid data generation unit 318, and a band decomposition management unit 319.
[0042]
The token interpretation unit 310 interprets the token input from the lexical analysis unit 31, converts the token into an internal command, and sends the internal command to the command execution unit 311. The instruction execution unit 311 transfers the image processing unit 312, the drawing state storage unit 313, and the vector data generation unit 314 in accordance with the internal command sent from the token interpretation unit 310. The image processing unit 312 performs various types of image processing based on the input image header and image data, generates an output image header and output image data, and transfers them to the band decomposition management unit 319. The drawing state storage unit 313 holds information necessary for drawing given by a command from the command execution unit 311. The vector data generation unit 314 generates vector data to be drawn using the instruction of the instruction execution unit 311 and the information added to the instruction, the information from the drawing state storage unit 313, and the information from the font management unit 315. And transferred to the matrix conversion unit 316. The font management unit 315 manages and stores outline data of various fonts, and provides character outline data upon request. The matrix conversion unit 316 affine-transforms the vector data input from the vector data generation unit 314 using the conversion matrix of the drawing state storage unit 313 and transfers the vector data to the short vector generation unit 317. The short vector generation unit 317 approximates the vector for the curve in the input vector with a plurality of linear vector sets (short vectors), and sends the vector to the trapezoid data generation unit 318. The trapezoid data generation unit 318 generates trapezoid data to be drawn from the input short vector, and transfers it to the band decomposition management unit 319. The band decomposition management unit 319 divides the trapezoid data spanning a plurality of bands among the input trapezoid data into trapezoid data of each band, and further belongs to which band with respect to the trapezoid data divided in band units. A band ID representing the above, a circumscribed rectangle for the trapezoidal data set divided into band units, data management information, color information input from the drawing state storage unit 313, or image data input from the image processing unit 312 The hardware configuration ID, which is the expansion processing information, is added and sent to the intermediate data storage unit 33.
[0043]
The intermediate data storage unit 33 stores one page of intermediate data output from the intermediate data generation unit 32 in band units. Note that the processing from the token interpretation unit 310 to the band decomposition management unit 319 described above is repeated each time a drawing command is input. The processing from the intermediate data generation unit 32 to the intermediate data storage unit 33 is performed in band units or page units depending on circumstances. The transfer of the intermediate data from the intermediate data storage unit 33 to the expansion processing unit 4 is performed after the intermediate data for one page is stored.
[0044]
Hereinafter, the operation of each unit of the intermediate data generation unit 32 and the intermediate data storage unit 33 will be described in more detail while showing an actual data structure.
[0045]
The token interpretation unit 310 interprets the token input from the lexical analysis unit 31, converts the token into an internal instruction and its argument, and transfers the combination of the internal instruction and the argument to the instruction execution unit 311. For example, the internal commands include a drawing command for drawing characters / graphics / images, and a drawing status command for setting necessary information such as colors and line attributes.
[0046]
The instruction execution unit 311 executes the internal instruction sent from the token interpretation unit 310. The commands executed here are mainly a drawing command and a drawing state command. For example, the drawing commands include three types of drawing commands as shown in Table 1, and information necessary for each drawing is shown. Among these, information with an underline is given as an argument in the drawing command, and other information is stored in the drawing state storage unit 313 in advance by initial setting, preceding commands, or the like. In the execution of the drawing command, the received drawing command is transferred to the vector data generation unit 314 as it is except for image drawing. In the case of image drawing, the received drawing command is transferred to the image processing unit 312, and the vertical and horizontal sizes of the image header are transferred to the vector data generating unit 314. For the drawing state command, the command is transferred to the drawing state storage unit 313.
[0047]
[Table 1]

[0048]
The image processing unit 312 receives the input image header and the input image data that are the arguments of the command input from the command execution unit 311, sees the compression ID added to the header, and if a compressed image is input First, compression is expanded and affine transformation is performed using a transformation matrix acquired from the drawing state storage unit 313. Further, in some cases, the processed image is compressed, and an output image header and output image data are generated and transferred to the band decomposition management unit 319. This compression usually uses a compression method that originally compressed image data on the PDL side, but it is not always necessary to do so. For example, when compressed on the PDL side by DTC, it may be compressed by DTC or may be compressed by LZW (Lempel Ziv & Welch). Further, compression may not be performed. In the affine transformation to be executed, the affine transformation may be performed for a resolution smaller than the resolution of the output device in order to reduce the memory of the intermediate data buffer.
[0049]
The drawing state storage unit 313 sets, for example, the values of the arguments included in the instruction received from the instruction execution unit 311 for information with no underline shown in Table 1, and stores them. The values are transferred in accordance with requests from the image processing unit 312, the vector data generation unit 314, the matrix conversion unit 316, the short vector generation unit 317, the trapezoid data management unit 320, and the like.
[0050]
The vector data generation unit 314 uses the command and argument sent from the command execution unit 311 and the value of the drawing state storage unit 313 to generate vector data for new drawing excluding the solid drawing. First, the case of character drawing will be described. The character code given by the argument and the font ID acquired from the drawing state storage unit are transferred to the font management unit to acquire character outline data. Since the acquired outline data does not include the drawing origin (current point) information, the target vector data is generated by adding the offset of the current point acquired from the drawing state storage unit 313 to the outline data. In the case of image drawing, a rectangular vector for the size is generated from the vertical and horizontal sizes of the image header given by the argument, and the target vector is added by adding the offset of the current point acquired from the drawing state storage unit 313. Generate data. In the case of stroke drawing, a line outline vector having a thickness as shown in FIG. 4 is generated from the vector given by the argument and various line attributes acquired from the drawing state storage unit 313. The vector generated in this way (in the case of filled drawing, the vector received directly from the instruction execution unit 311) is transferred to the matrix conversion unit 316.
[0051]
The font management unit 315 stores outline vector data for various fonts, and provides outline vector data for the character according to a given character code and font ID.
[0052]
The matrix conversion unit 316 affine-transforms the vector data received from the vector data generation unit 314 using the conversion matrix acquired from the drawing state storage unit 313. The main purpose of this affine transformation is to convert from application resolution (coordinate system) to printer resolution (coordinate system). A 3 × 3 matrix as shown in the following formula (1) is used as the transformation matrix, and the input vector data (Xn, Yn) is converted into output vector data (Xn ′, Yn ′) to the short vector generation unit 317. Sent.
[0053]
[Expression 1]

[0054]
When there is a curved vector in the input vector, the short vector generation unit 317 sets the curved vector so that the error is smaller than the flatness value acquired from the drawing state storage unit 313. Approximating with multiple short vectors. For example, a Bezier curve represented by four control points shown in FIG. 5 is used for a curve vector. In this case, the short vectorization process recursively divides the Bezier curve as shown in FIG. 5 and ends the division when the height (distance d) becomes smaller than the value given by the flatness. The short vectorization is completed by connecting the start point and end point of each divided Bezier curve in order. The generated short vector is sent to the trapezoid data generation unit 318.
[0055]
The trapezoid data generation unit 318 generates a set of trapezoid data (which may be a triangle but the data structure is the same as the trapezoid) indicating the drawing area from the input vector data. For example, in the polygonal vector indicated by the bold line shown in FIG. 6A, the drawing area is indicated by four trapezoids. This trapezoid is a trapezoid having two sides parallel to the scan line of the output device, and one trapezoid is 6 of (sx, sy, x0, x1, x2, h) as shown in FIG. It is expressed by one data. The generated trapezoid is sent to the band decomposition management unit 319.
[0056]
The band decomposition management unit 319 divides the trapezoid data spanning a plurality of bands among the input trapezoid data into trapezoid data for each band. For example, in FIG. 7, four trapezoid data are divided into six trapezoid data by the band decomposition unit. Furthermore, intermediate data is generated by adding additional information to the trapezoid data input for each band. The additional information is management information for managing the intermediate data, a hardware configuration ID representing the content processed by the expansion processing unit 4, and color information indicating the color of the trapezoid data. The management information for the character / figure drawing command includes band ID, object ID, object type, trapezoid number data for indicating to which band, and circumscribed rectangle data for the trapezoid data set. The object ID is an identification number assigned to one drawing command, and the object type is identification data for an object to be drawn such as a character, a figure, or an image. The hardware configuration ID is an ID indicating processing in the expansion processing unit 4, and the color information is, for example, values of C, M, Y, and Bk.
[0057]
As shown in FIG. 8A, the additional information is added before the trapezoid data for each band generated by the drawing command. Thus, the object is constituted by a plurality of trapezoid data to which a set of drawing attributes is added. Intermediate data is a set of data for such an object. The management information for the image drawing command is the same as that for the characters / graphics, but the image header and the image data are alternatives to the color information. Further, as shown in FIG. 8B, one image header and one image data are added to each trapezoid data for each band generated by the drawing command.
[0058]
The image header and the image data are input from the image processing unit 312, but the image data added as the intermediate data may be image data for the minimum rectangle of the vector indicating the converted image as shown in FIG. However, it may be image data for a minimum rectangle for each trapezoid. Furthermore, since the image data has a large capacity, it may be stored in a compressed form. The image header includes the type of color conversion processing and the type of compression method in addition to the parameter representing the size of the image.
[0059]
Finally, the hardware configuration will be described. The hardware configuration ID is code information corresponding to the processing executed by the expansion processing unit 4 and means processing as shown in Table 2. Depending on the scale of the reconfigurable hardware and the processing contents to be executed, the intermediate data generation unit 32 uses the intermediate data as a configuration ID corresponding to the circuit configuration of the actual reconfigurable expansion unit 40 one-to-one. To be added.
[0060]
[Table 2]

[0061]
The data output by the intermediate data generation unit 32 is sent to the intermediate data storage unit 33, where the band ID is interpreted by the intermediate data storage unit 33 and stored for each band. When the lexical analysis unit 31 interprets the page output command, an EOP (EndOf Page) is sent to the intermediate data storage unit 33 via the intermediate data generation unit 32 and stored in the intermediate data storage unit 33. Data representing EOD (End Of Data) is added to the final data of the band to clarify the end of the band data. This EOP is also sent to the expansion processing unit 4 to activate the processing of the expansion processing unit 4.
[0062]
Next, the expansion processing unit 4 will be described in detail. In FIG. 10, the block diagram of the reconfigurable expansion | deployment part 40 is shown. The intermediate data for each band generated by the conversion processing unit 3 is read by the intermediate data transfer control unit 401 and written to the input buffer A 402-1 or the input buffer B 402-2 of the memory unit 402. The reconstruction hardware unit 403 reads the intermediate data from the input buffer A 402-1 or the band buffer B 402-2, develops it, and draws it in the band buffer A 402-3 or the band buffer B 402-4. The print data transfer control unit 404 reads the developed print data from the band buffer A 402-3 or the band buffer B 402-4, serializes the read data for each read word, and synchronizes with the serial output clock signal. And output to the output unit 5. The refresh control unit 405 controls refresh of the memory unit 402 including the input buffer A 402-1, the input buffer B 402-2, the band buffer A 402-3, the band buffer B 402-4, and the work area 402-5. The arbitration unit 406 is configured to block each of the refresh control unit 405, the intermediate data transfer control unit 401, the print data transfer control unit 404, the reconfiguration hardware unit 403, and the reconfiguration control unit 41 when accessing the memory unit 42. Arbitration control is performed according to the priority of access assigned to.
[0063]
A method of using the input buffer and the band buffer will be described. FIG. 11A and FIG. 11B show the use state of each buffer while intermediate data is being input to the input buffer A and the input buffer B, respectively. In FIG. 11A, intermediate data corresponding to the band i is being input to the input buffer A, and the intermediate data corresponding to the band (i-1) has already been input to the input buffer B. The reconstruction hardware unit 403 reads the intermediate data stored in the input buffer B, expands it, and draws it in the band buffer B. The band buffer A stores print data as a result of developing and rendering the intermediate data corresponding to the band (i-2), and the print data transfer control unit 404 reads the print data to the output unit 5.
[0064]
In FIG. 11B, intermediate data corresponding to the band (i + 1) is being input to the input buffer B, and the intermediate data corresponding to the band i has already been input to the input buffer A. The reconfiguration hardware unit 403 reads the intermediate data stored in the input buffer A, expands it, and draws it in the band buffer A. The band buffer B stores print data obtained as a result of developing and rendering the intermediate data corresponding to the band (i−1), and the print data transfer control unit 404 reads the print data to the output unit 5.
[0065]
The work area 402-5 is used as a temporary work area as needed when the expansion processing unit 4 expands the intermediate data input from the conversion processing unit 3.
[0066]
A procedure for expanding the intermediate data output from the conversion processing unit 3 in the reconfigurable expansion unit 40 will be described. The reconfiguration control unit 41 inputs the hardware configuration ID and the object ID from the input buffer, and controls the reconfiguration hardware unit 403 according to the flowchart shown in FIG. The processing performed by the reconfiguration control unit 41 includes seven steps S1 to S7 shown in FIG. First, in S1, it is checked whether the hardware configuration ID of the object to be processed next is the same as the hardware configuration ID processed immediately before. If they are the same, it is not necessary to newly write the configuration data to the reconfiguration hardware unit 403, and the process proceeds to S5. If they are different, the configuration data is read from the configuration data management unit 42 based on the hardware configuration ID in S3, and the configuration data is written in the reconfiguration hardware unit 403 in S4. In S5, a start signal is sent to the reconfigurable hardware unit 403 to notify the object to be processed and the start of the process. In S6, the process waits until the reconfiguration hardware unit 403 finishes processing. In S7, it is checked whether there is an object to be further processed in the band currently being processed. If there is, the process returns to S1, otherwise ends.
[0067]
FIG. 13 shows the configuration of the configuration data management unit 42. The conversion table 421 is a table that inputs the hardware configuration ID and outputs the start address and data length of the configuration code storage area 422. The configuration code storage area 422 is an area in which configuration data for the actual hardware configuration ID is stored, and each entry has a variable length. The control unit 423 includes a read control unit 423-1 and an additional update unit 423-2. The read control unit 423-1 receives the read signal and the hardware configuration ID from the reconfiguration control unit 41, and outputs the hardware configuration ID to the conversion table 421, whereby the configuration data on the configuration code storage area 422 is obtained. Enter the address and data length. Next, the read control unit 423-1 outputs the address to the configuration code storage area 422, reads the configuration data corresponding to the hardware configuration ID for the data length from the configuration code storage area 422, and performs reconfiguration control. Output to the unit 41. The addition / update unit 423-2 is a control unit for adding or updating configuration data sent via a host computer (not shown), and adds an entry in the conversion table 421 and configuration data in the configuration code storage area 422. , Delete, or update. The configuration code storage area 422 includes configuration data corresponding to various circuit configurations that process a single function, configuration data corresponding to a parallel circuit configuration having a plurality of identical functions, and a pipe having a plurality of different functions. Configuration data corresponding to a line-like circuit configuration is provided.
[0068]
Next, a specific configuration and processing content of the reconfigurable hardware unit 403 will be described with an example. The reconfiguration hardware unit 403 is a processing block whose function can be changed by writing the configuration data managed and stored by the configuration data management unit 42 under the control of the reconfiguration control unit 41. Typically, the reconfigurable hardware unit 403 is configured by an FPGA of XILINX or an equivalent component.
[0069]
FIG. 14 shows a reconfigurable hardware unit 403 configured using an FPGA. In FIG. 14, the reconfiguration hardware unit 403 includes a control unit 4610, an FPGA unit 4620, and a register group 4630. The register group 4630 stores configuration data sent from the configuration data management unit 42. The function of the FPGA unit 4620 is determined by the configuration data held in the register group 4630. The control unit 4610 controls data input / output of the register group 4630 and operation timing of the FPGA unit 4620.
[0070]
As shown in FIG. 15, the FPGA unit 4620 includes a plurality of logic blocks 4621, a plurality of crosspoint switches 4622, and a plurality of switch matrices 4623. As illustrated in FIG. 16, the logic block 4621 includes a lookup table 4621A, a selector 4621B, and a flip-flop 4621C. A desired truth table is mounted on the lookup table 4621A. The truth table of the lookup table 4621A and the switching input signal of the selector 4621B are determined by the values held in the register group 4630, that is, a part of the configuration data. The crosspoint switch 4622 and the switch matrix 4623 can be configured as shown in FIGS. 17 and 18, respectively.
[0071]
The reconfigurable hardware unit 403 is not limited to the FPGA illustrated in FIG. 14, and includes, for example, a plurality of arithmetic processing devices (arithmetic logic arithmetic units), and the input / output flow of each arithmetic processing device is controlled by the switching device. May be. In this case, for example, an arithmetic processing unit may be arranged as the logic block 4621 in FIG. A simple gate may be used instead of the cross point switch 4622 or the switch matrix 4623.
[0072]
The functional block diagram showing the function of the reconfigurable hardware unit 403 is variable depending on the configuration data to be written. In FIG. 19, the configuration and operation of the reconfiguration hardware unit 403 will be described. 19, 403-1 is a processing circuit whose hardware configuration ID corresponds to Code A, and 403-2 is a processing circuit whose hardware configuration ID corresponds to Code G. The internal configuration of the processing circuit 403-1 includes a trapezoidal drawing circuit 461 and a screen processing circuit 462. The internal configuration of the processing circuit 403-2 includes an image expansion circuit 481, a resolution conversion circuit 482, a color conversion circuit 483, a trapezoid drawing circuit 484, and a screen processing circuit 485. The reconfigurable hardware unit 403 has a circuit configuration having a plurality of identical functions and a plurality of different functions, such as a circuit configuration including two processing circuits 403-1 and three processing circuits 403-2. Parallel processing based on the circuit configuration is possible. Further, as in the internal configuration of the processing circuit 403-2, a pipeline operation in which input / output data is exchanged between a plurality of different functions in a pipeline manner is also possible. A more detailed configuration and operation of the processing circuit 403-1 corresponding to the hardware configuration ID Code A and the processing circuit 403-2 corresponding to the hardware configuration ID Code G will be described.
[0073]
(I) Processing circuit whose hardware configuration ID corresponds to Code A
The processing circuit 403-1 processes intermediate data for the graphic generated by the conversion processing unit 3. The trapezoid drawing circuit 461 draws the trapezoid area by converting the trapezoid data (sx, sy, x0, x1, x2, h) forming the input intermediate data into a data format consisting of four points as shown in FIG. To do. FIG. 21 shows a block diagram of the trapezoid drawing circuit 461. The intermediate data input unit 463 reads each trapezoidal data from the input buffer and outputs the trapezoid data to the coordinate calculation unit A464 and the coordinate calculation unit B465. The coordinate calculation unit A464 is responsible for coordinate calculation of the left edge of the trapezoid (edge P0P1 in FIG. 20), and sequentially outputs coordinate values on the edge from P0 to P1. The coordinate calculation unit B465 is in charge of coordinate calculation of the right edge of the trapezoid (edge P2P3 in FIG. 20), and sequentially outputs coordinate values on the edge from P2 to P3. The edge drawing unit 466 draws a straight line parallel to the x axis of the trapezoid based on the coordinate values input from the coordinate calculation unit A 464 and the coordinate calculation unit B 465.
[0074]
FIG. 22 is a functional block diagram of the coordinate calculation unit A464 and the coordinate calculation unit B465. The input trapezoid data (sx, sy, x0, x1, x2, h) is converted into four-point trapezoid data (P0, P1, P2, P3) by the DDA parameter calculation unit 467, and the initial slope and residual are obtained. A DDA parameter such as a value is calculated and output to the DDA processing unit 468. The DDA processing unit 468 performs DDA processing based on the input parameters, and outputs the moving direction and the moving amount with respect to the last obtained point. The coordinate updating unit 469 updates and outputs the currently held coordinate value from the input movement direction and movement amount. The initial coordinate value is set by the intermediate data input unit 463.
[0075]
FIG. 23 is a block diagram of the edge drawing unit 466. The edge drawing unit 466 fills the trapezoidal inner region by inputting the coordinate values A / B and the image data. The address calculation unit 470 receives the coordinate value A / B and calculates the address of the edge component to be drawn. The mask calculation unit 471 receives the coordinate value A / B and outputs a mask representing valid bits in the word to be drawn. The data calculation unit 472 inputs color data representing a fixed color, expands this value into words, outputs the value to the screen processing circuit, and outputs the result of the screen processing to the RmodW unit 473. The RmodW unit 473 performs drawing by performing the following processing using the input address, mask, and data. First, data from the band buffer is read according to the address. Assuming that the read data is Source, the mask data is Mask, and the drawing data is Data, the value of (Mask * Data + Mask # * Source) is calculated and written back to the same address. However, * represents a logical product, + represents a logical sum, and # represents a logical negation. This process is repeated for each word including the edge to be drawn.
[0076]
Further, the screen processing circuit 462 is a process for performing final gamma correction and halftone, and a screen pattern optimized for outputting a graphic is set. When the hardware configuration ID is Code B, the screen processing is a process for performing final gamma correction and halftone, and a screen pattern optimized for outputting characters is set.
[0077]
(I) Processing circuit whose hardware configuration ID corresponds to Code G
The processing circuit 403-2 inputs an image whose intermediate data is different in color for each pixel, and performs image processing represented by Code G in Table 2. A processing circuit when the combination of image processing is image expansion processing, resolution conversion, color space conversion, trapezoid drawing, and screen processing will be described below.
[0078]
(Extension processing circuit 481)
If the input intermediate data image is compressed and needs to be decompressed, the decompression processing circuit 481 decompresses the intermediate data using an algorithm such as JPEG. FIG. 24 shows a functional block diagram of the decompression processing circuit 481. The intermediate data input unit 481-1 inputs intermediate data that is compressed image data from the input buffer currently being input. The Huffman decoding unit 481-2 decodes the compressed data based on a built-in Huffman decoding table. The inverse quantization unit 481-3 dequantizes the data input from the Huffman decoding unit 481-2 based on the built-in quantization table and outputs the result. The inverse DCT unit 481-4 converts the data input from the inverse quantization unit 481-4 by an inverse DCT conversion formula and outputs the result. The writing unit 481-5 writes the image data decoded by the inverse DCT unit in the work area 402-5.
[0079]
(Resolution conversion circuit 482)
FIG. 25 shows a functional block diagram of the resolution conversion circuit 482. The pixel data input unit 482-1 reads pixel data from the work area 402-5 in which the result of the decompression process is written. For pixel readout, only input pixels necessary for interpolation of the pixel currently being calculated are read out by inverse transformation of the resolution conversion equation (1). The interpolation processing unit 482-2 interpolates the luminance of the converted pixel for each color component from the input pixel data. The interpolation algorithm is performed by linear interpolation. The pixel address calculation unit 482-3 calculates the write address of the work area 402-5 from the coordinates of the pixel currently being calculated. The writing unit writes a new pixel value based on the pixel address and the interpolation data. In the work area 402-5, the areas to which the input image and the output image are assigned are different areas.
[0080]
(Color space conversion circuit 483)
FIG. 26 shows a functional block diagram of the color space conversion circuit 483. In the color space conversion, an input image in the RGB space is converted into a CMYK space that is a print color. The pixel data input unit 483-1 inputs pixel data on the work area 402-5 storing the affine transformed result for each pixel. The table conversion unit 483-2 receives RGB image data and outputs image data of each color of CYMK. In this embodiment, since CMYK colors are processed for each color, only one color conversion table is required at a time. If it is desired to process four colors simultaneously, a conversion table for four colors is incorporated. The conversion table is incorporated in the table conversion unit 483-2, and has nine representative points for each RGB color as the table address in order to reduce the capacity of the table. This is performed by the interpolation processing unit 483-3. The interpolation processing unit 483-3 obtains detailed conversion values by three-dimensional linear interpolation processing from six representative points surrounding one point of the RGB color space to be converted. This process is shown in FIG. Look at the conversion values of 6 points (a, b, c, d, e, f) that become the vertices of the triangular prism surrounding the point P by the table conversion unit 483-2 with respect to the point P in the RGB space to be converted. Obtained by an up-table and performs linear interpolation based on this. The writing unit 483-4 overwrites the conversion result on the same address input by the pixel data input unit 483-1.
[0081]
(Trapezoid processing circuit 484)
The configuration of the trapezoid drawing circuit 484 for drawing the image data in the trapezoid area is basically the same as the functional block for the trapezoid processing of characters and figures shown in FIG. The image is pasted on the trapezoidal area as shown in FIG. At this time, the difference peculiar to the drawing of the image in FIG. 21 is that the intermediate data input unit 463 inputs the image data from the work area 402-5 and outputs the image data to the edge drawing unit 466. Intermediate data representing trapezoid data is input from an input buffer. The edge drawing unit 466 writes the output image in the band buffer currently being output, as in the case of characters and graphics.
[0082]
(Screen processing circuit 485)
The screen processing is processing for converting the color value of the number of colors that can be expressed by the printer into a color value that can be expressed by the printer when the number of colors per color held as data is larger than the number of colors per color that can be expressed by the printer. . This typical processing is called halftone processing, and has NxM threshold data called a halftone matrix, and the data and image data are compared for each color to determine a color value for each color of the printer. It is. For example, when processing image data expressed in 8 bits per color on a 1 bit printer per color, an arbitrary value from 0 to 255 is stored in the halftone matrix of NxM threshold data. Then, the actual image data value is compared with the halftone matrix threshold data determined by the position of the image. If the image data is larger, the color value for printing the pixel is output, otherwise, Outputs a color value that does not print the pixel.
[0083]
The processing object 403-2 corresponding to the combination of the processing corresponding to the processing object corresponding to the development data ID CodeG, that is, the expansion processing, the resolution conversion, the color space conversion, the trapezoid processing, and the screen processing has been described above. The configuration and contents of processing performed by the processing circuit 403-2.
[0084]
The reconfigurable hardware unit 403 performs input / output to / from the memory through the arbitration unit 406 and stores the expansion result in the band buffer.
[0085]
In the above description, the intermediate data generation process is described as being processed by the intermediate data generation unit 32. However, the intermediate data generation process is executed by the reconfigurable expansion unit 40 by changing the hardware configuration of the expansion processing unit 4. It is also possible to make it.
[0086]
This will be described with reference to FIG. For example, an LZW-compressed image input to the instruction execution unit 311 of the intermediate data generation unit is conventionally decompressed by LZW by the image processing unit 312, subjected to matrix operation, compressed by LZW, and sent to the band decomposition management unit 319. I was sending. This processing is performed by the reconfigurable expansion unit 40 of the expansion processing unit 4 instead of the image processing unit 312. Reconfiguration data for performing such processing is registered in advance in the configuration data management unit 41 together with the hardware configuration ID, and when an image to be processed is input to the image processing unit 312, the image processing unit 312 interprets the content of the processing. Then, the configuration data is acquired from the configuration data management unit by the hardware configuration ID to the reconfigurable expansion unit 40, and the internal reconfigurable hardware is reconfigured. Thereafter, according to the image processing procedure, the input image data sent is processed using reconfigurable hardware, and the image data created as a result of the processing is sent back to the image processing unit 312. With such a configuration, the reconfigurable resources of the reconfigurable expansion unit 40 can be effectively used.
[0087]
In this way, when the reconfigurable development unit 40 uses the configuration hardware unit 403 as a hardware accelerator, the image processing with the image command to be processed is applied to the image data of the reciprocal number. The reconfiguration control unit 41 when the configuration hardware unit 403 operates in parallel will be described below.
[0088]
When the reconstruction hardware unit 403 is used as a hardware accelerator, an image command is configured in the data format of FIG. 29 in the image processing unit 312, and the image command is transferred from the image processing unit 312 to the reconstruction development unit 40. The FIG. 29 shows an image command including a hardware configuration ID corresponding to a plurality of image processes for a set of image header and image data. Hereinafter, a hardware configuration ID corresponding to one image process or a sequence of hardware configuration IDs corresponding to two or more image processes will be referred to as an image processing sequence. For example, a part of specific image data is cut out, a color map changing process for performing gamma correction of the cut out image data is performed, an enlargement process twice as large as the image data whose color map is changed, and further enlarged The image processing sequence corresponding to the image command that inverts the pixel value of the image data is the hardware configuration ID corresponding to the clip, gamma correction, (color map change), enlargement, and inversion configuration data, that is, Code H , Code I, and Code K (see Table 2).
[0089]
FIG. 30 shows a configuration example of the reconfiguration control unit 41. The reconstruction control unit 41 includes an image processing sequence input unit 411, an image processing sequence storage unit 412, a parallel processing possibility determination unit 413, a reconstruction data selection unit 414, and a second parallel processing possibility determination unit 415. The The image processing sequence input unit 411 reads data corresponding to the hardware configuration ID of the image command from the reconstruction development unit 40 and transfers the data to the image processing sequence storage unit 412. The image processing sequence storage unit 412 stores and holds the image processing sequence. The parallel processing possibility determination unit 413 and the second parallel processing possibility determination unit 415 determine whether parallel processing of the image processing sequence stored in the image processing sequence storage unit 412 is possible. The reconfiguration data selection unit 414 determines the reconfiguration hardware unit 403 of the reconfigurable expansion unit 40 based on the parallel processing determination result of the parallel processing possibility determination unit 413 or the second parallel processing possibility determination unit 415. The configuration data of the configuration data management unit 42 to be configured is selected.
[0090]
FIG. 31 shows a configuration example of the image processing sequence storage unit 412 and the parallel processing possibility determination unit 413. The image processing sequence storage unit 412 includes a so-called FIFO type storage memory 412-1. The parallel processing possibility determination unit 413 includes an image processing comparison unit 413-1 and a parallel processing possibility determination table 413-2.
[0091]
The image processing procedure of the image processing sequence in the reconstruction control unit 41 is as shown in FIG. First, in step 8 (S8), the image processing sequence input from the image processing sequence input unit 411 is transferred to the image processing sequence storage unit 412.
[0092]
The image processing sequence transferred to the image processing sequence storage unit 412 is stored in the order of input to the internal FIFO type storage memory 412-1 in the next step 9 (S9). For example, in the case of the image command shown in FIG. 29, the image processing sequence is stored and held in the FIFO storage memory 412-1 in the order of Code H, Code I, Code J, and Code K.
[0093]
Next, in step 10 (S10), the first hardware configuration ID and the second hardware configuration ID of the FIFO-type storage memory 412-1 are determined as parallel processing possibility as preceding image processing and subsequent image processing, respectively. The data is transferred to the unit 413, and the possibility of parallel processing is determined. As an example, the first hardware configuration ID and the second hardware configuration are Code H and Code I in the initial state, and the preceding image processing and subsequent image processing are clip and color space conversion, respectively. .
[0094]
Next, in step 11 (S11), based on the result of the parallel image processing possibility determination made in step 10 in the reconstruction data selection unit 414, those image processing sequences (preceding image processing or subsequent image processing) are performed. Alternatively, the reconstruction hardware unit 403 is configured by processing circuits corresponding to both image processing.
[0095]
Finally, in step 12 (S12), image processing is executed in the reconfiguration hardware unit 403.
[0096]
Next, the exception handling will be supplemented. As an exception, when there is only one input image processing sequence, that is, when the image command is composed of a single hardware configuration ID, there is naturally no subsequent image processing, and the FIFO type storage memory. Only the first hardware configuration ID of 412-1 is transferred to the parallel processing possibility determination unit 413. In this case, the parallel processing possibility determination unit 413 immediately transfers the hardware configuration ID to the reconfiguration data selection unit 414 without determining the parallel processing possibility of image processing that means the hardware configuration ID. . The reconfiguration data selection unit 414 configures the reconfiguration hardware unit 403 with predetermined configuration data corresponding to the hardware configuration ID, and the reconfiguration hardware unit 403 executes image processing.
[0097]
FIGS. 33 and 34 are diagrams showing an example of the parallel processing possibility determination table 413-2 inside the parallel processing possibility determination unit 413. FIG. Hereinafter, the procedure for determining the possibility of parallel processing of the image processing sequence in step 10 will be described in detail with reference to these drawings.
[0098]
The parallel processing possibility determination unit 413 includes an image processing sequence comparison unit 413-1 and a parallel processing possibility determination table 413-2. The above-described preceding image processing and subsequent image processing transferred from the FIFO-type storage memory 412-1 of the image processing sequence storage unit 412 are input to the image processing sequence comparison unit 413-1. The image processing sequence comparison unit 413-1 creates inquiry data composed of preceding image processing and subsequent image processing, and transfers the inquiry data to the parallel processing possibility determination table 413-2. The parallel processing possibility determination table 413-2 links the preceding image processing, the subsequent image processing, and the parallel processing possibility data associated therewith. The parallel processing possibility determination table 413-2 that has received the inquiry data from the image processing sequence comparison unit 413-1 transfers the parallel processing possibility data related to the inquiry data to the reconfiguration data selection unit 414. The reconfiguration data selection unit 414 selects configuration data to configure the reconfiguration hardware unit 403 according to the parallel processability data.
[0099]
FIG. 34 shows that as the preceding image processing and the subsequent image processing, inquiry data relating to Code H and Code I, which means clip processing and color map change processing, are configured.
[0100]
The parallel processing possibility determination by the parallel processing possibility determination table 413-2 of the parallel processing possibility determination unit 413 is classified into the following four cases according to the contents of the inquiry data, that is, the preceding image processing and the following image processing. Is done.
[0101]
(A) When the preceding image processing and the subsequent image processing are both image processing that depends on the position of the image data.
(B) The preceding image processing is image processing independent of the position of the image data, and the subsequent image processing is image processing depending on the position of the image data.
(C) Image processing depending on the position of the preceding image processing image data, and the subsequent image processing is image processing independent of the position of the image data.
(D) When the preceding image processing and the subsequent image processing are both independent image processing at the position of the image data.
[0102]
Reference numerals (a) to (d) in FIG. 33 and FIG. 34 correspond to the above reference numerals. Here, as the image processing depending on the position of the image data as shown in FIG. 34, clip processing (cutout processing of image data in a specific area) or the like can be considered. As image processing independent of the position of the image data, color processing is possible. Map change processing can be considered.
[0103]
In the cases (b) and (c), parallel processing is possible, that is, the preceding image processing and the subsequent image processing can be simultaneously processed by different processing circuits, and the parallel processing possibility determination table 413- 2 transfers the parallel processing possibility data of the parallel processing “possible” to the reconfiguration data selection unit 414. For example, clip processing and color map change can be performed in parallel by different processing circuits. In such a case, as shown in FIG. 36, the reconfiguration hardware 403 is configured by the Code H processing circuit 403-3 and the Code I processing circuit 403-4 by the configuration data corresponding to Code H and Code I, and parallel processing is performed. can do.
[0104]
In the case of (d), parallel processing is impossible, that is, the preceding image processing and the subsequent image processing cannot be performed simultaneously by different processing circuits. The parallel processing possibility determination table 413-2 is The parallel processing possibility data of the process “impossible” is transferred to the reconfiguration data selection unit 414. For example, the first color space conversion process from RGB image data of the entire image to HVC image data and the second color space conversion process from HVC image data of the entire image to CMYK image data are different processing circuits. Parallel processing is not possible. This is because the subsequent second color space conversion process cannot be performed unless the preceding first color space conversion process is determined. That is, the subsequent second color space conversion process requires information on the preceding first color space conversion process. Here, in the HVC image data, H means hue (Hue), V means lightness (Value), and C means saturation (Chroma). In such a case, as shown in FIG. 36, a Code I processing circuit 403-5 that performs a first color space conversion process from RGB image data of the entire image to HVC image data, and CMYK image data from the HVC image data of the entire image. The reconfigurable hardware 403 can be configured by the second color space conversion processing circuit 403-6 to sequentially process. Alternatively, first, the reconstruction hardware 403 is configured only by the Code I processing circuit that performs the first color space conversion process from the RGB image data of the entire image to the HVC image data, and the process is performed. The reconstruction hardware 403 may be configured by only the Code I processing circuit that performs the second color space conversion process from the entire HVC image data to the CMYK image data, and the process may be performed.
[0105]
In the case of (a), there are cases where parallel processing is possible and cases where parallel processing is possible, and the parallel processing possibility data in the parallel processing possibility determination table 413-2 becomes “indefinite”, but this “indefinite”. The parallel processing possibility data is not transferred to the reconfiguration data selection unit 414. In the case of (a), the parallel processing possibility determination unit 413 performs second parallel processing on the inquiry data transferred from the image processing sequence comparison unit 413-1 to the parallel processing possibility determination table 413-2. Transfer to possibility determination unit 415. The second parallel processing possibility determination unit 415 determines parallel processing possibility, and transfers the determination result (parallel processing is possible or parallel processing is impossible) to the reconfiguration data selection unit 414 as parallel processing possibility data. .
[0106]
FIG. 35 shows that the second parallel processability determination unit 415 includes the second parallel processability determination table 41. For example, when the preceding image processing is the first clip processing and the subsequent image processing is the second clip processing, each processing is performed on the areas targeted for the first clip processing and the second clip processing. It is possible to distinguish whether parallel processing is possible or not depending on whether it is not referred to. As shown in FIG. 35, when the areas to be clipped overlap, that is, when the image data is not exclusive, parallel processing cannot be performed by different processing circuits. Therefore, the second parallel processing possibility determination unit 415 transfers the image processing possibility data of the parallel processing “impossible” to the reconstruction data selection unit 414. On the other hand, when the areas to be clipped do not overlap, that is, when the image data is exclusive, each clip process can be processed in parallel by different processing circuits. Therefore, the second parallel processing possibility determination unit 415 transfers the image processing possibility data of the processing “possible” in parallel to the reconstruction data selection unit 414. In the former case, that is, in the case where parallel processing cannot be performed, as shown in FIG. 36, the Code H processing circuit 403-9 that performs the preceding first clip processing and the Code H processing circuit 403 that performs the following second clip processing. The reconfiguration hardware 403 can be configured by −10, and sequential processing can be performed. Alternatively, the reconstruction hardware 403 can be configured by a single Code H processing circuit, and first the first clip processing is performed first, and then the subsequent second clip processing is performed. In the latter case, that is, when parallel processing is possible, the reconfigurable hardware 403 can be configured by a plurality of Code H processing circuits 403-7 and 403-8 as shown in FIG.
[0107]
Note that reference numerals (b) to (e) in FIG. 36 coincide with the reference numerals in FIG. 33 to FIG. 35 and the reference numerals in the above description.
[0108]
The parallel processing possibility determination table 413-2 can also be implemented as a database. 34 represents the preceding image processing, the subsequent image processing, and the parallel processing possibility data related thereto as a query data from the image processing sequence comparison unit 413-1 as “query image processing that precedes image processing”. ”And“ subsequent image processing is color conversion processing ”is input,“ possible ”is output as parallel processing possibility data from the parallel processing possibility determination table 413-2 to the reconfiguration data selection unit 414. Represents the appearance. As the preceding image processing or subsequent image processing to be registered, “enlargement” or “inversion of pixel value” can be considered. Similarly, the second parallel processing possibility determination table 41 can also be implemented as a database.
[0109]
The storage memory for storing the image processing sequence in the image processing sequence storage unit 412 can be a so-called stack type storage memory instead of the FIFO type storage memory as described above. In this case, as the preceding image processing and subsequent image processing, the image processing sequence comparison unit 413-1 of the parallel processing possibility determination unit 413 performs the first stored image processing and the second stored image processing, respectively. It is necessary to configure the reconfiguration control unit 41 so that it can be transferred to.
[0110]
Even in the case where parallel processing is impossible in the above description, it is of course possible to execute parallel processing by dividing image data into appropriate partial areas using conventional techniques.
[0111]
Next, the parts that can be replaced will be described. The parallel processing possibility determination unit 413 is an alternative to determining whether parallel processing is possible by distinguishing between image processing depending on the position of image data to be processed and image processing independent of the position of the image data. The parallel processing possibility determination table 413-2 so as to determine the possibility of parallel processing by distinguishing between the image processing depending on the pixel value of the image data to be processed and the image processing independent of the pixel value of the image data. Can also be configured. The second parallel processing possibility determination unit 415 further determines the position of the image data to be referred to when the compared image processing sequences are image processing depending on the pixel values of the image data to be processed together. By comparing, the second parallel processing possibility determination table 41 is configured so as to determine whether parallel processing possibility is possible or not by distinguishing whether different processing circuits refer to mutually overlapping image data. You can also
[0112]
For example, when image processing of image data with a so-called color map is assumed, the color map can be deleted as image processing independent of the pixel value of the image data. Also, so-called convolution filtering processing can be considered as image processing depending on the pixel value of image data.
[0113]
【The invention's effect】
As described above, in the print processing apparatus of the present invention, the functions of two consecutive image processing sequences are compared in order from the beginning of the plurality of consecutive image processing sequences to be processed by the parallel processing possibility determination unit. By distinguishing image processing depending on the position of the image data from image processing independent of the position of the image data, it is determined whether or not the image processing sequence can be processed in parallel by different processing circuits.
[0114]
Further, the hardware configuration control unit is configured to reconfigure the reconfiguration data so that the reconfiguration data selection unit configures the reconfiguration hardware unit with different processing circuits when the two consecutive image processing sequences can be processed in parallel. Otherwise, the reconstruction data is selected so that the reconstruction hardware unit is configured by a predetermined processing circuit corresponding to the preceding image processing in the image processing sequence.
[0115]
A processing circuit that executes image processing depending on the position of the image data performs image processing that depends on the position of the image data, such as clipping of partial area data. A processing circuit that performs image processing that performs processing independent of the position of the image data performs image processing independent of the position of the image data, such as gamma correction by changing a so-called color map. Thus, the processing circuit that executes image processing depending on the position of the image data and the processing circuit that executes image processing that performs independent processing on the position of the image data are processed in parallel. That is, it is possible to operate independently of each other at the same time, and it is possible to perform high-speed processing as compared with the case where sequential processing is performed by a single processing circuit. The reconfigurable hardware unit performs parallel processing using a plurality of processing circuits capable of parallel processing.
[0116]
In addition, the hardware configuration control unit further refers to the image to be referred to when the compared image processing sequence is image processing depending on the position of the image data to be processed by the second parallel processing possibility determination unit. The position of the data is compared, and whether or not parallel processing is possible is determined based on whether or not different processing circuits refer to overlapping image data. When different processing circuits do not refer to mutually overlapped image data, the reconstructed data selection unit divides the image data into each processing circuit and performs parallel processing. On the other hand, when different processing circuits refer to overlapping image data, the predetermined processing circuit sequentially processes the image data without dividing it.
[0117]
As described above, according to the print processing apparatus of the present invention, it is possible to perform parallel processing according to the content of image processing related to continuous image processing sequences, that is, the function or attribute of image processing, and high-speed image processing Can be performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of a print processing apparatus according to the present invention.
FIG. 2 is an explanatory diagram of a configuration of a color page printer.
FIG. 3 is a block diagram illustrating an intermediate data generation unit.
FIG. 4 is a diagram for explaining an outline vector.
FIG. 5 is a diagram for explaining recursive division of a Bezier curve.
FIG. 6 is a diagram illustrating trapezoid data.
FIG. 7 is a diagram for explaining division of trapezoid data at band boundaries;
FIG. 8 is a diagram illustrating an example of a data format of trapezoid data.
FIG. 9 is a diagram illustrating the correspondence of image data to trapezoid data.
FIG. 10 is a block diagram of a reconfigurable expansion unit.
FIG. 11 is a diagram illustrating a method of using an input buffer and a band buffer.
FIG. 12 is a flowchart illustrating a procedure for the reconfiguration control unit to control the reconfiguration hardware unit;
FIG. 13 is a diagram illustrating a configuration of a configuration data management unit.
FIG. 14 is a block diagram illustrating a configuration example of a reconfiguration hardware unit.
15 is a diagram for explaining the configuration of the FPGA unit of FIG. 14;
FIG. 16 is a diagram for explaining the logical block of FIG. 15;
FIG. 17 is a diagram for explaining the crosspoint switch of FIG. 15;
FIG. 18 is a diagram for explaining the switch matrix of FIG. 15;
FIG. 19 is a diagram illustrating an example of a configuration of a reconfigurable hardware unit.
FIG. 20 is a diagram for explaining trapezoidal data drawing.
FIG. 21 is a functional block diagram of a trapezoid drawing circuit.
FIG. 22 is a functional block diagram of a coordinate calculation unit.
FIG. 23 is a functional block diagram of an edge drawing unit.
FIG. 24 is a functional block diagram of a decompression processing circuit.
FIG. 25 is a block diagram of a resolution conversion circuit.
FIG. 26 is a functional block diagram of a color space conversion circuit.
FIG. 27 is a diagram illustrating a process of linear interpolation for color space conversion.
FIG. 28 is a diagram illustrating a relationship between a conversion processing unit and a development processing unit when a development processing unit is used as an accelerator.
FIG. 29 is a diagram illustrating an example of an image processing sequence.
FIG. 30 is a block diagram illustrating a reconstruction control unit.
FIG. 31 is a block diagram illustrating an image processing sequence storage unit and a parallel processing possibility determination unit;
FIG. 32 is a flowchart showing an example of an image processing procedure in the reconstruction control unit.
FIG. 33 is a diagram showing an example of a parallel processing possibility determination table;
FIG. 34 is a second diagram showing an example of a parallel processing possibility determination table;
FIG. 35 is a diagram showing an example of a second parallel processing possibility determination table.
FIG. 36 is a second diagram illustrating an example of a configuration of a reconfigurable hardware unit.
[Explanation of symbols]
1 Print data creation department
2 Print data input section
3 Conversion processing section
4 Development processing section
5 Output section
31 Lexical analysis section
32 Intermediate data generator
33 Intermediate data storage
40 Reconfigurable deployment unit
41 Reconfiguration controller
42 Configuration Data Management Department
50 Video interface
51 Semiconductor laser scanning device
52 Photosensitive drum
53 Charger
54 Rotary developer
55 Transfer drum
56 Cleaner
57 Fuser
58 Paper transport path
510 Infrared semiconductor laser
511 lens
512 polygon mirror
310 Token interpreter
311 Instruction execution part
312 Image processing unit
313 Drawing state storage unit
314 Vector data generator
315 Font Management Department
316 Matrix converter
317 Short vector generator
318 Trapezoid data generator
319 Band Disassembly Management Department
401 Print data transfer control unit
402 Memory part
403 Reconfiguration hardware part
404 Intermediate data transfer control unit
405 Refresh control unit
406 Arbitration section
402-1 Input buffer A
402-2 Input buffer B
402-3 Band buffer A
402-4 Band buffer B
402-5 Work area
421 conversion table
422 Configuration code storage area
423 control unit
423-1 Read control unit
423-2 Additional update unit
403-1 Code A processing circuit
403-2 Code G processing circuit
461 Trapezoidal drawing circuit
462 Screen processing circuit
481 Decompression processing circuit
482 Resolution conversion circuit
483 color space conversion circuit
484 Trapezoidal drawing circuit
485 Screen processing circuit
463 Intermediate data input section
464 Coordinate calculation part A
465 Coordinate calculation part B
466 Edge drawing part
467 DDA parameter calculator
468 DDA processing unit
469 coordinate update unit
470 Address calculator
471 Mask calculation unit
472 Data operation part
473 RmodW processor
481-1 Intermediate data input section
481-2 Huffman Decoding Department
481-3 Inverse quantization unit
481-4 Reverse DCT section
481-5 Writing section
482-1 Pixel data input section
482-2 Interpolation processing unit
482-3 Pixel address calculator
482-4 writer
483-1 Pixel data input section
483-2 Table Converter
483-3 Interpolation processing unit
483-4 Writing section
411 Image processing sequence input unit
412 Image processing sequence storage unit
413 Parallel processing possibility determination unit
414 Reconstruction data selection unit
415 2nd parallel processing possibility judgment part
412-1 FIFO type storage memory
413-1 Image processing sequence comparison unit
413-2 Parallel processing possibility determination table
415-1 Second parallel processing possibility determination table
403-3, 7, 8, 9, 10 Code H processing circuit
403-4, 5, 6 Code I processing circuit

Claims (5)

An input unit that has at least one of a character, a graphic, and an image drawing element, and inputs print data described by a predetermined drawing command;
A divided drawing element obtained by interpreting a token included in the print data and executing a drawing command to divide a drawing element included in the print data input to the input unit into a band unit, and a process of expanding the divided drawing element Conversion means for generating converted print data including a hardware configuration ID set corresponding to a hardware configuration to be applied in band units ;
Hardware that changes the configuration according to the hardware configuration ID set in the divided drawing element in band units included in the converted print data converted by the conversion means, and executes the expansion processing of the converted print data;
An output unit that outputs the converted print data expanded by the hardware ;
Two consecutive image processes corresponding to two consecutive hardware configuration IDs recorded in image processing sequence data in which the hardware configuration IDs are arranged in the order of processing to be executed in the hardware are different in the hardware. Parallel processing possibility determination means for determining whether parallel processing is possible in the processing circuit;
For two consecutive image processing sequences that are determined to be parallel processing by the parallel processing possibility determination means, the hardware is configured by different processing circuits corresponding to the two consecutive image processing sequences. For the two consecutive image processing sequences determined to be incapable of parallel processing by the parallel processing possibility determination means, the processing circuit corresponding to the preceding image processing in the two consecutive image processing sequences Hardware configuration control means for configuring the hardware;
A print processing apparatus. The parallel processing possibility determination means is an image process that depends on a position of image data to be processed for each of two consecutive image processes corresponding to the two consecutive hardware configuration IDs, or a position of the image data The print processing apparatus according to claim 1, wherein whether or not parallel processing is possible is determined by determining whether the image processing is independent image processing based on determination data previously stored in a storage unit . Determines that the parallelism possibility determining means, two image processing both continuous corresponding to two hardware configuration ID of the successive, an image processing that depends on the position of the image data on the basis of the determination data In such a case, the duplication of the image data referred to in each of the two consecutive image processes is further determined, and the possibility of parallel processing is determined based on the determination data previously stored in the storage unit based on the determination result. The print processing apparatus according to claim 2. The parallel processing possibility determination means is an image process depending on a pixel value of image data to be processed for each of two consecutive image processes corresponding to the two consecutive hardware configuration IDs . The print processing apparatus according to claim 1, wherein whether or not the image processing is independent of the pixel value is determined based on determination data previously stored in a storage unit to determine whether parallel processing is possible. . The parallel processing possibility determination means further includes the continuous processing when both of the two consecutive image processing sequences corresponding to the two consecutive hardware configuration IDs are image processing depending on pixel values of image data. And determining whether or not parallel processing is possible based on determination data stored in advance in a storage unit based on a determination result. 5. The print processing apparatus according to 4.

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