JP3832924B2 - 画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は静止画像生成、特に動画像からフレーム静止画像を生成する場合に用いて好適な画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体に関するものである。
【０００２】
【従来の技術】
インターレースされた動画像からフレーム静止画像を生成する方法として、従来より、
（１）第２フィールドで第１フィールドの画像を繰り返すという方法
（２）図８に示すように第２フィールドの画素ｚの位置の画素を、フレーム画像としてみた場合の上下にある第１フィールドの画素ｘ、ｙから補間してつくるという方法
（３）第１フィールド、第２フィールドをそのまま出力する方法
などがある。
【０００３】
（４）さらに、図８に示すように第２フィールドの画素ｚの位置の画素を生成するとき、第２フィールドの画素毎の動きを判定して、動きと判定した時は第１フィールドの上下の画素ｘ、ｙで補間した画素を出力し、静止であると判定した時は第２フィールドの画素ｚをそのまま出力する方法がある。
次にこの（４）の従来例について図９を用いて説明する。
図９において、４００はフレーム画像の入力端子、４０１はフィールド遅延回路、４０２は１Ｈの遅延回路、４０３は加算器、４０４は入力値を１／２にする演算回路、４０５は判定回路、４０６は設定するしきい値ｔｈの入力端子、４０７は切り換え回路、４０８は出力端子、４０９はコントローラである。
【０００４】
次に動作について説明する。
入力端子４００からインターレースされたフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路４０１、切り換え回路４０７の端子ｊに供給される。コントローラ４０９の指示により、第１フィールドの画素に関しては切り換え回路４０７は端子ｊが選択され、第１フィールドの画素はそのまま出力端子４０８に出力される。
【０００５】
次に第２フィールドの画素が入力端子４００より入力される。例えば、図８の画素ｚが入力端子４００から入力された時、画素ｚは判定回路４０５、切り換え回路４０７に供給される。このときフィールド遅延回路４０１は図８に示すように第２フィールドの画素ｚの下に位置する第１フィールドの画素ｙを出力し、１Ｈ遅延回路４０２と加算器４０３に供給する。１Ｈ遅延回路４０２は第２フィールドの画素ｚの上に位置する画素ｘを出力し、加算器４０３に供給する。加算器４０３は１Ｈ遅延回路４０２から供給される画素ｘとフィールド遅延回路４０１から供給される画素ｙとを加算（ｘ＋ｙ）し、値を１／２にする演算回路４０４に供給する。演算回路４０４では加算器４０３から供給された値（ｘ＋ｙ）を１／２にし、（ｘ＋ｙ）／２の値を判定回路４０５、切り換え回路４０７の端子ｉに供給する。
【０００６】
判定回路４０５は演算回路４０４から供給された値（ｘ＋ｙ）／２と画素ｚについて
ｖ＝｜ｚ−（ｘ＋ｙ）／２｜ ………（１）
を計算し、入力端子４０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路４０７の端子ｉを選択するように切り換え回路４０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路４０７の端子ｊを選択するように切り換え回路４０７を制御する。
【０００７】
切り換え回路４０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子４０８に出力し、第２フィールドの画素については判定回路４０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子４０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子４０８に出力する。これによって出力端子４０８からフレーム静止画像を得ることができる。
【０００８】
【発明が解決しようとする課題】
上記従来例において、（１）、（２）の方法は垂直方向の解像度が劣化してしまうという問題があり、（３）の方法は垂直方向の解像度は保たれるが、動いている部分はブレて表示されてしまうという問題がある。（４）の方法は静止している部分については垂直方向の解像度を保ち、動いている部分は第１フィールドの画素から補間することでブレを抑制して表示することができるが、動きと静止の誤判定が起こり易く、誤判定された部分が画像の劣化を生じさせるという問題があった。
【０００９】
特に斜め線に関して（４）の方法を用いると、静止している部分を動きと誤判定した時に画像の劣化が顕著になることがあるという問題があった。次にこの問題について説明する。
【００１０】
例えば、図１０に示すように画素ｚを含む位置に斜め線Ｌが存在し、各画素ｘ、ｙ、ｚの値はｘ＝１００、ｙ＝０、ｚ＝１００であるとする。ここで、上記（４）の方法により第１フィールドの画素ｘ、ｙ及び第２フィールドの画素ｚのみを用いて動き判定をした場合には、前記（１）式より、
ｖ＝５０
となる。
【００１１】
ここで、動き判別のためのしきい値ｔｈを３０とすると、従来の判別方法では補間される部分（画素ｚの部分）がｖ＞ｔｈで動きありと判別されてしまい、このときの補間画素の値は、
（ｘ＋ｙ）／２＝５０
となり、斜め線Ｌのエッジ部分が保存されない。即ち、本来は画素ｚをそのまま出力すればよいのに、上記補間画素の値が出力されてしまい、斜め線Ｌのエッジ部分が保存されないことになる。
【００１２】
本発明は上記の問題を解決するために成されたもので、動きと静止との判定を精度良く行うことのできる画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明の画像信号処理装置は、入力されたインターレースの画像信号の第２フィールドにおける注目画素データ及びその水平方向に隣り合う第１の複数の画素データを抽出し、この第１の複数の画素データを用いて所定の演算を行う第１の演算手段と、前記入力された画像信号の第１フィールドにおいて前記注目画素データの上下に位置する第２の複数の画素データを抽出し、この第２の複数の画素データを用いて所定の演算を行う第２の演算手段と、前記第１の演算手段の出力と前記第２の演算手段の出力とを比較し、この比較結果と所定のしきい値とを比較することにより前記注目画素データの動きの有無を判定する判定手段と、前記入力された画像信号のうち、前記第１フィールドの画素データをそのまま出力すると共に、前記第２フィールドの画素データについては、前記判定手段により動き有りと判定された場合には前記第２の演算手段の出力を選択して補間データとして出力し、前記判定手段により動き無しと判定された場合には前記注目画素データを選択して出力する選択手段とを備えたことを特徴とする。
【００１４】
本発明の画像信号処理方法は、インターレースの動画像データからフレーム静止画像データを生成する画像信号処理方法において、前記動画像データのうち、第１フィールドの画素データはそのまま出力し、第２フィールドについては、この第２フィールドの注目画素データに対して上下に位置している前記第１フィールドの複数の画素データと前記注目画素データ及びその水平方向に隣り合う複数の画素データとを用いて所定の演算を行って得られる演算値と所定のしきい値とを比較することにより、前記注目画素データの動きの有無を判定し、動きなしと判定した場合には前記注目画素データをそのまま出力し、動きありと判定した場合には前記注目画素データの上下に位置する前記第１フィールドの複数の画素データを用いて補間演算して得られる補間データを出力することを特徴とする。
【００１５】
本発明のコンピュータ読み取り可能な記録媒体は、入力されるフレーム画像信号における第１フィールドと第２フィールドとを判定し、前記第１フィールドと判定された画像信号の画素データをそのまま出力させる第１の判定処理と、前記第２フィールドと判定された画像信号の画素データについて、前記第２フィールドにおける注目画素データ及びその水平方向に隣り合う複数の画素データを用いて所定の演算を行う第１の演算処理と、前記注目画素データの上下に位置する第１フィールドの複数の画素データを用いて補間演算し、その補間データを出力させる第２の演算処理と、前記第１の演算処理及び前記第２の演算処理で得られる演算値を用いて上記注目画素データの動きの有無を判定し、動き無しと判定すれば前記注目画素データをそのまま出力させ、動き有りと判定すれば前記補間データを出力させる第２の判定処理とを実行させるためのプログラムが記録されたことを特徴とする。
【００１６】
【発明の実施の形態】
図１は本発明の第１の実施の形態を示す図である。
図１において、１００はフレーム画像の入力端子、１０１はフィールド遅延回路、１０２は１Ｈの遅延回路、１０３は加算器、１０４は入力値を１／２にする演算回路、１０５は判定回路、１０６は設定するしきい値ｔｈの入力端子、１０７は切り換え回路、１０８は出力端子、１０９、１１０は１画素分の遅延回路、１１１、１１２、１１３は重み付け回路、１１４は加算器、１１５は入力値を１／Ｎにする演算回路、１１６はコントローラである。
【００１７】
次に動作について説明する。
入力端子１００からインターレースされたフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路１０１、１画素遅延回路１０９に供給される。１画素遅延回路１０９は切り換え回路１０７の端子ｊに第１フィールドの画素を供給する。切り換え回路１０７はコントローラ１１６の指示により、第１フィールドの画素に関しては端子ｊを選択し、第１フィールドの画素はそのまま出力端子１０８に出力する。
【００１８】
次に第２フィールドの画素が入力端子１００より入力される。例えば、図２に示す画素Ｂが入力端子１００から入力された時、この画素Ｂは１画素遅延回路１０９、重み付け回路１１３に供給される。このとき１画素遅延回路１０９は図２に示す画素Ｂの左隣の画素ｚを出力し、１画素遅延回路１１０、重み付け回路１１２、切り換え回路１０７の端子ｊにデータｚを供給する。またこのとき１画素遅延回路１１０は図２の画素Ａを出力し、重み付け回路１１１に供給する。重み付け回路１１１、１１２、１１３はそれぞれ供給された画素データＡ、ｚ、Ｂの値に重み付け、例えばそれぞれＡ×１、ｚ×１、Ｂ×１、あるいはＡ×１、ｚ×２、Ｂ×１を施して加算器１１４に供給する。加算器１１４は供給されたそれぞれの重み付けデータを加算して入力値を１／Ｎにする演算回路１１５に出力する。演算回路１１５は加算器１１４から供給される加算データを１／Ｎにして判定回路１０５に出力する。例えば重み付け回路での重み付けがＡ×１、ｚ×１、Ｂ×１である時はＮ＝３、Ａ×１、ｚ×２、Ｂ×１である時はＮ＝４である。今ここではＡ×１、ｚ×１、Ｂ×１、Ｎ＝３とすると、演算回路１１５は（Ａ＋ｚ＋Ｂ）／３を判定回路１０５に出力する。
【００１９】
フィールド遅延回路１０１は図２に示すように第２フィールドの画素ｚの下に位置する第１フィールドの画素ｙを出力し、１Ｈ遅延回路１０２と加算器１０３に供給する。１Ｈ遅延回路１０２は第２フィールドの画素ｚの上に位置する画素ｘを出力し、加算器１０３に供給する。加算器１０３は１Ｈ遅延回路１０２から供給される画素ｘとフィールド遅延回路１０１から供給される画素ｙとを加算（ｘ＋ｙ）し、入力値を１／２にする演算回路１０４に供給する。演算回路１０４では加算器１０３から供給された値（ｘ＋ｙ）を１／２にし、（ｘ＋ｙ）／２の値を判定回路１０５、切り換え回路１０７の端子ｉに供給する。
【００２０】
判定回路１０５は演算回路１０４から供給された値（ｘ＋ｙ）／２と演算回路１１５から供給された値（Ａ＋ｚ＋Ｂ）／３について
ｖ＝｜（Ａ＋ｚ＋Ｂ）／３−（ｘ＋ｙ）／２｜ ………（２）
を計算し、入力端子１０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路１０７の端子ｉを選択するように切り換え回路１０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路１０７の端子ｊを選択するように切り換え回路１０７を制御する。
【００２１】
切り換え回路１０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子１０８に出力し、第２フィールドの画素については判定回路１０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子１０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子１０８に出力してフレーム静止画像を得る。
【００２２】
以上説明したように、動き／静止の判定にｚの値だけでなく、その両隣の画素Ａ、Ｂを利用することにより、水平方向の周辺の情報を含めた判定を行うようにしたことにより、動きと静止の誤判定が少なくなり、判定を高精度で行うことができ、また、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のブレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。
【００２３】
上記斜め線の画質劣化が小さくなることについて図３を用いて説明する。
図３において、画素ｚを含む斜め線Ｌが存在し、Ａ＝１００、Ｂ＝０、ｘ＝１００、ｚ＝１００、ｙ＝０とすると、上記（２）式より、
ｖ≒１７
となる。ここで、動き判別のためのしきい値ｔｈを３０とすると、ｖ＜ｔｈとなり、補間される部分（画素ｚの部分）は動きなしと判別される。従って、切り換え回路１０７より第２フィールドの画素ｚがそのまま出力され、斜め線Ｌのエッジ部分を保存することができる。
【００２４】
図４は本発明の第２の実施の形態を示す図である。
図４において、２００はフレーム画像の入力端子、２０１はフィールド遅延回路、２０２は１Ｈの遅延回路、２０３は加算器、２０４は入力値を１／２にする演算回路、２０５は判定回路、２０６は設定するしきい値ｔｈの入力端子、２０７は切り換え回路、２０８は出力端子、２０９、２１０は１画素分の遅延回路、２１１は加算器、２１２は入力値を１／２にする演算回路、２１３はコントローラである。
【００２５】
次に動作について説明する。
入力端子２００からフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路２０１、１画素遅延回路２０９に供給される。１画素遅延回路２０９は切り換え回路２０７の端子ｊに第１フィールドの画素を供給する。切り換え回路２０７はコントローラ２１３の指示により、第１フィールドの画素に関しては端子ｊを選択し、第１フィールドの画素をそのまま出力端子２０８に出力する。
【００２６】
次に第２フィールドの画素が入力端子２００より入力される。例えば、図２に示す画素Ｂが入力端子２００から入力された時、この画素Ｂは１画素遅延回路２０９、加算器２１１に供給される。この時、１画素遅延回路２０９は図２に示す画素Ｂの左隣の画素ｚを出力し、１画素遅延回路２１０、切り換え回路２０７の端子ｊにデータｚを供給する。１画素遅延回路２１０は図２の画素Ａを出力し、加算器２１１に供給する。加算器２１１は供給されたそれぞれの値Ａ、Ｂを加算し、（Ａ＋Ｂ）の値を入力値を１／２にする演算回路２１２に供給する。演算回路２１２は加算器２１１から供給された値（Ａ＋Ｂ）を１／２して（Ａ＋Ｂ）／２を判定回路２０５に出力する。
【００２７】
フィールド遅延回路２０１は図２に示すように第２フィールドの画素ｚの下に位置する第１フィールドの画素ｙを出力し、１Ｈ遅延回路２０２と加算器２０３に供給する。１Ｈ遅延回路２０２は第２フィールドの画素ｚの上に位置する画素ｘを出力し、加算器２０３に供給する。加算器２０３は１Ｈ遅延回路２０２から供給される画素ｘとフィールド遅延回路２０１から供給される画素ｙとを加算（ｘ＋ｙ）し、入力値を１／２にする演算回路２０４に供給する。演算回路２０４では加算器２０３から供給された値（ｘ＋ｙ）を１／２にし、（ｘ＋ｙ）／２の値を判定回路２０５、切り換え回路２０７の端子ｉに供給する。
【００２８】
判定回路２０５は演算回路２０４から供給された値（ｘ＋ｙ）／２と演算回路２１２から供給された値（Ａ＋Ｂ）／２について
ｖ＝｜（Ａ＋Ｂ）／２−（ｘ＋ｙ）／２｜ ………（３）
を計算し、入力端子２０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路２０７の端子ｉを選択するように切り換え回路２０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路２０７の端子ｊを選択するように切り換え回路２０７を制御する。
【００２９】
切り換え回路２０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子２０８に出力し、第２フィールドの画素については判定回路２０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子２０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子２０８に出力してフレーム静止画像を得る。
【００３０】
以上説明したように、動き／静止の判定にｚの値ではなく、その両隣の画素Ａ、Ｂを利用することにより、水平方向の周辺の情報を含めた判定を行うことにより、動きと静止の誤判定が少なくなり、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のブレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。またｚではなく、その両隣の画素をとることで処理も単純化できる。
【００３１】
図５は本発明の第３の実施の形態を示す図である。
図５において、３００はフレーム画像の入力端子、３０１はフィールド遅延回路、３０２は１Ｈの遅延回路、３０３は加算器、３０４は入力値を１／２にする演算回路、３０５は判定回路、３０６は設定するしきい値ｔｈの入力端子、３０７は切り換え回路、３０８は出力端子、３０９は１画素分の遅延回路、３１０、３１１は重み付け回路、３１２は加算器、３１３は入力値を１／Ｎにする演算回路、３１４はコントローラである。
【００３２】
次に動作について説明する。
入力端子３００からフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路３０１、１画素遅延回路３０９、重み付け回路３１１、切り換え回路３０７の端子ｊに供給される。切り換え回路３０７はコントローラ３１４の指示により、第１フィールドの画素に関しては端子ｊを選択し、第１フィールドの画素をそのまま出力端子３０８に出力する。
【００３３】
次に第２フィールドの画素が入力端子３００より入力される。例えば、図２に示す画素ｚが入力端子３００から入力された時、画素ｚは１画素遅延回路３０９、重み付け回路３１１、切り換え回路３０７の端子ｊに供給される。この時、１画素遅延回路３０９は図２に示す画素ｚの左隣の画素Ａを出力し、重み付け回路３１０にデータＡを供給する。重み付け回路３１０、３１１はそれぞれ供給された画素データＡ、ｚの値に重み付け、例えばそれぞれＡ×１、ｚ×１、あるいはＡ×１、ｚ×２を施して加算器３１２に供給する。加算器３１２は供給されたそれぞれの重み付けデータを加算して加算値を入力値を１／Ｎにする演算回路３１３に出力する。演算回路３１３は加算器３１４から供給される加算値を１／Ｎにして判定回路３０５に出力する。例えば重み付け回路での重み付けがＡ×１、ｚ×１である時はＮ＝２、Ａ×１、ｚ×２である時はＮ＝３である。今ここではＡ×１、ｚ×１、Ｎ＝２とすると、演算回路３１３は（Ａ＋ｚ）／２を判定回路３０５に出力する。
【００３４】
判定回路３０５は演算回路３０４から供給された値（ｘ＋ｙ）／２と演算回路３１３から供給された値（Ａ＋ｚ）／２について
ｖ＝｜（Ａ＋ｚ）／２−（ｘ＋ｙ）／２｜ ………（４）
を計算し、入力端子３０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路３０７の端子ｉを選択するように切り換え回路３０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路３０７の端子ｊを選択するように切り換え回路３０７を制御する。
【００３５】
切り換え回路３０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子３０８に出力し、第２フィールドの画素については判定回路３０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子３０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子３０８に出力してフレーム静止画像を得る。
【００３６】
以上説明したように、動き／静止の判定にｚの値とその隣の画素Ａを利用することにより、水平方向の周辺の情報を含めた判定を可能としたことで、動きと静止の誤判定が少なくなり、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のブレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。またｚとその左隣の画素をとることで逐次処理も容易となる。
【００３７】
更に、本発明はマイクロコンピュータ（以下マイコン）によるソフトウェア処理によっても実現可能である。
以下、このようにソフトウェア処理に対して本発明を適用した場合における第４の実施の形態について説明する。
【００３８】
図６は、本発明をデジタルＶＴＲにおけるマイコンに対して適用した場合の構成を示すブロック図であり、本実施の形態のマイコンは図１を用いて説明した前述の実施の形態と同様の機能を有する。
【００３９】
図６において、再生処理回路５０２により、磁気テープ５０１からのデジタル画像信号を再生し、誤り訂正処理、情報量の伸長処理等を施して、マイコン５０３にインターレース形式で出力する。マイコン５０３は、ハードディスクやフロッピーディスク等で構成された本発明による記録媒体としてのメモリ５０４に記憶されたプログラムに従って、再生画像信号中から静止画像を抽出して出力する。
【００４０】
次に、メモリ５０４に記憶されたプログラムに従うマイコン５０３の動作について説明する。
図７は、図６に示したマイコン５０３の動作を説明するためのフローチャートである。
図７において、再生画像信号が供給されると（ステップＳ１０１）、マイコン５０３はまず、入力画像信号の表示対象画素（注目画素）が第１フィールドの画像信号かあるいは第２フィールドの画像信号かを判別する（ステップＳ１０２）。
そして、第１フィールドの画像信号であった場合には、そのまま入力画像信号を出力する（ステップＳ１１６）。
【００４１】
また、入力画像信号が第２フィールドの画像信号であった場合には、補間対象となる画素ｚに対して係数Ｋ1 にて重み付けを行う（ステップＳ１０３）。そして、画素ｚに隣接する画素Ａを取り込んで（ステップＳ１０４）、係数Ｋ2 により重み付けを行う（ステップＳ１０５）。更に、画素ｚに対して画素Ａと反対側に隣接する画素Ｂを取り込み（ステップＳ１０６）、係数Ｋ2 により同様に重み付けを行う（ステップＳ１０７）。
【００４２】
上記のように、画素ｚ及び画素ｚに隣接する画素Ａ、Ｂに対する重み付けの後、
ＳH ＝（Ｋ2 Ａ＋Ｋ1 ｚ＋Ｋ2 Ｂ）／（Ｋ1 ＋２Ｋ2 ） ………（５）
を求める（ステップＳ１０８）。
次に、第１フィールドにおける画素ｚの上の画素ｘ及び下の画素ｙを取り込み（ステップＳ１０９、Ｓ１１０）、
ＳV ＝（ｘ＋ｙ）／２ ………（６）
を求める（ステップＳ１１１）。
【００４３】
次に、ＳH 及びＳV が求められたら、Ｖ＝｜ＳH −ＳV ｜を求める（ステップＳ１１２）。
そして、Ｖがしきい値ｔｈよりも大きいか否かを判別し（ステップＳ１１３）、ｔｈよりも大きい場合には動きありと判断して（ｘ＋ｙ）／２を出力し（ステップＳ１１４）、また、ｔｈよりも小さい場合には動きなしと判断して入力画素ｚをそのまま出力する（ステップＳ１１５）。
このように、マイコンによるソフトウェア処理に対しても本発明を適用可能であり、前述の第１〜第３の実施の形態と同様の効果を有する。
【００４４】
なお、第２フィールドの画像信号に対する演算処理は、図７に限らず前述の第１〜第３の実施の形態と同様の演算を行うようにしてもよい。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、動き／静止の判定に注目画素ｚの値だけでなく、その水平方向の周辺画素を利用することによって、水平方向の周辺の情報を含めた判定が可能となり、このため動きと静止の誤判定が減少でき、また、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のプレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】本発明の画像信号処理方法を原理的に説明するための構成図である。
【図３】斜め線のエッジを保存できることを説明するための構成図である。
【図４】本発明の第２の実施の形態を示すブロック図である。
【図５】本発明の第３の実施の形態を示すブロック図である。
【図６】本発明の第４の実施の形態を示すブロック図である。
【図７】図６のマイコンの動作を示すフローチャートである。
【図８】従来の画像信号処理方法を示す構成図である。
【図９】従来の画像信号処理装置を示すブロック図である。
【図１０】斜め線のエッジが保存されないことを説明するための構成図である。
【符号の説明】
１０１ フィールド遅延回路
１０２ １Ｈ遅延回路
１０３ 加算器
１０４ 演算回路
１０５ 判定回路
１０７ 切り換え回路
１０９ １画素遅延回路
１１０ １画素遅延回路
１１１ 重み付け回路
１１２ 重み付け回路
１１３ 重み付け回路
１１４ 加算器
１１５ 演算回路
１１６ コントローラ
２０１ フィールド遅延回路
２０２ １Ｈ遅延回路
２０３ 加算器
２０４ 演算回路
２０５ 判定回路
２０７ 切り換え回路
２０９ １画素遅延回路
２１０ １画素遅延回路
２１１ 加算器
２１２ 演算回路
２１３ コントローラ
３０１ フィールド遅延回路
３０２ １Ｈ遅延回路
３０３ 加算器
３０４ 演算回路
３０５ 判定回路
３０７ 切り換え回路
３０９ １画素遅延回路
３１０ 重み付け回路
３１１ 重み付け回路
３１２ 加算器
３１３ 演算回路
３１４ コントローラ
５０３ マイクロコンピュータ
５０４ メモリ
【発明の属する技術分野】
本発明は静止画像生成、特に動画像からフレーム静止画像を生成する場合に用いて好適な画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体に関するものである。
【０００２】
【従来の技術】
インターレースされた動画像からフレーム静止画像を生成する方法として、従来より、
（１）第２フィールドで第１フィールドの画像を繰り返すという方法
（２）図８に示すように第２フィールドの画素ｚの位置の画素を、フレーム画像としてみた場合の上下にある第１フィールドの画素ｘ、ｙから補間してつくるという方法
（３）第１フィールド、第２フィールドをそのまま出力する方法
などがある。
【０００３】
（４）さらに、図８に示すように第２フィールドの画素ｚの位置の画素を生成するとき、第２フィールドの画素毎の動きを判定して、動きと判定した時は第１フィールドの上下の画素ｘ、ｙで補間した画素を出力し、静止であると判定した時は第２フィールドの画素ｚをそのまま出力する方法がある。
次にこの（４）の従来例について図９を用いて説明する。
図９において、４００はフレーム画像の入力端子、４０１はフィールド遅延回路、４０２は１Ｈの遅延回路、４０３は加算器、４０４は入力値を１／２にする演算回路、４０５は判定回路、４０６は設定するしきい値ｔｈの入力端子、４０７は切り換え回路、４０８は出力端子、４０９はコントローラである。
【０００４】
次に動作について説明する。
入力端子４００からインターレースされたフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路４０１、切り換え回路４０７の端子ｊに供給される。コントローラ４０９の指示により、第１フィールドの画素に関しては切り換え回路４０７は端子ｊが選択され、第１フィールドの画素はそのまま出力端子４０８に出力される。
【０００５】
次に第２フィールドの画素が入力端子４００より入力される。例えば、図８の画素ｚが入力端子４００から入力された時、画素ｚは判定回路４０５、切り換え回路４０７に供給される。このときフィールド遅延回路４０１は図８に示すように第２フィールドの画素ｚの下に位置する第１フィールドの画素ｙを出力し、１Ｈ遅延回路４０２と加算器４０３に供給する。１Ｈ遅延回路４０２は第２フィールドの画素ｚの上に位置する画素ｘを出力し、加算器４０３に供給する。加算器４０３は１Ｈ遅延回路４０２から供給される画素ｘとフィールド遅延回路４０１から供給される画素ｙとを加算（ｘ＋ｙ）し、値を１／２にする演算回路４０４に供給する。演算回路４０４では加算器４０３から供給された値（ｘ＋ｙ）を１／２にし、（ｘ＋ｙ）／２の値を判定回路４０５、切り換え回路４０７の端子ｉに供給する。
【０００６】
判定回路４０５は演算回路４０４から供給された値（ｘ＋ｙ）／２と画素ｚについて
ｖ＝｜ｚ−（ｘ＋ｙ）／２｜ ………（１）
を計算し、入力端子４０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路４０７の端子ｉを選択するように切り換え回路４０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路４０７の端子ｊを選択するように切り換え回路４０７を制御する。
【０００７】
切り換え回路４０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子４０８に出力し、第２フィールドの画素については判定回路４０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子４０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子４０８に出力する。これによって出力端子４０８からフレーム静止画像を得ることができる。
【０００８】
【発明が解決しようとする課題】
上記従来例において、（１）、（２）の方法は垂直方向の解像度が劣化してしまうという問題があり、（３）の方法は垂直方向の解像度は保たれるが、動いている部分はブレて表示されてしまうという問題がある。（４）の方法は静止している部分については垂直方向の解像度を保ち、動いている部分は第１フィールドの画素から補間することでブレを抑制して表示することができるが、動きと静止の誤判定が起こり易く、誤判定された部分が画像の劣化を生じさせるという問題があった。
【０００９】
特に斜め線に関して（４）の方法を用いると、静止している部分を動きと誤判定した時に画像の劣化が顕著になることがあるという問題があった。次にこの問題について説明する。
【００１０】
例えば、図１０に示すように画素ｚを含む位置に斜め線Ｌが存在し、各画素ｘ、ｙ、ｚの値はｘ＝１００、ｙ＝０、ｚ＝１００であるとする。ここで、上記（４）の方法により第１フィールドの画素ｘ、ｙ及び第２フィールドの画素ｚのみを用いて動き判定をした場合には、前記（１）式より、
ｖ＝５０
となる。
【００１１】
ここで、動き判別のためのしきい値ｔｈを３０とすると、従来の判別方法では補間される部分（画素ｚの部分）がｖ＞ｔｈで動きありと判別されてしまい、このときの補間画素の値は、
（ｘ＋ｙ）／２＝５０
となり、斜め線Ｌのエッジ部分が保存されない。即ち、本来は画素ｚをそのまま出力すればよいのに、上記補間画素の値が出力されてしまい、斜め線Ｌのエッジ部分が保存されないことになる。
【００１２】
本発明は上記の問題を解決するために成されたもので、動きと静止との判定を精度良く行うことのできる画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明の画像信号処理装置は、入力されたインターレースの画像信号の第２フィールドにおける注目画素データ及びその水平方向に隣り合う第１の複数の画素データを抽出し、この第１の複数の画素データを用いて所定の演算を行う第１の演算手段と、前記入力された画像信号の第１フィールドにおいて前記注目画素データの上下に位置する第２の複数の画素データを抽出し、この第２の複数の画素データを用いて所定の演算を行う第２の演算手段と、前記第１の演算手段の出力と前記第２の演算手段の出力とを比較し、この比較結果と所定のしきい値とを比較することにより前記注目画素データの動きの有無を判定する判定手段と、前記入力された画像信号のうち、前記第１フィールドの画素データをそのまま出力すると共に、前記第２フィールドの画素データについては、前記判定手段により動き有りと判定された場合には前記第２の演算手段の出力を選択して補間データとして出力し、前記判定手段により動き無しと判定された場合には前記注目画素データを選択して出力する選択手段とを備えたことを特徴とする。
【００１４】
本発明の画像信号処理方法は、インターレースの動画像データからフレーム静止画像データを生成する画像信号処理方法において、前記動画像データのうち、第１フィールドの画素データはそのまま出力し、第２フィールドについては、この第２フィールドの注目画素データに対して上下に位置している前記第１フィールドの複数の画素データと前記注目画素データ及びその水平方向に隣り合う複数の画素データとを用いて所定の演算を行って得られる演算値と所定のしきい値とを比較することにより、前記注目画素データの動きの有無を判定し、動きなしと判定した場合には前記注目画素データをそのまま出力し、動きありと判定した場合には前記注目画素データの上下に位置する前記第１フィールドの複数の画素データを用いて補間演算して得られる補間データを出力することを特徴とする。
【００１５】
本発明のコンピュータ読み取り可能な記録媒体は、入力されるフレーム画像信号における第１フィールドと第２フィールドとを判定し、前記第１フィールドと判定された画像信号の画素データをそのまま出力させる第１の判定処理と、前記第２フィールドと判定された画像信号の画素データについて、前記第２フィールドにおける注目画素データ及びその水平方向に隣り合う複数の画素データを用いて所定の演算を行う第１の演算処理と、前記注目画素データの上下に位置する第１フィールドの複数の画素データを用いて補間演算し、その補間データを出力させる第２の演算処理と、前記第１の演算処理及び前記第２の演算処理で得られる演算値を用いて上記注目画素データの動きの有無を判定し、動き無しと判定すれば前記注目画素データをそのまま出力させ、動き有りと判定すれば前記補間データを出力させる第２の判定処理とを実行させるためのプログラムが記録されたことを特徴とする。
【００１６】
【発明の実施の形態】
図１は本発明の第１の実施の形態を示す図である。
図１において、１００はフレーム画像の入力端子、１０１はフィールド遅延回路、１０２は１Ｈの遅延回路、１０３は加算器、１０４は入力値を１／２にする演算回路、１０５は判定回路、１０６は設定するしきい値ｔｈの入力端子、１０７は切り換え回路、１０８は出力端子、１０９、１１０は１画素分の遅延回路、１１１、１１２、１１３は重み付け回路、１１４は加算器、１１５は入力値を１／Ｎにする演算回路、１１６はコントローラである。
【００１７】
次に動作について説明する。
入力端子１００からインターレースされたフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路１０１、１画素遅延回路１０９に供給される。１画素遅延回路１０９は切り換え回路１０７の端子ｊに第１フィールドの画素を供給する。切り換え回路１０７はコントローラ１１６の指示により、第１フィールドの画素に関しては端子ｊを選択し、第１フィールドの画素はそのまま出力端子１０８に出力する。
【００１８】
次に第２フィールドの画素が入力端子１００より入力される。例えば、図２に示す画素Ｂが入力端子１００から入力された時、この画素Ｂは１画素遅延回路１０９、重み付け回路１１３に供給される。このとき１画素遅延回路１０９は図２に示す画素Ｂの左隣の画素ｚを出力し、１画素遅延回路１１０、重み付け回路１１２、切り換え回路１０７の端子ｊにデータｚを供給する。またこのとき１画素遅延回路１１０は図２の画素Ａを出力し、重み付け回路１１１に供給する。重み付け回路１１１、１１２、１１３はそれぞれ供給された画素データＡ、ｚ、Ｂの値に重み付け、例えばそれぞれＡ×１、ｚ×１、Ｂ×１、あるいはＡ×１、ｚ×２、Ｂ×１を施して加算器１１４に供給する。加算器１１４は供給されたそれぞれの重み付けデータを加算して入力値を１／Ｎにする演算回路１１５に出力する。演算回路１１５は加算器１１４から供給される加算データを１／Ｎにして判定回路１０５に出力する。例えば重み付け回路での重み付けがＡ×１、ｚ×１、Ｂ×１である時はＮ＝３、Ａ×１、ｚ×２、Ｂ×１である時はＮ＝４である。今ここではＡ×１、ｚ×１、Ｂ×１、Ｎ＝３とすると、演算回路１１５は（Ａ＋ｚ＋Ｂ）／３を判定回路１０５に出力する。
【００１９】
フィールド遅延回路１０１は図２に示すように第２フィールドの画素ｚの下に位置する第１フィールドの画素ｙを出力し、１Ｈ遅延回路１０２と加算器１０３に供給する。１Ｈ遅延回路１０２は第２フィールドの画素ｚの上に位置する画素ｘを出力し、加算器１０３に供給する。加算器１０３は１Ｈ遅延回路１０２から供給される画素ｘとフィールド遅延回路１０１から供給される画素ｙとを加算（ｘ＋ｙ）し、入力値を１／２にする演算回路１０４に供給する。演算回路１０４では加算器１０３から供給された値（ｘ＋ｙ）を１／２にし、（ｘ＋ｙ）／２の値を判定回路１０５、切り換え回路１０７の端子ｉに供給する。
【００２０】
判定回路１０５は演算回路１０４から供給された値（ｘ＋ｙ）／２と演算回路１１５から供給された値（Ａ＋ｚ＋Ｂ）／３について
ｖ＝｜（Ａ＋ｚ＋Ｂ）／３−（ｘ＋ｙ）／２｜ ………（２）
を計算し、入力端子１０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路１０７の端子ｉを選択するように切り換え回路１０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路１０７の端子ｊを選択するように切り換え回路１０７を制御する。
【００２１】
切り換え回路１０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子１０８に出力し、第２フィールドの画素については判定回路１０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子１０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子１０８に出力してフレーム静止画像を得る。
【００２２】
以上説明したように、動き／静止の判定にｚの値だけでなく、その両隣の画素Ａ、Ｂを利用することにより、水平方向の周辺の情報を含めた判定を行うようにしたことにより、動きと静止の誤判定が少なくなり、判定を高精度で行うことができ、また、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のブレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。
【００２３】
上記斜め線の画質劣化が小さくなることについて図３を用いて説明する。
図３において、画素ｚを含む斜め線Ｌが存在し、Ａ＝１００、Ｂ＝０、ｘ＝１００、ｚ＝１００、ｙ＝０とすると、上記（２）式より、
ｖ≒１７
となる。ここで、動き判別のためのしきい値ｔｈを３０とすると、ｖ＜ｔｈとなり、補間される部分（画素ｚの部分）は動きなしと判別される。従って、切り換え回路１０７より第２フィールドの画素ｚがそのまま出力され、斜め線Ｌのエッジ部分を保存することができる。
【００２４】
図４は本発明の第２の実施の形態を示す図である。
図４において、２００はフレーム画像の入力端子、２０１はフィールド遅延回路、２０２は１Ｈの遅延回路、２０３は加算器、２０４は入力値を１／２にする演算回路、２０５は判定回路、２０６は設定するしきい値ｔｈの入力端子、２０７は切り換え回路、２０８は出力端子、２０９、２１０は１画素分の遅延回路、２１１は加算器、２１２は入力値を１／２にする演算回路、２１３はコントローラである。
【００２５】
次に動作について説明する。
入力端子２００からフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路２０１、１画素遅延回路２０９に供給される。１画素遅延回路２０９は切り換え回路２０７の端子ｊに第１フィールドの画素を供給する。切り換え回路２０７はコントローラ２１３の指示により、第１フィールドの画素に関しては端子ｊを選択し、第１フィールドの画素をそのまま出力端子２０８に出力する。
【００２６】
次に第２フィールドの画素が入力端子２００より入力される。例えば、図２に示す画素Ｂが入力端子２００から入力された時、この画素Ｂは１画素遅延回路２０９、加算器２１１に供給される。この時、１画素遅延回路２０９は図２に示す画素Ｂの左隣の画素ｚを出力し、１画素遅延回路２１０、切り換え回路２０７の端子ｊにデータｚを供給する。１画素遅延回路２１０は図２の画素Ａを出力し、加算器２１１に供給する。加算器２１１は供給されたそれぞれの値Ａ、Ｂを加算し、（Ａ＋Ｂ）の値を入力値を１／２にする演算回路２１２に供給する。演算回路２１２は加算器２１１から供給された値（Ａ＋Ｂ）を１／２して（Ａ＋Ｂ）／２を判定回路２０５に出力する。
【００２７】
フィールド遅延回路２０１は図２に示すように第２フィールドの画素ｚの下に位置する第１フィールドの画素ｙを出力し、１Ｈ遅延回路２０２と加算器２０３に供給する。１Ｈ遅延回路２０２は第２フィールドの画素ｚの上に位置する画素ｘを出力し、加算器２０３に供給する。加算器２０３は１Ｈ遅延回路２０２から供給される画素ｘとフィールド遅延回路２０１から供給される画素ｙとを加算（ｘ＋ｙ）し、入力値を１／２にする演算回路２０４に供給する。演算回路２０４では加算器２０３から供給された値（ｘ＋ｙ）を１／２にし、（ｘ＋ｙ）／２の値を判定回路２０５、切り換え回路２０７の端子ｉに供給する。
【００２８】
判定回路２０５は演算回路２０４から供給された値（ｘ＋ｙ）／２と演算回路２１２から供給された値（Ａ＋Ｂ）／２について
ｖ＝｜（Ａ＋Ｂ）／２−（ｘ＋ｙ）／２｜ ………（３）
を計算し、入力端子２０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路２０７の端子ｉを選択するように切り換え回路２０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路２０７の端子ｊを選択するように切り換え回路２０７を制御する。
【００２９】
切り換え回路２０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子２０８に出力し、第２フィールドの画素については判定回路２０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子２０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子２０８に出力してフレーム静止画像を得る。
【００３０】
以上説明したように、動き／静止の判定にｚの値ではなく、その両隣の画素Ａ、Ｂを利用することにより、水平方向の周辺の情報を含めた判定を行うことにより、動きと静止の誤判定が少なくなり、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のブレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。またｚではなく、その両隣の画素をとることで処理も単純化できる。
【００３１】
図５は本発明の第３の実施の形態を示す図である。
図５において、３００はフレーム画像の入力端子、３０１はフィールド遅延回路、３０２は１Ｈの遅延回路、３０３は加算器、３０４は入力値を１／２にする演算回路、３０５は判定回路、３０６は設定するしきい値ｔｈの入力端子、３０７は切り換え回路、３０８は出力端子、３０９は１画素分の遅延回路、３１０、３１１は重み付け回路、３１２は加算器、３１３は入力値を１／Ｎにする演算回路、３１４はコントローラである。
【００３２】
次に動作について説明する。
入力端子３００からフレーム画像が入力される。まず第１フィールドの画素が入力され、フィールド遅延回路３０１、１画素遅延回路３０９、重み付け回路３１１、切り換え回路３０７の端子ｊに供給される。切り換え回路３０７はコントローラ３１４の指示により、第１フィールドの画素に関しては端子ｊを選択し、第１フィールドの画素をそのまま出力端子３０８に出力する。
【００３３】
次に第２フィールドの画素が入力端子３００より入力される。例えば、図２に示す画素ｚが入力端子３００から入力された時、画素ｚは１画素遅延回路３０９、重み付け回路３１１、切り換え回路３０７の端子ｊに供給される。この時、１画素遅延回路３０９は図２に示す画素ｚの左隣の画素Ａを出力し、重み付け回路３１０にデータＡを供給する。重み付け回路３１０、３１１はそれぞれ供給された画素データＡ、ｚの値に重み付け、例えばそれぞれＡ×１、ｚ×１、あるいはＡ×１、ｚ×２を施して加算器３１２に供給する。加算器３１２は供給されたそれぞれの重み付けデータを加算して加算値を入力値を１／Ｎにする演算回路３１３に出力する。演算回路３１３は加算器３１４から供給される加算値を１／Ｎにして判定回路３０５に出力する。例えば重み付け回路での重み付けがＡ×１、ｚ×１である時はＮ＝２、Ａ×１、ｚ×２である時はＮ＝３である。今ここではＡ×１、ｚ×１、Ｎ＝２とすると、演算回路３１３は（Ａ＋ｚ）／２を判定回路３０５に出力する。
【００３４】
判定回路３０５は演算回路３０４から供給された値（ｘ＋ｙ）／２と演算回路３１３から供給された値（Ａ＋ｚ）／２について
ｖ＝｜（Ａ＋ｚ）／２−（ｘ＋ｙ）／２｜ ………（４）
を計算し、入力端子３０６からあらかじめ設定されたしきい値ｔｈと比較し、ｖがｔｈよりも大きければ動きと判定し、切り換え回路３０７の端子ｉを選択するように切り換え回路３０７を制御し、ｖがｔｈよりも小さければ静止していると判定し、切り換え回路３０７の端子ｊを選択するように切り換え回路３０７を制御する。
【００３５】
切り換え回路３０７は第１フィールドの画素については端子ｊを選択して第１フィールドの画素をそのまま出力端子３０８に出力し、第２フィールドの画素については判定回路３０５の制御を受け、上記で説明したように動きと判定した時は端子ｉからのデータ、第１フィールドからの補間値である（ｘ＋ｙ）／２を出力端子３０８に出力し、静止であると判定した時は端子ｊからのデータ、第２フィールドの値であるｚを出力端子３０８に出力してフレーム静止画像を得る。
【００３６】
以上説明したように、動き／静止の判定にｚの値とその隣の画素Ａを利用することにより、水平方向の周辺の情報を含めた判定を可能としたことで、動きと静止の誤判定が少なくなり、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のブレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。またｚとその左隣の画素をとることで逐次処理も容易となる。
【００３７】
更に、本発明はマイクロコンピュータ（以下マイコン）によるソフトウェア処理によっても実現可能である。
以下、このようにソフトウェア処理に対して本発明を適用した場合における第４の実施の形態について説明する。
【００３８】
図６は、本発明をデジタルＶＴＲにおけるマイコンに対して適用した場合の構成を示すブロック図であり、本実施の形態のマイコンは図１を用いて説明した前述の実施の形態と同様の機能を有する。
【００３９】
図６において、再生処理回路５０２により、磁気テープ５０１からのデジタル画像信号を再生し、誤り訂正処理、情報量の伸長処理等を施して、マイコン５０３にインターレース形式で出力する。マイコン５０３は、ハードディスクやフロッピーディスク等で構成された本発明による記録媒体としてのメモリ５０４に記憶されたプログラムに従って、再生画像信号中から静止画像を抽出して出力する。
【００４０】
次に、メモリ５０４に記憶されたプログラムに従うマイコン５０３の動作について説明する。
図７は、図６に示したマイコン５０３の動作を説明するためのフローチャートである。
図７において、再生画像信号が供給されると（ステップＳ１０１）、マイコン５０３はまず、入力画像信号の表示対象画素（注目画素）が第１フィールドの画像信号かあるいは第２フィールドの画像信号かを判別する（ステップＳ１０２）。
そして、第１フィールドの画像信号であった場合には、そのまま入力画像信号を出力する（ステップＳ１１６）。
【００４１】
また、入力画像信号が第２フィールドの画像信号であった場合には、補間対象となる画素ｚに対して係数Ｋ1 にて重み付けを行う（ステップＳ１０３）。そして、画素ｚに隣接する画素Ａを取り込んで（ステップＳ１０４）、係数Ｋ2 により重み付けを行う（ステップＳ１０５）。更に、画素ｚに対して画素Ａと反対側に隣接する画素Ｂを取り込み（ステップＳ１０６）、係数Ｋ2 により同様に重み付けを行う（ステップＳ１０７）。
【００４２】
上記のように、画素ｚ及び画素ｚに隣接する画素Ａ、Ｂに対する重み付けの後、
ＳH ＝（Ｋ2 Ａ＋Ｋ1 ｚ＋Ｋ2 Ｂ）／（Ｋ1 ＋２Ｋ2 ） ………（５）
を求める（ステップＳ１０８）。
次に、第１フィールドにおける画素ｚの上の画素ｘ及び下の画素ｙを取り込み（ステップＳ１０９、Ｓ１１０）、
ＳV ＝（ｘ＋ｙ）／２ ………（６）
を求める（ステップＳ１１１）。
【００４３】
次に、ＳH 及びＳV が求められたら、Ｖ＝｜ＳH −ＳV ｜を求める（ステップＳ１１２）。
そして、Ｖがしきい値ｔｈよりも大きいか否かを判別し（ステップＳ１１３）、ｔｈよりも大きい場合には動きありと判断して（ｘ＋ｙ）／２を出力し（ステップＳ１１４）、また、ｔｈよりも小さい場合には動きなしと判断して入力画素ｚをそのまま出力する（ステップＳ１１５）。
このように、マイコンによるソフトウェア処理に対しても本発明を適用可能であり、前述の第１〜第３の実施の形態と同様の効果を有する。
【００４４】
なお、第２フィールドの画像信号に対する演算処理は、図７に限らず前述の第１〜第３の実施の形態と同様の演算を行うようにしてもよい。
【００４５】
【発明の効果】
以上説明したように、本発明によれば、動き／静止の判定に注目画素ｚの値だけでなく、その水平方向の周辺画素を利用することによって、水平方向の周辺の情報を含めた判定が可能となり、このため動きと静止の誤判定が減少でき、また、斜め線の画質劣化が小さく、静止している部分については垂直方向の解像度を保ち、動いている部分のプレは抑制でき、画質劣化の少ない、より高画質な静止画像が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図である。
【図２】本発明の画像信号処理方法を原理的に説明するための構成図である。
【図３】斜め線のエッジを保存できることを説明するための構成図である。
【図４】本発明の第２の実施の形態を示すブロック図である。
【図５】本発明の第３の実施の形態を示すブロック図である。
【図６】本発明の第４の実施の形態を示すブロック図である。
【図７】図６のマイコンの動作を示すフローチャートである。
【図８】従来の画像信号処理方法を示す構成図である。
【図９】従来の画像信号処理装置を示すブロック図である。
【図１０】斜め線のエッジが保存されないことを説明するための構成図である。
【符号の説明】
１０１ フィールド遅延回路
１０２ １Ｈ遅延回路
１０３ 加算器
１０４ 演算回路
１０５ 判定回路
１０７ 切り換え回路
１０９ １画素遅延回路
１１０ １画素遅延回路
１１１ 重み付け回路
１１２ 重み付け回路
１１３ 重み付け回路
１１４ 加算器
１１５ 演算回路
１１６ コントローラ
２０１ フィールド遅延回路
２０２ １Ｈ遅延回路
２０３ 加算器
２０４ 演算回路
２０５ 判定回路
２０７ 切り換え回路
２０９ １画素遅延回路
２１０ １画素遅延回路
２１１ 加算器
２１２ 演算回路
２１３ コントローラ
３０１ フィールド遅延回路
３０２ １Ｈ遅延回路
３０３ 加算器
３０４ 演算回路
３０５ 判定回路
３０７ 切り換え回路
３０９ １画素遅延回路
３１０ 重み付け回路
３１１ 重み付け回路
３１２ 加算器
３１３ 演算回路
３１４ コントローラ
５０３ マイクロコンピュータ
５０４ メモリ
Claims (17)
- 入力されたインターレースの画像信号の第２フィールドにおける注目画素データ及びその水平方向に隣り合う第１の複数の画素データを抽出し、この第１の複数の画素データを用いて所定の演算を行う第１の演算手段と、前記入力された画像信号の第１フィールドにおいて前記注目画素データの上下に位置する第２の複数の画素データを抽出し、この第２の複数の画素データを用いて所定の演算を行う第２の演算手段と、
前記第１の演算手段の出力と前記第２の演算手段の出力とを比較し、この比較結果と所定のしきい値とを比較することにより前記注目画素データの動きの有無を判定する判定手段と、
前記入力された画像信号のうち、前記第１フィールドの画素データをそのまま出力すると共に、前記第２フィールドの画素データについては、前記判定手段により動き有りと判定された場合には前記第２の演算手段の出力を選択して補間データとして出力し、前記判定手段により動き無しと判定された場合には前記注目画素データを選択して出力する選択手段とを備えたことを特徴とする画像信号処理装置。 - 前記判定手段は、前記第１の演算手段の出力と前記第２の演算手段の出力との差分の絶対値を求め、この絶対値を前記しきい値と比較することにより前記注目画素データの動きの有無を判定することを特徴とする請求項１に記載の画像信号処理装置。
- 前記第１の演算手段は、前記第１の複数の画素データにおける前記注目画素データとその両隣の画素データとの平均値を演算して出力することを特徴とする請求項１に記載の画像信号処理装置。
- 前記第１の演算手段は、前記第１の複数の画素データにおける前記注目画素データとその両隣の画素データとに重み付けした後、それらの平均値を演算して出力することを特徴とする請求項１に記載の画像信号処理装置。
- 前記第１の演算手段は、前記第１の複数の画素データにおける前記注目画素データの両隣の画素データの平均値を演算して出力することを特徴とする請求項１に記載の画像信号処理装置。
- 前記第１の演算手段は、前記第１の複数の画素データにおける前記注目画素データとその左隣の画素データとの平均値を演算して出力することを特徴とする請求項１に記載の画像信号処理装置。
- 前記第１の演算手段は、前記第１の複数の画素データにおける前記注目画素データとその左隣の画素データとにそれぞれ重み付けした後、それらの平均値を演算して出力することを特徴とする請求項１に記載の画像信号処理装置。
- 前記第２の演算手段は、前記第２の複数の画素データの平均値を演算して出力することを特徴とする請求項１に記載の画像信号処理装置。
- 前記第２の演算手段は、前記入力された画像信号を１フィールド期間遅延させる第１の遅延手段と、前記第１の遅延手段の出力を１水平期間遅延させる第２の遅延手段と、前記第１の遅延手段の出力と前記第２の遅延手段の出力とを加算する加算器と、前記加算器の出力値を１／２にする演算回路とを有することを特徴とする請求項８に記載の画像信号処理装置。
- インターレースの動画像データからフレーム静止画像データを生成する画像信号処理方法において、
前記動画像データのうち、第１フィールドの画素データはそのまま出力し、第２フィールドについては、この第２フィールドの注目画素データに対して上下に位置している前記第１フィールドの複数の画素データと前記注目画素データ及びその水平方向に隣り合う複数の画素データとを用いて所定の演算を行って得られる演算値と所定のしきい値とを比較することにより、前記注目画素データの動きの有無を判定し、動きなしと判定した場合には前記注目画素データをそのまま出力し、動きありと判定した場合には前記注目画素データの上下に位置する前記第１フィールドの複数の画素データを用いて補間演算して得られる補間データを出力することを特徴とする画像信号処理方法。 - 前記注目画素データの上下に位置する前記第１フィールドの複数の画素データの平均値を演算した第１の演算値と、前記注目画素データとその隣り合う複数の画素データを演算した第２の演算値との差分を前記しきい値と比較することにより前記注目画素データの動きの有無を判定することを特徴とする請求項１０に記載の画像信号処理方法。
- 前記注目画素データとその両隣の画素データとの平均値を演算して前記第２の演算値とすることを特徴とする請求項１１に記載の画像信号処理方法。
- 前記注目画素データとその両隣の画素データとに重み付けした後、それらの平均値を演算して前記第２の演算値とすることを特徴とする請求項１１に記載の画像信号処理方法。
- 前記注目画素データの両隣の画素データの平均値を演算して前記第２の演算値とすることを特徴とする請求項１１に記載の画像信号処理方法。
- 前記注目画素データとその左隣の画素データとの平均値を演算して前記第２の演算値とすることを特徴とする請求項１１に記載の画像信号処理方法。
- 前記注目画素データとその左隣の画素データとにそれぞれ重み付けした後、それらの平均値を演算して前記第２の演算値とすることを特徴とする請求項１１に記載の画像信号処理方法。
- 入力されるフレーム画像信号における第１フィールドと第２フィールドとを判定し、前記第１フィールドと判定された画像信号の画素データをそのまま出力させる第１の判定処理と、
前記第２フィールドと判定された画像信号の画素データについて、前記第２フィールドにおける注目画素データ及びその水平方向に隣り合う複数の画素データを用いて所定の演算を行う第１の演算処理と、
前記注目画素データの上下に位置する第１フィールドの複数の画素データを用いて補間演算し、その補間データを出力させる第２の演算処理と、
前記第１の演算処理及び前記第２の演算処理で得られる演算値を用いて上記注目画素データの動きの有無を判定し、動き無しと判定すれば前記注目画素データをそのまま出力させ、動き有りと判定すれば前記補間データを出力させる第２の判定処理とを実行させるためのプログラムが記録されたことを特徴とするコンピュータ読み取り可能な記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09392797A JP3832924B2 (ja) | 1997-04-11 | 1997-04-11 | 画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09392797A JP3832924B2 (ja) | 1997-04-11 | 1997-04-11 | 画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10290382A JPH10290382A (ja) | 1998-10-27 |
| JP3832924B2 true JP3832924B2 (ja) | 2006-10-11 |
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|---|---|---|---|
| JP09392797A Expired - Fee Related JP3832924B2 (ja) | 1997-04-11 | 1997-04-11 | 画像信号処理方法、画像信号処理装置及びコンピュータ読み取り可能な記録媒体 |
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|---|---|
| JP (1) | JP3832924B2 (ja) |
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|---|---|---|---|---|
| KR101446774B1 (ko) * | 2008-03-10 | 2014-10-01 | 삼성전자주식회사 | 디지털 영상 처리장치 및 그 제어방법 |
-
1997
- 1997-04-11 JP JP09392797A patent/JP3832924B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10290382A (ja) | 1998-10-27 |
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